KR19980068473A - High frequency signal delay line - Google Patents
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Abstract
본 발명은 지연선로에 관한 것으로, 특히 초고주파의 신호를 소정 지연하여 소망하는 위상의 신호로서 출력하기 위한 고주파용 지연선로에 관한 것이다. 상기의 지연선로는 상부가 열려진 외부도체의 상면에 이격되어 지그제그의 형태로 왕복배열된 소정 길이의 도선이 위치된 지연선로층이 적어도 둘이상 적층되며, 상기 도선의 출력선단은 상부에 적층된 또다른 지연선로층내 도선이 입력선단에 접속되어 구성된다. 상기 다수의 지연선로층의 적층에 의해 형성된 도선과 외부도체간의 공간은 도선의 전달매질로서 공기 혹은 유전체가 봉입된다. 상기와 같이 소정의 길이을 가지는 도선을 다수의 층으로 적층함으로써 적은 공간에서 지연시간이 큰 지연선로의 구현을 용이하게 할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to delay lines, and more particularly to high frequency delay lines for outputting signals of very high frequency as signals of a desired phase. The delay line is stacked on the upper surface of the outer conductor open at the top is laminated at least two or more delay line layer in which the conductor of a predetermined length reciprocally arranged in the form of a zigzag, the output end of the conductor is stacked on the Another delay line layer wire is connected to the input end. The space between the conductor and the external conductor formed by the lamination of the plurality of delay line layers is filled with air or a dielectric as a transmission medium of the conductor. By stacking the conductive wire having a predetermined length in a plurality of layers as described above, it is possible to facilitate the implementation of a delay line having a large delay time in a small space.
Description
본 발명은 고주파 회로(Radio frequency circuit)에 관한 것으로, 특히 간단한 구조에 의해 고주파신호를 소망하는 위상의 신호로 지연하는 지연선로(Delay line)의 구조에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a radio frequency circuit, and more particularly to a structure of a delay line which delays a high frequency signal to a signal of a desired phase by a simple structure.
통상적으로, 지연선로(Delay line)은 입력되는 신호를 일정시간 지연시켜 출력으로 꺼내는 회로(혹은 소자)로서 전자 회로 기술 분야에서는 선형 전송 분야에서 널리 이용되고 있다. 이러한 지연선로는 입력에 대해 출력의 위상을 변화시키는 이상기(Phase shifter)로서도 사용된다.In general, a delay line is a circuit (or device) that delays an input signal for a predetermined time and takes it out as an output, and is widely used in the field of linear transmission in the electronic circuit technology field. This delay line is also used as a phase shifter for changing the phase of the output with respect to the input.
상기와 같은 지연선로은 전송선로을 이용하여 제작되는 것이 일반적이다. 일정한 물리적 길이를 갖는 전송선로의 입력단으로 입력되는 전자파는 광속(C=3×108㎧)과 같은 속도로 진행하여 일정한 시간 경과후 출력선단으로 나타나게 된다. 전송선로의 매질이 공기인 경우 지연시간 t는 하기 수학식 1과 같다.The delay line as described above is generally manufactured using a transmission line. The electromagnetic wave input to the input line of the transmission line having a certain physical length proceeds at the same speed as the speed of light (C = 3 × 10 8 ㎧) and appears as the output end after a certain time. When the medium of the transmission line is air, the delay time t is expressed by Equation 1 below.
[수학식 1][Equation 1]
전송 선로의 매질이 유전체인 경우 전자파의 파장 λ은 유전율에 따라 하기 수학식 2와 같이 계산된다.When the medium of the transmission line is a dielectric, the wavelength λ of the electromagnetic wave is calculated as in Equation 2 according to the dielectric constant.
[수학식 2][Equation 2]
단, 상기 수학식 2에서 λ'는 유전체 내에서 전자파의 파장이며, λ는 공기중에서의 전자파의 파장, εr은 비유전율이다.In Equation 2, λ 'is the wavelength of electromagnetic waves in the dielectric, λ is the wavelength of electromagnetic waves in the air, and ε r is the relative dielectric constant.
따라서, 매질이 유전체인 경우, 전자파의 파장은 수학식 2와 같이 짧아지므로, 지연시간은 공기인 경우보다 하기 수학식 3과 같은 배율만큼 증가하게 되며, 이러한 특헝을 이용하여 RF시스템 설계시 지연에 필요한 만큼의 물리적 길이를 갖는 전송선로를 지연선로로 사용하게 된다.Therefore, when the medium is a dielectric, the wavelength of the electromagnetic wave is shortened as in Equation 2, so that the delay time is increased by the same magnification as in Equation 3 than in the case of air. The transmission line having the necessary physical length is used as the delay line.
[수학식 3][Equation 3]
상기와 같은 지연선로는 각각 다른 경로로 전송되어진 신호의 출력단에서의 위상을 동일하게 맞추거나 또는 각각의 위상을 임의의로 조정하고자 하는 경우 유용하게 적용된다.Such delay lines are useful when the phases at the output stages of signals transmitted through different paths are equalized or each phase is arbitrarily adjusted.
상기와 같은 지연선로를 구현하는 가장 일반적인 종래의 기술은 동축선로에 의한 구현과 마이크로 스트립선로를 이용한 구현의 두가지 방법이 제시되어 왔으며, 이는 도 1과 도 2에 도시되어 있다.The two most conventional techniques for implementing the delay line as described above have been presented in two methods, an implementation using a coaxial line and an implementation using a micro strip line, which are illustrated in FIGS. 1 and 2.
도 1은 종래의 기술에 의한 지연선로의 구성을 보인 도면으로서, 동축 케이블을 이용한 예이다. 도 1과 같이 소정의 길이를 가지는 동축케이블을 이용하여 입력포트 IN으로 입력된 고주파 신호를 소망하는 시간동안 지연하기 위해서는 동축케이블의 길이를 전술한 수학식 1에 만족하도록하여야 조절하야야 한다.1 is a view showing the configuration of a delay line according to the prior art, an example using a coaxial cable. As shown in FIG. 1, in order to delay the high frequency signal inputted to the input port IN using a coaxial cable having a predetermined length for a desired time, the length of the coaxial cable should be adjusted to satisfy Equation 1 described above.
도 2는 종래의 또다른 기술에 의한 고주파 신호 지연선로의 구성 예로서, 마이크로 스트립 선로를 이용한 것을 도시한 도면이다. 도 2와 같이 마이크로 스트립 선로를 이용하여 지연선로를 구현하는 경우 전달매질이 유전체 기판을 이용함으로 보다 큰 지연시간을 얻을 수 있점이 있다.2 is a view showing the use of a microstrip line as an example of a configuration of a high frequency signal delay line according to another conventional technique. When the delay line is implemented using the micro strip line as shown in FIG. 2, a larger delay time can be obtained by using the dielectric substrate as the transfer medium.
그러나, 상기 도 1과 도2와 같은 종래기술에 의한 지연선로의 경우, 그 구조자 평면적이고 규격화된 동축선로 또는 마이크로 선로를 이용함에 따라 하기와 같은 문제가 있어왔다.However, in the case of the delay line according to the prior art as shown in Figs. 1 and 2, there have been problems as described below by using the structured flat and standardized coaxial line or the micro line.
첫째로, 회로에서 긴 지연시간이 필요로한 경우, 평면상에서는 긴 선로의 효율적 배열이 어려워 배열 면적을 넓혀야 하므로 많은 설치 공간을 확보하여야 하는 문제가 야기된다. 둘째로, 규격화된 형태의 선로를 이용하여 구현하여야 하므로, 임의의 전기적, 기구적 사향을 갖는 지연선로의 제작이 불가능 하였다. 셋째로, 동축선로인 경우, 이를 구불릴때는 전기적 특성을 고려하여 최소한 서로 반지름의 10배이상 반경을 유지하여야 하므로, 공간의 낭비가 심한 결점이 있다.First, when a long delay time is required in a circuit, it is difficult to efficiently arrange a long line on a plane, and thus a large installation space needs to be secured because the arrangement area must be widened. Second, since it has to be implemented using a standardized line, it was impossible to produce a delay line having any electrical and mechanical aspect. Third, in the case of a coaxial line, when bending it, at least 10 times the radius of each other should be maintained in consideration of electrical characteristics, so that there is a serious waste of space.
따라서, 본 발명의 목적은 설치공간을 최대한 효율적으로 활용하기 위해 평면상에 배열된 선로를 다층구조로 배열하여 최소한의 공간으로 최대한의 효율을 얻을 수 있는 지연선로의 구조를 제공함에 있다.Accordingly, an object of the present invention is to provide a structure of a delay line that can obtain the maximum efficiency in the minimum space by arranging the lines arranged on the plane in a multi-layer structure in order to utilize the installation space as efficiently as possible.
본 발명의 다른 목적은 평면상 넓게 배열된 선로를 다층으로 배열하여 n(여기서 n은 양의 정수)으로 적층하여 지연선로의 소요면적을 1/n으로 줄일 수 있는 지연선로의 구조를 제공함에 있다.Another object of the present invention is to provide a structure of a delay line that can reduce the required area of the delay line to 1 / n by stacking a line arranged in a planar multi-layer to n (where n is a positive integer). .
상기한 목적을 달성하기 위한 본 발명은, 상부가 열려진 외부도체의 상면에 이격되어 지그제그의 형태로 왕복배열된 소정 길이의 도선이 위치된 지연선로층이 적어도 둘이상 적층되며, 상기 도선의 출력선단은 상부에 적층된 또다른 지연선로층내 도선이 입력선단에 접속되어 구성되고, 상기 다수의 지연선로층의 적층에 의해 형성된 도선과 외부도체간의 공간은 도선의 전달매질로서 공기 혹은 유전체가 봉입되어 구성함을 특징으로 한다.According to the present invention for achieving the above object, at least two or more delay line layers are placed on the upper surface of the outer conductor is opened, the conductor of a predetermined length reciprocally arranged in a zigzag form is stacked, the output of the conductor The tip is formed by connecting the conductors in another delay line layer stacked on the input terminal, and the space between the conductors and the external conductor formed by the lamination of the plurality of delay line layers is filled with air or a dielectric as a transfer medium of the conductors. It is characterized by the configuration.
도 1은 종래의 기술에 의한 지연선로의 구성 예로서, 동축 케이블을 이용한 것을 도시한 도면.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a view showing the use of a coaxial cable as an example of a configuration of a delay line according to the prior art.
도 2는 종래의 또다른 기술에 의한 고주파 신호 지연선로의 구성 예로서, 마이크로 스트립 선로를 이용한 것을 도시한 도면.2 is a view showing the use of a microstrip line as a configuration example of a high frequency signal delay line according to another conventional technique.
도 3은 본 발명의 실시예에 따른 지연선로의 구성을 개략적으로 나타낸 사시도.Figure 3 is a perspective view schematically showing the configuration of a delay line according to an embodiment of the present invention.
도 4는 본 발명의 실시예에 따른 지연선로의 구성을 보다 상세하게 설명하기 위한 것으로, 도 3에 도시된 지연선로의 A-A' 단면도.4 is a cross-sectional view taken along line A-A 'of the delay line shown in FIG. 3 to explain the configuration of the delay line according to an embodiment of the present invention in more detail.
도 5는 도 4에 도시된 지연선로내 위치된 다수의 지연선로층(Internal line layer)중 하나의 평면도를 도시한 것이다.FIG. 5 illustrates a plan view of one of a plurality of internal line layers located in the delay line shown in FIG. 4.
이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흐트리지 않도록 생략될 것이라는 것을 유의하여야 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. It should be noted that in the following description, only parts necessary for understanding the operation according to the present invention will be described, and descriptions of other parts will be omitted so as not to obscure the subject matter of the present invention.
도 3은 본 발명의 실시예에 따른 지연선로의 구성을 개략적으로 나타낸 도면이다. 도 3에서 참조부호 12m(여기서 m는 0,1,2,3,...h, i, j등의 자연수이며, h, i, j는 0이 아닌 정수)는 평면 배열된 도선이 내장된 지연선로층(Internal delay line layer)들이다. 상기 지연선로층 12m들 내부에는 하나의 선로가 평면 배열되어져 있으며, 상기 선로는 지그제그 형태로 배열된다. 이때, 상기 지연선로층 12m과 상하 이웃한 또다른 지연선로층들 12h, 12j들은 연결도체를 통해 접속되어 다수의 지연선로층들이 모두 연결된 구조를 갖는다. 도 3에서 참조부호 14는 외부신호가 입력되거나 지연선로층 12m들의 선로 지연에 의해 지연된 신호가 출력되는 포트이다.3 is a view schematically showing the configuration of a delay line according to an embodiment of the present invention. In FIG. 3, reference numeral 12m (where m is a natural number such as 0,1,2,3, ... h, i, j, etc., and h, i, j are non-zero integers) includes a planarly arranged conductor. Internal delay line layers. One line is arranged in a plane in the delay line layers 12m, and the line is arranged in a zigzag form. In this case, the delay line layer 12m and the other delay line layers 12h and 12j adjacent to each other up and down have a structure in which a plurality of delay line layers are connected together. In FIG. 3, a reference numeral 14 denotes a port through which an external signal is input or a signal delayed by line delay of the delay line layers 12m is output.
도 4는 본 발명의 실시예에 따른 지연선로의 구성을 보다 상세하게 설명하기 위한 것으로, 도 3에 도시된 지연선로의 A-A' 단면도이다. 도 4를 참조하면, 다수의 지연선로층 12m들이 적층된 구성과, 상기 다수의 지연선로층 12m들 상호간의 연결상태를 알 수 있다.FIG. 4 is a cross-sectional view taken along line A-A 'of the delay line shown in FIG. 3 to explain the configuration of the delay line according to the embodiment of the present invention in more detail. Referring to FIG. 4, a configuration in which a plurality of delay line layers 12m are stacked and a connection state between the plurality of delay line layers 12m may be seen.
도 4를 참조하면, 임의의 지연선로층 12i와 이에 이웃하는 지연선로층 12h, 12j,(여기서 h는 i-1, j는 i+1)내의 내부도선(도체) 16간의 출력선단과 입력선단 상호간은 연결용 도체 24, 26에 의해 연결되어 있다. 일측은 하부로 개구된 구멍 18를 가지며 상부가 오푼(open)된 외부도체 22와, 상기 외부도체 22의 상부에서 소정간격 이격되어 지그제그의 형태로 평면 배열된 도선 16을 갖는다. 이때, 하나의 지연선로층 12i내 도선 16의 입력선단은 하부에 위치된 지연선로층 12h(여기서 h는 i-1임)내 도선 16의 출력선단에 위치된 연결형 도체 24에 연결된다. 그리고, 지연선로층 12i내 도선 16의 출력선단은 상부에 위치된 지연선로층 12j내 도선 16의 입력선단에 위치된 연결형 도체 26에 연결된다. 상기와 같은 구성을 갖는 다수의 지연선로층 12m들은 다수개가 적층 구성된다. 적층된 최상부에는 다수의 지연선로 12m들을 밀봉할 수 있도록 덥께 15가 놓여진다.Referring to Fig. 4, an output end and an input end of an internal lead (conductor) 16 in an arbitrary delay line layer 12i and neighboring delay line layers 12h, 12j, where h is i-1 and j is i + 1. The mutuals are connected by connecting conductors 24 and 26. One side has an outer conductor 22 having a hole 18 which is opened downward, and an outer conductor 22 having an upper opening, and a conductive line 16 arranged in a zigzag form at a predetermined interval from an upper portion of the outer conductor 22. At this time, the input end of the lead 16 in one delay line layer 12i is connected to the connected conductor 24 located at the output end of the lead 16 in the delay line layer 12h (where h is i-1) located below. The output end of the lead 16 in the delay line layer 12i is connected to the connected conductor 26 located at the input end of the lead 16 in the delay line layer 12j. A plurality of delay line layer 12m having the above configuration is stacked in plurality. At the top of the stack is placed 15 so as to seal 12 m with multiple delay lines.
상기와 같은 구성중, 임의의 지연선로층 12i와 이웃하는 지연선로층 12h, 12j들 각각의 외부도체 22와 도선 16 사이의 공간들 28 각각에는 공기 혹은 유전체가 봉입된다. 상기 공간 28에 봉입된 물질이 공기 혹은 유전체인 경우 지연시간은 전술한 수학식 1과 수학식 2와 같이 된다.In such a configuration, air or a dielectric is enclosed in each of the spaces 28 between the outer conductor 22 and the conductive line 16 of each of the arbitrary delay line layers 12i and the adjacent delay line layers 12h and 12j. When the material enclosed in the space 28 is air or a dielectric material, the delay time is as shown in Equations 1 and 2 described above.
도 5는 도 4에 도시된 지연선로내 위치된 다수의 지연선로층(Internal line layer)중 하나의 평면도를 도시한 것이다. 도 5를 참조하면, 도 4도에 도시된 다수의 지연선로층 12i들 각각은 평면상에 일정한 폭을 가지는 도체의 선로 20가 지그제그의 형태를 가지고 왕복으로 배열되어 있음을 알 수 있다. 따라서, 하나의 지연선로층 12i내의 도선 16의 길이 L(m)을 알고 있고, 공간 28에 채워진 물질의 종류을 알고 있는 경우에 전술한 수학식 1과 수학식 2에 의해 입력포트 13으로 입력되는 고주파신호가 출력포트 14로 출력되는 지연시간을 알 수 있다.FIG. 5 illustrates a plan view of one of a plurality of internal line layers located in the delay line shown in FIG. 4. Referring to FIG. 5, it can be seen that each of the plurality of delay line layers 12i illustrated in FIG. 4 has a zigzag-shaped conductor line 20 of a conductor having a constant width on a plane. Therefore, when the length L (m) of the conductive line 16 in one delay line layer 12i is known, and the type of the material filled in the space 28 is known, the high frequency input to the input port 13 by the above-described equations (1) and (2) You can see the delay time that the signal is output to output port 14.
이하 본 발명에 따른 실시예의 동작을 상술한 도 3 내지 도 5를 참조하여 상세히 설명한다.Hereinafter, the operation of the embodiment of the present invention will be described in detail with reference to FIGS. 3 to 5.
지금, 도 3, 도 4 및 도 5와 같은 구조를 갖는 지연선로의 입력포트 13에 임의의 주파수를 갖는 고주파신호가 입력되면, 다수의 지연선로층들 12i의 최하부에 위치된 지연선로층 121내의 연결용 도체 24를 통해 도선 22의 입력선단으로 입력된다.Now, when a high frequency signal having an arbitrary frequency is input to the input port 13 of the delay line having the structure as shown in Figs. 3, 4 and 5, the delay line layer 121 located at the bottom of the plurality of delay line layers 12i is located. It is input through the connecting conductor 24 to the input end of the wire 22.
상기 지연선로층 121의 입력선단측으로 입력된 고주파신호는 하나의 외부 도체판 22의 상부에서 지그제그의 형태로 평면배열된 선로(Meander line)를 따라 진행한다. 이때, 상기 지연선로층 121의 지연시간은 지연선로층 121과 122사이의 공간 28에 체워진 물질에 따라 전술한 수학식 1 혹은 수학식 2와 같이 결정된다.The high frequency signal input to the input end side of the delay line layer 121 travels along a meander line arranged in a zigzag form on the top of one outer conductor plate 22. In this case, the delay time of the delay line layer 121 is determined as shown in Equation 1 or 2 according to the material filled in the space 28 between the delay line layers 121 and 122.
상기 지연선로층 121의 도선 16의 길이와 공간 28의 물질에 따라 소정지연된 고주파신호는 도선 16의 출력선단에 접속된 연결용 도체 24를 통해 상부에 위치된 지연선로층 122의 도선 16으로 전달된다. 따라서, 상기 입력포트 13으로 임의의 주파수를 갖는 고주파신호가 입력되면, 상기 고주파신호는 최하위 내부선호층 121의 도선 16를 따라 진행하여 출력선단에서 연결용 도체 24을 따라 상부측에 위치된 이웃하는 내부도선층 122내의 도선 16의 입력선단으로 전달되어 그 지연진행을 계속하게 된다.The delayed high frequency signal according to the length of the conductive line 16 of the delay line layer 121 and the material of the space 28 is transmitted to the conductive line 16 of the delay line layer 122 located above through the connecting conductor 24 connected to the output terminal of the conductive line 16. . Therefore, when a high frequency signal having an arbitrary frequency is input to the input port 13, the high frequency signal travels along the conductive line 16 of the lowest inner-preferred layer 121 and is located adjacent to the upper side along the connecting conductor 24 at the output end. It is transmitted to the input end of the lead 16 in the inner lead layer 122 to continue its delay.
상기 도 4와 같이 구성된 내부도선층 12i내의 도선 22의 폭과 두께 ㅿt 및 반경은 고주파신호의 전력(RF Power), 삽입 손실등을 고려하여 결정하여야 하며, 입력포트 13과 출력포트 14에 접속되는 전후단회로와 임피던스 정합이 이루어지도록 각 지연선로층 12i내의 외부도체 22와 도선 16간의 이격거리를 적절하게 유지하여야 한다.The width, thickness ㅿ t, and radius of the wire 22 in the inner conductor layer 12i configured as shown in FIG. 4 should be determined in consideration of RF power, insertion loss, etc. of the high frequency signal, and are connected to the input port 13 and the output port 14. The separation distance between the outer conductor 22 and the conductor 16 in each delay line layer 12i must be properly maintained to achieve impedance matching with the preceding and following end circuits.
상기와 같이 지연선로층 12i내의 도선 16의 폭, 두께 및 반경, 그리고 외부도체 22와 도선 16간의 이격거리를 적절하에 설정하여 고주파 전력, 삽입손실 및 전후단 회로간의 임피던스를 조절함으로써 지연선로에서 요구되는 전기적 사양을 용이하게 만족시킬 수 있다.As described above, the width, thickness and radius of the conductive line 16 in the delay line layer 12i, and the separation distance between the outer conductor 22 and the conductive line 16 are appropriately set to adjust the high frequency power, insertion loss, and impedance between the front and rear circuits, thereby requiring the delay line. It is possible to easily meet the electrical specifications.
또한, 본 발명의 실시예에 따라 도 3, 도 4 및 도 5와 같은 구성을 갖는 지연선로는 하나의 지연선로층 12i의 도체 22의 상부에 지그제그의 형태로 배열된 도선 16의 배열 횟수와, 지연선로층들 12i의 적층다수를 조절하여 지연선로의 총길이 L(m)를 용이하게 조절할 수 있어, 지연선로의 기구적인 사양을 매우 용이하게 만족시킬 수 있다. 더욱이 본 발명의 실시예에 따른 지연선로는 각각의 지연선로층 12i의 외부도체 22와 내부도체인 선로 16들 사이의 매질을 공기 혹은 유전체인 선로로서 적절히 선택할 수 있는 구성을 가지며, 적층한 선로의 마지막단 선로의 적당한 지점에서 선로를 차단하여 출력단자를 만들 수 있는 구조를 가짐으로서 지연시간의 조정 및 위상등을 소망하는 형태로 가져갈 수 있다.In addition, according to an embodiment of the present invention, the delay line having the configuration as shown in FIGS. 3, 4, and 5 may be arranged in a zigzag form on the upper part of the conductor 22 of one delay line layer 12i. The total length L (m) of the delay line can be easily adjusted by adjusting the number of stacked layers of the delay line layers 12i, so that the mechanical specifications of the delay line can be satisfied very easily. Furthermore, the delay line according to the embodiment of the present invention has a configuration in which the medium between the outer conductor 22 and the inner conductor line 16 of each delay line layer 12i can be suitably selected as a line which is air or a dielectric. By having the structure that the output terminal can be made by cutting off the line at the proper point of the last line, it can bring the adjustment of delay time and phase to the desired form.
상기한 실시예에 따른 지연선로는 LPA를 이용한 RF시스템을 구현시 LPA의 입·출력단에서 신호를 분배 및 결합하는 경우 각 경로를 통과하는 신호의 위상을 동일하게 맞추는 동기회로에 매우 유용하게 적용될 수 있으며, 여타의 회로에서도 신호의 지연이 요구되어 지거나 위상의 임의의 통제가 필요한 경우에 널리 이용될 수 있다.The delay line according to the above embodiment can be very useful for a synchronization circuit for equalizing the phase of a signal passing through each path when distributing and combining signals at the input and output terminals of the LPA when implementing an RF system using the LPA. It can also be widely used in other circuits where signal delay is required or when arbitrary control of the phase is required.
또한, 상기한 실시예는 금속성의 도체의 상부에 도전성 선로를 이격하여 위치시킨 지연층을 다수개 적층하여 밀봉한 형태를 설명하였으나, 하나의 지연선로층12i를 유전률이 양호한 기판상에 형성된 스트립라인을 다수개 적층하여 구성하여도 본 발명과 동일한 효과를 꾀할 수 있음에 유의하여야 한다. 예를 들면, 유전체 기판상에 도 5와 같이 스트립 라인은 일정한 등간격으로 왕복배열 시키고, 연결용 도체를 이용하여 등간격으로 배열된 스트립라인의 출력선단과 상부에 위치된 또다른 지연라인층내 스트립라인의 입력선단을 연결하여 적층구조를 갖는 스트립라인의 지연기를 구현할 수 있다. 본 발명은 상기와 같은 확장된 범주까지 청구될 것이다.In addition, the above-described embodiment has described a form in which a plurality of retardation layers in which conductive lines are spaced apart from each other on a metallic conductor are stacked and sealed. However, one delay line layer 12i is formed on a substrate having a good dielectric constant. It should be noted that the same effect as the present invention can be achieved even if a plurality of layers are laminated. For example, as shown in FIG. 5 on a dielectric substrate, the strip lines are reciprocally arranged at regular equal intervals, and the strips in the output lines of the strip lines arranged at equal intervals using the connecting conductors and in another delay line layer located on the upper side. The input terminal of the line can be connected to implement a delay of the stripline having a stacked structure. The invention will be claimed to such an extended scope.
상술한 바와 같이 주어진 공간내에서 선로의 배열을 집적화함으로써 설치공간을 최소화할 수 있고, 임피던스의 정합 특성을 크게 개선 시킬 수 있어 지연선로의 삽입손실, RF전력등의 전기적 사양에 적합하도록 하도록 지연선로의 설계를 용이하게 할 수 있다. 또한, 지연선로인 도선을 외부도체의 상부에 위치시켜 적층하는 구조를 가짐으로 금형등에 의해 제작이 가능하여 생산성을 크게 향상시킬 수 있는 이점을 가지게 된다.As described above, the installation space can be minimized by integrating the line arrangement in a given space, and the matching property of the impedance can be greatly improved, so that the delay line is suitable for the electrical specifications such as insertion loss of the delay line and RF power. Can facilitate the design. In addition, since the lead wire, which is a delay line, is placed on top of the outer conductor and laminated, it can be manufactured by a mold or the like, which has the advantage of greatly improving productivity.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970005077A KR19980068473A (en) | 1997-02-20 | 1997-02-20 | High frequency signal delay line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970005077A KR19980068473A (en) | 1997-02-20 | 1997-02-20 | High frequency signal delay line |
Publications (1)
| Publication Number | Publication Date |
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| KR19980068473A true KR19980068473A (en) | 1998-10-15 |
Family
ID=65984059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970005077A KR19980068473A (en) | 1997-02-20 | 1997-02-20 | High frequency signal delay line |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19980068473A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100354409B1 (en) * | 2000-11-07 | 2002-09-30 | 신화인터텍 주식회사 | Microwave device using photonic band gap structure |
| KR100430299B1 (en) * | 2000-05-09 | 2004-05-04 | 닛뽕덴끼 가부시끼가이샤 | Radio frequency circuit module on multi-layer substrate |
-
1997
- 1997-02-20 KR KR1019970005077A patent/KR19980068473A/en not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100430299B1 (en) * | 2000-05-09 | 2004-05-04 | 닛뽕덴끼 가부시끼가이샤 | Radio frequency circuit module on multi-layer substrate |
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