KR19980067514A - Data generation circuit for memory test - Google Patents
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Abstract
본 발명은 메모리 테스트용 데이터 발생 회로에 관한 것으로 1비트의 제1 디지탈 데이터와 1비트의 제2 디지탈 데이터를 입력으로 하는 제1 논리부, 및 상기 제1 논리부의 출력과 상기 제1 디지탈 데이터와 상기 제2 디지탈 데이터 및 1비트의 제어 신호를 입력으로 하고 상기 제어 신호를 포함하여 4비트의 출력 데이터를 출력하는 제2 논리부를 구비함으로써 다양한 디지탈 데이터가 발생된다. 상기 다양한 디지탈 데이터를 사용하여 메모리를 테스트하게 되면 불완전한 메모리는 모두 검색된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data test circuit for a memory test, comprising: a first logic unit for inputting 1-bit first digital data and 1-bit second digital data; Various digital data are generated by providing a second logic section for inputting the second digital data and one-bit control signal and outputting four-bit output data including the control signal. When the memory is tested using the various digital data, all incomplete memories are searched for.
Description
본 발명은 메모리 테스트용 데이터 발생 회로에 관한 것으로서, 특히 메모리를 갖는 반도체 장치에 내장되어 상기 메모리를 테스트하는 데이터 발생 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data generation circuit for memory test, and more particularly, to a data generation circuit for testing the memory embedded in a semiconductor device having a memory.
메모리란 디지탈 정보를 기억하고 필요할 때 정보를 읽어서 외부 기기에 전송하는 기능을 갖는 부품의 총칭이다. 최근 각종 기기의 디지탈화가 대단한 기세로 진행되고 있는 가운데 메모리는 불가결한 부품으로서 각종 분야에서 사용되기에 이르렀고 또 메모리의 종류도 다양해서 반도체 메모리 장치에 구현되는 모스(MOS) 메모리와 반도체 바이폴라(bipolar) 메모리가 있고, 반도체 이외의 메모리로서 자기 테이프, 자기 디스크, 자성 박막 메모리 등 자성 메모리가 일대 시장을 형성하고 있다.Memory is a generic term for parts that have the ability to store digital information and read it when needed and send it to external devices. In recent years, digitalization of various devices is proceeding with great momentum, and memory is an indispensable component, which has been used in various fields, and there are various types of memory, and MOS memory and semiconductor bipolar implemented in semiconductor memory devices are various. There exists a memory, and magnetic memory, such as a magnetic tape, a magnetic disk, and a magnetic thin film memory, forms a big market as memory other than a semiconductor.
그 중에서 반도체 메모리 장치에 구현되는 반도체 모스 메모리는 지금까지 약 3년에 4배의 비율로 대용량화가 진행되어 왔다. DRAM을 예로 들면 1970년에 인텔사가 기억 셀당 3개의 PMOS트랜지스터를 사용한 1[kBit] DRAM을 개발하여 반도체 모스 메모리의 막을 올렸으며, 그 후 기억 셀의 1트랜지스터화, NMOS트랜지스터화, 가공 기술의 미세화, 회로 기술의 진전 등에 의해 그때까지 컴퓨터의 주기억장치에 사용되어온 자기 코아(core) 메모리를 대신하여 대용량 메모리의 주역이 되기에 이르렀다.Among them, the semiconductor MOS memory implemented in the semiconductor memory device has been increased in capacity at a rate of four times in about three years. For example, in 1970, Intel developed a 1 [kBit] DRAM using three PMOS transistors per memory cell to raise the thickness of semiconductor MOS memory. After that, one transistor, NMOS transistor, and processing technology of memory cell were refined. As a result, advances in circuit technology have led to the development of a large-capacity memory in place of the magnetic core memory used in the main memory of computers.
1982년에는 초LSI의 초창기라고 볼 수 있는 64KBit DRAM의 양산화가 궤도에 올랐고 이어 본격적인 초LSI라고 불리는 256KBit DRAM이 1984년부터 양산되기 시작했다. 또 1MBit DRAM도 1986년에 개발을 끝내고 1987년에 1MBit DRAM의 본격적인 양산에 들어갔다. 실로 15년 남짓한 시간 동안 1칩당 메모리 용량은 1,000배로 증가했다. 그 이후로도 1칩당 메모리 용량은 계속 증가하여 지금은 64MBit DRAM을 생산하는 단계까지 이르렀다.In 1982, mass production of 64KBit DRAM, which is considered to be the beginning of ultra-LSI, entered orbit, followed by 256KBit DRAM called full-scale LSI in 1984. Also, 1MBit DRAM was developed in 1986 and mass production of 1MBit DRAM began in 1987. Indeed, for more than 15 years, the memory capacity per chip has increased 1,000 times. Since then, the memory capacity per chip has continued to increase, leading to the production of 64MBit DRAM.
이와 같은 반도체 모스 메모리를 테스트하기 위하여 지금까지 메모리 테스트용 회로를 반도체 장치 내부에 구현하여 특정한 디지탈 데이터('0' 또는 '1')만을 발생시켜서 메모리를 테스트해 왔다. 이것은 메모리 용량이 적을 때는 예를 들면 1KBit 이하의 메모리일 때는 별다른 문제가 없었다. 그러나 메모리 용량이 대용량화되면서부터는 특정한 디지탈 데이터만으로는 복잡하고 미세한 메모리 셀을 완전하게 테스트할 수가 없게 되었다. 더욱이 대용량의 메모리를 갖는 반도체 메모리 장치는 그 가격면에서도 매우 비싸기 때문에 상기 메모리를 불완전하게 테스트할 경우 그 반도체 메모리 장치가 이용되는 시스템은 항상 불안정할 수밖에 없다. 이와 같은 메모리의 불완전한 테스트를 보강하기 위해서는 다양한 디지탈 데이터를 사용하여 메모리의 상태를 다양하게 테스트할 필요가 있다. 메모리의 상태를 다양하게 테스트하게 되면 불완전한 메모리는 결국 불량으로 나타날 수밖에 없다.In order to test such a semiconductor MOS memory, a memory test circuit has been implemented in a semiconductor device so as to generate a specific digital data ('0' or '1') to test the memory. This was not a problem when the memory capacity was small, for example, when the memory was 1KBit or less. However, as memory capacities become larger, certain digital data alone cannot fully test complex and fine memory cells. Moreover, since a semiconductor memory device having a large amount of memory is very expensive in terms of cost, a system in which the semiconductor memory device is used is always unstable when the memory is incompletely tested. To reinforce such incomplete testing of the memory, it is necessary to variously test the state of the memory using various digital data. By testing the state of the memory in various ways, the incomplete memory will eventually appear bad.
본 발명이 이루고자 하는 기술적 과제는 불완전한 메모리를 검색하기 위하여 다양한 데이터를 발생하는 메모리 테스트용 데이터 발생 회로를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a memory test data generating circuit for generating various data to search for an incomplete memory.
도 1은 본 발명의 일 실시예에 의한 반도체 장치에 내장된 메모리 테스트용 데이터 발생 회로도.1 is a circuit diagram of a data test circuit for memory test in a semiconductor device according to an embodiment of the present invention.
도 2는 본 발명의 다른 실시예에 의한 반도체 장치에 내장된 메모리 테스트용 데이터 발생 회로도.FIG. 2 is a data test circuit diagram for a memory test embedded in a semiconductor device according to another embodiment of the present invention; FIG.
상기 기술적 과제를 이루기 위하여 본 발명은, 적어도 2비트의 디지탈 입력 데이터를 입력으로 하고 상기 디지탈 입력 데이터보다 적어도 1비트가 더 많은 비트수의 디지탈 출력 데이터를 출력하는 논리회로를 구비하는 것을 특징으로 하는 메모리 테스트용 데이터 발생 회로를 제공한다.In order to achieve the above technical problem, the present invention is characterized in that it comprises a logic circuit for inputting at least two bits of digital input data and outputting a digital output data of the number of bits at least one bit more than the digital input data Provided is a data generation circuit for memory testing.
상기 기술적 과제를 이루기 위하여 본 발명은 또, 1비트의 제1 디지탈 데이터와 1비트의 제2 디지탈 데이터를 입력으로 하는 제1 논리부, 및 상기 제1 논리부의 출력과 상기 제1 디지탈 데이터와 상기 제2 디지탈 데이터 및 1비트의 제어 신호를 입력으로 하고 상기 제어 신호를 포함하여 4비트의 출력 데이터를 출력하는 제2 논리부를 구비하는 것을 특징으로 하는 메모리 테스트용 데이터 발생 회로를 제공한다.In order to achieve the above technical problem, the present invention also provides a first logic unit for inputting 1-bit first digital data and 1-bit second digital data, and an output of the first logic unit, the first digital data and the A second logic section for inputting second digital data and one bit of control signal and outputting four bits of output data including the control signal is provided.
바람직하기는, 상기 제1 논리부는 상기 제1 디지탈 데이터와 상기 제2 디지탈 데이터를 입력으로 하는 NOR 게이트이고, 상기 제2 논리부는 상기 제1 논리부의 출력 신호와 상기 제어 신호를 입력으로 하는 부정 배타 논리합 게이트와, 상기 제1 디지탈 데이터와 상기 제어 신호를 입력으로 하는 제1 배타 논리합 게이트, 및 상기 제2 디지탈 데이터와 상기 제어 신호를 입력으로 하는 제2 배타 논리합 게이트를 구비한다.Preferably, the first logic unit is a NOR gate for inputting the first digital data and the second digital data, and the second logic unit is negatively exclusive for inputting an output signal and the control signal of the first logic unit. A logic OR gate, a first exclusive OR gate that accepts the first digital data and the control signal, and a second exclusive OR gate that accepts the second digital data and the control signal.
상기 기술적 과제를 이루기 위하여 본 발명은 또한, 1비트의 제1 디지탈 데이터와 1비트의 제2 디지탈 데이터 및 1비트의 제어 신호를 입력으로 하여 제1 내지 제6 출력 신호들을 출력하는 제1 논리부, 및 상기 제1 논리부의 제1 내지 제3 출력 신호들과 상기 제어 신호 및 제3 디지탈 데이터를 입력으로 하고 상기 제어 신호를 포함하여 4개의 출력 신호들을 출력하는 제2 논리부를 구비하고, 상기 제2 논리부의 출력 신호들과 상기 제어 신호 및 상기 제1 논리부의 제4 내지 제6 출력 신호들을 조합하여 8비트의 출력 데이터를 출력하는 것을 특징으로 하는 메모리 테스트용 데이터 발생 회로를 제공한다.In order to achieve the above technical problem, the present invention also provides a first logic unit for outputting first to sixth output signals by inputting one bit of first digital data, one bit of second digital data, and one bit of control signal. And a second logic unit configured to input first to third output signals, the control signal, and third digital data of the first logic unit, and output four output signals including the control signal. A memory test data generating circuit is provided by outputting 8-bit output data by combining output signals of a second logic unit, the control signal, and the fourth to sixth output signals of the first logic unit.
바람직하기는, 상기 제1 논리부는 상기 제1 디지탈 데이터와 상기 제2 디지탈 데이터를 입력으로 하는 NOR 게이트와, 상기 NOR 게이트의 출력과 상기 제어 신호를 입력으로 하여 제1 출력 신호를 출력하는 제1 부정 배타 논리합 게이트와, 상기 제1 디지탈 데이터와 상기 제어 신호를 입력으로 하여 제2 출력 신호를 출력하는 제1 배타 논리합 게이트와, 상기 제2 디지탈 데이터와 상기 제어 신호를 입력으로 하여 제3 출력 신호를 출력하는 제2 배타 논리합 게이트와, 상기 NOR 게이트의 출력과 상기 제어 신호를 입력으로 하여 제4 출력 신호를 출력하는 제2 부정 배타 논리합 게이트와, 상기 제1 디지탈 데이터와 상기 제어 신호를 입력으로 하여 제5 출력 신호를 출력하는 제3 배타 논리합 게이트, 및 상기 제2 디지탈 데이터와 상기 제어 신호를 입력으로 하여 제6 출력 신호를 출력하는 제4 배타 논리합 게이트를 구비한다.Preferably, the first logic unit is a first NOR gate for inputting the first digital data and the second digital data, a first output signal for outputting the first output signal with the output of the NOR gate and the control signal as an input. A negative exclusive-OR gate, a first exclusive-OR gate for inputting the first digital data and the control signal to output a second output signal, and a third output signal for inputting the second digital data and the control signal A second exclusive OR gate for outputting a second signal, a second negative exclusive OR gate for outputting a fourth output signal by inputting the output of the NOR gate and the control signal, and the first digital data and the control signal as inputs A third exclusive OR gate for outputting a fifth output signal, and the second digital data and the control signal as inputs; And a fourth exclusive OR gate for outputting an output signal.
또, 상기 제2 논리부는 상기 제1 논리부의 제1 출력 신호를 입력으로 하는 제1 인버터와 상기 제1 인버터의 출력과 상기 제1 출력 신호를 입력으로 하고 상기 제3 디지탈 데이터에 의해 제어되는 제1 멀티플렉서와, 상기 제1 논리부의 제2 출력 신호를 입력으로 하는 제2 인버터와 상기 제2 인버터의 출력과 상기 제2 출력 신호를 입력으로 하고 상기 제3 디지탈 데이터에 의해 제어되는 제2 멀티플렉서와, 상기 제1 논리부의 제3 출력 신호를 입력으로 하는 제3 인버터와 상기 제3 인버터의 출력과 상기 제3 출력 신호를 입력으로 하고 상기 제3 디지탈 데이터에 의해 제어되는 제3 멀티플렉서, 및 상기 제어 신호를 입력으로 하는 제4 인버터와 상기 제4 인버터의 출력과 상기 제어 신호를 입력으로 하고 상기 제3 디지탈 데이터에 의해 제어되는 제4 멀티플렉서를 구비한다.The second logic unit may include a first inverter that receives the first output signal of the first logic unit, an output of the first inverter, and the first output signal that are controlled by the third digital data. A first multiplexer, a second inverter that receives a second output signal of the first logic unit, a second multiplexer that is controlled by the third digital data and the output of the second inverter and the second output signal; And a third multiplexer having the third output signal of the first logic unit as an input, an output of the third inverter and the third output signal, and controlled by the third digital data, and the control. A fourth inverter that takes a signal as an input, and a fourth multiplexer which is controlled by the third digital data as an input of an output of the fourth inverter and the control signal. The rain.
상기 본 발명에 의하여 불완전한 메모리를 검색할 수가 있다.According to the present invention, an incomplete memory can be searched.
이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail through examples.
도 1은 본 발명의 일 실시예에 의한 반도체 장치에 내장된 메모리 테스트용 데이터 발생 회로도이다. 상기 도 1에 도시된 회로의 구조는 1비트의 제1 디지탈 데이터 예컨대 DI1과 1비트의 제2 디지탈 데이터 예컨대 DI2를 입력으로 하고 1비트의 출력 신호를 출력하는 제1 논리부(1), 및 상기 제1 논리부(1)의 출력 신호와 상기 DI1과 상기 DI2 및 1비트의 제어 신호를 입력으로 하고 상기 제어 신호를 포함하여 4비트의 출력 데이터 예컨대 DOA를 출력하는 제2 논리부(3)로 이루어져있다.1 is a diagram illustrating a data test circuit for memory test embedded in a semiconductor device according to an example embodiment. The structure of the circuit shown in FIG. 1 includes a first logic unit 1 for inputting 1-bit first digital data such as DI1 and 1-bit second digital data such as DI2 and outputting 1-bit output signal, and A second logic unit 3 for inputting the output signal of the first logic unit 1 and the control signals of the DI1, the DI2, and 1 bit and outputting 4 bits of output data such as DOA including the control signal; Consists of
상기 제1 논리부(1)는 상기 DI1과 상기 DI2를 입력으로 하고, 상기 DI1과 상기 DI2 중 어느 하나라도 '1'이면 출력 신호는 '0'이 되는 NOR 게이트(11)이다.The first logic unit 1 is a NOR gate 11 that outputs the signal '0' when any one of the DI1 and the DI2 is input, and the DI1 and the DI2 are '1'.
상기 제2 논리부(3)는 상기 제1 논리부(1)의 출력 신호 즉, 상기 NOR 게이트(11)의 출력 신호와 상기 제어 신호를 입력으로 하여 1비트의 출력 신호를 출력하는 부정 배타 논리합 게이트(13)와, 상기 DI1과 상기 제어 신호를 입력으로 하여 1비트의 출력 신호를 출력하는 제1 배타 논리합 게이트(15), 및 상기 DI2와 상기 제어 신호를 입력으로 하여 1비트의 출력 신호를 출력하는 제2 배타 논리합 게이트(17)로 구성되어있다.The second logic unit 3 is a negative exclusive logic sum that outputs an output signal of one bit by inputting an output signal of the first logic unit 1, that is, an output signal of the NOR gate 11 and the control signal. A first exclusive logical sum gate 15 for outputting a 1-bit output signal by inputting the gate 13, the DI1 and the control signal, and a 1-bit output signal by inputting the DI2 and the control signal. It consists of the 2nd exclusive OR gate 17 which outputs.
상기 부정 배타 논리합 게이트(13)는 상기 NOR 게이트(11)의 출력 신호와 상기 제어 신호가 동일할 때, 즉 상기 NOR 게이트(11)의 출력 신호와 상기 제어 신호가 모두 '1'이거나 또는 모두 '0'일 때만 출력 신호는 '1'이 된다.The negative exclusive OR gate 13 has the same output signal as that of the NOR gate 11 and the control signal, that is, both the output signal of the NOR gate 11 and the control signal are all '1' or both ' Only when it is 0 ', the output signal becomes' 1'.
상기 제1 배타 논리합 게이트(15)는 상기 DI1과 상기 제어 신호가 서로 다를 때 즉, 상기 DI1이 '1'이고 상기 제어 신호가 '0'이거나 아니면 상기 DI1이 '0'이고 상기 제어 신호가 '1'일 때만 출력 신호는 '1'이 된다.The first exclusive OR gate 15 is different from the DI1 and the control signal, that is, the DI1 is' 1 'and the control signal is' 0' or the DI1 is' 0 'and the control signal is' Only when 1 ', the output signal becomes' 1'.
상기 제2 배타 논리합 게이트(17)는 상기 DI2와 상기 제어 신호가 서로 다를 때 즉, 상기 DI2가 '1'이고 상기 제어 신호가 '0'이거나 아니면 상기 DI2기 '0'이고 상기 제어 신호가 '1'일 때만 출력 신호는 '1'이 된다.The second exclusive OR gate 17 is different when the DI2 and the control signal are different from each other, that is, the DI2 is' 1 'and the control signal is' 0' or the DI2 device is' 0 'and the control signal is' Only when 1 ', the output signal becomes' 1'.
상기 도 1에 도시된 회로의 진리치는 다음 표 1과 같다.The truth value of the circuit shown in FIG. 1 is shown in Table 1 below.
[표 1]TABLE 1
다음은 상기 도 2에 도시된 회로에 관해 설명하기로 한다.Next, the circuit shown in FIG. 2 will be described.
도 2는 본 발명의 다른 실시예에 의한 반도체 장치에 내장된 메모리 테스트용 데이터 발생 회로도이다. 상기 도 2에 도시된 데이터 발생 회로는 1비트의 제1 디지탈 데이터 예컨대 DI1과 와 1비트의 제2 디지탈 데이터 예컨대 DI2 및 1비트의 제어 신호를 입력으로 하여 제1 내지 제6 출력 신호들을 출력하는 제1 논리부(21), 및 상기 제1 논리부(21)의 제1 내지 제3 출력 신호들과 상기 제어 신호 및 제3 디지탈 데이터 예컨대 DI3을 입력으로 하고 상기 제어 신호를 포함하여 4개의 출력 신호들을 출력하는 제2 논리부(23)로 이루어져있다.2 is a data test circuit diagram for a memory test embedded in a semiconductor device according to another embodiment of the present invention. The data generation circuit shown in FIG. 2 outputs first to sixth output signals by inputting one bit of first digital data such as DI1 and one bit of second digital data such as DI2 and one bit of control signals. Four outputs including the first logic unit 21 and the first to third output signals of the first logic unit 21 and the control signal and the third digital data such as DI3 as inputs and the control signal. The second logic unit 23 outputs signals.
상기 제2 논리부(23)의 출력 신호들과 상기 제어 신호 및 상기 제1 논리부(21)의 제4 내지 제6 출력 신호를 조합하여 8비트의 출력 데이터 예컨대 DOA가 상기 도 2에 도시된 회로에서 출력된다.By combining the output signals of the second logic unit 23 with the control signal and the fourth to sixth output signals of the first logic unit 21, 8-bit output data such as DOA is illustrated in FIG. 2. Output from the circuit.
상기 제1 논리부(21)는 상기 DI1과 상기 DI2를 입력으로 하는 NOR 게이트(31)와, 상기 NOR 게이트(31)의 출력 신호와 상기 제어 신호를 입력으로 하여 1비트의 제1 출력 신호를 출력하는 제1 부정 배타 논리합 게이트(33)와, 상기 DI1과 상기 제어 신호를 입력으로 하여 1비트의 제2 출력 신호를 출력하는 제1 배타 논리합 게이트(35)와, 상기 DI2와 상기 제어 신호를 입력으로 하여 1비트의 제3 출력 신호를 출력하는 제2 배타 논리합 게이트(37)와, 상기 NOR 게이트(31)의 출력과 상기 제어 신호를 입력으로 하여 1비트의 제4 출력 신호를 출력하는 제2 부정 배타 논리합 게이트(39)와, 상기 DI1과 상기 제어 신호를 입력으로 하여 1비트의 제5 출력 신호를 출력하는 제3 배타 논리합 게이트(41), 및 상기 DI2와 상기 제어 신호를 입력으로 하여 1비트의 제6 출력 신호를 출력하는 제4 배타 논리합 게이트(43)로 구성되어 있다.The first logic unit 21 receives a NOR gate 31 for inputting the DI1 and the DI2, an output signal of the NOR gate 31, and the control signal to input a 1-bit first output signal. A first negative logic OR gate 33 to output; a first exclusive OR gate 35 to output a second output signal of 1 bit by inputting the DI1 and the control signal; and the DI2 and the control signal. A second exclusive logic sum gate 37 that outputs a third output signal of one bit as an input; an output fourth output signal of one bit by inputting the output of the NOR gate 31 and the control signal; 2 the negative exclusive OR gate 39, the third exclusive OR gate 41 for outputting a fifth output signal of one bit by inputting the DI1 and the control signal, and the DI2 and the control signal as inputs A fourth outputting a sixth output signal of one bit It consists of another OR gate (43).
상기 제1 부정 배타 논리합 게이트(33)와 상기 제2 부정 배타 논리합 게이트(39)는 상기 NOR 게이트(31)의 출력 신호와 상기 제어 신호가 동일할 때, 즉 상기 NOR 게이트(31)의 출력 신호와 상기 제어 신호가 모두 '1'이거나 또는 모두 '0'일 때만 그 출력 신호들이 '1'이 된다.The first negative exclusive OR gate 33 and the second negative exclusive OR gate 39 are the same as the output signal of the NOR gate 31 and the control signal, that is, the output signal of the NOR gate 31. The output signals become '1' only when the control signals are both '1' or '0'.
상기 제1 배타 논리합 게이트(35)와 상기 제3 배타 논리합 게이트(41)는 상기 DI1과 상기 제어 신호가 서로 다를 때 즉, 상기 DI1이 '1'이고 상기 제어 신호가 '0'이거나 아니면 상기 DI1이 '0'이고 상기 제어 신호가 '1'일 때만 그 출력 신호들이 '1'이 된다.The first exclusive OR gate 35 and the third exclusive OR gate 41 are different from each other when the DI1 and the control signal are different from each other, that is, the DI1 is '1' and the control signal is '0'. Is '0' and the output signals are '1' only when the control signal is '1'.
상기 제2 배타 논리합 게이트(37)와 상기 제4 배타 논리합 게이트(43)는 상기 DI2와 상기 제어 신호가 서로 다를 때 즉, 상기 DI2가 '1'이고 상기 제어 신호가 '0'이거나 아니면 상기 DI2기 '0'이고 상기 제어 신호가 '1'일 때만 그 출력 신호들이 '1'이 된다.The second exclusive OR gate 37 and the fourth exclusive OR gate 43 are different when the DI2 and the control signal are different from each other, that is, when the DI2 is '1' and the control signal is '0'. Only when '0' and the control signal is '1' the output signals are '1'.
상기 제2 논리부(23)는 상기 제1 논리부(21)의 제1 출력 신호를 입력으로 하는 제1 인버터(51)와 상기 제1 인버터(51)의 출력과 상기 제1 출력 신호를 입력으로 하고 상기 DI3에 의해 제어되어 1비트의 출력 신호를 출력하는 제1 멀티플렉서(61)와, 상기 제1 논리부(21)의 제2 출력 신호를 입력으로 하는 제2 인버터(53)와 상기 제2 인버터(53)의 출력과 상기 제2 출력 신호를 입력으로 하고 상기 DI3에 의해 제어되어 1비트의 출력 신호를 출력하는 제2 멀티플렉서(63)와, 상기 제1 논리부(21)의 제3 출력 신호를 입력으로 하는 제3 인버터(55)와 상기 제3 인버터(55)의 출력과 상기 제3 출력 신호를 입력으로 하고 상기 DI3에 의해 제어되어 1비트의 출력 신호를 출력하는 제3 멀티플렉서(65), 및 상기 제어 신호를 입력으로 하는 제4 인버터(57)와 상기 제4 인버터(57)의 출력과 상기 제어 신호를 입력으로 하고 상기 DI3에 의해 제어되어 1비트의 출력 신호를 출력하는 제4 멀티플렉서(67)로 구성되어 있다.The second logic unit 23 inputs the first inverter 51 and the output of the first inverter 51 and the first output signal which input the first output signal of the first logic unit 21. A first multiplexer 61 which is controlled by the DI3 and outputs an output signal of 1 bit, and a second inverter 53 and the second which input the second output signal of the first logic unit 21 as an input. A second multiplexer 63 for inputting the output of the second inverter 53 and the second output signal and controlled by the DI3 to output an output signal of 1 bit; and a third of the first logic unit 21. A third multiplexer which receives the output of the third inverter 55, the output of the third inverter 55 and the third output signal as an input, and is controlled by the DI3 and outputs an output signal of 1 bit ( 65) and the output of the fourth inverter 57 and the fourth inverter 57 which take the control signal as the input and the first; And a fourth multiplexer 67 controlled by the DI3 to output an output signal of 1 bit.
상기 제1 멀티플렉서(61)는 상기 DI3이 인에이블(enable)되면 즉, '1'이면 상기 제1 부정 배타 논리합 게이트(33)의 출력 신호를 출력하고 상기 DI3이 '0'이면 상기 제1 인버터(51)의 출력 신호를 출력한다.The first multiplexer 61 outputs the output signal of the first negative exclusive OR gate 33 when the DI3 is enabled, that is, '1', and the first inverter when the DI3 is '0'. An output signal of 51 is output.
상기 제2 멀티플렉서(63)는 상기 DI3이 '1'이면 상기 제1 배타 논리합 게이트(35)의 출력 신호를 출력하고 상기 DI3이 '0'이면 상기 제2 인버터(53)의 출력 신호를 출력한다.The second multiplexer 63 outputs an output signal of the first exclusive OR gate 35 when the DI3 is '1', and outputs an output signal of the second inverter 53 when the DI3 is '0'. .
상기 제3 멀티플렉서(63)는 상기 DI3이 '1'이면 상기 제2 배타 논리합 게이트(37)의 출력 신호를 출력하고 상기 DI3이 '0'이면 상기 제3 인버터(55)의 출력 신호를 출력한다.The third multiplexer 63 outputs an output signal of the second exclusive OR gate 37 when the DI3 is '1', and outputs an output signal of the third inverter 55 when the DI3 is '0'. .
상기 제4 멀티플렉서(67)는 상기 DI3이 '1'이면 상기 제어 신호를 출력하고 상기 DI3이 '0'이면 상기 제4 인버터(57)의 출력 신호를 출력한다.The fourth multiplexer 67 outputs the control signal when the DI3 is '1', and outputs the output signal of the fourth inverter 57 when the DI3 is '0'.
상기 도 2에 도시된 회로의 진리치는 다음 표 2와 같다.The truth value of the circuit shown in FIG. 2 is shown in Table 2 below.
[표 2]TABLE 2
이와 같이 상기 도 1의 회로와 상기 도 2의 회로는 다양한 디지탈 데이터를 발생하게 되는데 상기 다양한 데이터를 사용하여 메모리를 테스트하게 되면 불완전한 메모리는 모두 검색된다.As described above, the circuit of FIG. 1 and the circuit of FIG. 2 generate various digital data. When the memory is tested using the various data, all incomplete memories are searched.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit of the present invention.
상술한 바와 같이 본 발명의 메모리 테스트용 데이터 발생 회로에 따르면 다양한 디지탈 데이터가 발생된다. 상기 다양한 디지탈 데이터를 사용하여 메모리를 테스트하게 되면 불완전한 메모리는 모두 검색된다.As described above, according to the memory test data generating circuit of the present invention, various digital data are generated. When the memory is tested using the various digital data, all incomplete memories are searched for.
Claims (7)
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- 1997-02-05 KR KR1019970003576A patent/KR100269288B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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