KR19980066731A

KR19980066731A - Semiconductor device capable of controlling the voltage of the dummy bit line

Info

Publication number: KR19980066731A
Application number: KR1019970002428A
Authority: KR
Inventors: 인성환; 강상석; 임종형; 정영희
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1997-01-28
Filing date: 1997-01-28
Publication date: 1998-10-15

Abstract

더미 비트라인을 갖는 반도체 장치에 관하여 개시한다. 본 발명은 횡방향으로 배열된 정상 비트라인과, 상기 정상비트라인과 평행하게 배열된 더미 비트라인과, 상기 정상 비트라인 및 더미 비트라인에 수직하게 종방향으로 배열된 워드라인을 구비하는 반도체 장치에 있어서, 상기 더미 비트라인과 정상 비트라인간의 단락시 발생하는 전류를 줄이기 위해 상기 더미 비트라인에 저항이 연결되거나 상기 더비 비트라인이 개방되어 있다.A semiconductor device having a dummy bit line is disclosed. A semiconductor device includes a normal bit line arranged in a lateral direction, a dummy bit line arranged in parallel with the normal bit line, and a word line arranged in a longitudinal direction perpendicular to the normal bit line and the dummy bit line. To reduce the current generated in the short circuit between the dummy bit line and the normal bit line, a resistor is connected to the dummy bit line or the derby bit line is open.

Description

Semiconductor device capable of controlling the voltage of the dummy bit line

본 발명은 반도체 장치에 관한 것으로, 특히 더미 비트라인의 전압을 제어할 수 있는 반도체 장치에 관한 것이다.The present invention relates to a semiconductor device, and more particularly to a semiconductor device capable of controlling the voltage of the dummy bit line.

일반적으로, 반도체 장치는 동작상의 기능을 갖지 않으나 공정상의 잇점을 목적으로 더미 비트라인을 채용하고 있다. 상기 공정상의 잇점은 크게 두가지로 나눌 수 있다.In general, semiconductor devices do not have an operational function but employ dummy bit lines for process advantages. Advantages of the process can be divided into two.

첫째로, 셀 어레이 영역과 주변회로 영역 사이의 수직적인 모양에서의 단차를 보상하기 위함이고, 둘째로, 정상 셀어레이 영역의 가장자리의 취약으로 정상적인 비트라인의 반복형상과 유사한 환경을 구현하기 위함이다. 여기서, 종래 기술에 의한 더미 비트라인을 갖는 반도체 장치를 설명한다.First, to compensate for the step difference in the vertical shape between the cell array area and the peripheral circuit area. Second, to realize an environment similar to the repeating shape of the normal bit line due to the weak edge of the normal cell array area. . Here, a semiconductor device having a dummy bit line according to the prior art will be described.

도 1은 종래기술에 의하여 더미 비트라인을 갖는 반도체 장치의 개략적인 회로도이다.1 is a schematic circuit diagram of a semiconductor device having a dummy bit line according to the prior art.

구체적으로, 종래의 반도체 장치는 횡방향으로 정상 비트라인(1)과 더미 비트라인(3)이 형성되어 있으며, 상기 정상 비트라인(1) 및 더미 비트라인(3)에 수직하게 종방향으로 워드라인(5)이 형성되어 있다. 그리고, 상기 워드라인(5)에는 트랜지스터의 게이트 전극이 연결되어 있으며, 상기 정상 비트라인(1)에는 전압발생기(7)가 연결되어 전압을 인가 할 수 있도록 되어 있고, 상기 더미 비트라인(3)에는 Vss 또는 Vcc 전압(9)이 인가될 수 있도록 되어 있다.Specifically, in the conventional semiconductor device, the normal bit line 1 and the dummy bit line 3 are formed in the horizontal direction, and the word is vertically perpendicular to the normal bit line 1 and the dummy bit line 3. Line 5 is formed. A gate electrode of a transistor is connected to the word line 5, and a voltage generator 7 is connected to the normal bit line 1 to apply a voltage. The dummy bit line 3 is connected to the word line 5. The Vss or Vcc voltage 9 can be applied.

그런데, 상술한 바와 같은 반도체 장치에 있어서, 상기 더미 비트라인의 전위는 Vss 또는 Vcc 레벨로 일정한 일정 전위를 유지하게 되는데, 도 1의 참조번호 11에 도시한 바와 같이 단락불량이 발생할 경우 더미 비트라인(3)의 일정한 전압 레벨로 인하여 다음과 같은 불량이 발생한다. 즉, 더미 비트라인(3)과 정상 비트라인(1)과의 단락불량이 발생하면 칩의 동작대기상태에서 더미 비트라인(3)을 Vss로 잡았을 때 단락시에는 정상 비트라인(1)의 레벨보다 더미 비트라인(3)의 레벨이 낮으므로 더미 비트라인(3) 쪽으로 전류 통로가 형성되어 저항성분에 따라 수 ㎂의 전류가 흐른다. 또한, 더미 비트라인(3)을 Vcc로 잡았을 때는 정상 비트라인(1)의 레벨보다 더미 비트라인(3)의 전위가 높으므로 정상 비트라인(1) 쪽으로 전류 통로가 형성되어 전류가 흐르게 된다. 이럴 경우 리던던시 셀이라는 여분의 셀을 사용하여 불량난 셀을 대치할 수 있다. 그런에, 상기 불량난 셀을 리페어하여도 불량난 셀은 계속전류를 흘려주어 대기시 불량의 원인으로 계속 작용한다.By the way, in the semiconductor device as described above, the potential of the dummy bit line is maintained at a constant constant at the Vss or Vcc level, the dummy bit line when the short circuit failure occurs as shown by reference numeral 11 of FIG. Due to the constant voltage level of (3), the following failure occurs. That is, when a short circuit failure between the dummy bit line 3 and the normal bit line 1 occurs, when the dummy bit line 3 is held at Vss in the standby operation state of the chip, the level of the normal bit line 1 when the short circuit occurs. Since the level of the dummy bit line 3 is lower, a current path is formed toward the dummy bit line 3 so that several currents flow according to the resistance component. In addition, when the dummy bit line 3 is held at Vcc, since the potential of the dummy bit line 3 is higher than the level of the normal bit line 1, a current path is formed toward the normal bit line 1 so that a current flows. In this case, a spare cell can be replaced by using an extra cell called a redundancy cell. Therefore, even if the defective cell is repaired, the defective cell continues to flow current, and thus continues to act as a cause of the failure in standby.

따라서, 본 발명의 기술적 과제는 더미 비트라인과 정상비트라인간의 단락시 발생하는 전류를 줄일 수 있는 반도체 장치를 제공하는 데 있다.Accordingly, an aspect of the present invention is to provide a semiconductor device capable of reducing current generated when a short circuit occurs between a dummy bit line and a normal bit line.

도 2 및 도 3은 본 발명에 의하여 더미 비트라인을 갖는 반도체 장치의 개략적인 회로도이다.2 and 3 are schematic circuit diagrams of a semiconductor device having a dummy bit line according to the present invention.

상기 기술적 과제를 달성하기 위하여, 본 발명은 횡방향으로 배열된 정상 비트라인과, 상기 정상비트라인과 평행하게 배열된 더미 비트라인과, 상기 정상 비트라인 및 더미 비트라인에 수직하게 종방향으로 배열된 워드라인을 구비하는 반도체 장치에 있어서, 상기 더미 비트라인과 정상 비트라인간의 단락시 발생하는 전류를 줄이기 위해 상기 더미 비트라인에 저항이 연결되거나 상기 더비 비트라인이 개방되어 있는것을 특징으로 하는 반도체 장치를 제공한다.In order to achieve the above technical problem, the present invention provides a vertical bit line arranged in a horizontal direction, a dummy bit line arranged in parallel with the normal bit line, and vertically arranged perpendicularly to the normal bit line and the dummy bit line. A semiconductor device having a word line, wherein the semiconductor device is characterized in that a resistor is connected to the dummy bit line or the derby bit line is open in order to reduce a current generated during a short circuit between the dummy bit line and the normal bit line. Provide the device.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

구체적으로, 본 발명의 반도체 장치는 횡방향으로 정상 비트라인(11)과 더미 비트라인(13)이 형성되어 있으며, 상기 정상 비트라인(11) 및 더미 비트라인(13)에 수직하게 종방향으로 워드라인(15)이 형성되어 있다. 그리고, 상기 워드라인(15)에는 트랜지스터의 게이트 전극이 연결되어 있으며, 상기 정상 비트라인(11)에는 전압발생기(17)가 연결되어 전압을 인가 할 수 있도록 되어 있고, 상기 더미 비트라인(13)에는 Vss 또는 Vcc 전압(19)이 인가될 수 있도록 되어 있다.Specifically, in the semiconductor device of the present invention, the normal bit line 11 and the dummy bit line 13 are formed in the lateral direction, and the vertical bit line 11 is perpendicular to the normal bit line 11 and the dummy bit line 13. The word line 15 is formed. In addition, a gate electrode of a transistor is connected to the word line 15, and a voltage generator 17 is connected to the normal bit line 11 so as to apply a voltage. The Vss or Vcc voltage 19 can be applied.

특히, 본 발명의 반도체 장치는 더미 비트라인(13)과 정상 비트라인(11)간의 단락시(20 참조) 발생하는 전류를 줄이기 위해 더미 비트라인(13)의 전위가 인위적인 저항(21)을 통해 공급하거나 (도 2) 더미 비트라인에 전위를 인가하기 않게 상기 더비 비트라인(13)이 개방되어 있다 (도 3의 참조번호 23).In particular, in the semiconductor device of the present invention, the potential of the dummy bit line 13 is controlled through an artificial resistor 21 to reduce the current generated when the short circuit between the dummy bit line 13 and the normal bit line 11 occurs. The derby bit line 13 is open so as not to supply (Fig. 2) or apply a potential to the dummy bit line (reference numeral 23 in Fig. 3).

다시 말하면, 더미 비트라인(13)이 Vss 또는 Vcc로 인가될 경우 더미 비트라인(13)과 정상비트라인(11)의 단락불량 현상을 개선하기 위하여, 도 2에 도시한 바와 같이 더미 비트라인에 저항요소인 R(21)을 삽입함으로써 더미 비트라인(13)과 정상 비트라인(11)의 단락시 저항요소 R(21)에 해당하는 만큼의 전류를 줄일 수 있다. 또한, 도 3에 도시한 바와 같이 더미 비트라인(13)에 전위를 인가하지 않음으로써 더미 비트라인(13)과 정상 비트라인(11)의 단락시 전류가 흐르지 않게 된다.In other words, when the dummy bit line 13 is applied to Vss or Vcc, the dummy bit line 13 is disposed on the dummy bit line as shown in FIG. 2 to improve short-circuit failure of the dummy bit line 13 and the normal bit line 11. By inserting the resistor element R21, a current corresponding to the resistor element R21 at the time of shorting the dummy bit line 13 and the normal bit line 11 can be reduced. In addition, as shown in FIG. 3, no current is applied to the dummy bit line 13 and the normal bit line 11 when no potential is applied to the dummy bit line 13.

상술한 바와 같이 본 발명은 더미 비트라인이 Vss 또는 Vcc로 인가될 경우 더미 비트라인과 정상 비트라인의 단락불량 현상을 개선하기 위하여, 더미 비트라인에 저항요소인 R을 삽입하여 더미 비트라인과 정상 비트라인의 단락시 전류가 흐르지 않거나 줄일 수 있다.As described above, in the present invention, when the dummy bit line is applied as Vss or Vcc, the resistance bit R is inserted into the dummy bit line to improve short-circuit failure between the dummy bit line and the normal bit line. Current may not flow or may be reduced when the bit line is shorted.

Claims

A semiconductor device comprising a normal bit line arranged in a lateral direction, a dummy bit line arranged in parallel with the normal bit line, and a word line arranged in a longitudinal direction perpendicular to the normal bit line and the dummy bit line.

And a resistor is connected to the dummy bit line or the derby bit line is open in order to reduce a current generated when a short circuit occurs between the dummy bit line and the normal bit line.