KR19980065639A - Internal Power Supply for Semiconductor Memory Devices - Google Patents
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Abstract
본 발명은 반도체 메모리장치의 내부 전원전압 공급장치에 관한 것이다. 본 발명에 따른 내부 전원전압 공급장치는, 외부에서 입력되는 로우어드레스 스트로브 신호에 응답하여 내부 전원전압 제어신호를 출력하는 엑티브 내부 전원전압 제어수단과, 외부에서 입력되는 칼럼어드레스 스트로브 신호, 라이트 인에이블 신호, 및 상기 로우어드레스 스트로브 신호에 응답하여 병렬 테스트 제어신호를 출력하는 병렬 테스트 제어수단, 및 상기 내부 전원전압 제어신호, 상기 병렬 테스트 제어신호, 및 소정의 기준전압 신호에 응답하여 내부 전원전압을 출력하는 엑티브 내부 전원전압 발생수단을 구비하는 것을 특징으로 한다. 따라서 본 발명에 따른 반도체 메모리장치의 내부 전원전압 공급장치는, 병렬 테스트시 용량부족으로 인한 IVC dip을 방지할 수 있으며 이에 따라 칩 동작의 안정성을 확보할 수 있는 장점이 있다.The present invention relates to an internal power supply voltage supply device for a semiconductor memory device. The internal power supply voltage supply apparatus according to the present invention includes an active internal power supply voltage control means for outputting an internal power supply voltage control signal in response to a low address strobe signal input from an external device, and a column address strobe signal and a light enable input from an external device. Parallel test control means for outputting a parallel test control signal in response to the signal and the low address strobe signal, and an internal power supply voltage in response to the internal power supply voltage control signal, the parallel test control signal, and a predetermined reference voltage signal. And an active internal power supply voltage generating means for outputting. Therefore, the internal power supply of the semiconductor memory device according to the present invention, it is possible to prevent the IVC dip due to insufficient capacity during the parallel test has the advantage that can ensure the stability of the chip operation.
Description
본 발명은 반도체 메모리장치의 내부 전원전압 공급장치에 관한 것으로, 특히 병렬 테스트시 용량부족으로 인한 IVC dip을 방지할 수 있는 내부 전원전압 공급장치에 관한 것이다.The present invention relates to an internal power supply voltage supply device of a semiconductor memory device, and more particularly, to an internal power supply voltage supply device capable of preventing an IVC dip due to insufficient capacity in parallel testing.
반도체 메모리장치의 고집적화에 따라서 양품 여부를 가리는 테스트가 점점 중요한 문제로 대두되고 있다. 테스트 시간을 줄이는 것이 양산성을 높여 생산성을 올리고 원가를 낯추는 데 결정적인 요인으로 등장하고 있는 것이다. 테스트 시간을 줄이기 위한 방법중에 하나로 병렬 테스트(Parallel Test)가 있으며, 이는 동시에 여러개의 셀을 리드하거나 라이트하는 방법이다. 예컨데 정상동작시에는 16개의 데이터를 리드/라이트 하다가 병렬 테스트 모드로 들어가게 되면 64M DRAM의 경우에는 32개, 256M DRAM의 경우에는 64개의 셀을 리드/라이트하게 된다. 이 경우에 가장 문제가 되는 것중에 하나가 전력소모이다. 특히 내부 전원전압 공급장치(IVC Generator)를 내장하고 있는 메모리장치의 경우에는 정상동작시 보다 많은 전류를 소모하게 됨에 따라서 용량 부족으로 인한 전압강하, 즉 IVC dip이 심각한 문제로 대두된다. IVC dip이 발생하게 되면 동작마진의 부족과 속도저하등이 일어나게 된다.With the high integration of semiconductor memory devices, tests for good quality products are becoming more and more important problems. Reducing test time is becoming a decisive factor in increasing productivity and lowering costs. One way to reduce test time is the parallel test, which is a method of reading or writing multiple cells at the same time. For example, in normal operation, read / write 16 data and then enter parallel test mode, which leads to 32 cells for 64M DRAM and 64 cells for 256M DRAM. One of the biggest problems in this case is power consumption. In particular, in the case of a memory device having an internal power supply (IVC generator), since a larger current is consumed during normal operation, a voltage drop due to insufficient capacity, that is, an IVC dip, becomes a serious problem. When an IVC dip occurs, there is a shortage of operating margin and a drop in speed.
도 1은 종래기술에 따른 반도체 메모리장치의 내부 전원전압 공급장치의 구성을 나타내는 블락도이다.1 is a block diagram illustrating a configuration of an internal power supply voltage device of a semiconductor memory device according to the related art.
도 1을 참조하면, 엑티브 IVC 제어수단(1)이 외부에서 RASB 신호를 받아 제어신호(PAIVCEB)를 인에이블시키고 상기 제어신호(PAIVCEB)에 의해 엑티브 IVC 발생기(3)이 활성화된다. 이때 병렬 테스트 제어수단(5)의 출력신호(PBTE)는 아무런 역할을 하지 않으므로 상기 엑티브 IVC 발생기(3)은 정상동작으로 동작된다.Referring to FIG. 1, the active IVC control means 1 receives the RASB signal from the outside to enable the control signal PAIVCEB and the active IVC generator 3 is activated by the control signal PAIVCEB. At this time, since the output signal PBTE of the parallel test control means 5 does not play any role, the active IVC generator 3 operates in a normal operation.
도 2는 도 1에 도시된 내부 전원전압 공급장치의 엑티브 IVC 발생기의 회로도이다.FIG. 2 is a circuit diagram of an active IVC generator of the internal power supply device shown in FIG. 1.
도 2를 참조하면, 기준전압 신호(VREF)는 칩이 동작하는 IVC 전압레벨을 가지며 피모스 트랜지스터(P2)은 RASB 신호의 프리차지 구간 동안 노드(A,B)를 전원전압(VCC) 레벨로 프리차지하고 RASB 신호의 엑티브 구간에서는 턴오프된다. 제어신호(PAIVCEB)가 인에이블되면 인버터(I1)의 출력신호에 의해 엔모스 트랜지스터(N4)가 턴온되어 엑티브 IVC 발생기가 동작하게 된다. 출력신호(IVC)의 전압레벨이 낮으면 엔모스 트랜지스터(N3)의 턴온 저항이 증가하게 되므로 노드(B)의 전압레벨이 높아지고, 이에 따라 피모스 트랜지스터(P3,P4)의 턴온 저항이 커지게 되어 노드(A)의 전압레벨이 낮아지게 된다. 따라서 피모스 트랜지스터(P6)의 전류구동 능력이 커지게 되어 출력신호(IVC)의 전압레벨을 다시 올려주게 된다. 상기 출력신호(IVC)의 전압레벨이 높아졌을 때는 반대의 현상으로 노드(A)의 전압레벨이 높이지게 되고 피모스 트랜지스터(P6)의 전류구동 능력은 작아지게 된다.Referring to FIG. 2, the reference voltage signal VREF has an IVC voltage level at which the chip operates, and the PMOS transistor P2 moves the nodes A and B to the power supply voltage VCC level during the precharge period of the RASB signal. It is precharged and turned off in the active section of the RASB signal. When the control signal PAIVCEB is enabled, the NMOS transistor N4 is turned on by the output signal of the inverter I1 to operate the active IVC generator. When the voltage level of the output signal IVC is low, the turn-on resistance of the NMOS transistor N3 increases, so that the voltage level of the node B increases, thereby increasing the turn-on resistance of the PMOS transistors P3 and P4. Thus, the voltage level of the node A is lowered. Therefore, the current driving capability of the PMOS transistor P6 is increased to raise the voltage level of the output signal IVC. When the voltage level of the output signal IVC is increased, the voltage level of the node A is increased due to the opposite phenomenon, and the current driving capability of the PMOS transistor P6 is reduced.
그런데 상술한 종래기술에 따른 내부 전원전압 공급장치에서는, 병렬 테스트시에 정상동작시 보다 많은 전류를 소모하게 됨에 따라 용량 부족으로 인한 출력신호의 전압강하, 즉 IVC dip이 발생되는 문제점이 있다.By the way, in the above-described internal power supply voltage according to the prior art, there is a problem that the voltage drop of the output signal, that is, IVC dip occurs due to lack of capacity as the current consumes more current during normal operation in parallel test.
따라서 본 발명의 목적은 병렬 테스트시 용량부족으로 인한 IVC dip을 방지할 수 있는 반도체 메모리장치의 내부 전원전압 공급장치를 제공하는 데 있다.Accordingly, an object of the present invention is to provide an internal power supply voltage supply device for a semiconductor memory device capable of preventing IVC dip due to insufficient capacity during parallel test.
도 1은 종래기술에 따른 내부 전원전압 공급장치의 블락도1 is a block diagram of an internal power supply voltage device according to the prior art.
도 2는 도 1에 도시된 내부 전원전압 공급장치의 엑티브 내부 전원전압 발생기의 회로도FIG. 2 is a circuit diagram of an active internal power supply voltage generator of the internal power supply device shown in FIG.
도 3은 병렬 테스트 모드의 일례를 보여주는 타이밍도3 is a timing diagram showing an example of a parallel test mode.
도 4는 본 발명의 실시예에 따른 내부 전원전압 공급장치의 블락도Figure 4 is a block diagram of the internal power supply voltage according to an embodiment of the present invention
도 5는 도 4에 도시된 내부 전원전압 공급장치의 엑티브 내부 전원전압 발생수단의 회로도5 is a circuit diagram of an active internal power supply voltage generating means of the internal power supply device shown in FIG.
상기 목적을 달성하기 위한 본 발명에 따른 내부 전원전압 공급장치는, 외부에서 입력되는 로우어드레스 스트로브 신호에 응답하여 내부 전원전압 제어신호를 출력하는 엑티브 내부 전원전압 제어수단과, 외부에서 입력되는 칼럼어드레스 스트로브 신호, 라이트 인에이블 신호, 및 상기 로우어드레스 스트로브 신호에 응답하여 병렬 테스트 제어신호를 출력하는 병렬 테스트 제어수단, 및 상기 내부 전원전압 제어신호, 상기 병렬 테스트 제어신호, 및 소정의 기준전압 신호에 응답하여 내부 전원전압을 출력하는 엑티브 내부 전원전압 발생수단을 구비하는 것을 특징으로 한다.The internal power supply voltage supply apparatus according to the present invention for achieving the above object, the active internal power supply voltage control means for outputting the internal power supply voltage control signal in response to the low address strobe signal input from the outside, and the column address input from the outside Parallel test control means for outputting a parallel test control signal in response to a strobe signal, a write enable signal, and the low address strobe signal, and to the internal power supply voltage control signal, the parallel test control signal, and a predetermined reference voltage signal. And an active internal power supply voltage generating means for outputting the internal power supply voltage in response.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다. 본 발명에 따른 실시예를 설명하기 전에 먼저 병렬 테스트 모드를 간단히 설명하겠다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Before describing an embodiment according to the present invention, a parallel test mode will be briefly described.
도 3은 병렬 테스트 모드의 일례를 보여주는 타이밍도이다.3 is a timing diagram illustrating an example of a parallel test mode.
도 3을 참조하면, 진입(Enter) 싸이클은 외부에서 입력되는 RASB, CASB, WEB 신호에 의해 WCBR 타이밍으로 이루어지며 이때 병렬 테스트 신호(PBTE)가 인에이블되고 이때 정상동작시에 비해 더 많은 셀들에 동시에 라이트하고 또한 동시에 리드하게 된다. 병렬 테스트 후에는 진출(Exit) 싸이클을 거쳐 다시 정상동작 상태로 복귀하게 된다. 상기 진출 싸이클은 CBR 타이밍을 이용한다.Referring to FIG. 3, the enter cycle is made of WCBR timing by RASB, CASB, and WEB signals input from the outside, and the parallel test signal (PBTE) is enabled, and at this time, more cells are used than in normal operation. You write at the same time and lead at the same time. After the parallel test, it returns to normal operation through the exit cycle. The advance cycle uses CBR timing.
도 4는 본 발명의 실시예에 따른 내부 전원전압 공급장치의 블락도이다.4 is a block diagram of an internal power supply device according to an embodiment of the present invention.
도 4를 참조하면, 상기 본 발명의 내부 전원전압 공급장치는, 엑티브 내부 전원전압 제어수단(7)과, 병렬 테스트 제어수단(11), 및 엑티브 내부 전원전압 발생수단(9)를 구비한다. 상기 엑티브 내부 전원전압 제어수단(7)은 외부에서 입력되는 로우어드레스 스트로브 신호(RASB)에 응답하여 내부 전원전압 제어신호(PAIVCEB)를 출력한다. 상기 병렬 테스트 제어수단(11)은 외부에서 입력되는 칼럼어드레스 스트로브 신호(CASB), 라이트 인에이블 신호(WB), 및 상기 로우어드레스 스트로브 신호(RASB)에 응답하여 병렬 테스트 제어신호(PBTE)를 출력한다. 상기 엑티브 내부 전원전압 발생수단(9)는 상기 내부 전원전압 제어신호(PAIVCEB), 상기 병렬 테스트 제어신호(PBTE), 및 소정의 기준전압 신호(VREF)에 응답하여 내부 전원전압(IVC)을 출력한다.Referring to Fig. 4, the internal power supply voltage supply apparatus of the present invention includes an active internal power supply voltage control means 7, a parallel test control means 11, and an active internal power supply voltage generation means 9. The active internal power supply voltage control means 7 outputs an internal power supply voltage control signal PAIVCEB in response to a low address strobe signal RASB input from the outside. The parallel test control unit 11 outputs a parallel test control signal PBTE in response to an externally input column address strobe signal CASB, a write enable signal WB, and the low address strobe signal RASB. do. The active internal power supply voltage generating means 9 outputs an internal power supply voltage IVC in response to the internal power supply voltage control signal PAIVCEB, the parallel test control signal PBTE, and a predetermined reference voltage signal VREF. do.
상기 로우어드레스 스트로브 신호(RASB)에 의해 상기 내부 전원전압 제어신호(PAIVCEB)가 인에이블되며, 상기 내부 전원전압 제어신호(PAIVCEB)에 의해 상기 엑티브 내부 전원전압 발생수단(9)가 인에이블되게 된다. 이때 상기 병렬 테스트 제어신호(PBTE)는 상기 엑티브 내부 전원전압 발생수단(9)의 전류구동 능력을 키워주는 역할을 하게 된다.The internal power supply voltage control signal PAIVCEB is enabled by the low address strobe signal RASB, and the active internal power supply voltage generating means 9 is enabled by the internal power supply voltage control signal PAIVCEB. . At this time, the parallel test control signal PBTE serves to increase the current driving capability of the active internal power supply voltage generating means 9.
도 5는 도 4에 도시된 내부 전원전압 공급장치의 엑티브 내부 전원전압 발생수단의 회로도이다.FIG. 5 is a circuit diagram of an active internal power supply voltage generating means of the internal power supply voltage device shown in FIG. 4.
도 5를 참조하면, 정상동작시에는 상기 엑티브 내부 전원전압 발생수단은 도 2에서 설명한 바와 같이 엔모스 트랜지스터(N8)에 의해서만 동작하게 된다. 병렬 테스트 모드로 들어간 경우에는, 즉 병렬 테스트 제어신호(PBTE)가 하이 상태인 경우에는 인버터(I3)의 출력신호가 로우가 되며 또한 내부 전원전압 제어신호(PAIVCEB)가 로우로 인에이블될 때 노아게이트(NR1)의 출력신호가 하이가 된다. 이에 따라 엔모스 트랜지스터(N9)가 턴온되고 출력신호인 내부 전원전압(IVC)의 레벨에 대한 반응속도가 더욱 빨라지게 되어, 다수 비트의 리드/라이트 동작에 의한 IVC dip에 대해 더욱 민감하게 반응할 수 있게 되어 결과적으로 IVC dip을 줄일 수 있게 된다.Referring to FIG. 5, in the normal operation, the active internal power supply voltage generating means operates only by the NMOS transistor N8 as described with reference to FIG. 2. When the parallel test mode is entered, that is, when the parallel test control signal PBTE is high, the output signal of the inverter I3 becomes low and when the internal power supply voltage control signal PAIVCEB is enabled low, noah The output signal of the gate NR1 goes high. As a result, the NMOS transistor N9 is turned on and the response speed to the level of the internal power supply voltage IVC, which is an output signal, is faster, thereby making it more sensitive to an IVC dip caused by a multi-bit read / write operation. As a result, the IVC dip can be reduced.
따라서 본 발명에 따른 반도체 메모리장치의 내부 전원전압 공급장치는, 병렬 테스트시 용량부족으로 인한 IVC dip을 방지할 수 있으며 이에 따라 칩 동작의 안정성을 확보할 수 있는 장점이 있다.Therefore, the internal power supply of the semiconductor memory device according to the present invention, it is possible to prevent the IVC dip due to insufficient capacity during the parallel test has the advantage that can ensure the stability of the chip operation.
Claims (1)
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|---|---|---|---|
| KR1019970000750A KR19980065639A (en) | 1997-01-14 | 1997-01-14 | Internal Power Supply for Semiconductor Memory Devices |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1019970000750A KR19980065639A (en) | 1997-01-14 | 1997-01-14 | Internal Power Supply for Semiconductor Memory Devices |
Publications (1)
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|---|---|
| KR19980065639A true KR19980065639A (en) | 1998-10-15 |
Family
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Family Applications (1)
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|---|---|---|---|
| KR1019970000750A KR19980065639A (en) | 1997-01-14 | 1997-01-14 | Internal Power Supply for Semiconductor Memory Devices |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19980065639A (en) |
-
1997
- 1997-01-14 KR KR1019970000750A patent/KR19980065639A/en not_active Application Discontinuation
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