KR19980064786A

KR19980064786A - Pulse signal generator

Info

Publication number: KR19980064786A
Application number: KR1019970076937A
Authority: KR
Inventors: 리유팽치벤자민; 첸유링토니
Original assignee: 스티븐지파밀리; 모토롤라,인크
Priority date: 1996-12-30
Filing date: 1997-12-29
Publication date: 1998-10-07

Abstract

펄스 폭 변조(PWM) 전압 발생기는 PWM 출력 신호의 원하는 분해능 주파수의 2배인 주파수에서 클럭 구형파 신호를 생셩하기 위한 위상 동기 루프(PLL)를 포함한다. PWM 제어기(14)는 클럭 구형파 신호를 수신하고 클럭 구형파 신호의 주파수에서의 데이타 신호에 의해 결정된 의무 주기를 가진 PWM 출력을 제공한다. PWM 제어기에 접속된 스위칭 회로는 PLL의 일부를 형성하는 주파수 분할기(16)으로부터의 신호를 수신하고, PWM 프레임 주기의 첫 번째 절반동안 발생기의 출력을 부동 상태로 하여 클럭 구형파 신호가 비균일 주파수를 가질 때 PWM 출력 신호가 PWM 제어기로부터의 PWM 출력을 포함하지 않도록 한다. 그러나, 클럭 구형파 신호의 2배 주파수로 인해, PWM 출력 신호의 평균 주파수는 여전히 원하는 분해능 주파수이고 PWM 출력 신호의 의무 주기는 데이타 신호에 의해 결정된다.The pulse width modulated (PWM) voltage generator includes a phase locked loop (PLL) for generating a clock square wave signal at a frequency that is twice the desired resolution frequency of the PWM output signal. The PWM controller 14 receives the clock square wave signal and provides a PWM output with a duty cycle determined by the data signal at the frequency of the clock square wave signal. The switching circuit connected to the PWM controller receives the signal from the frequency divider 16 which forms part of the PLL and floats the generator's output during the first half of the PWM frame period so that the clock square wave signal has a non-uniform frequency. Ensure that the PWM output signal does not include the PWM output from the PWM controller. However, due to the double frequency of the clock square wave signal, the average frequency of the PWM output signal is still the desired resolution frequency and the duty cycle of the PWM output signal is determined by the data signal.

Description

Pulse signal generator

본 발명은 펄스 신호 발생기에 관한 것이며, 구체적으로는 균일한 클럭 시스템을 가지고 개방 루프 내에 형성되는 펄스 폭 변조(PWM) 또는 펄스 밀도 변조(PDM) 신호를 생성하기 위한 발생기에 관한 것이다.TECHNICAL FIELD The present invention relates to a pulse signal generator, and more particularly, to a generator for generating a pulse width modulated (PWM) or pulse density modulated (PDM) signal formed in an open loop with a uniform clock system.

모니터 화면 상의 영상의 제어와 같은, 다양한 응용 분야를 위해서는, d.c. 전압 레벨을 정확하게 제어하는 것이 요망된다. 이러한 전압은 d.c. 전압 레벨을 제공하기 위해 PWM 출력을 평균하는 저역 통과 필터에 그 출력이 제공되는 PWM 전압 발생기에 의해 자주 제공된다. PWM 전압 발생기의 출력은 d.c. 전압 레벨을 결정하는 제어 듀티 싸이클(controlled duty cycle)를 갖는 펄스 파형이다. 펄스 파형의 의무 주기는, 그 응용에 요구되는 분해능에 따라 결정되는 주파수를 갖는 클럭 구형파 신호를 제1 입력으로서 수신하고, PWM 출력의 펄스가 얼마나 넓어야 하는지를 PWM 제어기에 지시하는, 예를 들어, 마이크로컨트롤러(MCU)로부터의 의무 주기 정보를 PWM 제어기에 제공하는 데이타 신호를 제2 입력으로서 수신하는 PWM 제어기에 의해 제어된다.For various applications, such as the control of images on a monitor screen, d.c. It is desirable to accurately control the voltage level. This voltage is d.c. Often provided by a PWM voltage generator whose output is provided to a low pass filter that averages the PWM output to provide a voltage level. The output of the PWM voltage generator is d.c. It is a pulse waveform with a controlled duty cycle that determines the voltage level. The duty cycle of the pulse waveform receives a clock square wave signal having a frequency determined according to the resolution required for the application as a first input and instructs the PWM controller how wide the pulse of the PWM output should be, e. It is controlled by a PWM controller that receives as a second input a data signal that provides duty cycle information from the controller MCU to the PWM controller.

클럭 구형파 신호는 일반적으로, 위상 동기 루프(PLL : phase locked loop)에 입력되는 시스템 클럭 신호를 수신하는 위상 검출기, 저역 통과 필터, PLL로부터 출력되는 클럭 구형파 신호를 생성하는 전압 제어 발진기(VCO), 및 VCO의 출력과 위상 검출기 사이의 피드백 경로 내의 주파수 분할기에 의해 형성된 위상 동기 루프(PLL)에 의해 형성된다. 주파수 분할기는 선정된 분해능에 요구되는 분해능 주파수 값으로 VCO 출력 주파수를 분할한다. 널리 공지된 바와 같이, 위상 검출기는 시스템 클럭 신호 입력의 위상을 주파수 분할된 클럭 구형파 신호 출력의 위상과 비교하여, 생성된 클럭 구형파 신호의 주파수를 조정하기 위해 에러 전압을 VCO에 제공하는 저역 통과 필터에 위상 에러 신호를 제공한다.Clock square wave signals typically include a phase detector for receiving a system clock signal input to a phase locked loop (PLL), a low pass filter, a voltage controlled oscillator (VCO) for generating a clock square wave signal output from a PLL, And a phase locked loop (PLL) formed by a frequency divider in the feedback path between the output of the VCO and the phase detector. The frequency divider divides the VCO output frequency by the resolution frequency value required for the selected resolution. As is well known, a phase detector compares the phase of a system clock signal input with the phase of a frequency-divided clock square wave signal output to provide a low pass filter that provides an error voltage to the VCO to adjust the frequency of the generated clock square wave signal. Provide a phase error signal.

그러나, 피드백 매카니즘은, VCO출력이 각각의 주기의 시작에서 시스템 클럭 신호의 앞이나 뒤에 발생하도록, 위상 검출기로부터의 위상 에러 신호가 VCO 출력 내의 주파수 지터(jitter)를 유도하게 한다. 이러한 VCO 출력 내의 주파수 지터는 PWM 제어기로부터 출력된 PWM의 의무 주기가 MCU로부터의 데이타 신호에 대해 비선형이 되게 하여, 시스템 클럭 주기의 시작에서, PWM 출력의 의무 주기가 데이타 신호에 따른 원하는 의무 주기 이상이 되도록 한다. 이는 d.c. 전압 레벨이 원하는 것보다 높게 한다.However, the feedback mechanism causes the phase error signal from the phase detector to induce frequency jitter in the VCO output such that the VCO output occurs before or after the system clock signal at the beginning of each period. The frequency jitter in this VCO output causes the duty cycle of the PWM output from the PWM controller to be nonlinear with respect to the data signal from the MCU, so that at the beginning of the system clock cycle, the duty cycle of the PWM output is greater than the desired duty cycle according to the data signal. To be This is d.c. Make the voltage level higher than desired.

그러므로, 본 발명은 상술한 종래 기술의 문제점들을 극복하거나 최소한 감소시킨 펄스 폭 변조(PWM) 전압 발생기를 제공하는 것을 목적으로 한다.It is therefore an object of the present invention to provide a pulse width modulation (PWM) voltage generator which overcomes or at least reduces the problems of the prior art described above.

한 특징에 따라서, 본 발명은,According to one feature, the present invention provides

선정된 클럭 주파수의 기준 클럭 신호를 수신하기 위한 입력 단자;An input terminal for receiving a reference clock signal of a predetermined clock frequency;

분해능 주파수의 선정된 수의 타임슬롯으로 구성된 상기 선정된 주파수의 프레임들을 구비한 출력신호를 제공하기 위한 출력 단자;An output terminal for providing an output signal having frames of the predetermined frequency consisting of a predetermined number of timeslots of resolution frequencies;

상기 입력 단자에 접속되어 상기 기준 클럭 신호를 수신하기 위한 제1 입력, 피드백 신호를 수신하기 위한 제2 입력, 및 출력을 구비하며, 상기 기준 클럭 신호의 위상과 상기 피드백 신호의 위상을 비교하여 상기 기준 클럭 신호의 위상과 상기 피드백 신호의 위상 사이의 차를 나타내는 위상 에러 신호를 생성하도록 배열된 위상 검출기,A first input for receiving the reference clock signal, a second input for receiving a feedback signal, and an output connected to the input terminal, comparing the phase of the reference clock signal with the phase of the feedback signal, A phase detector arranged to generate a phase error signal representing a difference between a phase of a reference clock signal and a phase of the feedback signal,

상기 위상 검출기의 출력에 접속되며, 상기 위상 에러 신호를 수신하고 그로부터 에러 전압을 생성하기 위한 저역 통과 필터,A low pass filter connected to the output of the phase detector, for receiving the phase error signal and generating an error voltage therefrom,

상기 저역 통과 필터에 접속되며, 상기 에러 전압을 수신하고 상기 에러 전압에 의해 조정된, 상기 분해능 주파수보다 높은 선정 주파수의 클럭 구형파 신호를 생성하기 위한 전압 제어 발진기(VCO), 및A voltage controlled oscillator (VCO) connected to said low pass filter for receiving said error voltage and generating a clock square wave signal of a predetermined frequency higher than said resolution frequency, adjusted by said error voltage, and

상기 VCO에 접속되며, 상기 VCO로부터의 상기 클럭 구형파 신호를 수신하고 그 주파수를 선정된 값으로 분할하여 상기 피드백 신호를 제공하기 위한 주파수 분할기A frequency divider connected to the VCO for receiving the clock square wave signal from the VCO and dividing its frequency by a predetermined value to provide the feedback signal

를 구비한 위상 동기 루프(PLL);A phase locked loop (PLL) having a;

상기 PLL에 접속되며, 상기 VCO로부터 상기 클럭 구형파 신호를 수신하기 위한 제1 입력과, 데이타 신호를 수신하기 위한 제2 입력과, 상기 데이타 신호에 의해 결정된 펄스들을 가진, 상기 분해능 주파수보다 높은 주파수의 타임슬롯들로 각각 구성된 상기 선정된 클럭 주파수의 프레임들을 구비한 신호를 제공하기 위한 출력을 구비한 펄스 제어기; 및A frequency higher than the resolution frequency, coupled to the PLL, having a first input for receiving the clock square wave signal from the VCO, a second input for receiving a data signal, and pulses determined by the data signal. A pulse controller having an output for providing a signal having frames of the predetermined clock frequency each configured of timeslots; And

상기 제어기의 출력에 접속된 제1 입력과 상기 출력 단자에 접속된 출력을 구비하며, 최소한 상기 각각의 프레임의 개시부 동안 상기 출력 신호가 상기 제어기로부터의 신호를 포함하지 않도록 하여 상기 각각의 프레임에 대해 평균한 출력 신호의 주파수가 상기 분해능 주파수이고 상기 각각의 프레임 내의 출력 신호의 펄스 고저비(high-to-low ratio)가 상기 데이타 신호에 의해 결정되도록 상기 제어기로부터의 신호를 상기 출력 단자로 스위칭하기 위한 스위칭 회로A first input connected to the output of the controller and an output connected to the output terminal, wherein the output signal does not include a signal from the controller during at least the beginning of each frame. Switching the signal from the controller to the output terminal such that the frequency of the output signal averaged over is the resolution frequency and the pulse high-to-low ratio of the output signal in each frame is determined by the data signal. Switching circuit

를 포함하는 펄스 신호 발생기를 제공한다.It provides a pulse signal generator comprising a.

양호한 실시예에서, 스위칭 회로는 제어기로부터의 신호를 수신하기 위해 접속되어 있는 동안을 제외하고 각각의 프레임의 나머지를 위해 부동(floating) 상태를 유지하도록 출력 단자를 스위칭한다.In a preferred embodiment, the switching circuit switches the output terminals to remain floating for the remainder of each frame except while connected to receive a signal from the controller.

바람직하게, 클럭 구형파의 선정된 주파수는 분해능 주파수의 정수배이며, 여기서 정수는 최소한 2이다.Preferably, the predetermined frequency of the clock square wave is an integer multiple of the resolution frequency, where the integer is at least two.

한 실시예에서, 스위칭 회로는 기준 클럭 신호의 정수배를 수신하기 위한 제2 입력을 포함하며, 여기서 정수는 최소한 1이다.In one embodiment, the switching circuit includes a second input for receiving an integer multiple of the reference clock signal, where the integer is at least one.

클럭 구형파 신호의 선정된 주파수는 바람직하게는 분해능 주파수의 2배이고 스위칭 회로의 제2 입력은 기준 클럭 신호를 수신한다. 스위칭 회로는 바람직하게는 각각의 프레임의 두 번째 절반동안에만 제어기로부터 출력 단자로 신호를 스위칭한다.The predetermined frequency of the clock square wave signal is preferably twice the resolution frequency and the second input of the switching circuit receives the reference clock signal. The switching circuit preferably switches the signal from the controller to the output terminal only during the second half of each frame.

바람직하게, 상기 제어기는 펄스 폭 변조(PWM) 제어기이고 출력 신호는 PWM 신호이다. 다르게는, 상기 제어기는 펄스 밀도 변조(PDM) 제어기이고 출력 신호는 PDM 신호이다.Preferably the controller is a pulse width modulation (PWM) controller and the output signal is a PWM signal. Alternatively, the controller is a pulse density modulation (PDM) controller and the output signal is a PDM signal.

제2 특징에 따라서, 본 발명은,According to a second aspect, the present invention provides a

기준 클럭 신호를 수신하기 위한 입력 단자;An input terminal for receiving a reference clock signal;

원하는 분해능 주파수의 PWM 출력 신호를 제공하기 위한 출력 단자;An output terminal for providing a PWM output signal of a desired resolution frequency;

입력 단자에 접속되어 시스템 클럭 신호를 수신하기 위한 제1 입력, 피드백 신호를 수신하기 위한 제2 입력, 및 출력을 구비하며, 상기 시스템 클럭 신호의 위상과 피드백 신호의 위상을 비교하여 상기 시스템 클럭 신호의 위상과 피드백 신호의 위상 사이의 차를 나타내는 위상 에러 신호를 생성하도록 배열된 위상 검출기,A first input for receiving a system clock signal, a second input for receiving a feedback signal, and an output connected to an input terminal, wherein the phase of the system clock signal is compared with the phase of the feedback signal to compare the phase of the system clock signal; A phase detector arranged to generate a phase error signal representing a difference between the phase of the feedback signal and the phase of the feedback signal,

를 구비한 위상 동기 루프(PLL);A phase locked loop (PLL) having a;

상기 PLL에 접속되며, 상기 VCO로부터 상기 클럭 구형파 신호를 수신하기 위한 제1 입력과, 데이타 신호를 수신하기 위한 제2 입력과, 상기 데이타 신호에 의해 결정된 의무 주기 및 상기 PWM 출력 신호의 원하는 분해능 주파수보다 높은 주파수를 가진, PWM 출력을 제공하기 위한 출력을 구비한 펄스 폭 변조(PWM) 제어기; 및A first input for receiving the clock square wave signal from the VCO, a second input for receiving a data signal, a duty cycle determined by the data signal, and a desired resolution frequency of the PWM output signal; A pulse width modulation (PWM) controller with an output for providing a PWM output having a higher frequency; And

상기 PWM 제어기의 출력에 접속된 제1 입력과 상기 출력 단자에 접속된 출력을 구비하며, 최소한 상기 기준 클럭 신호의 각각의 주기의 개시부 동안 상기 PWM 출력 신호가 상기 PWM 제어기로부터의 PWM 신호를 포함하지 않도록 하여 상기 PWM 출력 신호의 평균 주파수가 원하는 분해능 주파수이고 PWM 출력 신호의 의무 주기가 데이타 신호에 의해 결정되도록 상기 PWM 제어기로부터의 상기 PWM 출력을 상기 출력 단자로 스위칭하기 위한 스위칭 회로A first input connected to the output of the PWM controller and an output connected to the output terminal, wherein the PWM output signal comprises a PWM signal from the PWM controller during at least the beginning of each period of the reference clock signal Switching circuitry for switching the PWM output from the PWM controller to the output terminal such that the average frequency of the PWM output signal is the desired resolution frequency and the duty cycle of the PWM output signal is determined by a data signal.

를 포함하는 펄스 폭 변조(PWM) 전압 발생기를 제공한다.It provides a pulse width modulation (PWM) voltage generator comprising a.

양호한 실시예에서, 스위칭 회로는 PWM 제어기로부터의 PWM 출력을 수신하기 위해 접속되어 있는 동안을 제외하고 각각의 기준 클럭 주기의 나머지를 위해 부동(floating) 상태를 유지하도록 출력 단자를 스위칭한다.In the preferred embodiment, the switching circuit switches the output terminals to remain floating for the remainder of each reference clock period except while connected to receive the PWM output from the PWM controller.

도 1은 본 발명의 한 실시예에 따른 펄스 폭 변조(PWM) 전압 발생기의 개략적인 블럭도.1 is a schematic block diagram of a pulse width modulation (PWM) voltage generator in accordance with an embodiment of the present invention.

도 2는 도 1의 실시예에서의 차이점의 신호 파형도.2 is a signal waveform diagram of the difference in the embodiment of FIG. 1;

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

2 : 위상 검출기2: phase detector

12 : VCO12: VCO

14 : PWM 제어기14: PWM controller

16 : 주파수 분할기16: frequency divider

본 발명의 한 실시예가 첨부된 도면을 참조로 하여 예시적으로 더 상세하게 설명될 것이다.One embodiment of the present invention will be described in more detail by way of example with reference to the accompanying drawings.

그러므로, 상술한 바와 같이, 모니터 화면 상의 영상의 제어를 위해 d.c. 전압 레벨을 정확하게 제어하는 것이 요망된다. 상기 전압은 d.c. 전압 레벨을 제공하기 위해 PWM 출력을 평균하는 저역 통과 필터에 그 출력이 제공되는 PWM 전압 발생기에 의해 제공된다. PWM 전압 발생기의 출력은, 응용에 요구되는 분해능에 따라 결정되는 주파수를 가진 노드(7) 상의 클럭 구형파 신호를 제1 입력으로서 수신하고 PWM 출력의 펄스가 얼마나 넓어야 하는지를 PWM 제어기에 지시하는, 예를 들어, 마이크로컨트롤러(MCU)로부터의 의무 주기 정보를 PWM 제어기에 제공하는 노드(17) 상의 데이타 신호를 제2 입력으로서 수신하는 도 1에 도시된 바와 같은 PWM 제어기(14)에 의해 그 의무 주기가 제어되는, 도 2의 파형(50)에 의해 도시된 바와 같은 펄스 파형이다.Therefore, as described above, for the control of the image on the monitor screen, d.c. It is desirable to accurately control the voltage level. The voltage is d.c. It is provided by a PWM voltage generator whose output is provided to a low pass filter that averages the PWM output to provide a voltage level. The output of the PWM voltage generator receives, as a first input, a clock square wave signal on node 7 with a frequency determined according to the resolution required for the application, and instructs the PWM controller how wide the pulse of the PWM output should be. For example, the duty cycle is determined by the PWM controller 14 as shown in FIG. 1 which receives as a second input a data signal on the node 17 which provides duty cycle information from the microcontroller (MCU) to the PWM controller. Controlled is a pulse waveform as shown by waveform 50 of FIG. 2.

클럭 구형파 신호는 일반적으로 위상 동기 루프(PLL)에 의해 발생된다. 도 1에 도시된 바와 같이, PLL은 PLL로의 입력으로서 노드(1) 상에 입력되는 시스템 클럭 신호를 수신하는 위상 검출기(2), 저항기(6)와 커패시터(10)에 의해 형성되는 저역 통과 필터(LPF)(4), 노드(7) 상에 출력되는 클럭 구형파를 생성하는 전압 제어 발진기(VCO), 및 VCO(12)의 출력인 노드(7)과 위상 검출기(2)로의 입력인 노드(13) 사이의 피드백 경로 내의 주파수 분할기(16)에 의해 형성된다. 주파수 분할기(16)는 노드(7) 상에 원하는 주파수를 생성하는 데 요구되는 N 값에 의해 노드(7) 상에 VCO(12)로부터 출력되는 클럭 구형파의 주파수를 분할한다. 노드(7) 상의 신호의 주파수(f₇)는 f_1˙2^N이고, 여기서 f₁은 노드(1) 상의 신호의 주파수이다. 널리 공지된 바와 같이, 위상 검출기(2)는 노드(1) 상의 클럭 신호의 위상과 노드(7) 상의 구형파 신호의 위상을 비교하여, 노드(7) 상에 생성된 클럭 구형파 신호의 주파수를 조정하기 위해 에러 전압을 VCO(12)에 제공하는 저역 통과 필터(4)로의 입력에서, 도 2의 파형(51)으로 도시된 바와 같은 노드(3) 상의 위상 에러 신호를 제공한다.The clock square wave signal is generally generated by a phase locked loop (PLL). As shown in FIG. 1, the PLL is a low pass filter formed by a phase detector 2, a resistor 6 and a capacitor 10 that receive a system clock signal input on node 1 as input to the PLL. (LPF) 4, a voltage controlled oscillator VCO for generating a clock square wave output on node 7, and a node that is an input to node 7 and phase detector 2, which are outputs of VCO 12, 13 is formed by the frequency divider 16 in the feedback path between. The frequency divider 16 divides the frequency of the clock square wave output from the VCO 12 on the node 7 by the N value required to generate the desired frequency on the node 7. The frequency f ₇ of the signal on node 7 is f 1 _˙ 2 ^N , where f ₁ is the frequency of the signal on node 1. As is well known, the phase detector 2 compares the phase of the clock signal on the node 1 with the phase of the square wave signal on the node 7 to adjust the frequency of the clock square wave signal generated on the node 7. At the input to the low pass filter 4 which provides the error voltage to the VCO 12 to provide a phase error signal on node 3 as shown by waveform 51 in FIG. 2.

그러나, 이러한 피드백 매카니즘은 VCO출력이 각각의 주기의 시작에서 노드(1) 상의 시스템 클럭 신호의 앞이나 뒤에 발생하도록, 위상 검출기(2)로부터의 위상 에러 신호가 노드(7) 상의 VCO 출력 내의 주파수 지터(jitter)를 유도하게 한다.However, this feedback mechanism allows the phase error signal from the phase detector 2 to occur in front of or behind the system clock signal on node 1 at the beginning of each cycle so that the phase error signal from the phase detector 2 is within the frequency in the VCO output on node 7. Induce jitter

일반적으로 위상 검출기 출력은 푸시풀(push-pull)형이다. 그러나, 노드 (7) 상의 신호를 확실히 하기 위해 노드(1) 상에서 개방 드레인 출력을 가진 위상 검출기(2)는 전류를 노드(5)에 주입하는 저항기(8)와 함께 사용된다. 이러한 배열은 도 2의 파형(52)에 의해 도시된 바와 같이 노드(5) 상에 전압을 생성한다. 이러한 노드(5) 상의 전압은 도 2의 파형(53)에 도시된 바와 같이 VCO(12)의 출력인 노드(7) 상의 불균일 주파수의 신호를 생성할 것이다. VCO 출력 내의 이러한 주파수 불균일성은, 타임슬롯 01은 (62)로 표시되고 타임슬롯 2^M(여기서, M은 PWM 제어기(14)를 위한 데이타 비트수)은 (63)으로 표시된 도 2의 파형(54)에 도시된 바와 같이, PWM 제어기(14) 내의 타임슬롯이 불균일 기간이 되도록 한다. 이는 PWM 제어기(14)로부터의 노드(9) 상의 PWM 출력의 의무 주기가 노드(17) 상의 MCU 입력으로부터 PWM 제어기(14)로의 데이타 신호에 대해 비선형이되도록 하여, 시스템 클럭 중기의 개시시에, 노드(9) 상의 PWM 출력의 의무 주기는 데이타 신호에 따른 원하는 의무 주기 이상이 된다. 이는 d.c. 전압 레벨을 요구보다 높게 하므로, 출력의 비선형성을 유도한다.Typically, the phase detector output is push-pull. However, to ensure the signal on node 7 a phase detector 2 with an open drain output on node 1 is used with a resistor 8 which injects current into node 5. This arrangement produces a voltage on node 5 as shown by waveform 52 of FIG. 2. This voltage on node 5 will produce a signal of non-uniform frequency on node 7 which is the output of VCO 12 as shown in waveform 53 of FIG. 2. This frequency non-uniformity in the VCO output, timeslot 01 is represented by (62) and timeslot 2 ^M (where M is the number of data bits for PWM controller 14) is represented by waveform (63) in FIG. As shown in Fig. 6), the timeslot in the PWM controller 14 is caused to be an uneven period. This causes the duty cycle of the PWM output on the node 9 from the PWM controller 14 to be non-linear with respect to the data signal from the MCU input on the node 17 to the PWM controller 14, so that at the start of the system clock period, The duty cycle of the PWM output on node 9 is more than the desired duty cycle according to the data signal. This makes the dc voltage level higher than required, leading to nonlinearities in the output.

예로서, 도 1의 파형(55)은 $01의 데이타 값을 위한 노드(9) 상의 전압을 나타내며 파형(56)은 $02의 데이타 값을 위한 전압을 나타낸다. 파형(56) 상의 펄스 폭은 파형(55)의 펄스 폭의 2배는 아니라는 것을 알 수 있다.As an example, waveform 55 in FIG. 1 represents the voltage on node 9 for a data value of $ 01 and waveform 56 represents the voltage for a data value of $ 02. It can be seen that the pulse width on waveform 56 is not twice the pulse width of waveform 55.

이러한 문제점을 극복하기 위해, 주파수 분할기(16)는 2N으로 노드(7) 상의 주파수를 분할하고 VCO(12)는 파형(57)에 도시된 바와 같은 PWM 제어기(14)에 의해 요구되는 주파수의 2배인 주파수를 가진 노드(7) 상의 출력을 생성한다. 파형(59)에 의해 도시된 바와 같은, 노드(11) 상의 신호는 게이트들(18, 20, 및 22)에 의해 형성된 제어 출력 인에이블(enable) 논리에 사용된다. 노드들(19 및 21) 상의 신호들은 노드(11) 상의 신호의 높은 부분 동안 트랜지스터들(24 및 26)을 스위칭 오프하여 노드(15)는 부동(floating)이 된다. 노드(11) 상의 신호 주기의 두 번째 절반 동안에, PWM 제어기(14)의 출력은 노드(15)를 통해 통과된다. 도 2의 파형들(57 - 61)은 PWM 주기의 한 프레임을 나타내도록 확장되는 것이 적절할 것이다.To overcome this problem, frequency divider 16 divides the frequency on node 7 by 2N and VCO 12 equals two of the frequencies required by PWM controller 14 as shown in waveform 57. Generate an output on node 7 with a frequency doubled. The signal on node 11, as shown by waveform 59, is used for control output enable logic formed by gates 18, 20, and 22. The signals on nodes 19 and 21 switch off transistors 24 and 26 during the high portion of the signal on node 11 so that node 15 is floating. During the second half of the signal period on node 11, the output of PWM controller 14 is passed through node 15. It will be appropriate for the waveforms 57-61 of FIG. 2 to be extended to represent one frame of a PWM period.

파형들(60 및 61)은 각각 $01 및 %02의 PWM 데이타를 위한 노드(15) 상의 신호를 나타내고 있다. 노드(15)는 파형(60)에 도시된 기간(64) 동안에 부동인 상태로 남겨지므로, 노드(23) 상의 출력 d.c. 전압은 파형(60)에서 화살표(65 및 66)으로 표시된 바와 같이 부호/공간비(mark/space ratio)를 가진다. 이러한 부호/공간비는 파형(53)이 PWM 주기 전반에 걸쳐 균일한 주파수를 가진다면 파형들(55 및 56)과 동일하다. 비균일 기간이 제거되었으므로, 저항기(28)와 커패시터(30)에 의해 형성된 저역 통과 필터의 출력인 노드(23) 상에 선형 전압이 이루어진다.Waveforms 60 and 61 represent signals on node 15 for PWM data of $ 01 and% 02, respectively. Node 15 remains floating for the period 64 shown in waveform 60, so that output d.c. The voltage has a mark / space ratio as indicated by arrows 65 and 66 in waveform 60. This sign / space ratio is the same as waveforms 55 and 56 if waveform 53 has a uniform frequency throughout the PWM period. Since the non-uniform period has been eliminated, a linear voltage is made on node 23 which is the output of the low pass filter formed by resistor 28 and capacitor 30.

상술한 바와 같이, 상기 특정한 실시예는 PWM 출력 신호를 제공하기 위해 펄스 폭 제어기를 사용하였지만, 본 발명은 동일한 폭을 가진 펄스들의 밀도가 최종 전압을 결정하는 다수의 타임슬롯을 출력 신호가 가진 펄스 밀도 변조(PDM)를 사용한 시스템에도 사용될 수 있다. 더우기, 상술한 특정 실시예는 PLL 출력 주파수를 2배로 하고 그 다음에 PWM 제어기 출력의 각각의 주기의 절반을 마스크 아웃(mask out)하였지만, 발생기의 출력으로 통과된 PWM 제어기 출력이 정수와 각각의 PLL 주기의 개시시에 비균일 주파수 영역 내로 위치되지 않는 주기 비율을 사용함으로써 주기 분할을 하는 것에 의해 취해진 PWM 제어기 출력의 각각의 주기의 비율이라면, PLL 주파수가 4배로 되거나, 임의의 다른 정수로 곱해질 수 있다.As mentioned above, although this particular embodiment uses a pulse width controller to provide a PWM output signal, the present invention is directed to a pulse having an output signal having multiple timeslots in which the density of pulses having the same width determines the final voltage. It can also be used in systems using density modulation (PDM). Moreover, while the particular embodiment described above doubled the PLL output frequency and then masked out half of each period of the PWM controller output, the PWM controller output passed to the generator's output is an integer and a respective one. If the ratio of each period of the PWM controller output taken by the period division by using a period ratio that is not located within the non-uniform frequency region at the start of the PLL period, then the PLL frequency is quadrupled or multiplied by any other integer. Can be done.

본 발명이 단지 하나의 특정 실시예로써 상세히 설명되었지만, 다양한 다른 수정 및 개선이 본 발명의 범위로부터 벗어나지 않으면서 본 기술 분야에 숙련된 당업자에 의해 이루어질 수 있다는 것은 명백할 것이다.Although the invention has been described in detail with only one specific embodiment, it will be apparent that various other modifications and improvements may be made by those skilled in the art without departing from the scope of the invention.

Claims

An input terminal for receiving a reference clock signal of a predetermined clock frequency;

An output terminal for providing an output signal having frames of the predetermined frequency consisting of a predetermined number of timeslots of resolution frequencies;

A first input for receiving the reference clock signal, a second input for receiving a feedback signal, and an output connected to the input terminal, comparing the phase of the reference clock signal with the phase of the feedback signal, A phase detector arranged to generate a phase error signal representing a difference between a phase of a reference clock signal and a phase of the feedback signal,

A low pass filter connected to the output of the phase detector, for receiving the phase error signal and generating an error voltage therefrom,

A voltage controlled oscillator (VCO) connected to said low pass filter for receiving said error voltage and generating a clock square wave signal of a predetermined frequency higher than said resolution frequency, adjusted by said error voltage, and

A frequency divider connected to the VCO for receiving the clock square wave signal from the VCO and dividing its frequency by a predetermined value to provide the feedback signal

A phase locked loop (PLL) having a;

A frequency higher than the resolution frequency, coupled to the PLL, having a first input for receiving the clock square wave signal from the VCO, a second input for receiving a data signal, and pulses determined by the data signal. A pulse controller having an output for providing a signal having frames of the predetermined clock frequency each configured of timeslots; And

A first input connected to the output of the controller and an output connected to the output terminal, wherein the output signal does not include a signal from the controller during at least the beginning of each frame. Switching the signal from the controller to the output terminal such that the frequency of the output signal averaged over is the resolution frequency and the pulse high-to-low ratio of the output signal in each frame is determined by the data signal. Switching circuit

Pulse signal generator comprising a.

2. The pulsed signal of claim 1, wherein the switching circuit switches the output terminal to remain floating for the remainder of each frame except while connected to receive a signal from the controller. generator.

3. The pulse signal generator according to claim 1 or 2, wherein the predetermined frequency of the clock square wave signal is an integer multiple of the resolution frequency and the integer is at least two.

4. The pulse signal generator of claim 3 wherein the switching circuit comprises a second input for receiving an integer multiple of the reference clock signal, wherein the integer is at least one.

5. The pulse signal generator of claim 4, wherein the predetermined frequency of the clock square wave signal is twice the resolution frequency and the second input of the switching circuit receives the reference clock signal.

6. The pulsed signal generator of claim 5, wherein the switching circuit switches the signal from the controller to the output terminal only during the second half of each frame.

7. The pulse signal generator of claim 1, 2, 4, 5 or 6 wherein the controller is a pulse width modulation (PWM) controller and the output signal is a PWM signal.

7. The pulse signal generator of claim 1, 2, 4, 5, or 6, wherein the controller is a pulse density modulation (PDM) controller and the output signal is a PDM signal.

An input terminal for receiving a reference clock signal;

An output terminal for providing a PWM output signal of a desired resolution frequency;

A first input for receiving a system clock signal, a second input for receiving a feedback signal, and an output connected to the input terminal, and comparing a phase of the system clock signal and a phase of the feedback signal to the system clock; A phase detector arranged to generate a phase error signal representing a difference between the phase of the signal and the phase of the feedback signal,

A phase locked loop (PLL) having a;

A first input for receiving the clock square wave signal from the VCO, a second input for receiving a data signal, a duty cycle determined by the data signal, and a desired resolution frequency of the PWM output signal; A pulse width modulation (PWM) controller with an output for providing a PWM output having a higher frequency; And

A first input connected to the output of the PWM controller and an output connected to the output terminal, wherein the PWM output signal comprises a PWM signal from the PWM controller during at least the beginning of each period of the reference clock signal Switching circuitry for switching the PWM output from the PWM controller to the output terminal such that the average frequency of the PWM output signal is the desired resolution frequency and the duty cycle of the PWM output signal is determined by a data signal.

Pulse width modulation (PWM) voltage generator comprising a.

10. The apparatus of claim 9, wherein the switching circuit switches an output terminal to remain floating for the remainder of each reference clock period except while connected to receive a PWM output from the PWM controller. PWM voltage generator.

11. The PWM voltage generator as claimed in claim 9 or 10, wherein the predetermined frequency of the clock square wave signal is an integer multiple of the desired resolution frequency of the PWM output signal, and the integer is at least two.

12. The PWM voltage generator of claim 11, wherein the switching circuit comprises a second input for receiving an integer multiple of the reference clock signal, wherein the integer is at least one.

13. The PWM voltage generator of claim 12, wherein the predetermined frequency of the clock square wave is twice the desired resolution frequency of the PWM output signal and the second input of the switching circuit receives the reference clock signal.

15. The PWM voltage generator of claim 13, wherein the switching circuit switches the PWM output to the output terminal only during the second half of each reference clock period.