KR19980060715A - Frequency multiplication circuit - Google Patents
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Abstract
본 발명은 주파수체배회로에 관한 것으로서, 하나의 입력신호를 받아 상기 입력신호의 한 주기만큼 지연시켜 출력하는 기준신호발생수단; 상기 입력신호를 받아 소정시간동안 지연시켜 출력하는 직렬 접속된 복수개의 지연기를 갖는 지연수단; 상기 기준신호와 상기 지연수단으로부터의 출력신호의 위상을 비교하여 위상차신호를 발생하는 위상검출수단; 상기 위상검출수단의 출력에 따라서, 상기 지연수단을 위한 지연제어신호를 발생하는 지연제어신호발생수단; 및 상기 지연수단의 각 지연기의 출력들을 논리조합하여 원하는 체배수의 주파수를 얻는 출력수단을 포함하는 주파수체배회로를 제공한다. 본 발명의 주파수체배회로는 PLL 방식을 사용하나, PLL의 전압제어발진기를 사용하지 않고, 원하는 수의 지연기들과 그 지연기의 출력과 기준신호의 위상을 비교한 결과에 따라서 지연값을 조정함으로써, 원하는 체배수를 간단한 회로를 이용하여 얻을 수 있는 효과가 있다. 또한, 지연기의 수와 출력수단을 적절히 조절하여 하나의 회로로 다양한 체배수의 주파수를 동시에 얻을 수 있는 효과가 있다.The present invention relates to a frequency multiplication circuit, comprising: reference signal generating means for receiving one input signal and delaying the output signal by one period of the input signal; Delay means having a plurality of serially connected delayers which receive the input signal and delay the output signal for a predetermined time; Phase detection means for generating a phase difference signal by comparing a phase of the reference signal and an output signal from the delay means; Delay control signal generation means for generating a delay control signal for the delay means in accordance with the output of the phase detection means; And output means for logically combining the outputs of the respective delayers of the delay means to obtain the desired multiplier frequency. The frequency multiplier circuit of the present invention uses a PLL method, but does not use a voltage controlled oscillator of the PLL, but adjusts a delay value according to a result of comparing a desired number of delayers, the output of the delay unit, and the phase of the reference signal. By doing so, there is an effect that a desired body multiplier can be obtained by using a simple circuit. In addition, by appropriately adjusting the number of retarders and the output means, it is possible to simultaneously obtain the frequencies of various body multiples in one circuit.
Description
본 발명은 주파수체배회로(frequency multiplier circuit)에 관한 것으로서, 특히 전압제어발진기를 사용하지 않고 지연기의 지연시간을 자동조절하여 안정된 체배동작을 하는 주파수체배회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a frequency multiplier circuit, and more particularly, to a frequency multiplier circuit that performs a stable multiplication operation by automatically adjusting a delay time of a delay without using a voltage controlled oscillator.
주파수체배회로는 입력주파수에 대해 체배관계에 있는 주파수를 만들어 사용하고자 할 때 사용되는 회로이다. 주파수체배시 일반적으로 사용하는 방법은 지연기의 지연시간을 이용하여 지연된 값과 원신호를 배타논리합하여 체배주파수를 얻는 방법과, 위상동기루프(phase locked loop;PLL)를 이용하여 내부의 전압제어발진기(voltage controlled oscillator;VCO)에서 체배주파수를 얻는 방법이 있다.The frequency multiplier circuit is used to make and use a frequency multiplied by the input frequency. Commonly used in frequency multiplication, a method of obtaining a multiplication frequency by exclusively combining the delayed value and the original signal using the delay time of the delay unit and controlling the internal voltage using a phase locked loop (PLL) There is a method of obtaining a multiplication frequency in a voltage controlled oscillator (VCO).
전자의 방법은 회로가 간단한 반면에 공정이나 주변환경(전원전압, 온도)에 의해 지연기의 지연시간이 변하게 되어 배타논리합된 주파수의 듀티(duty)가 틀어지거나 심한 경우에는 체배자체가 되지 않는 문제가 있다. 후자의 경우에는 주위 환경의 변화에 상관없이 안정된 주파수를 얻을 수 있으나 회로가 복잡해지고 공정변화에 상관없이 VCO를 구현하기 위하여 칩외부로 커패시터나 저항을 사용해야 하는 불편함이 있으며, VCO에 디지털 노이즈가 유기될 경우 체배된 주파수에 지터(jitter)가 발생할 수도 있다.In the former method, the circuit is simple, but the delay time of the retarder is changed by the process or the surrounding environment (power supply voltage and temperature). There is. In the latter case, a stable frequency can be obtained regardless of changes in the surrounding environment, but the circuit becomes complicated and the inconvenience of having to use a capacitor or a resistor outside the chip to realize the VCO regardless of the process change, and digital noise If abandoned, jitter may occur at the multiplied frequency.
이러한 종래의 주파수체배회로의 단점을 해결하기 위하여, VCO를 사용하지 않고 지연기의 지연시간을 자동조절하는 주파수체배회로가 1996년 5월 7일자 발행된 미국 특허 제5,514,990호(가부시키가이샤도시바)에 개시되어 있다. 그러나, 이 미국 특허에는 한 입력에 대해서 제1, 제2, 제3의 신호를 발생하여 그 중 제1 신호를 지연시키고, 그 지연된 신호와 제2신호의 위상을 비교하여 지연기의 제어신호를 발생하며, 그 지연기의 출력신호와 상기 제3신호로부터 주파수체배신호를 생성시키는 기술이다. 이에 따라서, 상기 제1 내지 제3의 신호를 처리하기 위한 하드웨어 구성이 복잡해지는 단점이 있다.In order to solve the shortcomings of the conventional frequency multiplication circuit, U.S. Patent No. 5,514,990 issued May 7, 1996, which automatically adjusts the delay time of a delay without using a VCO, is issued. Toshiba). However, the U.S. patent discloses a first, second, and third signal for one input, delays the first signal, compares the delayed signal with the phase of the second signal, and provides a control signal of the delay device. And a frequency multiplication signal generated from the output signal of the delay unit and the third signal. Accordingly, there is a disadvantage in that a hardware configuration for processing the first to third signals is complicated.
본 발명이 이루고자하는 기술적 과제는, 회로가 간단하고 지연기의 셀수를 조절함으로써 원하는 체배수의 주파수를 얻을 수 있는 주파수체배회로를 제공하는데 있다.The technical problem to be solved by the present invention is to provide a frequency multiplier circuit which is simple in circuitry and can obtain a desired multiplier frequency by adjusting the number of cells in a delay.
도 1은 본 발명에 의한 주파수체배회로의 블록도.1 is a block diagram of a frequency multiplier circuit according to the present invention.
도 2는 도 1의 지연기의 상세 회로도.FIG. 2 is a detailed circuit diagram of the retarder of FIG. 1. FIG.
도 3은 도 1의 각 부의 타이밍도.3 is a timing diagram of each part of FIG. 1;
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10...2분주기,20...지연수단,10 ... 2 dividers, 20 ... delay means,
30...D플립플롭,40...위상검출기,30 ... D flip-flop, 40 ... phase detector,
50...지연제어신호발생수단,60...출력수단.50 ... delay control signal generating means, 60 ... output means.
상기 과제를 이루기 위하여 본 발명은, 하나의 입력신호를 받아 상기 입력신호의 한 주기만큼 지연시켜 출력하는 기준신호발생수단; 상기 입력신호를 받아 소정시간동안 지연시켜 출력하는 직렬 접속된 복수개의 지연기를 갖는 지연수단; 상기 기준신호와 상기 지연수단으로부터의 출력신호의 위상을 비교하여 위상차신호를 발생하는 위상검출수단; 상기 위상검출수단의 출력에 따라서, 상기 지연수단을 위한 지연제어신호를 발생하는 지연제어신호발생수단; 및 상기 지연수단의 각 지연기의 출력들을 논리조합하여 원하는 체배수의 주파수를 얻는 출력수단을 포함하는 주파수체배회로를 제공한다.In order to achieve the above object, the present invention, the reference signal generating means for receiving one input signal and delaying by one cycle of the input signal and outputs; Delay means having a plurality of serially connected delayers which receive the input signal and delay the output signal for a predetermined time; Phase detection means for generating a phase difference signal by comparing a phase of the reference signal and an output signal from the delay means; Delay control signal generation means for generating a delay control signal for the delay means in accordance with the output of the phase detection means; And output means for logically combining the outputs of the respective delayers of the delay means to obtain the desired multiplier frequency.
바람직하기로는, 상기 지연수단은 체배수의 2배수의 지연기를 구비하며, 각는 상기 기준신호와 상기 지연수단의 출력의 위상이 같아질 때까지 반복동작하여 지연기의 수만큼 등분한 지연값을 갖는다.Preferably, said delay means comprises a delay of twice the body multiple, It is repeated until the phase of the reference signal and the output of the delay means is equal to have a delay value equal to the number of delay units.
또한, 바람직하기로는 상기 지연제어신호발생수단은 상기 위상검출수단의 결과를 받아 전류로 변환하는 전류변환수단과 상기 전류를 커패시터의 충방전동작에 의해 전압신호로 변환하여 상기 지연수단의 제어하는 전압변환수단을 구비한다.Preferably, the delay control signal generating means includes a current converting means for converting the current into a current by receiving the result of the phase detecting means and a voltage for controlling the delay means by converting the current into a voltage signal by a charge / discharge operation of a capacitor. And converting means.
또한, 바람직하기로는 상기 출력수단은 상기 각 지연기들을 2개씩 순차적으로 배타논리합한 후 그 결과들을 논리합하여 주파수체배한다.Further, preferably, the output means multiplies each of the delayers sequentially by two, and then logically sums the results to multiply the results.
이하, 실시예를 통하여 본 발명의 구성 및 동작을 상세히 설명하기로 한다.Hereinafter, the configuration and operation of the present invention through the embodiments will be described in detail.
도 1은 본 발명의 주파수체배회로의 블록도이다. 도 1에 도시한 바와 같이, 본 발명의 주파수체배회로는 하나의 입력신호를 받아 하나의 분주된 신호를 출력하는 분주수단(10); 상기 분주수단(10)의 출력을 받아 상기 입력신호의 한 주기만큼 지연시켜 출력하는 기준신호발생수단(30); 상기 분주수단(10)의 출력을 받아 소정시간동안 지연시켜 출력하는 직렬 접속된 복수개의 지연기(22-22N)를 갖는 지연수단(20); 상기 기준신호와 상기 지연수단(20)으로부터의 출력신호의 위상을 비교하여 위상차신호를 발생하는 위상검출수단(40); 상기 위상검출수단(40)의 출력에 따라서, 상기 지연수단(20)을 위한 지연제어신호를 발생하는 지연제어신호발생수단(50); 및 상기 지연수단의 각 지연기의 출력들을 논리조합하여 원하는 체배수의 주파수를 얻는 출력수단(60)을 포함한다.1 is a block diagram of a frequency multiplier circuit of the present invention. As shown in Fig. 1, the frequency multiplier circuit of the present invention receives a single input signal and outputs one divided signal (10); Reference signal generating means (30) for receiving the output of the dividing means (10) and delaying the output signal by one period of the input signal to output the delayed means; Delay means (20) having a plurality of delayers (22-22N) connected in series for receiving the output of the distributing means (10) and delaying the output for a predetermined time; Phase detection means (40) for generating a phase difference signal by comparing a phase of the reference signal and an output signal from the delay means (20); Delay control signal generation means (50) for generating a delay control signal for the delay means (20) in accordance with the output of the phase detection means (40); And output means 60 for logically combining the outputs of the respective delayers of the delay means to obtain the desired multiplier frequency.
상술한 구성에 의거하여 본 실시예의 동작을 상세히 설명하기로 한다. 본 발명의 주파수체배회로는 지연기의 사용수에 따라서 2체배, 3체배, 4체배등의 체배회로로 구성되며, 2체배를 하기 위해서는 4개의 지연기, 3체배를 하기 위해서는 6개의 지연기, 4체배를 하기 위해서는 8개의 지연기가 필요하게 된다. 본 실시예에서는 설명의 편이를 위해 4체배의 경우를 설명하기로 한다.Based on the above configuration, the operation of this embodiment will be described in detail. The frequency multiplying circuit of the present invention is composed of multiplying circuits such as 2 multiply, 3 multiply, and 4 multiply depending on the number of delays used, and four delays for double multiplication and six delays for three multiplication. In order to multiply four times, eight delays are required. In the present embodiment, for convenience of description, the case of multiplication of 4 will be described.
4체배일 경우, 도 1의 N값은 8이 된다. 본 실시예에서는 한 입력신호를 4체배하기 위하여, 일단 2분주기(10)에서 그 입력신호를 2분주하여 기준신호발생수단(30)에 출력한다. 이 기준신호발생수단(30)은 데이터단자로 상기 2분주기의 출력을 받아 들여, 상기 입력신호의 한 주기만큼 지연하여 위상검출기(30)의 기준신호를 출력하는 D플립플롭이다. 상기 2분주기(10)의 출력은 지연수단(20)의 제1지연기(22)에 입력되어 소정 시간 지연출력되어 제2지연기(24)에 입력되고, 마찬가지로 제3 내지 제7의 지연기도 동작하여 최종 제8지연기(2N)는 그 출력을 위상검출기(40)로 전송한다. 바람직하기로는, 상기 지연수단의 각 지연기는 상기 기준신호와 상기 지연수단의 출력의 위상이 같아질 때까지 반복동작하여 지연기의 수만큼 등분한 지연값을 갖는다. 상기 위상검출기(40)는 상기 기준신호와 상기 제8지연기의 출력신호의 위상을 비교하여 위상의 빠르고 느림에 따라서 업/다운신호를 발생시킨다. 상기 업/다운신호를 받아서 지연제어신호발생수단(50)은 각 지연기를 위한 지연제어신호를 발생시킨다. 바람직하기로는 상기 지연제어신호발생수단(50)은 상기 위상검출수단의 결과를 받아 전류로 변환하는 전류변환수단과 상기 전류를 커패시터의 충방전동작에 의해 전압신호로 변환하는 전압변환수단을 구비한다. 상기 전류변환수단은 전하펌프이고 상기 전압변환수단은 커패시터(C)를 이용한 적분기이다.In the case of 4 multiplication, the N value of FIG. In the present embodiment, in order to multiply one input signal by four, the input signal is divided by two in two dividers 10 and output to the reference signal generating means 30. The reference signal generating means 30 is a D flip-flop which receives the output of the two-division period as a data terminal and delays by one period of the input signal to output the reference signal of the phase detector 30. The output of the two frequency divider 10 is input to the first delay unit 22 of the delay means 20, the output is delayed for a predetermined time, and is input to the second delay unit 24. Similarly, the third to seventh delays are output. In the airway operation, the final eighth delay 2N transmits its output to the phase detector 40. Preferably, each delay unit of the delay unit has a delay value equal to the number of delay units by repeatedly operating until the phase of the reference signal and the output of the delay unit become equal. The phase detector 40 compares the phase of the reference signal and the output signal of the eighth delay unit to generate an up / down signal according to the fast and slow phase. In response to the up / down signals, the delay control signal generating means 50 generates a delay control signal for each delay device. Preferably, the delay control signal generating means 50 includes current converting means for converting the current into a current by receiving the result of the phase detecting means and voltage converting means for converting the current into a voltage signal by a charge / discharge operation of a capacitor. . The current converting means is a charge pump and the voltage converting means is an integrator using a capacitor (C).
상기 지연제어신호는 각 지연기에 공급된다. 도 2에 도시된 지연기회로에 서와 같이, 지연제어신호는 MOS트랜지스터(M1)의 게이트에 공급되어 전압의 변화에 따른 MOS트랜지스터에 흐르는 전류를 변화시켜, 지연기에 입력되는 신호가 인버터들(IN1, IN2)을 거쳐 지연되는 지연값을 변화시킨다. 이러한 동작의 반복에 의해 D플립플롭의 출력은 최종 지연기의 출력의 위상이 같아지는 시점, 즉 입력신호(IN)를 8등분한 값을 각 지연기의 지연값으로 한다.The delay control signal is supplied to each delay unit. As in the delay circuit shown in FIG. 2, the delay control signal is supplied to the gate of the MOS transistor M1 to change the current flowing through the MOS transistor according to the change of the voltage, so that the signal input to the delay unit The delay value delayed through IN1 and IN2) is changed. By repeating this operation, the output of the D flip-flop is a point at which the phase of the output of the final delayer becomes equal, that is, a value obtained by dividing the input signal IN by 8 equals the delay value of each delayer.
이렇게 입력신호를 8등분 등간격으로 지연한 지연신호(OD1-OD8)를 상기 출력수단(60)에서 논리조합하여 원하는 4체배의 주파수를 얻는다. 바람직하기로는 상기 출력수단은 상기 각 지연기들을 2개씩 배타논리합게이트(EX-OR)에서 순차적으로 배타논리합한 후 그 결과들을 논리합게이트(OR)에서 논리합하여 주파수체배한다. 이 출력수단(60)은 설계자가 원하는 대로 지연기의 출력들을 적절히 조합함으로써 하나의 회로로써 다양한 체배수의 주파수들을 동시에 얻을 수 있다.The delay signal OD1-OD8 which delays the input signal by 8 equal intervals in this way is logically combined in the output means 60 to obtain the desired multiplied frequency. Preferably, the output means sequentially doubles each of the delay units in the exclusive logic gate (EX-OR) and then multiplies the results in the logic gate (OR) to multiply the frequency. This output means 60 can simultaneously obtain various multiplier frequencies with one circuit by properly combining the outputs of the retarder as desired by the designer.
상술한 동작을 도 3의 타이밍도를 통하여 살펴보면, 입력신호(IN)는 2분주기(10)에서 2분주되어 IN*2의 파형으로 도시된다. 2분주된 신호는 각 지연기를 거쳐 OD1-OD8으로 도시된 지연신호로 나타난다. 이 지연된 신호를 출력수단의 배타논리합게이트들(XOR1-XORN)과 논리합게이트(OR)를 통하면 IN*4의 4체배주파수를 얻게 된다.Referring to the above-described operation through the timing diagram of FIG. 3, the input signal IN is divided by two in the divider 10 and illustrated as a waveform of IN * 2. The bi-divided signal is represented by the delay signal shown as OD1-OD8 through each delay. When the delayed signal is passed through the exclusive logic gates (XOR1-XORN) and the logic gate (OR) of the output means, a multiplication frequency of IN * 4 is obtained.
상술한 바와 같이, 본 발명의 주파수체배회로는 PLL 방식을 사용하나, PLL의 전압제어발진기를 사용하지 않고, 원하는 수의 지연기들과 그 지연기의 출력과 기준신호의 위상을 비교한 결과에 따라서 지연값을 조정함으로써, 원하는 체배수를 간단한 회로를 이용하여 얻을 수 있는 효과가 있다. 또한, 지연기의 수와 출력수단을 적절히 조절하여 하나의 회로로 다양한 체배수의 주파수를 동시에 얻을 수 있는 효과가 있다.As described above, the frequency multiplier circuit of the present invention uses the PLL method, but does not use the voltage controlled oscillator of the PLL, and compares the desired number of delays with the output of the delay and the phase of the reference signal. Therefore, by adjusting the delay value, the desired multiplication factor can be obtained by using a simple circuit. In addition, by appropriately adjusting the number of retarders and the output means, it is possible to simultaneously obtain the frequencies of various body multiples in one circuit.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100351057B1 (en) * | 2000-09-26 | 2002-09-05 | 삼성전자 주식회사 | Frequency doubler circuit comprising detect-control unit for improving frequency doubling |
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1996
- 1996-12-31 KR KR1019960080081A patent/KR0183948B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100351057B1 (en) * | 2000-09-26 | 2002-09-05 | 삼성전자 주식회사 | Frequency doubler circuit comprising detect-control unit for improving frequency doubling |
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