KR19980055753A

KR19980055753A - Erasing method of flash memory cell and device thereof

Info

Publication number: KR19980055753A
Application number: KR1019960074989A
Authority: KR
Inventors: 박주원; 박형래
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1996-12-28
Filing date: 1996-12-28
Publication date: 1998-09-25
Also published as: KR100283115B1

Abstract

본 발명은 플래쉬 메모리셀의 각 섹터를 섹터 별로 순차적으로 소거하되, 초기 전류 값이 줄어든 후 서로 중첩되게 게이트에 네거티브 전압을 인가함으로써, 소거 동작 시간과 피크 전류(Peak current)를 줄일 수 있도록 한 플래쉬 메모리셀의 소거 방법 및 그 장치에 관한 것이다.According to the present invention, each sector of a flash memory cell is sequentially erased for each sector, but a negative voltage is applied to a gate to overlap each other after an initial current value is reduced, thereby reducing an erase operation time and a peak current. A method of erasing a memory cell and an apparatus thereof are provided.

Description

Erasing method of flash memory cell and device thereof

본 발명은 플래쉬 이이피롬(EEPROM)과 같이 읽기(Read), 쓰기(Program) 및 지우기(Erase)가 가능한 기억 소자를 효과적으로 소거하기 위한 것으로, 특히 섹터별로 순차적으로 소거하되, 초기 전류 값이 줄어든 후 서로 중첩되게 게이트에 네거티브 전압을 인가함으로써, 소거 동작 시간과 피크 전류(Peak current)를 줄일 수 있도록 한 플래쉬 메모리셀의 소거 방법 및 그 장치에 관한 것이다.The present invention is for effectively erasing a memory device capable of reading, writing, and erasing, such as a flash EPIROM, and in particular, sequentially erasing sector by sector, after the initial current value is reduced. The present invention relates to a flash memory cell erasing method and apparatus for reducing an erase operation time and a peak current by applying a negative voltage to a gate so as to overlap each other.

종래의 칩 소거(Chip erase) 방식은 n개의 섹터를 구성되어진 셀 어레이 전체를 소거하기 위해 두가지 방법을 사용하였다.In the conventional chip erase method, two methods are used to erase the entire cell array including n sectors.

첫째, 섹터를 무시하고 메모리셀 어레이 전체에 도 3에 도시된 바와 같은 소거 동작조건의 바이어스 전압을 인가하여 소거하게 된다.First, the sectors are ignored and erased by applying a bias voltage under the erase operation condition as shown in FIG. 3 to the entire memory cell array.

이러한 소거 방법은 소자의 집적도가 커질수록 메모리셀 전체를 한꺼번에 소거할 경우 도 4에 도시된 바와 같이 초기 전류(Id) 값이 커지게 되어 초기에 발생하는 전체 전류의 값에 너무 크게 되므로써, 드레인 전압강하를 유발하고, 잡음발생의 원인이 되며, 금속 라인의 신뢰성에 문제를 발생시키게 된다.In the erase method, when the total density of devices increases, the initial current Id value increases as the entire memory cell is erased at the same time. As a result, the drain voltage becomes too large for the total current value generated initially. It causes a drop, causes noise, and causes a problem in the reliability of the metal line.

둘째, 섹터를 각각 순차적으로 소거하게 된다. 이 경우 어느 한 섹터의 소거상태가 완전히 종료한 후 다음 섹터를 소거하게 된다.Second, sectors are erased sequentially. In this case, after erasing one sector completely, the next sector is erased.

이러한 소거 방법은 소거를 순차적으로 진행하기 위해 한 섹터가 완전히 종료한 후 다음 섹터로 진행되기 때문에 소거 시간이 지연되는 단점이 있다. 이 경우 초기 피크 전류는 감소하게 된다.This erase method has a disadvantage in that the erase time is delayed because one sector is completely terminated and then proceeds to the next sector in order to sequentially perform erase. In this case, the initial peak current is reduced.

도 4의 전류(Id) 값은 게이트에 네거티브 전압을 인가하고, 드레인 전압(Vd)을 변화할 때 초기에 발생하는 밴드간 터널링 전류 특성이다. 터널링 전류를 줄이기 위해 드레인을 만드는 방법으로 소량(dose)을 제어하였으나 너무 작은 밴드(band)간 터널링 전류는 소거 특성을 저하시키는 단점이 있다.The current Id value of FIG. 4 is an inter-band tunneling current characteristic generated initially when a negative voltage is applied to the gate and the drain voltage Vd is changed. Although a small amount is controlled by making a drain to reduce the tunneling current, too small band-to-band tunneling current deteriorates the erase characteristic.

따라서, 본 발명은 플래쉬 메모리셀의 각 섹터를 섹터 별로 순차적으로 소거하되, 초기 전류 값이 줄어든 후 서로 중첩되게 게이트에 네거티브 전압을 인가함으로써, 소거 동작 시간와 피크 전류(Peak current)를 줄일 수 있도록 한 플래쉬 메모리셀의 소거 방법 및 그 장치를 제공하는 데 그 목적이 있다.Accordingly, the present invention sequentially erases each sector of the flash memory cell for each sector, and reduces the erase operation time and peak current by applying a negative voltage to the gate to overlap each other after the initial current value is reduced. SUMMARY OF THE INVENTION An object of the present invention is to provide a method of erasing a flash memory cell and an apparatus thereof.

상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리셀의 소거 방법은 플래쉬 메모리 셀 어레이를 n개의 섹터로 나누어 섹터 별로 순차적으로 소거하되, 초기 전류 값이 줄어든 후 서로 중첩되게 게이트에 네거티브 전압을 인가하여 소거하도록 하는 것을 특징으로 한다.In the flash memory cell erasing method according to the present invention, the flash memory cell array is divided into n sectors and sequentially erased for each sector, and a negative voltage is applied to the gate to overlap each other after the initial current value is reduced. To erase.

또한, 셀 어레이의 각 콘트롤 게이트에 콘트롤 게이트 스위칭 수단을 통해 바이어스 전압을 인가하는 네거티브 및 포지티브 차지 펌프와, 상기 콘트롤 게이트 스위칭 수단을 스위칭 하도록 하는 콘트롤 게이트 디코더와, 상기 콘트롤 게이트 디코더를 제어하기 위한 섹터 어드레스 카운터와, 상기 셀 어레이에서 각 섹터의 워드라인 및 비트라인을 선택하기 위한 X-디코더 및 Y-디코더로 구성된 것을 특징으로 한다.In addition, a negative and positive charge pump for applying a bias voltage to each control gate of the cell array through a control gate switching means, a control gate decoder for switching the control gate switching means, and a sector for controlling the control gate decoder. And an X-decoder and a Y-decoder for selecting an address counter and a word line and a bit line of each sector in the cell array.

도 1은 본 발명에 따른 플래쉬 메모리셀의 소거 방법을 설명하기 위해 도시한 하드웨어의 구성도.1 is a block diagram of hardware illustrated to explain a method of erasing a flash memory cell according to the present invention.

도 2는 본 발명에 따른 플래쉬 메모리셀의 소거 방법을 설명하기 위해 도시한 타임 차트도.2 is a time chart illustrating a method of erasing a flash memory cell according to the present invention.

도 3은 플래쉬 메모리셀의 소거 방법을 설명하기 위해 도시한 메모리셀의 단면도.3 is a cross-sectional view of a memory cell shown for explaining a method of erasing a flash memory cell.

도 4는 플래쉬 메모리셀의 소거 방법을 설명하기 위해 도시한 시간에 따른 전류 특성도.4 is a current characteristic diagram with time shown to explain an erase method of a flash memory cell.

도 5는 본 발명에 따른 플래쉬 메모리셀의 소거 방법을 설명하기 위해 도시한 섹터 어드레서 카운터 및 Y-디코더의 회로도.Fig. 5 is a circuit diagram of a sector address counter and a Y-decoder, shown for explaining the erase method of a flash memory cell according to the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

1 : 셀 어레이2 : 네거티브 차지 펌프1: Cell Array 2: Negative Charge Pump

3 : 포지티브 차지 펌프4 : Y-디코더3: positive charge pump 4: Y-decoder

5, 11 : 섹터 어드레스 카운터6, 12 : 콘트롤 게이트 디코더 회로5, 11: sector address counter 6, 12: control gate decoder circuit

7 : 콘트롤 게이트 스위칭 수단8 : X-디코더7: control gate switching means 8: X-decoder

본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

소거 동작시 도 3에 도시한 바이어스 조건을 가진 셀로 이루어진 셀 어레이를 도 1에 도시된 바와 같이 셀 어레이(1)를 n개의 섹터로 분리하게 된다. 각 섹터의 콘트롤 게이트(C/G)에는 네거티브 차지 펌프(2) 및 로 포지티브 차지 펌프(3)로부터 콘트롤 게이트 스위칭 수단(7)을 통해 차지 전압이 공급되게 된다.In the erase operation, the cell array including cells having the bias condition shown in FIG. 3 is divided into n sectors as shown in FIG. 1. A charge voltage is supplied to the control gate C / G of each sector from the negative charge pump 2 and the low positive charge pump 3 through the control gate switching means 7.

각 섹터의 콘트롤 게이트로 공급되는 차지 전압은 도 2에 도시된 바와 같이 일정한 지연시간(t1)이 지난 후에 그 다음 섹터에 중첩(t2)시켜 공급되게 된다. 상기 콘트롤 게이트 스위칭 수단(7)은 콘트롤 게이트 디코더(6)의 동작에 따라 스위칭되고, 콘트롤 게이트 디코더(6)는 섹터 어드레스 카운터(5)에 의해 동작되게 된다. 그리고 X-디코더(8) 및 Y-디코더(4)는 각 섹터의 워드라인 및 비트라인을 선택하게 된다.As shown in FIG. 2, the charge voltage supplied to the control gate of each sector is supplied by overlapping t2 to the next sector after a predetermined delay time t1. The control gate switching means 7 is switched according to the operation of the control gate decoder 6, and the control gate decoder 6 is operated by the sector address counter 5. The X-decoder 8 and the Y-decoder 4 select word lines and bit lines of each sector.

도 5는 본 발명에 따른 플래쉬 메모리셀의 소거 방법을 설명하기 위해 도시한 섹터 어드레스 카운터 및 콘트롤 게이트 디코더의 회로도이다.FIG. 5 is a circuit diagram illustrating a sector address counter and a control gate decoder for explaining a method of erasing a flash memory cell according to the present invention.

섹터 어드레스 카운터(11)에서 발생되는 클럭신호(Clock)가 콘트롤 게이트 디코도 회로(12)를 제어함으로써, 각 섹터의 콘트롤 게이트 스위치 회로가 도 2의 일정 지연시간(t1) 간격을 가지고 순차적으로 콘트롤 게이트에 전압을 공급하게 된다. 이때, 소거하는데 걸리는 시간(tn+Tt)은 섹터 수(n)와 지연시간(t1)에 의해 결정되게 된다.The clock signal Clock generated by the sector address counter 11 controls the control gate decode circuit 12, so that the control gate switch circuit of each sector is sequentially controlled at a predetermined delay time t1 interval in FIG. The voltage is supplied to the gate. At this time, the time tn + Tt to be erased is determined by the number of sectors n and the delay time t1.

상기 섹터 어드레스 카운터(11)는 다수의 플립플롭으로 구성된 타이머(13)와 일정 지연시간(t1) 후 일정 주기(Tt)를 갖는 출력 신호인 클럭신호(CLK0 내지 CLKn)를 발생하는 디코딩 회로(14)로 구성되어 있다.The sector address counter 11 is a decoding circuit 14 for generating clock signals CLK0 to CLKn, which are output signals having a predetermined period Tt after a predetermined delay time t1 and a timer 13 composed of a plurality of flip-flops. It consists of).

상술한 바와 같이 본 발명에 의하면 플래쉬 메모리셀을, 섹터 별로 순차적으로 소거하되, 초기 전류 값이 줄어든 후 서로 중첩되게 게이트에 네거티브 전압을 인가함으로써, 소거 동작 시간과 초기 피크 전류(Peak current)를 줄일 수 있어 셀의 드레인단 전압 강하를 방지하여 소거 동작을 단축시킬 수 있는 탁월한 효과가 있다.As described above, according to the present invention, the flash memory cells are sequentially erased for each sector, and the initial current value decreases, and then a negative voltage is applied to the gates to overlap each other, thereby reducing the erase operation time and initial peak current. As a result, the erase operation of the cell can be prevented, thereby reducing the erase operation.

Claims

A method of erasing a flash memory cell capable of reading, writing, and erasing,

And dividing the flash memory cell array into n sectors sequentially for each sector, and then applying a negative voltage to the gate so as to overlap each other after the initial current value is reduced, thereby erasing the flash memory cell array.

The method of claim 1,

And erasing the flash memory cell array divided into n sectors independently for each sector, erasing some sectors once or erasing the entire chip at once.

The method of claim 2,

In supplying an erase operation condition to each sector for erasing the part or all of the chips at once, after supplying an erase operation condition to one sector, the next sector before the erase operation condition of the one sector is recovered. And erase operation by supplying an erase operation condition to the erase memory condition.

The method of claim 2,

And supplying erase operation conditions repeatedly to n sectors in order to supply an erase operation condition to each sector for erasing a part of the sector or the whole of the chip at a time.

The method of claim 2,

And classifying the sectors by the drain terminal of the cell.

The method of claim 2,

The output of the sector address counter controls the control gate decoder to sequentially apply the bias voltage to each sector, and the output of the control gate decoder controls the control gate switching means of each sector to perform an erase operation. A method of erasing a flash memory cell, characterized in that.

A device for erasing a flash memory cell capable of reading, writing, and erasing,

Negative and positive charge pumps for applying a bias voltage to each control gate of the cell array through control gate switching means;

A control gate decoder configured to switch the control gate switching means;

A sector address counter for controlling the control gate decoder;

And an X-decoder and a Y-decoder for selecting word lines and bit lines of each sector in the cell array.

The method of claim 7, wherein

The sector address counter includes a timer composed of a plurality of flip-flops,

And a decoding circuit for generating a clock signal which is an output signal having a predetermined period after a predetermined delay time.