KR19980055737A - Flash memory cell - Google Patents
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Abstract
본 발명은 플래쉬 메모리 셀에 관한 것으로, 접합영역의 크기를 감소시키기 위하여 실리콘 기판의 채널영역을 리세스(Recess) 구조로 형성하고 리세스 구조 측벽의 실리콘 기판에 접합영역을 형성하므로써 소자의 직접도를 향상시킬 수 있도록 한 플래쉬 메모리 셀에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flash memory cell, in which a channel region of a silicon substrate is formed into a recess structure in order to reduce the size of the junction region and a junction region is formed on the silicon substrate on the sidewall of the recess structure. It relates to a flash memory cell to improve the.
Description
본 발명은 플래쉬 메모리 셀에 관한 것으로, 특히 접합영역의 크기를 감소시켜 소자의 고집적화를 이룰 수 있도록 한 플래쉬 메모리 셀에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to flash memory cells, and more particularly to a flash memory cell capable of reducing the size of the junction region to achieve high integration of the device.
일반적으로 플래쉬(Flash) 이이피롬(Electrically Erasable and Programable Read Only Memory; EEPROM)과 같은 메모리 소자는 전기적인 프로그램(Program) 및 소거(Erasure) 기능을 가진다. 또한 플래쉬 메모리 소자는 메모리 셀이 가지는 게이트 전극의 형태에 따라 적층-게이트 형(Stack-gate type)과 스프리트-게이트 형(Split-gate type)으로 나누어지는데, 그러면 종래의 적층-게이트 형 플래쉬 메모리 셀의 구조를 도 1을 통해 설명하면 다음과 같다.In general, memory devices, such as Flash Eras (Electrically Erasable and Programmable Read Only Memory), have an electrically programmed and erase function. In addition, the flash memory device is divided into a stack-gate type and a split-gate type according to the type of the gate electrode of the memory cell. Then, the conventional stack-gate type flash memory cell Referring to the structure of Figure 1 as follows.
종래의 적층-게이트 형 플래쉬 메모리 셀은 도 1에 도시된 바와 같이 실리콘 기판(1)의 채널영역 상부에 터널 산화막(2), 플로팅 게이트(3), 유전체막(4) 및 콘트롤 게이트(5)가 순차적으로 적층된 게이트 전극이 형성되고 상기 게이트 전극 양측부의 상기 실리콘 기판(1)에 소오스(Source) 및 드레인(Drain)으로 이용되는 접합영역(6)이 각각 형성된다. 그런데 상기와 같은 구조를 갖는 플래쉬 메모실 셀은 상기 실리콘 기판(1)에서 상기 접합영역(6)이 차지하는 면적이 크기 때문에 단위 메모리 셀의 크기가 크다. 그러므로 상기 메모리 셀을 이용하는 경우 소자의 고집화를 이루기 어려운 단점이 있다.The conventional stacked-gate type flash memory cell has a tunnel oxide film 2, a floating gate 3, a dielectric film 4, and a control gate 5 on the channel region of the silicon substrate 1 as shown in FIG. Are sequentially stacked, and a junction region 6 used as a source and a drain is formed in the silicon substrate 1 at both sides of the gate electrode. However, the flash memo cell having the above structure has a large area of the unit memory cell because the area occupied by the junction region 6 in the silicon substrate 1 is large. Therefore, when the memory cell is used, it is difficult to achieve high integration of the device.
따라서 본 발명은 실리콘 기판의 채널영역을 리세스 구조로 형성하고 리세스 구조 측벽의 실리콘 기판에 접합영역을 형성하므로써 상기한 단점을 해소할 수 있는 플래쉬 메모리 셀을 제공하는 데 그 목적이 있다.Accordingly, an object of the present invention is to provide a flash memory cell which can solve the above disadvantages by forming a channel region of a silicon substrate in a recess structure and forming a junction region in a silicon substrate on the sidewall of the recess structure.
상기한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 셀은 채널영역이 리세스 구조로 식각되며 상기 리세스 구조의 양측벽이 경사지게 형성된 실리콘 기판과, 상기 채널영역의 상기 실리콘 기판상에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 순차적으로 적층된 게이트 전극과, 상기 게이트 전극의 측부를 일부 포함하는 상기 리세스 구조 양측벽의 상기 실리콘 기판에 각각 형성된 접합영역으로 이루어지는 것을 특징으로 하며, 본 발명에 다른 플래쉬 메모리 셀은 채널영역 및 하나의 접합영역을 포함하는 부분이 리세스 구조로 식각되며 상기 리세스 구조의 양측벽이 경사지게 형성된 실리콘 기판과, 상기 채녈영역의 상기 실리콘 기판상에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 순차적으로 적층된 게이트 전극과, 상기 게이트 전극의 일측부를 포함하는 상기 리세스 구조의 측벽의 상기 실리콘 기판에 형성된 하나의 접합영역과, 상기 게이트 전극의 다른 일측부를 포함하는 상기 실리콘 기판에 형성된 다른 하나의 접합영역으로 이루어지는 것을 특징으로 한다.Flash memory cell according to the present invention for achieving the above object is a silicon substrate in which the channel region is etched into the recess structure and both side walls of the recess structure is inclined, a tunnel oxide film on the silicon substrate of the channel region, And a junction region formed on each of the silicon substrates on both sidewalls of the recess structure including a portion of the gate electrode in which a floating gate, a dielectric film, and a control gate are sequentially stacked. In another flash memory cell, a silicon substrate having a channel region and a junction region etched into a recess structure, and both sidewalls of the recess structure are inclined, a tunnel oxide film on the silicon substrate of the channel region, A gate in which a floating gate, a dielectric film, and a control gate are sequentially stacked An junction region formed in the silicon substrate on the sidewall of the recess structure including an electrode, one side portion of the gate electrode, and another junction region formed in the silicon substrate including the other side portion of the gate electrode; It is characterized by.
도 1은 종래의 플래쉬 메모리 셀을 설명하기 위한 소자의 단면도.1 is a cross-sectional view of a device for explaining a conventional flash memory cell.
도 2는 본 발명의 제 1 실시예를 설명하기 위한 소자의 단면도.Fig. 2 is a sectional view of a device for explaining the first embodiment of the present invention.
도 3은 본 발명의 제 2 실시예를 설명하기 위한 소자의 단면도.3 is a cross-sectional view of an element for explaining a second embodiment of the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
1, 11 및 21:실리콘 기판2, 12 및 22:터널 산화막1, 11 and 21: silicon substrate 2, 12 and 22: tunnel oxide film
3, 13 및 23:플로팅 게이트4, 14 및 24:유전체막3, 13, and 23: floating gates 4, 14, and 24: dielectric film
5, 15 및 25:콘트롤 게이트6, 16 및 26:접합영역5, 15 and 25: control gates 6, 16 and 26: junction area
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명의 제 1 실시예를 설명하기 위한 소자의 단면도로서, 채널영역이 리세스 구조로 식각되며 상기 리세스 구조의 양측벽의 경사지게 형성된 실리콘 기판(11)의 상기 채널영역 상부에 터널 산화막(12), 플로팅 게이트(13), 유전체막(14) 및 콘트롤 게이트(15)가 순차적으로 적층된 게이트 전극이 형성되고 상기 게이트 전극의 측부를 일부 포함하는 상기 리세스 구조 양측벽이 상기 실리콘 기판(11)에 소오스 및 드레인으로 이용되는 접합영역(16)이 각각 형성된다. 상기와 같이 형성된 플래쉬 메모리 셀은 상기 접합영역(16)이 리세스 구조로 형성된 상기 실리콘 기판(11)이 경사면에 형성되며, 또한 상기 경사면에 의해 표면부의 넓이가 증가되기 때문에 상기 접합영역(16)을 종래보다 작게 형성할 수 있다.FIG. 2 is a cross-sectional view of a device for explaining a first embodiment of the present invention, in which a channel region is etched into a recess structure, and a tunnel is formed over the channel region of the silicon substrate 11 formed to be inclined on both side walls of the recess structure. Gate electrodes on which the oxide film 12, the floating gate 13, the dielectric film 14, and the control gate 15 are sequentially stacked are formed, and both sidewalls of the recess structure including the side portions of the gate electrode are formed of the silicon. The junction region 16 used as a source and a drain is formed in the board | substrate 11, respectively. In the flash memory cell formed as described above, the junction region 16 is formed because the silicon substrate 11 having the recessed region 16 is formed on the inclined surface, and the width of the surface portion is increased by the inclined surface. Can be made smaller than before.
도 3은 본 발명의 제 2 실시예를 설명하기 위한 소자의 단면도로서, 채널영역 및 하나의 접합영역을 포함하는 부분이 리세스 구조로 식각되며 상기 리세스 구조의 양측벽이 경사지게 형성된 실리콘 기판(21)의 상기 채널영역 상부에 터널 산화막(22), 플로팅 게이트(23), 유전체막(24) 및 콘트롤 게이트(25)가 순차적으로 적층된 게이트 전극이 형성되고 상기 게이트 전극의 측부를 일부 포함하는 상기 리세스 구조 측벽의 상기 실리콘 기판(21)에 소오스 또는 드레인으로 이용되는 하나의 접합영역(26)이 형성되며 상기 게이트 전극의 다른 일측부를 포함하는 상기 실리콘 기판(21)에는 다른 하나의 접합영역(26)이 형성된다. 상기와 같이 형성된 플래쉬 메모리 셀은 하나의 상가 접합영역(26)이 리세스 구조로 형성된 상기 실리콘 기판(21)의 경사면에 형성되며, 또한 상기 경사면에 의해 표면부의 넓이가 증가되기 때문에 상기 접합영역(26)을 종래보다 작게 형성할 수 있다.3 is a cross-sectional view of a device for describing a second embodiment of the present invention, in which a portion including a channel region and one junction region is etched into a recess structure and the sidewalls of the recess structure are inclined. A gate electrode in which the tunnel oxide layer 22, the floating gate 23, the dielectric layer 24, and the control gate 25 are sequentially stacked is formed on the channel region 21 and includes a portion of the side of the gate electrode. One junction region 26 used as a source or a drain is formed in the silicon substrate 21 on the sidewall of the recess structure, and another junction region is formed in the silicon substrate 21 including the other side of the gate electrode. 26 is formed. The flash memory cell formed as described above is formed on the inclined surface of the silicon substrate 21 in which one of the junction regions 26 is formed in the recess structure, and the width of the surface portion is increased by the inclined surface. 26 can be formed smaller than before.
상술한 바와 같이 본 발명에 의하면 접합영역의 크기를 효과적으로 감소시키므로써 단위 메모리 셀의 크기가 감소되며, 따라서 소자의 고집적화를 이룰 수 있다. 또한 실리콘 기판을 리세스 구조로 식각하므로써 게이트 전극의 높이가 감소되기 때문에 표면의 단차가 감소되고, 이에 의해 후속 공정을 용이하게 실시할 수 있는 탁월한 효과가 있다.As described above, according to the present invention, the size of the unit memory cell is reduced by effectively reducing the size of the junction region, thereby achieving high integration of the device. In addition, since the height of the gate electrode is reduced by etching the silicon substrate into the recess structure, the step difference on the surface is reduced, thereby making it possible to easily perform the subsequent process.
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Cited By (2)
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| KR100774794B1 (en) * | 2006-11-22 | 2007-11-07 | 동부일렉트로닉스 주식회사 | Mosfet structure and menufacturing method thereof |
| KR100815190B1 (en) * | 2007-03-29 | 2008-03-19 | 주식회사 하이닉스반도체 | Semiconductor device and method for fabrication of the same |
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1996
- 1996-12-28 KR KR1019960074973A patent/KR100227627B1/en not_active IP Right Cessation
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