KR19980052335A

KR19980052335A - High speed comparator with optimal output

Info

Publication number: KR19980052335A
Application number: KR1019960071315A
Authority: KR
Inventors: 이우열
Original assignee: 구자홍; 엘지전자 주식회사
Priority date: 1996-12-24
Filing date: 1996-12-24
Publication date: 1998-09-25

Abstract

본 발명은 최적의 출력을 갖는 고속 비교기에 관한 것으로, 종래에는 부분 응답(partial response) 방식에 사용되는 것으로서 모스 자체가 가지고 있는 오프셋으로 인하여 충분한 이득을 얻기 어려운 문제점이 있고, 래치로부터 입력되는 신호가 로우 상태일 경우 항상 고전위 전압만을 출력함에 따라 제대로 된 출력을 얻기 어렵고 비교동작을 행할 수 없는 문제점이 있다. 따라서 본 발명은 외부로부터 입력되는 전압을 비교가능한 크기의 레벨로 증폭하는 증폭부(100)와 ; 상기 증폭부(100)를 통해 증폭된 출력값을 저장하는 래치부(200)와 ; 상기 래치부(200)의 출력을 클럭의 상태에 따라 출력 및 이전상태를 유지하도록 하는 하는 출력부(300)로 구성하여 아주 미세한 전압 차(수 mV)를 비교할 수 있고, 높은 주파수에도 동작가능하며, 출력이 최적이 될 수 있도록 한다.The present invention relates to a high speed comparator having an optimal output, and is conventionally used for a partial response method, and it is difficult to obtain a sufficient gain due to an offset of the morse itself. In the low state, since only the high potential voltage is always output, it is difficult to obtain a proper output and there is a problem in that a comparison operation cannot be performed. Therefore, the present invention includes an amplifier 100 for amplifying a voltage input from the outside to a level of comparable magnitude; A latch unit 200 for storing an output value amplified by the amplifier 100; By configuring the output of the latch unit 200 to the output unit 300 to maintain the output and the previous state according to the state of the clock can compare very minute voltage difference (several mV), and can operate at high frequency This ensures that the output is optimal.

Description

High speed comparator with optimal output

본 발명은 미세한 전압 차이도 증폭하고 높은 주파수에서도 동작 가능하도록 고속 비교기에 관한 것으로, 특히 미세한 전압 차의 비교가 가능하도록 하여 최적의 출력을 얻도록 한 최적의 출력을 갖는 고속 비교기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high speed comparator to amplify minute voltage differences and to operate at high frequencies. More particularly, the present invention relates to a high speed comparator having an optimum output to obtain an optimum output by allowing comparison of minute voltage differences.

종래 고속 비교기는, 도 1에 도시된 바와 같이, 입력되는 전압(Vin+)(Vin-)을 받아 기준전압(Vref-)(Vref-)을 비교하고 그 비교 결과에 따라 전류량을 제어하는 비교부(10)와 ; 래치로부터 입력되는 래치신호와 상기 비교부(10)의 전류량에 따라 출력값을 조절하는 출력부(20)로 구성된다.As shown in FIG. 1, a conventional high speed comparator receives an input voltage Vin + (Vin−), compares a reference voltage Vref−, Vref−, and controls a current amount according to the comparison result ( 10) and; The output unit 20 adjusts an output value according to the latch signal input from the latch and the current amount of the comparison unit 10.

이와 같이 구성된 종래의 기술에 대하여 살펴보면 다음과 같다.Looking at the conventional technology configured as described above are as follows.

먼저, 비교부(10)는 외부로부터 되는 전압값(Vin+)(Vin-)을 차동증폭기를 이루는 엔모스 트랜지스터(N4)(N5)의 게이트로 각각 입력받아 엔모스 트랜지스터(N3)(N6)의 게이트로 기준전압(Vref-)(Vref+)을 각각 입력받아 두 값들을 서로 비교하고, 이 비교차에 대하여 소정의 레벨로 증폭한다.First, the comparator 10 receives voltage values Vin + and Vin− from the outside, respectively, into the gates of the NMOS transistors N4 and N5 that form the differential amplifiers. Each of the reference voltages Vref− and Vref + is input to the gate, and the two values are compared with each other, and amplified to a predetermined level with respect to the comparison difference.

상기 비교 증폭한 비교부(10) 내의 차동증폭기가 출력에 따라 출력부(20)의 출력이 조절되는데, 이에 대하여 살펴보면 다음과 같다.The output of the output unit 20 is adjusted according to the output of the differential amplifier in the comparative amplification unit 10, which will be described below.

래치로부터 입력되는 신호(latch/reset)가 하이상태일 경우, 피모스 트랜지스터(P1)는 턴오프 상태가 되고, 엔모스 트랜지스터(N1)는 턴온 상태가 된다.When the signal latch / reset input from the latch is in a high state, the PMOS transistor P1 is turned off and the NMOS transistor N1 is turned on.

상기 엔모스 트랜지스터(N1)가 턴온됨에 따라 전류가 순간적으로 바이패스됨에 따라 피모스 트랜지스터(P3)의 게이트로 저전위 신호가 인가되어 턴온되므로, Vdd 전압이 상기 피모스 트랜지스터(P3)를 통해 엔모스 트랜지스터(N7)의 게이트로 인가되어 상기 엔모스 트랜지스터(N7)를 턴온시킨다.As the current is bypassed instantaneously as the NMOS transistor N1 is turned on, a low potential signal is applied to the gate of the PMOS transistor P3 and turned on, so that a Vdd voltage is applied through the PMOS transistor P3. The gate of the MOS transistor N7 is applied to turn on the NMOS transistor N7.

따라서, 엔모스 트랜지스터(N1)(N7)와 제1차동증폭기(10a)를 통해 접지측으로 바이패스되므로 출력단(Vout-)에는 저전위전압이 출력된다.Accordingly, the low potential voltage is output to the output terminal Vout- because the NMOS transistors N1 and N7 and the first differential amplifier 10a are bypassed to the ground side.

상기 제1차동증폭기(10a)의 차동 출력값에 따라 출력단(Vout-)의 출력 전압값이 달라진다.The output voltage value of the output terminal Vout- varies according to the differential output value of the first differential amplifier 10a.

마찬가지로, 래치로부터의 신호(latch/reset)가 하이상태일 경우 엔모스 트랜지스터(N2)가 턴온됨에 따라 전류가 순간적으로 바이패스되어 엔모스 트랜지스터(N2)의 게이트에 저전위신호를 인가하여 턴온시키고, 이에 따라 Vdd 전압이 상기 피모스 트랜지스터(P2)를 통해 엔모스 트랜지스터(N8)의 게이트로 인가되어 상기 엔모스 트랜지스터(N8)를 턴온시킨다.Similarly, when the signal (latch / reset) from the latch is in a high state, as the NMOS transistor N2 is turned on, current is instantly bypassed to apply a low potential signal to the gate of the NMOS transistor N2 to turn it on. Accordingly, the Vdd voltage is applied to the gate of the NMOS transistor N8 through the PMOS transistor P2 to turn on the NMOS transistor N8.

따라서, 상기 엔모스 트랜지스터(N2)(N8)와 제2차동증폭기(10b)를 통해 접지측으로 바이패스되므로 출력단(Vout+)에는 저전위 전압이 출력된다.Therefore, since the NMOS transistors N2 and N8 and the second differential amplifier 10b are bypassed to the ground side, a low potential voltage is output to the output terminal Vout +.

상기 제2차동증폭기(10b)의 차동 출력값에 따라 출력단(Vout+)의 출력 전압값이 달라진다.The output voltage value of the output terminal Vout + varies according to the differential output value of the second differential amplifier 10b.

그리고, 래치로부터 입력되는 신호(latch/reset)가 로우상태일 경우, 피모스 트랜지스터(P1)(P4)는 턴온상태가 되고 엔모스 트랜지스터(N1)(N2)는 턴오프상태가 된다.When the signal latch / reset input from the latch is in the low state, the PMOS transistors P1 and P4 are turned on and the NMOS transistors N1 and N2 are turned off.

따라서 턴오프상태의 엔모스 트랜지스터(N1)(N2)에 의해 회로가 오픈상태가 되므로 출력단(Vout-)(Vout+)을 통해서는 항상 고전위전압이 출력된다.Therefore, since the circuit is opened by the NMOS transistors N1 and N2 in the turn-off state, the high potential voltage is always output through the output terminals Vout- and Vout +.

상기에서와 같은 동작을 행하는 비교기에서 비교부(10)의 차동증폭기의 역할은 도 2에서와 같은 가변저항과 같은 역할을 하므로 도 2에서와 같은 회로를 이용하여도 도일한 동작을 행한다.In the comparator performing the same operation as described above, the role of the differential amplifier of the comparator 10 plays the same role as the variable resistor as shown in FIG. 2, thereby performing the same operation using the circuit as shown in FIG. 2.

그러나, 상기와 같은 종래의 기술에서 사용되는 비교기는 부분 응답(partial response) 방식에 사용되는 것으로서 모스 자체가 가지고 있는 오프셋으로 인하여 충분한 이득을 얻기 어려운 문제점이 있고, 래치로부터 입력되는 신호가 로우상태일 경우 항상 고전위 전압만을 출력함에 따라 제대로 된 출력을 얻기 어렵고 비교동작을 행할 수 없는 문제점이 있다.However, the comparator used in the conventional technique as described above is used in a partial response method, and there is a problem in that it is difficult to obtain sufficient gain due to the offset of the Morse itself, and the signal input from the latch is low. In this case, there is a problem in that it is difficult to obtain a proper output and cannot perform a comparison operation because only a high potential voltage is output.

따라서, 상기에서와 같은 문제점을 해결하기 위한 본 발명의 목적은 미세한 전압 차(수 mV)를 비교할 수 있고 출력이 최적이 될 수 있도록 한 최적의 출력을 갖는 고속 비교기를 제공함에 있다.Accordingly, an object of the present invention for solving the above problems is to provide a high speed comparator having an optimum output that can compare minute voltage differences (several mV) and allow the output to be optimal.

본 발명의 다른 목적은 높은 주파수에서도 동작할 수 있도록 한 최적의 출력을 갖는 고속 비교기를 제공함에 있다.It is another object of the present invention to provide a high speed comparator with an optimum output that allows it to operate even at high frequencies.

도 1 및 도 2는 종래 비교기의 회로 구성도.1 and 2 are circuit configuration diagrams of a conventional comparator.

도 3은 본 발명 최적의 출력을 갖는 고속 비교기의 블럭 구성도.Figure 3 is a block diagram of a high speed comparator having an optimal output of the present invention.

도 4는 도 3에서, 증폭부의 상세 회로도.4 is a detailed circuit diagram of the amplifier in FIG.

도 5는 도 3에서, 래치의 상세 회로도.5 is a detailed circuit diagram of the latch in FIG.

도 6은 도 3에서, 출력부의 상세 회로도.FIG. 6 is a detailed circuit diagram of an output unit in FIG. 3. FIG.

도 7은 도 3에서, 각 부의 입출력 파형도.7 is an input / output waveform diagram of each part in FIG. 3;

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 증폭부200 : 래치100: amplification unit 200: latch

300 : 출력부300: output unit

상기 목적을 달성하기 위한 본 발명 최적의 출력을 갖는 고속 비교기는, 도 3에 도시한 바와 같이, 외부로부터 입력되는 전압을 비교가능한 크기의 레벨로 증폭하는 증폭부(100)와 ; 상기 증폭부(100)를 통해 증폭된 출력값을 저장하는 래치부(200)와 ; 상기 래치부(200)의 출력을 클럭의 상태에 따라 출력 및 이전상태를 유지하도록 하는 출력부(300)로 구성한다.A high speed comparator having an optimal output of the present invention for achieving the above object, as shown in Figure 3, amplifying section 100 for amplifying the voltage input from the outside to a level of comparable magnitude; A latch unit 200 for storing an output value amplified by the amplifier 100; The output of the latch unit 200 is configured as an output unit 300 to maintain the output and the previous state according to the state of the clock.

그리고 상기 출력부(300)는, 도 4에 도시한 바와 같이, 증폭부(100)는 입력되는 두 전압(INP)(INN)값의 차를 구하는 차동증폭기(100a)와 ; 상기 차동증폭기(100a)의 출력에 대하여 버퍼링하는 버퍼(100b)와 ; 상기 버퍼의 바이어스 전압을 조절하여 밀러 캡을 방지하는 바이어스 조절부(100c)로 구성한다.And the output unit 300, as shown in Figure 4, the amplifier 100 is a differential amplifier (100a) for obtaining the difference between the input voltage (INP) (INN) value; A buffer (100b) buffering the output of the differential amplifier (100a); By adjusting the bias voltage of the buffer is configured as a bias control unit (100c) to prevent the Miller cap.

이와 같이 구성된 본 발명의 동작 및 작용 효과에 대하여 상세히 살펴보면 다음과 같다.Looking at the operation and effect of the present invention configured as described in detail as follows.

먼저, 증폭부(100)로 도 7a에서와 같이 서로 다른 값을 갖는 두 전압값(V_INO)(V_INN)을 입력하면 그의 차동증폭기(100a)의 엔모스 트랜지스터(U7)(U8)의 게이트에서 각각 입력받아 두 전압값의 차를 구하고 그 구한 신호를 버퍼(100b)로 출력한다.First, when two voltage values V _INO (V _INN ) having different values are input to the amplifier 100 as shown in FIG. 7A, the gates of the NMOS transistors U7 and U8 of the differential amplifier 100a are input. Receive each of the input to obtain the difference between the two voltage values and outputs the obtained signal to the buffer (100b).

그러면 상기 버퍼(100b)는 차동증폭기(100a)의 출력에 대하여 출력가능한 크기의 레벨을 갖도록 소정의 레벨로 증폭함과 아울러 트랜지스터(U5)(U6)는 밀러 효과(miller effect)에 의해 발생될 수 있는 캐패시터 성분이 커짐으로 인한 스피드 다운을 방지하였다.Then, the buffer 100b may be amplified to a predetermined level so as to have a level that is outputable with respect to the output of the differential amplifier 100a, and the transistors U5 and U6 may be generated by a miller effect. This prevents speed down due to larger capacitor components.

이때 상기 버퍼(100b)의 바이어스 전압은 바이어스 조절부(100c)에서 피모스 트랜지스터와 엔모스 트랜지스터(U10-U16)을 이용하여 조정된다.In this case, the bias voltage of the buffer 100b is adjusted by the PMOS transistor and the NMOS transistors U10 to U16 in the bias control unit 100c.

상기 버퍼(100b)를 통해 버퍼링된 후 그의 출력단(NN)(NP)을 통해 래치부(200)로 출력되는 파형은 도 7b에서와 같다.After being buffered through the buffer 100b, the waveform output to the latch unit 200 through its output terminal NN NP is as shown in FIG. 7B.

이때 래치부(200)로 외부로부터 입력되는 클럭(ph2)이 도 7b에서와 같은 파형으로 입력되는데, 그 입력되는 클럭신호(ph2)가 하이상태일 경우에는 래치부(200)의 전송게이트(PASS1)(PASS2)가 온상태가 되므로 증폭부(100)의 출력단(NN)(NP)으로부터의 전압이 저장부(200b)에 저장되고, 이 저장된 값은 인버터(I1)를 통해 반전된 후 출력부(300)로 전달된다.At this time, the clock ph2 input from the outside to the latch unit 200 is input in the waveform as shown in FIG. 7B. When the input clock signal ph2 is in a high state, the transfer gate PASS1 of the latch unit 200 is high. (PASS2) is turned on, so the voltage from the output terminal NN (NP) of the amplifier 100 is stored in the storage unit 200b, and this stored value is inverted through the inverter I1 and then the output unit. Is passed to 300.

그리고 상기에서 클럭신호(ph2)가 로우상태일 경우에는 전송부(200a)의 전송게이트(PASS1)(PASS2)가 차단동작을 행하여 증폭부(100)의 출력값이 전송되지 않는다.When the clock signal ph2 is in the low state, the transmission gates PASS1 and PASS2 of the transmitter 200a perform a blocking operation so that the output value of the amplifier 100 is not transmitted.

상기 래치부(200)의 인버터(I1)를 거쳐 출력된 래치출력(LOUT)은 출력부(300)의 출력조절부(300a)의 피모스 트랜지스터(MOP2)와 엔모스 트랜지스터(MON1)의 게이트에서 입력받는다.The latch output LOUT output through the inverter I1 of the latch unit 200 is connected to the gates of the PMOS transistor MOP2 and the NMOS transistor MON1 of the output control unit 300a of the output unit 300. Receive input.

이때 상기 출력 조절부(300a)의 피모스 및 엔모스 트랜지스터(MOP1)(MON2) 게이트로 클럭신호(ph2b)(ph2)를 받아 턴온 또는 턴오프 동작을 행하여 출력값을 조절하여 인버터(INV1)(INV2)로 이루어진 래치(300b)로 전달된다.At this time, the PMOS and NMOS transistors MOP1 and MON2 of the output control unit 300a receive clock signals ph2b and ph2 and turn on or turn off to adjust the output value to adjust the output value of the inverter INV1 (INV2). Is delivered to the latch 300b.

그러면 상기 래치(300b)는 출력 조절부(300a)로 입력되는 하이상태의 클럭신호(ph2)가 입력되어 출력값이 조절된 값인 경우에는 출력하고, 로우상태의 클럭신호(ph2)가 입력되어 출력값이 조절되지 않는 경우에는 그 이전의 값을 유지하고 있는다.Then, the latch 300b is output when the high state clock signal ph2 input to the output control unit 300a is input and the output value is adjusted, and the low state clock signal ph2 is input to output the output value. If not adjusted, the previous value is maintained.

이에 따라 도 7c에서와 같은 원하는 출력을 얻게 된다.This results in the desired output as in FIG. 7C.

이상에서와 같이 클럭신호에 따라 조절된 출력값을 전송하거나 그대로 유지하여 원하는 출력값을 얻도록 하였다.As described above, the output value adjusted according to the clock signal is transmitted or maintained to obtain a desired output value.

이와 같은 비교기는 디지탈 브이씨알, HDD의 신호 처리에 사용된다.Such a comparator is used for signal processing of digital VRs and HDDs.

상술한 바와 같이, 본 발명은 미세한 전압 차이도 증폭가능함과 아울러 높은 주파수에서 동작가능하도록 하며, 사용자가 원하는 최적의 출력을 갖도록 한 효과가 있다.As described above, the present invention is capable of operating at high frequencies as well as amplifying minute voltage differences, and has an effect of having an optimum output desired by a user.

Claims

Amplifying means for comparing two input voltage values and amplifying the comparison difference to a level of an outputable magnitude; Latch means for storing an output value amplified by the amplifying means; And an output means for maintaining the output and the previous state according to the state of the clock.

2. The apparatus of claim 1, wherein the amplifying means comprises: a differential amplifier for obtaining a difference between two input voltage values; A buffer buffering the output of the differential amplifier; A high speed comparator having an optimum output, characterized in that the bias control means for adjusting the bias voltage of the buffer to prevent the Miller cap.

2. The apparatus of claim 1, wherein the latching means comprises: transmitting means for transmitting or blocking the output voltage from the amplifying means to the next stage in accordance with a clock signal input from the outside; Storage means for storing a value transmitted through said transmission means; And a reversing means for inverting the value of the storage means and outputting the high speed comparator.

2. The apparatus of claim 1, further comprising: output adjusting means for adjusting an output value in accordance with an output of the latching means and a clock signal from the outside; And a latch for latching an output value of the output adjusting means.