KR19980048202A - How to improve data write time and data wait time in SRAM - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION
에스램에서 데이타 기록 시간, 데이타 대기 시간의 특성 개선 방법How to improve data write time and data wait time in SRAM
2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention
본 발명이 이루고자 하는 기술적 과제는, 데이타 대기 시간이 -5ns 타이밍에서는 라이트 드라이버가 인에이블 되지 않는 방법을 사용하여, 에스램에서 데이타 기록 시간, 데이타 대기 시간의 특성을 개선하는 방법을 제공함.An object of the present invention is to provide a method of improving data write time and data latency in SRAM by using a method in which the write driver is not enabled when the data wait time is -5ns.
3. 발명의 해결방법의 요지3. Summary of Solution to Invention
반도체 메모리 장치의 에스램에서 데이타 기록 시간, 데이타 대기 시간의 특성 개선 방법에 있어서, 데이터 입력 버퍼의 딜레이 체인을 제거하고, 데이타 입력 버퍼의 뒤에 40ns 의 딜레이를 갖는 데이타 트랜지션 디텍터를 첨가하여, 데이타 대기 시간이 -5ns 이상의 타이밍에서는 라이트 드라이버를 디세이블시켜 셀에 라이트 오퍼레이션이 일어나지 않게 하는 방법을 제공함.In the method of improving the characteristics of data write time and data wait time in an SRAM of a semiconductor memory device, a delay chain of a data input buffer is removed, and a data transition detector having a delay of 40 ns is added after the data input buffer to wait for data. Provides a way to disable the write driver to prevent cell write operations at timings above -5 ns.
4. 발명의 중요한 용도4. Important uses of the invention
본 발명은 데이타 대기 시간이 -5ns 타이밍에서는 라이트 드라이버가 인에이블 되지 않는 방법을 사용하여, 에스램에서 데이타 기록 시간, 데이타 대기 시간의 특성을 개선하는 방법으로 사용됨.The present invention is used to improve the characteristics of data write time and data wait time in SRAM by using a method in which the write driver is not enabled when the data wait time is -5ns.
Description
본 발명은 반도체 메모리 장치의 에스램에서 데이타 기록 시간, 데이타 대기 시간의 특성을 개선하는 방법에 관한 것으로, 특히, 에스램에서 데이타 대기 시간이 -5ns의 타이밍에서는 라이트 드라이버가 인에이블 되지 않게 하여, 에스램에서 데이타 기록 시간, 데이타 대기 시간의 특성을 개선하는 방법에 관한 것이다.The present invention relates to a method of improving the characteristics of data write time and data wait time in an SRAM of a semiconductor memory device. In particular, the write driver is not enabled at a timing of -5 ns in an SRAM. The present invention relates to a method of improving the characteristics of data writing time and data waiting time in SRAM.
일반적으로, 반도체 메모리 장치의 SRAM(Static Random Access Memory, 이하 에스램)에서, 데이타 기록 시간(Data Write Time)은 데이타가 들어가고 라이트 인에이블 신호(Write Enable Signal)가 디세이블(Disable)되기까지 셀(Cell)에 정보가 써지는 시간이며, 데이타 대기 시간(Data Hold Time)은 데이타가 들어가고 라이트 인에이블 신호가 디세이블되기까지 셀에 정보가 써지지 않는 시간이다.In general, in a static random access memory (SRAM) of a semiconductor memory device, a data write time is a cell until data enters and a write enable signal is disabled. The information is written in the cell, and the data hold time is a time in which information is not written in the cell until data is input and the write enable signal is disabled.
도 1 은 종래의 데이타 기록 시간, 데이타 대기 시간에 관한 타이밍도이다. 도면을 참조하면, 데이타 기록 시간 시간은 데이타 입력 신호가 들어가고 라이트 인에이블 바(Write Enable Bar, /WE) 신호가 디세이블될 때까지의 40ns 이다. 데이타 대기 시간 시간은 데이타 입력 신호가 들어가고, 라이트 인에이블 바 신호가 디세이블될 때까지의 5ns를 말한다.1 is a timing diagram relating to a conventional data write time and data wait time. Referring to the figure, the data write time time is 40 ns until the data input signal enters and the Write Enable Bar (/ WE) signal is disabled. The data wait time is 5 ns until the data input signal enters and the write enable bar signal is disabled.
도 2 는 종래의 데이타 입력 버퍼에 관한 회로도이다. 종래의 데이타 입력 버퍼는 PMOS 트랜지스터(211, 212), NMOS 트랜지스터(221, 222)와 인버터(231, 232, 233)로 구성되어 있다. 도면을 참조하면, 종래의 데이타 입력 버퍼는 데이타 입력 신호와 라이트 인에이블 바 신호가 입력되어 두 개의 PMOS(211, 212)와 두 개의 NMOS(221, 222) 트랜지스터로 구성된 노아(NOR) 회로를 거치고, 3개의 인버터로 구성된 인버터 체인(231, 232, 233)을 거쳐 DJ신호가 되어 라이트 드라이버로 입력된다.2 is a circuit diagram of a conventional data input buffer. The conventional data input buffer is composed of PMOS transistors 211 and 212, NMOS transistors 221 and 222, and inverters 231, 232 and 233. Referring to the drawings, a conventional data input buffer is a data input signal and a write enable bar signal is input through a NOR circuit consisting of two PMOS (211, 212) and two NMOS (221, 222) transistors Through the inverter chains 231, 232, and 233 consisting of three inverters, the signal is input to the write driver through the DJ signal.
도 3 은 종래의 라이트 드라이버에 관한 회로도이다. 종래의 라이트 드라이버는 노아 게이트(334, 335)와 인버터(323, 344, 345)로 구성되어 있다. 도면을 참조하면, 상기 도 1 의 종래의 데이타 입력 버퍼의 출력인 DJ 신호와 WE2IB 신호가 입력되어, 각각 노아 게이트(334, 335)와 인버터(344, 345)를 거쳐 DB, DBB 신호를 만들어낸다. DB 신호는 데이타 비트 라인(Data Bit Line) 신호이고, DBB 신호는 데이타 비트 라인 바(Data Bit Line Bar)신호이다.3 is a circuit diagram of a conventional write driver. The conventional light driver is composed of Noah gates 334 and 335 and inverters 323, 344 and 345. Referring to the drawings, the DJ signal and the WE2IB signal, which are outputs of the conventional data input buffer of FIG. 1, are inputted to generate DB and DBB signals through the NOR gates 334 and 335 and the inverters 344 and 345, respectively. . The DB signal is a data bit line signal, and the DBB signal is a data bit line bar signal.
도 4 는 종래의 라이트 경로에 관한 회로도이다. 도면을 참조하면, 데이타 입력 신호는 상기 도 1 의 데이타 입력 버퍼(411)를 거쳐 DJ 신호가 되어 상기 도 3 의 라이트 드라이버로 입력되고, 라이트 인에이블 바 신호는 라이트 인에이블 바 버퍼(421)를 거쳐 WE, WE2IB의 두 신호가 상기 도 3 의 라이트 드라이버로 입력된다.4 is a circuit diagram of a conventional light path. Referring to the drawings, the data input signal is a DJ signal through the data input buffer 411 of FIG. 1 and is input to the write driver of FIG. 3, and the write enable bar signal is connected to the write enable bar buffer 421. The two signals WE and WE2IB are input to the write driver of FIG. 3.
도 5 는 종래의 라이트 신호에 관한 타이밍도이다.5 is a timing diagram related to a conventional write signal.
데이타 기록 시간과 데이타 대기 시간의 디자인 타겟(Design Target)이 100ns인 타이밍에서 40ns, -5ns를 갖기 때문에 도 1 의 종래의 데이타 입력 버퍼에서는 데이타 대기 시간의 마진을 확보하기 위하여 3개의 인버터(231, 232, 233)로 딜레이 체인(Delay Chain)을 사용하였는데 이는 데이타 기록 시간의 특성을 나쁘게 하는 단점이 있다.Since the design target of the data writing time and the data waiting time has 40 ns and −5 ns at a timing of 100 ns, the three data input inverters 231 are used in the conventional data input buffer of FIG. Delay chains are used for 232 and 233, which has the disadvantage of deteriorating the characteristics of data writing time.
본 발명이 이루고자 하는 기술적 과제는, 반도체 메모리 장치의 에스램에서 데이타 대기 시간가 -5ns 타이밍에서는 라이트 드라이버(Write Driver)가 인에이블되지 않는 방법을 사용하여, 에스램에서 데이타 기록 시간, 데이타 대기 시간의 특성을 개선하는 방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in terms of data write time and data wait time in an SRAM by using a method in which a write driver is not enabled at a time of -5ns in an SRAM of a semiconductor memory device. It is to provide a method for improving the characteristics.
도 1 은 종래의 데이타 기록 시간, 데이타 대기 시간에 관한 타이밍도1 is a timing diagram relating to a conventional data write time and data wait time.
도 2 는 종래의 데이타 입력 버퍼에 관한 회로도2 is a circuit diagram of a conventional data input buffer.
도 3 은 종래의 라이트 드라이버에 관한 회로도3 is a circuit diagram of a conventional write driver.
도 4 은 종래의 라이트 경로에 관한 회로도4 is a circuit diagram of a conventional light path.
도 5 는 종래의 라이트 신호에 관한 타이밍도5 is a timing diagram related to a conventional write signal.
도 6 은 본 발명에 따른 데이타 입력 버퍼에 관한 회로도6 is a circuit diagram of a data input buffer according to the present invention;
도 7 은 본 발명에 따른 라이트 드라이버에 관한 회로도7 is a circuit diagram of a light driver according to the present invention.
도 8 은 본 발명에 따른 라이트 경로에 관한 회로도8 is a circuit diagram of a light path according to the present invention;
도 9 는 본 발명에 따른 데이타 대기 시간이 -5ns인 신호에 관한 타이밍도9 is a timing diagram for a signal having a data waiting time of -5 ns according to the present invention;
도 10 은 본 발명에 따른 데이타 기록 시간이 40ns인 신호에 관한 타이밍도10 is a timing diagram for a signal having a data writing time of 40 ns according to the present invention.
도 11 은 본 발명에 따른 데이타 기록 시간이 105ns인 신호에 관한 타이밍도11 is a timing diagram for a signal having a data writing time of 105 ns according to the present invention.
도 12 는 본 발명에 따른 데이타 대기 시간이 35ns인 신호에 관한 타이밍도12 is a timing diagram for a signal having a data latency of 35 ns according to the present invention.
*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
811 ... 데이타 입력 버퍼831 ... 데이타 트랜지션 디텍터811 ... data input buffer 831 ... data transition detector
841 ... 5ns 딜레이855 ... 낸드 게이트841 ... 5 ns Delay 855 ... Nand Gate
상기 과제를 달성하기 위한 본 발명은, 반도체 메모리 장치의 에스램 동작 방법에 있어서,The present invention for achieving the above object, in the SRAM operation method of a semiconductor memory device,
데이타 기록 시간, 데이타 대기 시간의 특성 개선을 위하여, 데이타 대기 시간이 -5ns 이상의 타이밍에서는 라이트 드라이버를 디세이블시켜 셀에 라이트 오퍼레이션이 일어나지 않게 하는 것을 특징으로 하는 에스램에서 데이타 기록 및 대기 방법을 제공한다.In order to improve the characteristics of data write time and data wait time, SRAM provides a method of writing and waiting data by disabling the write driver when the data wait time is -5ns or more so that the write operation does not occur in the cell. do.
바람직하게는 상기 에스램의 데이타 입력 버퍼의 딜레이 체인을 제거하여 빠른 데이타 기록 시간 타이밍을 얻을 수 있도록 한다.Preferably, the delay chain of the data input buffer of the SRAM may be eliminated to obtain a fast data write time timing.
상기 에스램의 라이트 경로 회로에서 데이타 입력 버퍼의 뒤에 40ns 의 딜레이를 갖는 데이타 트랜지션 디텍터를 첨가한다.In the write path circuit of the SRAM, a data transition detector having a delay of 40 ns is added after the data input buffer.
상기 에스램의 라이트 드라이버 회로는 라이트 드라이버 인에이블 펄스 동안에만 인에이블된다.The write driver circuit of the SRAM is enabled only during the write driver enable pulse.
상기 데이타 트랜지션 디텍터에서 발생한 출력인 데이타 기록 시간 펄스의 펄스와 라이트 인에이블 신호를 조합하여, 데이타 라이트 인에이블 펄스의 펄스를 만들어낸다.The pulse of the data write enable pulse is generated by combining the pulse of the data write time pulse which is the output generated by the data transition detector and the write enable signal.
상기 데이타 라이트 인에이블 펄스의 펄스와 5ns 딜레이된 데이타 라이트 인에이블 펄스의 펄스를 낸드 게이트에 인가하여, 라이트 드라이버 인에이블 펄스의 펄스를 만들어낸다.A pulse of the data write enable pulse and a 5 ns delayed data write enable pulse are applied to the NAND gate to generate a pulse of the write driver enable pulse.
바람직하게는 상기 라이트 드라이버 인에이블 펄스와 WE2IB 신호를 조합하여 라이트 드라이버를 인에이블 시킴으로서, 에스램에서 데이타 기록 시간, 데이타 대기 시간의 특성을 개선할 수 있다.Preferably, by enabling the write driver by combining the write driver enable pulse and the WE2IB signal, characteristics of data writing time and data waiting time in the SRAM may be improved.
따라서, 본 발명에 따르면, 반도체 메모리 장치의 에스램에서 데이타 대기 시간이 -5ns 타이밍에서는 라이트 드라이버가 인에이블 되지 않는 방법을 사용하여, 에스램에서 데이타 기록 시간, 데이타 대기 시간의 특성을 개선하는 방법을 제공할 수 있다.Therefore, according to the present invention, a method of improving the characteristics of data write time and data wait time in an SRAM by using a method in which a write driver is not enabled at a timing of -5ns in an SRAM of a semiconductor memory device is enabled. Can be provided.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described the present invention in more detail.
도 6 은 본 발명에 따른 데이타 입력 버퍼에 관한 회로도이다. 도면을 참조하면, 본 발명에 따른 데이타 입력 버퍼는 PMOS(611, 612), NMOS(621, 623) 트랜지스터와 인버터(631)로 구성되어 있다. 데이타 입력 입력은 PMOS(611, 612)와 NMOS(621, 622) 트랜지스터로 구성된 노아(NOR) 회로와, 인버터를 거쳐 DJ 신호로 출력되고, 이 DJ 신호는 데이타 트랜지션 디텍터(도 8 의 831)와 라이트 드라이버(도 7 의 회로)로 입력된다. 도 6 에서의 본 발명에 따른 데이타 입력 버퍼 회로는 상기 도 2 의 종래의 데이타 입력 버퍼 회로와 비교하여, 두 개의 인버터를 제거하여 딜레이 체인을 제거함으로서 빠른 데이타 기록 시간 타이밍을 얻을 수 있다.6 is a circuit diagram of a data input buffer according to the present invention. Referring to the drawings, the data input buffer according to the present invention is composed of PMOS (611, 612), NMOS (621, 623) transistor and inverter 631. The data input input is outputted as a DJ signal through a NOR circuit composed of PMOS 611 and 612 and NMOS 621 and 622 transistors, and an inverter, and the DJ signal is connected to a data transition detector (831 in FIG. 8). Input to the write driver (circuit of FIG. 7) Compared to the conventional data input buffer circuit of FIG. 2, the data input buffer circuit according to the present invention in FIG. 6 can obtain fast data write time timing by eliminating the delay chain by eliminating two inverters.
도 7 은 본 발명에 따른 라이트 드라이버에 관한 회로도이다. 도면을 참조하면, 본 발명에 따른 라이트 드라이버는 상기 데이타 입력 버퍼의 출력인 DJ 신호, 라이트 드라이버 인에이블 펄스, WE2IB 신호를 입력으로 하고, 노아 게이트(734, 735, 751)와 인버터(723, 744, 745)로 구성되며, DB(데이타 비트 라인), DBB(데이타 비트 라인 바)의 출력을 갖는다.7 is a circuit diagram of a write driver according to the present invention. Referring to the drawings, the write driver according to the present invention receives the DJ signal, the write driver enable pulse, and the WE2IB signal, which are the outputs of the data input buffer, and the noah gates 734, 735, 751 and the inverters 723, 744. 745, and has outputs of DB (data bit line) and DBB (data bit line bar).
도 8 은 본 발명에 따른 라이트 경로에 관한 회로도이다. 도면을 참조하면, 본 발명에 따른 라이트 경로 회로는 데이타 입력 버퍼(811), 데이타 트랜지션 디텍터(Data Transition Detector, 831), 라이트 인에이블 바 버퍼(821), 5ns 딜레이(841)와 낸드 게이트(851, 855), 인버터(852)를 포함한다. 데이타 트랜지션 디텍터(831)는 40ns의 펄스 폭(Pulse Width)을 갖는다. 상기 데이타 트랜지션 디텍터(831)의 출력 데이타 기록 시간 펄스 신호는 라이트 인에이블(WE)신호와 함께 낸드 게이트(851), 인버터(852)의 입력으로 가해지고, 데이타 라이트 인에이블 펄스 신호로 출력된다. 이 데이타 라이트 인에이블 펄스 신호는 5ns 딜레이되어 DWEP_5N 신호로 출력된다.8 is a circuit diagram of a light path according to the present invention. Referring to the drawings, the write path circuit according to the present invention includes a data input buffer 811, a data transition detector 831, a write enable bar buffer 821, a 5 ns delay 841, and a NAND gate 851. 855, inverter 852. The data transition detector 831 has a pulse width of 40 ns. The output data write time pulse signal of the data transition detector 831 is applied to the input of the NAND gate 851 and the inverter 852 together with the write enable signal WE and output as a data write enable pulse signal. The data write enable pulse signal is delayed 5ns and output as a DWEP_5N signal.
도 9 는 본 발명에 따른 데이타 대기 시간이 -5ns인 신호에 관한 타이밍도이다. 도면을 참조하면, 상기 도 4 의 본 발명에 따른 데이타 입력 버퍼에서, 데이타 입력 신호가 데이타 입력 버퍼(도 8 의 811)에 인가되면, 동위상을 갖는 DJ 신호가 발생하여 데이타 트랜지션 디텍터(도 8 의 831)에 전달되며, DJ의 트랜지션에 의하여, 데이타 기록 시간 펄스라는 40ns 펄스가 발생하고, 이 펄스는 라이트 인에이블의 컨트롤을 받아 도 8 의 낸드 게이트(851), 인버터(852)를 통해 데이타 라이트 인에이블 펄스의 펄스를 발생한다. 데이타 라이트 인에이블 펄스 신호가 5ns 딜레이(841)된 DWEP_5N 신호와 본래의 데이타 라이트 인에이블 펄스 신호가 낸드 게이트(855)에 입력되어, 라이트 드라이버 인에이블 펄스란 펄스를 만들어낸다. 이 라이트 드라이버 인에이블 펄스 펄스는 도 7 의 본 발명에 따른 라이트 드라이버 회로에서, WE2IB 신호와 함께 노아 게이트(751)로 입력되어 라이트 드라이버를 인에이블 시키는데 데이타 대기 시간이 -5ns인 타이밍에서는 하이(High)를 유지하여 라이트 드라이버가 인에이블되지 않게 한다.9 is a timing diagram for a signal having a data waiting time of -5 ns according to the present invention. Referring to the drawings, in the data input buffer according to the present invention of FIG. 4, when a data input signal is applied to the data input buffer (811 in FIG. 8), a DJ signal having an in-phase is generated and the data transition detector (FIG. 8). 831), a 40 ns pulse called a data write time pulse is generated by the transition of the DJ, and the pulse is controlled by the write enable, and the data is transmitted through the NAND gate 851 and the inverter 852 of FIG. Generates a pulse of the write enable pulse. The data write enable pulse signal is inputted to the NAND gate 855 by a DWEP_5N signal having a 5 ns delay 841 and an original data write enable pulse signal, thereby generating a pulse called a write driver enable pulse. The write driver enable pulse pulse is input to the NOR gate 751 together with the WE2IB signal in the write driver circuit according to the present invention of FIG. 7 to enable the write driver. ) To prevent the light driver from being enabled.
도 10 는 본 발명에 따른 데이타 기록 시간이 40ns인 신호에 관한 타이밍도이다. 도면을 참조하면, 데이타 입력 신호는 라이트 인에이블 바보다 40ns 먼저 인가되며, 데이타 기록 시간 펄스 신호는 40ns동안 하이가 유지되고, 이 신호와 라이트 인에이블 신호가 도 8 의 본 발명에 따른 라이트 경로 회로에서, 낸드 게이트(851)와 인버터(852)를 통해 데이타 라이트 인에이블 펄스의 40ns 펄스가 만들어진다. 이 신호가 5ns 동안 딜레이(841)되어 DWEP_5N 펄스가 만들어지고, 데이타 라이트 인에이블 펄스, DWEP_5N 신호는 낸드 게이트(855)에 입력되어 라이트 드라이버 인에이블 펄스의 35ns 펄스가 생성된다. 이 라이트 드라이버 인에이블 펄스 신호는 WE2IB 신호와 조합되어 도 7 의 노아 게이트(751), 인버터(752)를 통해 라이트 드라이버를 인에이블하는 신호를 만들어내어, DJ가 DB, DBB 라인을 35ns동안 드라이브하게 된다.10 is a timing chart of a signal having a data writing time of 40 ns according to the present invention. Referring to the figure, the data input signal is applied 40 ns before the write enable bar, the data write time pulse signal is kept high for 40 ns, and this and the write enable signal are the write path circuit according to the present invention of FIG. At 40 ns pulses of data write enable pulses are generated via NAND gate 851 and inverter 852. This signal is delayed 841 for 5 ns to generate a DWEP_5N pulse, and the data write enable pulse, the DWEP_5N signal, is input to the NAND gate 855 to generate a 35 ns pulse of the write driver enable pulse. This write driver enable pulse signal is combined with the WE2IB signal to generate a signal to enable the light driver through the Noah gate 751 and inverter 752 of FIG. 7, allowing the DJ to drive the DB and DBB lines for 35ns. do.
도 11 은 본 발명에 따른 데이타 기록 시간이 105ns인 신호에 관한 타이밍도이다. 도면을 참조하면, 도 11 의 본 발명에 따른 데이타 기록 시간이 105ns인 신호에 관한 타이밍도에서도 동작은 도 9 의 경우와 같다.Fig. 11 is a timing chart of a signal having a data writing time of 105 ns according to the present invention. Referring to the drawings, the operation in the timing diagram for the signal with the data writing time of 105 ns according to the present invention shown in Fig. 11 is the same as that of Fig. 9.
도 12 는 본 발명에 따른 데이타 대기 시간이 35ns인 신호에 관한 타이밍도이다. 도면을 참조하면, 도 12 의 본 발명에 따른 데이타 대기 시간이 35ns인 신호에 관한 타이밍도에서는 데이타 입력 버퍼와 라이트 드라이버가 디세이블되어 라이트 오퍼레이션이 일어나지 않도록 한다.12 is a timing diagram of a signal having a data waiting time of 35 ns according to the present invention. Referring to the drawings, in the timing diagram of a signal having a data waiting time of 35 ns according to the present invention of FIG.
본 발명이 상기 실시 예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야의 통상적 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit of the present invention.
상술한 바와 같이 본 발명에 따르면, 반도체 메모리 장치의 에스램에서 데이타 대기 시간가 -5ns 타이밍에서는 라이트 드라이버가 인에이블되지 않는 방법을 사용하여, 에스램에서 데이타 기록 시간, 데이타 대기 시간의 특성을 개선하는 방법을 제공할 수 있다.As described above, according to the present invention, by using a method in which the write driver is not enabled at the -5ns timing of the SRAM of the semiconductor memory device, the characteristics of the data write time and the data latency are improved in the SRAM. It may provide a method.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |