KR19980045609A - Electrostatic discharge circuit - Google Patents
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Abstract
본 발명은 패드를 통해 정전기를 방전시키기 위한 반도체 메모리 장치의 정전기 방전회로에 관한 것으로, 본 발명의 목적은 입출력 패드를 통해 정전기를 방전시킬 수 있는 정전기 방전회로를 제공함에 있다. 이러한 목적을 달성하기 위한 본 발명의 기술적 사상에 따르면, 데이타 출력 버퍼로 부터 출력되는 구동신호에 응답하여 풀업 및 풀다운동작을 수행하는 입출력회로와, 상기 입출력회로의 출력단자에 접속된 입출력 패드를 구비하는 반도체 메모리 장치의 정전기 방전회로는 상기 구동신호가 인가되는 구동라인에 차아지되는 정전기를 방전시키기 위하여, 상기 입출력 패드와 상기 구동라인사이에 접속되는 다이오우드 특성의 트랜지스터를 구비함을 특징으로 한다.The present invention relates to an electrostatic discharge circuit of a semiconductor memory device for discharging static electricity through a pad, and an object of the present invention is to provide an electrostatic discharge circuit capable of discharging static electricity through an input / output pad. According to the technical idea of the present invention for achieving the above object, an input / output circuit for performing pull-up and pull-down operations in response to a drive signal output from a data output buffer, and an input / output pad connected to an output terminal of the input / output circuit. The electrostatic discharge circuit of the semiconductor memory device may include a transistor having a diode characteristic connected between the input / output pad and the driving line in order to discharge static electricity charged on the driving line to which the driving signal is applied.
Description
본 발명은 패드를 통해 정전기를 방전시키기 위한 반도체 메모리 장치의 정전기 방전회로에 관한 것이다.The present invention relates to an electrostatic discharge circuit of a semiconductor memory device for discharging static electricity through a pad.
일반적으로, 독출(Read)되는 데이타는 데이타 출력버퍼를 통해 레벨변화시킨후 입출력 패드를 통해 외부로 전송시키는데, 이때 데이타 출력버퍼와 패드사이에 입출력회로를 사용한다. 이러한 입출력회로는 도 1b에 도시된 바와 같이, 전원전압 VCC2와 접지전압 GND2사이에 채널이 직렬로 접속된 엔모오스 트랜지스터들 T1, T2과, 패드(101)와 접속되는 피모오스 트랜지스터 T2로 구성된다.In general, the read data is level-changed through the data output buffer and then transmitted to the outside through the input / output pad. An input / output circuit is used between the data output buffer and the pad. This input / output circuit is composed of enMOS transistors T1 and T2 having a channel connected in series between the power supply voltage VCC2 and ground voltage GND2, and a PMOS transistor T2 connected to the pad 101, as shown in FIG. .
한편, 데이타 출력버퍼(100)를 도시한 도 1a를 살펴보면, 상기 데이타 출력 버퍼(100)로 부터 출력되는 입출력 패드 구동신호인 DOU, DOD,에 의해 입출력패드(101)를 구동시키는 구조를 가지고 있다. 이러한 구동신호들 DOU, DOD,은 각기 전술한 트랜지스터들 T1T3의 게이트를 통해 입력된다. 전술한 구조에서, 노이즈 방지등의 이유로 데이타 출력버퍼(100)와 입출력 패드(101)의 파워 소오스가 각기 다름을 알 수 있다. 즉 데이타 출력버퍼(100)는 VCC1, GND1에 의해 구동되고, 상기 입출력 패드(101)는 VCC2, GND2에 의해 구동됨에 의해 서로 분리되어 있는 관계로 입출력 패드 구동 신호인 DOU, DOD,에 차아지되어 있던 정전기가 패드(101)쪽으로 방전될 수 있는 경로를 갖고 있지 못하기에 입출력 패드 구동 신호 DOU, DOD,가 인가되는 상기 트랜지스터들 T1T3의 게이트 옥사이드가 파괴되는 현상이 발생된다.Meanwhile, referring to FIG. 1A illustrating the data output buffer 100, DOU, DOD, and I / O pad driving signals output from the data output buffer 100 may be described. Has a structure for driving the input / output pad 101. These driving signals DOU, DOD, Are respectively input through the gates of the transistors T1T3 described above. In the above-described structure, it can be seen that the power sources of the data output buffer 100 and the input / output pad 101 are different from each other for noise prevention. That is, since the data output buffer 100 is driven by VCC1 and GND1 and the input / output pad 101 is separated by each other by being driven by VCC2 and GND2, the input / output pad driving signals DOU, DOD, I / O pad drive signals DOU, DOD, because the static electricity that is charged on the battery does not have a path for discharging toward the pad 101. The gate oxide of the transistors T1T3 to which the transistor is applied is destroyed.
전술한 문제점을 해결하기 위한 본 발명의 목적은 입출력 패드를 통해 정전기를 방전시킬 수 있는 정전기 방전회로를 제공함에 있다.An object of the present invention for solving the above problems is to provide an electrostatic discharge circuit capable of discharging static electricity through the input and output pads.
본 발명의 다른 목적은 칩의 신뢰성을 향상시킬 수 있는 정전기 방전회로를 제공함에 있다.Another object of the present invention is to provide an electrostatic discharge circuit which can improve the reliability of the chip.
도 1a와 도 1b는 종래기술에 따라 패드와 접속되는 입출력회로를 나타낸 도면이고,1A and 1B illustrate an input / output circuit connected to a pad according to the related art.
도 2a와 도 2b는 종래기술에 따라 구현되는 정전기 방전회로 및 입출력회로를 나타낸 도면이다.2A and 2B illustrate an electrostatic discharge circuit and an input / output circuit implemented according to the prior art.
전술한 목적을 달성하기 위한 본 발명의 기술적 사상에 따르면, 데이타 출력 버퍼로 부터 출력되는 구동신호에 응답하여 풀업 및 풀다운동작을 수행하는 입출력회로와, 상기 입출력회로의 출력단자에 접속된 입출력 패드를 구비하는 반도체 메모리 장치의 정전기 방전회로는 상기 구동신호가 인가되는 구동라인에 차아지되는 정전기를 방전시키기 위하여, 상기 입출력 패드와 상기 구동라인사이에 접속되는 다이오우드 특성의 트랜지스터를 구비함을 특징으로 한다.According to the technical idea of the present invention for achieving the above object, the input and output circuit for performing the pull-up and pull-down operation in response to the drive signal output from the data output buffer and the input and output pads connected to the output terminal of the input and output circuit The electrostatic discharge circuit of the semiconductor memory device includes a transistor having a diode characteristic connected between the input / output pad and the drive line to discharge static electricity charged on the drive line to which the drive signal is applied. .
이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명할 것이다. 또한, 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In addition, it should be noted that like elements and parts in the drawings represent the same numerals wherever possible.
도 2는 본 발명에 따라 구현된 정전기 방지회로를 도시한 도면이다.2 is a diagram illustrating an antistatic circuit implemented according to the present invention.
도 2a 참조하면, 종래와 동일 데이타 출력버퍼(100)와 구동신호들, DOU, DOD이 도시되어 있고, 이러한 신호들을 입력으로 하는 입출력회로도 동일한 상태에서 상기 입출력 패드(101)에 각기 접속된 소오스와, 상기 구동신호들, DOU, DOD과 접속되는 드레인과, 상기 접지전압 GND2와 접속되는 게이트를 구비하는 엔모오스 트랜지스터들 T4T6을 더 구비한다. 이러한 트랜지스터들 T4T6은 상기 신호들, DOU, DOD이 인가되는 구동라인에 차아지 되어 있던 전하가 직접 상기 패드(101)로 방전될 수 있는 경로를 형성하는 것이다. 즉, 기존의 입출력패드(101)에 사용되던 상기 신호들, DOU, DOD에 의해 입력단 트랜지스터들 T1,T2,T3의 게이트 유전막이 파괴되던 현상을 방지할 수 있게 되었다.2A, the same data output buffer 100 and driving signals as in the prior art , DOU and DOD are shown, and the source and the driving signals connected to the input / output pad 101 respectively in the same state as the input / output circuit for inputting these signals. And enMOS transistors T4T6 having a drain connected to the DOU and the DOD and a gate connected to the ground voltage GND2. These transistors T4T6 are the signals , The charges charged in the driving line to which the DOU and the DOD are applied are directly formed to discharge the pads 101. That is, the signals used in the conventional input / output pad 101 , DOU and DOD prevent the gate dielectric films of the input transistors T1, T2, and T3 from being destroyed.
상기 트랜지스터들 T4T6의 구체적인 동작은 다음과 같다. 우선 상기 신호들, DOU, DOD이 인가되는 라인에 포지티브 차아지(Positive charge)가 유입되면, 고농도 엔형 불순물영역으로 형성되는 드레인과 피형 웰사이에 순방향으로 다이오우드 방전하며, 네가티브 차아지(Negative charge)가 유입되면 상기 드레인에 역방향 전계가 걸리게 되어 순간적인 많은 에너지를 받게되나 상기 드레인과 소오스사이의 펀치쓰루(Punch-through)에 의해 방전이 이루어지고, 또한 소오스와 웰이 공통으로 되어 있어 기생 바이폴라 NPN 트랜지스터 동작이 이루어진다.Specific operations of the transistors T4T6 are as follows. First of all the signals Positive charge flows into a line to which DOU and DOD are applied, and diode discharges in a forward direction between a drain and a well formed as a high concentration en-type impurity region, and a negative charge flows in the forward direction. A reverse electric field is applied to the drain to receive a large amount of instantaneous energy, but discharge is caused by the punch-through between the drain and the source, and the source and the well are common so that the parasitic bipolar NPN transistor operation is performed. .
전술한 바와 같이, 본 발명은 입출력 패드를 통해 정전기를 방전시킬 수 있는 이점을 가진다. 또한, 본 발명은 칩의 신뢰성을 향상시킬 수 있는 이점을 가진다.As described above, the present invention has the advantage of being able to discharge static electricity through the input and output pads. In addition, the present invention has the advantage that can improve the reliability of the chip.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960063812A KR19980045609A (en) | 1996-12-10 | 1996-12-10 | Electrostatic discharge circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960063812A KR19980045609A (en) | 1996-12-10 | 1996-12-10 | Electrostatic discharge circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19980045609A true KR19980045609A (en) | 1998-09-15 |
Family
ID=66521553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960063812A KR19980045609A (en) | 1996-12-10 | 1996-12-10 | Electrostatic discharge circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19980045609A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100688531B1 (en) * | 2005-02-14 | 2007-03-02 | 삼성전자주식회사 | Tolerant input/output circuit being free from ESD voltage |
-
1996
- 1996-12-10 KR KR1019960063812A patent/KR19980045609A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100688531B1 (en) * | 2005-02-14 | 2007-03-02 | 삼성전자주식회사 | Tolerant input/output circuit being free from ESD voltage |
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