KR19980040671A

KR19980040671A - Salicide Formation Method of Semiconductor Device

Info

Publication number: KR19980040671A
Application number: KR1019960059895A
Authority: KR
Inventors: 이은하; 배대록
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-11-29
Filing date: 1996-11-29
Publication date: 1998-08-17

Abstract

반도체 장치의 살리사이드 형성 방법이 개시되어 있다. 본 발명은 실리콘 기판상에 게이트 산화막 및 게이트 전극을 형성하는 단계와, 게이트 전극의 측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 마스크로 상기 실리콘 기판의 전면에 불순물을 이온 주입하여 소오스/드레인 영역을 형성하는 단계와, 상기 게이트 전극의 상부 및 상기 소오스/드레인 영역의 상부에 금속 실리사이드막을 형성하는 단계와, 상기 금속 실리사이드막의 표면에만 선택적으로 식각 저지층을 형성하는 단계와, 상기 결과물상에 절연층을 형성하는 단계를 포함한다. 본 발명에 의하면, 게이트 전극의 상부에서 과도 식각되는 현상을 방지할 수 있고, 따라서 콘택 저항이 증가하는 것을 방지할 수 있다.A method of forming a salicide of a semiconductor device is disclosed. The present invention provides a method of forming a gate oxide film and a gate electrode on a silicon substrate, forming a spacer on sidewalls of the gate electrode, and ion / implanting impurities on the entire surface of the silicon substrate using the spacer as a mask so as to provide source / drain regions. Forming a metal silicide layer on the gate electrode and on the source / drain regions, selectively forming an etch stop layer on only the surface of the metal silicide layer, and insulating the resultant Forming a layer. According to the present invention, the phenomenon of over-etching on the upper portion of the gate electrode can be prevented, and therefore, the increase in contact resistance can be prevented.

Description

Salicide Formation Method of Semiconductor Device

본 발명은 반도체 장치의 살리사이드(salicide: self-aligned silicide) 형성 방법에 관한 것으로, 특히 게이트 전극과 소오스/드레인 영역간의 콘택 형성을 위한 콘택홀 식각시에 식각 선택비를 향상시킬 수 있는 반도체 장치의 살리사이드 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a salicide (self-aligned silicide) of a semiconductor device, and in particular, a semiconductor device capable of improving an etching selectivity during contact hole etching for forming a contact between a gate electrode and a source / drain region. It relates to a method of forming a salicide of.

일반적으로, 고속도의 반도체 소자를 구성하기 위하여는 게이트 전극과 소오스/드레인 영역의 면저항과 콘택 저항을 감소시켜야 한다. 이를 위하여, 게이트 전극과 소오스/드레인 영역에만 선택적으로 비저항이 낮은 실리사이드(silicide)를 형성시키는 살리사이드 공정이 널리 사용되고 있다. 비저항이 낮은 실리사이드중에서 특히 TiSi₂는 그 형성이 용이하고 비저항이 14 ∼ 17 μΩ㎝로 낮아 주로 이용되고 있는 물질이다. 여기서, 종래의 살리사이드 형성 방법을 설명한다.In general, in order to construct a high-speed semiconductor device, the sheet resistance and contact resistance of the gate electrode and the source / drain regions should be reduced. For this purpose, a salicide process for forming silicide with low resistivity selectively in the gate electrode and the source / drain regions is widely used. Among the silicides having low specific resistance, TiSi ₂ is particularly easy to form and has a low specific resistance of 14 to 17 µΩcm. Here, the conventional salicide formation method is demonstrated.

도 1 내지 도 4는 종래 기술에 의한 반도체 장치의 살리사이드 형성 방법을 설명하기 위한 단면도들이다.1 to 4 are cross-sectional views illustrating a salicide forming method of a semiconductor device according to the prior art.

도 1을 참조하면, 실리콘 기판(1)의 액티브 영역 상에 게이트 산화막 및 게이트 전극(7)을 형성한다. 상기 게이트 전극(7)은 폴리실리콘막을 이용하여 형성한다. 이어서, 상기 게이트 전극(7)의 측벽에 스페이서(9)를 형성한다. 상기 스페이서(9)는 실리콘 질화막을 이용한다. 이어서, 상기 스페이서(9)를 마스크로 상기 기판(1)의 전면에 불순물을 이온 주입하여 소오스/드레인 영역(11)을 형성한다.Referring to FIG. 1, a gate oxide film and a gate electrode 7 are formed on an active region of a silicon substrate 1. The gate electrode 7 is formed using a polysilicon film. Subsequently, spacers 9 are formed on sidewalls of the gate electrode 7. The spacer 9 uses a silicon nitride film. Subsequently, an impurity is implanted into the entire surface of the substrate 1 using the spacer 9 as a mask to form a source / drain region 11.

도 2를 참조하면, 상기 결과물 전면에 실리사이드용 금속막(15), 예컨대 Ti막을 형성한다. 이렇게 되면, 상기 실리사이드용 금속막(15)은 실리콘 기판(1)의 소오스/드레인 영역(11)의 표면 및 게이트 전극(7)의 표면 상에 형성된다.Referring to FIG. 2, a silicide metal film 15, for example, a Ti film, is formed on the entire surface of the resultant product. In this case, the silicide metal film 15 is formed on the surface of the source / drain region 11 of the silicon substrate 1 and the surface of the gate electrode 7.

도 3을 참조하면, 상기 실리콘 기판(1) 및 게이트 전극(7)을 구성하고 있는 실리콘과 금속막(15)을 급속 열처리(rapid thermal processing)하여 실리사이드화 반응이 일어나도록 한다. 이렇게 되면, 상기 게이트 전극(7)의 상면, 소오스/드레인 영역(11)상에 금속 실리사이드막(17), 예컨대 TiSi₂막이 형성된다. 이어서, 상기 미반응된 금속막(15)을 습식 식각에 의하여 제거하여 반도체 장치의 살리사이드 구조를 형성한다.Referring to FIG. 3, the silicon substrate 1 and the gate electrode 7 are rapidly thermally treated with silicon and the metal film 15 so that a silicide reaction occurs. In this case, a metal silicide film 17, for example, a TiSi ₂ film, is formed on the top surface of the gate electrode 7 and on the source / drain regions 11. Subsequently, the unreacted metal film 15 is removed by wet etching to form a salicide structure of the semiconductor device.

도 4를 참조하면, 상기 결과물상에 절연막 예를 들면 산화막을 증착하여 평탄화된 절연막(20)을 형성한 후, 사진 식각 공정을 이용하여 상기 게이트 전극(7) 상부의 금속 실리사이드막(17) 및 상기 소오스/드레인 영역(11) 상부의 금속 실리사이드막(17)을 일부 노출시키기 위한 콘택홀(h1)을 형성한다.Referring to FIG. 4, an insulating film, for example, an oxide film is deposited on the resultant to form a planarized insulating film 20, and then a metal silicide film 17 on the gate electrode 7 is formed by a photolithography process. A contact hole h1 is formed to partially expose the metal silicide layer 17 on the source / drain region 11.

그러나, 상기한 종래 기술이 의한 방법을 이용하면, 사진 식각 공정을 이용한 콘택홀 형성시에, 실리콘 기판상에서 게이트 전극 부분과 소오스/드레인 영역간의 단차에 의하여 게이트 전극의 상부에서 과도 식각되고, 이 때 게이트 전극의 상부에 있는 TiSi₂막이 전부 식각되어 콘택 저항을 증가시키는 문제를 발생시킨다.However, using the above-described method according to the prior art, at the time of forming a contact hole using a photolithography process, an excessive etching is performed on the upper portion of the gate electrode by the step between the gate electrode portion and the source / drain region on the silicon substrate. The TiSi ₂ film on top of the gate electrode is all etched, causing a problem of increasing contact resistance.

따라서, 본 발명의 기술적 과제는 상술한 문제점을 해결할 수 있는 반도체 장치의 살리사이드 형성 방법을 제공하는 데 있다.Therefore, the technical problem of this invention is providing the salicide formation method of the semiconductor device which can solve the above-mentioned problem.

도 5 내지 도 9는 본 발명에 의한 반도체 장치의 살리사이드 형성 방법을 설명하기 위한 단면도들이다.5 to 9 are cross-sectional views illustrating a salicide forming method of a semiconductor device according to the present invention.

상기 기술적 과제를 달성하기 위하여 본 발명은 실리콘 기판상에 게이트 산화막 및 게이트 전극을 형성하는 단계와, 게이트 전극의 측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 마스크로 상기 실리콘 기판의 전면에 불순물을 이온 주입하여 소오스/드레인 영역을 형성하는 단계와, 상기 게이트 전극의 상부 및 상기 소오스/드레인 영역의 상부에 금속 실리사이드막을 형성하는 단계와, 상기 금속 실리사이드막의 표면에만 선택적으로 식각 저지층을 형성하는 단계와, 상기 결과물상에 절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 살리사이드 형성 방법을 제공한다.In order to achieve the above technical problem, the present invention provides a method of forming a gate oxide film and a gate electrode on a silicon substrate, forming a spacer on sidewalls of the gate electrode, and applying impurities to the entire surface of the silicon substrate using the spacer as a mask. Forming a source / drain region by ion implantation, forming a metal silicide layer on the gate electrode and an upper portion of the source / drain region, and selectively forming an etch stop layer only on a surface of the metal silicide layer And forming an insulating layer on the resultant.

바람직하게는, 상기 금속 실리사이드막은 TiSi₂막, CoSi₂막 또는 NiSi막으로 이루어지고, 상기 식각 저지층은 W막으로 이루어진다.Preferably, the metal silicide film is made of a TiSi ₂ film, a CoSi ₂ film, or a NiSi film, and the etch stop layer is made of a W film.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 5를 참조하면, 실리콘 기판(51)의 액티브 영역 상에 게이트 산화막 및 게이트 전극(57)을 형성한다. 상기 게이트 전극(57)은 폴리실리콘막을 이용하여 형성한다. 이어서, 상기 게이트 전극(57)의 측벽에 스페이서(59)를 형성한다. 상기 스페이서(59)는 실리콘 질화막을 이용한다. 이어서, 상기 스페이서(59)를 마스크로 상기 기판(51)의 전면에 불순물을 이온 주입하여 소오스/드레인 영역(61)을 형성한다.Referring to FIG. 5, a gate oxide film and a gate electrode 57 are formed on an active region of the silicon substrate 51. The gate electrode 57 is formed using a polysilicon film. Subsequently, spacers 59 are formed on sidewalls of the gate electrode 57. The spacer 59 uses a silicon nitride film. Subsequently, an impurity is implanted into the entire surface of the substrate 51 using the spacer 59 as a mask to form a source / drain region 61.

도 6을 참조하면, 상기 결과물 전면에 실리사이드용 금속막(65), 예컨대 Ti막을 형성한다. 이렇게 되면, 상기 실리사이드용 금속막(65)은 실리콘 기판(51)의 소오스/드레인 영역(51)의 표면 및 게이트 전극(57)의 표면 상에 형성된다.Referring to FIG. 6, a silicide metal film 65, for example, a Ti film, is formed on the entire surface of the resultant product. In this case, the silicide metal film 65 is formed on the surface of the source / drain region 51 of the silicon substrate 51 and the surface of the gate electrode 57.

도 7을 참조하면, 상기 실리콘 기판(51) 및 게이트 전극(57)을 구성하고 있는 실리콘과 금속막(65)을 급속 열처리(rapid thermal processing)하여 실리사이드화 반응이 일어나도록 한다. 이렇게 되면, 상기 게이트 전극(57)의 상면, 소오스/드레인 영역(61)상에 금속 실리사이드막(67), 예컨대 TiSi₂막이 형성된다. 이어서, 상기 미반응된 금속막(65)을 습식 식각에 의하여 제거하여 반도체 장치의 살리사이드 구조를 형성한다.Referring to FIG. 7, a silicidation reaction may occur by rapid thermal processing of the silicon and the metal layer 65 constituting the silicon substrate 51 and the gate electrode 57. In this case, a metal silicide film 67, for example, a TiSi ₂ film, is formed on the top surface of the gate electrode 57 and the source / drain regions 61. Subsequently, the unreacted metal film 65 is removed by wet etching to form a salicide structure of the semiconductor device.

여기서, 상기 금속 실리사이드막(67)은 TiSi₂막에만 한정되는 것은 아니며, CoSi₂막, NiSi막 등을 형성하는 것도 가능하다.Here, the metal silicide film 67 is not limited to the TiSi ₂ film, and it is also possible to form a CoSi ₂ film, a NiSi film, or the like.

도 8을 참조하면, 상기 금속 실리사이드막(67)의 표면에만 선택적으로 식각 저지층(70), 예컨대 W막을 증착한다.Referring to FIG. 8, an etch stop layer 70, for example, a W film is selectively deposited only on the surface of the metal silicide layer 67.

도 9를 참조하면, 상기 결과물상에 절연막 예를 들면 산화막을 증착하여 평탄화된 절연막(80)을 형성한 후, 사진 식각 공정을 이용하여 상기 게이트 전극(57) 상부의 식각 저지층(70) 및 상기 소오스/드레인 영역(61) 상부의 식각 저지층(70)을 일부 노출시키기 위한 콘택홀(h2)을 형성한다. 이 때, 상기 절연막(80)을 구성하는 산화막과 상기 식각 저지층(70)을 구성하는 W막과의 식각 선택비가 상당히 높으므로, 실리콘 기판(51)상에서 게이트 전극(57) 부분과 소오스/드레인 영역(61)간에 단차가 있어도 상기 콘택홀(h2)을 형성하기 위한 식각 공정시에 상기 식각 저지층(70)에 의하여 상기 게이트 전극(57)의 상부에서 과도 식각될 염려가 없다.Referring to FIG. 9, an insulating film, for example, an oxide film is deposited on the resultant to form a planarized insulating film 80, and then, using a photolithography process, an etch stop layer 70 and an upper portion of the gate electrode 57. A contact hole h2 is formed to partially expose the etch stop layer 70 on the source / drain region 61. At this time, since the etching selectivity between the oxide film constituting the insulating film 80 and the W film constituting the etch stop layer 70 is very high, the gate electrode 57 portion and the source / drain on the silicon substrate 51 are large. Even if there is a step between the regions 61, there is no fear of over-etching the upper portion of the gate electrode 57 by the etch stop layer 70 during the etching process for forming the contact hole h2.

따라서, 각각 단차가 큰 영역에서 콘택홀(h2)을 형성하기 위한 식각 공정을 동시에 행하여도 게이트 전극(57) 상부의 금속 실리사이드막(70)이 소모되는 것을 방지할 수 있다.Therefore, even when the etching process for forming the contact hole h2 is simultaneously performed in each region having a large step, it is possible to prevent the metal silicide layer 70 on the gate electrode 57 from being consumed.

상술한 바와 같이 본 발명에 의하면, 게이트 전극 및 소오스/드레인 영역에만 선택적으로 식각 저지층을 형성함으로써, 단차를 가지는 영역에서 콘택 형성을 위한 식각 공정시에 식각 선택비를 향상시키게 되어, 게이트 전극의 상부에서 과도 식각되는 현상을 방지할 수 있고, 따라서 콘택 저항이 증가하는 것을 방지할 수 있다.As described above, according to the present invention, the etch stop layer is selectively formed only in the gate electrode and the source / drain regions, thereby improving the etch selectivity during the etching process for forming the contact in the stepped region. It is possible to prevent the phenomenon of over-etching at the top, and thus to increase the contact resistance.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.The present invention has been described in detail with reference to preferred embodiments, but the present invention is not limited to the above embodiments, and various modifications can be made by those skilled in the art within the scope of the technical idea of the present invention. Do.

Claims

Forming a gate oxide film and a gate electrode on the silicon substrate;

Forming a spacer on sidewalls of the gate electrode;

Implanting impurities into the entire surface of the silicon substrate using the spacers as a mask to form source / drain regions;

Forming a metal silicide layer on the gate electrode and on the source / drain region;

Selectively forming an etch stop layer only on a surface of the metal silicide layer;

Forming an insulating layer on the resultant.

The method of forming a salicide of a semiconductor device according to claim 1, wherein the metal silicide film is made of a TiSi ₂ film, a CoSi ₂ film, or a NiSi film.

The method of claim 1, wherein the etch stop layer comprises a W film.