KR19980036696A - Boot-strap circuit - Google Patents

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Abstract

본 발명은 부트-스트랩프 회로에 관한 것으로, 종래에는 두 개의 제어신호단을 사용하여 제어신호를 번갈아 가면서 고전위 전압과 저전위 전압을 주게함으로써 전원전압을 승압하게 하였으나, 승압한 전압의 타이밍이 짧아 안정된 전압제공이 되지 않고, 또한 승압된 출력전압의 역흐름을 막을 수 없는 문제점이 있었던 바, 본 발명에서는 상기 제어신호를 하나만 사용하여 주변회로 구성의 복잡함을 줄이고, 지연회로를 이용하여 순차적으로 승압함으로써, 안정된 전압을 제공하고, 또한 N-모스 트랜지스터의 온/오프를 이용하여 출력전압의 역흐름을 막는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a boot-strap circuit. In the related art, a power supply voltage is boosted by alternating a control signal using two control signal stages to give a high potential voltage and a low potential voltage. The short and stable voltage is not provided, and there is a problem in that the reverse flow of the boosted output voltage cannot be prevented. In the present invention, only one control signal is used to reduce the complexity of the peripheral circuit configuration, and the delay circuit is sequentially used. By stepping up, a stable voltage is provided, and the on / off of the N-MOS transistor is used to prevent the reverse flow of the output voltage.

Description

부트-스트랩프 회로Boot-strap circuit

본 발명은 부트-스트랩프 회로(Boot-strap Circuit)에 관한 것으로, 특히 하나의 제어신호를 사용하여 제어신호수를 줄이고, 지연회로를 이용하여 순차적으로 승압(Boosting)을 하는 부트-스트랩프 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a boot-strap circuit, and more particularly, to a boot-strap circuit that reduces the number of control signals by using one control signal and sequentially boosts by using a delay circuit. It is about.

도 1은 종래 부트-스트랩프 회로의 구성도로서, 이에 도시된 바와 같은 제어전압을 인가하는 제1 제어신호단(P1)과; 상기 제1 제어신호단(P1)의 제어전압과 반대의 전압레벨을 인가하는 제2 제어신호단(P2)과; 전원전압(Vcc)이 공통으로 N-모스 트랜지스터(NM1, NM2, NM3, NM4 : 이하 N-모스)의 소오스(S)에 연결되어 있고, 상기 N-모스(NM1, NM4)의 게이트(G)는 상기 전원전압(Vcc)에 연결되어 있으며, 상기 N-모스(NM1, NM2)의 드레인(D)과 상기 N-모스(NM3)의 게이트(G)와 콘덴서(C1)와 출력(Output)이 연결되어 있고, 상기 N-모스(NM3, NM4)의 드레인(D)과 상기 N-모스(NM2)의 게이트(G)와 콘덴서(C2)가 연결되어 있으며, 또한 상기 콘덴서(C1)는 상기 제1 신호단(P1)과 연결되어 있고, 콘덴서(C2)는 상기 제2 신호단(P2)과 연결되어 있는 회로로 구성된 것으로, 이와 같이 구성된 종래 회로의 동작과정을 설명한다.1 is a configuration diagram of a conventional boot-strap circuit, and includes a first control signal stage P1 for applying a control voltage as shown therein; A second control signal terminal (P2) for applying a voltage level opposite to the control voltage of the first control signal terminal (P1); The power supply voltage Vcc is commonly connected to the source S of the N-MOS transistors NM1, NM2, NM3, and NM4 (hereinafter, N-MOS), and the gate G of the N-MOS NM1, NM4 is provided. Is connected to the power supply voltage (Vcc), the drain (D) of the N-MOS (NM1, NM2), the gate (G), the capacitor (C 1 ) and the output (Output) of the N-MOS (NM3) Is connected, the drain (D) of the N-MOS (NM3, NM4), the gate (G) and the capacitor (C 2 ) of the N-MOS (NM2) is connected, and the capacitor (C 1 ) Is connected to the first signal terminal (P1), the capacitor (C 2 ) is composed of a circuit connected to the second signal terminal (P2), it will be described the operation of the conventional circuit configured as described above.

먼저, 제1 제어신호단(P1)으로부터 제어전압으로 고전위 전압(Vcc : 이하 Cv)이 인가되면, 콘덴서(C1)에서 순간적으로 충전펌핑(Charging Pumping)이 되어 N-모스(NM1)에서 소모되어진 전원전압(이하 Vcc-VT)과 N-모스(NM2)에서 인가한 전원전압(Vcc)이 합해져 전원전압이 2배로 승압(2Vcc)되어 출력전압으로 인가되며, 이때 제2 제어신호단(P2)은 제어전압으로 저전위 전압(OV : 이하 Cvo)이 인가되며, 콘덴서(C2)는 N-모스(NM4)에서 인가한 전원전압(Vcc-VT)과, 상기 승압된 전원전압(2Vcc)에 의해 온되는 N-모스(NM3)에서 인가한 전원전압(Vcc)에 의해 전원전압(Vcc)으로 충전된다.First, when a high potential voltage (Vcc: Cv) is applied from the first control signal terminal P1 to the control voltage, charging capacitor is instantaneously charged from the capacitor C 1 to the N-MOS NM1. The consumed power supply voltage (hereinafter, Vcc-V T ) and the power supply voltage (Vcc) applied from the N-MOS (NM2) are added together, and the power supply voltage is boosted twice (2Vcc) and applied as an output voltage. A low potential voltage OV: Cvo is applied as a control voltage, and the capacitor C 2 is a power supply voltage Vcc-V T applied from the N-MOS NM4 and the boosted power supply voltage. The power supply voltage Vcc is charged by the power supply voltage Vcc applied by the N-MOS NM3 turned on by 2Vcc.

다음 제1 제어신호단(P1)으로부터 저전위 전압(Cvo)이 인가되면, 제2 제어신호단(P2)은 제어전압으로 고전위 전압(Cv)이 인가되고, 콘덴서(C2)에서 순간적으로 충전펌핑(Charging Pumping)이 되며, 상기 충전펌핑으로 인해 2배로 승압한 전원전압(2Vcc)이 상기 N-모스(NM2)를 온시키고, 상기 N-모스(NM1)에서 인가한 전원전압(Vcc-VT)과 상기 N-모스(NM2)에서 인가한 전원전압(Vcc)이 상기 콘덴서(C1)를 전원전압(Vcc)으로 충전이 되게 한다.Next, when the low potential voltage Cvo is applied from the first control signal terminal P1, the high potential voltage Cv is applied as the control voltage to the second control signal terminal P2, and the capacitor C 2 is instantaneously applied. Charging pumping (Charging Pumping), the power supply voltage (2Vcc) boosted twice due to the charging pump turns on the N-MOS (NM2), the power supply voltage (Vcc-) applied from the N-MOS (NM1) V T ) and the power supply voltage Vcc applied from the N-MOS NM2 charge the capacitor C 1 to the power supply voltage Vcc.

도 2는 종래 부트-스트랩프 회로의 타이밍(Timing)도로서, 이에 도시된 바와 같이 제1 제어신호단(P1)에서 제어전압이 저전위 전압에서 고전위 전압으로 바뀌는 시점에 제2 제어신호단(P2)에서는 제어전압이 고전위 전압에서 저전위 전압으로 바뀌며, 출력전압도 전원전압(Vcc)에서 2배의 전원전압(2Vcc)으로 바뀌고, 다시 상기 제1 제어신호단(P1)에서 제어전압이 고전위 전압에서 저전위 전압으로 바뀌는 시점에 제2 제어신호단(P2)에서도 제어전압이 저전위 전압에서 고전위 전압으로 바뀌며, 또한 출력전압도 2배의 전원전압(2Vcc)에서 전원전압(Vcc)로 바뀐다.FIG. 2 is a timing diagram of a conventional boot-strap circuit, and as shown therein, a second control signal stage at a time when a control voltage is changed from a low potential voltage to a high potential voltage in the first control signal stage P1. At P2, the control voltage is changed from the high potential voltage to the low potential voltage, and the output voltage is also changed from the power supply voltage Vcc to twice the power supply voltage (2Vcc), and again at the first control signal terminal P1. At the time when the high potential voltage is changed to the low potential voltage, the control voltage is changed from the low potential voltage to the high potential voltage in the second control signal stage P2, and the output voltage is also changed from the power supply voltage (2Vcc) of twice the power supply voltage (2Vcc). Vcc).

상기와 같이 종래의 회로에 있어서, 제1 제어신호단(P1)에서 저전위 전압(Cvo)이 고전위 전압(Cv)으로 바뀌는 시점에서 제2 제어신호단(P2)에서 고전위 전압이 저전위 전압으로 바뀌어야 하는데, 그전에 이미 저전위 전압으로 바뀌고, 또한 상기 제1 제어신호단이 고전위 전압에서 저전위 전압으로 바뀌기 이전에 이미 제2 제어신호단이 고전위 전압으로 바뀌어 출력전압이 2배의 전원전압(2Vcc)으로 되는 시간이 전원전압(Vcc)으로 되는 시간보다 짧아 안정된 전압을 제공할 수 없고, 또한 승압된 출력전압의 역흐름을 막을 수 없는 문제점이 있었다.As described above, in the conventional circuit, when the low potential voltage Cvo is changed from the first control signal terminal P1 to the high potential voltage Cv, the high potential voltage is low in the second control signal terminal P2. Voltage, which is already changed to the low potential voltage, and before the first control signal stage is changed from the high potential voltage to the low potential voltage, the second control signal stage is already changed to the high potential voltage and the output voltage is doubled. Since the time to become the power supply voltage 2 Vcc is shorter than the time to become the power supply voltage Vcc, there is a problem that a stable voltage cannot be provided and the reverse flow of the boosted output voltage cannot be prevented.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 창안한 것으로, 하나의 제어신호를 사용하여 주변회로 구성의 복잡함을 줄이고, 지연회로를 이용하여 순차적으로 승압함으로써 안정된 전압을 제공하고, 또한 N-모스 트랜지스터의 온/오프를 이용하여 출력전압의 역흐름을 막는 부트-스트랩프 회로를 제공함에 목적이 있다.Accordingly, the present invention has been made to solve the above problems, and reduces the complexity of the peripheral circuit configuration using one control signal, and provides a stable voltage by sequentially boosting the voltage using a delay circuit. It is an object of the present invention to provide a boot-strap circuit that prevents reverse flow of an output voltage by using on / off of a MOS transistor.

도 1은 종래 부트-스트랩프 회로도1 is a conventional boot-strap circuit diagram

도 2는 종래 부트-스트랩프 회로의 타이밍(Timing)도2 is a timing diagram of a conventional boot-strap circuit.

도 3은 본 발명의 부트-스트랩프 회로도3 is a boot-strap circuit diagram of the present invention.

도 4는 본 발명 부트-스트랩프 회로의 타이밍(Timing)도4 is a timing diagram of the boot-strap circuit of the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

C1, C2, C3, C4: 콘덴서NM1, NM2, NM3, NM4 : N-모스 트랜지스터C 1 , C 2 , C 3 , C 4 : condenser NM1, NM2, NM3, NM4: N-MOS transistor

I1, I2, I3: 인버터P1, P2, P3 : 제어신호단I 1 , I 2 , I 3 : Inverter P1, P2, P3: Control signal stage

이와 같은 목적을 달성하기 위한 본 발명의 구성은, 제어신호단(P3)으로부터 제어전압을 인가받아 반전시키는 인버터(I1)와; 상기 제어전압과 반전전압에 의해 전원전압을 충전 또는 승압하는 제1 승압회로부와; 상기 승압된 전원전압(2Vcc) 또는 N-모스 트랜지스터에서 소모되어진 전원전압(이하 Vcc-VT)을 출력전압으로 인가하는 제2 승압회로부와; 상기 반전된 제어전압을 지연시키는 지연회로부로 구성되며, 특히 제1 승압회로부는 제어전압에 의해서 온/오프되는 N-모스 트랜지스터(NM1 : 이하 N-모스)와; 상기 반전전압에 따라 충전 또는 방전을 하는 콘덴서(C1)와; 지연된 제어전압에 의해 온/오프되는 N-모스(NM2)로 구성되어 있고, 제2 승압회로부는 제어전압에 의해서 온/오프되는 N-모스(NM3)와; 상기 콘덴서(C1)와 N-모스(NM1)가 인가한 전원전압에 의해서 온/오프되는 N-모스(NM4)와; 지연된 제어전압과 상기 N-모스(NM4)에 의해서 충전 또는 방전하는 콘덴서(C2)로 구성되어 있고, 지연회로부는 상기 인버터(I1)에 의해서 반전된 전압을 다시 두번에 걸쳐 반전시키는 짝수개의 인버터(I2)와 인버터(I3)의 체인(Chain)으로 구성되는 것으로, 이를 첨부한 도면을 참조하여 상세히 설명한다.The structure of the present invention for achieving the above object is an inverter (I 1 ) for applying a control voltage from the control signal stage (P3) and inverting; A first booster circuit unit charging or boosting a power supply voltage by the control voltage and the inverted voltage; A second booster circuit unit for applying the boosted power supply voltage (2Vcc) or the power supply voltage consumed by the N-MOS transistor (hereinafter, Vcc-V T ) as an output voltage; An N-MOS transistor (NM1: hereinafter referred to as N-MOS) configured to include a delay circuit unit for delaying the inverted control voltage, and in particular, the first boost circuit unit is turned on / off by a control voltage; A capacitor (C 1 ) for charging or discharging according to the inversion voltage; An N-MOS NM2 that is turned on / off by the delayed control voltage, and the second boost circuit portion N-MOS NM3 that is turned on / off by the control voltage; An N-MOS NM4 turned on / off by a power supply voltage applied by the capacitor C 1 and the N-MOS NM1; A delayed control voltage and a capacitor C 2 charged or discharged by the N-MOS NM4, and the delay circuit unit has an even number of inverting voltages inverted again by the inverter I 1 twice. It is composed of a chain of the inverter (I 2 ) and the inverter (I 3 ), it will be described in detail with reference to the accompanying drawings.

도 3은 본 발명 부트-스트랩프 회로의 구성도로서, 이에 도시한 바와 같이 제어신호단(P3)으로부터 제어전압으로 고전위 전압(Vcc : 이하 Cv)이 인가되면 인버터(I1)에서는 저전위 전압(OV : 이하 Cvo)으로 반전시키고, 상기 고전위 전압(Cv)는 제1 승압회로부의 N-모스(NM1)와 제2 승압회로부의 N-모스(NM4)의 게이트(G)에 인가되어 온시켜 소오스(S)에서 드레인(D)으로 전원전압(Vcc-VT)을 인가하고, 상기 인버터(I1)에 의한 반전전압인 저전위 전압은 지연회로부의 인버터(I2), (I3)에 의해 두번의 반전을 거치면서 지연되어 제1 승압회로부의 N-모스(NM2)의 게이트(G)에 인가되어 오프시키며, 상기 N-모스(NM1)에서 인가된 전원전압(Vcc-VT)에 의해 제2 승압회로부의 N-모스(NM3)는 온되고, 제1 승압회로부의 콘덴서(C1)는 상기 인버터(I1)에 의한 반전전압인 저전위 전압에 의해 상기 N-모스(NM1)에서 인가한 전원전압(Vcc-VT)을 충전하며, 제2 승압회로부의 콘덴서(C2)는 지연회로부에서 지연된 저전위 전압에 의해 N-모스(NM3)에서 인가한 전원전압(Vcc-VT)을 충전하고, 출력전압으로 전원전압(Vcc-VT)을 인가한다.3 is a schematic diagram of a boot-strap circuit according to the present invention. As shown in FIG. 3, when the high potential voltage Vcc: Cv is applied from the control signal stage P3 to the control voltage, the inverter I 1 has a low potential. The voltage OV is inverted to Cvo, and the high potential voltage Cv is applied to the N-MOS NM1 of the first booster circuit portion and the gate G of the N-MOS NM4 of the second booster circuit portion. On to apply the power supply voltage (Vcc-V T ) from the source (S) to the drain (D), and the low potential voltage, which is an inverted voltage by the inverter (I 1 ) is the inverter (I 2 ), (I 3 ) is delayed through two inversions and applied to the gate G of the N-MOS NM2 of the first booster circuit part to be turned off, and the power voltage Vcc-V applied from the N-MOS NM1 is turned off. The N-MOS NM3 of the second boosting circuit portion is turned on by T ), and the capacitor C 1 of the first boosting circuit portion is connected to the low potential voltage which is an inversion voltage by the inverter I 1 . Charges the power supply voltage Vcc-V T applied by the N-MOS NM1, and the capacitor C 2 of the second booster circuit part is charged at the N-MOS NM3 by the low potential voltage delayed by the delay circuit part. charging the power supply is a voltage (Vcc-V T), and applies a power supply voltage (Vcc-V T) to the output voltage.

제어신호단(P3)으로부터 저전위 전압(Cvo)이 인가되면 인버터(I1)에서는 고전위 전압(Cv)으로 반전시키고, 상기 저전위 전압(Cvo)은 제1 승압회로부의 N-모스(NM1)와 제2 승압회로부의 N-모스(NM4)의 게이트(G)에 인가되어 오프시키며, 상기 N-모스(NM1)가 오프되면서 상기 인버터(I1)에 의해 반전된 전압인 고전위 전압으로 인해 제1 승압회로부의 콘덴서(C1)에서는 순간적으로 1차 충전펌핑(Charging Pumping)이 되었다가 지연회로부에서 지연된 반전전압인 고전위 전압에 의해 온되어진 제1 승압회로부의 N-모스(NM2)에 의해 상기 승압된 전압이 접지(Vss)로 흐르게 되고, 상기 1차 충전펌핑에 의해 제2 승압회로부의 N-모스(NM3)가 온되며, 상기 충전펌핑으로 인해 상기 N-모스(NM3)에서 인가한 전원전압(Vcc)은 지연회로부에서 지연된 반전전압인 고전위 전압에 의해 콘덴서(C2)에서 2차 충전펌핑을 한 승압전압과 합해져 출력전압이 2배의 전원전압(2Vcc)이 되며, 이때 제2 승압회로부의 N-모스(NM3)는 상기 전원전압(2Vcc)이 접지로 흐르면서 오프되어 승압된 출력전압의 역흐름을 막게된다.When the low potential voltage Cvo is applied from the control signal terminal P3, the inverter I 1 inverts to the high potential voltage Cv, and the low potential voltage Cvo is N-MOS NM1 of the first booster circuit part. ) Is applied to the gate G of the N-MOS NM4 of the second boosting circuit unit and turned off, and the N-MOS NM1 is turned off to a high potential voltage that is inverted by the inverter I 1 . Therefore, in the capacitor C 1 of the first boosting circuit part, N-MOS NM2 of the first boosting circuit part turned on by the high potential voltage which is instantaneous charging pumping and delayed in the delay circuit part. The boosted voltage flows to ground (Vss), and the N-MOS NM3 of the second booster circuit part is turned on by the primary charge pumping, and the N-MOS NM3 is turned on by the charge pumping. The applied power supply voltage (Vcc) is the capacitor (C) by the high potential voltage, which is the inverted voltage delayed by the delay circuit section. 2 ) is combined with the boost voltage obtained by the secondary charge pumping, and the output voltage is twice the power supply voltage (2Vcc). At this time, the N-MOS (NM3) of the second booster circuit part flows the power supply voltage (2Vcc) to the ground. Off to prevent reverse flow of the boosted output voltage.

이상에서 설명한 바와 같이 본 발명에 의한 부트-스트랩프 회로는 하나의 제어신호를 사용함으로써, 제어가 간단해지고, 지연회로를 이용하여 순차적으로 승압함으로써, 안정된 전압을 제공하며, 또한 N-모스 트랜지스터의 온/오프를 이용하여 출력 전압의 역흐름을 막을 수 있는 효과가 있다.As described above, the boot-strap circuit according to the present invention uses a single control signal, which simplifies the control and sequentially boosts the voltage using a delay circuit, thereby providing a stable voltage and further improving the N-MOS transistor. Using on / off has the effect of preventing the reverse flow of the output voltage.

Claims (4)

제어신호단(P3)으로부터 제어전압을 인가받아 반전시키는 인버터(I1)와; 상기 반전된 제어전압을 지연시키는 지연회로부와; 상기 제어전압과 상기 인버터(I1)에 의한 반전전압과 상기 지연회로부에서 지연된 상기 반전전압에 의해 충전 또는 승압되는 제1 승압회로부와; 상기 제1 승압회로부에서 승압된 전원전압(2Vcc) 또는 N-모스 트랜지스터(NM1)에서 소모되어진 전원전압(Vcc-VT)과 상기 지연회로부에서 지연된 반전전압에 의해서 충전 또는 승압하여, 출력전압으로 승압된 전원전압(2Vcc) 또는 소모된 전원전압(Vcc-VT) 을 인가하는 제2 승압회로부로 구성하여 된 것을 특징으로 하는 부트-스트랩프 회로.An inverter I 1 for receiving a control voltage from the control signal terminal P3 and inverting it; A delay circuit unit for delaying the inverted control voltage; A first booster circuit part charged or stepped up by the control voltage, an inverted voltage by the inverter I 1 , and the inverted voltage delayed by the delay circuit part; The battery is charged or boosted by the power supply voltage 2Vcc boosted by the first booster circuit unit or the power supply voltage Vcc-V T consumed by the N-MOS transistor NM1 and the inverted voltage delayed by the delay circuit unit, and outputted to an output voltage. And a second boosting circuit section for applying a boosted power supply voltage (2Vcc) or a consumed power supply voltage (Vcc-V T ). 제1항에 있어서, 상기 제1 승압회로부는 제어전압에 의해서 온/오프되는 N-모스 트랜지스터(NM1)와; 인버터(I1)에서 반전된 제어전압에 따라 충전 또는 충전펌핑(Charging Pumping)을 하는 콘덴서(C1)와; 지연회로부에서 지연된 반전전압에 의해 온/오프되는 N-모스 트랜지스터(NM2)로 구성하여 된 것을 특징으로 하는 부트-스트랩프 회로.The semiconductor device of claim 1, wherein the first booster circuit unit comprises: an N-MOS transistor NM1 turned on / off by a control voltage; A condenser C 1 for charging or charging pumping according to the control voltage inverted in the inverter I 1 ; A boot-strap circuit comprising an N-MOS transistor (NM2) turned on / off by an inverted voltage delayed in a delay circuit section. 제1항에 있어서, 상기 제2 승압회로부는 제어전압에 의해서 온/오프되는 N-모스 트랜지스터(NM4)와; 콘덴서(C1)에서 충전펌핑에 의한 전압과 N-모스 트랜지스터(NM1)가 인가한 전원전압(Vcc-VT)에 의해서 온/오프되는 N-모스 트랜지스터(NM3)와; 지연회로부에서 지연된 반전전압에 의해서 상기 N-모스 트랜지스터(NM3)에서 인가한 전원전압을 충전 또는 충전펌핑하는 콘덴서(C2)로 구성하여 된 것을 특징으로 하는 부트-스트랩프 회로.The semiconductor device of claim 1, wherein the second booster circuit unit comprises: an N-MOS transistor NM4 turned on / off by a control voltage; An N-MOS transistor NM3 turned on / off by a voltage due to charge pumping in the capacitor C 1 and a power supply voltage Vcc-V T applied by the N-MOS transistor NM1; And a condenser (C 2 ) configured to charge or charge-pump the power supply voltage applied by the N-MOS transistor (NM3) by the inverted voltage delayed by the delay circuit section. 제1항 또는 제2항에 있어서, 지연회로부는 상기 인버터(I1)에 의해 반전된 제어전압을 다시 반전함으로써 지연시키게 되는 짝수개의 인버터(I2)와 인버터(I3)로 구성하여 된 것을 특징으로 하는 부트-스트랩프 회로.3. The delay circuit part according to claim 1 or 2, comprising an even number of inverters I 2 and inverters I 3 which are delayed by reversing the control voltage inverted by the inverter I 1 again. Characterized by a boot-strap circuit.
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