KR19980027421A - Synchronous signal monitoring circuit for synchronous control in redundant control system - Google Patents
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Abstract
본 발명은 통신 및 교환 제어시스템에서 이중화로 동작되는 프로세서 상호간의 동작 상태를 항상 동일하게 유지하기 위하여 독립적인 시스템 클럭을 기반으로 운용되는 이중화 제어시스템 구조에서 동기신호를 감시하는 장치에 관한 것이다.The present invention relates to an apparatus for monitoring a synchronization signal in a redundant control system structure operated based on an independent system clock to always maintain the same operation state between processors operating in redundancy in a communication and exchange control system.
본 발명은 자신의 프로세서 모듈에서 발생하는 내부 동기 요구신호와 다른 프로세서 모듈에서 발생하는 외부 동기 요구신호를 수신하는 동기요구신호 수신부, 및 동기 허용시간의 조정을 위한 내부타이머 계수기부로 구서되며, 상기 동기요구신호 수신부를 통해 수신된 동기요구신호가 정해진 동기 허용 시간 범위 내에서 동기가 이루어지는지를 검사하여 정상적으로 동기가 이루어졌을 경우 프로세서 번호의 동일성을 비교하기 위하여 비교제어신호를 활성화하고, 상기 동기허용 시간 내에 동기가 이루어지지 않았을 경우에는 동기 이탈 신호를 발생하는 것을 특징으로 한다.According to the present invention, a synchronization request signal receiving unit for receiving an internal synchronization request signal generated from its own processor module and an external synchronization request signal generated from another processor module, and an internal timer counter for adjusting synchronization allowable time are provided. If the synchronization request signal received through the request signal receiving unit is synchronized within a predetermined synchronization allowable time range and the synchronization is normally performed, the comparison control signal is activated to compare the identity of the processor numbers, and within the synchronization allowable time. When the synchronization is not achieved, it is characterized by generating a departure signal.
Description
제 1 도는 본 발명이 적용되는 이중화 제어시스템의 전체 구성을 나타내는 도면.1 is a diagram showing the overall configuration of a redundant control system to which the present invention is applied.
제 2 도는 동기제어 장치의 기능 블럭도,2 is a functional block diagram of a synchronous control device,
제 3 도는 본 발명에 따른 동기신호 감시회로의 블럭도,3 is a block diagram of a synchronization signal monitoring circuit according to the present invention;
제 4 도는 본 발명에 따른 동기 요구신호 수신부의 상세 블럭도,4 is a detailed block diagram of a synchronization request signal receiving unit according to the present invention;
제 5 도는 본 발명에 따른 내부 타이머 계수기부의 상세 블럭도.5 is a detailed block diagram of an internal timer counter according to the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
1, 1' : 프로세서 모듈2, 2' : 메인프로세싱 유니트1, 1 ': processor module 2, 2': main processing unit
3, 3' : 메인 메모리4, 4' : 입출력 버스정합3, 3 ': Main memory 4, 4': I / O bus matching
5, 5' : 로컬버스6, 6' : 동기제어 장치5, 5 ': Local bus 6, 6': Synchronous control device
7 : 입출력 버스8 : 입출력 제어 모듈7 I / O bus 8: I / O control module
9, 9' : 시스템 클럭21 : 입력신호 디코더부9, 9 ': system clock 21: input signal decoder
22 : 동기시작 신호발생부23 : 동기신호 감시부22: synchronization start signal generator 23: synchronization signal monitoring unit
24 : 프로세서번호 비교회로부25 : 동기상태 레지스터24: processor number comparison circuit 25: synchronization status register
31 : 동기요구신호 수신부32 : 내부타이머 계수기부31: synchronization request signal receiving unit 32: internal timer counter unit
41 : 내외부 동기요구신호 검출부42 : 첫 동기요구신호 래치부41: internal and external synchronization request signal detection unit 42: first synchronization request signal latch unit
43 : 다음 동기요구신호 래치부51 : 타이머 계수기 셋팅 레지스터43: next sync request signal latch 51: timer counter setting register
52 : 감소 카운터53 : 동기이탈신호 레지스터52: decrement counter 53: desynchronization signal register
본 발명은 이중화 제어시스템에서의 동기 제어를 위한 동기신호 감시회로에 관한 것으로, 특히 통신 및 교환 제어시스템에서 이중화로 동작되는 프로세서 상호간의 동작상태를 항상 동일하게 유지하기 위하여 독립적인 시스템 클럭을 기반으로 운용되는 이중화 제어시스템 구조에서 동기신호를 감시하는 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronization signal monitoring circuit for synchronous control in a redundant control system. In particular, the present invention relates to an independent system clock in order to maintain the same operation state between processors operating in redundancy in a communication and exchange control system. The present invention relates to an apparatus for monitoring a synchronization signal in a redundant control system structure.
최근 마이크로 프로세서의 고성능화와 초고속 통신 링크의 공급으로 다양한 새로운 광대역 통신 서비스의 수요가 급격히 늘어남에 따라, 이러한 통신 서비스에 대한 고품질화가 기본적으로 요구된다.Recently, as the demand for a variety of new broadband communication services rapidly increases due to the high performance of microprocessors and the supply of high-speed communication links, high quality of these communication services is basically required.
이와 함께 각종 서비스를 제공하는 서버용 제어시스템은 물론, 교환 노드용 제어시스템에 있어서 고성능, 고신뢰성, 고가용성이 요구되며, 이러한 요구 사항들을 만족하기 위해 제어 시스템 내의 단일점 고장에 의한 시스템 다운 및 서비스 중단 현상을 피할 수 있는 고장 감내 수단들이 적극 모색되어야 한다.In addition, high performance, high reliability, and high availability are required in the control system for servers as well as the control system for servers that provide various services. In order to satisfy these requirements, system down and service by single point failure in the control system is required. Failure tolerant means to avoid interruptions should be actively sought.
이러한 고장 감내 수단으로 가장 많이 사용되는 방법중의 하나로는 시스템 내의 중요한 기능에 대해서 이중 혹은 삼중의 리던던시(redundancy)를 두어 일시적인 하드웨어의 장애나 소프트웨어의 에러가 발생하더라도 주어진 업무를 성공적으로 계속 수행할 수 있도록 하는 기법들이 적용되고 있다.One of the most commonly used means of fault tolerance is to provide double or triple redundancy for critical functions in the system so that a given task can continue successfully even if a temporary hardware failure or software error occurs. Techniques are being applied.
기존의 통신 제어시스템에서는 고신뢰성을 구현하기 위해 핵심처리부인 프로세서 모듈을 동일한 두개의 모듈로 이중화하여 서비스 업무를 직접 수행하는 활성 모듈과, 활성 모듈의 고장에 대비한 대기 모듈 형태로 구성되어 운용되어 왔다.Existing communication control system consists of active module that directly performs the service work by dualizing the processor module, which is the core processing unit, into two identical modules to realize high reliability, and is operated in the form of standby module in case of failure of the active module. come.
대기 프로세서 모듈은 활성 모듈의 동작과는 달리 간단한 자체 진단, 활성 모듈의 요구에 대응하는 상태 응답, 활성 모듈내의 메모리 변경에 따른 수동적인 메모리 복사 등과 같은 간단한 업무를 수행하게 된다.Unlike the operation of the active module, the standby processor module performs simple tasks such as simple self-diagnosis, a status response corresponding to a request of the active module, and passive copying of memory according to a memory change in the active module.
따라서 활성 모듈에 고장이 발생하여 대기모듈이 그 역할을 인수하여 활성 모듈로 절체되며, 정상 동작중 활성 모듈의 변경된 데이터가 대기 모듈의 메모리에 백업되어 항상 동일한 메모리의 내용을 유지하도록 하고 있다.Therefore, a failure occurs in the active module, and the standby module takes over its role and is transferred to the active module. During normal operation, the changed data of the active module is backed up to the memory of the standby module to maintain the same contents at all times.
이와같은 이중화 구조가 갖는 단점으로는 정상 동작중에 발생하는 메모리 백업에 의한 오버헤드(overhead)와 두 모듈이 서로 상이한 상태로 동작됨에 따라 상용 실시간 운영체제의 적용이 어렵고, 고정능 프로세서에 적용시 성능 개선에도 구조적인 장해 요인으로 작용한다.The disadvantage of such redundancy is that the overhead due to memory backup during normal operation and the two modules operate in different states make it difficult to apply a commercial real-time operating system and improve performance when applied to a fixed-performance processor. Edo acts as a structural obstacle.
이에 따라 최근에는 이중화된 두 프로세서 모듈에 동일한 상용 운용 체제를 적용하여동시에 병렬로 업무를 수행하면서 일정 시간 주기로 상호 동작을 비교하거나 동기 검사를 실시하여 각 프로세서 모듈의 동작이 일치성을 갖게 하는 시스템 구조가 많이 검토되고 있다.Therefore, recently, the same commercial operating system is applied to two redundant processor modules to perform parallel tasks at the same time, and to compare the operations at regular intervals or to perform a synchronous check to make the operation of each processor module consistent. Is being reviewed a lot.
이러한 구조에서는 각 모듈의 동작이나 동기는 주요한 요소로서 이들이 일치하지 않을 경우, 프로세서 모듈내에 장애가 발생한 것으로 간주하여 각 모듈별 자체 진단을 통해 해당 모듈의 고장을 조기에 발견함으로써 시스템 오동작에 의한 서비스 중단 시간을 줄이고, 시스템의 구조적인 큰 변화없이도 새로운 고성능 프로세서를 적용하여 시스템의 성능 개선을 용이하게 구현할 수 있다.In such a structure, the operation or synchronization of each module is a major factor.If they do not match, the failure of the processor module is regarded as a failure in the processor module. It is possible to easily improve the performance of the system by applying a new high performance processor without any significant structural change in the system.
상기와 같이 동일한 구조의 두 프로세서 모듈에서 동시에 병렬로 일을 수행시킬 경우에 있어 일반적으로 두가지 구조의 동작 방법이 적용되고 있다.As described above, in the case where two processor modules having the same structure are simultaneously executed in parallel, two types of operating methods are generally applied.
즉, 두 프로세서 모듈에 공통 시스템 클럭을 공급하여 엄격하게 동일한 동작을 요구하는 경우와, 각 프로세서 모듈에 독립적인 시스템 클럭을 공급하여 일정 시간 범위 내에서 다소 융통성을 갖고 동일한 동작을 요구하는 경우로 분류될 수 있다.In other words, it is classified as a case where the same operation is strictly required by supplying a common system clock to two processor modules and a case where the same operation is required with some flexibility within a certain time range by supplying an independent system clock to each processor module. Can be.
전자의 경우에는 출력 데이터등의 비교에 의해 두 모듈간의 상호 동작을 엄격하게 감시하는 기법들이 적용되며, 후자의 경우에는 일정 시간 간격으로 각 모듈의 동작 상태의 동기를 검사, 조정하는 방법이 적용되고 있다.In the former case, techniques that strictly monitor the interaction between the two modules are compared by comparing output data. In the latter case, the method of checking and adjusting the synchronization of the operation states of each module is applied at regular intervals. have.
이들 방법에 대한 종래의 기술을 살펴보면, 비교적 낮은 주파수를 갖는 시스템 클럭을 기반으로 두 프로세서의 동작을 명령어 레벨에서 상호 비교하는 전자의 구조 형태로 제어 시스템의 이중화 구조에 적용되어 왔으나, 최근 수 백 Mhz 이상의 시스템 클럭이 요구될 경우 시스템의 신뢰성을 고려하여공통 클럭 자체의 이중화 회로가 매우 복잡해지고 설계 비용도 대폭 증가될 것으로 예상된다.Looking at the conventional techniques for these methods, it has been applied to the redundant structure of the control system in the form of an electronic structure that compares the operation of two processors at the instruction level based on a system clock having a relatively low frequency, but recently several hundred Mhz. If the above system clock is required, considering the reliability of the system, the redundant circuit of the common clock itself is very complicated and the design cost is expected to increase significantly.
또한 후자의 구조하에서 동기를 맞추는 종래의 방식에서는 비교적 저속의 범용 시리얼 통신 채널을 통하여 일정 주기마다 소프트웨어의 지원하에서 동기 상태를 상호 검사하는 방법들이 많이 적용되어 왔다.In addition, in the conventional scheme of synchronizing under the latter structure, many methods of mutually checking the synchronization state with the support of software at regular intervals through a relatively low-speed general-purpose serial communication channel have been applied.
이 경우에도 고성능 프로세서가 응용되는 경우, 상기와 같은 종래의 방법으로는 두 프로세서 모듈간의 정확한 동기를 맞추기가 어려운 문제점을 안고 있다.Even in this case, when a high performance processor is applied, it is difficult to accurately synchronize the two processor modules by the conventional method as described above.
따라서 본 발명에서는 상기의 문제점을 해결하기 위해서 독립적인 시스템 클럭을 기반으로 동작하는 두 프로세서 모듈간의 동기 제어를 클럭 단위로 수행하는 엄격한 동기 검사 방식이 아니라 동기 검사 시간의 융통성을 갖도록 프로세스 단위로 동기를 검사하며, 비교적 간단한 하드웨어로 구성되고, 각 프로세서 모듈내의 동기제어 장치 내에 설치되는 동기신호 감시회로를 제공하는 것을 그 목적으로 한다.Therefore, in the present invention, in order to solve the above problem, the synchronization is not performed in a clock unit to perform synchronization control between two processor modules operating based on an independent system clock, but the synchronization is performed in a process unit so as to have flexibility of the synchronization check time. It is an object of the present invention to provide a synchronization signal monitoring circuit which is composed of relatively simple hardware and which is installed in a synchronization control device in each processor module.
즉, 비교적 간단한 하드웨어로 구현이 가능한 동기신호 감시회로를 통해 이중화된 프로세서 모듈의 동기 상태를 검출하여, 동기 상태의 이탈 현상이 발생하면 즉각 진단 모드로 들어가서 임의의 프로세서 모듈 내의 장애를 감지하여 고장에 의한 오동작을 조기에 방지하도록 한다.In other words, the synchronization signal monitoring circuit, which can be implemented in relatively simple hardware, detects the synchronization state of the redundant processor module, and when the deviation occurs, the device immediately enters the diagnostic mode and detects a failure in an arbitrary processor module. Prevent malfunctions early.
상기의 목적을 달성하기 위해서 본 발명은 별도의 시스템 클럭에 의해 동작되는이중화 제어시스템 구조에서 프로세서 모듈 상호간의 동기 신호 검출을 위해서 각 프로세서 모듈 내에 설치되는 동기신호 감시장치에서 있어서, 자신의 모듈에서 발생하는 내부 동기 요구신호와 다른 모듈에서 발생하는 외부 동기 요구신호를 수신하는 동기요구신호 수신부, 및 동기 허용 시간의 조정을 위한 내부타이머 계수기부로 구성되며, 상기 동기요구신호 수신부를 통해 수신된 동기요구신호가 정해진 동기 허용 시간 범위 내에서 동기가 이루어지는지를 검사하여 정상적으로 동기가 이루어졌을 경우 프로세서 번호의 동일성을 비교하기 위하여 비교제어신호를 활성화하고, 상기 동기 허용 시간 내에 동기가 이루어지지 않았을 경우에는 동기이탈신호를 발생하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a synchronization signal monitoring device installed in each processor module for detecting synchronization signals between processor modules in a redundant control system structure that is operated by a separate system clock. A synchronization request signal receiver for receiving an external synchronization request signal generated from another module and an internal timer counter for adjusting a synchronization allowable time, and a synchronization request signal received through the synchronization request signal receiver. Checks whether the synchronization is performed within the specified synchronization allowable time range and activates the comparison control signal to compare the identification of the processor numbers when the synchronization is normally performed, and if the synchronization is not achieved within the synchronization allowable time, the synchronization release signal. Which causes The features.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
제 1도는 본 발명이 적용되는 이중화로 구성되는 제어 시스템의 전체 구조를 도시한 도면으로서 메인프로세싱 유니트(2, 2'), 메인 메모리(3, 3'), 입출력 버스정합부(4, 4')와 동기제어 장치(6, 6')가 로컬버스(5, 5')에 연결되어 구성되는 동일한 두 개의 프로세서 모듈(1, 1')는 각각 별도의 동일한 시스템 클럭(9, 9')을 기반으로 한 내부 메인프로세싱 처리와, 입출력 버스정합부(4, 4')를 통해 역시 이중화된 입출력 버스에 연결되어 각종 입출력 제어 모듈(8)들을 제어하게 된다.FIG. 1 is a diagram showing the overall structure of a control system composed of redundancy to which the present invention is applied. The main processing units 2 and 2 ', the main memories 3 and 3', and the input / output bus matching units 4 and 4 'are shown in FIG. ) And the same two processor modules (1, 1 ') in which the synchronous control devices (6, 6') are connected to the local buses (5, 5 ') each have a separate identical system clock (9, 9'). Based on the internal main processing process and the input / output bus matching units 4 and 4 ', it is also connected to the redundant input / output buses to control the various input / output control modules 8.
이 때 두 프로세서 모듈은 각각 활성(액티브) 프로세서 모듈과 대기(스탠바이) 프로세서 모듈로 동작된다.At this time, the two processor modules are operated as active (active) processor and standby (standby) processor module, respectively.
이때, 활성 프로세서 모듈은 외부 처리를 위해 입출력 버스의 마스트로 동작되며, 대기 프로세서 모듈은 내부 처리는 활성 프로세서 모듈과 동일하게 수행하고, 외부 처리시 입출력 버스의 수신기능은 가능하나 송신기능은 물리적으로 차단된다.At this time, the active processor module is operated as a mast of the input / output bus for external processing, and the standby processor module performs the internal processing in the same way as the active processor module. Is blocked.
각 프로세서 모듈은 정상 동작시에 각각 별도의 동일한 주파수를 갖는 시스템 클럭이 공급되어 동일한 소프트웨어에 의해 같은 일이 병렬로 동시에 수행된다.Each processor module is supplied with a system clock having the same frequency in normal operation so that the same work is performed in parallel by the same software.
따라서 정상 동작중의 두 프로세서 모듈은 항상 동일한 동작 상태를 유지하고 있으나, 독립된 시스템 클럭이 공급에 의해 미세한 위상차가 상존할 수 있다.Therefore, the two processor modules in normal operation always maintain the same operating state, but a small phase difference may exist due to supply of an independent system clock.
이러한 위상차는 정상 동작 모드에서 메인프로세싱 유니트로부터 매프로세스 생성시마다 동기요구신호와 해당 프로세스 번호(PID)가 자신의 동기제어 장치와 상대 모듈의 동기제어 장치로 각각 전달되어 본 발명에서 제안된 동기신호 감시부에 의해 일정한 범위를 만족할 경우 동기가 이루어진 것으로 판단되며, 각 프로세서 모듈의 동작이 서로 상이하거나 허용된 시간 범위 내에서 동기가 맞지않으면 동기 오차 신호가 생성되어 메인프로세싱 유니트로 인터럽트를 발생시킨다.This phase difference is transmitted to the synchronization control device of the main processing unit and the corresponding process number (PID) each time a process is generated from the main processing unit in the normal operation mode, and the synchronization signal proposed in the present invention is monitored. If a certain range is satisfied by the negative, synchronization is determined. If the operation of each processor module is different from each other or the synchronization is not satisfied within the allowable time range, a synchronization error signal is generated to generate an interrupt to the main processing unit.
어느 한 프로세서 모듈이 고장난 경우나 단일 프로세서의 제어 하에서 서비스가 수행되는 경우에는 동기검사를 수행할 필요가 없다.If any one processor module fails or if service is performed under the control of a single processor, it is not necessary to perform a synchronous check.
제 2 도는 제어 장치의 기능 블럭도를 도시한 도면으로서 메인프로세싱 유니트와동기제어 장치 간의 정합 기능을 지원하는 입력신호 디코더부(21), 동기신호 발생부(22), 동기신호 감시부(23), 프로세서 번호(PID) 비교부(24), 및 동기상태 레지스터부(25)로 구성된다.2 is a functional block diagram of a control device, in which an input signal decoder 21, a synchronization signal generator 22, and a synchronization signal monitor 23 support a matching function between a main processing unit and a synchronization control device. , A processor number (PID) comparison unit 24, and a synchronization status register unit 25.
입력신호 디코더부(21)는 로컬버스를 통해 메인프로세싱 유니트로부터 공급되는 특성 어드레스를 디코딩하여 동기시작 요구 신호와 자신의 동기요구신호를 각각 발생시킨다.The input signal decoder 21 decodes the characteristic address supplied from the main processing unit via the local bus to generate the synchronization start request signal and its synchronization request signal, respectively.
동기시작 요구 신호는 활성 프로세서 모듈이 단일 동작 모드로 동작하다가 대기 프로세서 모듈로 하여금 정상 동작모드로 복구시키기 위해 상호 동작 상태를 최초로 일치시키고자 할 경우에 필요하며, 이것은 동기시작 신호 발생부를 통하여 자신의 모듈과 상대측 모듈로 동시에 송신하는 경우와 송신된 동기시작번호를 수신해서 바이패싱하는 기능을 모두 수용한다.The sync start request signal is required when the active processor module operates in a single mode of operation and the standby processor module first attempts to match the interoperation state to restore the normal mode of operation. Both the case of simultaneous transmission to the module and the counterpart module and the function of receiving and bypassing the transmitted synchronization start number are accommodated.
제 3 도는 본 발명이 수용되는 동기신호 감시부의 블럭도로서 정상 동작모드에서 동기 상태를 검사하는 동기제어 장치의 핵심 기능으로 자신의 모듈에서 발생하는 내부 동기요구신호와 다른 모듈에서 발생하는 외부 동기요구신호를 수신하여 정해진 동기 허용시간 범위 내에서 동기가 이루어지는지를 검사하여 정상적으로 동기가 이루어졌을 경우 프로세서 번호의 동일성을 비교하기 위해 비교 제어신호(PID enable)를 활성화하고 시간안에 동기가 이루어지지 않았을 경우 동기이탈 신호를 발생하여자기 진단 수행을 할 수 있도록 지원하며, 크게 동기요구신호를 수신하는 동기요구신호 수신부(31)와 동기 허용시간 조정을 위한 내부타이머 계수기부(32)로 이루어진다.3 is a block diagram of a synchronization signal monitor according to the present invention, which is a core function of a synchronization control device that checks a synchronization state in a normal operation mode, and an internal synchronization request signal generated from its own module and an external synchronization request generated from another module. When receiving the signal and checking whether the synchronization is performed within the specified synchronization allowable time range, if the synchronization is successful, the comparison control signal (PID enable) is activated to compare the processor numbers for equality. It generates a departure signal to support the self-diagnosis, and consists of a synchronization request signal receiving unit 31 for receiving the synchronization request signal largely and the internal timer counter unit 32 for adjusting the synchronization allowable time.
제 4 도는 동기요구신호 수신부(31)의 상세 블럭도로서 자산의 모듈에서 발생하는 내부 동기요구신호와 다른 모듈에서 발생되는 외부 동기 요구신호 중에서 먼저 발생하는 신호를 내·외부 동기요구신호 검출부(41)에서 검출하여 이를 레치시킨 후 허용된 시간 안에 다음 동기요구신호 검출을 위한 수단으로 내부타이머 계수기를 동작시키기 위해 타이머 인에이블 신호를 내부타이머 계수기부(32)로 전달한다.4 is a detailed block diagram of the synchronization request signal receiving unit 31. The internal and external synchronization request signal detecting unit 41 generates a signal generated first from an internal synchronization request signal generated by an asset module and an external synchronization request signal generated by another module. After detecting and latching it, the timer enable signal is transmitted to the internal timer counter 32 to operate the internal timer counter as a means for detecting the next synchronous request signal within the allowed time.
정해진 동기허용시간 범위 내에 다음 동기요구신호가 수신되면 두 모듈 사이에 동기가 정상적으로 이루어진 것으로 판단하여 이를 래치 시킨 후, 첫 동기요구신호 래치부(42)로 타이머 인에이블 신호의 비활성화를 위해 첫 동기요구신호 클리어를 전달하고 내부타이머 계수기의 초기값을 재셋팅하기 위해 내부타이머 계수기부(32)로 다음 동기요구 신호가 검출되었음으로 알려준다.If the next synchronization request signal is received within the specified synchronization allowable time range, it is determined that synchronization is normally performed between the two modules, and then latched, and then the first synchronization request signal is deactivated by the first synchronization request signal latch unit 42 to deactivate the timer enable signal. In order to deliver the signal clear and reset the initial value of the internal timer counter, the internal timer counter 32 notifies that the next sync request signal has been detected.
첫 동기신호 클리어를 전달받은 래치부(42)는 동기가 정해진 시간내에 이루어졌음을 알고 래치된 다음 동기요구신호를 복귀하기 위해 래치부(43)로 다음 동기요구신호 클리어를 전달하고 프로세서 번호 동일성 비교 제어신호(PID Enable)를 활성화한다.The latch unit 42, which has received the first synchronizing signal clear, knows that the synchronizing has been achieved within a predetermined time, and transmits the next synchronizing request signal clear to the latch unit 43 to return to the next synchronizing request signal which is latched, and compares the processor number identity. Enable control signal (PID Enable).
프로세서 번호 비교부(24)는 동기요구신호 수신부(31)에서 공급되는 PID Enable 신호를 이용하여 각 모듈로부터 제공되는 프로세서 번호를 비교함으로써 최종적으로 동기 상태가 정상임을 나타내는 동기 정상신호를 발생한다.The processor number comparison unit 24 finally generates a synchronization normal signal indicating that the synchronization state is normal by comparing the processor numbers provided from each module by using the PID enable signal supplied from the synchronization request signal receiving unit 31.
만일 프로세서 번호가 동일하지 않으면, PID 불일치 신호를 발생하여 궁극적으로 동기가 비정상임을 동기 오차 신호를 통해 메인프로세싱 유니트로 알려준다.If the processor numbers are not the same, a PID mismatch signal is generated which ultimately informs the main processing unit via the sync error signal that the sync is abnormal.
정해진 동기허용시간 안에 다음 동기요구신호가 수신되지 않으면 두 모듈 사이에 동기가 이루어지지 않은 것으로 판단하며 내부타이머 계수기부(32)에사 수신되는 시간 초과에 의한 첫 동기요구신호 클리어를 전달받아 래치된 첫 동기요구신호를 복구시킨다.If the next synchronization request signal is not received within the predetermined synchronization allowable time, it is determined that synchronization is not performed between the two modules, and the first latched request signal cleared by the timeout received by the internal timer counter 32 is received. Restore the synchronous request signal.
제 5 도는 내부타이머 계수기부(32)의 상세 블럭도로서 첫 동기요구신호 검출후, 다음 동기요구신호를 검출하기 위해 사용되는 동기허용시간을 조정하기 위한 부분으로 초기화될 때 타이머 계수기 셋팅 레지스터(51)를 이용하여 초기값이 설정되며 동기요구신호 수신부(31)에서 전달되는 화성화된 타이머 인에이블 신호에 의해 설정된 값에서 부터 1씩 감소하는 감소 카운터(52)를 사용하여 카운터 값이 0이 될 때까지 동기요구신호 수신부(31)로부터 타이머 재셋팅 신호가 수신되지 않으면 두 모듈 사이에 동기가 이루어지지 않은 것으로 판단하여 레지스터(53)를 이용하여 동기이탈신호를 발생시켜결과적으로 동기오차신호에 의한 메인프로세싱 유니트로 인터럽트 소스를 제공하고 자기 진단을 수행하도록 지원하고 동기요구신호 수신부(31)로 시간 초과에 의한 첫 동기요구신호 클리어를 보내어 래치된 동기요구신호를 복구시킨다.5 is a detailed block diagram of the internal timer counter 32. The timer counter setting register 51 is initialized when the initial synchronization request signal is initialized as a part for adjusting the synchronization allowable time used for detecting the next synchronization request signal. The initial value is set using the decrement counter and the counter value becomes 0 using the decrement counter 52 which is decremented by 1 from the value set by the activated timer enable signal transmitted from the synchronization request signal receiving unit 31. If the timer reset signal is not received from the synchronization request signal receiving unit 31 until it is determined that synchronization is not performed between the two modules, the synchronization deviation signal is generated using the register 53, resulting in the synchronization error signal. Provides an interrupt source to the main processing unit, assists in performing self-diagnosis, and synchronizes the timeout with the sync request signal receiver 31. Clears the latched sync request signal by sending the first sync request signal clear.
상기와 같이 구성되어 동작하는 본 발명은 고신뢰성 및 고가용성이 기본적으로 요구되는 초고속 통신망의 서버 시스템이나 고속 프로토콜 처리 시스템, 및 비동기 전송모드 교환시스템 등의 제어시스템에 적용되어, 프로세서 모듈의 이중화시 비교적 저렴하고 간단하게 구현함으로써 시스템의 신뢰성 및 가용성을 실현할 수 있다.The present invention configured and operated as described above is applied to a control system such as a server system, a high-speed protocol processing system, and an asynchronous transmission mode switching system of a high-speed communication network, which basically requires high reliability and high availability, and at the time of duplication of a processor module. Relatively inexpensive and simple implementation enables the reliability and availability of the system.
또한 본 발명이 적용되는 이중화 구조에서 각 프로세서 모듈은 개별시스템 클럭에 의해 거의 독립적으로 동작됨으로 상용 운영체제의 수용은 물론, 고성능 메인프로세싱 유니트의 수용이 용이하므로 종래의 고장감내 시스템이 갖는 종속적인 고유한 운영체제의 적용에 따른 시스템의 성능 개선이나 소프트웨어 호환성 부족 등의 제약성을 상당히 보완하는 효과를 갖는다.In addition, in the redundant structure to which the present invention is applied, each processor module is operated almost independently by a separate system clock, so that it is easy to accommodate a commercial operating system and a high performance main processing unit. It has the effect of significantly compensating the constraints such as the improvement of system performance or lack of software compatibility according to the application of the operating system.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960046204A KR100198416B1 (en) | 1996-10-16 | 1996-10-16 | Synchronization monitor circuit for duplicated control system |
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Publications (2)
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| Application Number | Title | Priority Date | Filing Date |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100523356B1 (en) * | 2002-11-22 | 2005-10-24 | 한국전자통신연구원 | A Clock Synchronization Apparatus with a Time Division |
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