KR19980015969A - Frequency correction and phase difference calculation circuit - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속하는 기술분야1. Technical field to which the invention described in the claims belongs

본 발명은 유럽 이동 전화 시스템의 베이스 밴드 신호의 주파수 보정과 위상차 연산회로에 관한 것이다.The present invention relates to a frequency correction and phase difference calculation circuit of a baseband signal of a European mobile telephone system.

2. 발명이 해결하고자하는 기술적 과제2. Technical Problems to be Solved by the Invention

본 발명은 주파수 보정과 위상차 연산시 소수의 승산기를 사용한다.The present invention uses a small number of multipliers for frequency correction and phase difference calculation.

3. 발명의 해결방법의 요지3. The point of the solution of the invention

베이스 밴드 신호 Ia,Qa,Ia-1,Qa-1와 레퍼런스 신호 Iref,Qref를 입력받아, 주파수 보정모드시에는 Iref,Qref,Ia와 Iref,Qref,Qa,-Qa를 교호적으로 출력하고, 위상차 연산모드시에는 Ia-1,Ia또는 Qa-1,Qa를 교호적으로 출력하는 출력제어부와, 상기 주파수 보정모드시에 출력제어부의 출력이 Iref,Qref,Ia이면 Iref,Ia을 입력받아 Iref×Ia를 수행하고, Iref,Qref,Qa,-Qa이면 Iref,Qa를 입력받아 Iref×Qa를 수행하고, 위상차 연산모드시에 출력제어부의 출력이 Ia-1,Ia이면 Ia를 입력받아, Ia제곱을 수행하고, 상기 출력제어부의 출력이 Qa-1,Qa이면 Qa를 입력받아, Qa제곱을 수행하는 제1승산기와, 상기 주파수 보정모드시에 출력제어부의 출력이 Iref,Qref,Ia이면 Qref,Ia를 입력받아 Qref×Ia를 수행하고, Iref,Qref,Qa,-Qa이면 Qref,-Qa를 입력받아 Qref×-Qa를 수행하고, 위상차 연산모드시에 상기 출력제어부의 출력이 Ia-1,Ia이면 Ia-1,×Ia를 수행하고, 상기 출력제어부의 출력이 Qa-1,Qa이면 Qa-1,×Qa를 수행하는 제2승산기와, 상기 주파수 보정모드시에 제1승산기의 출력 Iref×Ia와 상기 제2승산기의 출력이 Qref×-Qa을 입력받아 가산하여 I의 주파수 보정값을 출력하고, 위상차 연산모드시에 상기 제1승산부의 두 승산 값을 입력받아 가산을 수행하는 제1가산부와, 상기 주파수 보정모드시에 제1승산기의 출력 Iref×Qa와 제2승산기의 출력 Qref×Ia을 입력받아 가산하여 Q의 주파수 보정값을 출력하고, 위상차 연산모드시에 상기 제2승산기의 두 승산 값을 입력받아 가산을 수행하는 제2가산부와, 위상차 모드시에 상기 제2가산부의 출력을 음의 수로 변화하는 니게이트와, 위상차 모드시에 상기 제2가산부의 값으로, 제1가산부의 값을 제산하여 위상차 연산 값을 구하는 제산부를 구비하는 것을 특징으로 한다.The baseband signal I a, Q a, I a -1, Q a-1 and the reference signal I ref, upon receiving the Q ref, frequency correction mode, I ref, Q ref, I a and I ref, Q ref, An output control unit alternately outputting Q a and -Q a and alternately outputting I a-1 , I a or Q a-1 and Q a in a phase difference calculation mode; If the output of the control unit I ref, Q ref, I a receives the I ref, I ref × I a I a perform and, I ref, ref is Q, Q a, a -Q, type I ref, a Q receiving I do ref × Q a, and when the output of the output control phase difference at the time of the operation mode I a-1, I a receives the I a, I perform a square, and the output of the output control section Q a- 1, receives the Q a is Q a, receives the first multiplier and, if the output of the output control at the time of the frequency calibration mode I ref, Q ref, I a Q ref, I a that performs Q a square When performing a Q ref × I a, and I ref, Q ref, Q a , -Q a Q ref, -Q receives a perform Q ref × -Q a, and if the phase difference at the time of operation mode, the output of the output control I a-1, I-a a Do I 1, I × a, and the output of the output control section A second multiplier for performing Q a-1 , Q a if Q a-1 , Q a , and a second multiplier for performing an output I ref x I a of the first multiplier and an output Q ref x -Q a to output a frequency correction value of I and to receive and add two multiplication values of the first multiplier in a phase difference calculation mode; the two multiplied values of the second multiplier when the first multiplier output I ref × Q a and a second multiplier output Q ref × I a for receiving the output of the frequency correction value of Q, and by adding the phase difference calculation mode of the A subtractor for changing the output of the second adder to a negative number in the phase difference mode, And a divider for dividing the value of the first adder by the value of the second adder in the stand-by mode to obtain a phase difference calculation value.

4. 발명의 중요한 용도4. Important Uses of the Invention

본 발명은 유럽 이동 전화 시스템의 베이스 밴드 신호의 주파수 보정과 위상차 연산회로에서 유용하게 사용될 수 있다.The present invention can be advantageously used in the frequency correction and phase difference calculation circuits of baseband signals of European mobile telephone systems.

Description

주파수 보정과 위상차 연산회로Frequency correction and phase difference calculation circuit

본 발명은 유럽 이동전화 시스템(Global System for Mobile communication; 이하 'GSM'이라 함)에 관한 것으로, 특히 GSM의 베이스 밴드 신호의 주파수 보정과 위상차연산회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a Global System for Mobile communication (hereinafter referred to as GSM), and more particularly to a frequency correction and phase difference calculation circuit of a baseband signal of GSM.

GSM의 베이스 밴드 신호는 통신을 수행하면서 발생할 수 있는 주파수 왜곡 등을 보정하기 위하여 통상적으로 상기 베이스 밴드 신호의 주파수 보정한다. 이때 상기 주파수의 보정은 하기 수학식 1과 수학식 2에 따라 수행된다.The baseband signal of the GSM is typically frequency-corrected for the baseband signal in order to correct frequency distortion or the like that may occur while performing communication. At this time, the frequency is corrected according to the following equations (1) and (2).

상기 수학식 1과 수학식 2의 I는 인 페이즈(In Phase) 신호를 나타내고, Q는 쿼드레쳐 페이즈(Quadrature Phase) 신호를 나타내며, 두 신호는 베이스 밴드 신호이다. 그리고, 상기 Iref와 Qref는 GSM에서 생성하는 주파수 보정을 위한 레퍼런스 값이다.In Equation (1) and Equation (2), I represents an in-phase signal, Q represents a quadrature phase signal, and both signals are baseband signals. And, Iref and Qref are reference values for frequency correction generated in GSM.

종래에는 베이스 밴드 신호의 주파수보정을 수행하기 위하여 상기와 같은 수학식 1과 수학식 2와 대응되는 연산기를 구비한 주파수 보정회로를 사용하였다. 즉 종래에는 상기 수학식 1을 두 개의 승산기와 하나의 감산기로 구현하고, 상기 수학식 2를 두개의 승산기와 하나의 가산기로 구현하여 베이스 밴드 주파수 보정회로를 구현하였다. .In order to perform frequency correction of the baseband signal, a frequency correction circuit having an operation unit corresponding to Equations (1) and (2) is used. That is, conventionally, Equation (1) is implemented by two multipliers and one subtractor, and Equation (2) is implemented by two multipliers and one adder to implement a baseband frequency correction circuit. .

한편 상기 I와 Q의 주파수의 왜곡을 검색하기 위해서는 위상차 연산을 수행한다. 상기 위상차 연산은 하기 수학식 3에 따라 수행된다.On the other hand, a phase difference calculation is performed to search for the distortion of the frequency of I and Q. The phase difference calculation is performed according to the following equation (3).

상기 수학식 3에서 a-1은 이전 상태를 나타내고, a는 현 상태를 나타낸다. 그리고 상기 수학식 3 역시 종래에는 식과 대응하는 연산기로 위상차 연산회로를 구현하였다. 즉 종래의 위상차 연산회로는 이전상태의 데이터를 래치할 두개의 래치와 네 개의 승산기와 두개의 니게이트(Negate)와 두 개의 가산기와 한 개의 제산기로 구현되었다.In Equation (3), a -1 represents the previous state, and a represents the current state. In Equation (3), a phase difference calculation circuit is implemented by a calculator corresponding to a formula. That is, the conventional phase difference arithmetic circuit is implemented with two latches, four multipliers, two negates, two adders, and one divider to latch data in the previous state.

상기한 바와 같은 종래의 주파수 보정 회로와 위상차 연산회로를 사용하여 주파수 보정과 위상차 연산을 수행하기 위해서는 적어도 4개의 승산기가 필요했다. 상기 승산기는 그 하드웨어적인 크기가 다른 연산소자에 비하여 매우 컸다. 이에따라 4개의 승산기를 구비하는 주파수 보정회로와 위상차 연산회로는 하드웨어적인 크기가 매우 큰 곤란한 점이 있었다.At least four multipliers are required to perform the frequency correction and the phase difference calculation using the conventional frequency correction circuit and the phase difference calculation circuit as described above. The multiplier is much larger than the computing elements having different hardware sizes. Accordingly, the frequency correction circuit and the phase difference calculation circuit having four multipliers have a problem that the hardware size is very large.

따라서 본 발명의 목적은 주파수 보정과 위상차 연산을 수행하는 하드웨어의 크기를 감소시키기 위하여 승산기를 공유하는 주파수 보정과 위상차 검출회로를 제공함에 있다.It is therefore an object of the present invention to provide a frequency correction and phase difference detection circuit sharing a multiplier to reduce the size of hardware for performing frequency correction and phase difference calculation.

제1도는 본 발명에 따른 주파수 보정과 위상차 연산회로도이다.FIG. 1 is a circuit diagram of a frequency correction and a phase difference arithmetic operation according to the present invention.

상술한 목적을 달성하기 위한 본 발명은 베이스 밴드 신호 Ia,Qa,Ia-1,Qa-1와 레퍼런스 신호 Iref,Qref를 입력받아, 주파수 보정모드시에는 Iref,Qref,Ia와 Iref,Qref,Qa,-Qa를 교호적으로 출력하고, 위상차 연산모드시에는 Ia-1,Ia또는 Qa-1,Qa를 교호적으로 출력하는 출력제어부와, 상기 주파수 보정모드시에 출력제어부의 출력이 Iref,Qref,Ia이면 Iref,Ia을 입력받아 Iref×Ia를 수행하고, Iref,Qref,Qa,-Qa이면 Iref,Qa를 입력받아 Iref×Qa를 수행하고, 위상차 연산모드시에 출력제어부의 출력이 Ia-1,Ia이면 Ia를 입력받아, Ia제곱을 수행하고, 상기 출력제어부의 출력이 Qa-1,Qa이면 Qa를 입력받아, Qa제곱을 수행하는 제1승산기와, 상기 주파수 보정모드시에 출력제어부의 출력이 Iref,Qref,Ia이면 Qref,Ia를 입력받아 Qref×Ia를 수행하고, Iref,Qref,Qa,-Qa이면 Qref,-Qa를 입력받아 Qref×-Qa를 수행하고, 위상차 연산모드시에 상기 출력제어부의 출력이 Ia-1,Ia이면 Ia-1,×Ia를 수행하고, 상기 출력제어부의 출력이 Qa-1,Qa이면 Qa-1,×Qa를 수행하는 제2승산기와, 상기 주파수 보정모드시에 제1승산기의 출력 Iref×Ia와 상기 제2승산기의 출력이 Qref×-Qa을 입력받아 가산하여 I의 주파수 보정값을 출력하고, 위상차 연산모드시에 상기 제1승산부의 두 승산 값을 입력받아 가산을 수행하는 제1가산부와, 상기 주파수 보정모드시에 제1승산기의 출력 Iref×Qa와 제2승산기의 출력 Qref×Ia을 입력받아 가산하여 Q의 주파수 보정값을 출력하고, 위상차 연산모드시에 상기 제2승산기의 두 승산 값을 입력받아 가산을 수행하는 제2가산부와, 위상차 모드시에 상기 제2가산부의 출력을 음의 수로 변화하는 니게이트와, 위상차 모드시에 상기 제2가산부의 값으로, 제1가산부의 값을 제산하여 위상차 연산 값을 구하는 제산부를 구비하는 것을 특징으로 한다.The present invention for achieving the above object is the baseband signal I a, Q a, I a -1, Q a-1 and the reference signal I ref, when receiving the Q ref, the frequency calibration mode I ref, Q ref , I a and I ref , Q ref , Q a , and -Q a in the phase difference calculation mode, and outputs I a-1 , I a or Q a-1 and Q a alternately in the phase difference calculation mode If the control unit and the output of the output control at the time of the frequency correction mode, the I ref, Q ref, I a receives the I ref, I a do I ref × I a, I ref, Q ref, Q a, and - performing a Q a is I ref × Q a receives the I ref, Q a, and the phase difference, the output of the time operation mode, the output control unit receives the I a-1, I a is I a, perform I a square, and , the output of the output control section Q a-1, Q a is receiving the Q a, the first multiplier and an output of the output control unit at the time of the frequency correction mode for carrying out the Q a square I ref, Q ref, I If a receives the Q ref, I ref × I a a a Q And performing, I ref, Q ref, Q a, Q ref is a -Q, -Q a receives the output of the output control when performing the Q ref × -Q a, and the phase difference operation mode I a-1 , I performed the I a-1, × I a is a variable, and the output of the output control section Q a-1, Q a is Q a-1, and a second multiplier performing a × Q a, the frequency calibration mode, The output I ref x I a of the first multiplier and the output Q ref x -Q a of the second multiplier are added to output a frequency correction value of I, and in the phase difference calculation mode, A first adder for receiving two multiplication values and performing addition; and an adder for receiving and adding the output I ref x Q a of the first multiplier and the output Q ref x I a of the second multiplier in the frequency correction mode, A second adder for outputting a frequency correction value and for receiving and adding two multiplication values of the second multiplier in a phase difference calculation mode; And a divider for dividing the value of the first adder by the value of the second adder in the phase difference mode to obtain a phase difference calculation value.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기 설명 및 첨부도면에서 많은 특정 상세들이 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들 없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진자에게 자명할 것이다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. Many specific details are set forth in the description which follows and in the accompanying drawings in order to provide a more thorough understanding of the present invention. It will be apparent to those skilled in the art that the present invention may be practiced without these specific details. Further, the detailed description of known functions and configurations that may unnecessarily obscure the gist of the present invention will be omitted.

제1도는 본 발명의 바람직한 실시예에 따른 주파수 보정과 위상차 검출회로를 도시한 것이다. 상기 제1도의 디멀티플렉서(10)는 베이스 밴드 신호인 인 페이즈 신호(이하 'I'라 함) I와 쿼드레쳐 페이즈 신호(이하 'Q'라 함) Q가 한 라인에 교호적으로 다중화되어 입력된다. 즉 상기 디멀티플렉서(10)에 입력되는 베이스 밴드 신호는 Ia-1, Qa-1, Ia, Qa,Ia+1, 이다. 상기 디멀티플렉서(10)는 GSM의 제어부(도시하지 않았음)로부터 셀렉트 신호 S0을 입력받는다. 상기 제어부는 디멀티플렉스(10)로 입력되는 베이스 밴드 신호가 I이면 셀렉트 신호 S0을 하이로 생성하고, 상기 디멀티플렉서(10)로 입력되는 신호가 Q이면 셀렉트 신호 S0을 로우로 생성한다. 상기 디멀티플렉서(10)는 입력되는 신호를 셀렉트 신호 S0이 하이이면 출력단자 Q1로 출력하고, 셀렉트 신호 S0이 로우이면 출력단자 Q2로 출력한다. 이에따라 상기 디멀티플렉서(10)는 입력되는 베이스 밴드 신호가 I이면 Q1에서 출력하고, Q이면 Q2에서 출력한다.FIG. 1 illustrates a frequency correction and phase difference detection circuit according to a preferred embodiment of the present invention. 1, the demultiplexer 10 of the first embodiment demultiplexes an in-phase signal I (hereinafter referred to as I) and a quadrature phase signal Q (hereinafter referred to as Q) . I.e. baseband signal input to the demultiplexer 10 is the I a-1, Q a- 1, I a, Q a, I a + 1,. The demultiplexer 10 receives the select signal S 0 from the control section (not shown) of the GSM. The control unit generates the select signal S 0 high when the baseband signal input to the demultiplexer 10 is I and generates the select signal S 0 low when the signal inputted to the demultiplexer 10 is Q. The demultiplexer 10 outputs the signal input When the select signal S 0 is high and is output to the output terminal Q 1, S 0 select signal is low to the output terminal Q 2. Accordingly, the demultiplexer 10 outputs Q 1 if the input baseband signal is I, and Q 2 outputs Q if the baseband signal is I.

한편 상기 디멀티플렉서(10)의 출력단자 Q1은 제1래치(12)의 입력과 연결된다. 이에따라 상기 디멀티플렉서(10)의 출력단자 Q1에서 출력되는 I는 제1래치(12)에 입력된다. 상기 제1래치(12)는 I를 입력받아 래치한다. 이때 상기 I는 Ia-1, Ia, Ia+1, 의 순으로 순차적으로 디멀티플렉서(10)의 출력단자 Q1에서 출력된다. 그러므로 상기 제1래치(12)는 Ia-1, Ia,Ia+1를 순차적으로 입력받아 래치한다. 상기 래치된 I는 다시 제3래치(16)와 셀렉터(26)의 입력단자 A1, A2, A3에 입력된다. 상기 제3래치(16)는 상기 제1래치(12)로부터 출력되는 Ia-1, Ia,Ia+1의 순으로 순차적으로 입력받아 래치하고 래치된 데이터는 셀렉터(26)의 A4에 입력된다.The output terminal Q 1 of the demultiplexer 10 is connected to the input of the first latch 12. Thus, the I output from the output terminal Q 1 of the demultiplexer 10 is input to the first latch 12. The first latch 12 receives and latches I. At this time, the I is sequentially outputted from the output terminal Q 1 of the demultiplexer 10 in the order of I a-1 , I a , I a + 1 . Therefore, the first latch 12 sequentially receives and latches Ia-1 , Ia , and Ia + 1 . The latched I is again input to the input terminals A 1 , A 2 , A 3 of the third latch 16 and the selector 26. The third latch 16 sequentially receives and latches Ia-1 , Ia and Ia + 1 output from the first latch 12 in this order, and the latched data is input to the A 4 .

여기서 상기 제1래치(12)는 제3래치(16)에서 지연된 I를 입력받으므로, 상기 제3래치(14)가 래치하는 I보다는 지연된 신호를 래치한다. 따라서 상기 셀렉터(26)의 입력단자 A4에 입력되는 I는 입력단자 A1, A2, A3에 입력되는 I보다 지연된 I가 입력된다. 상기 셀렉터(26)의 입력단자 A4에 입력되는 I는 셀렉터(26)의 입력단자 A1, A2, A3에 입력되는 I의 이전 신호이다.Since the first latch 12 receives the delayed I from the third latch 16, the first latch 12 latches the delayed signal rather than the I latched by the third latch 14. Therefore, the I input to the input terminal A 4 of the selector 26 is input to the input terminals A 1 , A 2 , and A 3 , I input to the input terminal A 4 of the selector 26 is the previous signal of I input to the input terminals A 1 , A 2 , A 3 of the selector 26.

한편 상기 디멀티플렉서(10)의 출력단자 Q2는 제2래치(14)의 입력과 연결된다. 이에따라 상기 제2래치(14)는 디멀티플렉서(10)의 출력단자 Q2에서 출력되는 베이스 밴드 신호인 Q를 입력받는다. 상기 제2래치(14)는 Q를 입력받아 래치한다. 이때 상기 Q는 Qa-1, Qa, Qa+1, 의 순으로 디멀티플렉서(10)의 출력단자 Q2로부터 순차적으로 출력된다. 그러므로 상기 제2래치(14)는 Q를 Qa-1, Qa, Qa+1, 의 순으로 순차적으로 입력받아 래치한다. 상기 래치된 Q는 다시 제4래치(18)와 셀렉터(26)의 입력단자 A5, A6, A7로 입력된다. 상기 제4래치(18)는 상기 제2래치(14)로부터 출력되는 Qa-1, Qa, Qa+1, 의 순으로 순차적으로 입력받아 래치한다. 상기 제2래치(14)의 출력은 셀렉터(26)의 입력단자 A8과 제1니게이트(24)의 입력 단에 입력된다.The output terminal Q 2 of the demultiplexer 10 is connected to the input of the second latch 14. Accordingly, the second latch 14 receives the baseband signal Q output from the output terminal Q 2 of the demultiplexer 10. The second latch 14 receives and latches Q. At this time, the Q is sequentially output from the output terminal Q 2 of the demultiplexer 10 in the order of Q a-1 , Q a , and Q a + 1 . Therefore, the second latch 14 sequentially receives and latches Q in the order of Q a-1 , Q a , and Q a + 1 . The latched Q is again input to the input terminals A 5 , A 6 , A 7 of the fourth latch 18 and the selector 26. The fourth latch 18 is latch receiving said second latch a Q-1, that are output from (14) Q a, Q a + 1, in order to sequentially input. The output of the second latch 14 is input to the input terminal A 8 of the selector 26 and the input terminal of the first negator 24.

여기서 상기 제4래치(18)는 제2래치(14)로부터 지연되어 출력되는 Q를 다시 래치한다. 이에따라 상기 제4래치(18)에 래치된 Q는 제2래치(14)에 래치된 Q보다 이전 Q가 래치된다. 따라서 상기 셀렉터(26)의 입력단자 A8이나 제1니게이트(24)에 입력되는 Q는 입력단자 A5, A6, A7에 입력되는 Q보다 앞선 Q가 입력된다.Here, the fourth latch 18 latches the Q output delayed from the second latch 14 again. Thus, Q latched in the fourth latch 18 is latched before Q latched in the second latch 14. Therefore, Q input to the input terminal A 8 and the first negated 24 of the selector 26 is the input terminal A 5, A 6, A 7 is ahead Q Q input is input to.

한편 상기 제1니게이트(24)는 입력되는 Q를 음의 수로 전환한다. 상기 음의 수로 전환된 Q는 셀렉터(26)의 입력단자 A9에 입력된다. 한편 셀렉터(26)는 셀렉트 신호 S1,S2에 대응하여 상기와 같이 입력된 신호 중에 4 신호를 출력단자 M1, M2, M3, M4에서 출력한다. 이때 상기 셀렉트 신호 S1, S2에 대응한 출력을 나타낸 것이 표 1이다.Meanwhile, the first negating gate 24 converts the inputted Q to a negative number. The Q converted into the negative number is input to the input terminal A 9 of the selector 26. On the other hand, the selector 26 outputs four signals among the signals input as described above corresponding to the select signals S 1 and S 2 at the output terminals M 1 , M 2 , M 3 and M 4 . Table 1 shows the outputs corresponding to the select signals S 1 and S 2 .

모드mode 셀렉트신호Select signal 출 력Print M1 M 1 M2 M 2 M3 M 3 M4 M 4 출력신호Output signal 입력 단Input stage 출력신호Output signal 입력 단Input stage 출력신호Output signal 입력 단Input stage 출력신호Output signal 입력단Input S1 S 1 S2 S 2 주파수 정정Frequency correction 00 00 Iref I ref A0 A 0 II A2 A 2 II A3 A 3 Qref Q ref A10 A 10 00 1One Iref I ref A0 A 0 QQ A5 A 5 -Q-Q A6 A 6 Qref Q ref A10 A 10 위상차 연산Phase difference calculation 1One 00 Ia I a A1 A 1 Ia I a A2 A 2 Ia I a A3 A 3 Ia-1 I a-1 A4 A 4 1One 1One Qa Q a A5 A 5 Qa Q a A6 A 6 Qa Q a A7 A 7 Qa-1 Q a-1 A9 A 9

상기 표 1에 나타낸 바와 같이 상기 제어부는 모드가 주파수 보정일 경우에는 셀렉트 신호 S1,S2를 '00'에서 '01'로 출력하고, 이를 교번적으로 반복한다. 그리고, 위상차 연산 시에는 셀렉트 신호 S1,S2를 '10'에서 '11'로 출력하고, 이를 교번적으로 반복한다. 상기 셀렉트 신호 S1,S2가 '00'이면 셀렉터(26)는 Iref,Ia,Ia,Qref를 출력한다. 그리고, '01'이면 셀렉터(26)는 Iref,Qa,-Qa,Qref를 출력하고, '10'이면 셀렉터(26)는 Ia,Ia,Ia,Ia-1을 출력하고, '11'이면 셀렉터(26)는 Qa,Qa,Qa,Qa-1을 출력한다.As shown in Table 1, when the mode is the frequency correction, the controller outputs the select signals S 1 and S 2 from '00' to '01' and alternately repeats the same. During the phase difference calculation, the select signals S 1 and S 2 are output from '10' to '11' and are alternately repeated. If the select signals S 1 and S 2 are '00', the selector 26 outputs I ref , I a , I a , and Q ref . Then, the "01" if the selector 26 is I ref, Q a, a -Q, Q ref, and outputs, if the '10', the selector 26 is I a, I a, I a , I a-1 , And if it is '11', the selector 26 outputs Q a , Q a , Q a , and Q a-1 .

이때 상기 셀렉터(26)는 입력과 셀렉트 신호와 출력만을 기재하였다. 상기와 같은 셀렉터(26)를 하드웨어적으로 구현하는 것은 이미 널리 알려진 소프트웨어 툴을 사용함으로서 간단히 구현되므로 상세한 하드웨어의 구성의 설명은 생략한다. 우선 베이스 밴드 신호의 주파수 보정과정을 살펴보자. 제어부는 주파수 보정을 수행하기 위하여 셀렉트 신호 S1,S2를 '00' ⇒ '01'로 교번적으로 발생한다. 상기 셀렉트 신호 S1,S2가 '00'으로 발생됨에 따라 상기 멀티플렉서(26)의 출력단자 M1과 M2에서 Iref와 Ia를 출력한다. 상기 출력된 Iref와 Ia는 제1승산기(28)에 입력된다. 상기 제1승산기(28)는 상기 Iref와 Ia를 입력받아 승산을 수행한다. 이와 동시에 상기 셀렉터(26)의 출력단자 M3과 M4에서는 Ia와 Qref가 출력된다. 이때 상기 Ia와 Qref는 제2승산기(30)에 입력된다. 이에따라 상기 제2승산기(30)는 상기 Ia와 Qref를 입력받아 승산한다. 한편 상기 제1,제2승산기(28,30)의 승산 값은 각각 제7래치(32)와 제8래치(34)에 입력된다. 즉 상기 제7래치(32)에 Ia×Iref을 래치하고, 상기 제8래치(34)는 Ia×Qref를 래치한다.At this time, the selector 26 describes only the input, the select signal and the output. Hardware implementation of the selector 26 as described above is implemented simply by using a well-known software tool, so that detailed description of the hardware configuration is omitted. First, let us examine the frequency correction process of the baseband signal. The control unit alternately generates the select signals S 1 and S 2 from '00' to '01' in order to perform frequency correction. And outputs I ref and I a from the output terminals M 1 and M 2 of the multiplexer 26 as the select signals S 1 and S 2 are generated as '00'. The output I ref and I a are input to the first multiplier 28. The first multiplier 28 receives the I ref and I a , and performs multiplication. At the same time, I a and Q ref are output from the output terminals M 3 and M 4 of the selector 26. At this time, I a and Q ref are input to the second multiplier 30. Accordingly, the second multiplier 30 receives and multiplies the I a and Q ref . The multiplication values of the first and second multipliers 28 and 30 are input to the seventh latch 32 and the eighth latch 34, respectively. That is, Ia x I ref is latched in the seventh latch 32, and the eighth latch 34 latches I a x Q ref .

한편 제어부가 상기 셀렉트 신호 S1,S2를 '01'로 발생함에 따라 상기 셀렉터(26)는 출력단자 M1,M2에서 Iref,Qa를 출력한다. 상기 Iref,Qa는 제1승산기(28)에 입력된다. 상기 제1승산기(28)는 상기 Iref, Qa를 입력받아 승산한다. 이와 동시에 상기 셀렉터(26)는 출력단자 M3,M4에서 -Qa,0ref를 출력하고, 상기 -Qa,0ref는 제2승산기(30)에 입력된다. 상기 제2승산기(30)는 상기 -Qa,0ref를 입력받아 승산한다. 한편 상기 제1,제2승산기(28,30)의 승산 값은 제7,제8래치(32,34)에 입력되어 래치된다. 즉 상기 제7래치(32)에 래치된 값은 Qa×Iref이고, 제8래치에 래치된 값은 -Qa×Qref이다. 한편 상기 제7,제8래치(32,34)에 이전에 래치되어 있던 값은 각각 제9래치(36)와 제10래치(38)에 입력되어 래치된다. 이와 같은 경우에 상기 제7래치(32)에는 Qa×Iref가, 제8래치(34)에는 -Qa×Qref가, 제9래치(36)에는Ia×Iref가, 제10래치(38)에는 Ia×Qref가 입력되어 래치된다. 이때 상기 제7래치(32)의 출력을 R1이라 하고, 상기 제8래치(34)의 출력을 R2라 한다. 이때 상기 R1과 R2는 각각 제1,제2멀티플렉서(40,42)에 입력된다. 이때 상기 제1,제2멀티플렉서(40,42)는 각각 셀렉트 신호 S4와 S5를 입력받는다. 상기 제1멀티플렉서(40)는 셀렉트 신호 S4가 '1'이면 R1을 출력하고, '0'이면 R2를 출력한다. 그리고 상기 제2멀티플렉서(42)는 셀렉트 신호 S5가 '1'이면 R1을 출력하고, '0'이면 R2를 출력한다. 상기 주파수 보정을 수행하기 위하여 제어부는 상기 셀렉트 신호 S4,S5를 '01'로 발생한다. 이에따라 상기 제1,제2멀티플렉서(40,42)는 각각 R2,R1을 출력한다. 이때 상기 제1멀티플렉서(40)의 출력과 제9래치(36)의 출력은 제1가산기(44)에 입력된다. 이때 상기 제1가산기(44)는 입력되는 신호를 가산하여 출력한다. 이때 상기 제1가산기(44)의 출력은 Ia×Iref-Q×Qref가 된다. 이는 주파수 보정을 수행하기 위한 수학식 1과 동일하다. 한편 상기 출력은 제11래치(48)에 입력되어 래치된다. 이때 래치되어 출력되는 신호가 주파수 보정된 I이다.On the other hand, as the control unit generates the select signals S 1 and S 2 as '01', the selector 26 outputs I ref and Q a at the output terminals M 1 and M 2 . The I ref , Q a are input to a first multiplier 28. The first multiplier 28 receives and multiplies the I ref and Q a . At the same time, the selector 26 outputs -Q a , 0 ref at the output terminals M 3 , M 4 , and -Q a , 0 ref is input to the second multiplier 30. The second multiplier 30 receives and multiplies -Q a , 0 ref . The multiplication values of the first and second multipliers 28 and 30 are input to the seventh and eighth latches 32 and 34 and latched. That is, the value latched in the seventh latch 32 is Q a × I ref , and the value latched in the eighth latch is -Q a × Q ref . On the other hand, the values previously latched in the seventh and eighth latches 32 and 34 are input to the ninth latch 36 and the tenth latch 38, respectively, and latched. This is the case, the seventh latch (32), a Q × I ref is, in a I × I ref eighth latch 34 has a -Q × Q ref is the ninth latch (36), 10 Ia x Q ref is input to the latch 38 and latched. The output of the seventh latch 32 is referred to as R 1 and the output of the eighth latch 34 is referred to as R 2 . At this time, R 1 and R 2 are input to the first and second multiplexers 40 and 42, respectively. At this time, the first and second multiplexers 40 and 42 receive the select signals S 4 and S 5 , respectively. The first multiplexer 40 outputs R 1 if the select signal S 4 is '1' and outputs R 2 if it is '0'. The second multiplexer 42 outputs R 1 if the select signal S 5 is '1' and outputs R 2 if it is '0'. In order to perform the frequency correction, the controller generates the select signals S 4 and S 5 as '01'. The first and second multiplexers 40 and 42 output R 2 and R 1 , respectively. At this time, the output of the first multiplexer 40 and the output of the ninth latch 36 are input to the first adder 44. At this time, the first adder 44 adds the input signal and outputs the added signal. At this time, the output of the first adder 44 becomes I a x I ref -Q x Q ref . This is the same as Equation 1 for performing frequency correction. On the other hand, the output is input to the eleventh latch 48 and latched. At this time, the latched output signal is frequency-corrected I.

한편 상기 제2멀티플렉서(42)의 출력과 제11래치(38)의 출력은 제2가산기(46)에 입력된다. 이때 상기 제2가산기(46)는 입력되는 신호를 가산하여 출력한다. 이때 상기 제2가산기(46)의 출력은 Ia×Qref-Qa×Iref가 된다. 이는 주파수 보정을 수행하기 위한 수학식 2와 동일하다. 한편 상기 출력은 제12래치(50)에 입력되어 래치된다. 상기 래치되어 출력되는 신호가 주파수 보정된 Q이다.On the other hand, the output of the second multiplexer 42 and the output of the eleventh latch 38 are input to the second adder 46. At this time, the second adder 46 adds the input signal and outputs the added signal. At this time, the output of the second adder 46 becomes I a × Q ref -Q a × I ref . This is the same as Equation (2) for performing frequency correction. On the other hand, the output is inputted to the twelfth latch 50 and latched. The latched output signal is a frequency-corrected Q signal.

상술한 바와 같이 본 발명의 주파수 보정회로는 2개의 승산기를 사용하여 주파수 보정을 수행할 수 있다. 종래의 주파수 보정회로는 4개의 승산기를 필요로 하였으나, 본 발명의 주파수 보정회로는 2개의 승산기만을 필요로 한다. 따라서 본 발명의 주파수 보정회로는 종래의 주파수 보정회로에 비하여 그 하드웨어적인 크기와 원가를 대폭적으로 감소시킬 수 있다.As described above, the frequency correction circuit of the present invention can perform frequency correction using two multipliers. The conventional frequency correction circuit requires four multipliers, but the frequency correction circuit of the present invention requires only two multipliers. Therefore, the frequency correction circuit of the present invention can significantly reduce the hardware size and cost compared to the conventional frequency correction circuit.

이제 제어부가 위상차 연산을 수행하기 위하여 셀렉트 신호 S1,S2를 '10','11'로 교번적으로 발생하는 경우를 살펴보자. 상기 셀렉트 신호 S1, S2가 '10'으로 셀렉터(26)에 입력되는 경우에 상기 셀렉터(26)의 출력은 Ia,Ia,Ia,Ia-1이다. 상기 출력 중 Ia,Ia는 제1승산기(44)에 입력되어 승산된다. 상기 제1승산기(44)에서 승산된 값은 Ia의 제곱 값이고, 이 값은 제7래치(32)에 입력된다. 상기 제7래치(32)는 상기 승산 값을 입력받아 래치한다.Now, let's consider a case where the control unit alternately generates the select signals S 1 and S 2 as '10' and '11' in order to perform the phase difference calculation. The select signal S 1, the output of the selector 26 in the case where S 2 is input to the "10" the selector 26 is I a, I a, I a , I a-1. The outputs I a and I a are input to the first multiplier 44 and multiplied. The value multiplied by the first multiplier 44 is a square value of I a , and this value is input to the seventh latch 32. The seventh latch 32 receives and latches the multiplication value.

이와 동시에 Ia, Ia-1은 제2승산기(46)에 입력되어 승산된다. 상기 제2승산기(46)에서 승산된 값은 Ia×Ia-1이고, 이 승산 값은 제8래치(34)에 입력된다. 상기 제8래치(34)는 상기 승산 값을 입력받아 래치한다.At the same time, I a and I a-1 are input to the second multiplier 46 and multiplied. The value multiplied by the second multiplier 46 is I a x I a-1 , and the multiplied value is input to the eighth latch 34. The eighth latch 34 receives and latches the multiplication value.

한편 상기 셀렉트 신호가 '11'로 변화되면 상기 셀렉터(26)의 출력은 Qa,Qa,Qa,Qa-1이 출력된다. 상기 Qa,Qa는 제1승산기(44)에 입력되어 승산된다. 상기 제1승산기(44)에서 승산된 값은 Qa의 제곱 값이고, 이 값은 제7래치(32)에 입력된다. 상기 제7래치(32)는 상기 승산 값을 입력받아 래치한다.On the other hand, when the select signal changes to '11', the output of the selector 26 outputs Q a , Q a , Q a , and Q a-1 . The Q a and Q a are input to the first multiplier 44 and multiplied. The value multiplied by the first multiplier 44 is a square value of Q a , and this value is input to the seventh latch 32. The seventh latch 32 receives and latches the multiplication value.

이와 동시에 Qa,Qa-1은 제2승산기(46)에 입력되어 승산된다. 상기 제2승산기(46)에서 승산된 값은 Qa×Qa-1이고, 이 값은 제8래치(34)에 입력된다. 상기 제8래치(34)는 상기 승산 값을 입력받아 래치한다. 이때 상기 제7래치(32)와 제8래치(34)에 이전에 래치되었던 값은 각각 제9래치(36)와 제10래치(38)에 입력된다. 상기 제1,제2멀티플렉서(40,42)에 입력되는 셀렉트 신호 S4,S5는 '10'으로 입력된다. 이에 따라 상기 제1,제2멀티플렉서(40,42)는 각각 R1,R2를 출력한다. 이때 상기 제1멀티플렉서(40)에서 출력한 R1과 제10래치(38)에 래치된 값은 제1가산기(44)에 입력되어 가산된다. 이때 가산된 값이 -(Ia 2+Qa 2)이고, 제11래치(48)에 입력된다. 상기 제11래치(48)는 입력된 -(Ia 2+Qa 2)을 래치하여 제2니게이트(52)에 입력한다. 상기 제2니게이트(52)는 상기 -(Ia 2+Qa 2)를 입력받아 음의 수로 전환한다. 상기 제2니게이트(52)를 통하여 음의 수로 전환된 -(Ia 2+Qa 2)은 제13래치(52)에 입력되어 래치된다. 이때 상기 제2멀티플렉서(42)에서 출력한 R2와 제11래치(38)에 래치된 값은 제1가산기(46)에 입력되어 가산된다. 이때 가산된 값이 Ia×Ia-1+Qa×Qa-1이다. 상기 Ia×Ia-1+Qa×Qa-1은 제12래치(50)에 입력된다. 상기 제12래치(50)는 상기 Ia×Ia-1+Qa×Qa-1을 래치하여 출력한다. 상기 제13래치(54)와 상기 제12래치(50)의 출력은 제산기(56)에 입력된다. 상기 제산기(56)는 상기 제12래치(50)의 출력을 상기 제13래치(54)의 값으로 제산을 수행한다. 상기 제산한 결과가 수학식 3과 같고 이것이 위상차 연산식이다. 상기 출력은 베이스 밴드 신호의 위상차 연산 값이다.At the same time, Q a, Q a-1 is multiplied is inputted to the second multiplier (46). The value multiplied by the second multiplier 46 is Q a × Q a-1 , and this value is input to the eighth latch 34. The eighth latch 34 receives and latches the multiplication value. The values previously latched in the seventh latch 32 and the eighth latch 34 are input to the ninth latch 36 and the tenth latch 38, respectively. The select signals S 4 and S 5 input to the first and second multiplexers 40 and 42 are inputted as '10'. Accordingly, the first and second multiplexers 40 and 42 output R 1 and R 2 , respectively. At this time, the values latched in R 1 and the tenth latch 38 output from the first multiplexer 40 are input to the first adder 44 and added. At this time, the added value is - (I a 2 + Q a 2 ), and is input to the eleventh latch 48. The eleventh latch 48 has an input-to latch the (I + a 2 a 2 Q) is input to the second negated 52. The second nigga 52 receives the - (I a 2 + Q a 2 ) and converts it into a negative number. Wherein the second switch you a negative number through a gate (52) - (a I 2 + Q 2 a) is latched is input to the latch 13 (52). At this time, the values R 2 output from the second multiplexer 42 and the values latched in the eleventh latch 38 are input to the first adder 46 and added. At this time, the added value is I a × I a-1 + Q a × Q a-1 . The I a × I a-1 + Q a × Q a-1 is input to the twelfth latch 50. The twelfth latch 50 latches and outputs I a × I a-1 + Q a × Q a-1 . The outputs of the thirteenth latch 54 and the twelfth latch 50 are input to the divider 56. [ The divider 56 divides the output of the twelfth latch 50 by the value of the thirteenth latch 54. The result of the division is as shown in Equation (3), which is a phase difference calculation expression. The output is a phase difference calculation value of the baseband signal.

이와 같이 본 발명의 위상차 연산회로는 두 개의 승산기를 사용하여 주파수 보정과 위상차 연산을 수행할 수 있다. 이는 종래의 위상차 연산을 수행하기 위하여 필요하였던 4개의 승산기에 비하여 대폭적으로 감소된 수이다.As described above, the phase difference calculation circuit of the present invention can perform frequency correction and phase difference calculation using two multipliers. This is a greatly reduced number as compared with the four multipliers required for performing the conventional phase difference calculation.

또한 본 발명의 바람직한 실시예에 따른 주파수 보정과 위상차 연산회로는 종래에 개별적으로 주파수 보정과 위상차 연산을 수행하였던 것을 하나의 장치로 공유시켰다. 이에따라 주파수 보정과 위상차 연산을 수행하기 위하여 8개 이상의 승산기가 필요했던 종래와 달리 본 발명의 주파수 보정과 위상차 연산회로는 단지 2개의 승산기를 구비하여도 주파수 보정과 위상차 연산을 수행할 수 있다.Also, the frequency correction and the phase difference calculation circuit according to the preferred embodiment of the present invention have conventionally performed the frequency correction and the phase difference calculation in a single device. Accordingly, unlike the conventional case where more than eight multipliers are required to perform the frequency correction and the phase difference calculation, the frequency correction and phase difference calculation circuit of the present invention can perform frequency correction and phase difference calculation with only two multipliers.

상술한 바와 같이 본 발명은 주파수 보정 시에 단지 2개의 승산기를 구비한다. 이에따라 주파수 보정회로의 하드웨어적인 크기와 원가를 대폭적으로 감소시킬 수 있다. 그리고, 위상차 연산 시에도 단지 2개의 승산기를 구비하므로 하드웨어적인 크기 및 원가를 대폭적으로 감소시킬 수 있다.As described above, the present invention includes only two multipliers at the time of frequency correction. Thus, the hardware size and cost of the frequency correction circuit can be greatly reduced. Also, since only two multipliers are provided in the phase difference calculation, hardware size and cost can be greatly reduced.

또한 종래에는 위상차 연산과 주파수 보정을 수행하기 위해서 8개의 승산기가 필요하였던 것을, 2개의 승산기를 구비한 주파수 보정과 위상차 연산회로를 사용함으로서 하드웨어를 대폭적으로 감소시키고, 원가를 절감시키는 이점이 있다.Conventionally, eight multipliers are required to perform the phase difference calculation and the frequency correction. The frequency correction and the phase difference calculation circuit provided with the two multipliers are used, thereby drastically reducing the hardware and reducing the cost.

Claims (6)

주파수 보정회로에 있어서,In the frequency correction circuit, 베이스 밴드 신호 Ia,Qa와 레퍼런스 신호 Iref,Qref를 입력받아 Iref,Qref,Ia와 Iref,Qref,Qa,-Qa를 교호적으로 출력하는 출력제어부와,An output controller for receiving the baseband signals I a and Q a and the reference signals I ref and Q ref and alternately outputting I ref , Q ref , I a and I ref , Q ref , Q a , and Q a ; 상기 출력제어부의 출력이 Iref,Qref,Ia이면 Iref,Ia을 입력받아 Iref×Ia를 수행하고, Iref,Qref,Qa,-Qa이면 Iref,Qa를 입력받아 Iref×Qa를 수행하는 제1승산기와,The output of the output control I ref, Q ref, I a is I ref, I input receives a perform I ref × I a a, and I ref, Q ref, Q a , -Q a is I ref, a Q A first multiplier for receiving I ref x Q a , 상기 출력제어부의 출력이 Iref,Qref,Ia이면 Qref,Ia를 입력받아 Qref×Ia를 수행하고, Iref,Qref,Qa,-Qa이면 Qref,-Qa를 입력받아 Qref×-Qa를 수행하는 제2승산기와,If the output of the output control I ref, Q ref, I a is Q ref, I input receives a perform Q ref × I a, and a, I ref, Q ref, Q a, -Q a Q ref, -Q a second multiplier for performing Q ref x -Q a , 상기 제1승산기의 출력 Iref×Ia와 상기 제2승산기의 출력이 Qref×-Qa을 입력받아 가산하여 I의 주파수 보정값을 출력하는 제1가산부와,A first adder for receiving and adding the output I ref x I a of the first multiplier and the output Q ref x -Q a of the second multiplier to output a frequency correction value of I; 상기 제1승산기의 출력 Iref×Qa와 제2승산기의 출력 Qref×Ia을 입력받아 가산하여 Q의 주파수 보정값을 출력하는 제2가산부를 구비하는 것을 특징으로 하는 주파수 보정회로.And a second adder for receiving and adding the output I ref × Q a of the first multiplier and the output Q ref × I a of the second multiplier to output the frequency correction value of Q. 제1항에 있어서, 상기 출력제어부가,The image processing apparatus according to claim 1, 베이스 밴드 신호를 입력받아 Ia와 Qa로 분리하는 디멀티플렉서와,A demultiplexer for receiving a baseband signal and separating it into I a and Q a ; 베이스 밴드 신호 Ia,Qa를 각각 입력받아 각각 래치하는 베이스 밴드 신호 래치부와,And a baseband signal I, the baseband signal latch section that latches each receiving a respective input of Q, 상기 래치부의 래치 값 중 Qa를 입력받아 음의 수로 변환하는 니게이트와,And negate the negative number conversion of receiving a Q a of the latch portion latches value, 레퍼런스 신호 Iref,Qref를 각각 입력받아 각각 래치하는 레퍼런스 신호 래치부와,A reference signal latch unit for respectively receiving and latching the reference signals I ref and Q ref , 상기 교호적으로 입력되는 셀렉트 신호에 따라, 상기 베이스 밴드 신호 래치부와 레퍼런스 신호 래치부로부터 Ia,Qa,-Qa,Iref,Qref를 입력받아 Iref,Qref,Ia와 Iref,Qref,Qa,-Qa을 교호적으로 출력하는 셀렉터를 구비하는 것을 특징으로 하는 주파수 보정회로.According to the select signal input to the alternating, and the baseband signal from the latch unit and the reference signal, a latch part I, Q a, a -Q, I ref, I ref ref receives the Q, Q ref, I a And a selector for alternately outputting I ref , Q ref , Q a , and Q a . 위상차 연산회로에 있어서,In the phase difference calculation circuit, 베이스 밴드 신호 Ia-1,Ia,Qa-1,Qa를 입력받아 Ia-1,Ia또는 Qa-1,Qa를 교호적으로 출력하는 출력제어부와,And a baseband signal I a-1, I a, Q a-1, an output control unit for receiving input output I a-1, I a or a Q-1, Q a a Q a alternately, 상기 출력제어부의 출력이 Ia-1,Ia이면 Ia를 입력받아, Ia제곱을 수행하고, 상기 출력제어부의 출력이 Qa-1,Qa이면 Qa를 입력받아, Qa제곱을 수행하는 제1승산기와,If the output of the output control I a-1, I a receives the I a, receiving perform I a square, and if the output of the output control section Q a-1, Q a, type Q a, Q a square A first multiplier for performing a first multiplier, 상기 출력제어부의 출력이 Ia-1,Ia이면 Ia-1,×Ia를 수행하고, 상기 출력제어부의 출력이 Qa-1,Qa이면 Qa-1,×Qa를 수행하는 제2승산기와,Perform the output of the output control I a-1, I a I a-1, if × I a, and the output of the output control section Q a-1, Q a is performing a Q a-1, × Q a A second multiplier, 상기 제1승산부의 두 승산 값을 입력받아 가산을 수행하는 제1가산부와,A first adder for receiving two multiplication values of the first multiplier and performing addition, 상기 제2승산기의 두 승산 값을 입력받아 가산을 수행하는 제2가산부와,A second adder for receiving two multiplication values of the second multiplier and performing addition, 상기 제2가산부의 출력을 음의 수로 변화하는 니게이트와,A negator for changing the output of the second adder to a negative number, 상기 제2가산부의 값으로, 제1가산부의 값을 제산하여 위상차 연산을 구하는 제산부를 구비하는 것을 특징으로 하는 위상차 연산회로.And a divider for dividing the value of the first adder by a value of the second adder to obtain a phase difference calculation. 제3항에 있어서, 상기 출력제어부가,The image processing apparatus according to claim 3, 베이스 밴드 신호를 입력받아 Ia와 Qa로 분리하는 디멀티플렉서와,A demultiplexer for receiving a baseband signal and separating it into I a and Q a ; 베이스 밴드 신호 Ia,Qa를 각각 입력받아 각각 래치하는 제1래치부와,A first latch unit receiving and receiving baseband signals I a and Q a , respectively, 상기 제1래치부의 출력을 각각 입력받아 이전 신호 즉 Ia-1,Qa-1을 각각 래치하는 제2래치부와,A second latch unit receiving an output of the first latch unit and latching previous signals Ia-1 and Qa -1 , respectively; 상기 제1,제2래치부에 래치된 신호 즉 Ia-1,Ia,Qa-1,Qa를 입력받아 교호적으로 변화하는 선택신호에 따라 Ia-1,Ia또는 Qa-1,Qa를 교호적으로 출력하는 셀렉터를 구비하는 것을 특징으로 하는 위상차 연산회로.The first and that is a signal latched by the second latch portion I a-1, I a, Q a-1, Q receives a according to the selection signal to change alternately I a-1, I a or Q a -1 , and Q a alternately. 주파수 보정과 위상차 회로에 있어서,In the frequency correction and phase difference circuit, 베이스 밴드 신호 Ia,Qa,Ia-1,Qa-1와 레퍼런스 신호 Iref,Qref를 입력받아, 주파수 보정모드시에는 Iref,Qref,Ia와 Iref,Qref,Qa,-Qa를 교호적으로 출력하고, 위상차 연산모드시에는 Ia-1,Ia또는 Qa-1,Qa를 교호적으로 출력하는 출력제어부와,The baseband signal I a, Q a, I a -1, Q a-1 and the reference signal I ref, upon receiving the Q ref, frequency correction mode, I ref, Q ref, I a and I ref, Q ref, An output controller for alternately outputting Q a and -Q a in the phase difference calculation mode and alternately outputting I a-1 , I a or Q a-1 and Q a in the phase difference calculation mode, 상기 주파수 보정모드시에 출력제어부의 출력이 Iref,Qref,Ia이면 Iref,Ia을 입력받아 Iref×Ia를 수행하고, Iref,Qref,Qa,-Qa이면 Iref,Qa를 입력받아 Iref×Qa를 수행하고, 위상차 연산모드시에 출력제어부의 출력이 Ia-1,Ia이면 Ia를 입력받아, Ia제곱을 수행하고, 상기 출력제어부의 출력이 Qa-1,Qa이면 Qa를 입력받아, Qa제곱을 수행하는 제1승산기와,If the output of the output control at the time of the frequency calibration mode I ref, Q ref, I a receives the I ref, I ref × I a I a perform and, I ref, ref is Q, Q a, a -Q do I ref × Q a receives the I ref, Q a, and when the output of the output control unit at the time of the phase difference calculation mode I a-1, I a receives the I a, perform I a square, and the output the output of the control unit and a first multiplier for receiving the back-Q 1 a, Q a Q a, Q performing a square, 상기 주파수 보정모드시에 출력제어부의 출력이 Iref,Qref,Ia이면 Qref,Ia를 입력받아 Qref×Ia를 수행하고, Iref,Qref,Qa,-Qa이면 Qref,-Qa를 입력받아 Qref×-Qa를 수행하고, 위상차 연산모드시에 상기 출력제어부의 출력이 Ia-1,Ia이면 Ia-1,×Ia를 수행하고, 상기 출력제어부의 출력이 Qa-1,Qa이면 Qa-1,×Qa를 수행하는 제2승산기와,If the output of the output control at the time of the frequency calibration mode I ref, Q ref, I a receives the Q ref, I perform a Q ref × I a and, I ref, ref is Q, Q a, a -Q Q ref, -Q receives a perform Q ref × -Q a, performing the phase difference is at the time of operation mode, the output of the output control I a-1, I a I a-1, × I a , and and a second multiplier for performing the output of the output control a Q-1, Q is a Q a-1, × Q a , 상기 주파수 보정모드시에 제1승산기의 출력 Iref×Ia와 상기 제2승산기의 출력이 Qref×-Qa을 입력받아 가산하여 I의 주파수 보정값을 출력하고, 위상차 연산모드시에 상기 제1승산부의 두 승산 값을 입력받아 가산을 수행하는 제1가산부와,The output I ref x I a of the first multiplier and the output Q ref x -Q a of the second multiplier in the frequency correction mode are added to output a frequency correction value of I, and in the phase difference calculation mode, A first adder for receiving the two multiplication values of the first multiplier and performing addition, 상기 주파수 보정모드시에 제1승산기의 출력 Iref×Qa와 제2승산기의 출력 Qref×Ia을 입력받아 가산하여 Q의 주파수 보정값을 출력하고, 위상차 연산모드시에 상기 제2승산기의 두 승산 값을 입력받아 가산을 수행하는 제2가산부와,And outputs the frequency correction value of Q by receiving and adding the output I ref x Q a of the first multiplier and the output Q ref x I a of the second multiplier in the frequency correction mode, A second adder for receiving the two multiplication values of the multiplication result and performing addition, 위상차 모드시에 상기 제2가산부의 출력을 음의 수로 변화하는 니게이트와,A negator for changing the output of the second adder to a negative number in the phase difference mode, 위상차 모드시에 상기 제2가산부의 값으로, 제1가산부의 값을 제산하여 위상차 연산 값을 구하는 제산부를 구비하는 것을 특징으로 하는 주파수 보정과 위상차 연산회로.And a divider for dividing the value of the first adder by the value of the second adder in the phase difference mode to obtain a phase difference calculation value. 제5항에 있어서, 상기 출력제어부가,6. The apparatus according to claim 5, 베이스 밴드 신호를 입력받아 Ia와 Qa로 분리하는 디멀티플렉서와,A demultiplexer for receiving a baseband signal and separating it into I a and Q a ; 베이스 밴드 신호 Ia,Qa를 각각 입력받아 각각 래치하는 베이스 밴드 신호 래치부와,And a baseband signal I, the baseband signal latch section that latches each receiving a respective input of Q, 상기 베이스 밴드 신호 래치부의 출력을 각각 입력받아 이전 신호 즉 Ia-1,Qa-1을 각각 래치하는 이전 베이스 밴드 신호 래치부와,A previous baseband signal latch unit receiving an output of the baseband signal latch unit and latching previous signals Ia-1 and Qa -1 , respectively; 상기 베이스 밴드 신호 래치부의 래치 값 중 Qa를 입력받아 음의 수로 변환하는 니게이트와,And it negated to convert the number of sound receiving a Q a of the baseband signal latch portion latches value, 레퍼런스 신호 Iref,Qref를 각각 입력받아 각각 래치하는 레퍼런스 신호 래치부와,A reference signal latch unit for respectively receiving and latching the reference signals I ref and Q ref , 상기 주파수 보정모드시 상기 베이스 밴드 신호 래치부와 레퍼런스 신호 래치부로부터 Ia,Qa,-Qa,Iref,Qref를 입력받아, 교호적으로 입력되는 셀렉트 신호에 따라 Iref,Qref,Ia와 Iref,Qref,Qa,-Qa을 교호적으로 출력하고, 위상차 연산모드시 베이스 밴드 신호 래치부와 이전 베이스 밴드 신호 래치부로부터 Ia-1,Ia,Qa-1,Qa를 입력받아 교호적으로 입력되는 셀렉트 신호에 따라 Ia-1,Ia또는 Qa-1,Qa를 교호적으로 출력하는 셀렉터를 구비하는 것을 특징으로 하는 주파수 보정과 위상차 연산회로.When the frequency correction mode, from the baseband signal and the reference signal latch unit latching part I a, Q a, -Q a , I ref, receives the Q ref, according to the select signal input to the alternating I ref, Q ref , I a and I ref, Q ref, Q a, a -Q output alternately, the phase difference operation mode I a-1, from the baseband signal latch section and before the baseband signal latch section, and I a, Q a 1, receives the Q in accordance with a select signal that is input to the alternating-1 I a, I a or a Q-1, the frequency correction comprising: a selector for outputting a Q alternately with a phase difference Operation circuit.
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