KR102672267B1 - Resistance variable memory device - Google Patents
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Abstract
본 발명은 가변 저항 메모리 소자 및 그 제조 방법에 관한 것으로, 기판 상의 제1 도전 라인, 상기 제1 도전 라인 상에 차례로 적층되는 하부 전극, 질소 프리 금속산화물 패턴, 가변 저항 패턴 및 중간 전극을 포함하는 제1 적층 구조물. 상기 중간 전극 상에 차례로 적층된 스위칭 패턴 및 상부 전극을 포함하는 제2 적층 구조물 및 상기 제2 적층 구조물의 측벽들을 덮는 캡핑 절연체를 포함하고, 상기 질소 프리 금속산화물 패턴은 질소를 포함하지 않는 금속산화물층으로서, 루테늄 산화물, 이리듐 산화물, 탄탈륨 산화물 및 텅스텐 산화물 중 적어도 하나를 포함하고, 상기 캡핑 절연체는 상기 스위칭 패턴의 측벽들 상에 차례로 적층된 제1 캡핑 절연 패턴 및 제2 캡핑 절연 패턴을 포함하되, 상기 제1 캡핑 절연 패턴은 비정질 실리콘을 포함하고, 상기 제2 캡핑 절연 패턴은 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN) 또는 실리콘 붕질화물(SiBN)을 포함하는 가변 저항 메모리 소자를 제공한다.The present invention relates to a variable resistance memory device and a method of manufacturing the same, comprising a first conductive line on a substrate, a lower electrode sequentially stacked on the first conductive line, a nitrogen-free metal oxide pattern, a variable resistance pattern, and an intermediate electrode. First laminated structure. A second stacked structure including a switching pattern and an upper electrode sequentially stacked on the middle electrode and a capping insulator covering side walls of the second stacked structure, wherein the nitrogen-free metal oxide pattern is a metal oxide that does not contain nitrogen. As a layer, it includes at least one of ruthenium oxide, iridium oxide, tantalum oxide, and tungsten oxide, and the capping insulator includes a first capping insulating pattern and a second capping insulating pattern sequentially stacked on the sidewalls of the switching pattern. , the first capping insulating pattern includes amorphous silicon, and the second capping insulating pattern includes silicon nitride (SiN), silicon oxynitride (SiON), silicon carbonitride (SiCN), or silicon boronitride (SiBN). A variable resistance memory element is provided.
Description
본 발명은 가변 저항 메모리 소자에 관한 것으로, 상세하게는 크로스 포인트 구조의 가변 저항 메모리 소자에 관한 것이다.The present invention relates to a variable resistance memory device, and more particularly to a variable resistance memory device with a cross point structure.
최근 휴대용 디지털 기기의 보급과 디지털 데이터의 저장 필요성이 증가하면서 전원이 차단된 후에도 저장된 데이터가 소실되지 않는 비휘발성 메모리 소자에 대한 관심이 높아지고 있다.Recently, with the spread of portable digital devices and the increasing need for digital data storage, interest in non-volatile memory devices that do not lose stored data even when the power is turned off is increasing.
상기 반도체 소자로서 디램 메모리 소자와 같이 실리콘 공정을 기반으로 함으로써 저비용으로 제조할 수 있는 플래시 메모리 소자가 널리 이용되고 있다. 그러나, 플래시 메모리 소자는 휘발성 메모리 소자인 디램 메모리 소자에 비하여 상대적으로 집적도가 낮고 동작속도가 느리며 데이터의 저장에 상대적으로 고전압이 요구되는 단점이 있다.As the semiconductor device, a flash memory device, such as a DRAM memory device, which can be manufactured at low cost based on a silicon process, is widely used. However, compared to DRAM memory devices, which are volatile memory devices, flash memory devices have the disadvantage of having relatively low integration, slow operating speed, and requiring a relatively high voltage to store data.
이와 같은 플래시 메모리 소자의 단점을 극복하기 위해 상변화 메모리 소자(phase changeable RAM, PRAM), 자기 메모리 소자(magnetic RAM, MRAM) 및 저항 메모리 소자(resistance changeable RAM, RRAM)와 같은 다양한 차세대 반도체 소자가 제안되고 있다. 이와 같은 차세대 비휘발성 메모리 소자는 비교적 낮은 전압에서 동작이 가능하고 액세스 타임(access time)이 빨라서 플래시 메모리 소자의 단점을 상당부분 상쇄하고 있다.To overcome these shortcomings of flash memory devices, various next-generation semiconductor devices such as phase changeable RAM (PRAM), magnetic RAM (MRAM), and resistance changeable RAM (RRAM) are being developed. It is being proposed. These next-generation non-volatile memory devices can operate at relatively low voltages and have fast access times, thereby offsetting many of the disadvantages of flash memory devices.
특히, 고집적화 요구에 따라 3차원 크로스 포인트 어레이 구조를 갖는 차세대 비휘발성 메모리 소자에 대한 연구가 최근 활발하게 진행되고 있다. 크로스 포인트 어레이(cross point array) 구조는 복수의 상부전극과 복수의 하부전극이 서로 교차하도록 배치하고 상부 및 하부전극의 교차 지점(cross point)에 메모리 셀을 배치한 구조로써, 각 메모리 셀에 대한 임의의 액세스(random access)가 가능하여 데이터의 저장(program) 및 판독(read)을 용이하게 구현할 수 있다.In particular, in response to the demand for high integration, research on next-generation non-volatile memory devices with a three-dimensional cross-point array structure has recently been actively conducted. The cross point array structure is a structure in which a plurality of upper electrodes and a plurality of lower electrodes are arranged to cross each other and memory cells are arranged at the cross point of the upper and lower electrodes. Random access is possible, making it easy to program and read data.
이와 같은 크로스 포인트 어레이 구조는 단위 셀을 상부 및 하부 전극 사이에 수직방향을 따라 적층구조로 형성하고, 단일한 크로스 포인트 어레이 구조를 수직방향을 따라 다수 적층함으로써 용이하게 3차원 구조로 형성할 수 있다. 이에 따라, 차세대 비활성 메모리 소자를 고밀도로 집적할 수 있다.This cross point array structure can be easily formed into a three-dimensional structure by forming unit cells in a stacked structure along the vertical direction between the upper and lower electrodes and stacking multiple single cross point array structures along the vertical direction. . Accordingly, next-generation inactive memory devices can be integrated at high density.
본원의 배경이 되는 기술은 공개특허 제10-2017-0108599호에 개시되어 있다.The technology behind this application is disclosed in Patent Publication No. 10-2017-0108599.
본 발명에서 해결하고자 하는 기술적 과제는, 중간 전극층과 선택 패턴층의 접촉 면적을 줄여, 선택 패턴층의 성능 저하를 방지하여, 소자의 신뢰성을 향상시키도록 하는 가변 메모리 소자를 제공하는데 있다.The technical problem to be solved by the present invention is to provide a variable memory device that reduces the contact area between the intermediate electrode layer and the selection pattern layer, prevents performance degradation of the selection pattern layer, and improves the reliability of the device.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problem to be solved by the present invention is not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the description below.
본 발명의 일 실시예에 따른 가변 저항 메모리 소자는 기판, 기판 상의 제1 도전 라인, 상기 제1 도전 라인 상에 차례로 적층되는 하부 전극, 제1 절연 패턴, 가변 저항층, 및 중간 전극을 포함하는 적층 구조물, 상기 제1 도전 라인 상에 구비되고 상기 적층 구조물 사이를 채우는 몰드 패턴층, 상기 적층 구조물의 중간 전극 상에 구비되는 선택 패턴층, 및 상기 선택 패턴층 상에 구비되고 상기 제1 도전 라인과 직교하는 방향으로 연장되는 제2 도전 라인을 포함한다.A variable resistance memory device according to an embodiment of the present invention includes a substrate, a first conductive line on the substrate, a lower electrode sequentially stacked on the first conductive line, a first insulating pattern, a variable resistance layer, and an intermediate electrode. A laminated structure, a mold pattern layer provided on the first conductive line and filling between the laminated structures, a selection pattern layer provided on a middle electrode of the laminated structure, and a mold pattern layer provided on the selection pattern layer and the first conductive line. It includes a second conductive line extending in a direction perpendicular to .
상기 하부 전극은 U자 형상을 갖고, 상기 제1 절연 패턴은 상기 하부 전극의 내면에 적층되고, 상기 가변 저항층은 상기 하부 전극의 서로 마주하는 2개의 사이드부의 최상부면 상에 각각 적층되고, 상기 중간 전극은 상기 가변 저항층의 상부면 상에 적층된다.The lower electrode has a U-shape, the first insulating pattern is laminated on the inner surface of the lower electrode, and the variable resistance layer is laminated on the uppermost surfaces of two opposing side portions of the lower electrode, respectively, An intermediate electrode is laminated on the upper surface of the variable resistance layer.
상기 중간 전극은 U자 형상을 갖고, 상기 중간 전극의 서로 마주하는 2개의 사이드부 사이에는 제2 절연 패턴이 적층되고, 상기 선택 패턴층은 상기 중간 전극의 서로 마주하는 2개의 사이드부의 최상부면 상에 각각 적층된다.The intermediate electrode has a U-shape, a second insulating pattern is laminated between two opposing side portions of the intermediate electrode, and the selection pattern layer is on the uppermost surface of the two opposing side portions of the intermediate electrode. are stacked on each other.
본 발명은 하부 전극이 U자 형상을 가지고, 해당 하부 전극의 양 사이드부 상에 상기 중간 전극이 배치시키며, 상기 양 사이드부 사이와 양 중간 전극 사이에 몰드 패턴층을 형성시킴에 따라 메모리 소자의 히팅 효율을 유지하면서 구성 요소의 사이즈를 축소시켜 저전력 효과를 얻을 수 있으며, 중간 전극의 형상 역시 U자 형상을 가지도록 하여 중간 전극과 선택 패턴층과의 접촉면을 최소화함에 따라 메모리 소자 동작에 있어서 안정성도 증대시킬 수 있다. In the present invention, the lower electrode has a U-shape, the middle electrode is disposed on both side parts of the lower electrode, and a mold pattern layer is formed between the two side parts and between both middle electrodes to form a memory device. A low power effect can be achieved by reducing the size of the components while maintaining heating efficiency, and the shape of the middle electrode is also U-shaped to minimize the contact surface between the middle electrode and the selected pattern layer, thereby ensuring stability in memory device operation. can also be increased.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 개략적으로 나타내는 사시도이다.
도 2는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자를 나타내는 평면도이다.
도 3은 도 2의 I-I'선에 따른 단면도들이다.
도 4 내지 도 12는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면이다.1 is a perspective view schematically showing a variable resistance memory device according to embodiments of the present invention.
Figure 2 is a plan view showing a variable resistance memory device according to an embodiment of the present invention.
Figure 3 is a cross-sectional view taken along line II' of Figure 2.
4 to 12 are diagrams for explaining a method of manufacturing a variable resistance memory device according to an embodiment of the present invention.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.The advantages and features of the present invention and methods for achieving them will become clear by referring to the embodiments described in detail below along with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below and may be implemented in various different forms. The present embodiments are merely provided to ensure that the disclosure of the present invention is complete and to provide common knowledge in the technical field to which the present invention pertains. It is provided to fully inform those who have the scope of the invention, and the present invention is only defined by the scope of the claims. The same reference numerals refer to the same elements throughout the specification.
본원 명세서에서, 어떤 부재가 다른 부재 “상에” 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다. 또한, 본원 명세서에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다. In the present specification, when a member is said to be located “on” another member, this includes not only the case where a member is in contact with another member, but also the case where another member exists between the two members. In addition, in the specification of the present application, when a part "includes" a certain component, this means that it may further include other components, rather than excluding other components, unless specifically stated to the contrary.
본원 명세서 전체에서 사용되는 정도의 용어 "약", "실질적으로" 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때, 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다. As used throughout the specification, the terms “about,” “substantially,” and the like are used to mean at or close to that value when manufacturing and material tolerances inherent in the stated meaning are given, and are understood herein. Precise or absolute figures are used to assist in preventing unscrupulous infringers from taking unfair advantage of the stated disclosure.
이하 첨부된 도면들을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the attached drawings.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 개략적으로 나타내는 사시도이다. 1 is a perspective view schematically showing a variable resistance memory device according to embodiments of the present invention.
도 1을 참조하면, 제1 방향(D1)으로 연장되는 제1 도전 라인들(CL1), 및 제1 방향(D1)에 교차하는 제2 방향(D2)으로 연장되는 제2 도전 라인들(CL2)이 제공될 수 있다. 제2 도전 라인들(CL2)은 제1 방향(D1) 및 제2 방향(D2)에 수직한 제3 방향(D3)을 따라 제1 도전 라인들(CL1)로부터 이격될 수 있다. 메모리 셀 스택(MCA)은 제1 도전 라인들(CL1)과 제2 도전 라인들(CL2) 사이에 제공될 수 있다. 메모리 셀 스택(MCA)은 제1 도전 라인들(CL1)과 제2 도전 라인들(CL2)의 교차점들에 각각 제공되는 메모리 셀들(MC)을 포함할 수 있다. 메모리 셀들(MC)은 행과 열을 이루며 이차원적으로 배열될 수 있다. 본 실시예에서 하나의 메모리 셀 스택(MCA)을 도시하나, 본 발명의 실시예들은 이에 한정되지 않는다. 메모리 셀 스택(MCA)은 복수 개로 제공되어 수직 적층될 수 있다.Referring to FIG. 1 , first conductive lines CL1 extending in a first direction D1, and second conductive lines CL2 extending in a second direction D2 intersecting the first direction D1. ) can be provided. The second conductive lines CL2 may be spaced apart from the first conductive lines CL1 along the first direction D1 and the third direction D3 perpendicular to the second direction D2. The memory cell stack MCA may be provided between the first conductive lines CL1 and the second conductive lines CL2. The memory cell stack MCA may include memory cells MC provided at intersections of the first conductive lines CL1 and the second conductive lines CL2. Memory cells MC may be two-dimensionally arranged in rows and columns. Although one memory cell stack (MCA) is shown in this embodiment, embodiments of the present invention are not limited thereto. A plurality of memory cell stacks (MCAs) may be provided and vertically stacked.
메모리 셀들(MC)의 각각은 가변 저항 패턴(VR) 및 스위칭 패턴(SW)을 포함할 수 있다. 가변 저항 패턴(VR) 및 스위칭 패턴(SW)은 이들에 연결되는 한 쌍의 도전 라인들(CL1, CL2) 사이에서 서로 직렬로 연결될 수 있다. Each of the memory cells MC may include a variable resistance pattern (VR) and a switching pattern (SW). The variable resistance pattern VR and the switching pattern SW may be connected in series between a pair of conductive lines CL1 and CL2 connected thereto.
일 예로, 메모리 셀들(MC)의 각각에 포함된 가변 저항 패턴(VR) 및 스위칭 패턴(SW)은 대응하는 제1 도전 라인(CL1)과 대응하는 제2 도전 라인(CL2) 사이에서 서로 직렬로 연결될 수 있다. 여기서, 제1 도전 라인(CL1)은 비트 라인(bit line)이고, 제2 도전 라인(CL2)은 워드 라인(word line)이거나 혹은 그 반대일 수 있다. 또한, 도 1에는 가변 저항 패턴(VR) 위에 스위칭 패턴(SW)이 제공되는 것으로 도시되어 있으나, 본 발명의 실시예들은 이에 한정되지 않는다. 도 1에 도시된 바와 달리, 스위칭 패턴(SW) 위에 가변 저항 패턴(VR)이 제공될 수도 있다.As an example, the variable resistance pattern (VR) and the switching pattern (SW) included in each of the memory cells (MC) are in series with each other between the corresponding first conductive line (CL1) and the corresponding second conductive line (CL2). can be connected Here, the first conductive line CL1 may be a bit line, and the second conductive line CL2 may be a word line, or vice versa. In addition, although FIG. 1 shows a switching pattern (SW) being provided on the variable resistance pattern (VR), embodiments of the present invention are not limited thereto. Unlike shown in FIG. 1, a variable resistance pattern (VR) may be provided on the switching pattern (SW).
제1 도전 라인(CL1)과 제2 도전 라인(CL2)을 통해 메모리 셀(MC)의 가변 저항 패턴(VR)에 전압이 인가되어 가변 저항 패턴(VR)에 전류가 흐를 수 있으며, 인가되는 전압에 따라 선택된 메모리 셀(MC)의 가변 저항 패턴(VR)의 저항이 변화될 수 있다.A voltage is applied to the variable resistance pattern (VR) of the memory cell (MC) through the first conductive line (CL1) and the second conductive line (CL2), so that a current can flow in the variable resistance pattern (VR), and the applied voltage Accordingly, the resistance of the variable resistance pattern (VR) of the selected memory cell (MC) may change.
가변 저항 패턴(VR)의 저항 변화에 따라, 메모리 셀(MC)에서는 "0" 또는 "1"과 같은 디지털 정보를 기억할 수 있게 되며, 메모리 셀(MC)으로부터 디지털 정보를 소거할 수 있게 된다. 예를 들면, 메모리 셀(MC)에서 고저항 상태 "0"과 저저항 상태 "1"로 데이터를 기입할 수 있다. 여기서, 고저항 상태 "0"에서 저저항 상태 "1"로의 기입을 "세트 동작"이라 칭할 수 있고, 저저항 상태 "1"에서 고저항 상태 "0"으로의 기입을 "리셋 동작"이라 칭할 수 있다. 그러나, 본 발명의 실시예들에 따른 메모리 셀(MC)은 예시된 고저항 상태 "0" 및 저저항 상태 "1"의 디지털 정보에만 한정되는 것은 아니며, 다양한 저항 상태들을 저장할 수 있다.According to the change in resistance of the variable resistance pattern VR, the memory cell MC can store digital information such as “0” or “1”, and the digital information can be erased from the memory cell MC. For example, data can be written in the high-resistance state “0” and the low-resistance state “1” in the memory cell (MC). Here, writing from the high-resistance state “0” to the low-resistance state “1” may be referred to as a “set operation,” and writing from the low-resistance state “1” to the high-resistance state “0” may be referred to as a “reset operation.” You can. However, the memory cell MC according to embodiments of the present invention is not limited to the digital information of the illustrated high-resistance state “0” and low-resistance state “1” and can store various resistance states.
일 예로, 가변 저항 패턴(VR)은 전이 금속 산화물을 포함할 수 있으며, 이 경우 프로그램 동작에 의하여 적어도 하나의 전기적 통로가 가변 저항 패턴(VR) 내에 생성되거나 소멸될 수 있다. 전기적 통로가 생성된 경우에 가변 저항 패턴(VR)은 낮은 저항값을 가질 수 있으며, 전기적 통로가 소멸된 경우에 가변 저항 패턴(VR)은 높은 저항 값을 가질 수 있다. 이러한 가변 저항 패턴(VR)의 저항 값 차이를 이용하여 가변 저항 메모리 소자는 데이터를 저장할 수 있다. As an example, the variable resistance pattern VR may include a transition metal oxide, and in this case, at least one electrical path may be created or destroyed within the variable resistance pattern VR by a program operation. When an electrical path is created, the variable resistance pattern VR may have a low resistance value, and when an electrical path disappears, the variable resistance pattern VR may have a high resistance value. The variable resistance memory device can store data by using the difference in resistance values of the variable resistance patterns (VR).
다른 예로, 가변 저항 패턴(VR)은 제1 상태와 제2 상태 간에 가역적으로 천이할 수 있는 상변화 물질층을 포함할 수 있다. 그러나, 가변 저항 패턴(VR)은 이에 한정되는 것은 아니며, 인가된 전압에 따라 저항값이 달라지는 가변 저항체라면 어떠한 것도 포함할 수 있다. As another example, the variable resistance pattern VR may include a phase change material layer that can reversibly transition between the first state and the second state. However, the variable resistance pattern VR is not limited to this and may include any variable resistor whose resistance value varies depending on the applied voltage.
스위칭 패턴(SW)은 전류의 흐름을 제어할 수 있는 전류 조정 소자일 수 있다. 본 발명에서, 스위칭 패턴(SW)은 오보닉 문턱 스위칭(ovonic threshold switching, OTS) 특성을 갖는 스위칭 소자일 수 있다. The switching pattern (SW) may be a current adjustment element that can control the flow of current. In the present invention, the switching pattern (SW) may be a switching element having ovonic threshold switching (OTS) characteristics.
즉, 스위칭 패턴(SW)은 스위칭 패턴(SW)의 양단에 걸린 전압의 크기에 따라 저항이 변화할 수 있는 오보닉 문턱 스위칭 특성을 갖는 물질을 포함할 수 있다. 이에 따라, 스위칭 패턴(SW)에 문턱 전압보다 작은 전압이 인가될 때 스위칭 패턴(SW)은 고저항 상태에 있고, 스위칭 패턴(SW)에 문턱 전압보다 큰 전압이 인가될 때, 저저항 상태에 있으며 전류가 흐르기 시작한다. 또한, 스위칭 패턴(SW)을 통해 흐르는 전류가 유지 전류(holding current)보다 작아질 때, 스위칭 패턴(SW)은 고저항 상태로 변화될 수 있다.That is, the switching pattern SW may include a material having ovonic threshold switching characteristics whose resistance may change depending on the magnitude of the voltage applied to both ends of the switching pattern SW. Accordingly, when a voltage smaller than the threshold voltage is applied to the switching pattern (SW), the switching pattern (SW) is in a high resistance state, and when a voltage greater than the threshold voltage is applied to the switching pattern (SW), it is in a low resistance state. and current begins to flow. Additionally, when the current flowing through the switching pattern (SW) becomes smaller than the holding current, the switching pattern (SW) may change to a high resistance state.
제1 도전 라인(CL1)과 제2 도전 라인(CL2)의 선택에 의해 임의의 메모리 셀(MC)이 어드레싱될 수 있으며, 제1 도전 라인(CL1)과 제2 도전 라인(CL2) 사이에 소정의 신호를 인가하여, 메모리 셀(MC)을 프로그래밍하고, 제1 도전 라인(CL1)을 통하여 전류 값을 측정함으로써 해당 메모리 셀(MC)을 구성하는 가변 저항체의 저항값에 따른 정보가 판독될 수 있다.Any memory cell (MC) can be addressed by selecting the first conductive line (CL1) and the second conductive line (CL2), and a predetermined distance between the first conductive line (CL1) and the second conductive line (CL2) By applying a signal to program the memory cell (MC) and measuring the current value through the first conductive line (CL1), information according to the resistance value of the variable resistor constituting the corresponding memory cell (MC) can be read. there is.
이하 도 2 및 도 3를 참조하여, 본 발명의 일 실시예에 따른 가변 저항 메모리 소자를 설명한다. Hereinafter, a variable resistance memory device according to an embodiment of the present invention will be described with reference to FIGS. 2 and 3.
도 2는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자를 나타내는 평면도이다. 도 3은 도 2의 I-I'선에 따른 단면도들이다.Figure 2 is a plan view showing a variable resistance memory device according to an embodiment of the present invention. Figure 3 is a cross-sectional view taken along line II' of Figure 2.
도 2 및 도 3을 참조하면 기판(100) 상에 제1 도전 라인들(102) 및 제2 도전 라인들(190)이 차례로 `제공될 수 있다. 제1 도전 라인들(102)은 기판(100)의 상면에 실질적으로 평행한 제1 방향(D1)으로 연장될 수 있고, 기판(100)의 상면에 실질적으로 평행하고 제1 방향(D1)에 교차하는 제2 방향(D2)으로 서로 이격될 수 있다. 제2 도전 라인들(190)은 제2 방향(D2)으로 연장되고 제1 방향(D1)으로 서로 이격될 수 있다. 제1 도전 라인들(102) 및 제2 도전 라인들(190)은 기판(100)의 상면에 수직한 제3 방향(D3)으로 서로 이격될 수 있다. Referring to FIGS. 2 and 3 , first conductive lines 102 and second conductive lines 190 may be sequentially provided on the substrate 100. The first conductive lines 102 may extend in a first direction D1 that is substantially parallel to the top surface of the substrate 100, and are substantially parallel to the top surface of the substrate 100 and in the first direction D1. They may be spaced apart from each other in the second intersecting direction D2. The second conductive lines 190 may extend in the second direction D2 and be spaced apart from each other in the first direction D1. The first conductive lines 102 and the second conductive lines 190 may be spaced apart from each other in a third direction D3 perpendicular to the top surface of the substrate 100 .
기판(100)은 Si 기판, Ge 기판, Si-Ge 기판, 실리콘-온-인슐레이터(Silicon-on-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등과 같은 반도체 기판을 포함할 수 있다. 기판(100)은 InP, GaP, GaAs, GaSb 등과 같은 III-V족 화합물을 포함할 수도 있다. 한편, 도시하지는 않았으나, 기판(100) 상부에 p형 또는 n형 불순물을 주입하여 웰(well)을 형성할 수도 있다.The substrate 100 is a semiconductor such as a Si substrate, Ge substrate, Si-Ge substrate, Silicon-on-Insulator (SOI) substrate, Germanium-On-Insulator (GOI) substrate, etc. It may include a substrate. The substrate 100 may include a group III-V compound such as InP, GaP, GaAs, GaSb, etc. Meanwhile, although not shown, a well may be formed by injecting p-type or n-type impurities into the upper part of the substrate 100.
제1 및 제2 도전 라인들(102, 190)의 각각은 금속(예를 들어, 구리, 텅스텐, 또는 알루미늄) 및/또는 금속 질화물(예를 들어, 탄탈륨 질화물, 티타늄 질화물, 또는 텅스텐 질화물)을 포함할 수 있다.Each of the first and second conductive lines 102, 190 includes metal (e.g., copper, tungsten, or aluminum) and/or metal nitride (e.g., tantalum nitride, titanium nitride, or tungsten nitride). It can be included.
기판(100) 상에 절연막(101)이 개재될 수 있다. 이 경우, 제1 도전 라인(102)은 절연막(101) 상에 형성될 수 있다. 또한, 기판(100) 상에는 트랜지스터, 콘택, 배선 등을 포함하는 주변 회로(도시되지 않음)가 형성될 수 있다. An insulating film 101 may be interposed on the substrate 100. In this case, the first conductive line 102 may be formed on the insulating film 101. Additionally, a peripheral circuit (not shown) including transistors, contacts, wiring, etc. may be formed on the substrate 100.
메모리 셀들(MC)이 제1 도전 라인들(102) 및 제2 도전 라인들(190) 사이에 배치될 수 있고, 제1 도전 라인들(102)과 제2 도전 라인들(190)의 교차점들에 각각 위치할 수 있다. 메모리 셀들(MC)은 제1 방향(D1) 및 제2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 메모리 셀들(MC)은 하나의 메모리 셀 스택(MCA)을 구성할 수 있다. 설명의 편의를 위해 하나의 메모리 셀 스택(MCA)만이 도시되었으나, 복수의 메모리 셀 스택들(MCA)이 기판(100) 상에 제3 방향(D3)을 따라 적층될 수 있다. 이 경우, 제1 도전 라인들(102), 제2 도전 라인들(190), 및 메모리 셀들(MC)에 상응하는 구조들이 기판(100) 상에 반복적으로 적층될 수 있다.Memory cells MC may be disposed between the first conductive lines 102 and the second conductive lines 190, and intersection points of the first conductive lines 102 and the second conductive lines 190 can be located respectively. Memory cells MC may be two-dimensionally arranged along the first direction D1 and the second direction D2. Memory cells (MC) may form one memory cell stack (MCA). For convenience of explanation, only one memory cell stack (MCA) is shown, but a plurality of memory cell stacks (MCA) may be stacked on the substrate 100 along the third direction D3. In this case, structures corresponding to the first conductive lines 102, second conductive lines 190, and memory cells MC may be repeatedly stacked on the substrate 100.
메모리 셀들(MC)의 각각은 차례로 적층된 하부 전극(111), 제1 절연 패턴(112), 가변 저항층(113), 및 중간 전극(120)을 포함하는 적층 구조물(ST), 몰드 패턴층(160), 제2 절연 패턴층(130), 및 선택 패턴층(140)을 포함할 수 있고, 해당 구성들은 그에 연결되는 한 쌍의 도전 라인들(102, 190) 사이에서 직렬로 연결될 수 있다. 본 실시예에서, 제1 및 제2 도전 라인들(102, 190), 가변 저항층(113) 및 선택 패턴층(140)은 도 1의 제1 및 제2 도전 라인들(CL1, CL2), 가변 저항 패턴(VR) 및 스위칭 패턴(SW)에 대응될 수 있다.Each of the memory cells MC is a stacked structure (ST) including a lower electrode 111, a first insulating pattern 112, a variable resistance layer 113, and an intermediate electrode 120, and a mold pattern layer, which are sequentially stacked. 160, a second insulating pattern layer 130, and a selection pattern layer 140, and the corresponding components may be connected in series between a pair of conductive lines 102 and 190 connected thereto. . In this embodiment, the first and second conductive lines 102 and 190, the variable resistance layer 113 and the selection pattern layer 140 are the first and second conductive lines CL1 and CL2 of FIG. 1, It may correspond to a variable resistance pattern (VR) and a switching pattern (SW).
하부 전극(111)은 제1 도전 라인(102) 상에 배치될 수 있다.The lower electrode 111 may be disposed on the first conductive line 102.
하부 전극(111)은 도 3에 도시된 바와 제1 방향(D1)에 따른 단면 상으로 U자 형상을 가질 수 있고, 제1 절연 패턴(112)은 하부 전극(111)의 내면에 적층될 수 있다. 제1 절연 패턴(112)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다.The lower electrode 111 may have a U-shape in cross-section along the first direction D1 as shown in FIG. 3, and the first insulating pattern 112 may be stacked on the inner surface of the lower electrode 111. there is. The first insulating pattern 112 may include silicon nitride or silicon oxide.
가변 저항층(113)은 하부 전극(111)의 서로 마주하는 2개의 사이드부의 최상부면 상에 각각 적층되어 배치될 수 있다. The variable resistance layer 113 may be stacked and disposed on the top surfaces of two opposing side portions of the lower electrode 111, respectively.
중간 전극(120)은 가변 저항층(113)의 상부면 상에 적층되어 배치될 수 있고, 선택 패턴층(140)은 중간 전극(120) 상에 구비될 수 있다. The middle electrode 120 may be stacked and disposed on the upper surface of the variable resistance layer 113, and the selection pattern layer 140 may be provided on the middle electrode 120.
중간 전극(120)은 도 3에 도시된 바와 같이 제1 방향(D1)에 따른 단면 상으로 U자 형상을 가질 수 있고, 중간 전극(120)의 서로 마주하는 2개의 사이드부 사이에는 제2 절연 패턴층(130)이 적층 형성될 수 있다. 제2 절연 패턴층(130)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다.As shown in FIG. 3, the middle electrode 120 may have a U-shape in cross-section along the first direction D1, and a second insulating layer is formed between the two opposing side portions of the middle electrode 120. The pattern layer 130 may be formed by stacking. The second insulating pattern layer 130 may include silicon nitride or silicon oxide.
선택 패턴층(140)은 중간 전극(120)의 서로 마주하는 2개의 사이드부의 최상부면 상에 각각 적층되어 형성될 수 있다.The selection pattern layer 140 may be formed by stacking each other on the uppermost surfaces of two opposing side portions of the middle electrode 120.
적층 구조물(ST) 사이에는 몰드 패턴층(160)이 구비될 수 있다. 몰드 패턴층(160)은 제1 도전 라인(102) 상에 구비되고, 적층 구조물(ST) 사이를 채울 수 있다. 몰드 패턴층(160)은 절연체로 구성될 수 있으며, 본 발명의 일 예로, 몰드 패턴층(160)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다.A mold pattern layer 160 may be provided between the stacked structures ST. The mold pattern layer 160 is provided on the first conductive line 102 and may fill spaces between the stacked structures ST. The mold pattern layer 160 may be made of an insulator, and as an example of the present invention, the mold pattern layer 160 may include silicon nitride or silicon oxide.
본 발명의 일 실시예에 있어서, 하부 전극(111) 및 중간 전극(120)은 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 하부 전극(111) 및 중간 전극(120) 중 적어도 하나는 각각 금속 또는 도전성 금속 질화물로 이루어지는 도전막과 도전막의 적어도 일부를 덮는 적어도 하나의 도전성 배리어막을 포함할 수 있다. 도전성 배리어막은 금속 산화물, 금속 질화물, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.In one embodiment of the present invention, the lower electrode 111 and the middle electrode 120 may be made of metal, conductive metal nitride, conductive metal oxide, or a combination thereof. At least one of the lower electrode 111 and the middle electrode 120 may each include a conductive film made of metal or conductive metal nitride and at least one conductive barrier film covering at least a portion of the conductive film. The conductive barrier film may be made of metal oxide, metal nitride, or a combination thereof, but is not limited thereto.
본 발명의 일 실시예에 있어서, 가변 저항층(113)과 접촉하는 하부 전극(111) 또는 중간 전극(120)은 가변 저항을 상변화시키기에 충분한 열을 발생시킬 수 있는 도전 물질을 포함할 수 있다. 예를 들어, 하부 전극(111) 또는 중간 전극(120)은 TiN, TiSiN, TiAlN, TaSiN, TaAlN, TaN, WSi, WN, TiW, MoN, NbN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TiAl, TiON, TiAlON, WON, TaON, C, SiC, SiCN, CN, TiCN, TaCN, 혹은 이들의 조합과 같은 고융점 금속 또는 이들의 질화물, 또는 카본계 도전 물질로 이루어질 수 있다. 가변 저항과 상부 전극 사이에, 또는 가변 저항과 중간 전극(120) 사이에 히터 전극(미도시)이 더 개재될 수 있다. 히터 전극은 가변 저항을 상변화시키기에 충분한 열을 발생시킬 수 있는 도전 물질을 포함할 수 있다. 예를 들어, 히터 전극은 TiN, TiSiN, TiAlN, TaSiN, TaAlN, TaN, WSi, WN, TiW, MoN, NbN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TiAl, TiON, TiAlON, WON, TaON, C, SiC, SiCN, CN, TiCN, TaCN, 혹은 이들의 조합과 같은 고융점 금속 또는 이들의 질화물, 또는 카본계 도전 물질로 이루어질 수 있다.In one embodiment of the present invention, the lower electrode 111 or the middle electrode 120 in contact with the variable resistance layer 113 may include a conductive material capable of generating sufficient heat to phase change the variable resistance. there is. For example, the lower electrode 111 or the middle electrode 120 is TiN, TiSiN, TiAlN, TaSiN, TaAlN, TaN, WSi, WN, TiW, MoN, NbN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, It may be made of a high-melting point metal such as TiAl, TiON, TiAlON, WON, TaON, C, SiC, SiCN, CN, TiCN, TaCN, or a combination thereof, or a nitride thereof, or a carbon-based conductive material. A heater electrode (not shown) may be further interposed between the variable resistor and the upper electrode, or between the variable resistor and the middle electrode 120. The heater electrode may include a conductive material capable of generating sufficient heat to phase change the variable resistance. For example, heater electrodes include TiN, TiSiN, TiAlN, TaSiN, TaAlN, TaN, WSi, WN, TiW, MoN, NbN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TiAl, TiON, TiAlON, WON, TaON , C, SiC, SiCN, CN, TiCN, TaCN, or a combination thereof, or a nitride thereof, or a carbon-based conductive material.
선택 패턴층(140)은 선택 패턴층(140) 양단에 걸린 전압의 크기에 따라 저항이 변화할 수 있는 물질을 포함할 수 있고, 예를 들어 오보닉 문턱 스위칭 특성을 갖는 물질을 포함할 수 있다. 예를 들어, 선택 패턴층(140)에 문턱 전압보다 작은 전압이 인가될 때 선택 패턴층(140)은 고저항 상태에 있고, 선택 패턴층(140)에 문턱 전압보다 큰 전압이 인가될 때, 저저항 상태에 있으며 전류가 흐르기 시작한다. 또한, 선택 패턴층(140)을 통해 흐르는 전류가 유지 전류(holding current)보다 작아질 때, 선택 패턴층(140)은 고저항 상태로 변화될 수 있다.The selection pattern layer 140 may include a material whose resistance can change depending on the magnitude of the voltage applied to both ends of the selection pattern layer 140, and may include, for example, a material having ovonic threshold switching characteristics. . For example, when a voltage smaller than the threshold voltage is applied to the selection pattern layer 140, the selection pattern layer 140 is in a high resistance state, and when a voltage greater than the threshold voltage is applied to the selection pattern layer 140, It is in a low resistance state and current begins to flow. Additionally, when the current flowing through the selection pattern layer 140 becomes smaller than the holding current, the selection pattern layer 140 may change to a high resistance state.
본 발명의 일 예로, 선택 패턴층(140)은 실리콘(Si), 텔레륨(Te), 비소(As), 저머늄(Ge), 인듐(In), 또는 이들 원소의 조합을 포함할 수 있다. 예를 들어, 선택 패턴층(140)은 약 14% 농도의 실리콘(Si), 약 39% 농도의 텔레륨(Te), 약 37% 농도의 비소(As), 약 9% 농도의 저머늄(Ge), 및 약 1% 농도의 인듐(In)을 포함할 수 있다.As an example of the present invention, the selection pattern layer 140 may include silicon (Si), tellurium (Te), arsenic (As), germanium (Ge), indium (In), or a combination of these elements. . For example, the selection pattern layer 140 includes silicon (Si) at a concentration of about 14%, tellurium (Te) at a concentration of about 39%, arsenic (As) at a concentration of about 37%, and germanium (at a concentration of about 9%). Ge), and indium (In) at a concentration of about 1%.
여기서, 백분율 비는 원자 구성 요소가 총 100%인 원자 백분율 비이고, 이하에서도 마찬가지이다. 선택 패턴층(140)은 실리콘(Si), 텔레륨(Te), 비소(As), 저머늄(Ge), 황(S), 셀레늄(Se), 또는 이들 원소의 조합을 포함할 수 있다. 예를 들어, 선택 패턴층(140)은 약 5% 농도의 실리콘(Si), 약 34% 농도의 텔레륨(Te), 약 28% 농도의 비소(As), 약 11% 농도의 저머늄(Ge), 약 21% 농도의 황(S), 및 약 1% 농도의 셀레늄(Se)을 포함할 수 있다.Here, the percentage ratio is the atomic percentage ratio in which the atomic components total 100%, and the same applies hereinafter. The selection pattern layer 140 may include silicon (Si), tellurium (Te), arsenic (As), germanium (Ge), sulfur (S), selenium (Se), or a combination of these elements. For example, the selection pattern layer 140 includes silicon (Si) at a concentration of about 5%, tellurium (Te) at a concentration of about 34%, arsenic (As) at a concentration of about 28%, and germanium (at a concentration of about 11%). Ge), sulfur (S) at a concentration of about 21%, and selenium (Se) at a concentration of about 1%.
더 나아가, 선택 패턴층(140)은 실리콘(Si), 텔레륨(Te), 비소(As), 저머늄(Ge), 황(S), 셀레늄(Se), 안티몬(Sb), 또는 이들 원소의 조합을 포함할 수 있다. 예를 들어, 선택 패턴층(140)은 약 21% 농도의 텔레륨(Te), 약 10% 농도의 비소(As), 약 15% 농도의 저머늄(Ge), 약 2% 농도의 황(S), 약 50% 농도의 셀레늄(Se), 및 약 2% 농도의 안티몬(Sb)을 포함할 수 있다.Furthermore, the selection pattern layer 140 is made of silicon (Si), tellurium (Te), arsenic (As), germanium (Ge), sulfur (S), selenium (Se), antimony (Sb), or these elements. It may include a combination of . For example, the selection pattern layer 140 includes tellurium (Te) at a concentration of about 21%, arsenic (As) at a concentration of about 10%, germanium (Ge) at a concentration of about 15%, and sulfur (at a concentration of about 2%). S), selenium (Se) at a concentration of about 50%, and antimony (Sb) at a concentration of about 2%.
본 발명의 일 실시예에 있어서, 가변 저항층(113)은 가열 시간에 따라 비정질 상태와 결정질 상태 사이에서 가역적으로 변화하는 상변화 물질을 포함할 수 있다. 예컨대, 가변 저항층(113)은 가변 저항층(113)의 양단에 인가되는 전압에 의해 발생하는 줄 열(Joule heat)에 의해 상(phase)이 가역적으로 변화될 수 있고, 이러한 상변화에 의해 저항이 변화될 수 있는 물질을 포함할 수 있다. 구체적으로, 상변화 물질은 비정질(amorphous) 상에서 고저항 상태가 되고, 결정질(crystalline) 상에서 저저항 상태가 될 수 있다. 고저항 상태를 "0"으로, 저저항 상태 "1"로 정의함으로써, 가변 저항층(113)에 데이터가 저장될 수 있다.In one embodiment of the present invention, the variable resistance layer 113 may include a phase change material that reversibly changes between an amorphous state and a crystalline state depending on heating time. For example, the phase of the variable resistance layer 113 can be reversibly changed by Joule heat generated by the voltage applied to both ends of the variable resistance layer 113, and this phase change causes May contain materials whose resistance can be changed. Specifically, a phase change material may be in a high-resistance state in an amorphous phase and in a low-resistance state in a crystalline phase. By defining the high-resistance state as “0” and the low-resistance state as “1”, data can be stored in the variable resistance layer 113.
본 발명의 일부 실시예들에서, 가변 저항층(113)은 주기율표의 Ⅵ족로부터의 하나 이상의 원소(칼코겐 원소) 및 선택적으로 Ⅲ, Ⅳ 또는 Ⅴ족로부터의 하나 이상의 화학적 개질제(chemical modifier)를 포함할 수 있다. 예를 들어, 가변 저항층(113)은 Ge-Sb-Te를 포함할 수 있다. 여기서 사용되는 하이픈(-)표시된 화학적 조성 표기는 특정 혼합물 또는 화합물에 포함된 원소를 표시하고, 표시된 원소를 포함하는 모든 화학식 구조를 나타낼 수 있다. 예를 들어, Ge-Sb-Te는 Ge2Sb2Te5, Ge2Sb2Te7, Ge1Sb2Te4, Ge1Sb4Te7 등의 물질일 수 있다.In some embodiments of the invention, the variable resistance layer 113 includes one or more elements from group VI of the periodic table (chalcogen elements) and optionally one or more chemical modifiers from groups III, IV, or V. It can be included. For example, the variable resistance layer 113 may include Ge-Sb-Te. The hyphenated (-) chemical composition notation used herein indicates elements included in a specific mixture or compound, and can indicate all chemical structures containing the indicated element. For example, Ge-Sb-Te may be a material such as Ge2Sb2Te5, Ge2Sb2Te7, Ge1Sb2Te4, Ge1Sb4Te7.
가변 저항층(113)은 전술한 Ge-Sb-Te 외에도 다양한 상변화 물질을 포함할 수 있다. 예를 들어, 가변 저항층(113)은 Ge-Te, Sb-Te, In-Se, Ga-Sb, In-Sb, As-Te, Al-Te, Bi-Sb-Te(BST), In-Sb-Te(IST), Ge-Sb-Te, Te-Ge-As, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, In-Ge-Te, Ge-Sn-Te, Ge-Bi-Te, Ge-Te-Se, As-Sb-Te, Sn-Sb-Bi, Ge-Te-O, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, Ge-Te-Sn-Pt, In-Sn-Sb-Te, As-Ge-Sb-Te 중 적어도 하나 또는 그 조합을 포함할 수 있다.The variable resistance layer 113 may include various phase change materials in addition to the Ge-Sb-Te described above. For example, the variable resistance layer 113 may be Ge-Te, Sb-Te, In-Se, Ga-Sb, In-Sb, As-Te, Al-Te, Bi-Sb-Te(BST), In- Sb-Te(IST), Ge-Sb-Te, Te-Ge-As, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In -Sb-Ge, In-Ge-Te, Ge-Sn-Te, Ge-Bi-Te, Ge-Te-Se, As-Sb-Te, Sn-Sb-Bi, Ge-Te-O, Te-Ge -Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te -Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd , Ge-Te-Sn-Pt, In-Sn-Sb-Te, and As-Ge-Sb-Te may include at least one or a combination thereof.
가변 저항층(113)을 이루는 각 원소는 다양한 화학적 조성비 (stoichiometry)를 가질 수 있다. 각 원소의 화학적 조성비에 따라 가변 저항층(113)의 결정화 온도, 용융 온도, 결정화 에너지에 따른 상변화 속도, 및 데이터 리텐션(retention) 특성이 조절될 수 있다.Each element forming the variable resistance layer 113 may have various chemical composition ratios (stoichiometry). Depending on the chemical composition of each element, the crystallization temperature, melting temperature, phase change rate according to crystallization energy, and data retention characteristics of the variable resistance layer 113 may be adjusted.
가변 저항층(113)은 탄소(C), 질소(N), 실리콘(Si), 산소(O), 비스무트(Bi), 주석(Sn) 중 적어도 어느 하나의 불순물을 더 포함할 수 있다. 불순물에 의해 메모리 소자(100)의 구동 전류가 변화될 수 있다. 또한, 가변 저항층(113)은 금속을 더 포함할 수 있다. 예를 들어, 가변 저항층(113)은 알루미늄(Al), 갈륨(Ga), 아연(Zn), 티타늄(Ti), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 몰리브덴(Mo), 루테늄(Ru), 팔라듐(Pd), 하프늄(Hf), 탄탈륨(Ta), 이리듐(Ir), 백금(Pt), 지르코늄(Zr), 탈륨(Tl), 납(Pd), 및 폴로늄(Po) 중 적어도 어느 하나를 포함할 수 있다. 이러한 금속 물질들은 가변 저항층(113)의 전기 전도성 및 열전도성을 증가시킬 수 있고, 이에 따라 결정화 속도를 증가시켜 셋 속도를 증가시킬 수 있다. 또한, 금속 물질들은 가변 저항층(113)의 데이터 리텐션 특성을 향상시킬 수 있다.The variable resistance layer 113 may further include at least one impurity selected from carbon (C), nitrogen (N), silicon (Si), oxygen (O), bismuth (Bi), and tin (Sn). The driving current of the memory device 100 may change due to impurities. Additionally, the variable resistance layer 113 may further include metal. For example, the variable resistance layer 113 includes aluminum (Al), gallium (Ga), zinc (Zn), titanium (Ti), chromium (Cr), manganese (Mn), iron (Fe), and cobalt (Co). , nickel (Ni), molybdenum (Mo), ruthenium (Ru), palladium (Pd), hafnium (Hf), tantalum (Ta), iridium (Ir), platinum (Pt), zirconium (Zr), thallium (Tl). , lead (Pd), and polonium (Po). These metal materials can increase the electrical conductivity and thermal conductivity of the variable resistance layer 113, thereby increasing the crystallization rate and thus the set rate. Additionally, metal materials can improve the data retention characteristics of the variable resistance layer 113.
가변 저항층(113)은 서로 다른 물성을 가지는 두 개 이상의 층들이 적층된 다층 구조를 가질 수 있다. 복수의 층들의 수 또는 두께는 자유롭게 선택될 수 있다. 복수의 층들 사이에는 배리어층이 더 형성될 수 있다. 배리어층은 복수의 층들간에 물질 확산을 방지하는 역할을 할 수 있다. 즉, 배리어층은 복수의 층들 중 후속층을 형성할 때 선행층의 확산을 감소시킬 수 있다.The variable resistance layer 113 may have a multilayer structure in which two or more layers with different physical properties are stacked. The number or thickness of the plurality of layers can be freely selected. A barrier layer may be further formed between the plurality of layers. The barrier layer may serve to prevent material diffusion between a plurality of layers. That is, the barrier layer can reduce diffusion of the preceding layer when forming a subsequent layer among the plurality of layers.
또한, 가변 저항층(113)은 서로 다른 물질을 포함하는 복수의 층들이 교대로 적층되는 초격자(Super-Lattice) 구조를 가질 수 있다. 예를 들어, 가변 저항층(113)은 Ge-Te으로 이루어지는 제1 층과 Sb-Te으로 이루어지는 제2 층이 교대로 적층되는 구조를 포함할 수 있다. 다만, 제1 층 및 제2 층의 물질이 Ge-Te 및 Sb-Te에 한정되는 것은 아니며, 전술한 다양한 물질들을 각각 포함할 수 있다.Additionally, the variable resistance layer 113 may have a super-lattice structure in which a plurality of layers containing different materials are alternately stacked. For example, the variable resistance layer 113 may include a structure in which a first layer made of Ge-Te and a second layer made of Sb-Te are alternately stacked. However, the materials of the first and second layers are not limited to Ge-Te and Sb-Te, and may include various materials described above.
이상, 가변 저항층(113)으로서 상변화 물질을 예시하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 메모리 소자(100)의 가변 저항층(113)은 저항 변화 특성을 가지는 다양한 물질을 포함할 수 있다.Above, a phase change material has been exemplified as the variable resistance layer 113, but the technical idea of the present invention is not limited thereto. The variable resistance layer 113 of the memory device 100 may include various materials having resistance change characteristics.
본 발명의 일부 실시예들에서, 가변 저항층(113)이 전이 금속 산화물 (transition metal oxide)을 포함하는 경우, 메모리 소자(100)는 ReRAM (Resistive RAM)이 될 수 있다. 전이 금속 산화물을 포함하는 가변 저항층(113)은 프로그램 동작에 의하여 적어도 하나의 전기적 통로가 가변 저항층(113) 내에 생성되거나 소멸될 수 있다. 전기적 통로가 생성된 경우에 가변 저항층(113)은 낮은 저항값을 가질 수 있으며, 전기적 통로가 소멸된 경우에 가변 저항층(113)은 높은 저항 값을 가질 수 있다. 이러한 가변 저항층(113)의 저항 값 차이를 이용하여 메모리 소자(100)는 데이터를 저장할 수 있다.In some embodiments of the present invention, when the variable resistance layer 113 includes a transition metal oxide, the memory device 100 may be a Resistive RAM (ReRAM). The variable resistance layer 113 containing a transition metal oxide may have at least one electrical path created or destroyed within the variable resistance layer 113 by a program operation. When an electrical path is created, the variable resistance layer 113 may have a low resistance value, and when an electrical path is extinguished, the variable resistance layer 113 may have a high resistance value. The memory device 100 can store data by using the difference in resistance values of the variable resistance layer 113.
가변 저항층(113)이 전이 금속 산화물로 이루어지는 경우, 전이 금속 산화물은 Ta, Zr, Ti, Hf, Mn, Y, Ni, Co, Zn, Nb, Cu, Fe, 또는 Cr 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 예를 들면, 전이 금속 산화물은 Ta2O5-x, ZrO2-x, TiO2-x, HfO2-x, MnO2-x, Y2O3-x, NiO1-y, Nb2O5-x, CuO1-y, 또는 Fe2O3-x 중에서 선택되는 적어도 하나의 물질로 이루어지는 단일층 또는 다중층으로 이루어질 수 있다. 예시된 물질들에서, x 및 y는 각각 0≤x≤1.5 및 0≤y≤0.5의 범위 내에서 선택될 수 있으나, 이에 한정되는 것은 아니다.When the variable resistance layer 113 is made of a transition metal oxide, the transition metal oxide is at least one selected from Ta, Zr, Ti, Hf, Mn, Y, Ni, Co, Zn, Nb, Cu, Fe, or Cr. May contain metal. For example, the transition metal oxide may be selected from Ta2O5-x, ZrO2-x, TiO2-x, HfO2-x, MnO2-x, Y2O3-x, NiO1-y, Nb2O5-x, CuO1-y, or Fe2O3-x. It may be made of a single layer or multiple layers of at least one material. In the illustrated materials, x and y may be selected within the range of 0≤x≤1.5 and 0≤y≤0.5, respectively, but are not limited thereto.
본 발명의 다른 실시예들에서, 가변 저항층(113)이 자성체로 이루어지는 2개의 전극과, 이들 2개의 자성체 전극 사이에 개재되는 유전체를 포함하는 MTJ(Magnetic Tunnel Junction) 구조를 가지는 경우, 메모리 소자(100)는 MRAM(Magnetic RAM)이 될 수 있다.In other embodiments of the present invention, when the variable resistance layer 113 has an MTJ (Magnetic Tunnel Junction) structure including two electrodes made of a magnetic material and a dielectric interposed between the two magnetic electrodes, the memory device (100) can be MRAM (Magnetic RAM).
2개의 전극은 각각 자화 고정층 및 자화 자유층일 수 있으며, 이들 사이에 개재된 유전체는 터널 배리어층일 수 있다. 자화 고정층은 일 방향으로 고정된 자화 방향을 갖고, 자화 자유층은 자화 고정층의 자화 방향에 평행 또는 반 평행하도록 변경 가능한 자화 방향을 가질 수 있다. 자화 고정층 및 자화 자유층의 자화 방향들은 터널 배리어층의 일면에 평행할 수 있으나, 이에 한정되는 것은 아니다. 자화 고정층 및 자화 자유층의 자화 방향들은 터널 배리어층의 일면에 수직할 수 있다.The two electrodes may be a magnetization fixed layer and a magnetization free layer, respectively, and the dielectric interposed between them may be a tunnel barrier layer. The magnetized pinned layer has a magnetization direction fixed in one direction, and the magnetized free layer may have a magnetization direction that can be changed to be parallel or anti-parallel to the magnetization direction of the magnetized pinned layer. The magnetization directions of the magnetized pinned layer and the magnetized free layer may be parallel to one side of the tunnel barrier layer, but are not limited thereto. The magnetization directions of the magnetized pinned layer and the magnetized free layer may be perpendicular to one surface of the tunnel barrier layer.
자화 자유층의 자화 방향이 자화 고정층의 자화 방향과 평행한 경우, 가변 저항층(113)의 제1 저항값을 가질 수 있다. 한편, 자화 자유층의 자화 방향이 자화 고정층의 자화 방향에 반 평행한 경우, 가변 저항층(113)은 제2 저항값을 가질 수 있다. 이러한 저항값의 차이를 이용하여 메모리 소자(100)는 데이터를 저장할 수 있다. 자화 자유층의 자화 방향은 프로그램 전류 내 전자들의 스핀 토크(spin torque)에 의하여 변경될 수 있다.When the magnetization direction of the magnetization free layer is parallel to the magnetization direction of the magnetization pinned layer, the variable resistance layer 113 may have a first resistance value. Meanwhile, when the magnetization direction of the magnetization free layer is anti-parallel to the magnetization direction of the magnetization pinned layer, the variable resistance layer 113 may have a second resistance value. The memory device 100 can store data using this difference in resistance value. The magnetization direction of the magnetized free layer can be changed by the spin torque of electrons in the program current.
자화 고정층 및 자화 자유층은 자성 물질을 포함할 수 있다. 이때, 자화 고정층은 자화 고정층 내 강자성 물질의 자화 방향을 고정시키는 반강자성 물질을 더 포함할 수 있다. 터널 배리어는 Mg, Ti, Al, MgZn, 및 MgB 중에서 선택되는 어느 하나의 물질의 산화물로 이루어질 수 있으나, 예시된 바에 한정되는 것은 아니다.The magnetized pinned layer and the magnetized free layer may include magnetic materials. At this time, the magnetized pinned layer may further include an antiferromagnetic material that fixes the magnetization direction of the ferromagnetic material in the magnetized pinned layer. The tunnel barrier may be made of an oxide of any one material selected from Mg, Ti, Al, MgZn, and MgB, but is not limited to the examples.
중간 전극(120) 상에는 제2 도전 라인(190)이 구비될 수 있다. 제2 도전 라인(190)은 구리, 알루미늄, 텅스텐, 코발트, 티타늄, 탄탈륨, 티타늄 질화물(TiNx), 텅스텐 질화물(WNx), 탄탈륨 질화물(TaNx)등과 같은 금속 또는 금속 질화물을 포함할 수 있다.A second conductive line 190 may be provided on the middle electrode 120. The second conductive line 190 may include a metal or metal nitride such as copper, aluminum, tungsten, cobalt, titanium, tantalum, titanium nitride (TiNx), tungsten nitride (WNx), tantalum nitride (TaNx), etc.
도면에는 도시되지 않았지만 제2 도전 라인을 덮는 절연층(미도시)이 형성될 수 있고, 해당 절연층은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다. Although not shown in the drawing, an insulating layer (not shown) may be formed covering the second conductive line, and the insulating layer may include silicon nitride or silicon oxide.
본 발명은 앞서 설명한 바와 같이 하부 전극(111)이 U자 형상을 가지고, 해당 하부 전극(111)의 양 사이드부 상에 중간 전극(120)이 배치되며, 양 사이드부 사이와 양 중간 전극(120) 사이에 몰드 패턴층(160)을 형성시킴에 따라 메모리 소자의 히팅 효율을 유지하면서 구성 요소의 사이즈를 축소시켜 저전력 효과를 얻을 수 있으며, 중간 전극(120)의 형상 역시 U자 형상을 가지도록 하여 중간 전극(120)과 선택 패턴층(140)과의 접촉면을 최소화함에 따라 메모리 소자 동작에 있어서 안정성도 증대시킬 수 있다. In the present invention, as described above, the lower electrode 111 has a U-shape, the middle electrode 120 is disposed on both side parts of the lower electrode 111, and the middle electrode 120 is disposed between the two side parts and both middle electrodes 120. ) By forming the mold pattern layer 160 between them, a low-power effect can be obtained by reducing the size of the components while maintaining the heating efficiency of the memory element, and the shape of the intermediate electrode 120 is also made to have a U-shape. Thus, by minimizing the contact surface between the intermediate electrode 120 and the selection pattern layer 140, stability in the operation of the memory device can be increased.
도 4 내지 도 12는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 2의 I-I' 선에 대응하는 단면도들이다. 도 2 및 도 3을 참조하여 설명한 구성과 실질적으로 동일한 구성에 대하여는 동일한 참조 번호가 제공될 수 있으며, 중복되는 설명은 생략될 수 있다.FIGS. 4 to 12 are diagrams for explaining a method of manufacturing a variable resistance memory device according to an embodiment of the present invention, and are cross-sectional views corresponding to line II′ of FIG. 2 . Configurations that are substantially the same as those described with reference to FIGS. 2 and 3 may be given the same reference numerals, and overlapping descriptions may be omitted.
도 4를 참조하면 먼저 기판(100) 상에 절연막(101) 및 제1 도전 라인(102)이 형성될 수 있다. Referring to FIG. 4, first, an insulating film 101 and a first conductive line 102 may be formed on the substrate 100.
절연막(101) 및 제1 도전 라인(102)은 예컨대, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정, 스퍼터링(sputtering) 공정 또는 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정을 통해 형성될 수 있다.The insulating film 101 and the first conductive line 102 may be formed through, for example, a physical vapor deposition (PVD) process, a sputtering process, or a chemical vapor deposition (CVD) process. .
도 5를 참조하면 절연 물질로 이루어지는 사이드 절연벽(170b) 및 중앙 절연벽(170a)이 부분 식각되어 제1 도전 라인(102) 상에 형성될 수 있다. 사이드 절연벽(170b) 및 중앙 절연벽(170a)은 제1 도전 라인(102) 상에 절연층을 형성한 뒤 해당 절연층을 부분 식각되어 형성될 수 있다. 사이드 절연벽(170b)은 단면 상에서 제1 도전 라인(102)의 양 가장자리부에 형성되고 중앙 절연벽(170a)은 단면 상에서 제1 도전 라인(102)의 중앙부에 형성됨에 따라 중앙 절연벽(170a)과 한 쌍의 사이드 절연벽(170b)은 한 쌍의 공간을 단면 상에서 형성할 수 있다.Referring to FIG. 5 , the side insulating wall 170b and the central insulating wall 170a made of an insulating material may be partially etched to form the first conductive line 102. The side insulating wall 170b and the central insulating wall 170a may be formed by forming an insulating layer on the first conductive line 102 and then partially etching the insulating layer. The side insulating wall 170b is formed on both edges of the first conductive line 102 in the cross section, and the central insulating wall 170a is formed in the center of the first conductive line 102 in the cross section, so the central insulating wall 170a ) and a pair of side insulating walls 170b may form a pair of spaces in cross section.
도 6을 참조하면 사이드 절연벽(170b)과 중앙 절연벽(170a) 사이에는 예비 하부 전극(111), 예비 제1 절연 패턴(112), 및 몰드 패턴층(160)이 적층되어 형성될 수 있다. 본 발명의 일 예로, 하부 전극(111), 제1 절연 패턴(112), 및 몰드 패턴층(160)은 CMP 공정을 통해서 형성될 수 있다.Referring to FIG. 6, a preliminary lower electrode 111, a preliminary first insulating pattern 112, and a mold pattern layer 160 may be formed by stacking between the side insulating wall 170b and the central insulating wall 170a. . As an example of the present invention, the lower electrode 111, the first insulating pattern 112, and the mold pattern layer 160 may be formed through a CMP process.
도 7을 참조하면, 도 6의 과정 이후 예비 하부 전극(111), 예비 제1 절연 패턴(112)이 식각되는 과정이 수행될 수 있다. 본 발명의 일 예로 해당 과정은 DHF 용액을 활용한 선택적 습식 식각으로 수행될 수 있다.Referring to FIG. 7, after the process of FIG. 6, a process of etching the preliminary lower electrode 111 and the preliminary first insulating pattern 112 may be performed. As an example of the present invention, the process may be performed by selective wet etching using a DHF solution.
도 8을 참조하면, 도 7에 의해서 식각된 부분에 가변 저항층(113)이 형성되는 과정이 수행될 수 있다. 가변 저항층(113)은 도 7에 의해서 리세스된 공간에 예비 가변 저항층(미도시)을 형성하고, 이를 평탄화 및 식각하는 공정을 통해서 형성될 수 있다.Referring to FIG. 8, a process of forming a variable resistance layer 113 in the portion etched in FIG. 7 may be performed. The variable resistance layer 113 may be formed through a process of forming a preliminary variable resistance layer (not shown) in the space recessed as shown in FIG. 7 and planarizing and etching it.
도 9를 참조하면, 형성된 가변 저항층(113) 상에는 단면 상에서 U자 형상을 가지는 중간 전극(120)이 형성될 수 있다. 중간 전극(120)은 앞서 설명한 하부 전극(111)의 경우와 같이 CMP 공정을 통해서 형성될 수 있다. 형성된 U자 형성의 중간 전극(120)의 양 사이드부 사이에는 제2 절연 패턴층(130)이 형성될 수 있고, 해당 제2 절연 패턴층(130) 형성된 중간 전극(120)에 의해서 리세스된 공간에 예비 제2 절연 패턴층(미도시)을 형성하고, 이를 평탄화하는 공정을 통해서 형성될 수 있다.Referring to FIG. 9, an intermediate electrode 120 having a U-shape in cross section may be formed on the formed variable resistance layer 113. The middle electrode 120 may be formed through a CMP process as in the case of the lower electrode 111 described above. A second insulating pattern layer 130 may be formed between both side portions of the U-shaped intermediate electrode 120, and the second insulating pattern layer 130 may be recessed by the formed intermediate electrode 120. It can be formed through a process of forming a preliminary second insulating pattern layer (not shown) in the space and flattening it.
도 10을 참조하면, 중간 전극(120), 사이드 절연벽(170b), 및 중앙 절연벽(170a) 상에는 예비 절연층(180)을 형성할 수 있다. 해당 예비 절연층(180)은 CVD와 같은 증착 공정을 통해서 형성될 수 있다. 해당 예비 절연층(180)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다. Referring to FIG. 10, a preliminary insulating layer 180 may be formed on the middle electrode 120, the side insulating wall 170b, and the central insulating wall 170a. The preliminary insulating layer 180 may be formed through a deposition process such as CVD. The preliminary insulating layer 180 may include silicon nitride or silicon oxide.
도 11을 참조하면, 도 10에서 형성된 예비 절연층(180)에서 중간 전극(120)과 중첩되는 부분에 대해서 선택적 습식 식각 작업이 수행될 수 있다. 따라서 중간 전극(120)과 제2 절연 패턴층(130)이 상측으로 노출될 수 있다.Referring to FIG. 11 , a selective wet etching operation may be performed on a portion of the preliminary insulating layer 180 formed in FIG. 10 that overlaps the intermediate electrode 120 . Accordingly, the intermediate electrode 120 and the second insulating pattern layer 130 may be exposed upward.
도 12를 참조하면, 노출된 중간 전극(120) 상에 선택 패턴층(140)을 형성할 수 있고, 형성된 선택 패턴층(140) 상에는 제2 도전 라인이 형성될 수 있다. 제2 도전 라인은 앞서 설명한 제1 도전 라인(102)과 동일한 방식으로 형성될 수 있다.Referring to FIG. 12, a selection pattern layer 140 may be formed on the exposed intermediate electrode 120, and a second conductive line may be formed on the formed selection pattern layer 140. The second conductive line may be formed in the same manner as the first conductive line 102 described above.
전술한 공정들을 수행함으로써 도 12에 도시된 바와 같이 본 발명의 가변 저항 메모리 소자가 완성되어 앞서 설명한 바와 같이 저전력 효과를 가지며, 동작의 안정성이 향상되는 효과를 가질 수 있다.By performing the above-described processes, the variable resistance memory device of the present invention is completed, as shown in FIG. 12, and can have the effect of low power consumption and improved operation stability as described above.
이상 첨부된 도면들을 참조하여 본 발명의 실시 예들을 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들 및 응용 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although embodiments of the present invention have been described above with reference to the attached drawings, those skilled in the art will understand that the present invention can be implemented in other specific forms without changing its technical idea or essential features. You will understand that you can. Therefore, the embodiments and application examples described above should be understood as illustrative in all respects and not restrictive.
Claims (3)
기판 상의 제1 도전 라인;
상기 제1 도전 라인 상에 차례로 적층되는 하부 전극, 제1 절연 패턴, 가변 저항층, 및 중간 전극을 포함하는 적층 구조물;
상기 제1 도전 라인 상에 구비되고 상기 적층 구조물 사이를 채우는 몰드 패턴층;
상기 적층 구조물의 중간 전극 상에 구비되는 선택 패턴층; 및
상기 선택 패턴층 상에 구비되고 상기 제1 도전 라인과 직교하는 방향으로 연장되는 제2 도전 라인을 포함하고,
상기 하부 전극은 U자 형상을 갖고, 상기 제1 절연 패턴은 상기 하부 전극의 내면에 적층되고, 상기 가변 저항층은 상기 하부 전극의 서로 마주하는 2개의 사이드부의 최상부면 상에 각각 적층되고, 상기 중간 전극은 상기 가변 저항층의 상부면 상에 적층되고,
상기 중간 전극은 U자 형상을 갖고, 상기 중간 전극의 서로 마주하는 2개의 사이드부 사이에는 제2 절연 패턴이 적층되고,
상기 선택 패턴층은 상기 중간 전극의 서로 마주하는 2개의 사이드부의 최상부면 상에 각각 적층되는 것을 특징으로 하는 가변 저항 메모리 소자.
Board;
a first conductive line on the substrate;
a stacked structure including a lower electrode, a first insulating pattern, a variable resistance layer, and an intermediate electrode sequentially stacked on the first conductive line;
a mold pattern layer provided on the first conductive line and filling spaces between the stacked structures;
a selection pattern layer provided on the middle electrode of the laminated structure; and
a second conductive line provided on the selection pattern layer and extending in a direction perpendicular to the first conductive line;
The lower electrode has a U-shape, the first insulating pattern is laminated on the inner surface of the lower electrode, and the variable resistance layer is laminated on the uppermost surfaces of two opposing side portions of the lower electrode, respectively, An intermediate electrode is laminated on the upper surface of the variable resistance layer,
The intermediate electrode has a U-shape, and a second insulating pattern is stacked between two opposing side portions of the intermediate electrode,
A variable resistance memory device, wherein the selection pattern layer is stacked on top surfaces of two opposing side portions of the intermediate electrode.
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR102672267B1 true KR102672267B1 (en) | 2024-06-03 |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20170243923A1 (en) | 2016-02-22 | 2017-08-24 | Samsung Electronics Co., Ltd. | Memory device and method of manufacturing the same |
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20170243923A1 (en) | 2016-02-22 | 2017-08-24 | Samsung Electronics Co., Ltd. | Memory device and method of manufacturing the same |
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