KR102670818B1 - 표시 장치 - Google Patents

Abstract

본 발명은 표시 장치에 관한 것이다. 구체적으로, 본 발명의 일 실시예에 따른 표시 장치는 화소들 및 제1 전원 전압 및 외부 입력 전압을 입력받고, 감마 전압을 제1 출력 단자에 제공하는 전원 변환부를 포함하되, 전원 변환부는, 목표 전원 전압을 생성하는 목표 전원 전압 생성부, 제1 감마 전압을 생성하는 제1 감마 전압 생성부, 제2 감마 전압을 생성하는 제2 감마 전압 생성부, 표시 모드의 전환 기간 동안, 제1 전원 전압과, 미리 설정된 기준 목표 전원 전압 및 기준 감마 전압에 기초하여 제2 감마 전압을 생성하는 제1 갭 제어부 및 표시 모드에 따라 제1 감마 전압 또는 제2 감마 전압을 출력하는 제1 선택부를 포함한다.

Description

표시 장치{DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것이다.

정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시 장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device), 플라즈마 표시 장치(Plasma Display Device) 등과 같은 표시 장치의 사용이 증가하고 있다.

표시 장치의 화소들의 구동 주파수는 표시 모드에 따라 가변할 수 있다. 예를 들어, 일반적인 영상 표시에서 화소들은 비교적 고주파수로 구동될 수 있다. 또한, 최소한의 정보(예를 들어, 시간)만 표시하는 대기 모드의 경우에 화소들은 비교적 저주파수로 구동될 수 있다.

저주파수로 구동되는 경우, 표시 장치의 소비 전력을 감소시키기 위해서 다양한 대책(solution)이 강구되고 있다. 하지만 이러한 대책들을 적용하는 경우, 구동 주파수 변경 과정에서 급격한 전압 또는 전류 변화로 인한 휘도 편차가 시인되는 부작용(side effect)이 발생할 수 있다.

본 발명이 해결하려는 과제는, 표시 모드가 전환될 때 발생할 수 있는 휘도 편차를 최소화하는 표시 장치를 제공하고자 한다.

또한, 본 발명이 해결하려는 또 다른 과제는, 저전력 표시 모드에서 소비 전력을 더욱 감소시킬 수 있는 표시 장치를 제공하고자 한다.

본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.

전술한 과제를 해결하기 위하여, 일 측면에서, 본 발명의 일 실시예에 따른 표시 장치는, 화소들 및 화소들에 공급되는 제1 전원 전압 및 외부 입력 전압을 입력받고, 화소들의 제어에 사용되는 감마 전압을 제1 출력 단자에 제공하는 전원 변환부를 포함하되, 전원 변환부는, 외부 입력 전압에 기초하여, 제1 전원 전압에 대응되는 목표 전원 전압을 생성하는 목표 전원 전압 생성부, 외부 입력 전압에 기초하여 제1 감마 전압을 생성하는 제1 감마 전압 생성부, 목표 전원 전압, 제1 감마 전압 및 제1 전원 전압에 기초하여 제2 감마 전압을 생성하는 제2 감마 전압 생성부, 화소들이 구동 주파수로 프레임들을 표시하는 표시 모드가 전환되는 기간 동안, 제1 전원 전압과, 미리 설정된 기준 목표 전원 전압 및 기준 감마 전압에 기초하여 제2 감마 전압을 생성하는 제1 갭 제어부 및 표시 모드에 따라 제1 감마 전압 및 제2 감마 전압 중 어느 하나를 선택적으로 제1 출력 단자에 출력하는 제1 선택부를 포함한다.

일 실시예로, 목표 전원 전압 생성부는, 외부 입력 전압이 입력되는 제1 입력 단자와, 목표 전원 전압의 피드백 전압이 입력되는 제2 입력 단자 및 목표 전원 전압이 출력되는 출력 단자를 포함하는 제1 증폭기 및 목표 전원 전압의 피드백 전압을 제1 증폭기의 제2 입력 단자에 출력하는 제1 분압기를 포함할 수 있다.

일 실시예로, 제1 감마 전압 생성부는, 외부 입력 전압이 입력되는 제1 입력 단자와, 제1 감마 전압의 피드백 전압이 입력되는 제2 입력 단자 및 제1 감마 전압이 출력되는 출력 단자를 포함하는 제2 증폭기 및 제1 감마 전압의 피드백 전압을 제2 증폭기의 제2 입력 단자에 출력하는 제2 분압기를 포함할 수 있다.

일 실시예로, 제2 감마 전압 생성부는, 목표 전원 전압 생성부의 출력 단자와 연결되는 제1 단자와, 제1 노드에 연결되는 제2 단자를 포함하는 제1 저항, 제1 노드에 연결되는 제1 단자와, 제2 노드에 연결되는 제2 단자를 포함하는 제2 저항, 제1 감마 전압 생성부의 출력 단자와 연결되는 제1 단자와, 제3 노드에 연결되는 제2 단자를 포함하는 제3 저항, 제1 전원 전압과 연결되는 제1 단자와, 제3 노드에 연결되는 제2 단자를 포함하는 제4 저항 및 제1 노드에 연결되는 제1 입력 단자와, 제3 노드에 연결되는 제2 입력 단자 및 제2 감마 전압이 출력되는 출력 단자를 포함하는 제3 증폭기를 포함할 수 있다.

일 실시예로, 제1 저항, 제2 저항, 제3 저항, 제4 저항의 저항값은 모두 동일하고, 제3 증폭기는, 제1 전원 전압과 목표 전원 전압 간의 차이값과, 제1 감마 전압에 기초하여 제2 감마 전압을 출력할 수 있다.

일 실시예로, 제3 증폭기는, 화소들이 제1 구동 주파수로 프레임들을 표시하는 제1 표시 모드의 기간 동안, 턴-온되고, 화소들이 제1 구동 주파수보다 작은 제2 구동 주파수로 프레임들을 표시하는 제2 표시 모드와 제1 표시 모드 간에 전환되는 기간 동안, 턴-오프될 수 있다.

일 실시예로, 제3 증폭기는, 제2 표시 모드의 기간 동안 턴-온 되거나, 제2 표시 모드의 기간 중에 턴-오프될 수 있다.

일 실시예로, 제3 증폭기는, 제1 표시 모드에서 제2 표시 모드로 전환되는 기간 이후에 표시되는 적어도 하나의 프레임 이후에 턴-오프될 수 있다.

일 실시예로, 제1 갭 제어부는, 기준 목표 전원 전압 및 기준 감마 전압의 차이값과, 제1 전원 전압에 기초하여 제2 감마 전압을 생성할 수 있다.

일 실시예로, 제1 갭 제어부는, 화소들이 제1 구동 주파수로 프레임들을 표시하는 제1 표시 모드의 기간 동안 또는 제1 구동 주파수보다 작은 제2 구동 주파수로 프레임들을 표시하는 제2 표시 모드의 기간 동안, 턴-오프되고, 제1 표시 모드와 제2 표시 모드 간의 표시 모드가 전환되는 기간 동안, 턴-온될 수 있다.

일 실시예로, 제1 선택부는, 제1 구동 주파수로 프레임들을 표시하는 제1 표시 모드를 지시하는 제1 선택 신호 또는 제1 구동 주파수보다 작은 제2 구동 주파수로 프레임들을 표시하는 제2 표시 모드를 지시하는 제2 선택 신호를 입력받고, 제1 선택 신호를 입력받으면, 제2 감마 전압을 제1 출력 단자에 출력하고, 제2 선택 신호를 입력받으면, 제1 감마 전압을 제1 출력 단자에 출력할 수 있다.

일 실시예로, 제1 선택부는, 제2 감마 전압 생성부의 출력 단자 및 제1 갭 제어부의 출력 단자와 연결되는 제1 입력 단자와, 제1 감마 전압 생성부의 출력 단자와 연결되는 제2 입력 단자와, 제1 선택 신호 또는 제2 선택 신호가 인가되는 제3 입력 단자 및 제1 감마 전압 또는 제2 감마 전압이 출력되는 출력 단자를 포함하는 멀티플렉서를 포함할 수 있다.

일 실시예로, 표시 장치는, 외부 입력 전압에 기초하여 제1 기준 전압을 생성하는 제1 기준 전압 생성부, 목표 전원 전압, 제1 기준 전압 및 제1 전원 전압에 기초하여 제2 기준 전압을 생성하는 제2 기준 전압 생성부, 표시 모드가 전환되는 기간 동안, 제1 전원 전압과, 미리 설정된 기준 목표 전원 전압 및 기준 전압에 기초하여 제2 기준 전압을 생성하는 제2 갭 제어부 및 표시 모드에 따라 제1 기준 전압 및 제2 기준 전압 중 어느 하나를 선택적으로 전원 변환부의 제2 출력 단자에 출력하는 제2 선택부를 더 포함할 수 있다.

일 실시예로, 제1 기준 전압 생성부는, 외부 입력 전압이 입력되는 제1 입력 단자와, 제1 기준 전압의 피드백 전압이 입력되는 제2 입력 단자 및 제1 기준 전압이 출력되는 출력 단자를 포함하는 제4 증폭기 및 제1 기준 전압의 피드백 전압을 제4 증폭기의 제2 입력 단자에 출력하는 제3 분압기를 포함할 수 있다.

일 실시예로, 제2 기준 전압 생성부는, 목표 전원 전압 생성부의 출력 단자와 연결되는 제1 단자와, 제4 노드에 연결되는 제2 단자를 포함하는 제5 저항, 제4 노드에 연결되는 제1 단자와, 제5 노드에 연결되는 제2 단자를 포함하는 제6 저항, 제1 기준 전압 생성부의 출력 단자와 연결되는 제1 단자와, 제6 노드에 연결되는 제2 단자를 포함하는 제7 저항, 제1 전원 전압과 연결되는 제1 단자와, 제6 노드에 연결되는 제2 단자를 포함하는 제8 저항 및 제4 노드에 연결되는 제1 입력 단자와, 제6 노드에 연결되는 제2 입력 단자 및 제2 기준 전압이 출력되는 출력 단자를 포함하는 제5 증폭기를 포함할 수 있다.

일 실시예로, 제5 저항, 제6 저항, 제7 저항, 제8 저항의 저항값은 모두 동일하고, 제5 증폭기는, 제1 전원 전압과 목표 전원 전압 간의 차이값과, 제1 기준 전압에 기초하여 제2 기준 전압을 출력할 수 있다.

일 실시예로, 제5 증폭기는, 화소들이 제1 구동 주파수로 프레임들을 표시하는 제1 표시 모드의 기간 동안, 턴-온되고, 화소들이 제1 구동 주파수보다 작은 제2 구동 주파수로 프레임들을 표시하는 제2 표시 모드와 제1 표시 모드 간에 전환되는 기간 동안, 턴-오프될 수 있다.

일 실시예로, 제5 증폭기는, 제2 표시 모드의 기간 동안 턴-온 되거나, 제2 표시 모드의 기간 중에 턴-오프될 수 있다.

일 실시예로, 제2 갭 제어부는, 기준 목표 전원 전압 및 기준 전압의 차이값과, 제1 전원 전압에 기초하여 제2 기준 전압을 생성할 수 있다.

일 실시예로, 제2 갭 제어부는, 화소들이 제1 구동 주파수로 프레임들을 표시하는 제1 표시 모드의 기간 동안 또는 제1 구동 주파수보다 작은 제2 구동 주파수로 프레임들을 표시하는 제2 표시 모드의 기간 동안, 턴-오프되고, 제1 표시 모드와 제2 표시 모드 간의 표시 모드가 전환되는 기간 동안, 턴-온될 수 있다.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

이상에서 설명한 바와 같이, 본 발명의 실시예들은 표시 모드가 전환될 때 발생할 수 있는 휘도 편차를 최소화하는 표시 장치를 제공할 수 있다.

또한, 본 발명의 실시예들은 저전력 표시 모드에서 소비 전력을 더욱 감소시킬 수 있는 표시 장치를 제공할 수 있다.

실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 화소를 설명하기 위한 도면이다.
도 3은 제1 구동 주파수에 따라 화소가 구동되는 실시예를 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 화소의 데이터 기입 기간을 설명하기 위한 도면이다.
도 5는 제2 구동 주파수에 따라 화소가 구동되는 실시예를 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 화소의 바이어스 기간을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 데이터 구동부를 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시예에 따른 계조 전압 생성부를 설명하기 위한 도면이다.
도 9는 표시 모드가 전환되는 기간 동안에 제1 전원 전압이 변경될 때 발생하는 문제점을 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시예에 따른 전원 변환부를 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시예에 따른 전원 변환부의 등가회로도이다.
도 12는 제1 표시 모드의 기간 동안 도 11에 도시된 전원 변환부가 동작하는 실시예를 나타낸 도면이다.
도 13은 표시 모드의 전환 기간 동안 도 11에 도시된 전원 변환부가 동작하는 실시예를 나타낸 도면이다.
도 14는 제2 표시 모드의 기간 동안 도 11에 도시된 전원 변환부가 동작하는 실시예를 나타낸 도면이다.
도 15는 도 11 내지 도 14에 도시된 제3 증폭기 및 제5 증폭기의 턴-온 및 턴-오프 시점을 설명하기 위한 도면이다.
도 16은 도 15의 제1 표시 모드에서 제2 표시 모드로 전환되는 기간에 블랙 데이터가 인가되는 실시예를 설명하기 위한 도면이다.
도 17은 도 15 및 도 16에 도시된 그래프에서 A를 확대한 도면이다.
도 18은 본 발명의 다른 실시예에 따른 전원 변환부를 설명하기 위한 도면이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되는 실시예들에 들에 의해 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되지 않고, 서로 다른 다양한 형태로 구현될 것이다. 본 발명의 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

각 도면의 구성요소들에 참조 부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.

발명의 구성요소를 설명하는 데 있어서, 제1, 제2 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성요소를 다른 구성요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 한편, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 도면이다.

도 1을 참조하면, 일 실시예에 따른 표시 장치(1)는 타이밍 제어부(10), 데이터 구동부(20), 주사 구동부(30), 발광 구동부(40), 표시부(50) 및 전원 제공부(60)를 포함할 수 있다.

타이밍 제어부(10)는 외부 프로세서(미도시)로부터 영상 프레임(frame)들 각각에 대한 외부 입력 신호를 수신하여 표시 장치(1)에 필요한 신호들을 생성할 수 있다. 예를 들어, 타이밍 제어부(10)는 계조값들 및 제어 신호들을 데이터 구동부(20)에 제공할 수 있다. 또한, 타이밍 제어부(10)는 클록 신호, 주사 시작 신호 등을 주사 구동부(30)에 제공할 수 있다. 또한, 타이밍 제어부(10)는 클록 신호, 발광 중지 신호 등을 발광 구동부(40)에 제공할 수 있다.

타이밍 제어부(10)는 표시 장치(1)의 사양(specification)에 대응하도록 계조값들을 렌더링(rendering)할 수 있다. 예를 들어, 외부 프로세서는 각각의 단위 도트(unit dot)에 대해서 적색 계조값, 녹색 계조값, 청색 계조값을 제공할 수 있다. 하지만, 표시부(50)가 펜타일(pentile) 구조인 경우, 인접한 단위 도트끼리 화소를 공유하므로, 각각의 계조값에 화소가 1 대 1 대응하지 않을 수 있으며, 계조값들의 렌더링이 필요하다. 각각의 계조값에 화소가 1 대 1 대응하는 경우, 계조값들의 렌더링이 불필요할 수도 있다. 렌더링되거나 렌더링되지 않은 계조값들은 데이터 구동부(20)로 제공될 수 있다. 한편, 타이밍 제어부(10)는 프레임 표시를 위하여 데이터 구동부(20), 주사 구동부(30)에 각각의 사양에 적합한 제어 신호들을 제공할 수 있다.

전원 제공부(60)는 제1 외부 입력 전압(VBAT)을 수신하고, 제1 외부 입력 전압(VBAT)을 변환함으로써 데이터 구동 전압(AVDD)을 데이터 구동부(20)에 제공할 수 있다. 예를 들어, 전원 제공부(60)는 배터리 등으로부터 제1 외부 입력 전압(VBAT)을 수신하고, 제1 외부 입력 전압(VBAT)을 부스팅(boosting)하여 제1 외부 입력 전압(VBAT)보다 더 높은 전압인 데이터 구동 전압(AVDD)을 생성할 수 있다.

한편, 전원 제공부(60)는 제1 외부 입력 전압(VBAT)을 수신하고, 제1 외부 입력 전압(VBAT)을 변환함으로써 제1 전원 전압(VDD) 및 제2 전원 전압(VSS)을 표시부(50)에 제공할 수 있다. 예를 들어, 도 3 및 도 4를 참조하여 후술하는 바와 같이 표시 장치(1)가 제1 표시 모드로 동작하는 경우에, 전원 제공부(60)는 제1 전원 전압(VDD) 및 제2 전원 전압(VSS)을 표시부(50)에 제공할 수 있다. 여기서, 제1 전원 전압(VDD) 및 제2 전원 전압(VSS)은 표시부(50)에 포함된 화소(PXij)들이 발광하는데 필요한 구동 전압을 의미할 수 있다.

전원 제공부(60)는 예를 들어, PMIC(power management integrated chip)로 구성될 수 있다. 전원 제공부(60)는 예를 들어, 외부(external) DC/DC IC로 구성될 수 있다.

데이터 구동부(20)는 타이밍 제어부(10)로부터 수신한 계조값들 및 제어 신호들을 이용하여 데이터 라인들(DL1, DL2, DLj, DLm)로 제공할 데이터 전압들을 생성할 수 있다. 예를 들어, 데이터 구동부(20)는 클록 신호를 이용하여 계조값들을 샘플링하고, 계조값들에 대응하는 데이터 전압들을 화소 행(예를 들어, 동일한 주사 라인에 연결된 화소들) 단위로 데이터 라인들(DL1, DL2, DLj, DLm)에 인가할 수 있다. 여기서, m 및 j는 자연수일 수 있다.

데이터 구동부(20)는 전원 제공부(60)로부터 데이터 구동 전압(AVDD)을 수신하고, 데이터 구동 전압(AVDD)을 이용하여 표시부(50)의 제어에 사용되는 주사 구동 전압(VGH)을 생성할 수 있다.

데이터 구동부(20)는 제2 외부 입력 전압(VCI)을 수신하고, 제2 외부 입력 전압(VCI)에 기초하여 표시부(50)의 제어에 사용되는 감마 전압(미도시) 및 기준 전압(미도시)을 생성할 수 있다. 이에 대한 설명은 도 7 내지 도 14를 참조하여 후술한다.

데이터 구동부(20)는 예를 들어, 독립적인 IC로 구성될 수 있고, 다른 예를 들어, 타이밍 제어부(10)와 일체화된 IC로 구성될 수도 있다.

한편, 도 5 및 도 6을 참조하여 후술하는 바와 같이 표시 장치(1)가 제2 표시 모드로 동작하는 경우에, 데이터 구동부(20)는 데이터 구동 전압(AVDD)을 수신하고, 데이터 구동 전압(AVDD)을 변환함으로써 전원 제공부(60) 대신 제1 전원 전압(VDD) 및 제2 전원 전압(VSS)을 표시부(50)에 제공할 수 있다. 이때, 데이터 구동부(20)에 의해 제공되는 전원 전압들은 전원 제공부(60)에 의해 제공되는 전원 전압들과 같거나 작을 수 있다.

주사 구동부(30)는 타이밍 제어부(10)로부터 클록 신호, 주사 시작 신호 등을 수신하여 주사 라인들(GIL1, GWNL1, GWPL1, GBL1, GILi, GWNLi, GWPLi, GBLi, GILn, GWNLn, GWPLn, GBLn)에 제공할 주사 신호들을 생성할 수 있다. 여기서 n 및 i는 자연수일 수 있다.

주사 구동부(30)는 복수의 서브 주사 구동부들을 포함할 수 있다. 예를 들어, 제1 서브 주사 구동부는 주사 라인들(GIL1, GIL1i, GILn)에 대한 주사 신호들을 제공하고, 제2 서브 주사 구동부는 주사 라인들(GWNL1, GWNLi, GWNLn)에 대한 주사 신호들을 제공하고, 제3 서브 주사 구동부는 주사 라인들(GWPL1, GWPLi, GWPLn)에 대한 주사 신호들을 제공하고, 제4 서브 주사 구동부는 주사 라인들(GBL1, GBLi, GBLn)에 대한 주사 신호들을 제공할 수 있다. 각각의 서브 주사 구동부들은 시프트 레지스터 형태로 연결된 복수의 주사 스테이지들을 포함할 수 있다. 예를 들어, 주사 시작 라인으로 공급되는 주사 시작 신호의 턴-온 레벨의 펄스를 다음 주사 스테이지로 순차적으로 전달하는 방식으로 주사 신호들을 생성할 수 있다.

다른 예를 들어, 제1 서브 주사 구동부 및 제2 서브 주사 구동부가 통합되어 주사 라인들(GIL1, GWNL1, GILi, GWNLi, GILn, GWNLn)에 대한 주사 신호들을 제공하고, 제3 서브 주사 구동부 및 제4 서브 주사 구동부가 통합되어 주사 라인들(GWPL1, GBL1, GWPLi, GBLi, GWPLn, GBLn)에 대한 주사 신호들을 제공할 수 있다. 예를 들어, n 번째 주사 라인(GWNLn)의 이전 주사 라인, 즉 n-1 번째 주사 라인은 n 번째 주사 라인(GILi)과 동일한 전기적 노드에 연결될 수 있다. 또한 예를 들어, n 번째 주사 라인(GWPLn)의 다음 주사 라인, 즉 n+1 번째 주사 라인은 n 번째 주사 라인(GBLn)과 동일한 전기적 노드에 연결될 수 있다.

이때, 제1 서브 주사 구동부 및 제2 서브 주사 구동부는 제1 극성의 펄스들을 갖는 주사 신호들을 주사 라인들(GIL1, GWNL1, GILi, GWNLi, GILn, GWNLn)로 공급할 수 있다. 또한, 제3 서브 주사 구동부 및 제4 서브 주사 구동부는 제2 극성의 펄스들을 갖는 주사 신호들을 주사 라인들(GWPL1, GBL1, GWPLi, GBLi, GWPLn, GBLn)로 공급할 수 있다. 제1 극성 및 제2 극성은 서로 반대 극성일 수 있다.

이하에서 극성이란 펄스의 로직 레벨(logic level)을 의미할 수 있다. 예를 들어, 펄스가 제1 극성인 경우, 펄스는 하이 레벨(high level)을 가질 수 있다. 이때, 하이 레벨의 펄스를 상승 펄스(rising pulse)라고 할 수 있다. 상승 펄스가 N형 트랜지스터의 게이트 전극에 공급되는 경우 N형 트랜지스터가 턴-온될 수 있다. 즉, 상승 펄스는 N형 트랜지스터에 대해 턴-온 레벨일 수 있다. 여기서 N형 트랜지스터의 소스 전극에 게이트 전극 대비 충분히 낮은 레벨의 전압이 인가되어 있음을 가정한다. 예를 들어, N형 트랜지스터는 NMOS(N-type metal-oxide semiconductor)일 수 있다.

또한, 펄스가 제2 극성인 경우, 펄스는 로우 레벨(low level)을 가질 수 있다. 이때, 로우 레벨의 펄스를 하강 펄스(falling pulse)라고 할 수 있다. 하강 펄스가 P형 트랜지스터의 게이트 전극에 공급되는 경우 P형 트랜지스터가 턴-온될 수 있다. 즉, 하강 펄스는 P형 트랜지스터에 대해 턴-온 레벨일 수 있다. 여기서 P형 트랜지스터의 소스 전극에 게이트 전극 대비 충분히 높은 레벨의 전압이 인가되어 있음을 가정한다. 예를 들어, P형 트랜지스터는 PMOS(P-type metal-oxide semiconductor)일 수 있다.

주사 구동부(30)는 주사 구동 전압(VGH)을 이용하여 주사 신호들을 생성할 수 있다. 예를 들어, 하이 레벨의 주사 신호들은 주사 구동 전압(VGH)으로 구성될 수 있다. 즉, 주사 스테이지에서 주사 구동 전압(VGH)이 출력되는 경우를 하이 레벨의 주사 신호가 출력되는 것으로 표현할 수 있다. 다른 예를 들어, 주사 스테이지는 주사 구동 전압(VGH)을 직접적으로 출력하지 않고, 내부 제어 전압으로 이용할 수도 있다.

발광 구동부(40)는 타이밍 제어부(10)로부터 클록 신호, 발광 중지 신호 등을 수신하여 발광 라인들(EL1, EL2, ELi, ELn)에 제공할 발광 신호들을 생성할 수 있다. 예를 들어, 발광 구동부(40)는 발광 라인들(EL1, EL2, ELn)에 순차적으로 턴-오프 레벨의 펄스를 갖는 발광 신호들을 제공할 수 있다. 예를 들어, 발광 구동부(40)는 시프트 레지스터 형태로 구성될 수 있고, 클록 신호의 제어에 따라 발광 중지 신호의 턴-오프 레벨의 펄스를 다음 발광 스테이지로 순차적으로 전달하는 방식으로 발광 신호들을 생성할 수 있다.

표시부(50)는 화소(PXij)들을 포함한다. 예를 들어, 화소(PXij)는 대응하는 데이터 라인(DLj), 주사 라인들(GILi, GWNLi, GWPLi, GBLi) 및 발광 라인(ELi)에 연결될 수 있다.

도 2는 본 발명의 일 실시예에 따른 화소를 설명하기 위한 도면이다.

도 2를 참조하면, 본 발명의 일 실시예에 따른 화소(PXij)는 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(Cst) 및 발광 다이오드(LD)를 포함한다.

제1 트랜지스터(T1)는 구동 트랜지스터로 명명될 수 있다. 제1 트랜지스터(T1)의 제1 전극이 제2 트랜지스터(T2)의 제1 전극에 연결되고, 제1 트랜지스터(T1)의 제2 전극이 제3 트랜지스터(T3)의 제1 전극에 연결되며, 제1 트랜지스터(T1)의 게이트 전극이 제3 트랜지스터(T3)의 제2 전극에 연결될 수 있다.

제2 트랜지스터(T2)는 스캔 트랜지스터로 명명될 수 있다. 제2 트랜지스터(T2)의 제1 전극이 제1 트랜지스터(T1)의 제1 전극에 연결되고, 제2 트랜지스터(T2)의 제2 전극이 데이터 라인(DLj)에 연결되며, 제2 트랜지스터(T2)의 게이트 전극이 주사 라인(GWPLi)에 연결될 수 있다.

제3 트랜지스터(T3)는 다이오드 연결 트랜지스터로 명명될 수 있다. 제3 트랜지스터(T3)의 제1 전극이 제1 트랜지스터(T1)의 제2 전극에 연결되고, 제3 트랜지스터(T3)의 제2 전극이 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 제3 트랜지스터(T3)의 게이트 전극이 주사 라인(GWNLi)에 연결될 수 있다.

제4 트랜지스터(T4)는 게이트 초기화 트랜지스터로 명명될 수 있다. 제4 트랜지스터(T4)의 제1 전극이 커패시터(Cst)의 제2 전극에 연결되고, 제4 트랜지스터(T4)의 제2 전극이 초기화 라인(VINTL)에 연결되며, 제4 트랜지스터(T4)의 게이트 전극이 주사 라인(GILi)에 연결될 수 있다.

제5 트랜지스터(T5)는 제1 발광 트랜지스터로 명명될 수 있다. 제5 트랜지스터(T5)의 제1 전극이 제1 전원 라인(VDDL)에 연결되고, 제5 트랜지스터(T5)의 제2 전극이 제1 트랜지스터(T1)의 제1 전극에 연결되며, 제5 트랜지스터(T5)의 게이트 전극이 발광 라인(ELi)에 연결될 수 있다.

제6 트랜지스터(T6)는 제2 발광 트랜지스터로 명명될 수 있다. 제6 트랜지스터(T6)의 제1 전극이 제1 트랜지스터(T1)의 제2 전극에 연결되고, 제6 트랜지스터(T6)의 제2 전극이 발광 다이오드(LD)의 애노드에 연결되며, 제6 트랜지스터(T6)의 게이트 전극이 발광 라인(ELi)에 연결될 수 있다.

제7 트랜지스터(T7)는 애노드 초기화 트랜지스터로 명명될 수 있다. 제7 트랜지스터(T7)의 제1 전극이 발광 다이오드(LD)의 애노드에 연결되고, 제7 트랜지스터(T7)의 제2 전극이 초기화 라인(VINTL)에 연결되고, 제7 트랜지스터(T7)의 게이트 전극이 주사 라인(GBLi)에 연결될 수 있다.

스토리지 커패시터(Cst)는 양 전극 각각에 인가되는 전압들 간의 차이에 대응되는 전하(electric charge)를 충전하거나 이미 충전된 전하를 방전할 수 있다. 스토리지 커패시터(Cst)의 제1 전극이 제1 전원 라인(VDDL)에 연결되고, 스토리지 커패시터(Cst)의 제2 전극이 제1 트랜지스터(T1)의 게이트 전극에 연결될 수 있다.

발광 다이오드(LD)는 애노드가 제6 트랜지스터(T6)의 제2 전극에 연결되고, 캐소드가 제2 전원 라인(VSSL)에 연결될 수 있다. 제2 전원 라인(VSSL)에 인가된 전압은 제1 전원 라인(VDDL)에 인가된 전압보다 낮게 설정될 수 있다. 발광 다이오드(LD)는 유기 발광 다이오드(organic light emitting diode), 무기 발광 다이오드(inorganic light emitting diode), 퀀텀 닷 발광 다이오드(quantum dot light emitting diode) 등일 수 있다.

트랜지스터들(T1, T2, T5, T6, T7)은 P형 트랜지스터일 수 있다. P형 트랜지스터란 게이트 전극과 소스 전극 간의 전압 차가 음의 방향으로 증가할 때 도통되는 전류량이 증가하는 트랜지스터를 통칭한다. 트랜지스터들(T1, T2, T5, T6, T7)의 채널들은 폴리 실리콘(poly silicon)으로 구성될 수도 있다. 폴리 실리콘 트랜지스터는 LTPS(low temperature poly silicon) 트랜지스터일 수도 있다. 폴리 실리콘 트랜지스터는 높은 전자 이동도를 가지며, 이에 따른 빠른 구동 특성을 갖는다.

트랜지스터들(T3, T4)은 N형 트랜지스터들일 수 있다. N형 트랜지스터란 게이트 전극과 소스 전극 간의 전압 차가 양의 방향으로 증가할 때 도통되는 전류량이 증가하는 트랜지스터를 통칭한다. 트랜지스터들(T3, T4)의 채널들은 산화물 반도체(oxide semiconductor)로 구성될 수도 있다. 산화물 반도체 트랜지스터는 저온 공정이 가능하며, 폴리 실리콘에 비하여 낮은 전하 이동도를 갖는다. 따라서, 산화물 반도체 트랜지스터들은 턴-오프 상태에서 발생하는 누설 전류량이 폴리 실리콘 트랜지스터들에 비해 작다. 하지만, 이에 한정되는 것은 아니고, 실시예에 따라 트랜지스터들(T3, T4)은 산화물 반도체 트랜지스터가 아닌 P형 폴리 실리콘 트랜지스터일 수 있다.

실시예에 따라, 제7 트랜지스터(T7)가 폴리 실리콘 트랜지스터가 아닌 N형 산화물 반도체 트랜지스터로 구성될 수도 있다. 이때, 제7 트랜지스터(T7)의 게이트 전극에는 주사 라인(GBLn)을 대체하여 주사 라인들(GWNLn, GILn) 중 하나가 연결될 수도 있다.

트랜지스터들(T1, T2, T3, T4, T5, T6, T7)은 TFT(Thin Film Transistor), FET(Field Effect Transistor), BJT(Bipolar Junction Transistor) 등 다양한 형태로 구성될 수 있다.

도 3은 제1 구동 주파수에 따라 화소가 구동되는 실시예를 설명하기 위한 도면이다.

표시부(50)가 제1 구동 주파수로 프레임들을 표시하는 경우, 표시 장치(1)는 제1 표시 모드(first display mode)에 있다고 표현할 수 있다. 또한, 표시부(50)가 제1 구동 주파수보다 작은 제2 구동 주파수로 프레임들을 표시하는 경우, 표시 장치(1)는 제2 표시 모드(second display mode)에 있다고 표현할 수 있다.

제1 표시 모드(first display mode)에서, 표시 장치(1)는 20Hz 이상, 예를 들어 60Hz로 영상 프레임들을 표시할 수 있다. 이 경우, 전원 제공부(60)는 제1 전원 전압(VDD) 및 제2 전원 전압(VSS)을 표시부(50)에 제공할 수 있다.

제2 표시 모드(second display mode)는 저전력 표시 모드 또는 대기 모드일 수 있다. 예를 들어, 대기 모드에서, 20Hz 미만, 예를 들어 1Hz로 영상 프레임들이 표시될 수 있다. 예를 들어, 상용 모드 중 “Always On Display 모드”에서 시간과 날짜만이 표시되는 경우가 제2 표시 모드(second display mode)에 해당할 수 있다. 이 경우, 소비 전력을 감소시키기 위해, 데이터 구동부(20)는 전원 제공부(60) 대신에 제1 전원 전압(VDD) 및 제2 전원 전압(VSS)을 표시부(50)에 제공할 수 있다.

제1 표시 모드(first display mode)에서, 1 주기(1T)는 복수의 영상 프레임들을 포함할 수 있다. 1 주기(1T)는 임의로 정의한 기간으로써, 제2 표시 모드(second display mode)와 비교하기 위해 정의된 기간이다. 1 주기(1T)는 제1 표시 모드(first display mode) 및 제2 표시 모드(second display mode)에서 동일한 시간 간격을 의미할 수 있다.

제1 표시 모드(first display mode)에서, 각각의 영상 프레임들은 데이터 기입 기간(WP) 및 발광 기간(EP)을 포함할 수 있다.

이하, 도 4를 참조하여 1 주기(1T) 내의 임의의 한 영상 프레임에 대한 화소(PXij)의 구동 방법을 설명한다. 1 주기(1T) 내의 다른 영상 프레임들에도 동일한 구동 방법이 적용될 수 있으므로, 중복되는 설명은 생략한다.

도 4는 본 발명의 일 실시예에 따른 화소의 데이터 기입 기간을 설명하기 위한 도면이다.

전술한 바와 같이, 제1 표시 모드(first display mode)에서 하나의 영상 프레임은 데이터 기입 기간(WP) 및 발광 기간(EP)을 포함할 수 있다. 다만, 본 실시예의 데이터 기입 기간(WP) 및 발광 기간(EP)은 특정 화소(PXij) 또는 특정 화소 행(동일한 주사 라인에 연결된 화소들)에 대한 것이므로, 다른 주사 라인에 연결된 다른 화소의 기입 기간 및 발광 기간은 화소(PXij)와 다를 수 있다.

먼저, 데이터 기입 기간(WP) 동안 발광 라인(ELi)으로 턴-오프 레벨(하이 레벨)의 발광 신호가 공급될 수 있다. 따라서, 데이터 기입 기간(WP) 동안 제5 트랜지스터(T5) 및 제6 트랜지스터들(T6)은 턴-오프 상태일 수 있다.

먼저, 주사 라인(GIi)으로 턴-온 레벨(하이 레벨)의 첫 번째 펄스가 공급된다. 이에 따라, 제4 트랜지스터(T4)가 턴-온되고, 제1 트랜지스터(T1)의 게이트 전극과 초기화 라인(VINTL)이 연결된다. 이에 따라, 제1 트랜지스터(T1)의 게이트 전극의 전압은 초기화 라인(VINTL)의 초기화 전압으로 초기화되고, 스토리지 커패시터(Cst)에 의해 유지된다. 예를 들어, 초기화 라인(VINTL)의 초기화 전압은 제1 전원 라인(VDDL)의 제1 전원 전압(VDD)보다 충분히 낮은 전압일 수 있다. 예를 들어, 초기화 전압은 제2 전원 라인(VSSL)의 제2 전원 전압(VSS)과 유사한 레벨의 전압일 수 있다.

다음으로, 주사 라인들(GWPi, GWNi)로 턴-온 레벨의 첫 번째 펄스들이 공급되고, 대응하는 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴-온된다. 이에 따라, 데이터 라인(DLj)에 인가된 데이터 전압이 제2 트랜지스터(T2), 제1 트랜지스터(T1) 및 제3 트랜지스터들(T3)을 통해서, 스토리지 커패시터(Cst)에 기입된다. 다만, 이때의 데이터 전압은 전전단 화소의 데이터 전압으로써, 화소(PXij)의 발광을 위한 것이 아니라, 제1 트랜지스터(T1)에 온-바이어스 전압을 인가하기 위한 것이다. 제1 트랜지스터(T1)에 실제 데이터 전압이 기입되기 전에 온-바이어스 전압을 인가하면, 히스테리시스 현상에 대한 개선이 가능하다.

다음으로, 주사 라인(GBi)으로 턴-온 레벨(로우 레벨)의 첫 번째 펄스가 공급되고, 제7 트랜지스터(T7)가 턴-온된다. 따라서, 발광 다이오드(LD)의 애노드에 인가되는 전압이 초기화된다.

이때, 주사 라인(GILi)으로 턴-온 레벨(하이 레벨)의 두 번째 펄스가 공급되고 전술한 구동 과정이 다시 실시된다. 즉, 제1 트랜지스터(T1)에는 다시 한번 온-바이어스 전압이 인가되고, 발광 다이오드(LD)의 애노드에 인가되는 전압이 초기화된다.

전술한 과정을 반복하여, 주사 라인들(GWPi, GWNi)로 턴-온 레벨의 세 번째 펄스들이 공급되면, 화소(PXij)의 데이터 전압이 스토리지 커패시터(Cst)에 기입된다. 이때, 스토리지 커패시터(Cst)에 기입된 데이터 전압은 제1 트랜지스터(T1)의 문턱 전압의 감소분이 반영된 전압이다.

마지막으로, 발광 신호(Ei)가 턴-온 레벨(로우 레벨)이 되면, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 턴-온 상태가 된다. 이에 따라, 제1 전원 라인(VDDL), 제5 트랜지스터(T5), 제1 트랜지스터(T1), 제6 트랜지스터(T6), 발광 다이오드(LD) 및 제2 전원 라인(VSSL)으로 연결되는 구동 전류 경로가 형성되고, 구동 전류가 흐른다. 구동 전류량은 스토리지 커패시터(Cst)에 저장된 데이터 전압에 대응하고, 구체적으로 구동 전류는 제1 전원 전압(VDD)과 데이터 전압의 차이값의 제곱에 비례할 수 있으며, 데이터 전압은 감마 전압(및/또는 기준 전압)에 의해 결정될 수 있다. 구동 전류는 제1 트랜지스터(T1)를 거쳐 흐르므로, 제1 트랜지스터(T1)의 문턱 전압의 감소분이 반영된다. 이에 따라, 스토리지 커패시터(Cst)에 저장된 데이터 전압에 반영된 문턱 전압의 감소분과 구동 전류에 반영된 문턱 전압의 감소분이 서로 상쇄되므로, 제1 트랜지스터(T1)의 문턱 전압값과 무관하게 데이터 전압에 대응하는 구동 전류가 흐를 수 있다.

구동 전류량에 따라, 발광 다이오드(LD)는 목적하는 휘도로 발광하게 된다.

본 실시예에서는 각 주사 신호들이 3 개의 펄스들을 포함하는 것으로 설명되었지만, 다른 실시예에서는 각 주사 신호들이 2 개 또는 4 개 이상의 펄스들을 포함할 수도 있다. 또 다른 실시예에서 각 주사 신호들은 1 개의 펄스를 포함하도록 구성될 수도 있으며, 이러한 경우 제1 트랜지스터(T1)에 온-바이어스 전압을 인가하는 과정이 생략된다.

도 5는 제2 구동 주파수에 따라 화소가 구동되는 실시예를 설명하기 위한 도면이다.

제2 표시 모드(second display mode)에서, 1 주기(1T) 중 한 서브 프레임은 데이터 기입 기간(WP) 및 발광 기간(EP)을 포함하고, 1 주기(1T) 중 다른 서브 프레임들은 바이어스 기간(BP) 및 발광 기간(EP)을 포함한다.

화소(PXij)의 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 1 주기(1T) 중 다른 서브 프레임들에서 턴-오프 상태를 유지하므로, 스토리지 커패시터(Cst)는 동일한 데이터 전압을 복수의 서브 프레임들 동안 유지하게 된다. 특히, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 산화물 반도체 트랜지스터들로 구성될 수 있으므로, 누설 전류는 최소화될 수 있다.

따라서, 화소(PXij)는 1 주기(1T) 동안 한 영상 프레임(1 FRAME)의 데이터 기입 기간(WP) 동안 공급받은 데이터 전압에 기초하여, 1 주기(1T) 동안 동일한 영상을 표시할 수 있다.

도 6은 본 발명의 일 실시예에 따른 화소의 바이어스 기간을 설명하기 위한 도면이다.

도 6을 참조하면, 바이어스 기간(BP)에서, 턴-오프 레벨(로우 레벨)의 주사 신호들(GIi, GWNi)이 공급된다. 따라서, 전술한 바와 같이, 바이어스 기간(BP)에서 스토리지 커패시터(Cst)에 기입된 데이터 전압은 변동되지 않는다.

다만, 바이어스 기간(BP)과 데이터 기입 기간(WP)에서, 동일한 발광 신호(Ei) 및 주사 신호들(GWPi, GBi)이 공급된다. 이때, 데이터 라인(DLj)에는 기준 데이터 전압이 인가될 수 있다. 이러한 이유는 발광 다이오드(LD)의 출광 파형을 1 주기(1T)의 복수의 서브 프레임들 간 유사하게 함으로써, 저주파 구동시 사용자에게 플리커(flicker)가 시인되지 않도록 하기 위함이다.

도 1 내지 도 6을 참조하여 설명한 화소(PXij)는 고주파 구동과 저주파 구동에 적합한 하나의 실시예이다. 후술하는 실시예들은 고주파 구동과 저주파 구동이 가능한 다른 회로를 갖는 화소에도 적용될 수 있다. 예를 들어, 화소의 트랜지스터들은 모두 P형 트랜지스터들로만 구성될 수도 있다. 이러한 경우, 주사 구동부는 P형 트랜지스터들에 대한 서브 주사 구동부만 포함하면 되므로, 주사 구동부의 구성이 간소해질 수 있다. 예를 들어, 화소의 트랜지스터들은 발광 트랜지스터들을 포함하지 않을 수 있다. 이러한 경우, 발광 구동부가 불필요해질 수도 있다.

도 7은 본 발명의 일 실시예에 따른 데이터 구동부를 설명하기 위한 도면이다.

도 7을 참조하면, 본 발명의 일 실시예에 따른 데이터 구동부(20)는 전원 변환부(21), 계조 전압 생성부(22), 쉬프트 레지스터(23), 샘플링 래치(24), 홀딩 래치(25), 디지털 아날로그 변환기(26) 및 출력 버퍼(27)를 포함할 수 있다.

전원 변환부(21)는 데이터 구동 전압(AVDD)을 수신하고, 데이터 구동 전압(AVDD)을 변환함으로써 화소들(PXij)의 제어에 사용되는 주사 구동 전압(VGH)을 출력단에 제공할 수 있다. 주사 구동 전압(VGH)은 주사 구동부(30)로 제공될 수 있다.

한편, 일 실시예로서 표시 장치(1)가 제2 표시 모드(second display mode)로 동작하는 경우, 전원 변환부(21)는 데이터 구동 전압(AVDD)을 수신하고, 데이터 구동 전압(AVDD)을 변환함으로써 제1 전원 전압(VDD) 및 제2 전원 전압(VSS')을 생성할 수 있다. 이때 전원 변환부(21)에 의해 제1 전원 전압(VDD) 및 제2 전원 전압(VSS')은 표시부(50)에 제공될 수 있다. 그리고, 제1 전원 전압(VDD)은 전원 변환부(21)에 피드백될 수 있다.

전원 변환부(21)는 제1 전원 전압(VDD) 및 제2 외부 입력 전압(VCI)을 수신하고, 제1 전원 전압(VDD) 및 제2 외부 입력 전압(VCI)에 기초하여 화소들(PXij)의 제어에 사용되는 감마 전압(VREG)을 출력단에 제공할 수 있다. 감마 전압(VREG)은 계조 전압 생성부(22)에 제공될 수 있다.

여기서, 감마 전압(VREG)의 크기는 표시 모드(예, 제1 표시 모드(first display mode), 제2 표시 모드(second display mode))에 따라서 달라질 수 있다. 예를 들어, 제1 표시 모드(first display mode)의 감마 전압은 제2 표시 모드(second display mode)의 감마 전압보다 클 수 있다.

전원 변환부(21)는 제1 전원 전압(VDD) 및 제2 외부 입력 전압(VCI)을 수신하고, 제1 전원 전압(VDD) 및 제2 외부 입력 전압(VCI)에 기초하여 화소들(PXij)의 제어에 사용되는 기준 전압(VREF)을 출력단에 제공할 수 있다. 기준 전압(VREF)은 계조 전압 생성부(22)에 제공될 수 있다.

여기서, 기준 전압(VREF)의 크기는 표시 모드(예, 제1 표시 모드(first display mode), 제2 표시 모드(second display mode))에 따라서 달라질 수 있다.

계조 전압 생성부(22)는 감마 전압(VREG)을 이용하여 계조 전압들(GV)을 생성할 수 있다. 계조 전압 생성부(22)에서 생성된 계조 전압들(GV)은 영상 프레임의 표시를 위해 사용되므로, 화소들의 색상에 대응하는 계조 전압들(GV)이 구비될 필요가 있다. 따라서, 계조 전압 생성부(22)는 제1 색상 계조 전압 생성부, 제2 색상 계조 전압 생성부 및 제3 색상 계조 전압 생성부를 포함할 수 있다. 여기서, 제1 색상은 예를 들어 적색, 제2 색상은 예를 들어 녹색, 제3 색상은 예를 들어 청색일 수 있다.

타이밍 제어부(10)로부터 수신된 데이터 신호(DCD)는 소스 스타트 펄스(SSP, source start pulse), 소스 쉬프트 클록(SSC, source shift clock), 계조값들(GD), 소스 출력 인에이블 신호(SOE, source output enable) 등을 포함할 수 있다.

쉬프트 레지스터(23)는 소스 쉬프트 클록(SSC)의 1 주기(1T)마다 소스 스타트 펄스(SSP)를 쉬프트시키면서 샘플링 신호들을 순차적으로 생성할 수 있다. 샘플링 신호들의 개수는 데이터 라인들(DL1, DLj, DLm)의 개수와 대응할 수 있다. 예를 들어, 샘플링 신호들의 개수는 데이터 라인들(DL1, DLj, DLm)의 개수와 동일할 수 있다. 다른 예를 들어, 표시 장치(1)가 데이터 구동부(20)와 데이터 라인들(DL1, DLj, DLm) 사이에 디멀티플렉서를 더 포함한다면, 샘플링 신호들의 개수는 데이터 라인들(DL1, DLj, DLm)의 개수보다 작을 수도 있다. 설명의 편의를 위해서, 이하에선 디멀티플렉서가 없는 경우를 가정한다.

샘플링 래치(24)는 데이터 라인들(DL1, DLj, DLm)의 개수와 대응하는 개수의 샘플링 래치 유닛들을 포함할 수 있고, 타이밍 제어부(10)로부터 영상 프레임에 대한 계조값들(GD)을 순차적으로 제공받을 수 있다. 샘플링 래치(24)는 쉬프트 레지스터(23)로부터 순차적으로 공급받은 샘플링 신호들에 응답하여, 타이밍 제어부(10)로부터 순차적으로 제공받은 계조값들(GD)을 대응하는 샘플링 래치 유닛들에 저장할 수 있다.

홀딩 래치(25)는 데이터 라인들(DL1, DLj, DLm)의 개수와 대응하는 개수의 홀딩 래치 유닛들을 포함할 수 있다. 홀딩 래치(25)는 소스 출력 인에이블 신호(SOE)가 입력될 때, 샘플링 래치 유닛들에 저장된 계조값들(GD)을 홀딩 래치 유닛들에 저장할 수 있다.

디지털 아날로그 변환기(26)는 데이터 라인들(DL1, DLj, DLm)의 개수와 대응하는 개수의 디지털 아날로그 변환 유닛들을 포함할 수 있다. 예를 들어, 디지털 아날로그 변환 유닛들의 개수는 데이터 라인들(DL1, DLj, DLm)의 개수와 동일할 수 있다. 각각의 디지털 아날로그 변환 유닛들은 대응하는 홀딩 래치에 저장된 계조값(GD)에 대응하는 계조 전압(GV)을 대응하는 데이터 라인에 인가할 수 있다.

출력 버퍼(27)는 버퍼 유닛들(BUF1, BUFm)을 포함할 수 있다. 예를 들어, 각각의 버퍼 유닛들(BUF1, BUFm)은 연산 증폭기(operational amplifier)일 수 있다. 각각의 버퍼 유닛들(BUF1, BUFm)은 전압 팔로워(voltage follower) 형태로 구성되어 디지털 아날로그 변환 유닛의 출력을 대응하는 데이터 라인에 인가할 수 있다. 예를 들어, 각각의 버퍼 유닛들(BUF1, BUFm)의 반전 단자는 자신의 출력 단자와 연결되고, 비반전 단자는 디지털 아날로그 변환 유닛의 출력 단자와 연결될 수 있다. 버퍼 유닛들(BUF1, BUFj, BUFm)의 출력들은 데이터 전압들일 수 있다.

예를 들어, m 번째 버퍼 유닛(BUFm)은 m 번째 데이터 라인(DLm)에 출력 단자가 연결되고, 버퍼 전원 전압 및 그라운드 전원 전압(GND)을 제공받을 수 있다. 이때, 버퍼 전원 전압은 데이터 구동 전압(AVDD)일 수 있다. 버퍼 전원 전압은 버퍼 유닛(BUFm)의 출력 전압(즉, 데이터 전압)의 상한을 결정할 수 있다. 또한, 그라운드 전원 전압(GND)은 버퍼 유닛(BUFm)의 출력 전압의 하한을 결정할 수 있다. 버퍼 유닛(BUFm)은 그 구성에 따라 버퍼 전원 전압 및 그라운드 전원 전압(GND)이 아닌 다른 전압들이 더 인가될 수도 있다. 이러한 다른 전압들은 버퍼 유닛(BUFm)의 슬루율(slew rate)을 결정하는 제어 전압들일 수 있다. 이러한 제어 전압들은 버퍼 유닛(BUFm)의 출력 전압의 상한 또는 하한을 결정하는 전압들이 아닌 점에서, 버퍼 전원 전압 및 그라운드 전원 전압(GND)과 차이가 있다.

도 8은 본 발명의 일 실시예에 따른 계조 전압 생성부를 설명하기 위한 도면이다.

도 8을 참조하면, 예시적인 제1 색상 계조 전압 생성부(22R)가 도시된다. 다른 색상 계조 전압 생성부들은 제1 색상 계조 전압 생성부(22R)와 실질적으로 동일하게 구성될 수 있으므로, 중복된 설명은 생략한다. 다만, 다른 색상 계조 전압 생성부들의 선택값 제공부에 저장된 선택값들은 제1 색상 계조 전압 생성부(22R)의 선택값 제공부(221)에 저장된 선택값들과 다를 수 있다.

제1 색상 계조 전압 생성부(22R)는 선택값 제공부(221), 계조 전압 출력부(222), 저항 스트링들(RS1~RS11), 멀티플렉서들(MX1~MX12) 및 저항들(R1~R10)을 포함할 수 있다.

선택값 제공부(221)는 입력 최대 휘도값(DBVI)에 따라 멀티플렉서들(MX1~MX12)에 대한 선택값들을 제공할 수 있다. 입력 최대 휘도값(DBVI)에 따른 선택값들은 메모리 소자, 예를 들어 레지스터 등의 소자에 미리 저장될 수 있다.

이하에서 설명의 편의를 위해 0 계조(최소 계조)부터 255 계조(최대 계조)까지 총 256 개 계조들이 존재하는 것으로 설명하나, 계조값을 8 비트 이상으로 표현하는 경우 더 많은 계조가 존재할 수도 있다. 최소 계조는 가장 어두운 계조이며, 최대 계조는 가장 밝은 계조일 수 있다.

최대 휘도값은 최대 계조에 대응하여 화소들에서 방출되는 광의 휘도값일 수 있다. 예를 들어, 최대 휘도값은 하나의 도트(dot)를 이루는 제1 색상의 화소가 255 계조에 대응하여 발광하고, 제2 색상의 화소가 255 계조에 대응하여 발광하고 및 제3 색상의 화소가 255 계조에 대응하여 발광함으로써 생성되는 백색 광의 휘도값일 수 있다. 휘도값의 단위는 니트(nit)일 수 있다.

따라서, 화소들(PXij)은 부분적으로(공간적으로) 어둡거나 밝은 영상 프레임을 표시할 수 있지만, 영상 프레임의 최대 밝기는 최대 휘도값으로 제한되게 된다. 이러한 최대 휘도값은 표시 장치(1)에 대한 사용자의 조작에 의해 수동적으로 설정되거나, 조도 센서 등과 연계된 알고리즘에 의해 자동적으로 설정될 수 있다. 이때, 설정되는 최대 휘도값을 입력 최대 휘도값(DBVI)이라고 명명한다. 제1 색상 계조 전압 생성부(22R)는 외부 프로세서로부터 입력 최대 휘도값(DBVI)을 직접 수신하도록 구성될 수도 있고, 타이밍 제어부(10)를 통해서 입력 최대 휘도값(DBVI)을 수신하도록 구성될 수도 있다.

제품에 따라 달라질 수 있지만, 예를 들어, 최대 휘도값의 최대값은 1200 니트이고, 최소값은 4 니트일 수 있다. 계조값이 동일하더라도 입력 최대 휘도값(DBVI)이 달라지면, 제1 색상 계조 전압 생성부(22R)에서 다른 계조 전압들을 제공하므로 화소의 발광 휘도도 달라지게 된다.

저항 스트링(RS1)은 제1 고전압 단자(VH1)에 인가된 감마 전압(VREG) 및 제1 저전압 단자(VL1)에 인가된 기준 전압(VREF)의 중간 전압들을 생성할 수 있다. 여기서, 감마 전압(VREG)은 기준 전압(VREF)보다 클 수 있다. 멀티플렉서(MX1)는 선택 신호의 선택값에 따라 저항 스트링(RS1)으로부터 제공된 중간 전압들 중 하나를 선택하여, 전압(VT)을 출력할 수 있다. 멀티플렉서(MX2)는 선택값에 따라 저항 스트링(RS1)으로부터 제공된 중간 전압들 중 하나를 선택하여, 255 계조 전압(RGV255)을 출력할 수 있다.

저항 스트링(RS11)은 전압(VT) 및 255 계조 전압(RGV255)의 중간 전압들을 생성할 수 있다. 멀티플렉서(MX12)는 선택 신호의 선택값에 따라 저항 스트링(RS11)으로부터 제공된 중간 전압들 중 하나를 선택하여, 203 계조 전압(RGV203)을 출력할 수 있다.

저항 스트링(RS10)은 전압(VT) 및 203 계조 전압(RGV203)의 중간 전압들을 생성할 수 있다. 멀티플렉서(MX11)는 선택 신호의 선택값에 따라 저항 스트링(RS10)으로부터 제공된 중간 전압들 중 하나를 선택하여, 151 계조 전압(RGV151)을 출력할 수 있다.

저항 스트링(RS9)은 전압(VT) 및 151 계조 전압(RGV151)의 중간 전압들을 생성할 수 있다. 멀티플렉서(MX10)는 선택 신호의 선택값에 따라 저항 스트링(RS9)으로부터 제공된 중간 전압들 중 하나를 선택하여, 87 계조 전압(RGV87)을 출력할 수 있다.

저항 스트링(RS8)은 전압(VT) 및 87 계조 전압(RGV87)의 중간 전압들을 생성할 수 있다. 멀티플렉서(MX9)는 선택 신호의 선택값에 따라 저항 스트링(RS8)으로부터 제공된 중간 전압들 중 하나를 선택하여, 51 계조 전압(RGV51)을 출력할 수 있다.

저항 스트링(RS7)은 전압(VT) 및 51 계조 전압(RGV51)의 중간 전압들을 생성할 수 있다. 멀티플렉서(MX8)는 선택 신호의 선택값에 따라 저항 스트링(RS7)으로부터 제공된 중간 전압들 중 하나를 선택하여, 35 계조 전압(RGV35)을 출력할 수 있다.

저항 스트링(RS6)은 전압(VT) 및 35 계조 전압(RGV35)의 중간 전압들을 생성할 수 있다. 멀티플렉서(MX7)는 선택 신호의 선택값에 따라 저항 스트링(RS6)으로부터 제공된 중간 전압들 중 하나를 선택하여, 23 계조 전압(RGV23)을 출력할 수 있다.

저항 스트링(RS5)은 전압(VT) 및 23 계조 전압(RGV23)의 중간 전압들을 생성할 수 있다. 멀티플렉서(MX6)는 선택 신호의 선택값에 따라 저항 스트링(RS5)으로부터 제공된 중간 전압들 중 하나를 선택하여, 11 계조 전압(RGV11)을 출력할 수 있다.

저항 스트링(RS4)은 감마 전압(VREG) 및 11 계조 전압(RGV11)의 중간 전압들을 생성할 수 있다. 멀티플렉서(MX5)는 선택 신호의 선택값에 따라 저항 스트링(RS4)으로부터 제공된 중간 전압들 중 하나를 선택하여, 7 계조 전압(RGV7)을 출력할 수 있다.

저항 스트링(RS3)은 감마 전압(VREG) 및 7 계조 전압(RGV7)의 중간 전압들을 생성할 수 있다. 멀티플렉서(MX4)는 선택 신호의 선택값에 따라 저항 스트링(RS3)으로부터 제공된 중간 전압들 중 하나를 선택하여, 1 계조 전압(RGV1)을 출력할 수 있다.

저항 스트링(RS2)은 감마 전압(VREG) 및 1 계조 전압(RGV1)의 중간 전압들을 생성할 수 있다. 멀티플렉서(MX3)는 선택 신호의 선택값에 따라 저항 스트링(RS2)으로부터 제공된 중간 전압들 중 하나를 선택하여, 0 계조 전압(RGV0)을 출력할 수 있다.

전술한 0, 1, 7, 11, 23, 35, 51, 87, 151, 203 및 255 계조들은 기준 계조들로 명명될 수 있다. 또한, 멀티플렉서들(MX2~MX12)로부터 생성된 계조 전압들(RGV0, RGV1, RGV7, RGV11, RGV23, RGV35, RGV51, RGV87, RGV151, RGV203, RGV255)은 기준 계조 전압들로 명명될 수 있다. 기준 계조들의 개수 및 기준 계조들에 해당하는 계조 번호는 제품에 따라 달리 설정될 수 있다. 이하에서는 설명의 편의를 위하여, 0, 1, 7, 11, 23, 35, 51, 87, 151, 203 및 255 계조를 기준 계조로서 설명한다.

계조 전압 출력부(222)는 기준 계조 전압들(RGV0, RGV1, RGV7, RGV11, RGV23, RGV35, RGV51, RGV87, RGV151, RGV203, RGV255)을 분압하여, 제1 색상 계조 전압들(RGV0~RGV255)을 생성할 수 있다. 예를 들어, 계조 전압 출력부(222)는 기준 계조 전압들(RGV1, RGV7)을 분압하여 제1 색상 계조 전압들(RGV2~RGV6)을 생성할 수 있다.

도 9는 표시 모드가 전환되는 기간 동안에 제1 전원 전압이 변경될 때 발생하는 문제점을 설명하기 위한 도면이다.

도 1 및 도 9를 참조하면, 도 9에 도시된 그래프는 표시 모드가 전환되는 기간 및 전환된 표시 모드의 기간 일부를 나타내는 도면이다. 예를 들면, 도 9에 도시된 그래프는 60Hz로 영상 프레임들을 표시하는 제1 표시 모드(first display mode)에서 저전력 표시 모드인(또는 1Hz로 영상 프레임들을 표시하는) 제2 표시 모드(second display mode)로 전환되는 기간(transient period) 및 제2 표시 모드(second display mode)의 기간 일부를 나타낼 수 있다. 이하에서는 편의상 제1 표시 모드(first display mode)에서 제2 표시 모드(second display mode)로 전환되는 경우를 기준으로 본 실시예들을 설명한다.

제1 전원 전압(VDD1)이 표시 모드의 전환과 무관하게 일정한 경우, 제1 표시 모드(first display mode)에서 제2 표시 모드(second display mode)로 전환되면, 소비 전력을 감소시키기 위해, 전환된 표시 모드의 특성에 따라 제2 전원 전압(VSS), 데이터 구동 전압(AVDD) 등이 감소될 수 있고, 이에 따라 감마 전압(VREG)도 감소될 수 있다.

이때, 감마 전압(VREG)이 제1 표시 모드(first display mode)에서 제2 표시 모드(second display mode)로 전환되는 기간 동안 감소되는 주된 이유는, 제2 전원 전압(VSS), 데이터 구동 전압(AVDD) 등이 감소되기 때문이다.

제2 표시 모드(second display mode)의 기간 동안, 화소(PXij)에서 요구되는 휘도가 발생하도록 구동 전류가 흐르도록, 감마 전압(VREG)과 제1 전원 전압(VDD1) 간의 갭(gap)이 유지된다. 이를 위해 감마 전압(VREG)은 갭이 유지되도록 제1 전원 전압(VDD1)의 리플에 따라 증감할 수 있다.

한편, 소비 전력을 더욱 감소시키기 위해, 제1 표시 모드(first display mode)에서 제2 표시 모드(second display mode)로 전환될 때 제1 전원 전압(VDD2)도 감소되는 경우, 감마 전압(VREG')은 감소된 제1 전원 전압(VDD2)에 따라 더욱 작은 값으로 감소되므로, 제1 표시 모드(first display mode)에서 제2 표시 모드(second display mode)로 전환되는 기간 동안에 감마 전압(VREG')과 제1 전원 전압(VDD2) 간의 갭이 점점 감소된다.

감마 전압(VREG')과 제1 전원 전압(VDD2) 간의 갭이 점점 감소되면, 화소(PXij)에 흐르는 구동 전류도 일정하지 못하게 된다. 그리고, 화소(PXij)는 요구되는 휘도로 발광하지 못하고, 표시 모드의 전환 기간에서 휘도 편차가 발생하게 된다.

이는, 구동 전류가 제1 전원 전압(VDD)과 데이터 전압 간의 차이에 영향을 받고, 데이터 전압은 감마 전압에 의해 결정되므로, 감마 전압이 크게 변하면, 구동 전류가 크게 변하기 때문이다.

표시 모드가 전환될 때 발생하는 휘도 편차가 사용자에게 인지되므로, 사용자가 이질감을 느끼게 되는 문제점이 발생한다.

도시되지 않았지만, 도 9에 도시된 바와 다르게 제2 표시 모드(second display mode)에서 제1 표시 모드(first display mode)로 전환되는 경우, 감소된 제1 전원 전압(VDD2)이 다시 증가되고, 감마 전압(VREG')은 증가되는 제1 전원 전압(VDD2)에 따라 더욱 큰 값으로 증가되므로, 제2 표시 모드(second display mode)에서 제1 표시 모드(first display mode)로 전환되는 기간 동안에 감마 전압(VREG')과 제1 전원 전압(VDD2) 간의 갭이 일정하게 유지되지 못하게 되는(이 경우, 갭의 크기가 점점 증가된다.) 문제점이 있다.

따라서, 소비 전력의 감소를 위해 제1 전원 전압을 감소시키면서도 표시 모드가 전환되는 기간에서 발생할 여지가 있는 휘도 차이를 방지하기 위해, 감마 전압과 제1 전원 전압 간의 갭을 일정하게 유지할 필요가 있다.

도 10은 본 발명의 일 실시예에 따른 전원 변환부를 설명하기 위한 도면이다.

도 10을 참조하면, 본 발명의 일 실시예에 따른 전원 변환부(21)는 화소들에 공급되는 제1 전원 전압(VDD) 및 제2 외부 입력 전압(VCI)을 입력받고, 화소들의 제어에 사용되는 감마 전압을 제1 출력 단자에 제공할 수 있고, 기준 전압을 제2 출력 단자에 제공할 수 있다. 여기서, 제1 출력 단자 및 제2 출력 단자는 도 8을 참조하여 전술한 제1 고전압 단자(VH1) 및 제1 저전압 단자(VL1)를 의미할 수 있다.

이러한 전원 변환부(21)는 목표 전원 전압 생성부(211), 제1 감마 전압 생성부(212), 제2 감마 전압 생성부(213), 제1 갭 제어부(214), 제1 기준 전압 생성부(215), 제2 기준 전압 생성부(216), 제2 선택부(219) 등을 포함할 수 있다.

목표 전원 전압 생성부(211)는 제2 외부 입력 전압(VCI)에 기초하여, 제1 전원 전압(VDD)에 대응되는 목표 전원 전압을 생성할 수 있다. 여기서, 목표 전원 전압은 화소(PXij)가 발광하는데 필요한 전압을 의미할 수 있다.

제1 감마 전압 생성부(212)는 제2 외부 입력 전압(VCI)에 기초하여 제1 감마 전압을 생성할 수 있다. 여기서, 제1 감마 전압은 표시 장치(1)가 제2 표시 모드(second display mode)로 동작하는 경우에 계조 전압들(GV)을 생성하는데 필요한 고전압(high level voltage)을 의미할 수 있다.

제2 감마 전압 생성부(213)는 목표 전원 전압, 제1 감마 전압 및 제1 전원 전압(VDD)에 기초하여 제2 감마 전압을 생성할 수 있다. 여기서, 제2 감마 전압은 표시 장치(1)가 제1 표시 모드(first display mode)로 동작하는 경우에 계조 전압들(GV)을 생성하는데 필요한 고전압을 의미할 수 있다.

제1 갭 제어부(214)는 화소들이 구동 주파수로 프레임들을 표시하는 표시 모드가 전환되는 기간 동안, 제1 전원 전압(VDD)과, 미리 설정된 기준 목표 전원 전압 및 기준 감마 전압에 기초하여 제2 감마 전압을 생성할 수 있다. 여기서, 기준 목표 전원 전압 및 기준 감마 전압은 표시 모드가 전환되는 기간 동안 감마 전압과 제1 전원 전압(VDD) 간의 갭을 유지하기 위한 것으로, 실험에 의해 미리 정해질 수 있으며, 제1 갭 제어부(214) 내부 또는 외부에 존재하는 메모리(미도시)에 저장될 수 있다.

여기서, 제2 감마 전압 생성부(213)의 출력 단자와 제1 갭 제어부(214)의 출력 단자는 같은 노드에 전기적으로 연결되어 하나의 출력 단자로 구성될 수 있다. 하나의 출력 단자는 제1 선택부(218)와 전기적으로 연결될 수 있다.

이때, 제2 감마 전압 생성부(213)에서 출력되는 제2 감마 전압과 제1 갭 제어부(214)에서 출력되는 제2 감마 전압이 동시에 제1 선택부(218)에 입력되지 않도록, 제1 갭 제어부(214)는 표시 모드가 전환되는 기간에만 턴-온되어 동작할 수 있다.

제1 선택부(218)는 제2 감마 전압 생성부(213)의 출력 단자와 제1 갭 제어부(214)의 출력 단자가 같은 노드에서 전기적으로 연결된 출력 단자와 전기적으로 연결될 수 있고, 제1 감마 전압 생성부(212)의 출력 단자와 전기적으로 연결될 수 있다.

제1 선택부(218)는 표시 모드에 따라 제1 감마 전압 및 제2 감마 전압 중 어느 하나를 선택적으로 전원 변환부(21)의 제1 출력 단자(또는 제1 고전압 단자(VH1))에 출력할 수 있다. 예를 들어, 표시 장치(1)가 제1 표시 모드(first display mode)로 동작하는 경우, 제1 선택부(218)는 제2 감마 전압을 전원 변환부(21)의 제1 출력 단자(또는 제1 고전압 단자(VH1))에 출력할 수 있다. 다른 예를 들어, 표시 장치(1)가 제2 표시 모드(second display mode)로 동작하는 경우, 제1 선택부(218)는 제1 감마 전압을 전원 변환부(21)의 제1 출력 단자(또는 제1 고전압 단자(VH1))에 출력할 수 있다.

제1 기준 전압 생성부(215)는 제2 외부 입력 전압(VCI)에 기초하여 제1 기준 전압을 생성할 수 있다. 여기서, 제1 기준 전압은 표시 장치(1)가 제2 표시 모드(second display mode)로 동작하는 경우에 계조 전압들(GV)을 생성하는데 필요한 저전압(low level voltage)을 의미할 수 있다.

제2 기준 전압 생성부(216)는 목표 전원 전압, 제1 기준 전압 및 제1 전원 전압(VDD)에 기초하여 제2 기준 전압을 생성할 수 있다. 여기서, 제2 기준 전압은 표시 장치(1)가 제1 표시 모드(first display mode)로 동작하는 경우에 계조 전압들(GV)을 생성하는데 필요한 저전압을 의미할 수 있다.

제2 갭 제어부(217)는 표시 모드가 전환되는 기간 동안, 제1 전원 전압(VDD)과, 미리 설정된 기준 목표 전원 전압 및 기준 전압에 기초하여 제2 기준 전압을 생성할 수 있다. 여기서, 미리 설정된 기준 목표 전원 전압 및 기준 전압은 전술한 기준 목표 전원 전압 및 기준 감마 전압과 마찬가지로 실험에 의해 미리 정해질 수 있으며, 제2 갭 제어부(217) 내부 또는 외부에 존재하는 메모리(미도시)에 저장될 수 있다.

여기서, 제2 기준 전압 생성부(216)의 출력 단자와 제2 갭 제어부(217)의 출력 단자는 같은 노드에 전기적으로 연결되어 하나의 출력 단자로 구성될 수 있다. 하나의 출력 단자는 제2 선택부(219)와 전기적으로 연결될 수 있다.

이때, 제2 기준 전압 생성부(216)에서 출력되는 제2 기준 전압과 제2 갭 제어부(217)에서 출력되는 제2 기준 전압이 동시에 제2 선택부(219)에 입력되지 않도록, 제2 갭 제어부(217)는 제1 갭 제어부(214)와 동일하게 표시 모드가 전환되는 기간에만 턴-온되어 동작할 수 있다.

제2 선택부(219)는 제2 기준 전압 생성부(216)의 출력 단자와 제1 갭 제어부(214)의 출력 단자가 같은 노드에서 전기적으로 연결된 출력 단자와 전기적으로 연결될 수 있고, 제1 기준 전압 생성부(215)의 출력 단자와 전기적으로 연결될 수 있다.

제2 선택부(219)는 표시 모드에 따라 제1 기준 전압 및 제2 기준 전압 중 어느 하나를 선택적으로 전원 변환부(21)의 제2 출력 단자(또는 제1 저전압 단자(VL1))에 출력할 수 있다.

도 11은 본 발명의 일 실시예에 따른 전원 변환부의 등가회로도이다.

도 11을 참조하면, 목표 전원 전압 생성부(211)는 제1 증폭기(AMP1)와, 제1 분압기(VDV1)를 포함할 수 있다.

제1 증폭기(AMP1)는 제2 외부 입력 전압(VCI)이 입력되는 제1 입력 단자와, 목표 전원 전압(NVDD)의 피드백 전압이 입력되는 제2 입력 단자 및 목표 전원 전압(NVDD)이 출력되는 출력 단자를 포함할 수 있다. 여기서, 제1 증폭기(AMP1)의 제1 입력 단자는 반전 단자일 수 있고, 제1 증폭기(AMP1)의 제2 입력 단자는 비반전 단자일 수 있다.

제1 분압기(VDV1)는 목표 전원 전압(NVDD)의 피드백 전압을 제1 증폭기(AMP1)의 제2 입력 단자에 출력할 수 있다. 이러한 제1 분압기(VDV1)는 복수의 저항들로 구성될 수 있으며, 복수의 저항들이 연결된 노드(Na)로부터 연장된 도선이 제1 증폭기(AMP1)의 제2 입력 단자와 전기적으로 연결될 수 있다. 이때, 노드(Na)의 전압이 목표 전원 전압(NVDD)의 피드백 전압일 수 있으며, 노드(Na)의 전압이 제1 증폭기(AMP1)의 제2 입력 단자에 입력될 수 있다.

제1 감마 전압 생성부(212)는 제2 증폭기(AMP2)와, 제2 분압기(VDV2)를 포함할 수 있다.

제2 증폭기(AMP2)는 제2 외부 입력 전압(VCI)이 입력되는 제1 입력 단자와, 제1 감마 전압(VREG1)의 피드백 전압이 입력되는 제2 입력 단자 및 제1 감마 전압(VREG1)이 출력되는 출력 단자를 포함할 수 있다.

제2 분압기(VDV2)는 제1 감마 전압(VREG1)의 피드백 전압을 제2 증폭기(AMP2)의 제2 입력 단자에 출력할 수 있다. 이러한 제2 분압기(VDV2)는 제1 분압기(VDV1)와 마찬가지로 복수의 저항들로 구성될 수 있으며, 복수의 저항들이 연결된 노드(Nb)로부터 연장된 도선이 제2 증폭기(AMP2)의 제2 입력 단자와 전기적으로 연결될 수 있다. 이때, 노드(Nb)의 전압이 제1 감마 전압(VREG1)의 피드백 전압일 수 있다.

제2 감마 전압 생성부(213)는 제1 저항(R1), 제2 저항(R2), 제3 저항(R3), 제4 저항(R4) 및 제3 증폭기(AMP3)를 포함할 수 있다.

제1 저항(R1)은 목표 전원 전압 생성부(211)의 출력 단자와 연결되는 제1 단자와, 제2 단자를 포함할 수 있다. 구체적으로, 제1 저항(R1)의 제1 단자는 제1 증폭기(AMP1)의 출력 단자와 연결될 수 있고, 제1 저항(R1)의 제2 단자는 제1 노드(N1)에 연결될 수 있다.

제2 저항(R2)은 제1 노드(N1)에 연결되는 제1 단자와, 제2 노드(N2)에 연결되는 제2 단자를 포함할 수 있다.

제3 저항(R3)은 제1 감마 전압 생성부(212)의 출력 단자와 연결되는 제1 단자와, 제2 단자를 포함할 수 있다. 구체적으로, 제3 저항(R3)의 제1 단자는 제2 증폭기(AMP2)의 출력 단자와 연결될 수 있고, 제3 저항(R3)의 제2 단자는 제3 노드(N3)에 연결될 수 있다.

제4 저항(R4)은 제1 전원 전압과 연결되는 제1 단자와, 제3 노드(N3)에 연결되는 제2 단자를 포함할 수 있다.

여기서, 제1 저항(R1), 제2 저항(R2), 제3 저항(R3) 및 제4 저항(R4) 각각의 저항값을 서로 다른 값일 수 있고, 모두 같은 값일 수 있다. 이하에서는 편의상 제1 저항(R1), 제2 저항(R2), 제3 저항(R3) 및 제4 저항(R4) 각각의 저항값은 모두 같은 값인 것으로 하여 본 실시예들을 설명한다.

제3 증폭기(AMP3)는 제1 노드(N1)에 연결되는 제1 입력 단자와, 제3 노드(N3)에 연결되는 제2 입력 단자 및 제2 감마 전압(VREG2)이 출력되는 출력 단자를 포함할 수 있다. 여기서, 제2 증폭기(AMP2)의 제1 입력 단자는 반전 단자일 수 있고, 제2 증폭기(AMP2)의 제2 입력 단자는 비반전 단자일 수 있다.

제1 갭 제어부(214)는 미리 저장된 기준 목표 전원 전압(NVDD_SET) 및 기준 감마 전압(VREG_SET) 및 제1 전원 전압(VDD)을 이용하여 연산 동작을 수행하는 제1 연산 회로(COM1)를 포함할 수 있다.

제1 선택부(218)는 표시 모드를 지시하는 선택 신호(SEL)를 수신하여 선택 신호(SEL)에 의해 지시되는 표시 모드에 따라서 제1 감마 전압(VREG1) 및 제2 감마 전압(VREG2) 중 어느 하나의 감마 전압을 제1 출력 단자(또는 제1 고전압 단자(VH1))에 출력할 수 있다.

구체적으로, 제1 선택부(218)는 제1 구동 주파수로 프레임들을 표시하는 제1 표시 모드(first display mode)를 지시하는 제1 선택 신호 또는 제1 구동 주파수보다 작은 제2 구동 주파수로 프레임들을 표시하는 제2 표시 모드(second display mode)를 지시하는 제2 선택 신호를 입력받을 수 있다. 여기서, 제1 선택 신호 및 제2 선택 신호는 펄스 형태의 신호일 수 있고, 제1 선택 신호의 펄스는 제1 극성, 하이 레벨, 디지털값이 1일 수 있고, 제2 선택 신호의 펄스는 제2 극성, 로우 레벨, 디지털값이 0일 수 있다. 하지만, 이에 한정되는 것은 아니며, 실험이나 제품에 따라 제1 선택 신호와 제2 선택 신호 각각의 펄스는 전술한 예시와 다르게 설정될 수도 있다.

일 실시예로, 제1 선택부(218)가 제1 선택 신호를 입력받으면, 제2 감마 전압(VREG2)을 제1 출력 단자(또는 제1 고전압 단자(VH1))에 출력할 수 있다.

다른 실시예로, 제1 선택부(218)가 제2 선택 신호를 입력받으면, 제1 감마 전압(VREG1)을 제1 출력 단자(또는 제1 고전압 단자(VH1))에 출력할 수 있다.

한편, 이러한 제1 선택부(218)는 제1 멀티플렉서(Multiplexer, MUX1)를 포함할 수 있다. 제1 멀티플렉서(MUX1)는 제2 감마 전압 생성부(213)의 출력 단자 및 제1 갭 제어부(214)의 출력 단자와 연결되는 제1 입력 단자와, 제1 감마 전압 생성부(212)의 출력 단자와 연결되는 제2 입력 단자와, 제1 선택 신호 또는 제2 선택 신호가 인가되는 제3 입력 단자 및 제1 감마 전압(VREG1) 또는 제2 감마 전압(VREG2)이 출력되는 출력 단자를 포함할 수 있다.

구체적인 예를 들면, 제1 멀티플렉서(MUX1)의 제1 입력 단자는 제2 노드(N2)에 연결되고, 제1 멀티플렉서(MUX1)의 제2 입력 단자는 제2 증폭기(AMP2)의 출력 단자와 연결되고, 제1 멀티플렉서(MUX1)의 제3 입력 단자에서 선택 신호들이 수신되며, 제1 멀티플렉서(MUX1)의 출력 단자에서 제1 감마 전압(VREG1) 또는 제2 감마 전압(VREG2)이 출력된다. 이때, 제1 멀티플렉서(MUX1)의 출력 단자는 전원 변환부(21)의 제1 출력 단자(또는 제1 고전압 단자(VH1))를 의미할 수 있다.

전술한 바와 같이, 제1 선택부(218)는 제1 멀티플렉서(MUX1)로 구현될 수 있으나, 이에 한정되는 것은 아니고, 제1 선택부(218)는 제1 멀티플렉서(MUX1) 대신에 복수의 스위치들을 포함할 수 있다.

제1 기준 전압 생성부(215)는 제4 증폭기(AMP4)와 제3 분압기(VDV3)를 포함할 수 있다.

제4 증폭기(AMP4)는 제2 외부 입력 전압(VCI)이 입력되는 제1 입력 단자와, 제1 기준 전압(VREF1)의 피드백 전압이 입력되는 제2 입력 단자 및 제1 기준 전압(VREF1)이 출력되는 출력 단자를 포함할 수 있다. 여기서, 제4 증폭기(AMP4)의 제1 입력 단자는 반전 단자일 수 있고, 제4 증폭기(AMP4)의 제2 입력 단자는 비반전 단자일 수 있다.

제3 분압기(VDV3)는 제1 기준 전압(VREF1)의 피드백 전압을 제4 증폭기(AMP4)의 제2 입력 단자에 출력할 수 있다. 이러한 제3 분압기(VDV3)는 제1 분압기(VDV1) 및 제2 분압기(VDV2)와 마찬가지로 복수의 저항들로 구성될 수 있으며, 복수의 저항들이 연결된 노드(Nc)로부터 연장된 도선이 제4 증폭기(AMP4)의 제2 입력 단자와 전기적으로 연결될 수 있다. 이때, 노드(Nc)의 전압이 제1 기준 전압(VREF1)의 피드백 전압일 수 있다.

제2 기준 전압 생성부(216)는, 제5 저항(R5), 제6 저항(R6), 제7 저항(R7), 제8 저항(R8) 및 제4 증폭기(AMP4)를 포함할 수 있다.

제5 저항(R5)은 목표 전원 전압 생성부(211)의 출력 단자와 연결되는 제1 단자와, 제2 단자를 포함할 수 있다. 구체적으로, 제5 저항(R5)의 제1 단자는 제1 증폭기(AMP1)의 출력 단자와 연결될 수 있고, 제5 저항(R5)의 제2 단자는 제4 노드(N4)에 연결될 수 있다.

제6 저항(R6)은 제4 노드(N4)에 연결되는 제1 단자와, 제5 노드(N5)에 연결되는 제2 단자를 포함할 수 있다.

제7 저항(R7)은 제1 기준 전압 생성부(215)의 출력 단자와 연결되는 제1 단자와, 제2 단자를 포함할 수 있다. 구체적으로, 제7 저항(R7)의 제1 단자는 제4 증폭기(AMP4)의 출력 단자와 연결될 수 있고, 제7 저항(R7)의 제2 단자는 제6 노드(N6)에 연결될 수 있다.

제8 저항(R8)은 제1 전원 전압과 연결되는 제1 단자와, 제6 노드(N6)에 연결되는 제2 단자를 포함할 수 있다.

여기서, 제5 저항(R5), 제6 저항(R6), 제7 저항(R7) 및 제8 저항(R8) 각각의 저항값을 서로 다른 값일 수 있고, 모두 같은 값일 수 있다. 이하에서는 편의상 제5 저항(R5), 제6 저항(R6), 제7 저항(R7) 및 제8 저항(R8) 각각의 저항값은 모두 같은 값인 것으로 하여 본 실시예들을 설명한다.

제5 증폭기(AMP5)는 제4 노드(N4)에 연결되는 제1 입력 단자와, 제6 노드(N6)에 연결되는 제2 입력 단자 및 제2 기준 전압(VREF2)이 출력되는 출력 단자를 포함할 수 있다. 여기서, 제5 증폭기(AMP5)의 제1 입력 단자는 반전 단자일 수 있고, 제5 증폭기(AMP5)의 제2 입력 단자는 비반전 단자일 수 있다.

제2 갭 제어부(217)는 미리 저장된 기준 목표 전원 전압(NVDD_SET) 및 기준 전압(VREF_SET) 및 제1 전원 전압(VDD)을 이용하여 연산 동작을 수행하는 제2 연산 회로(COM2)를 포함할 수 있다.

제2 선택부(219)는 제1 선택부(218)와 동일하게 표시 모드를 지시하는 선택 신호(SEL)를 수신하여 선택 신호(SEL)에 의해 지시되는 표시 모드에 따라서 제1 기준 전압(VREF1) 및 제2 기준 전압(VREF2) 중 어느 하나의 기준 전압을 제2 출력 단자(또는 제1 저전압 단자(VL1))에 출력할 수 있다.

예를 들면, 제2 선택부(219)가 제1 선택 신호를 입력받으면, 제2 기준 전압(VREF2)을 제2 출력 단자(또는 제1 저전압 단자(VL1))에 출력할 수 있다. 다른 예를 들어, 제2 선택부(219)가 제2 선택 신호를 입력받으면, 제1 기준 전압(VREF1)을 제2 출력 단자(또는 제1 저전압 단자(VL1))에 출력할 수 있다.

한편, 이러한 제2 선택부(219)는 제2 멀티플렉서(MUX2)를 포함할 수 있다. 제2 멀티플렉서(MUX2)는 제1 입력 단자와, 제2 입력 단자와, 제3 입력 단자 및 출력 단자를 포함할 수 있다.

구체적인 예를 들면, 제2 멀티플렉서(MUX2)의 제1 입력 단자는 제2 노드(N2)에 연결되고, 제2 멀티플렉서(MUX2)의 제2 입력 단자는 제2 증폭기(AMP2)의 출력 단자와 연결되고, 제2 멀티플렉서(MUX2)의 제3 입력 단자에서 선택 신호들이 수신되며, 제2 멀티플렉서(MUX2)의 출력 단자에서 제1 감마 전압(VREG1) 또는 제2 감마 전압(VREG2)이 출력된다. 이때, 제2 멀티플렉서(MUX2)의 출력 단자는 전원 변환부(21)의 제2 출력 단자(또는 제1 저전압 단자(VL1))를 의미할 수 있다.

전술한 바와 같이, 제2 선택부(219)는 제2 멀티플렉서(MUX2) 대신에 복수의 스위치들을 포함할 수도 있다.

도 12는 제1 표시 모드의 기간 동안 도 11에 도시된 전원 변환부가 동작하는 실시예를 나타낸 도면이다.

도 12를 참조하면, 화소들이 제1 구동 주파수로 프레임들을 표시하는 제1 표시 모드(first display mode)의 기간 동안, 제3 증폭기(AMP3)는 턴-온될 수 있다. 예를 들어, 제3 증폭기(AMP3)가 구동하는데 필요한 전원(미도시)이 공급되면, 제3 증폭기(AMP3)는 턴-온될 수 있다.

이때, 제1 저항(R1), 제2 저항(R2), 제3 저항(R3), 제4 저항(R4)의 저항값은 모두 동일한 경우, 제3 증폭기(AMP3)는 제1 전원 전압(VDD)과 목표 전원 전압(NVDD) 간의 차이값과, 제1 감마 전압(VREG1)에 기초하여 제2 감마 전압(VREG2)을 출력할 수 있다. 예를 들면, 제2 감마 전압(VREG2)은 아래의 [수학식 1]에 의해 산출될 수 있다.

[수학식 1]

한편, 화소들이 제1 구동 주파수로 프레임들을 표시하는 제1 표시 모드(first display mode)의 기간 동안, 제5 증폭기(AMP5)도 제3 증폭기(AMP3)와 마찬가지로 턴-온될 수 있다.

이때도, 제5 저항(R5), 제6 저항(R6), 제7 저항(R7), 제8 저항(R8)의 저항값은 모두 동일한 경우, 제5 증폭기(AMP5)는 제1 전원 전압(VDD)과 목표 전원 전압(NVDD) 간의 차이값과, 제1 기준 전압(VREF1)에 기초하여 제2 기준 전압(VREF2)을 출력할 수 있다. 예를 들면, 제2 기준 전압(VREF2)은 아래의 [수학식 2]에 의해 산출될 수 있다.

[수학식 2]

한편, 제1 갭 제어부(214)는 제1 표시 모드(first display mode)의 기간 동안 턴-오프되어 동작하지 않을 수 있다. 또한, 제2 갭 제어부(217)도 제1 표시 모드(first display mode)의 기간 동안 턴-오프되어 동작하지 않을 수 있다.

여기서, 제1 표시 모드(first display mode)의 경우, 제1 선택 신호가 제1 선택부(218) 및 제2 선택부(219) 각각에 입력되므로, 제1 선택부(218)는 제3 증폭기(AMP3)로부터 출력된 제2 감마 전압(VREG2)을 제1 출력 단자(또는 제1 고전압 단자(VH1))에 출력할 수 있고, 제2 선택부(219)는 제5 증폭기(AMP5)로부터 출력된 제2 기준 전압(VREF2)을 제2 출력 단자(또는 제1 저전압 단자(VL1))에 출력할 수 있다.

도 13은 표시 모드의 전환 기간 동안 도 11에 도시된 전원 변환부가 동작하는 실시예를 나타낸 도면이다.

도 13을 참조하면, 표시 모드의 전환 기간은 제1 표시 모드(first display mode)와 제2 표시 모드(second display mode) 간의 표시 모드가 전환되는 기간으로, 제1 표시 모드(first display mode)에서 제2 표시 모드(second display mode)로 전환되는 기간 또는 제2 표시 모드(second display mode)에서 제1 표시 모드(first display mode)로 전환되는 기간을 의미할 수 있다.

일 실시예로, 화소들이 제1 구동 주파수보다 작은 제2 구동 주파수로 프레임들을 표시하는 제2 표시 모드(second display mode)와 제1 표시 모드(first display mode) 간에 전환되는 기간 동안, 제3 증폭기(AMP3)는 턴-오프될 수 있고, 제1 갭 제어부(214)는 턴-온될 수 있다.

이는 제1 갭 제어부(214)에서 출력되는 제2 감마 전압(VREG2)과 제3 증폭기(AMP3)에서 출력되는 제2 감마 전압(VREG2)이 동시에 제1 선택부(218)에 입력되는 것을 방지함으로써 오동작을 방지할 수 있다.

턴-온된 제1 갭 제어부(214)는 기준 목표 전원 전압 및 기준 감마 전압의 차이값과, 제1 전원 전압(VDD)에 기초하여 제2 감마 전압(VREG2)을 생성할 수 있다. 예를 들면, 제2 감마 전압(VREG2)은 아래의 [수학식 3]에 의해 산출될 수 있다.

[수학식 3]

여기서, NVDD_SET은 기준 목표 전원 전압, VREG_SET은 기준 감마 전압을 의미할 수 있다. 기준 목표 전원 전압과 기준 감마 전압 각각의 값은 모두 미리 정해진 상수(constant)로써, 디지털 값들일 수 있다. 제2 감마 전압(VREG2)은 제1 전원 전압(VDD)에 따라서 변하게 되고, 결국 제1 전원 전압(VDD)과 제2 감마 전압(VREG2) 간의 갭이 표시 모드의 전환 기간 동안에도 유지될 수 있다.

한편, 제3 증폭기(AMP3)와 마찬가지로, 제1 구동 주파수보다 작은 제2 구동 주파수로 프레임들을 표시하는 제2 표시 모드(second display mode)와 제1 표시 모드(first display mode) 간에 전환되는 기간 동안, 제5 증폭기(AMP5)는 턴-오프될 수 있고, 제2 갭 제어부(217)는 턴-온될 수 있다.

이는 제2 갭 제어부(217)에서 출력되는 제2 기준 전압(VREF2)과 제5 증폭기(AMP5)에서 출력되는 제2 기준 전압(VREF2)이 동시에 제2 선택부(219)에 입력되는 것을 방지하여 오동작을 방지할 수 있다.

턴-온된 제2 갭 제어부(217)는 기준 목표 전원 전압 및 기준 전압의 차이값과, 제1 전원 전압(VDD)에 기초하여 제2 기준 전압(VREF2)을 생성할 수 있다. 예를 들면, 제2 기준 전압(VREF2)은 아래의 [수학식 4]에 의해 산출될 수 있다.

[수학식 4]

여기서, NVDD_SET은 기준 목표 전원 전압, VREG_SET은 미리 설정된 기준 전압을 의미할 수 있다. 기준 목표 전원 전압과 미리 설정된 기준 전압 각각의 값은 모두 미리 정해진 상수로써 디지털 값들일 수 있다. 제2 기준 전압(VREF2)은 제1 전원 전압(VDD)에 따라서 변하게 된다.

여기서, 표시 모드가 전환되는 기간의 경우, 아직 표시 모드가 완전히 전환된 것은 아니므로, 전환되기 전 표시 모드에 대응되는 선택 신호가 제1 선택부(218) 및 제2 선택부(219) 각각에 입력되어 유지될 수 있다. 도 13에 도시된 바와 같이, 제1 표시 모드(first display mode)에서 제2 표시 모드(second display mode)로 전환되는 기간의 경우, 제1 선택 신호가 제1 선택부(218) 및 제2 선택부(219) 각각에 계속 입력될 수 있다.

다만, 제1 갭 제어부(214) 및 제2 갭 제어부(217)가 턴-온되어 동작하고 제3 증폭기(AMP3) 및 제5 증폭기(AMP5)는 턴-오프되어 동작하지 않으므로, 표시 모드가 전환되는 기간 동안에는 제1 선택부(218)는 제1 갭 제어부(214)로부터 출력된 제2 감마 전압(VREG2)을 제1 출력 단자에 출력할 수 있고, 제2 선택부(219)는 제2 갭 제어부(217)로부터 출력된 제2 기준 전압(VREF2)을 제2 출력 단자(또는 제1 저전압 단자(VL1))에 출력할 수 있다.

도 14는 제2 표시 모드의 기간 동안 도 11에 도시된 전원 변환부가 동작하는 실시예를 나타낸 도면이다.

도 14를 참조하면, 제3 증폭기(AMP3) 및/또는 제5 증폭기(AMP5)는 제2 표시 모드(second display mode)의 기간 중에 턴-오프 될 수 있다. 또한, 제1 갭 제어부(214) 및/또는 제2 갭 제어부(217)는, 제2 표시 모드(second display mode)의 기간 동안, 턴-오프될 수 있다. 이때, 제2 감마 전압(VREG2) 및/또는 제2 기준 전압(VREF2)은 생성되지 않을 수 있다.

이 경우, 제1 선택부(218)는 제2 선택 신호를 입력받아, 제1 감마 전압 생성부(212)에 의해 출력된 제1 감마 전압(VREG1)을 제1 출력 단자(또는 제1 고전압 단자(VH1))에 출력할 수 있고, 제2 선택부(219)는 제2 선택 신호를 입력받아, 제1 기준 전압 생성부(215)에 의해 출력된 제1 기준 전압(VREF1)을 제2 출력 단자(또는 제1 저전압 단자(VL1))에 출력할 수 있다.

전술한 바와 같이, 제3 증폭기(AMP3) 및/또는 제5 증폭기(AMP5)가 제2 표시 모드(second display mode)의 기간 동안 턴-오프되는 경우, 제1 감마 전압(VREG1)과 제1 기준 전압(VREF1)은 제1 전원 전압(VDD)과 무관하게 제2 외부 입력 전압(VCI)에 기초하여 결정되므로, 소비 전력이 감소되는 효과가 있다.

한편, 도시되지 않았지만, 표시 장치(1)가 제2 표시 모드(second display mode)에서 보다 높은 휘도의 영상(또는 프레임)을 표시하기 위해(또는 우수한 화질의 영상을 표시하기 위해), 제1 전원 전압(VDD)이 반영되는 제2 감마 전압(VREG2) 및 제2 기준 전압(VREF2)을 제2 표시 모드(second display mode)에서도 적용될 수 있으며, 이 경우, 제3 증폭기(AMP3) 및/또는 제5 증폭기(AMP5)는 제2 표시 모드(second display mode)의 기간 동안 턴-온 될 수 있다.

소비 전력의 감소 효과와 제2 표시 모드(second display mode)에서 우수한 화질의 영상을 표시하는 효과를 위해, 제3 증폭기(AMP3) 및/또는 제5 증폭기(AMP5)의 턴-온, 턴-오프 시점을 조절할 필요가 있다.

도 15는 도 11 내지 도 14에 도시된 제3 증폭기 및 제5 증폭기의 턴-온 및 턴-오프 시점을 설명하기 위한 도면이다.

도 15를 참조하면, 제1 표시 모드(first display mode)의 경우, 표시 장치(1)는 예를 들어 60Hz로 영상 프레임들을 표시하고, 제2 표시 모드(second display mode)의 경우, 표시 장치(1)는 예를 들어 1Hz로 영상 프레임들을 표시하므로, 제1 표시 모드(first display mode)에서의 수직 동기화 기간(v_sync)의 펄스가 발생하는 주기는 제2 표시 모드(second display mode)에서의 수직 동기화 기간(v_sync)의 펄스가 발생하는 주기보다 짧을 수 있다.

한편, 수직 동기화 기간(v_sync)의 펄스가 발생하는 주기는 1 프레임에 대응될 수 있다.

한편, 표시 모드가 제1 표시 모드(first display mode)에서 제2 표시 모드(second display mode)로 전환되는 경우, 제1 표시 모드(first display mode)에서 턴-온된 제3 증폭기(AMP3)는, 제1 표시 모드(first display mode)에서 제2 표시 모드(second display mode)로 전환되는 기간(transient period) 이후에 표시되는 적어도 하나의 프레임 이후에 턴-오프 될 수 있다.

도 15를 참조하여 예를 들면, 제3 증폭기(AMP3)는 제2 표시 모드(second display mode)에서 최초로 표시될 1 프레임이 표시된 이후에 턴-오프될 수 있다.

도시되지 않았지만, 다른 예를 들면, 제3 증폭기(AMP3)는 제1 표시 모드(first display mode)에서 제2 표시 모드(second display mode)로 전환되는 기간(transient period) 중에 턴-오프될 수도 있다.

도시되지 않았지만, 또 다른 예를 들면, 제3 증폭기(AMP3)는 제1 표시 모드(first display mode)에서 제2 표시 모드(second display mode)로 전환되는 기간(transient period) 경과 후에 곧바로 턴-오프될 수도 있다.

한편, 제1 표시 모드(first display mode)에서 제2 표시 모드(second display mode)로 전환되는 명령 신호가 내려진 경우, 턴-오프된 제3 증폭기(AMP3)는 제2 표시 모드(second display mode)의 기간 중에 턴-온 될 수도 있다.

제5 증폭기(AMP5)도, 제3 증폭기(AMP3)와 마찬가지로, 표시 모드가 제1 표시 모드(first display mode)에서 제2 표시 모드(second display mode)로 전환되는 경우, 제1 표시 모드(first display mode)에서 턴-온된 제5 증폭기(AMP5)는, 제1 표시 모드(first display mode)에서 제2 표시 모드(second display mode)로 전환되는 기간(transient period) 이후에 표시되는 적어도 하나의 프레임 이후에 턴-오프 될 수 있다. 도 15를 참조하여 예를 들면, 제5 증폭기(AMP5)는 제2 표시 모드(second display mode)에서 최초로 표시될 1 프레임이 표시된 이후에 턴-오프될 수 있다.

한편, 제2 표시 모드(second display mode)에서 제1 표시 모드(first display mode)로 전환되는 경우, 제3 증폭기(AMP3) 및/또는 제5 증폭기(AMP5)는 제2 표시 모드(second display mode)에서 제1 표시 모드(first display mode)로 전환되는 기간(transient period) 전에 턴-온될 수도 있다.

도 16은 도 15의 제1 표시 모드에서 제2 표시 모드로 전환되는 기간에 블랙 데이터가 인가되는 실시예를 설명하기 위한 도면이다.

도 16을 참조하면, 제1 표시 모드(first display mode)에서 제2 표시 모드(second display mode)로 전환되는 기간(transient period)에 블랙 데이터(또는 블랙 프레임)이 데이터 라인들(DL1, DL2, DLj, DLm)로 인가될 수 있다. 블랙 데이터는 표시부(50)에 포함된 화소(PXij)들이 비발광하도록 하는 데이터를 의미하며, 블랙 데이터에 대응되는 계조는 최소 계조, 즉, 가장 어두운 계조일 수 있다.

제1 표시 모드(first display mode)에서 제2 표시 모드(second display mode)로 전환되는 기간(transient period)에 블랙 데이터가 인가됨으로써, 표시 모드가 전환될 때 발생할 수 있는 휘도 변화가 사용자에게 시인되는 것을 방지하는 효과가 있다.

한편, 블랙 데이터가 인가될 때, 블랙 데이터에 대응되는 계조가 최저 계조보다 조금이라도 높다면, 제1 표시 모드(first display mode)에서 제2 표시 모드(second display mode)로 전환되는 기간(transient period)에 표시부(50)에서 번쩍임이 발생할 수 있다.

이 경우에도 제1 전원 전압(VDD)과 제2 감마 전압(VREG2) 간의 갭이 유지됨으로써 표시부(50)에서 번쩍임이 발생하는 것을 방지하는 효과가 있다.

한편, 제2 표시 모드(second display mode)에서 제1 표시 모드(first display mode)로 전환되는 기간(transient period)에는 블랙 데이터가 삽입되지 않을 수 있다.

도 17은 도 15 및 도 16에 도시된 그래프에서 A를 확대한 도면이다.

도 17을 참조하면, A는 표시 모드의 전환 기간(transient period)을 확대하여 나타낸 것이다. 본 발명의 실시예들에 의하면, 저전력 표시 모드인 제2 표시 모드(second display mode)에서 소비 전력을 더욱 감소시키기 위해 제1 전원 전압(VDD)을 감소시키더라도, 제1 전원 전압(VDD)과 제2 감마 전압(VREG2) 간의 갭이 제1 표시 모드(first display mode) 및 제2 표시 모드(second display mode)뿐만 아니라, 표시 모드의 전환 기간(transient period)에서도 유지될 수 있다. 갭이 항상 유지됨으로써 화소(PXij)에 흐르는 구동 전류도 일정하게 유지되어 표시 모드가 변경될 때 발생하는 휘도 편차를 방지하는 효과가 있다.

도 18은 본 발명의 다른 실시예에 따른 전원 변환부를 설명하기 위한 도면이다.

도 18을 참조하면, 본 발명의 다른 실시에에 따른 전원 변환부(21')는 목표 전원 전압 생성부(211), 제1 감마 전압 생성부(212), 제2 감마 전압 생성부(213), 제1 갭 제어부(214), 제1 기준 전압 생성부(215), 제2 기준 전압 생성부(216), 제2 갭 제어부(217), 제1 선택부(218) 및 제2 선택부(219)를 포함한다는 점에서, 도 10에 도시된 전원 변환부(21)와 유사하다. 따라서, 이하에서는 그 설명을 생략한다.

다만, 도 17에 도시된 전원 변환부(21')는, 제1 스위치(SW1), 제2 스위치(SW2), 제3 스위치(SW3) 및 제4 스위치(SW4)를 더 포함한다는 점에서, 도 10에 도시된 전원 변환부(21)와 차이점이 있다.

제1 스위치(SW1)는, 제1 표시 모드(first display mode)의 기간 동안, 제2 감마 전압 생성부(213)와 제1 선택부(218)가 전기적으로 연결되도록, 닫히게 될 수 있다. 그리고, 제1 스위치(SW1)는, 표시 모드가 전환되는 기간(transient period)에 제2 감마 전압 생성부(213)와 제1 선택부(218)가 전기적으로 분리되도록, 열리게 될 수 있다.

제2 스위치(SW2)는, 표시 모드가 전환되는 기간(transient period)에, 제1 갭 제어부(214)와 제1 선택부(218)가 전기적으로 연결되도록, 닫히게 될 수 있다. 그리고, 제2 스위치(SW2)는, 제1 표시 모드(first display mode)의 기간 또는 제2 표시 모드(second display mode)의 기간 동안, 제1 갭 제어부(214)와 제1 선택부(218)가 전기적으로 분리되도록, 열리게 될 수 있다.

제3 스위치(SW3)는 제1 표시 모드(first display mode)의 기간 동안, 제2 기준 전압 생성부(216)와 제2 선택부(219)가 전기적으로 연결되도록, 닫히게 될 수 있다. 그리고, 제1 스위치(SW1)는, 표시 모드가 전환되는 기간(transient period)에 제2 기준 전압 생성부(216)와 제2 선택부(219)가 전기적으로 분리되도록, 열리게 될 수 있다.

제4 스위치(SW4)는 표시 모드가 전환되는 기간(transient period)에, 제2 갭 제어부(217)와 제2 선택부(219)가 전기적으로 연결되도록, 닫히게 될 수 있다. 그리고, 제2 스위치(SW2)는, 제1 표시 모드(first display mode)의 기간 또는 제2 표시 모드(second display mode)의 기간 동안, 제2 갭 제어부(217)와 제2 선택부(219)가 전기적으로 분리되도록, 열리게 될 수 있다.

전술한 바에 의하면, 표시 모드가 전환되는 기간(transient period)에서, 제2 감마 전압 생성부(213) 및 제1 갭 제어부(214) 각각에서 출력되는 제2 감마 전압(VREG2)이 동시에 제1 선택부(218)에 입력되는 것을 방지하고, 제2 기준 전압 생성부(216) 및 제2 갭 제어부(217) 각각에서 출력되는 제2 기준 전압(VREF2)이 동시에 제2 선택부(219)에 입력되는 것을 방지함으로써, 오작동을 방지하는 효과가 있다.

이상에서 설명한 바와 같이, 본 발명의 실시예들은 표시 모드가 전환될 때 발생할 수 있는 휘도 편차를 최소화하는 표시 장치를 제공할 수 있다.

또한, 본 발명의 실시예들은 저전력 표시 모드에서 소비 전력을 더욱 감소시킬 수 있는 표시 장치를 제공할 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술일 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

1: 표시 장치 10: 타이밍 제어부
20: 데이터 구동부 21: 전원 변환부
22: 계조 전압 생성부 23: 쉬프트 레지스터
24: 샘플링 래치 25: 홀딩 래치
26: 디지털 아날로그 변환기 27: 출력 버퍼
30: 주사 구동부 40: 발광 구동부
50: 표시부 60: 전원 제공부
211: 목표 전원 전압 생성부 212: 제1 감마 전압 생성부
213: 제2 감마 전압 생성부 214: 제1 갭 제어부
215: 제1 기준 전압 생성부 216: 제2 기준 전압 생성부
217: 제2 갭 제어부 218: 제1 선택부
219: 제2 선택부 PXij: 화소
VDD: 제1 전원 전압 NVDD: 목표 전원 전압
VBAT: 제1 외부 입력 전압 VCI: 제2 외부 입력 전압
AVDD: 데이터 구동 전압 VREG: 감마 전압
VREG1: 제1 감마 전압 VREG2: 제2 감마 전압
VREF1: 제1 기준 전압 VREF2: 제2 기준 전압
NVDD_SET: 기준 목표 전원 전압 VREG_SET: 기준 감마 전압
VREF_SET: 미리 설정된 기준 전압

Claims (20)

1. 화소들; 및
   상기 화소들에 공급되는 제1 전원 전압 및 외부 입력 전압을 입력받고, 상기 화소들의 제어에 사용되는 감마 전압을 제1 출력 단자에 제공하는 전원 변환부를 포함하되,
   상기 전원 변환부는,
   상기 외부 입력 전압에 기초하여, 상기 제1 전원 전압에 대응되는 목표 전원 전압을 생성하는 목표 전원 전압 생성부;
   상기 외부 입력 전압에 기초하여 제1 감마 전압을 생성하는 제1 감마 전압 생성부;
   상기 목표 전원 전압, 상기 제1 감마 전압 및 상기 제1 전원 전압에 기초하여 제2 감마 전압을 생성하는 제2 감마 전압 생성부;
   상기 화소들이 상이한 구동 주파수로 프레임들을 표시하도록 표시 모드가 전환되는 기간 동안, 상기 제1 전원 전압과, 미리 설정된 기준 목표 전원 전압 및 기준 감마 전압에 기초하여 상기 제2 감마 전압을 생성하는 제1 갭 제어부; 및
   상기 표시 모드에 따라 상기 제1 감마 전압 또는 상기 제2 감마 전압을 상기 제1 출력 단자에 출력하는 제1 선택부를 포함하는,
   표시 장치.
2. 제1 항에 있어서,
   상기 목표 전원 전압 생성부는,
   상기 외부 입력 전압이 입력되는 제1 입력 단자와, 상기 목표 전원 전압의 피드백 전압이 입력되는 제2 입력 단자 및 상기 목표 전원 전압이 출력되는 출력 단자를 포함하는 제1 증폭기; 및
   상기 목표 전원 전압의 피드백 전압을 상기 제1 증폭기의 상기 제2 입력 단자에 출력하는 제1 분압기를 포함하는,
   표시 장치.
3. 제1 항에 있어서,
   상기 제1 감마 전압 생성부는,
   상기 외부 입력 전압이 입력되는 제1 입력 단자와, 상기 제1 감마 전압의 피드백 전압이 입력되는 제2 입력 단자 및 상기 제1 감마 전압이 출력되는 출력 단자를 포함하는 제2 증폭기; 및
   상기 제1 감마 전압의 상기 피드백 전압을 상기 제2 증폭기의 상기 제2 입력 단자에 출력하는 제2 분압기를 포함하는,
   표시 장치.
4. 제1 항에 있어서,
   상기 제2 감마 전압 생성부는,
   상기 목표 전원 전압 생성부의 출력 단자와 연결되는 제1 단자와, 제1 노드에 연결되는 제2 단자를 포함하는 제1 저항;
   상기 제1 노드에 연결되는 제1 단자와, 제2 노드에 연결되는 제2 단자를 포함하는 제2 저항;
   상기 제1 감마 전압 생성부의 출력 단자와 연결되는 제1 단자와, 제3 노드에 연결되는 제2 단자를 포함하는 제3 저항;
   상기 제1 전원 전압과 연결되는 제1 단자와, 상기 제3 노드에 연결되는 제2 단자를 포함하는 제4 저항; 및
   상기 제1 노드에 연결되는 제1 입력 단자와, 상기 제3 노드에 연결되는 제2 입력 단자 및 상기 제2 감마 전압이 출력되는 출력 단자를 포함하는 제3 증폭기를 포함하는,
   표시 장치.
5. 제4 항에 있어서,
   상기 제1 저항, 상기 제2 저항, 상기 제3 저항, 상기 제4 저항의 저항값은 모두 동일하고,
   상기 제3 증폭기는,
   상기 제1 전원 전압과 상기 목표 전원 전압 간의 차이값과, 상기 제1 감마 전압에 기초하여 상기 제2 감마 전압을 출력하는,
   표시 장치.
6. 제4 항에 있어서,
   상기 제3 증폭기는,
   상기 화소들이 제1 구동 주파수로 프레임들을 표시하는 제1 표시 모드의 기간 동안, 턴-온되고,
   상기 화소들이 상기 제1 구동 주파수보다 작은 제2 구동 주파수로 프레임들을 표시하는 제2 표시 모드와 상기 제1 표시 모드 간에 전환되는 기간 동안, 턴-오프되는,
   표시 장치.
7. 제6 항에 있어서,
   상기 제3 증폭기는,
   상기 제2 표시 모드의 기간 동안 턴-온 되거나, 상기 제2 표시 모드의 기간 중에 턴-오프되는,
   표시 장치.
8. 제7 항에 있어서,
   상기 제3 증폭기는,
   상기 제1 표시 모드에서 상기 제2 표시 모드로 전환되는 기간 이후에 표시되는 적어도 하나의 프레임 이후에 턴-오프되는,
   표시 장치.
9. 제1 항에 있어서,
   상기 제1 갭 제어부는,
   상기 기준 목표 전원 전압 및 상기 기준 감마 전압의 차이값과, 상기 제1 전원 전압에 기초하여 상기 제2 감마 전압을 생성하는,
   표시 장치.
10. 제9 항에 있어서,
    상기 제1 갭 제어부는,
    상기 화소들이 제1 구동 주파수로 프레임들을 표시하는 제1 표시 모드의 기간 동안 또는 상기 제1 구동 주파수보다 작은 제2 구동 주파수로 프레임들을 표시하는 제2 표시 모드의 기간 동안, 턴-오프되고,
    상기 제1 표시 모드와 상기 제2 표시 모드 간의 상기 표시 모드가 전환되는 기간 동안, 턴-온되는,
    표시 장치.
11. 제1 항에 있어서,
    상기 제1 선택부는,
    제1 구동 주파수로 프레임들을 표시하는 제1 표시 모드를 지시하는 제1 선택 신호 또는 상기 제1 구동 주파수보다 작은 제2 구동 주파수로 프레임들을 표시하는 제2 표시 모드를 지시하는 제2 선택 신호를 입력받고,
    상기 제1 선택 신호를 입력받으면, 상기 제2 감마 전압을 상기 제1 출력 단자에 출력하고,
    상기 제2 선택 신호를 입력받으면, 상기 제1 감마 전압을 상기 제1 출력 단자에 출력하는,
    표시 장치.
12. 제11 항에 있어서,
    상기 제1 선택부는,
    상기 제2 감마 전압 생성부의 출력 단자 및 상기 제1 갭 제어부의 출력 단자와 연결되는 제1 입력 단자와, 상기 제1 감마 전압 생성부의 출력 단자와 연결되는 제2 입력 단자와, 상기 제1 선택 신호 또는 상기 제2 선택 신호가 인가되는 제3 입력 단자 및 상기 제1 감마 전압 또는 상기 제2 감마 전압이 출력되는 출력 단자를 포함하는 멀티플렉서를 포함하는,
    표시 장치.
13. 제1 항에 있어서,
    상기 외부 입력 전압에 기초하여 제1 기준 전압을 생성하는 제1 기준 전압 생성부;
    상기 목표 전원 전압, 상기 제1 기준 전압 및 상기 제1 전원 전압에 기초하여 제2 기준 전압을 생성하는 제2 기준 전압 생성부;
    상기 표시 모드가 전환되는 기간 동안, 상기 제1 전원 전압과, 미리 설정된 기준 목표 전원 전압 및 기준 전압에 기초하여 상기 제2 기준 전압을 생성하는 제2 갭 제어부; 및
    상기 표시 모드에 따라 상기 제1 기준 전압 및 상기 제2 기준 전압 중 어느 하나를 선택적으로 상기 전원 변환부의 제2 출력 단자에 출력하는 제2 선택부를 더 포함하는,
    표시 장치.
14. 제13 항에 있어서,
    상기 제1 기준 전압 생성부는,
    상기 외부 입력 전압이 입력되는 제1 입력 단자와, 상기 제1 기준 전압의 피드백 전압이 입력되는 제2 입력 단자 및 상기 제1 기준 전압이 출력되는 출력 단자를 포함하는 제4 증폭기; 및
    상기 제1 기준 전압의 상기 피드백 전압을 상기 제4 증폭기의 상기 제2 입력 단자에 출력하는 제3 분압기를 포함하는,
    표시 장치.
15. 제13 항에 있어서,
    상기 제2 기준 전압 생성부는,
    상기 목표 전원 전압 생성부의 출력 단자와 연결되는 제1 단자와, 제4 노드에 연결되는 제2 단자를 포함하는 제5 저항;
    상기 제4 노드에 연결되는 제1 단자와, 제5 노드에 연결되는 제2 단자를 포함하는 제6 저항;
    상기 제1 기준 전압 생성부의 출력 단자와 연결되는 제1 단자와, 제6 노드에 연결되는 제2 단자를 포함하는 제7 저항;
    상기 제1 전원 전압과 연결되는 제1 단자와, 상기 제6 노드에 연결되는 제2 단자를 포함하는 제8 저항; 및
    상기 제4 노드에 연결되는 제1 입력 단자와, 상기 제6 노드에 연결되는 제2 입력 단자 및 상기 제2 기준 전압이 출력되는 출력 단자를 포함하는 제5 증폭기를 포함하는,
    표시 장치.
16. 제15 항에 있어서,
    상기 제5 저항, 상기 제6 저항, 상기 제7 저항, 상기 제8 저항의 저항값은 모두 동일하고,
    상기 제5 증폭기는,
    상기 제1 전원 전압과 상기 목표 전원 전압 간의 차이값과, 상기 제1 기준 전압에 기초하여 상기 제2 기준 전압을 출력하는,
    표시 장치.
17. 제15 항에 있어서,
    상기 제5 증폭기는,
    상기 화소들이 제1 구동 주파수로 프레임들을 표시하는 제1 표시 모드의 기간 동안, 턴-온되고,
    상기 화소들이 상기 제1 구동 주파수보다 작은 제2 구동 주파수로 프레임들을 표시하는 제2 표시 모드와 상기 제1 표시 모드 간에 전환되는 기간 동안, 턴-오프되는,
    표시 장치.
18. 제17 항에 있어서,
    상기 제5 증폭기는,
    상기 제2 표시 모드의 기간 동안 턴-온 되거나, 상기 제2 표시 모드의 기간 중에 턴-오프되는,
    표시 장치.
19. 제13 항에 있어서,
    상기 제2 갭 제어부는,
    상기 기준 목표 전원 전압 및 상기 기준 전압의 차이값과, 상기 제1 전원 전압에 기초하여 상기 제2 기준 전압을 생성하는,
    표시 장치.
20. 제19 항에 있어서,
    상기 제2 갭 제어부는,
    상기 화소들이 제1 구동 주파수로 프레임들을 표시하는 제1 표시 모드의 기간 동안 또는 상기 제1 구동 주파수보다 작은 제2 구동 주파수로 프레임들을 표시하는 제2 표시 모드의 기간 동안, 턴-오프되고,
    상기 제1 표시 모드와 상기 제2 표시 모드 간의 상기 표시 모드가 전환되는 기간 동안, 턴-온되는,
    표시 장치.
    

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