KR102664020B1 - Division scheduling-based test scheduling method and apparatus for test time reduction - Google Patents
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Abstract
본 실시예들은 SoC(System on Chip) 회로를 대상으로 여러 IP(intellectual property)의 전력 소모와 TAM 밴드폭에 따른 테스트 순서를 정하여 테스트 시간을 최소화하며, 전력 소모와 TAM 밴드폭의 한계치 내에서 두 요소를 최대로 활용하고, 1차적으로 스케줄링을 진행한 후 2차로 분할 스케줄링을 수행하여 한계치 내의 남은 전력 소모 및 TAM의 밴드폭을 충분히 활용하여 테스트 시간을 줄일 수 있는 테스트 시간 감소 방법 및 장치를 제공한다.These embodiments minimize test time by determining the test order according to the power consumption and TAM bandwidth of various IPs (intellectual properties) for SoC (System on Chip) circuits, and within the limits of power consumption and TAM bandwidth. Provides a test time reduction method and device that can reduce the test time by maximizing the use of elements, performing primary scheduling, and then performing secondary split scheduling to fully utilize the remaining power consumption within the limit and the bandwidth of the TAM. do.
Description
본 발명이 속하는 기술 분야는 테스트 시간 감소 방법 및 장치에 관한 것이다. The technical field to which the present invention belongs relates to methods and devices for reducing test time.
이 부분에 기술된 내용은 단순히 본 실시예에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.The content described in this section simply provides background information for this embodiment and does not constitute prior art.
IC(Integrated Circuit) 기술이 발전함에 따라 복잡한 칩의 양산이 가능하다. 칩이 복잡해짐에 따라 해당 칩을 테스트하기 위한 테스트 패턴의 수 역시 증가한다. 테스트 패턴 수의 증가는 테스트 시간을 증가시키는 요소에 해당한다. 테스트 시간은 테스트 총 비용에서 중요한 요소로 자리잡고 있으며, 테스트 시간의 증가는 곧 테스트 비용의 증가를 의미한다. 따라서 SoC(System on Chip)의 발전과 함께 해당 테스트 시간을 줄이기 위한 해결 방안이 필요한 실정이다.As IC (Integrated Circuit) technology advances, mass production of complex chips is possible. As chips become more complex, the number of test patterns to test those chips also increases. An increase in the number of test patterns is a factor that increases test time. Test time is an important factor in the total cost of testing, and an increase in test time means an increase in test cost. Therefore, with the development of SoC (System on Chip), a solution to reduce the test time is needed.
본 발명의 실시예들은 SoC(System on Chip) 회로를 대상으로 여러 IP(intellectual property)의 전력 소모와 TAM 밴드폭에 따른 테스트 순서를 정하여 테스트 시간을 최소화하며, 전력 소모와 TAM 밴드폭의 한계치 내에서 두 요소를 최대로 활용하고, 1차적으로 스케줄링을 진행한 후 2차로 분할 스케줄링을 수행하여 한계치 내의 남은 전력 소모 및 TAM의 밴드폭을 충분히 활용하여 테스트 시간을 줄이는데 주된 목적이 있다.Embodiments of the present invention minimize test time by determining the test order according to the power consumption and TAM bandwidth of various IPs (intellectual properties) for SoC (System on Chip) circuits, and within the limits of power consumption and TAM bandwidth. The main purpose is to utilize the two elements to the maximum, perform primary scheduling and then perform secondary split scheduling to fully utilize the remaining power consumption and TAM bandwidth within the limit to reduce test time.
본 발명의 명시되지 않은 또 다른 목적들은 하기의 상세한 설명 및 그 효과로부터 용이하게 추론할 수 있는 범위 내에서 추가적으로 고려될 수 있다.Other unspecified objects of the present invention can be additionally considered within the scope that can be easily inferred from the following detailed description and its effects.
본 실시예의 일 측면에 의하면 시스템 온 칩 회로에 대한 테스트 시간 감소 방법에 있어서, 스케줄링될 복수의 IP(intellectual property) 블록을 정렬하고 할당하는 단계; 상기 복수의 IP 블록 중에서 하나 이상의 IP 블록을 TAM(Test Access Mechanism)의 밴드폭을 기준으로 변경하는 단계; 상기 복수의 IP 블록 중에서 일부 IP 블록에 대해서 병렬 테스트 가능 여부에 따라 분할 스케줄링을 수행하는 단계를 포함하는 테스트 시간 감소 방법을 제공한다.According to one aspect of the present embodiment, a method for reducing test time for a system-on-chip circuit includes: arranging and allocating a plurality of IP (intellectual property) blocks to be scheduled; Changing one or more IP blocks among the plurality of IP blocks based on the bandwidth of a Test Access Mechanism (TAM); Provided is a test time reduction method that includes performing split scheduling on some IP blocks among the plurality of IP blocks according to whether parallel testing is possible.
상기 복수의 IP 블록을 정렬하고 할당하는 단계는 상기 IP 블록에 대해서 예상 변경 가중치에 따라 정렬하고 할당할 수 있다.In the step of sorting and allocating the plurality of IP blocks, the IP blocks may be sorted and allocated according to expected change weights.
상기 복수의 IP 블록을 정렬하고 할당하는 단계는 상기 TAM의 밴드폭의 변화량과 TAT(Test Application Time)의 변화량의 곱이 작은 IP 블록을 우선순위로 할당할 수 있다.In the step of sorting and allocating the plurality of IP blocks, the IP block in which the product of the change in bandwidth of the TAM and the change in TAT (Test Application Time) is small may be allocated as priority.
상기 TAM의 밴드폭의 변화량은 상기 TAM의 밴드폭의 한계치를 초과한 IP 블록에 대해서 변경전 밴드폭에서 변경될 밴드폭을 뺀 변화량으로 정의될 수 있다.The amount of change in the bandwidth of the TAM can be defined as the amount of change minus the bandwidth to be changed from the bandwidth before the change for IP blocks that exceed the bandwidth limit of the TAM.
상기 TAT의 변화량은 상기 TAM의 밴드폭이 변경될 밴드폭일 때의 변경시 테스트 시간에서 TAM의 밴드폭이 변경전 밴드폭일 때의 최소 테스트 시간을 뺀 변화량으로 정의될 수 있다.The amount of change in the TAT can be defined as the change amount obtained by subtracting the minimum test time when the bandwidth of the TAM is the bandwidth before the change from the test time upon change when the bandwidth of the TAM is the bandwidth to be changed.
상기 하나 이상의 IP 블록을 상기 TAM의 밴드폭을 기준으로 변경하는 단계는 상기 복수의 IP 블록 중에서 상기 TAM의 밴드폭의 한계치를 초과하는 IP 블록에 대해서 밴드폭을 감소시키는 단계; 및 상기 복수의 IP 블록 중에서 상기 TAM의 밴드폭의 한계치를 초과하지 않는 IP 블록에 대해서 밴드폭을 증가시키는 단계를 포함할 수 있다.The step of changing the one or more IP blocks based on the bandwidth of the TAM includes reducing the bandwidth of an IP block that exceeds a bandwidth limit of the TAM among the plurality of IP blocks; And it may include increasing the bandwidth for IP blocks that do not exceed the bandwidth limit of the TAM among the plurality of IP blocks.
상기 IP 블록에 대해서 밴드폭을 감소시키는 단계는 상기 TAM의 밴드폭의 한계치 범위 아래로 감소시킬 수 있다.Reducing the bandwidth for the IP block may reduce the bandwidth of the TAM below a threshold range.
상기 IP 블록에 대해서 밴드폭을 증가시키는 단계는 TAT의 불연속 감소로 인한 TAM의 밴드폭을 충분히 사용하지 못하는 상황에서 해당하는 IP 블록의 TAM의 밴드폭을 상기 TAM의 밴드폭의 한계치 범위 내에서 증가시킬 수 있다.The step of increasing the bandwidth for the IP block is to increase the TAM bandwidth of the corresponding IP block within the limit of the TAM bandwidth in a situation where the TAM bandwidth is not sufficiently used due to a decrease in TAT discontinuity. You can do it.
상기 분할 스케줄링을 수행하는 단계는 1차적으로 스케줄링 결과를 통해 2차적으로 분할 스케줄링을 진행하며, 상기 스케줄링 결과에서 마지막 IP 블록에 대해 다른 앞의 IP들과 병렬 테스트 가능 여부를 판단할 수 있다.In the step of performing the split scheduling, split scheduling is performed primarily based on the scheduling result, and it can be determined from the scheduling result whether the last IP block can be tested in parallel with other previous IPs.
상기 분할 스케줄링을 수행하는 단계는 판단 기준으로 전력 소모의 한계치와 상기 TAM의 밴드폭의 한계치가 적용되고, 두 한계치를 모두 넘지 않으면 분할을 적용할 수 있다.In the step of performing the split scheduling, a limit on power consumption and a limit on the bandwidth of the TAM are applied as judgment criteria, and if both limits are not exceeded, splitting can be applied.
본 실시예의 다른 측면에 의하면 스케줄러를 포함하는 시스템 온 칩에 있어서, 상기 스케줄러는, 스케줄링될 복수의 IP(intellectual property) 블록을 정렬하고 할당하고, 상기 복수의 IP 블록 중에서 하나 이상의 IP 블록을 TAM(Test Access Mechanism)의 밴드폭을 기준으로 변경하고, 상기 복수의 IP 블록 중에서 일부 IP 블록에 대해서 병렬 테스트 가능 여부에 따라 분할 스케줄링을 수행하는 것을 특징으로 하는 시스템 온 칩을 제공한다.According to another aspect of the present embodiment, in a system-on-chip including a scheduler, the scheduler sorts and allocates a plurality of IP (intellectual property) blocks to be scheduled, and selects one or more IP blocks from among the plurality of IP blocks as TAM (TAM). Provides a system-on-chip that changes based on the bandwidth of the Test Access Mechanism and performs split scheduling according to whether parallel testing is possible for some IP blocks among the plurality of IP blocks.
이상에서 설명한 바와 같이 본 발명의 실시예들에 의하면, SoC(System on Chip) 회로를 대상으로 여러 IP(intellectual property)의 전력 소모와 TAM 밴드폭에 따른 테스트 순서를 정하여 테스트 시간을 최소화하며, 전력 소모와 TAM 밴드폭의 한계치 내에서 두 요소를 최대로 활용하고, 1차적으로 스케줄링을 진행한 후 2차로 분할 스케줄링을 수행하여 한계치 내의 남은 전력 소모 및 TAM의 밴드폭을 충분히 활용하여 테스트 시간을 줄일 수 있는 효과가 있다.As described above, according to embodiments of the present invention, test time is minimized by determining the test order according to the power consumption and TAM bandwidth of various IPs (intellectual properties) for SoC (System on Chip) circuits, and power Maximize the use of both factors within the limits of consumption and TAM bandwidth, perform primary scheduling and then perform secondary split scheduling to fully utilize the remaining power consumption and TAM bandwidth within the limits to reduce test time. There is a possible effect.
여기에서 명시적으로 언급되지 않은 효과라 하더라도, 본 발명의 기술적 특징에 의해 기대되는 이하의 명세서에서 기재된 효과 및 그 잠정적인 효과는 본 발명의 명세서에 기재된 것과 같이 취급된다.Even if the effects are not explicitly mentioned here, the effects described in the following specification and their potential effects expected by the technical features of the present invention are treated as if described in the specification of the present invention.
도 1은 본 발명의 일 실시예에 따른 테스트 시간 감소 장치의 동작을 예시한 도면이다.
도 2는 특정 전력 소모 제한 범위 내에서 테스트 스케줄링이 완료된 후 IP 블록의 배치 상태를 예시한 도면이다.
도 3은 전력 소모와 TAM의 밴드폭을 동시에 고려한 IP 블록을 예시한 도면이다.
도 4는 특정 IP 블록의 TAM의 밴드폭에 따른 테스트 시간을 나타낸 그래프이다.
도 5는 허용 가능한 최대 TAM의 밴드폭을 초과하는 IP 블록에 대해 TAM 감축 동작에서 이루어질 모습을 예시한 도면이다.
도 6은 분할 스케줄링이 이루어지기 전과 후의 스케줄링 상태를 예시한 도면이다.
도 7은 본 발명의 다른 실시예에 따른 테스트 시간 감소 방법을 예시한 흐름도이다.1 is a diagram illustrating the operation of a test time reduction device according to an embodiment of the present invention.
Figure 2 is a diagram illustrating the placement state of an IP block after test scheduling is completed within a specific power consumption limit range.
Figure 3 is a diagram illustrating an IP block that simultaneously considers power consumption and TAM bandwidth.
Figure 4 is a graph showing test time according to the bandwidth of TAM of a specific IP block.
Figure 5 is a diagram illustrating a TAM reduction operation for an IP block exceeding the maximum allowable TAM bandwidth.
Figure 6 is a diagram illustrating scheduling states before and after split scheduling is performed.
Figure 7 is a flowchart illustrating a test time reduction method according to another embodiment of the present invention.
이하, 본 발명을 설명함에 있어서 관련된 공지기능에 대하여 이 분야의 기술자에게 자명한 사항으로서 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하고, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. Hereinafter, in describing the present invention, if it is determined that related known functions may unnecessarily obscure the gist of the present invention as they are obvious to those skilled in the art, the detailed description will be omitted, and some embodiments of the present invention will be described. It will be described in detail through exemplary drawings.
도 1은 본 발명의 일 실시예에 따른 테스트 시간 감소 장치의 동작을 예시한 도면이다.1 is a diagram illustrating the operation of a test time reduction device according to an embodiment of the present invention.
IP들의 병렬 테스트시 발생하는 과도한 전력 소모는 회로의 신뢰성에 영향을 끼치고 심한 경우 SoC 회로에 손상을 입힐 수 있다. 이를 방지하기 위해 테스트시 전력 소모에 제한을 두어 스케줄링을 진행한다. 다른 제한 요소로 TAM 밴드폭이 있다. 테스트시 TAM 밴드폭은 한정된 자원으로 정해진 밴드폭 내로 사용할 수 있다. 테스트 시간 감소 장치는 두 제한 요소를 초과하지 않는 한도 내에서 테스트 스케줄링을 효율적으로 수행한다.Excessive power consumption that occurs during parallel testing of IPs can affect the reliability of the circuit and, in severe cases, damage the SoC circuit. To prevent this, scheduling is performed by limiting power consumption during testing. Another limiting factor is TAM bandwidth. During testing, the TAM bandwidth can be used within the specified bandwidth due to limited resources. The test time reduction device efficiently performs test scheduling within the limits of not exceeding the two limiting factors.
단계 S110에서는 테스트 시간 감소 장치의 스케줄러는 스케줄링될 IP들을 특정 기준에 따라 정렬하고 할당한다. 단계 S120에서는 TAM 밴드폭의 한도를 초과하는 IP에 대해 TAM 밴드폭 감축을 진행한다. 단계 S130에서는 한도에 미치지 못하는 IP에 대해 TAM 밴드폭을 늘리는 TAM 밴드폭 재구성을 진행한다. 단계 S140에서는 가장 마지막에 스케줄링 된 IP부터 분할되어 앞의 IP들과 병렬 테스트를 수행할 수 있는지 여부를 판단하고, 가능하면 분할 스케줄링을 진행한다.In step S110, the scheduler of the test time reduction device sorts and allocates IPs to be scheduled according to specific criteria. In step S120, TAM bandwidth reduction is performed for IPs that exceed the TAM bandwidth limit. In step S130, TAM bandwidth reconfiguration is performed to increase the TAM bandwidth for IPs that do not meet the limit. In step S140, it is determined whether a parallel test can be performed with the previous IPs by splitting them starting from the last scheduled IP, and if possible, split scheduling is performed.
도 2는 특정 전력 소모 제한 범위 내에서 테스트 스케줄링이 완료된 후 IP 블록의 배치 상태를 예시한 도면이다. 도 3은 전력 소모와 TAM의 밴드폭을 동시에 고려한 IP 블록을 예시한 도면이다. 도 4는 특정 IP 블록의 TAM의 밴드폭에 따른 테스트 시간을 나타낸 그래프이다. 가리키는 지점을 파레토 지점(pareto point)이라 한다.Figure 2 is a diagram illustrating the placement state of an IP block after test scheduling is completed within a specific power consumption limit range. Figure 3 is a diagram illustrating an IP block that simultaneously considers power consumption and TAM bandwidth. Figure 4 is a graph showing test time according to the bandwidth of TAM of a specific IP block. The pointed point is called the Pareto point.
테스트 시간 감소 장치가 수행하는 테스트 스케줄링은 크게 네 단계로 이루어져 있는데, 가장 처음에 진행되는 것이 초기 IP 정렬이다. The test scheduling performed by the test time reduction device largely consists of four steps, and the first thing that occurs is the initial IP alignment.
초기 IP 할당에 따라 스케줄링 횟수와 테스트 시간 감소율이 달라지므로 초기 IP 할당은 중요한 단계이다. 초기 IP 할당은 IP의 예상 변경 가중치에 따라 정렬을 하고 할당한다. Initial IP allocation is an important step because the number of scheduling and test time reduction rate vary depending on the initial IP allocation. Initial IP allocation is sorted and allocated according to the IP's expected change weight.
△TAM 밴드폭Х△TAT(Test Application Time) 값이 작은 IP에 우선순위로 할당한다. TAM의 밴드폭의 변화량은 수학식 1과 같이 표현되고, TAT(Test Application Time)의 변화량은 수학식 2와 같이 표현된다.△TAM Bandwidth Х△Assign priority to IPs with small TAT (Test Application Time) values. The change in TAM bandwidth is expressed as Equation 1, and the change in TAT (Test Application Time) is expressed as Equation 2.
△TAM 밴드폭은 TAM 밴드폭의 한계점인 wmax를 초과한 IP에 대해 TAM 밴드폭을 적용할 시 변경될 밴드폭인 wtr을 wmax에서 뺀, 즉 TAM 밴드폭의 변화량이다. △TAM bandwidth is the amount of change in TAM bandwidth, which is obtained by subtracting w tr , which is the bandwidth to be changed when applying TAM bandwidth to IPs that exceed w max , which is the limit of TAM bandwidth, from w max .
TAM의 밴드폭이 변하면 TAT(Test Application Time) 또한 바뀌게 되는데, TAM 밴드폭이 wmax일 때 TAT는 최소가 되어 tmin이 되고, TAM 밴드폭이 변경된 wtr일 때 TAT를 ttr이라 하면 두 시간의 차를 △TAT(test application time)로 표현한다.When the TAM bandwidth changes, TAT (Test Application Time) also changes. When the TAM bandwidth is w max , TAT becomes minimum and becomes t min . When the TAM bandwidth is changed to w tr , if TAT is t tr , there are two The time difference is expressed as △TAT (test application time).
스케줄에서 가장 처음 할당되는 IP 블록과 특정 섹션(section)에서 처음으로 할당될 때에는 위 변화량 식이 0이므로 별도의 기준이 추가로 필요하다. 이때에는 IP의 전력소모, 최대 TAM 밴드폭, 그리고 그에 따른 최소 TAT 이 세가지 변수들의 곱을 한 뒤, 해당 곱 결과가 가장 큰 IP가 할당에 우선순위를 갖게 된다. 이를 표현하면 수학식 3과 같다. When the IP block is allocated first in the schedule and is allocated for the first time in a specific section, the above change equation is 0, so a separate standard is additionally required. In this case, the IP's power consumption, maximum TAM bandwidth, and the resulting minimum TAT are multiplied by three variables, and the IP with the largest product result has priority in allocation. This is expressed as Equation 3.
수학식 3은 도 3에서 IP 블록의 볼륨(volume)에 대응한다.Equation 3 corresponds to the volume of the IP block in FIG. 3.
설정한 기준으로 IP를 할당한다면 TAM 밴드폭의 한계치인 wmax를 초과하는 IP가 존재한다. 이때 한계치를 초과하지 않도록 하기 위해 IP의 TAM 밴드폭을 아래로 감소시킨다. 도 5에서는 허용 가능한 최대 TAM의 밴드폭을 초과하는 IP 블록에 대해 TAM 감축 동작에서 이루어질 모습을 예시한다. If IPs are allocated based on the set criteria, there are IPs that exceed w max , which is the limit of TAM bandwidth. At this time, the TAM bandwidth of the IP is reduced below to avoid exceeding the limit. Figure 5 illustrates the TAM reduction operation for an IP block that exceeds the maximum allowable TAM bandwidth.
TAM 밴드폭 감축을 진행하면 TAM 밴드폭이 감소할 때마다 TAT의 불연속적인 감소 때문에 주어진 TAM 밴드폭을 충분히 활용하지 못하는 경우가 발생한다. 이에 따라, TAM 밴드폭을 충분히 사용하면 TAT를 줄일 수 있는 여지가 있으므로 해당 IP의 TAM 밴드폭을 다시 늘리는 TAM 밴드폭 재구성 과정을 진행한다.When TAM bandwidth reduction is performed, a given TAM bandwidth may not be fully utilized due to a discontinuous decrease in TAT each time the TAM bandwidth is reduced. Accordingly, since there is room to reduce TAT if sufficient TAM bandwidth is used, a TAM bandwidth reconfiguration process is performed to increase the TAM bandwidth of the IP again.
이러한 과정으로 주어진 전력 소모 및 TAM 밴드폭을 만족하며 스케줄링된 결과를 이용하여 분할 스케줄링을 진행한다. 이전까지 특정 IP의 테스트가 시작되면 해당 IP의 테스트가 중단없이 수행되었던 것과는 다르게, 분할 스케줄링은 특정 IP의 테스트가 시작되고 중간에 중단되고, 후에 다시 테스트가 재개되는 개념이다. 앞서 스케줄링된 결과에서 마지막 IP에 대해 분할되어 앞의 IP들과 병렬 테스트가 수행될 수 있는지의 여부를 판단한다. 이때 판단 기준은 전력 소모와 TAM 밴드폭의 한계치가 되고, 해당 한계치를 넘지 않으면 분할되어 스케줄링이 이루어진다. 도 6에서는 분할 스케줄링이 이루어지기 전과 후의 스케줄링 상태를 예시한다.Through this process, the given power consumption and TAM bandwidth are satisfied, and split scheduling is performed using the scheduled results. Unlike before, when testing of a specific IP started, testing of that IP was performed without interruption, split scheduling is a concept in which testing of a specific IP starts, is stopped in the middle, and testing is resumed again later. From the previously scheduled results, the last IP is divided to determine whether parallel testing with the previous IPs can be performed. At this time, the judgment criteria are the limits of power consumption and TAM bandwidth, and if the limits are not exceeded, they are divided and scheduled. Figure 6 illustrates scheduling states before and after split scheduling is performed.
도 7은 본 발명의 다른 실시예에 따른 테스트 시간 감소 방법을 예시한 흐름도이다.Figure 7 is a flowchart illustrating a test time reduction method according to another embodiment of the present invention.
테스트 시간 감소 방법은 테스트 시간 감소 장치에 의해 수행될 수 있다.The test time reduction method may be performed by a test time reduction device.
단계 S10에서는 스케줄링될 복수의 IP(intellectual property) 블록을 정렬하고 할당하는 단계를 수행한다. 복수의 IP 블록을 정렬하고 할당하는 단계는 IP 블록에 대해서 예상 변경 가중치에 따라 정렬하고 할당할 수 있다. 복수의 IP 블록을 정렬하고 할당하는 단계는 TAM의 밴드폭의 변화량과 TAT(Test Application Time)의 변화량의 곱이 작은 IP 블록을 우선순위로 할당할 수 있다. TAM의 밴드폭의 변화량은 TAM의 밴드폭의 한계치를 초과한 IP 블록에 대해서 변경전 밴드폭에서 변경될 밴드폭을 뺀 변화량으로 정의될 수 있다. TAT의 변화량은 TAM의 밴드폭이 변경될 밴드폭일 때의 변경시 테스트 시간에서 TAM의 밴드폭이 변경전 밴드폭일 때의 최소 테스트 시간을 뺀 변화량으로 정의될 수 있다.In step S10, a step of sorting and allocating a plurality of IP (intellectual property) blocks to be scheduled is performed. In the step of sorting and allocating a plurality of IP blocks, the IP blocks can be sorted and allocated according to the expected change weight. In the step of sorting and allocating a plurality of IP blocks, the IP block in which the product of the change in TAM bandwidth and the change in TAT (Test Application Time) is small can be assigned as priority. The amount of change in TAM's bandwidth can be defined as the amount of change minus the bandwidth to be changed from the bandwidth before change for IP blocks that exceed the TAM's bandwidth limit. The amount of change in TAT can be defined as the amount of change minus the minimum test time when the bandwidth of TAM is the bandwidth before change from the test time upon change when the bandwidth of TAM is the bandwidth to be changed.
단계 S20에서는 복수의 IP 블록 중에서 하나 이상의 IP 블록을 TAM(Test Access Mechanism)의 밴드폭을 기준으로 변경하는 단계를 수행한다. 하나 이상의 IP 블록을 TAM의 밴드폭을 기준으로 변경하는 단계는 복수의 IP 블록 중에서 TAM의 밴드폭의 한계치를 초과하는 IP 블록에 대해서 밴드폭을 감소시키는 단계 및 복수의 IP 블록 중에서 TAM의 밴드폭의 한계치를 초과하지 않는 IP 블록에 대해서 밴드폭을 증가시키는 단계를 포함할 수 있다. IP 블록에 대해서 밴드폭을 감소시키는 단계는 TAM의 밴드폭의 한계치 범위 아래로 감소시킬 수 있다. IP 블록에 대해서 밴드폭을 증가시키는 단계는 TAT의 불연속 감소로 인한 TAM의 밴드폭을 충분히 사용하지 못하는 상황에서 해당하는 IP 블록의 TAM의 밴드폭을 TAM의 밴드폭의 한계치 범위 내에서 증가시킬 수 있다.In step S20, a step is performed to change one or more IP blocks among a plurality of IP blocks based on the bandwidth of TAM (Test Access Mechanism). The step of changing one or more IP blocks based on the bandwidth of the TAM includes reducing the bandwidth of the IP block that exceeds the bandwidth limit of the TAM among the plurality of IP blocks and the bandwidth of the TAM among the plurality of IP blocks. It may include increasing the bandwidth for IP blocks that do not exceed the threshold. Reducing the bandwidth for an IP block can reduce the bandwidth of the TAM below the threshold range. In the step of increasing the bandwidth for an IP block, in a situation where the TAM bandwidth is not fully used due to a decrease in TAT discontinuity, the TAM bandwidth of the corresponding IP block can be increased within the limit of the TAM bandwidth. there is.
단계 S30에서는 복수의 IP 블록 중에서 일부 IP 블록에 대해서 병렬 테스트 가능 여부에 따라 분할 스케줄링을 수행하는 단계를 수행한다. 분할 스케줄링을 수행하는 단계는 1차적으로 스케줄링 결과를 통해 2차적으로 분할 스케줄링을 진행하며, 스케줄링 결과에서 마지막 IP 블록에 대해 다른 앞의 IP들과 병렬 테스트 가능 여부를 판단할 수 있다. 분할 스케줄링을 수행하는 단계는 판단 기준으로 전력 소모의 한계치와 상기 TAM의 밴드폭의 한계치가 적용되고, 두 한계치를 모두 넘지 않으면 분할을 적용할 수 있다.In step S30, split scheduling is performed on some IP blocks among a plurality of IP blocks depending on whether parallel testing is possible. In the step of performing split scheduling, split scheduling is performed primarily through scheduling results, and from the scheduling results, it can be determined whether the last IP block can be tested in parallel with other previous IPs. In the step of performing split scheduling, a limit on power consumption and a limit on the bandwidth of the TAM are applied as judgment criteria, and if both limits are not exceeded, splitting can be applied.
본 실시예들에 의하면 SoC 회로의 테스트 시간을 줄임으로써 SoC 회로를 테스트하는데 드는 비용을 줄일 수 있다.According to these embodiments, the cost of testing the SoC circuit can be reduced by reducing the test time of the SoC circuit.
테스트 시간 감소 장치는 적어도 하나의 프로세서, 컴퓨터 판독 가능한 저장매체 및 통신 버스를 포함할 수 있다. The test time reduction device may include at least one processor, a computer-readable storage medium, and a communication bus.
프로세서는 테스트 시간 감소 장치로 동작하도록 제어할 수 있다. 예컨대, 프로세서는 컴퓨터 판독 가능한 저장 매체에 저장된 하나 이상의 프로그램들을 실행할 수 있다. 하나 이상의 프로그램들은 하나 이상의 컴퓨터 실행 가능 명령어를 포함할 수 있으며, 컴퓨터 실행 가능 명령어는 프로세서에 의해 실행되는 경우 테스트 시간 감소 장치로 하여금 예시적인 실시예에 따른 동작들을 수행하도록 구성될 수 있다.The processor can be controlled to operate as a test time reduction device. For example, the processor may execute one or more programs stored on a computer-readable storage medium. The one or more programs may include one or more computer-executable instructions, which, when executed by a processor, may be configured to cause the test time reduction device to perform operations according to example embodiments.
컴퓨터 판독 가능한 저장 매체는 컴퓨터 실행 가능 명령어 내지 프로그램 코드, 프로그램 데이터 및/또는 다른 적합한 형태의 정보를 저장하도록 구성된다. 컴퓨터 실행 가능 명령어 내지 프로그램 코드, 프로그램 데이터 및/또는 다른 적합한 형태의 정보는 입출력 인터페이스나 통신 인터페이스를 통해서도 주어질 수 있다. 컴퓨터 판독 가능한 저장 매체에 저장된 프로그램은 프로세서에 의해 실행 가능한 명령어의 집합을 포함한다. 일 실시예에서, 컴퓨터 판독 가능한 저장 매체는 메모리(랜덤 액세스 메모리와 같은 휘발성 메모리, 비휘발성 메모리, 또는 이들의 적절한 조합), 하나 이상의 자기 디스크 저장 디바이스들, 광학 디스크 저장 디바이스들, 플래시 메모리 디바이스들, 그 밖에 테스트 시간 감소에 의해 액세스되고 원하는 정보를 저장할 수 있는 다른 형태의 저장 매체, 또는 이들의 적합한 조합일 수 있다.A computer-readable storage medium is configured to store computer-executable instructions or program code, program data, and/or other suitable form of information. Computer-executable instructions, program code, program data, and/or other suitable forms of information may also be provided through an input/output interface or communication interface. A program stored on a computer-readable storage medium includes a set of instructions executable by a processor. In one embodiment, the computer-readable storage medium includes memory (volatile memory, such as random access memory, non-volatile memory, or an appropriate combination thereof), one or more magnetic disk storage devices, optical disk storage devices, flash memory devices. , other types of storage media that can be accessed by reducing test time and storing desired information, or a suitable combination thereof.
통신 버스는 프로세서, 컴퓨터 판독 가능한 저장 매체를 포함하여 테스트 시간 감소의 다른 다양한 컴포넌트들을 상호 연결한다.A communication bus interconnects various other components, including processors and computer-readable storage media, to reduce test time.
테스트 시간 감소 장치는 또한 하나 이상의 입출력 장치를 위한 인터페이스를 제공하는 하나 이상의 입출력 인터페이스 및 하나 이상의 통신 인터페이스를 포함할 수 있다. 입출력 인터페이스 및 통신 인터페이스는 통신 버스에 연결된다. 입출력 장치는 입출력 인터페이스를 통해 테스트 시간 감소의 다른 컴포넌트들에 연결될 수 있다.The test time reduction device may also include one or more input/output interfaces and one or more communication interfaces that provide interfaces for one or more input/output devices. The input/output interface and communication interface are connected to a communication bus. Input/output devices can be connected to other components of test time reduction through input/output interfaces.
테스트 시간 감소 장치는 하드웨어, 펌웨어, 소프트웨어 또는 이들의 조합에 의해 로직회로 내에서 구현될 수 있고, 범용 또는 특정 목적 컴퓨터를 이용하여 구현될 수도 있다. 장치는 고정배선형(Hardwired) 기기, 필드 프로그램 가능한 게이트 어레이(Field Programmable Gate Array, FPGA), 주문형 반도체(Application Specific Integrated Circuit, ASIC) 등을 이용하여 구현될 수 있다. 또한, 장치는 하나 이상의 프로세서 및 컨트롤러를 포함한 시스템온칩(System on Chip, SoC)으로 구현될 수 있다.The test time reduction device may be implemented within a logic circuit using hardware, firmware, software, or a combination thereof, and may also be implemented using a general-purpose or special-purpose computer. The device may be implemented using hardwired devices, field programmable gate arrays (FPGAs), application specific integrated circuits (ASICs), etc. Additionally, the device may be implemented as a System on Chip (SoC) including one or more processors and a controller.
테스트 시간 감소 장치는 하드웨어적 요소가 마련된 컴퓨팅 디바이스 또는 서버에 소프트웨어, 하드웨어, 또는 이들의 조합하는 형태로 탑재될 수 있다. 컴퓨팅 디바이스 또는 서버는 각종 기기 또는 유무선 통신망과 통신을 수행하기 위한 통신 모뎀 등의 통신장치, 프로그램을 실행하기 위한 데이터를 저장하는 메모리, 프로그램을 실행하여 연산 및 명령하기 위한 마이크로프로세서 등을 전부 또는 일부 포함한 다양한 장치를 의미할 수 있다.The test time reduction device may be mounted on a computing device or server equipped with hardware elements in the form of software, hardware, or a combination thereof. A computing device or server includes all or part of a communication device such as a communication modem for communicating with various devices or wired and wireless communication networks, a memory for storing data to execute a program, and a microprocessor for executing a program to perform calculations and commands. It can refer to a variety of devices, including:
도 1 및 도 7에서는 각각의 과정을 순차적으로 실행하는 것으로 기재하고 있으나 이는 예시적으로 설명한 것에 불과하고, 이 분야의 기술자라면 본 발명의 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 도 1 및 도 7에 기재된 순서를 변경하여 실행하거나 또는 하나 이상의 과정을 병렬적으로 실행하거나 다른 과정을 추가하는 것으로 다양하게 수정 및 변형하여 적용 가능할 것이다.In FIGS. 1 and 7, each process is described as being sequentially executed, but this is merely an illustrative explanation, and those skilled in the art may refer to FIGS. 1 and 7 without departing from the essential characteristics of the embodiments of the present invention. It can be applied through various modifications and modifications, such as executing by changing the described order, executing one or more processes in parallel, or adding other processes.
본 실시예들에 따른 동작은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능한 매체에 기록될 수 있다. 컴퓨터 판독 가능한 매체는 실행을 위해 프로세서에 명령어를 제공하는 데 참여한 임의의 매체를 나타낸다. 컴퓨터 판독 가능한 매체는 프로그램 명령, 데이터 파일, 데이터 구조 또는 이들의 조합을 포함할 수 있다. 예를 들면, 자기 매체, 광기록 매체, 메모리 등이 있을 수 있다. 컴퓨터 프로그램은 네트워크로 연결된 컴퓨터 시스템 상에 분산되어 분산 방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수도 있다. 본 실시예를 구현하기 위한 기능적인(Functional) 프로그램, 코드, 및 코드 세그먼트들은 본 실시예가 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있을 것이다.Operations according to the present embodiments may be implemented in the form of program instructions that can be performed through various computer means and recorded on a computer-readable medium. Computer-readable media refers to any media that participates in providing instructions to a processor for execution. Computer-readable media may include program instructions, data files, data structures, or combinations thereof. For example, there may be magnetic media, optical recording media, memory, etc. A computer program may be distributed over networked computer systems so that computer-readable code can be stored and executed in a distributed manner. Functional programs, codes, and code segments for implementing this embodiment can be easily deduced by programmers in the technical field to which this embodiment belongs.
본 실시예들은 본 실시예의 기술 사상을 설명하기 위한 것이고, 이러한 실시예에 의하여 본 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.These embodiments are intended to explain the technical idea of the present embodiment, and the scope of the technical idea of the present embodiment is not limited by these examples. The scope of protection of this embodiment should be interpreted in accordance with the claims below, and all technical ideas within the equivalent scope should be interpreted as being included in the scope of rights of this embodiment.
Claims (11)
스케줄링될 복수의 IP(intellectual property) 블록을 정렬하고 할당하는 단계;
상기 복수의 IP 블록 중에서 하나 이상의 IP 블록을 TAM(Test Access Mechanism)의 밴드폭을 기준으로 변경하는 단계;
상기 복수의 IP 블록 중에서 일부 IP 블록에 대해서 병렬 테스트 가능 여부에 따라 분할 스케줄링을 수행하는 단계를 포함하고,
상기 복수의 IP 블록을 정렬하고 할당하는 단계는, 상기 IP 블록에 대해서 예상 변경 가중치에 따라 정렬하고 할당하는 것을 특징으로 하는 테스트 시간 감소 방법.In a method for reducing test time for a system-on-chip circuit,
Sorting and allocating a plurality of IP (intellectual property) blocks to be scheduled;
Changing one or more IP blocks among the plurality of IP blocks based on the bandwidth of a Test Access Mechanism (TAM);
Comprising the step of performing split scheduling on some IP blocks among the plurality of IP blocks according to whether parallel testing is possible,
The method of reducing test time, wherein the step of sorting and allocating the plurality of IP blocks includes sorting and allocating the IP blocks according to expected change weights.
상기 복수의 IP 블록을 정렬하고 할당하는 단계는,
상기 TAM의 밴드폭의 변화량과 TAT(Test Application Time)의 변화량의 곱이 작은 IP 블록을 우선순위로 할당하는 것을 특징으로 하는 테스트 시간 감소 방법.According to paragraph 1,
The step of sorting and allocating the plurality of IP blocks is,
A test time reduction method characterized by allocating as priority an IP block in which the product of the change in bandwidth of the TAM and the change in TAT (Test Application Time) is small.
상기 TAM의 밴드폭의 변화량은,
상기 TAM의 밴드폭의 한계치를 초과한 IP 블록에 대해서 변경전 밴드폭에서 변경될 밴드폭을 뺀 변화량으로 정의되는 것을 특징으로 하는 테스트 시간 감소 방법.According to paragraph 3,
The amount of change in the bandwidth of the TAM is,
A test time reduction method, characterized in that it is defined as the amount of change minus the bandwidth to be changed from the bandwidth before change for IP blocks that exceed the bandwidth limit of the TAM.
상기 TAT의 변화량은,
상기 TAM의 밴드폭이 변경될 밴드폭일 때의 변경시 테스트 시간에서 TAM의 밴드폭이 변경전 밴드폭일 때의 최소 테스트 시간을 뺀 변화량으로 정의되는 것을 특징으로 하는 테스트 시간 감소 방법.According to paragraph 3,
The amount of change in TAT is,
A test time reduction method, characterized in that it is defined as a change amount obtained by subtracting the minimum test time when the TAM bandwidth is the bandwidth before change from the test time upon change when the bandwidth of the TAM is the bandwidth to be changed.
상기 하나 이상의 IP 블록을 상기 TAM의 밴드폭을 기준으로 변경하는 단계는,
상기 복수의 IP 블록 중에서 상기 TAM의 밴드폭의 한계치를 초과하는 IP 블록에 대해서 밴드폭을 감소시키는 단계; 및
상기 복수의 IP 블록 중에서 상기 TAM의 밴드폭의 한계치를 초과하지 않는 IP 블록에 대해서 밴드폭을 증가시키는 단계를 포함하는 것을 특징으로 하는 테스트 시간 감소 방법.According to paragraph 1,
The step of changing the one or more IP blocks based on the bandwidth of the TAM,
Reducing the bandwidth of an IP block that exceeds a bandwidth limit of the TAM among the plurality of IP blocks; and
A test time reduction method comprising increasing the bandwidth for IP blocks that do not exceed the bandwidth limit of the TAM among the plurality of IP blocks.
상기 IP 블록에 대해서 밴드폭을 감소시키는 단계는,
상기 TAM의 밴드폭의 한계치 범위 아래로 감소시키는 것을 특징으로 하는 테스트 시간 감소 방법.According to clause 6,
The step of reducing the bandwidth for the IP block is,
A test time reduction method characterized by reducing the bandwidth of the TAM below a threshold range.
상기 IP 블록에 대해서 밴드폭을 증가시키는 단계는,
TAT의 불연속 감소로 인한 TAM의 밴드폭을 사용하지 못하는 상황에서 해당하는 IP 블록의 TAM의 밴드폭을 상기 TAM의 밴드폭의 한계치 범위 내에서 증가시키는 것을 특징으로 하는 테스트 시간 감소 방법.According to clause 6,
The step of increasing the bandwidth for the IP block is,
A test time reduction method characterized by increasing the TAM bandwidth of the corresponding IP block within the limit of the TAM bandwidth in a situation where the TAM bandwidth cannot be used due to a discontinuous reduction in the TAT.
상기 분할 스케줄링을 수행하는 단계는,
1차적으로 스케줄링 결과를 통해 2차적으로 분할 스케줄링을 진행하며,
상기 스케줄링 결과에서 마지막 IP 블록에 대해 다른 앞의 IP들과 병렬 테스트 가능 여부를 판단하는 것을 특징으로 하는 테스트 시간 감소 방법.According to paragraph 1,
The step of performing the split scheduling is:
Secondarily, split scheduling is performed based on the primary scheduling results.
A test time reduction method characterized by determining whether parallel testing of the last IP block with other preceding IPs is possible from the scheduling result.
상기 분할 스케줄링을 수행하는 단계는,
판단 기준으로 전력 소모의 한계치와 상기 TAM의 밴드폭의 한계치가 적용되고, 두 한계치를 모두 넘지 않으면 분할을 적용하는 것을 특징으로 하는 테스트 시간 감소 방법.According to paragraph 1,
The step of performing the split scheduling is:
A test time reduction method characterized by applying a limit of power consumption and a limit of the bandwidth of the TAM as judgment criteria, and applying division if both limits are not exceeded.
상기 스케줄러는,
스케줄링될 복수의 IP(intellectual property) 블록을 정렬하고 할당하고,
상기 복수의 IP 블록 중에서 하나 이상의 IP 블록을 TAM(Test Access Mechanism)의 밴드폭을 기준으로 변경하고,
상기 복수의 IP 블록 중에서 일부 IP 블록에 대해서 병렬 테스트 가능 여부에 따라 분할 스케줄링을 수행하며,
상기 IP 블록에 대해서 예상 변경 가중치에 따라 정렬하고 할당하는 것을 특징으로 하는 시스템 온 칩.In a system-on-chip including a scheduler,
The scheduler is,
Sort and allocate a plurality of IP (intellectual property) blocks to be scheduled,
Change one or more IP blocks among the plurality of IP blocks based on the bandwidth of TAM (Test Access Mechanism),
Partial scheduling is performed on some IP blocks among the plurality of IP blocks depending on whether parallel testing is possible,
A system-on-chip, characterized in that sorting and assigning the IP blocks according to expected change weights.
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|---|---|---|---|
| KR1020210146108A KR102664020B1 (en) | 2021-10-28 | 2021-10-28 | Division scheduling-based test scheduling method and apparatus for test time reduction |
Applications Claiming Priority (1)
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| KR1020210146108A KR102664020B1 (en) | 2021-10-28 | 2021-10-28 | Division scheduling-based test scheduling method and apparatus for test time reduction |
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