KR102649218B1 - Display device and method of manufacturing display device - Google Patents

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Abstract

표시 장치는 화소 회로, 상기 화소 회로를 커버하는 절연층, 상기 절연층 상에 배치된 식각 방지막, 제1 가이드층, 제2 가이드층, 제1 전극, 제2 전극, 및 발광 소자를 포함할 수 있다. 상기 제1 가이드층 및 상기 제2 가이드층은 상기 식각 방지막 상에 배치되고, 서로 이격될 수 있다. 상기 제1 전극은 상기 제1 가이드층 상에 배치되고, 상기 화소 회로와 전기적으로 연결될 수 있다. 상기 제2 전극은 상기 제2 가이드층 상에 배치되고, 상기 제1 전극과 절연될 수 있다. 상기 발광 소자는 상기 식각 방지막의 상면에 접촉하고, 평면상에서 상기 제1 가이드층 및 상기 제2 가이드층 사이에 배치되고, 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결될 수 있다.
The display device may include a pixel circuit, an insulating layer covering the pixel circuit, an anti-etching layer disposed on the insulating layer, a first guide layer, a second guide layer, a first electrode, a second electrode, and a light emitting element. there is. The first guide layer and the second guide layer may be disposed on the anti-etching layer and spaced apart from each other. The first electrode may be disposed on the first guide layer and electrically connected to the pixel circuit. The second electrode may be disposed on the second guide layer and insulated from the first electrode. The light emitting device may be in contact with the upper surface of the anti-etching layer, disposed between the first guide layer and the second guide layer on a plane, and electrically connected to the first electrode and the second electrode.

Figure R1020180140929
Figure R1020180140929

Description

표시 장치 및 표시 장치 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING DISPLAY DEVICE}Display device and display device manufacturing method {DISPLAY DEVICE AND METHOD OF MANUFACTURING DISPLAY DEVICE}

본 발명은 신뢰성 및 제조 수율이 향상된 표시 장치 및 표시 장치 제조 방법에 관한 것이다.The present invention relates to a display device and a method of manufacturing a display device with improved reliability and manufacturing yield.

표시 장치는 발광 소자를 포함할 수 있다. 발광 소자는 전극과 전기적으로 연결되고, 전극에 인가되는 전압에 따라 발광할 수 있다. 발광 소자는 전극 위에 직접 형성될 수도 있고, 전극과는 별개로 형성된 발광 소자를 전극에 연결할 수도 있다. 발광 소자가 별도로 형성된 후 전극과 연결되는 경우, 발광 소자를 전극 위에 정렬시키는 공정이 필요하다. 발광 소자가 전극 위에 제대로 정렬되지 않은 경우, 해당 발광 소자는 발광하지 않을 수 있다. The display device may include a light emitting element. The light emitting element is electrically connected to the electrode and can emit light depending on the voltage applied to the electrode. The light emitting element may be formed directly on the electrode, or a light emitting element formed separately from the electrode may be connected to the electrode. When a light emitting device is formed separately and then connected to an electrode, a process of aligning the light emitting device on the electrode is required. If the light emitting element is not properly aligned on the electrode, the light emitting element may not emit light.

본 발명의 신뢰성 및 제조 수율이 향상된 표시 장치 및 표시 장치 제조 방법을 제공하는 것을 목적으로 한다. The purpose of the present invention is to provide a display device and a display device manufacturing method with improved reliability and manufacturing yield.

본 발명의 실시예에 따른 표시 장치는, 화소 회로, 절연층, 식각 방지막, 제1 가이드층, 제2 가이드층, 제1 전극, 제2 전극, 및 발광 소자를 포함할 수 있다.A display device according to an embodiment of the present invention may include a pixel circuit, an insulating layer, an anti-etching layer, a first guide layer, a second guide layer, a first electrode, a second electrode, and a light emitting element.

상기 절연층은 상기 화소 회로를 커버할 수 있다. 상기 식각 방지막은 상기 절연층 상에 배치될 수 있다. The insulating layer may cover the pixel circuit. The etch prevention layer may be disposed on the insulating layer.

상기 제1 가이드층은 상기 식각 방지막 상에 배치될 수 있다. 상기 제2 가이드층은 상기 식각 방지막 상에 배치되고, 상기 제1 가이드층과 이격될 수 있다.The first guide layer may be disposed on the etch prevention layer. The second guide layer may be disposed on the anti-etching layer and spaced apart from the first guide layer.

상기 제1 전극은 상기 제1 가이드층 상에 배치되고, 상기 화소 회로와 전기적으로 연결될 수 있다. 상기 제2 전극은 상기 제2 가이드층 상에 배치되고, 상기 제1 전극과 절연될 수 있다. The first electrode may be disposed on the first guide layer and electrically connected to the pixel circuit. The second electrode may be disposed on the second guide layer and insulated from the first electrode.

상기 발광 소자는 상기 식각 방지막의 상면에 접촉하고, 평면상에서 상기 제1 가이드층 및 상기 제2 가이드층 사이에 배치되고, 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결될 수 있다. The light emitting device may be in contact with the upper surface of the anti-etching layer, disposed between the first guide layer and the second guide layer on a plane, and electrically connected to the first electrode and the second electrode.

상기 식각 방지막을 이루는 물질과 상기 제1 가이드층 및 상기 제2 가이드층 각각을 이루는 물질은 1: N의 식각 선택비를 갖고, N은 2 이상일 수 있다.The material forming the etch prevention layer and the material forming each of the first guide layer and the second guide layer have an etch selectivity of 1:N, and N may be 2 or more.

상기 식각 방지막은 실리콘 산화물을 포함하고, 상기 제1 가이드층 및 상기 제2 가이드층은 실리콘 질화물을 포함할 수 있다. The etch prevention layer may include silicon oxide, and the first guide layer and the second guide layer may include silicon nitride.

평면상에서 상기 제1 가이드층은 상기 제1 전극에 의해 커버되고, 상기 제2 가이드층은 상기 제2 전극에 의해 커버될 수 있다. In plan view, the first guide layer may be covered by the first electrode, and the second guide layer may be covered by the second electrode.

평면상에서 상기 제1 전극의 외곽 에지는 상기 제1 가이드층의 외곽 에지와 실질적으로 동일하거나, 닮은 형상을 가질 수 있다. 평면상에서 상기 제2 전극의 외곽 에지는 상기 제2 가이드층의 외곽 에지와 실질적으로 동일하거나, 닮은 형상을 가질 수 있다. In plan view, the outer edge of the first electrode may have a shape that is substantially the same as or similar to that of the outer edge of the first guide layer. In plan view, the outer edge of the second electrode may have a shape that is substantially the same as or similar to the outer edge of the second guide layer.

본 발명의 실시예에 따른 표시 장치는, 제1 격벽부 및 제2 격벽부를 더 포함할 수 있다. 상기 제1 격벽부는 상기 제1 가이드층과 상기 제1 전극 사이에 배치될 수 있다. 상기 제2 격벽부는 상기 제2 가이드층과 상기 제2 전극 사이에 배치될 수 있다. The display device according to an embodiment of the present invention may further include a first barrier rib portion and a second barrier rib portion. The first partition wall portion may be disposed between the first guide layer and the first electrode. The second partition wall portion may be disposed between the second guide layer and the second electrode.

상기 제1 전극 및 상기 제2 전극 각각은 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격될 수 있다. 상기 제1 격벽부는 상기 제1 가이드층 보다 상기 제2 방향으로 작은 폭을 가질 수 있다. 상기 제2 격벽부는 상기 제2 가이드층 보다 상기 제2 방향으로 작은 폭을 가질 수 있다. Each of the first electrode and the second electrode may extend in a first direction and be spaced apart from each other in a second direction intersecting the first direction. The first partition wall portion may have a smaller width in the second direction than the first guide layer. The second partition wall portion may have a smaller width in the second direction than the second guide layer.

상기 제1 전극 및 상기 제2 전극 각각은 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격될 수 있다. 상기 발광 소자의 길이는 상기 제2 방향으로 상기 제1 전극 및 상기 제2 전극 사이의 거리 보다 작을 수 있다. Each of the first electrode and the second electrode may extend in a first direction and be spaced apart from each other in a second direction intersecting the first direction. The length of the light emitting device may be smaller than the distance between the first electrode and the second electrode in the second direction.

상기 제1 가이드층 및 상기 제2 가이드층 각각의 두께는 상기 발광 소자의 두께 보다 같거나 작을 수 있다. The thickness of each of the first guide layer and the second guide layer may be equal to or smaller than the thickness of the light emitting device.

본 발명의 실시예에 따른 표시 장치의 제조 방법은, 베이스층 위에 화소 회로를 형성하는 단계; 상기 화소 회로를 커버하는 절연층을 형성하는 단계; 상기 절연층 상에 식각 방지막을 형성하는 단계; 상기 식각 방지막 상에 가이드 절연층을 형성하는 단계; 포토 레지스트 패턴을 마스크로 사용한 식각 공정을 통해 상기 가이드 절연층 상에 서로 이격된 제1 전극 및 제2 전극을 형성하는 단계; 상기 포토 레지스트 패턴을 마스크로 사용하여 상기 가이드 절연층을 식각하여 제1 가이드층 및 제2 가이드층을 형성하는 단계; 상기 제1 가이드층 및 상기 제2 가이드층 사이에 발광 소자를 제공하는 단계; 및 상기 발광 소자를 정렬하는 단계를 포함할 수 있다. A method of manufacturing a display device according to an embodiment of the present invention includes forming a pixel circuit on a base layer; forming an insulating layer covering the pixel circuit; forming an anti-etching layer on the insulating layer; forming a guide insulating layer on the anti-etching layer; forming a first electrode and a second electrode spaced apart from each other on the guide insulating layer through an etching process using a photoresist pattern as a mask; forming a first guide layer and a second guide layer by etching the guide insulating layer using the photoresist pattern as a mask; providing a light emitting device between the first guide layer and the second guide layer; and aligning the light emitting devices.

상기 제1 전극 및 상기 제2 전극을 형성하는 단계는,Forming the first electrode and the second electrode includes:

상기 가이드 절연층 상에 서로 이격된 제1 반사 전극 및 제2 반사 전극을 형성하는 단계; 상기 제1 반사 전극 및 상기 제2 반사 전극 상에 캡핑층을 형성하는 단계; 상기 캡핑층 상에 상기 포토 레지스트 패턴을 형성하는 단계; 및 상기 포토 레지스트 패턴을 마스크로 상기 캡핑층을 패터닝하여 상기 제1 반사 전극을 커버하는 제1 캡핑층 및 상기 제2 반사 전극을 커버하는 제2 캡핑층을 형성하는 단계를 포함할 수 있다. forming a first reflective electrode and a second reflective electrode spaced apart from each other on the guide insulating layer; forming a capping layer on the first reflective electrode and the second reflective electrode; forming the photoresist pattern on the capping layer; and patterning the capping layer using the photoresist pattern as a mask to form a first capping layer covering the first reflective electrode and a second capping layer covering the second reflective electrode.

상기 식각 방지막을 이루는 물질과 상기 가이드 절연층을 이루는 물질은 1:N의 식각 선택비를 갖고, N은 2 이상일 수 있다. The material forming the etch prevention layer and the material forming the guide insulating layer have an etch selectivity of 1:N, and N may be 2 or more.

상기 식각 방지막은 실리콘 산화물을 포함하고, 상기 가이드 절연층은 실리콘 질화물을 포함할 수 있다.The etch prevention layer may include silicon oxide, and the guide insulating layer may include silicon nitride.

상기 제1 전극 및 상기 제2 전극은 습식 식각 공정을 통해 형성되고, 상기 제1 가이드층 및 상기 제2 가이드층은 건식 식각 공정을 통해 형성될 수 있다. The first electrode and the second electrode may be formed through a wet etching process, and the first guide layer and the second guide layer may be formed through a dry etching process.

상기 제1 가이드층 및 상기 제2 가이드층을 형성하는 단계에서, 상기 식각 방지막은 식각되지 않을 수 있다.In the step of forming the first guide layer and the second guide layer, the etch prevention layer may not be etched.

상기 가이드 절연층을 형성한 후에, 상기 가이드 절연층 상에 서로 이격된 제1 격벽부 및 제2 격벽부를 형성하는 단계를 더 포함할 수 있다. After forming the guide insulating layer, the method may further include forming first and second partition walls spaced apart from each other on the guide insulating layer.

상기 제1 전극 및 상기 제2 전극 각각은 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격될 수 있다. 상기 제1 격벽부는 상기 제1 가이드층 보다 상기 제2 방향으로 작은 폭을 가질 수 있다. 상기 제2 격벽부는 상기 제2 가이드층 보다 상기 제2 방향으로 작은 폭을 가질 수 있다. Each of the first electrode and the second electrode may extend in a first direction and be spaced apart from each other in a second direction intersecting the first direction. The first partition wall portion may have a smaller width in the second direction than the first guide layer. The second partition wall portion may have a smaller width in the second direction than the second guide layer.

본 발명의 실시예에 따른 표시 장치는, 화소 회로, 상기 화소 회로를 커버하는 절연층, 상기 절연층 상에 배치된 제1 가이드층, 상기 절연층 상에 배치되고, 상기 제1 가이드층과 이격된 제2 가이드층, 상기 제1 가이드층 상에 배치되고 상기 화소 회로와 전기적으로 연결된 제1 전극, 상기 제2 가이드층 상에 배치되고 상기 제1 전극과 절연된 제2 전극, 및 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결된 발광 소자를 포함할 수 있다. A display device according to an embodiment of the present invention includes a pixel circuit, an insulating layer covering the pixel circuit, a first guide layer disposed on the insulating layer, and disposed on the insulating layer and spaced apart from the first guide layer. a second guide layer, a first electrode disposed on the first guide layer and electrically connected to the pixel circuit, a second electrode disposed on the second guide layer and insulated from the first electrode, and the first electrode It may include an electrode and a light emitting device electrically connected to the second electrode.

상기 제1 전극 및 상기 제2 전극 각각은 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격될 수 있다. 상기 발광 소자는 상기 제2 방향으로 서로 마주하는 상기 제1 전극의 일단 및 상기 제2 전극의 일단 사이에 배치될 수 있다. Each of the first electrode and the second electrode may extend in a first direction and be spaced apart from each other in a second direction intersecting the first direction. The light emitting device may be disposed between one end of the first electrode and one end of the second electrode facing each other in the second direction.

평면상에서 상기 발광 소자는 상기 제1 전극의 일단 및 상기 제2 전극의 일단과 비중첩할 수 있다. On a plane, the light emitting device may not overlap one end of the first electrode and one end of the second electrode.

상기 절연층과 상기 제1 가이드층 사이 및 상기 절연층과 상기 제2 가이드층 사이에 배치된 식각 방지막을 더 포함할 수 있다. 상기 발광 소자는 상기 식각 방지막의 상면에 접촉할 수 있다. It may further include an anti-etching layer disposed between the insulating layer and the first guide layer and between the insulating layer and the second guide layer. The light emitting device may contact the upper surface of the anti-etching layer.

평면상에서 상기 제1 전극의 외곽 에지는 상기 제1 가이드층의 외곽 에지와 실질적으로 동일하거나, 닮은 형상을 가질 수 있다. In plan view, the outer edge of the first electrode may have a shape that is substantially the same as or similar to that of the outer edge of the first guide layer.

평면상에서 상기 제2 전극의 외곽 에지는 상기 제2 가이드층의 외곽 에지와 실질적으로 동일하거나, 닮은 형상을 가질 수 있다. In plan view, the outer edge of the second electrode may have a shape that is substantially the same as or similar to the outer edge of the second guide layer.

상기 제1 가이드층 및 상기 제2 가이드층 각각의 두께는 상기 발광 소자의 두께 보다 같거나 작을 수 있다. The thickness of each of the first guide layer and the second guide layer may be equal to or smaller than the thickness of the light emitting device.

본 발명의 실시예에 따른 표시 장치에 의하면, 발광 소자는 제1 가이드층 및 제2 가이드층 사이에 정의된 안착홈 내에 배치될 수 있다. 따라서, 발광 소자는 제1 전극 및 제2 전극 사이의 영역에 안정적으로 배치될 수 있다. 따라서, 발광 소자가 유효 정렬될 확률이 높아질 수 있고, 그에 따라 제품 수율 및 제품 신뢰성이 향상될 수 있다.According to the display device according to an embodiment of the present invention, the light emitting element may be disposed in a seating groove defined between the first guide layer and the second guide layer. Accordingly, the light emitting element can be stably disposed in the area between the first electrode and the second electrode. Accordingly, the probability that the light emitting device is effectively aligned can be increased, and thus product yield and product reliability can be improved.

또한, 발광 소자는 안착홈 내에서 인가된 전계에 의해 정렬되므로, 안착홈 외부에 배치되지 않을 수 있다. 따라서, 제1 전극 및 제2 전극 사이의 영역이 아닌 의도하지 않은 영역에서 발광 소자에 의해 배선들이 쇼트되는 문제를 미연에 방지할 수 있다.Additionally, since the light emitting element is aligned by an electric field applied within the seating groove, it may not be placed outside the seating groove. Accordingly, it is possible to prevent the problem of wires being short-circuited by the light emitting device in an unintended area other than the area between the first electrode and the second electrode.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 3은 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 4a는 본 발명의 일 실시예에 따른 발광 소자의 단면도이다.
도 4b는 본 발명의 일 실시예에 따른 발광 소자의 단면도이다.
도 4c는 본 발명의 일 실시예에 따른 발광 소자의 단면도이다.
도 4d는 본 발명의 일 실시예에 따른 발광 소자의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 단면도를 도시한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 표시 패널의 일부 구성을 도시한 평면도이다.
도 7a 내지 도 7g는 본 발명의 실시예에 따른 표시 장치를 제조하는 단계를 순차적으로 도시한 단면도들이다. 1 is a perspective view of a display device according to an embodiment of the present invention.
Figure 2 is a block diagram of a display device according to an embodiment of the present invention.
Figure 3 is an equivalent circuit diagram of a pixel according to an embodiment of the present invention.
Figure 4a is a cross-sectional view of a light-emitting device according to an embodiment of the present invention.
Figure 4b is a cross-sectional view of a light-emitting device according to an embodiment of the present invention.
Figure 4c is a cross-sectional view of a light-emitting device according to an embodiment of the present invention.
Figure 4D is a cross-sectional view of a light-emitting device according to an embodiment of the present invention.
Figure 5 is a cross-sectional view illustrating a display panel according to an embodiment of the present invention.
Figure 6 is a plan view showing a partial configuration of a display panel according to an embodiment of the present invention.
7A to 7G are cross-sectional views sequentially showing steps in manufacturing a display device according to an embodiment of the present invention.

본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결 된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다. In this specification, when a component (or region, layer, portion, etc.) is referred to as being “on,” “connected to,” or “coupled to” another component, it is directly placed/on the other component. This means that they can be connected/combined or a third component can be placed between them.

동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.Like reference numerals refer to like elements. Additionally, in the drawings, the thickness, proportions, and dimensions of components are exaggerated for effective explanation of technical content.

“및/또는”은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다. “And/or” includes all combinations of one or more that the associated configurations can define.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.Terms such as first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The above terms are used only for the purpose of distinguishing one component from another. For example, a first component may be named a second component, and similarly, the second component may also be named a first component without departing from the scope of the present invention. Singular expressions include plural expressions unless the context clearly dictates otherwise.

또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.Additionally, terms such as “below,” “on the lower side,” “above,” and “on the upper side” are used to describe the relationships between the components shown in the drawings. The above terms are relative concepts and are explained based on the direction indicated in the drawings.

다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의됩니다.Unless otherwise defined, all terms (including technical terms and scientific terms) used in this specification have the same meaning as commonly understood by a person skilled in the art to which the present invention pertains. Additionally, terms such as those defined in commonly used dictionaries should be construed as having a meaning consistent with their meaning in the context of the relevant technology, and unless interpreted in an idealized or overly formal sense, are explicitly defined herein. It's possible.

"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. Terms such as “include” or “have” are intended to designate the presence of features, numbers, steps, operations, components, parts, or combinations thereof described in the specification, but do not include one or more other features, numbers, or steps. , it should be understood that it does not exclude in advance the possibility of the existence or addition of operations, components, parts, or combinations thereof.

이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.Hereinafter, embodiments of the present invention will be described with reference to the drawings.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다. 1 is a perspective view of a display device according to an embodiment of the present invention.

도 1을 참조하면, 표시 장치(DD)는 표시 영역(DA)을 통해 이미지를 표시 할 수 있다. 도 1에서는 표시 영역(DA)이 제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)이 정의하는 면에 제공된 것을 예시적으로 도시하였다. 하지만, 본 발명의 다른 실시예에서 표시 장치의 표시 영역은 휘어진 면에 제공될 수 있다. Referring to FIG. 1, the display device DD can display an image through the display area DA. FIG. 1 exemplarily shows that the display area DA is provided on a surface defined by the first direction DR1 and the second direction DR2 intersecting the first direction DR1. However, in another embodiment of the present invention, the display area of the display device may be provided on a curved surface.

표시 장치(DD)의 두께 방향은 제3 방향(DR3)이 지시한다. 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다. 본 명세서 내에서 “평면 상에서 보았을 때”의 의미는 제3 방향(DR3)에서 바라보는 경우를 의미할 수 있다. 또한, “두께 방향”은 제3 방향(DR3)을 의미할 수 있다.The thickness direction of the display device DD is indicated by the third direction DR3. The directions indicated by the first to third directions DR1, DR2, and DR3 are relative concepts and can be converted to other directions. In this specification, “when viewed on a plane” may mean when viewed in the third direction (DR3). Additionally, “thickness direction” may mean the third direction (DR3).

도 1에서는 표시 장치(DD)가 텔레비전인 것을 예시적으로 도시하였다. 하지만, 표시 장치(DD)는 모니터, 또는 외부 광고판과 같은 대형 전자장치를 비롯하여, 퍼스널 컴퓨터, 노트북 컴퓨터, 개인 디지털 단말기, 자동차 내비게이션 유닛, 게임기, 스마트폰, 태블릿, 및 카메라와 같은 중소형 전자 장치 등에 사용될 수도 있다. 또한, 이것들은 단지 실시예로서 제시된 것들로서, 본 발명의 개념에서 벗어나지 않은 이상 다른 전자 기기에도 채용될 수 있음은 물론이다.FIG. 1 exemplarily shows that the display device DD is a television. However, the display device (DD) is used in large electronic devices such as monitors or external billboards, as well as small and medium-sized electronic devices such as personal computers, laptop computers, personal digital terminals, car navigation units, game consoles, smartphones, tablets, and cameras. It may also be used. In addition, these are presented only as examples, and of course, they can be applied to other electronic devices as long as they do not deviate from the concept of the present invention.

도 2는 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.Figure 2 is a block diagram of a display device according to an embodiment of the present invention.

도 2를 참조하면, 표시 장치(DD)는 표시 패널(DP), 신호 제어부(TC, 또는 타이밍 컨트롤러), 데이터 구동부(DDV), 및 스캔 구동부(GDV)를 포함할 수 있다. 신호 제어부(TC), 데이터 구동부(DDV) 및 스캔 구동부(GDV) 각각은 회로를 포함할 수 있다. Referring to FIG. 2 , the display device DD may include a display panel DP, a signal controller (TC, or timing controller), a data driver (DDV), and a scan driver (GDV). Each of the signal control unit (TC), data driver (DDV), and scan driver (GDV) may include a circuit.

표시 패널(DP)은 초소형 발광 소자를 포함하는 초소형 발광 소자 표시 패널(DP)일 수 있다. 예를 들어, 표시 패널(DP)은 마이크로 엘이디 표시 패널(DP)일 수 있다.The display panel DP may be an ultra-small light-emitting device display panel DP that includes ultra-small light-emitting elements. For example, the display panel (DP) may be a micro LED display panel (DP).

표시 패널(DP)은 복수의 데이터 라인들(DL1-DLm), 복수의 스캔 라인들(SL1-SLn) 및 복수의 화소들(PX)을 포함할 수 있다.The display panel DP may include a plurality of data lines DL1-DLm, a plurality of scan lines SL1-SLn, and a plurality of pixels PX.

복수의 데이터 라인들(DL1-DLm)은 제1 방향(DR1)으로 연장되며, 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 배열될 수 있다. 복수의 스캔 라인들(SL1-SLn)은 제2 방향(DR2)으로 연장되며, 제1 방향(DR1)을 따라 배열될 수 있다. The plurality of data lines DL1 - DLm extend in the first direction DR1 and may be arranged along the second direction DR2 that intersects the first direction DR1. The plurality of scan lines SL1-SLn extend in the second direction DR2 and may be arranged along the first direction DR1.

화소들(PX) 각각은 발광 소자 및 발광 소자와 전기적으로 연결된 화소 회로를 포함할 수 있다. 화소 회로는 복수의 트랜지스터들을 포함할 수 있다. 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS)은 화소들(PX) 각각으로 제공될 수 있다. Each of the pixels PX may include a light-emitting element and a pixel circuit electrically connected to the light-emitting element. A pixel circuit may include a plurality of transistors. The first power voltage ELVDD and the second power voltage ELVSS may be provided to each of the pixels PX.

화소들(PX)은 표시 패널(DP)의 평면 상에서 일정한 규칙으로 배치될 수 있다. 화소들(PX) 각각은 주요색(primary color) 중 하나 또는 혼합색 중 하나를 표시할 수 있다. 상기 주요색은 레드, 그린, 및 블루를 포함할 수 있고, 상기 혼합색은 옐로우, 시안, 마젠타 및 화이트 등 다양한 색상을 포함할 수 있다. 다만, 화소들(PX)이 표시하는 색상이 이에 제한되는 것은 아니다. The pixels PX may be arranged in a certain regularity on the plane of the display panel DP. Each pixel (PX) may display one of the primary colors or one of the mixed colors. The main colors may include red, green, and blue, and the mixed colors may include various colors such as yellow, cyan, magenta, and white. However, the colors displayed by the pixels PX are not limited to this.

신호 제어부(TC)는 외부로부터 제공되는 영상 데이터(RGB)를 수신한다. 신호 제어부(TC)는 영상 데이터(RGB)를 표시 패널(DP)의 동작에 부합하도록 변환하여 변환 영상데이터(R'G'B')를 생성하고, 변환 영상데이터(R'G'B')를 데이터 구동부(DDV)로 출력한다.The signal control unit (TC) receives image data (RGB) provided from outside. The signal control unit (TC) converts the image data (RGB) to match the operation of the display panel (DP) and generates converted image data (R'G'B'). is output to the data driver (DDV).

또한, 신호 제어부(TC)는 외부로부터 제공되는 제어 신호(CS)를 수신할 수 있다. 제어 신호(CS)는 수직동기신호, 수평동기신호, 메인 클럭신호, 및 데이터 인에이블 신호 등을 포함할 수 있다. 신호 제어부(TC)는 제1 제어 신호(CONT1)를 데이터 구동부(DDV)로 제공하고, 제2 제어 신호(CONT2)를 스캔 구동부(GDV)로 제공한다. 제1 제어 신호(CONT1)는 데이터 구동부(DDV)를 제어하기 위한 신호이고, 제2 제어 신호(CONT2)는 스캔 구동부(GDV)를 제어하기 위한 신호이다. Additionally, the signal control unit TC may receive a control signal CS provided from the outside. The control signal CS may include a vertical synchronization signal, a horizontal synchronization signal, a main clock signal, and a data enable signal. The signal control unit (TC) provides the first control signal (CONT1) to the data driver (DDV) and the second control signal (CONT2) to the scan driver (GDV). The first control signal CONT1 is a signal for controlling the data driver (DDV), and the second control signal CONT2 is a signal for controlling the scan driver (GDV).

데이터 구동부(DDV)는 신호 제어부(TC)로부터 수신한 제1 제어 신호(CONT1)에 응답해서 복수의 데이터 라인들(DL1-DLm)에 전기적 신호를 제공할 수 있다. 데이터 구동부(DDV)는 독립된 집적 회로로 구현되어서 표시 패널(DP)의 일 측에 전기적으로 연결되거나, 표시 패널(DP) 상에 직접 실장될 수 있다. 또한, 데이터 구동부(DDV)는 단일 칩으로 구현되거나 복수의 칩들을 포함할 수 있다.The data driver DDV may provide an electrical signal to the plurality of data lines DL1-DLm in response to the first control signal CONT1 received from the signal controller TC. The data driver DDV may be implemented as an independent integrated circuit and may be electrically connected to one side of the display panel DP or may be directly mounted on the display panel DP. Additionally, the data driver (DDV) may be implemented as a single chip or may include a plurality of chips.

스캔 구동부(GDV)는 신호 제어부(TC)로부터 수신한 제2 제어 신호(CONT2)에 응답해서 스캔 라인들(SL1-SLn)에 전기적 신호를 제공할 수 있다. 스캔 구동부(GDV)는 표시 패널(DP)의 소정 영역에 집적될 수 있다. 예를 들어, 스캔 구동부(GDV)는 화소들(PX)의 구동회로와 동일한 공정, 예컨대 LTPS(Low Temperature Polycrystaline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성된 복수 개의 박막 트랜지스터들을 포함할 수 있다. 또한, 본 발명의 다른 일 실시예에서 스캔 구동부(GDV)는 독립된 집적 회로 칩으로 구현되어 표시 패널(DP)의 일측에 전기적으로 연결될 수 있다. The scan driver GDV may provide an electrical signal to the scan lines SL1-SLn in response to the second control signal CONT2 received from the signal controller TC. The scan driver GDV may be integrated in a predetermined area of the display panel DP. For example, the scan driver (GDV) may include a plurality of thin film transistors formed through the same process as the driving circuit of the pixels (PX), for example, a low temperature polycrystaline silicon (LTPS) process or a low temperature polycrystalline oxide (LTPO) process. You can. Additionally, in another embodiment of the present invention, the scan driver GDV may be implemented as an independent integrated circuit chip and may be electrically connected to one side of the display panel DP.

복수의 스캔 라인들(SL1-SLn) 중 하나의 스캔 라인에 게이트 온 전압이 인가된 동안 이에 연결된 한 행의 화소들 각각의 스위칭 트랜지스터가 턴 온 된다. 이때 데이터 구동부(DDV)는 데이터 구동 신호들을 데이터 라인들(DL1-DLm)로 제공한다. 데이터 라인들(DL1-DLm)로 공급된 데이터 구동 신호들은 턴-온 된 스위칭 트랜지스터를 통해 해당 화소에 인가된다. 데이터 구동 신호들은 영상 데이터들의 계조값에 대응하는 아날로그 전압들일 수 있다.While a gate-on voltage is applied to one of the plurality of scan lines (SL1-SLn), the switching transistor of each pixel in a row connected to it is turned on. At this time, the data driver DDV provides data driving signals to the data lines DL1-DLm. Data driving signals supplied to the data lines DL1-DLm are applied to the corresponding pixel through the turned-on switching transistor. Data driving signals may be analog voltages corresponding to grayscale values of image data.

도 3은 본 발명의 일 실시예에 따른 화소의 등가 회로도이다. 도 3에는 도 2에 도시된 복수의 화소들(PX) 중 일 화소(PX, 이하 화소)의 등가 회로도를 도시하였다. Figure 3 is an equivalent circuit diagram of a pixel according to an embodiment of the present invention. FIG. 3 shows an equivalent circuit diagram of one pixel (PX, hereinafter referred to as pixel) among the plurality of pixels (PX) shown in FIG. 2.

도 3을 참조하면, 화소(PX)는 복수의 신호 라인들과 전기적으로 연결될 수 있다. 본 실시예에서는 신호 라인들 중 스캔 라인(SL), 데이터 라인(DL), 제1 전원 라인(PL1), 및 제2 전원 라인(PL2)을 예시적으로 도시하였다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 화소(PX)는 다양한 신호 라인들에 추가적으로 연결될 수 있으며, 어느 하나의 실시예로 한정되지 않는다. Referring to FIG. 3, the pixel PX may be electrically connected to a plurality of signal lines. In this embodiment, the scan line (SL), data line (DL), first power line (PL1), and second power line (PL2) among the signal lines are shown as examples. However, this is shown as an example, and the pixel PX according to an embodiment of the present invention may be additionally connected to various signal lines and is not limited to any one embodiment.

화소(PX)는 발광 소자(ED), 제1 전극(E1), 제2 전극(E2), 및 화소 회로(PXC)를 포함할 수 있다. 화소 회로(PXC)는 제1 박막 트랜지스터(TR1), 커패시터(CAP), 및 제2 박막 트랜지스터(TR2)를 포함할 수 있다. 이는 예시적으로 도시한 것일 뿐, 화소 회로(PXC)가 포함하는 박막 트랜지스터 및 커패시터의 수가 도 3에 도시된 것으로 한정되는 것은 아니다. 예를 들어, 본 발명의 다른 일 실시예에서 화소 회로(PXC)는 7개의 박막 트랜지스터 및 1 개의 커패시터를 포함할 수도 있다. The pixel PX may include a light emitting element ED, a first electrode E1, a second electrode E2, and a pixel circuit PXC. The pixel circuit (PXC) may include a first thin film transistor (TR1), a capacitor (CAP), and a second thin film transistor (TR2). This is only shown as an example, and the number of thin film transistors and capacitors included in the pixel circuit (PXC) is not limited to those shown in FIG. 3. For example, in another embodiment of the present invention, the pixel circuit PXC may include seven thin film transistors and one capacitor.

제1 박막 트랜지스터(TR1)는 화소(PX)의 온-오프를 제어하는 스위칭 트랜지스터일 수 있다. 제1 박막 트랜지스터(TR1)는 스캔 라인(SL)을 통해 전달된 스캔 신호에 응답하여 데이터 라인(DL)을 통해 전달된 데이터 신호를 전달 또는 차단할 수 있다.The first thin film transistor TR1 may be a switching transistor that controls on-off of the pixel PX. The first thin film transistor TR1 may transmit or block the data signal transmitted through the data line DL in response to the scan signal transmitted through the scan line SL.

커패시터(CAP)는 제1 박막 트랜지스터(TR1)와 제1 전원 라인(PL1)에 연결된다. 커패시터(CAP)는 제1 박막 트랜지스터(TR1)로부터 전달된 데이터 신호와 제1 전원 라인(PL1)에 인가된 제1 전원전압(ELVDD) 사이의 차이에 대응하는 전하량을 충전한다.The capacitor CAP is connected to the first thin film transistor TR1 and the first power line PL1. The capacitor CAP charges an amount of charge corresponding to the difference between the data signal transmitted from the first thin film transistor TR1 and the first power voltage ELVDD applied to the first power line PL1.

제2 박막 트랜지스터(TR2)는 제1 박막 트랜지스터(TR1), 커패시터(CAP), 및 발광 소자(ED)에 연결된다. 제2 박막 트랜지스터(TR2)는 커패시터(CAP)에 저장된 전하량에 대응하여 발광 소자(ED)에 흐르는 구동전류를 제어한다. 커패시터(CAP)에 충전된 전하량에 따라 제2 박막 트랜지스터(TR2)의 턴-온 시간이 결정될 수 있다. The second thin film transistor TR2 is connected to the first thin film transistor TR1, the capacitor CAP, and the light emitting device ED. The second thin film transistor TR2 controls the driving current flowing through the light emitting device ED in response to the amount of charge stored in the capacitor CAP. The turn-on time of the second thin film transistor TR2 may be determined depending on the amount of charge charged in the capacitor CAP.

제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)는 N 타입의 박막 트랜지스터 또는 P타입의 박막 트랜지스터일 수 있다. 또한, 본 발명의 다른 일 실시예에서 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2) 중 적어도 하나는 N 타입의 박막 트랜지스터 다른 하나는 P 타입의 박막 트랜지스터일 수 있다. The first thin film transistor TR1 and the second thin film transistor TR2 may be an N-type thin film transistor or a P-type thin film transistor. Additionally, in another embodiment of the present invention, at least one of the first thin film transistor TR1 and the second thin film transistor TR2 may be an N-type thin film transistor, and the other may be a P-type thin film transistor.

발광 소자(ED)는 제2 박막 트랜지스터(TR2)와 제2 전원 라인(PL2)에 연결된다. 예를 들어, 발광 소자(ED)는 제2 박막 트랜지스터(TR2)와 전기적으로 연결된 제1 전극(E1) 및 제2 전원 라인(PL2)에 연결된 제2 전극(E2)에 연결될 수 있다. 제1 전극(E1)은 화소 회로(PXC)와 전기적으로 연결되고, 제2 전극(E2)은 전원 전압, 예를 들어 제2 전원전압(ELVSS)을 제2 전원 라인(PL2)을 통해 수신할 수 있다. The light emitting element (ED) is connected to the second thin film transistor (TR2) and the second power line (PL2). For example, the light emitting device ED may be connected to the first electrode E1 electrically connected to the second thin film transistor TR2 and the second electrode E2 connected to the second power line PL2. The first electrode E1 is electrically connected to the pixel circuit PXC, and the second electrode E2 receives a power voltage, for example, the second power voltage ELVSS, through the second power line PL2. You can.

발광 소자(ED)는 제2 박막 트랜지스터(TR2)를 통해 전달된 신호와 제2 전원 라인(PL2)을 통해 수신된 제2 전원전압(ELVSS) 사이의 차이에 대응하는 전압으로 발광한다. The light emitting device ED emits light with a voltage corresponding to the difference between the signal transmitted through the second thin film transistor TR2 and the second power voltage ELVSS received through the second power line PL2.

발광 소자(ED)는 초소형 엘이디 소자일 수 있다. 초소형 엘이디 소자는 수 나노 미터 내지 수백 마이크로 미터 사이의 길이를 갖는 엘이디 소자일 수 있다. 다만, 초소형 엘이디 소자의 길이는 일 예로 기재한 것일 뿐, 초소형 엘이디 소자의 길이가 상기 수치 범위에 한정되는 것은 아니다.The light emitting device (ED) may be an ultra-small LED device. The ultra-small LED device may be an LED device with a length ranging from several nanometers to hundreds of micrometers. However, the length of the ultra-small LED element is only described as an example, and the length of the ultra-small LED element is not limited to the above numerical range.

도 3에서는 제2 박막 트랜지스터(TR2)와 제2 전원 라인(PL2) 사이에 하나의 발광 소자(ED)가 연결된 것을 예로 들어 도시하였으나, 발광 소자(ED)는 복수로 제공될 수 있다. 복수로 제공된 발광 소자들(ED)은 서로 병렬로 연결될 수 있다. In FIG. 3 , one light emitting device (ED) is shown as an example connected between the second thin film transistor (TR2) and the second power line (PL2), but a plurality of light emitting devices (ED) may be provided. A plurality of light emitting elements ED may be connected to each other in parallel.

도 4a는 본 발명의 일 실시예에 따른 발광 소자의 단면도이다. Figure 4a is a cross-sectional view of a light-emitting device according to an embodiment of the present invention.

발광 소자(ED)는 원기둥 형상 또는 다각 기둥 형상 등 다양한 형상을 가질 수 있다. 도 4a는 발광 소자(ED)의 단면을 도시한 것이다. The light emitting device (ED) may have various shapes, such as a cylindrical shape or a polygonal pillar shape. Figure 4a shows a cross section of the light emitting device ED.

도 4a를 참조하면, 발광 소자(ED)는 n형 반도체층(SCN), p형 반도체층(SCP), 및 활성층(AL)을 포함할 수 있다. 활성층(AL)은 n형 반도체층(SCN)과 p형 반도체층(SCP) 사이에 배치될 수 있다. Referring to FIG. 4A, the light emitting device ED may include an n-type semiconductor layer (SCN), a p-type semiconductor layer (SCP), and an active layer (AL). The active layer (AL) may be disposed between the n-type semiconductor layer (SCN) and the p-type semiconductor layer (SCP).

n형 반도체층(SCN)은 반도체층에 n형의 도펀트가 도핑되어 제공될 수 있고, p형 반도체층(SCP)은 반도체층에 p형의 도펀트가 도핑되어 제공될 수 있다. 상기 반도체층은 반도체 물질을 포함할 수 있고, 반도체 물질은 예를 들어, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, 또는 AlInN일 수 있으며, 이에 제한되는 것은 아니다. 상기 n형 도펀트는 규소(Si), 게르마늄(Ge), 주석(Sn), 셀레늄(Se), 텔루륨(Te) 또는 이들의 조합일 수 있으며, 이에 제한되는 것은 아니다. 상기 p형 도펀트는 마그네슘(Mg), 아연(Zn), 칼슘(Ca), 스트론튬(Sr), 또는 바륨(Ba), 또는 이들의 조합일 수 있으며, 이에 제한되는 것은 아니다. The n-type semiconductor layer (SCN) may be provided by doping a semiconductor layer with an n-type dopant, and the p-type semiconductor layer (SCP) may be provided by doping a semiconductor layer with a p-type dopant. The semiconductor layer may include a semiconductor material, and the semiconductor material may be, for example, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, or AlInN, but is not limited thereto. The n-type dopant may be silicon (Si), germanium (Ge), tin (Sn), selenium (Se), tellurium (Te), or a combination thereof, but is not limited thereto. The p-type dopant may be magnesium (Mg), zinc (Zn), calcium (Ca), strontium (Sr), or barium (Ba), or a combination thereof, but is not limited thereto.

활성층(AL)은 단일 양자 우물 구조, 다중 양자 우물 구조, 양자선 구조, 또는 양자점 구조 중 적어도 어느 하나로 형성될 수 있다. 활성층(AL)은 n형 반도체층(SCN)을 통해서 주입되는 전자와 p형 반도체층(SCP)을 통해서 주입되는 정공이 재결합되는 영역일 수 있다. 활성층(AL)은 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 광을 방출하는 층이다. 활성층(AL)의 위치는 다이오드의 종류에 따라 다양하게 변경될 수 있다. The active layer AL may be formed of at least one of a single quantum well structure, a multiple quantum well structure, a quantum wire structure, and a quantum dot structure. The active layer (AL) may be a region where electrons injected through the n-type semiconductor layer (SCN) and holes injected through the p-type semiconductor layer (SCP) are recombined. The active layer (AL) is a layer that emits light with energy determined by the material's unique energy band. The position of the active layer (AL) may vary depending on the type of diode.

n형 반도체층(SCN)은 제1 전극(E1, 도 5 참조) 및 제2 전극(E2, 도 5 참조) 중 어느 하나와 접속되고, p형 반도체층(SCP)은 제1 전극(E1) 및 제2 전극(E2) 중 다른 하나와 접속될 수 있다. The n-type semiconductor layer (SCN) is connected to either the first electrode (E1, see FIG. 5) or the second electrode (E2, see FIG. 5), and the p-type semiconductor layer (SCP) is connected to the first electrode (E1). and the second electrode (E2).

발광 소자(ED)의 길이(LT)는 수 나노 미터 내지 수백 마이크로 미터 사이일 수 있다. 예를 들어, 발광 소자(ED)의 길이(LT)는 수 나노 미터 내지 수백 마이크로 미터 사이의 길이를 가질 수 있고, 예를 들어, 1 마이크로 미터 내지 100 마이크로 미터일 수 있다. The length (LT) of the light emitting element (ED) may be between several nanometers and hundreds of micrometers. For example, the length LT of the light emitting device ED may range from several nanometers to hundreds of micrometers, for example, from 1 micrometer to 100 micrometers.

도 4b는 본 발명의 일 실시예에 따른 발광 소자의 단면도이다. Figure 4b is a cross-sectional view of a light-emitting device according to an embodiment of the present invention.

도 4b를 참조하면, 발광 소자(EDa)는 도 4a의 발광 소자(ED)와 비교하였을 때, 제1 전극층(ECL1) 및 제2 전극층(ECL2)을 더 포함할 수 있다. Referring to FIG. 4B , compared to the light emitting device ED of FIG. 4A , the light emitting device EDa may further include a first electrode layer ECL1 and a second electrode layer ECL2.

제1 전극층(ECL1)은 n형 반도체층(SCN)에 인접하고, 제2 전극층(ECL2)은 p형 반도체층(SCP)에 인접할 수 있다. 예를 들어, 제1 전극층(ECL1), n형 반도체층(SCN), 활성층(AL), p형 반도체층(SCP), 및, 제2 전극층(ECL2)이 순차적으로 적층될 수 있다. The first electrode layer (ECL1) may be adjacent to the n-type semiconductor layer (SCN), and the second electrode layer (ECL2) may be adjacent to the p-type semiconductor layer (SCP). For example, the first electrode layer (ECL1), the n-type semiconductor layer (SCN), the active layer (AL), the p-type semiconductor layer (SCP), and the second electrode layer (ECL2) may be sequentially stacked.

제1 전극층(ECL1) 및 제2 전극층(ECL2) 각각은 금속 또는 금속들의 합금으로 이루어질 수 있다. 예를 들어, 제1 전극층(ECL1) 및 제2 전극층(ECL2) 각각은 몰리브덴(Mo), 크롬(Cr), 니켈(Ni), 금(Au), 알루미늄(Al), 타이타늄(Ti), 백금(Pt), 바나듐(V), 텅스텐(W), 납 (Pd), 구리(Cu), 로듐(Rh) 및 이리듐(Ir) 중에서 선택된 어느 하나의 금속 또는 상기 금속들의 합금으로 이루어질 수 있다. 제1 전극층(ECL1) 및 제2 전극층(ECL2)은 서로 동일한 물질을 포함할 수도 있고, 서로 상이한 물질을 포함할 수도 있다. Each of the first electrode layer (ECL1) and the second electrode layer (ECL2) may be made of metal or an alloy of metals. For example, the first electrode layer (ECL1) and the second electrode layer (ECL2) each include molybdenum (Mo), chromium (Cr), nickel (Ni), gold (Au), aluminum (Al), titanium (Ti), and platinum. It may be made of any one metal selected from (Pt), vanadium (V), tungsten (W), lead (Pd), copper (Cu), rhodium (Rh), and iridium (Ir) or an alloy of these metals. The first electrode layer ECL1 and the second electrode layer ECL2 may include the same material or different materials.

도 4c는 본 발명의 일 실시예에 따른 발광 소자의 단면도이다. Figure 4c is a cross-sectional view of a light-emitting device according to an embodiment of the present invention.

도 4c를 참조하면, 발광 소자(EDb)는 도 4a의 발광 소자(ED)와 비교하였을 때, 절연막(IL)을 더 포함할 수 있다. 예를 들어, 발광 소자(EDb)는 코어-쉘 구조일 수 있다. Referring to FIG. 4C, the light emitting device EDb may further include an insulating layer IL when compared to the light emitting device ED of FIG. 4A. For example, the light emitting device EDb may have a core-shell structure.

절연막(IL)은 n형 반도체층(SCN), p형 반도체층(SCP), 및 활성층(AL)을 커버하며, n형 반도체층(SCN), p형 반도체층(SCP), 및 활성층(AL)의 외부면을 보호할 수 있다. 본 발명의 다른 일 실시예에서, 절연막(IL)은 활성층(AL)만을 커버할 수도 있다. The insulating film (IL) covers the n-type semiconductor layer (SCN), the p-type semiconductor layer (SCP), and the active layer (AL). ) can protect the outer surface of the. In another embodiment of the present invention, the insulating film IL may cover only the active layer AL.

도 4d는 본 발명의 일 실시예에 따른 발광 소자의 단면도이다. Figure 4D is a cross-sectional view of a light-emitting device according to an embodiment of the present invention.

도 4d를 참조하면, 발광 소자(EDc)는 도 4b의 발광 소자(EDa)와 비교하였을 때, 절연막(ILa)을 더 포함할 수 있다. Referring to FIG. 4D , the light emitting device EDc may further include an insulating layer ILa when compared to the light emitting device EDa of FIG. 4B.

절연막(ILa)은 n형 반도체층(SCN), p형 반도체층(SCP), 및 활성층(AL)을 커버하고, 제1 전극(EL1) 및 제2 전극(EL2)을 커버하지 않을 수 있다. 하지만, 본 발명의 다른 일 실시예에서, 절연막(ILa)은 제1 전극(EL1) 및 제2 전극(EL2) 중 적어도 일부를 커버하거나, 제1 전극(EL1) 및 제2 전극(EL2)을 모두 커버할 수도 있다. The insulating film ILa may cover the n-type semiconductor layer (SCN), the p-type semiconductor layer (SCP), and the active layer (AL), and may not cover the first electrode (EL1) and the second electrode (EL2). However, in another embodiment of the present invention, the insulating film ILa covers at least a portion of the first electrode EL1 and the second electrode EL2, or covers the first electrode EL1 and the second electrode EL2. You can also cover them all.

도 5는 본 발명의 일 실시예에 따른 표시 패널의 단면도를 도시한 단면도이고, 도 6은 본 발명의 일 실시예에 따른 표시 패널의 일부 구성을 도시한 평면도이다. 용이한 설명을 위해, 도 5 및 도 6에는 일 화소와 대응되는 영역들을 도시하였고, 일부 구성들은 생략하여 도시되었다.FIG. 5 is a cross-sectional view showing a cross-section of a display panel according to an embodiment of the present invention, and FIG. 6 is a plan view showing a partial configuration of a display panel according to an embodiment of the present invention. For ease of explanation, FIGS. 5 and 6 illustrate areas corresponding to one pixel, and some components are omitted.

도 5 및 도 6을 참조하면, 제1 베이스층(BL1) 및 제2 베이스층(BL2)은 서로 마주할 수 있다. 제1 베이스층(BL1) 및 제2 베이스층(BL2) 각각은 실리콘 기판, 플라스틱 기판, 유리 기판, 절연 필름, 또는 복수의 절연층들을 포함하는 적층 구조체일 수 있다.Referring to FIGS. 5 and 6 , the first base layer BL1 and the second base layer BL2 may face each other. Each of the first base layer BL1 and the second base layer BL2 may be a silicon substrate, a plastic substrate, a glass substrate, an insulating film, or a laminated structure including a plurality of insulating layers.

제1 베이스층(BL1) 위에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL) 위에는 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)가 배치될 수 있다. A buffer layer (BFL) may be disposed on the first base layer (BL1). A first thin film transistor TR1 and a second thin film transistor TR2 may be disposed on the buffer layer BFL.

제1 박막 트랜지스터(TR1)는 제1 제어 전극(CE1), 제1 입력 전극(IE1), 제1 출력 전극(OE1), 및 제1 반도체 패턴(SP1)을 포함할 수 있다. 제2 박막 트랜지스터(TR2)는 제2 제어 전극(CE2), 제2 입력 전극(IE2), 제2 출력 전극(OE2), 및 제2 반도체 패턴(SP2)을 포함할 수 있다.The first thin film transistor TR1 may include a first control electrode CE1, a first input electrode IE1, a first output electrode OE1, and a first semiconductor pattern SP1. The second thin film transistor TR2 may include a second control electrode (CE2), a second input electrode (IE2), a second output electrode (OE2), and a second semiconductor pattern (SP2).

제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)은 버퍼층(BFL) 위에 배치될 수 있다. 버퍼층(BFL)은 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)에 개질된 표면을 제공할 수 있다. 이 경우, 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)은 제1 베이스층(BL1) 위에 직접 형성될 때보다 버퍼층(BFL)에 대해 높은 접착력을 가질 수 있다. 또는, 버퍼층(BFL)은 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2) 각각의 하면을 보호하는 배리어층일 수 있다. 이 경우, 버퍼층(BFL)은 제1 베이스층(BL1) 자체 또는 제1 베이스층(BL1)을 통해 유입되는 오염이나 습기 등이 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)으로 침투되는 것을 차단할 수 있다. The first semiconductor pattern SP1 and the second semiconductor pattern SP2 may be disposed on the buffer layer BFL. The buffer layer BFL may provide a modified surface to the first semiconductor pattern SP1 and the second semiconductor pattern SP2. In this case, the first semiconductor pattern SP1 and the second semiconductor pattern SP2 may have higher adhesion to the buffer layer BFL than when formed directly on the first base layer BL1. Alternatively, the buffer layer BFL may be a barrier layer that protects the lower surfaces of each of the first semiconductor pattern SP1 and the second semiconductor pattern SP2. In this case, the buffer layer (BFL) is the first base layer (BL1) itself or contamination or moisture flowing through the first base layer (BL1) penetrates into the first semiconductor pattern (SP1) and the second semiconductor pattern (SP2). You can block it from happening.

제1 절연층(L1)은 버퍼층(BFL) 위에 배치되며, 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)을 커버할 수 있다. 제1 절연층(L1)은 무기 물질을 포함할 수 있다. 상기 무기 물질은 예를 들어 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 실리콘 옥사이드, 티타늄옥사이드, 또는 알루미늄옥사이드 일 수 있으나, 이에 제한되는 것은 아니다.The first insulating layer L1 is disposed on the buffer layer BFL and may cover the first semiconductor pattern SP1 and the second semiconductor pattern SP2. The first insulating layer L1 may include an inorganic material. The inorganic material may be, for example, silicon nitride, silicon oxy nitride, silicon oxide, titanium oxide, or aluminum oxide, but is not limited thereto.

제1 절연층(L1) 위에는 제1 제어 전극(CE1) 및 제2 제어 전극(CE2)이 배치될 수 있다. 제2 절연층(L2)은 제1 절연층(L1) 위에 배치되며, 제1 제어 전극(CE1) 및 제2 제어 전극(CE2)을 커버할 수 있다. 제2 절연층(L2)은 무기 물질을 포함할 수 있다. A first control electrode (CE1) and a second control electrode (CE2) may be disposed on the first insulating layer (L1). The second insulating layer (L2) is disposed on the first insulating layer (L1) and may cover the first control electrode (CE1) and the second control electrode (CE2). The second insulating layer L2 may include an inorganic material.

커패시터(CAP, 도 3 참조)는 제1 캡 전극(미도시) 및 제2 캡 전극(CPa)을 포함할 수 있다. 예를 들어, 상기 제1 캡 전극은 제2 제어 전극(CE2)으로부터 분기될 수 있고, 제2 캡 전극(CPa)은 제2 절연층(L2) 위에 배치될 수 있다. The capacitor (CAP, see FIG. 3) may include a first cap electrode (not shown) and a second cap electrode (CPa). For example, the first cap electrode may be branched from the second control electrode CE2, and the second cap electrode CPa may be disposed on the second insulating layer L2.

제3 절연층(L3)은 제2 절연층(L2) 위에 배치되며, 제2 캡 전극(CPa)을 커버한다. 제1 입력 전극(IE1), 제1 출력 전극(OE1), 제2 입력 전극(IE2), 및 제2 출력 전극(OE2)은 제3 절연층(L3) 위에 배치될 수 있다. 제1 입력 전극(IE1) 및 제1 출력 전극(OE1)은 제1 내지 제3 절연층들(L1, L2, L3)을 관통하는 관통홀들을 통해 제1 반도체 패턴(SP1)과 연결될 수 있다. 제2 입력 전극(IE2), 및 제2 출력 전극(OE2)은 제1 내지 제3 절연층들(L1, L2, L3)을 관통하는 관통홀들을 통해 제2 반도체 패턴(SP2)과 연결될 수 있다. 제3 절연층(L3) 위에는 제1 입력 전극(IE1), 제1 출력 전극(OE1), 제2 입력 전극(IE2), 및 제2 출력 전극(OE2)뿐만 아니라, 신호 배선들, 예를 들어, 스캔 라인들 또는 데이터 라인들 중 각각의 적어도 일부가 배치될 수 있다.The third insulating layer L3 is disposed on the second insulating layer L2 and covers the second cap electrode CPa. The first input electrode (IE1), the first output electrode (OE1), the second input electrode (IE2), and the second output electrode (OE2) may be disposed on the third insulating layer (L3). The first input electrode IE1 and the first output electrode OE1 may be connected to the first semiconductor pattern SP1 through through holes penetrating the first to third insulating layers L1, L2, and L3. The second input electrode IE2 and the second output electrode OE2 may be connected to the second semiconductor pattern SP2 through through holes penetrating the first to third insulating layers L1, L2, and L3. . On the third insulating layer L3, there are a first input electrode (IE1), a first output electrode (OE1), a second input electrode (IE2), and a second output electrode (OE2), as well as signal wires, for example , at least a portion of each of the scan lines or data lines may be disposed.

제4 절연층(L4)은 제3 절연층(L3) 위에 배치되며, 제1 입력 전극(IE1), 제1 출력 전극(OE1), 제2 입력 전극(IE2), 및 제2 출력 전극(OE2)을 커버할 수 있다. 제4 절연층(L4)은 단일의 층 또는 복수의 층일 수 있고, 제4 절연층(L4)은 유기 물질 및/또는 무기 물질을 포함할 수 있다.The fourth insulating layer (L4) is disposed on the third insulating layer (L3), and includes a first input electrode (IE1), a first output electrode (OE1), a second input electrode (IE2), and a second output electrode (OE2). ) can be covered. The fourth insulating layer L4 may be a single layer or multiple layers, and the fourth insulating layer L4 may include an organic material and/or an inorganic material.

제4 절연층(L4) 위에는 연결 전극(CNE)이 배치될 수 있다. 제4 절연층(L4) 위에는 연결 전극(CNE)뿐만 아니라, 신호 배선들, 예를 들어, 스캔 라인들 또는 데이터 라인들 각각의 적어도 다른 일부가 배치될 수 있다. 연결 전극(CNE)은 제2 출력 전극(OE2)과 연결될 수 있다. A connection electrode (CNE) may be disposed on the fourth insulating layer (L4). On the fourth insulating layer L4, not only the connection electrode CNE but also at least some other portions of signal wires, for example, scan lines or data lines, may be disposed. The connection electrode CNE may be connected to the second output electrode OE2.

제5 절연층(L5)은 제4 절연층(L4) 위에 배치되며, 연결 전극(CNE)을 커버할 수 있다. 제5 절연층(L5)은 유기물을 포함할 수 있다. 제5 절연층(L5)은 아래에 배치된 화소 회로(PXC, 도 3 참조)를 커버하며, 평탄면을 제공할 수 있다. The fifth insulating layer L5 is disposed on the fourth insulating layer L4 and may cover the connection electrode CNE. The fifth insulating layer L5 may include an organic material. The fifth insulating layer L5 covers the pixel circuit (PXC, see FIG. 3) disposed below and can provide a flat surface.

제5 절연층(L5) 상에는 식각 방지막(ES)이 배치된다. 식각 방지막(ES)은 컨택홀이 형성된 위치를 제외하고, 제5 절연층(L5)이 형성된 제1 베이스층(BL1) 상에 전면적으로 배치될 수 있다. An etch prevention layer (ES) is disposed on the fifth insulating layer (L5). The etch prevention layer ES may be disposed entirely on the first base layer BL1 on which the fifth insulating layer L5 is formed, excluding the location where the contact hole is formed.

식각 방지막(ES)은 상부에 배치되는 발광 소자(ED)에 평탄면을 제공할 수 있다. 식각 방지막(ES)은 다양한 절연 물질을 포함할 수 있고, 본 발명의 실시예에서, 실리콘 산화물을 포함할 수 있다. The etch prevention layer (ES) may provide a flat surface to the light emitting device (ED) disposed on the top. The etch prevention layer (ES) may include various insulating materials, and in an embodiment of the present invention, may include silicon oxide.

식각 방지막(ES) 상에 가이드층(GC)이 배치될 수 있다. 가이드층(GC)은 제1 가이드층(GC1) 및 제2 가이드층(GC2)을 포함할 수 있다. 제1 가이드층(GC1) 및 제2 가이드층(GC2) 각각은 제1 방향(DR1)으로 연장될 수 있다. 제1 가이드층(GC1) 및 제2 가이드층(GC2)은 제2 방향(DR2)으로 서로 이격될 수 있다. A guide layer (GC) may be disposed on the etch prevention layer (ES). The guide layer GC may include a first guide layer GC1 and a second guide layer GC2. Each of the first guide layer GC1 and the second guide layer GC2 may extend in the first direction DR1. The first guide layer GC1 and the second guide layer GC2 may be spaced apart from each other in the second direction DR2.

제1 가이드층(GC1) 및 제2 가이드층(GC2) 사이에는 안착홈(RV)이 정의될 수 있다. A seating groove RV may be defined between the first guide layer GC1 and the second guide layer GC2.

제1 가이드층(GC1) 및 제2 가이드층(GC2)은 동일한 물질을 포함할 수 있다. 제1 가이드층(GC1) 및 제2 가이드층(GC2)은 다양한 절연 물질을 포함할 수 있고, 본 발명의 실시예에서, 실리콘 질화물을 포함할 수 있다. The first guide layer GC1 and the second guide layer GC2 may include the same material. The first guide layer GC1 and the second guide layer GC2 may include various insulating materials, and in an embodiment of the present invention, may include silicon nitride.

본 발명의 실시예에서, 제1 가이드층(GC1) 및 제2 가이드층(GC2) 각각을 이루는 물질의 식각 속도는 식각 방지막(ES)을 이루는 물질의 식각 속도 보다 빠르다. 식각 방지막(ES)을 이루는 물질과 제1 가이드층(GC1) 및 제2 가이드층(GC2) 각각을 이루는 물질은 1:N의 식각 선택비를 가질 수 있다. 이때, N은 2 이상일 수 있다. In an embodiment of the present invention, the etching speed of the material forming the first guide layer GC1 and the second guide layer GC2 is faster than the etching speed of the material forming the etch prevention layer ES. The material forming the etch prevention layer ES and the material forming each of the first guide layer GC1 and the second guide layer GC2 may have an etch selectivity of 1:N. At this time, N may be 2 or more.

가이드층(GC) 상에는 제1 격벽부(BR1) 및 제2 격벽부(BR2)가 배치된다. 제1 격벽부(BR1) 및 제2 격벽부(BR2) 각각은 제1 방향(DR1)으로 연장될 수 있다. 제2 격벽부(BR2)는 제1 격벽부(BR1)로부터 제2 방향(DR2)으로 이격될 수 있다. 제1 격벽부(BR1) 및 제2 격벽부(BR2)는 동일한 물질을 포함할 수 있다. 예를 들어, 제1 격벽부(BR1) 및 제2 격벽부(BR2)는 유기 물질을 포함할 수 있다. The first and second partition walls BR1 and BR2 are disposed on the guide layer GC. Each of the first and second partition walls BR1 and BR2 may extend in the first direction DR1. The second partition wall BR2 may be spaced apart from the first partition BR1 in the second direction DR2. The first partition BR1 and the second partition BR2 may include the same material. For example, the first and second partition walls BR1 and BR2 may include an organic material.

제1 격벽부(BR1)는 제1 가이드층(GC1) 보다 제2 방향(DR2)으로 작은 폭을 가질 수 있다. 또한, 제2 격벽부(BR2)는 제2 가이드층(GC2) 보다 제2 방향(DR2)으로 작은 폭을 가질 수 있다. The first partition BR1 may have a smaller width in the second direction DR2 than the first guide layer GC1. Additionally, the second partition BR2 may have a smaller width in the second direction DR2 than the second guide layer GC2.

제1 전극(E1)은 제1 가이드층(GC1) 및 제1 격벽부(BR1) 위에 배치되고, 제2 전극(E2)은 제2 가이드층(GC2) 및 제2 격벽부(BR2) 위에 배치될 수 있다. 제1 전극(E1)은 제1 방향(DR1)으로 연장되며, 제1 가이드층(GC1) 및 제1 격벽부(BR1)를 커버하고, 제2 전극(E2)은 제1 방향(DR1)으로 연장되며, 제2 가이드층(GC2) 및 제2 격벽부(BR2)를 커버할 수 있다. 제1 전극(E1)과 제5 절연층(L5) 사이에는 식각 방지막(ES), 제1 가이드층(GC1), 및 제1 격벽부(BR1)가 배치되고, 제2 전극(E2)과 제5 절연층(L5) 사이에는 식각 방지막(ES), 제2 가이드층(GC2), 및 제2 격벽부(BR2)가 배치될 수 있다.The first electrode E1 is disposed on the first guide layer GC1 and the first barrier rib portion BR1, and the second electrode E2 is disposed on the second guide layer GC2 and the second barrier rib portion BR2. It can be. The first electrode E1 extends in the first direction DR1 and covers the first guide layer GC1 and the first partition BR1, and the second electrode E2 extends in the first direction DR1. It extends and may cover the second guide layer (GC2) and the second partition wall portion (BR2). An etch prevention layer (ES), a first guide layer (GC1), and a first partition wall (BR1) are disposed between the first electrode (E1) and the fifth insulating layer (L5), and the second electrode (E2) and the 5 An etch prevention layer (ES), a second guide layer (GC2), and a second barrier rib portion (BR2) may be disposed between the insulating layer (L5).

식각 방지막(ES), 제1 가이드층(GC1), 및 제5 절연층(L5)에는 관통홀이 제공되고, 상기 관통홀에 의해 연결 전극(CNE)이 노출될 수 있다. 제1 전극(E1)은 노출된 연결 전극(CNE)에 전기적으로 연결될 수 있다. 제2 전극(E2)은 도시되지 않았으나, 제2 전원 라인(PL2, 도 3 참조)에 전기적으로 연결될 수 있다. 즉, 제2 전극(E2)에는 제2 전원전압(ELVSS, 도 3 참조)이 제공될 수 있다.A through hole is provided in the etch prevention layer (ES), the first guide layer (GC1), and the fifth insulating layer (L5), and the connection electrode (CNE) may be exposed through the through hole. The first electrode E1 may be electrically connected to the exposed connection electrode CNE. The second electrode E2 is not shown, but may be electrically connected to the second power line PL2 (see FIG. 3). That is, the second power voltage ELVSS (see FIG. 3) may be provided to the second electrode E2.

제1 전극(E1)은 제1 반사 전극(RFE1) 및 제1 캡핑 전극(CPE1)을 포함할 수 있고, 제2 전극(E2)은 제2 반사 전극(RFE2) 및 제2 캡핑 전극(CPE2)을 포함할 수 있다. The first electrode (E1) may include a first reflecting electrode (RFE1) and a first capping electrode (CPE1), and the second electrode (E2) may include a second reflecting electrode (RFE2) and a second capping electrode (CPE2). may include.

제1 반사 전극(RFE1) 및 제2 반사 전극(RFE2) 각각은 반사성 물질을 포함할 수 있다. 제1 반사 전극(RFE1) 및 제2 반사 전극(RFE2) 각각은 단층 구조를 가질 수도 있고, 복수의 적층 구조를 가질 수도 있다. 예를 들어, 제1 반사 전극(RFE1) 및 제2 반사 전극(RFE2) 각각은 인듐주석 산화물(ITO), 은(Ag), 및 인듐주석 산화물(ITO)이 순차적으로 적층된 구조를 가질 수 있다. Each of the first reflective electrode (RFE1) and the second reflective electrode (RFE2) may include a reflective material. Each of the first reflective electrode (RFE1) and the second reflective electrode (RFE2) may have a single-layer structure or a plurality of stacked structures. For example, each of the first reflective electrode (RFE1) and the second reflective electrode (RFE2) may have a structure in which indium tin oxide (ITO), silver (Ag), and indium tin oxide (ITO) are sequentially stacked. .

제1 캡핑 전극(CPE1)은 제1 반사 전극(RFE1)을 캡핑하고, 제2 캡핑 전극(CPE2)은 제2 반사 전극(RFE2)을 캡핑할 수 있다. 예를 들어, 제1 캡핑 전극(CPE1) 및 제2 캡핑 전극(CPE2) 각각은 인듐아연 산화물(IZO), 인듐주석 산화물(ITO), 인듐갈륨 산화물(IGO), 인듐아연갈륨 산화물(IGZO), 및 이들의 혼합물/화합물 중 적어도 어느 하나를 포함할 수 있다.The first capping electrode CPE1 may cap the first reflective electrode RFE1, and the second capping electrode CPE2 may cap the second reflective electrode RFE2. For example, the first capping electrode (CPE1) and the second capping electrode (CPE2) each include indium zinc oxide (IZO), indium tin oxide (ITO), indium gallium oxide (IGO), indium zinc gallium oxide (IGZO), and mixtures/compounds thereof.

평면상에서 제1 캡핑 전극(CPE1)은 제1 가이드층(GC1)을 커버하고, 제2 캡핑 전극(CPE2)은 제2 가이드층(GC2)을 커버할 수 있다. 제1 캡핑 전극(CPE1)과 제1 가이드층(GC1)은 동일한 감광 패턴을 사용하여 형성되고, 제2 캡핑 전극(CPE2)과 제2 가이드층(GC2)은 동일한 감광 패턴을 사용하여 형성될 수 있다. 평면상에서 제1 캡핑 전극(CPE1)과 제1 가이드층(GC1)의 외곽 에지는 실질적으로 동일할 수 있다. 이때, “실질적으로 동일하다”는 의미는 외곽 에지의 대략적인 형상이 동일하고, 식각 공정의 공정상 오차등에 의해 경계 일부가 달라지는 경우를 포함한다. In plan view, the first capping electrode CPE1 may cover the first guide layer GC1, and the second capping electrode CPE2 may cover the second guide layer GC2. The first capping electrode (CPE1) and the first guide layer (GC1) may be formed using the same photosensitive pattern, and the second capping electrode (CPE2) and the second guide layer (GC2) may be formed using the same photosensitive pattern. there is. The outer edges of the first capping electrode CPE1 and the first guide layer GC1 may be substantially the same in plan view. At this time, the meaning of “substantially the same” includes cases where the approximate shape of the outer edge is the same and part of the boundary is different due to errors in the etching process.

다만, 이에 제한되는 것은 아니고, 제1 캡핑 전극(CPE1)의 물질과 제1 가이드층(GC1)의 물질이 상이함에 따라 식각 정도가 상이할 수 있고, 평면상에서 제1 캡핑 전극(CPE1)과 제1 가이드층(GC1)의 외곽 에지는 소정의 마진을 두고 기하학적으로 닮은 형상을 가질 수 있다. 마찬가지로, 제2 캡핑 전극(CPE2)과 제2 가이드층(GC2)의 외곽 에지는 실질적으로 동일하거나, 소정의 마진을 두고 기하학적으로 닮은 형상을 가질 수 있다. However, it is not limited to this, and the degree of etching may be different depending on the material of the first capping electrode (CPE1) and the material of the first guide layer (GC1). 1 The outer edge of the guide layer GC1 may have a geometrically similar shape with a predetermined margin. Likewise, the outer edges of the second capping electrode CPE2 and the second guide layer GC2 may be substantially the same or may have geometrically similar shapes with a predetermined margin.

식각 방지막(ES) 상에는 발광 소자(ED)가 배치될 수 있다. 발광 소자(ED)는 식각 방지막(ES)의 상면과 접촉할 수 있다. 발광 소자(ED)는 복수로 제공될 수 있고, 복수로 제공된 발광 소자들은 병렬로 연결될 수 있다. A light emitting device (ED) may be disposed on the anti-etching layer (ES). The light emitting device (ED) may contact the top surface of the etch prevention layer (ES). A plurality of light emitting devices (ED) may be provided, and the plurality of light emitting devices may be connected in parallel.

발광 소자(ED)는 제1 가이드층(GC1) 및 제2 가이드층(GC2) 사이에 정의된 안착홈(RV) 내에 배치될 수 있다. 따라서, 발광 소자(ED)는 제1 전극(E1) 및 제2 전극(E2) 사이의 영역에 안정적으로 배치될 수 있다. 따라서, 발광 소자(ED)가 유효 정렬될 확률이 높아질 수 있고, 그에 따라 제품 수율 및 제품 신뢰성이 향상될 수 있다.The light emitting device ED may be disposed in the seating groove RV defined between the first guide layer GC1 and the second guide layer GC2. Accordingly, the light emitting element ED can be stably disposed in the area between the first electrode E1 and the second electrode E2. Accordingly, the probability that the light emitting element (ED) is effectively aligned may increase, and thus product yield and product reliability may be improved.

또한, 발광 소자(ED)는 안착홈(RV) 내에서 인가된 전계에 의해 정렬되므로, 안착홈(RV) 외부에 배치되지 않을 수 있다. 따라서, 제1 전극(E1) 및 제2 전극(E2) 사이의 영역이 아닌 의도하지 않은 영역에서 발광 소자(ED)에 의해 배선들이 쇼트되는 문제를 미연에 방지할 수 있다.Additionally, since the light emitting element ED is aligned by an electric field applied within the seating groove RV, it may not be disposed outside the seating groove RV. Accordingly, it is possible to prevent the problem of wires being short-circuited by the light emitting device ED in an unintended area other than the area between the first electrode E1 and the second electrode E2.

발광 소자(ED)는 제2 방향(DR2)으로 제1 전극(E1)과 제2 전극(E2) 사이에 배치될 수 있다. 즉, 제3 방향(DR3)에서 바라볼 때, 발광 소자(ED)는 제1 전극(E1) 및 제2 전극(E2)과 중첩하지 않을 수 있다. 다시 말해, 제2 방향(DR2)으로 제1 전극(E1)과 제2 전극(E2) 사이의 거리(W1)보다 발광 소자(ED)의 길이(W2)가 더 작을 수 있다. The light emitting device ED may be disposed between the first electrode E1 and the second electrode E2 in the second direction DR2. That is, when viewed from the third direction DR3, the light emitting device ED may not overlap the first electrode E1 and the second electrode E2. In other words, the length W2 of the light emitting device ED may be smaller than the distance W1 between the first electrode E1 and the second electrode E2 in the second direction DR2.

제1 가이드층(GC1) 및 제2 가이드층(GC2) 각각의 두께(H1)는 발광 소자(ED)의 두께(H2) 보다 같거나 작을 수 있다. 제1 가이드층(GC1) 및 제2 가이드층(GC2) 각각의 두께는 1.5 um 이하일 수 있다. The thickness H1 of each of the first guide layer GC1 and the second guide layer GC2 may be equal to or smaller than the thickness H2 of the light emitting device ED. The thickness of each of the first guide layer (GC1) and the second guide layer (GC2) may be 1.5 um or less.

따라서, 발광 소자(ED)는 제2 방향으로 서로 마주하는 제1 전극(E1)의 일단(EG1) 및 제2 전극(E2)의 일단(EG2) 사이에 배치될 수 있다. 또한, 발광 소자(ED)는 제1 전극(E1)의 일단(EG1) 및 제2 전극(EG2)의 일단과 제2 방향(DR2)으로 중첩할 수 있다. 또한, 제3 방향(DR3)에서 바라볼 때, 발광 소자(ED)는 제1 전극(E1)의 일단(EG1) 및 제2 전극(E2)의 일단(EG2)과 비중첩할 수 있다. Accordingly, the light emitting element ED may be disposed between one end EG1 of the first electrode E1 and one end EG2 of the second electrode E2 that face each other in the second direction. Additionally, the light emitting device ED may overlap one end EG1 of the first electrode E1 and one end of the second electrode EG2 in the second direction DR2. Additionally, when viewed from the third direction DR3, the light emitting device ED may not overlap one end EG1 of the first electrode E1 and one end EG2 of the second electrode E2.

발광 소자(ED) 위에는 제6 절연층(L6, 또는 절연 패턴)이 배치될 수 있다. 제6 절연층(L6)은 발광 소자(ED)의 상면의 적어도 일부를 커버할 수 있다. A sixth insulating layer (L6, or insulating pattern) may be disposed on the light emitting device ED. The sixth insulating layer L6 may cover at least a portion of the top surface of the light emitting device ED.

발광 소자(ED)는 제1 연결 전극(CNE1)에 의해 제1 전극(E1)과 전기적으로 연결되고, 제2 연결 전극(CNE2)에 의해 제2 전극(E2)과 전기적으로 연결될 수 있다.The light emitting device ED may be electrically connected to the first electrode E1 through the first connection electrode CNE1 and may be electrically connected to the second electrode E2 through the second connection electrode CNE2.

제2 연결 전극(CNE2)은 발광 소자(ED) 및 제2 전극(E2) 위에 배치될 수 있다. 제2 연결 전극(CNE2) 위에는 제7 절연층(L7)이 배치될 수 있다. 제1 연결 전극(CNE1)은 발광 소자(ED) 및 제1 전극(E1) 위에 배치될 수 있다. 발광 소자(ED)의 길이가 수백 마이크로 미터 이하이더라도, 제2 연결 전극(CNE2)과 제1 연결 전극(CNE1)은 제7 절연층(L7)에 의해 서로 직접 접촉되지 않을 수 있다. 다만, 이는 본 발명의 일 실시예일뿐, 본 발명의 다른 일 실시예에서, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 동일한 공정을 통해 동시에 형성될 수도 있다. 이 실시예에서, 제7 절연층(L7)은 생략될 수 있다. The second connection electrode CNE2 may be disposed on the light emitting element ED and the second electrode E2. A seventh insulating layer L7 may be disposed on the second connection electrode CNE2. The first connection electrode CNE1 may be disposed on the light emitting element ED and the first electrode E1. Even if the length of the light emitting element ED is several hundred micrometers or less, the second connection electrode CNE2 and the first connection electrode CNE1 may not be in direct contact with each other due to the seventh insulating layer L7. However, this is only an embodiment of the present invention, and in another embodiment of the present invention, the first connection electrode (CNE1) and the second connection electrode (CNE2) may be formed simultaneously through the same process. In this embodiment, the seventh insulating layer L7 may be omitted.

제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)은 도전 물질을 포함할 수 있다. 예를 들어, 상기 도전 물질은 인듐아연 산화물(IZO), 인듐주석 산화물(ITO), 인듐갈륨 산화물(IGO), 인듐아연갈륨 산화물(IGZO), 및 이들의 혼합물/화합물 중 적어도 어느 하나를 포함할 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 상기 도전 물질은 금속 물질일 수 있고, 상기 금속 물질은 예컨대, 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다.The first connection electrode (CNE1) and the second connection electrode (CNE2) may include a conductive material. For example, the conductive material may include at least one of indium zinc oxide (IZO), indium tin oxide (ITO), indium gallium oxide (IGO), indium zinc gallium oxide (IGZO), and mixtures/compounds thereof. You can. However, the present invention is not limited thereto. For example, the conductive material may be a metallic material, and the metallic material may include, for example, molybdenum, silver, titanium, copper, aluminum, or an alloy thereof.

제1 연결 전극(CNE1) 및 제7 절연층(L7) 위에는 제8 절연층(L8)이 배치될 수 있다. 제8 절연층(L8)은 봉지층일 수 있다. An eighth insulating layer L8 may be disposed on the first connection electrode CNE1 and the seventh insulating layer L7. The eighth insulating layer L8 may be an encapsulation layer.

제1 베이스층(BL1)과 마주하는 제2 베이스층(BL2)의 일 면에는 차광층(BM)이 배치될 수 있다. 차광층(BM)에는 개구부가 제공되고, 파장 변환부(CL)는 개구부를 커버할 수 있다. 개구부에 의해 노출된 영역은 화소 발광 영역(PXA)에 대응될 수 있다. A light blocking layer (BM) may be disposed on one side of the second base layer (BL2) facing the first base layer (BL1). An opening is provided in the light blocking layer (BM), and the wavelength conversion unit (CL) may cover the opening. The area exposed by the opening may correspond to the pixel emission area (PXA).

파장 변환부(CL)는 발광체를 포함할 수 있다. 예를 들어, 발광체는 발광 소자(ED)에서 제공되는 제1 광을 흡수하여, 제1 광의 파장을 변환하여 제1 광과 상이한 색의 제2 색 광을 방출할 수 있다. 상기 발광체는 예를 들어, 양자점일 수 있다. 상기 제1 광은 청색 광일 수 있고, 상기 제2 색 광은 녹색 광 또는 적색 광일 수 있다. 다만, 이는 예시적인 것으로 본 발명이 이에 제한되는 것은 아니다. 또한, 본 발명의 다른 일 실시예에서, 파장 변환부(CL)는 컬러 필터로 치환될 수 있다. 상기 컬러 필터는 특정 파장의 광을 흡수하여 색을 구현할 수 있다. 본 발명의 또 다른 일 실시예에서, 파장 변환부(CL)는 생략될 수도 있다. 이 경우, 발광 소자(ED)는 청색 광, 녹색 광 또는 적색 광을 방출할 수 있다. The wavelength converter CL may include a light emitter. For example, the light emitting body may absorb the first light provided from the light emitting element ED, convert the wavelength of the first light, and emit a second color light of a different color from the first light. For example, the light emitting body may be a quantum dot. The first color light may be blue light, and the second color light may be green light or red light. However, this is an example and the present invention is not limited thereto. Additionally, in another embodiment of the present invention, the wavelength converter CL may be replaced with a color filter. The color filter can realize color by absorbing light of a specific wavelength. In another embodiment of the present invention, the wavelength converter CL may be omitted. In this case, the light emitting element ED may emit blue light, green light, or red light.

파장 변환부(CL)와 제8 절연층(L8) 사이에는 제9 절연층(L9)이 배치될 수 있다. 예를 들어, 제9 절연층(L9)에 의해 화소 회로(PXC, 도 3 참조) 및 발광 소자(ED)가 배치된 제1 베이스층(BL1)과 파장 변환부(CL) 및 차광층(BM)이 배치된 제2 베이스층(BL2)이 결합될 수 있다. 예를 들어, 제9 절연층(L9)은 광학투명접착필름(Optically Clear Adhesive film), 광학투명접착수지(Optically Clear Resin) 또는 감압접착필름(Pressure Sensitive Adhesive film)일 수 있다. 다만, 이는 일 예로 도시한 것일 뿐, 본 발명의 다른 일 실시예에서, 제9 절연층(L9)은 생략될 수도 있다.A ninth insulating layer (L9) may be disposed between the wavelength converter (CL) and the eighth insulating layer (L8). For example, a first base layer (BL1) on which a pixel circuit (PXC, see FIG. 3) and a light emitting element (ED) are disposed by the ninth insulating layer (L9), a wavelength converter (CL), and a light blocking layer (BM) ) may be combined with the second base layer BL2. For example, the ninth insulating layer L9 may be an optically clear adhesive film, an optically clear adhesive resin, or a pressure sensitive adhesive film. However, this is only shown as an example, and in another embodiment of the present invention, the ninth insulating layer L9 may be omitted.

도 7a 내지 도 7g는 본 발명의 실시예에 따른 표시 장치를 제조하는 단계를 순차적으로 도시한 단면도들이다. 이하, 도 7a 내지 도 7g를 참조하여, 본 발명의 실시예에 따른 표시 장치의 제조 방법을 설명한다. 7A to 7G are cross-sectional views sequentially showing steps in manufacturing a display device according to an embodiment of the present invention. Hereinafter, a method of manufacturing a display device according to an embodiment of the present invention will be described with reference to FIGS. 7A to 7G.

도 7a를 참조하면, 제1 베이스층(BL1)을 준비한다. 별도로 도시되지 않았으나, 제조 공정에 있어서 제1 베이스층(BL1)은 작업 기판(미도시) 상에 배치될 수 있다. 표시 패널이 제조된 이후 작업 기판은 제거될 수 있다.Referring to FIG. 7A, a first base layer BL1 is prepared. Although not separately shown, in the manufacturing process, the first base layer BL1 may be disposed on a working substrate (not shown). The working substrate may be removed after the display panel is manufactured.

제1 베이스층(BL1) 위에 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 포함하는 화소 회로(PXC, 도 3 참조)를 형성한다. 화소 회로(PXC)를 커버하는 제5 절연층(L5)을 형성한다. 제5 절연층(L5)은 유기물을 포함할 수 있다. 제5 절연층(L5)은 평탄면을 제공할 수 있다. A pixel circuit (PXC, see FIG. 3) including a first thin film transistor (TR1) and a second thin film transistor (TR2) is formed on the first base layer (BL1). A fifth insulating layer L5 covering the pixel circuit PXC is formed. The fifth insulating layer L5 may include an organic material. The fifth insulating layer L5 may provide a flat surface.

제5 절연층(L5) 상에 식각 방지막(ES)을 형성한다. 이후 식각 방지막(ES) 상에 가이드 절연층(GCL)을 형성한다. An etch prevention layer (ES) is formed on the fifth insulating layer (L5). Afterwards, a guide insulating layer (GCL) is formed on the anti-etching layer (ES).

가이드 절연층(GCL)을 이루는 물질의 식각 속도는 식각 방지막(ES)을 이루는 물질의 식각 속도 보다 빠르다. 식각 방지막(ES)을 이루는 물질과 가이드 절연층(GCL)을 이루는 물질은 1:N의 식각 선택비를 가질 수 있다. 이때, N은 2 이상일 수 있다. The etching speed of the material forming the guide insulating layer (GCL) is faster than the etching speed of the material forming the etch prevention layer (ES). The material forming the etch prevention layer (ES) and the material forming the guide insulating layer (GCL) may have an etch selectivity of 1:N. At this time, N may be 2 or more.

본 발명의 실시예에서, 식각 방지막(ES)은 실리콘 산화물로 형성되고, 가이드 절연층(GCL)은 실리콘 질화물로 형성될 수 있다. In an embodiment of the present invention, the etch prevention layer (ES) may be formed of silicon oxide, and the guide insulating layer (GCL) may be formed of silicon nitride.

이후, 가이드 절연층(GCL) 상에 제1 격벽부(BR1) 및 제2 격벽부(BR2)를 형성한다. 제1 격벽부(BR1) 및 제2 격벽부(BR2)는, 절연물질을 가이드 절연층(GCL) 상에 형성하고, 절연물질을 패터닝하여 형성할 수 있다. Afterwards, the first partition wall part BR1 and the second partition wall part BR2 are formed on the guide insulating layer GCL. The first partition BR1 and the second partition BR2 may be formed by forming an insulating material on the guide insulating layer GCL and patterning the insulating material.

이후, 도 7b를 참조하면, 가이드 절연층(GCL), 제1 격벽부(BR1), 및 제2 격벽부(BR2) 상에 제1 반사 전극(RFE1) 및 제2 반사 전극(RFE2)을 형성한다. 제1 반사 전극(RFE1) 및 제2 반사 전극(RFE2)은 가이드 절연층(GCL), 제1 격벽부(BR1), 및 제2 격벽부(BR2) 상에 도전 물질을 증착한 후, 패터닝하여 형성할 수 있다. 제1 반사 전극(RFE1) 및 제2 반사 전극(RFE2) 각각은 인듐주석 산화물(ITO), 은(Ag), 및 인듐주석 산화물(ITO)이 순차적으로 적층된 구조를 가질 수 있다. Thereafter, referring to FIG. 7B, a first reflective electrode (RFE1) and a second reflective electrode (RFE2) are formed on the guide insulating layer (GCL), the first barrier rib portion (BR1), and the second barrier rib portion (BR2). do. The first reflective electrode (RFE1) and the second reflective electrode (RFE2) are formed by depositing a conductive material on the guide insulating layer (GCL), the first barrier rib portion (BR1), and the second barrier rib portion (BR2) and then patterning the conductive material. can be formed. Each of the first reflective electrode (RFE1) and the second reflective electrode (RFE2) may have a structure in which indium tin oxide (ITO), silver (Ag), and indium tin oxide (ITO) are sequentially stacked.

이후, 도 7c를 참조하면, 제1 반사 전극(RFE1) 및 제2 반사 전극(RFE2) 상에 캡핑층(CFL)을 형성한다. 캡핑층(CFL)은 제1 반사 전극(RFE1) 및 제2 반사 전극(RFE2)이 형성된 가이드 절연층(GCL) 상에 전면적으로 형성될 수 있다. 캡핑층(CFL)은 인듐아연 산화물(IZO), 인듐주석 산화물(ITO), 인듐갈륨 산화물(IGO), 인듐아연갈륨 산화물(IGZO), 및 이들의 혼합물/화합물 중 적어도 어느 하나를 포함할 수 있다.Next, referring to FIG. 7C, a capping layer (CFL) is formed on the first reflective electrode (RFE1) and the second reflective electrode (RFE2). The capping layer (CFL) may be formed entirely on the guide insulating layer (GCL) on which the first reflective electrode (RFE1) and the second reflective electrode (RFE2) are formed. The capping layer (CFL) may include at least one of indium zinc oxide (IZO), indium tin oxide (ITO), indium gallium oxide (IGO), indium zinc gallium oxide (IGZO), and mixtures/compounds thereof. .

이후, 캡핑층(CFL) 상에 포토 레지스트 패턴(PRT)을 형성한다. 포토 레지스트 패턴(PRT)은 후술하는 제1 캡핑 전극(CPE1) 및 제2 캡핑 전극(CPE2)이 형성될 영역에 중첩하게 형성될 수 있다. 포토 레지스트 패턴(PRT)은 캡핑층(CFL) 상에 포토 레지스트 물질을 도포한 후 패터닝하여 형성될 수 있다. Afterwards, a photo resist pattern (PRT) is formed on the capping layer (CFL). The photo resist pattern (PRT) may be formed to overlap the area where the first capping electrode (CPE1) and the second capping electrode (CPE2), which will be described later, will be formed. The photoresist pattern (PRT) may be formed by applying a photoresist material on the capping layer (CFL) and then patterning it.

이후, 도 7d를 참조하면, 포토 레지스트 패턴(PRT)을 마스크로 사용하여 캡핑층(CFL)을 패터닝하여, 제1 캡핑 전극(CPE1) 및 제2 캠핑 전극(CPE2)을 형성한다. 이때, 캡핑층(CFL)은 습식식각 공정을 통해 패터닝될 수 있다. 도 7d 공정을 통해, 제1 반사 전극(RFE1) 및 제1 캡핑 전극(CPE1)을 포함하는 제1 전극(E1)이 형성되고, 제2 반사 전극(RFE2) 및 제2 캡핑 전극(CPE2)을 포함하는 제2 전극(E2)이 형성될 수 있다. Thereafter, referring to FIG. 7D , the capping layer (CFL) is patterned using the photo resist pattern (PRT) as a mask to form the first capping electrode (CPE1) and the second camping electrode (CPE2). At this time, the capping layer (CFL) may be patterned through a wet etching process. Through the process of FIG. 7D, the first electrode E1 including the first reflecting electrode (RFE1) and the first capping electrode (CPE1) is formed, and the second reflecting electrode (RFE2) and the second capping electrode (CPE2) are formed. A second electrode E2 containing

이후, 도 7e를 참조하면, 포토 레지스트 패턴(PRT)을 마스크로 사용하여 가이드 절연층(GCL)을 패터닝하여, 제1 가이드층(GC1) 및 제2 가이드층(GC2)을 형성한다. 이때, 가이드 절연층(GCL)은 건식식각 공정을 통해 패터닝될 수 있다.Next, referring to FIG. 7E, the guide insulating layer (GCL) is patterned using the photo resist pattern (PRT) as a mask to form the first guide layer (GC1) and the second guide layer (GC2). At this time, the guide insulating layer (GCL) may be patterned through a dry etching process.

가이드 절연층(GCL)과 식각 방지막(ES)은 식각 선택비가 상이하여, 가이드 절연층(GCL)만 식각되고, 식각 방지막(ES)은 식각되지 않을 수 있다. 제1 가이드층(GC1) 및 제2 가이드층(GC2)이 형성됨에 따라, 제1 가이드층(GC1) 및 제2 가이드층(GC2) 사이에 안착홈(RV)이 정의될 수 있다. The guide insulating layer (GCL) and the etch-stop layer (ES) may have different etch selectivity, so only the guide insulating layer (GCL) may be etched and the etch-stop layer (ES) may not be etched. As the first guide layer GC1 and the second guide layer GC2 are formed, a seating groove RV may be defined between the first guide layer GC1 and the second guide layer GC2.

도 7d를 참조하여 설명한 캡핑층(CFL)과 가이드 절연층(GCL)은 모두 포토 레지스트 패턴(PRT)을 마스크로 사용하여 패터닝될 수 있다. 따라서, 캡핑층(CFL)과 가이드 절연층(GCL)을 패터닝하기 위해 2개의 포토 레지스트 패턴을 형성하지 않아도 되므로, 공정이 단순화되고, 제조시간과 비용이 감소될 수 있다. Both the capping layer (CFL) and the guide insulating layer (GCL) described with reference to FIG. 7D can be patterned using the photo resist pattern (PRT) as a mask. Accordingly, since there is no need to form two photoresist patterns to pattern the capping layer (CFL) and the guide insulating layer (GCL), the process can be simplified and manufacturing time and cost can be reduced.

이후, 포토 레지스트 패턴(PRT)은 제거될 수 있다. Afterwards, the photo resist pattern (PRT) can be removed.

이후, 도 7f를 참조하면, 발광 소자(ED)가 포함된 잉크 또는 페이스트 등의 용매(SLT)를 제1 전극(E1) 및 제2 전극(E2) 상에 제공한다. 상기 용매(SLT)는 상온 또는 열에 의해 기화될 수 있는 물질일 수 있다. 발광 소자(ED)는 제1 가이드층(GC1) 및 제2 가이드층(GC2) 사이의 안착홈(RV)에 배치될 수 있다. Next, referring to FIG. 7F, a solvent (SLT) such as ink or paste containing the light emitting device (ED) is provided on the first electrode (E1) and the second electrode (E2). The solvent (SLT) may be a substance that can be vaporized at room temperature or by heat. The light emitting device ED may be disposed in the seating groove RV between the first guide layer GC1 and the second guide layer GC2.

발광 소자(ED)가 제1 전극(E1) 및 제2 전극(E2) 사이에 배치되지 않고, 제1 전극(E1) 및 제2 전극(E2) 사이의 영역이 아닌 의도하지 않은 영역에 배치되는 경우, 도전체로 기능하여, 서로 이격 설계된 배선들이 쇼트될 수 있다. 본 발명의 실시예에 따르면, 발광 소자(ED)는 제1 가이드층(GC1) 및 제2 가이드층(GC2)에 의해 안착홈(RV)에 배치되어, 제1 전극(E1) 및 제2 전극(E2) 사이의 영역에 안정적으로 배치될 수 있다. 따라서, 발광 소자(ED)가 유효 정렬될 확률이 높아질 수 있고, 그에 따라 제품 수율 및 제품 신뢰성이 향상될 수 있다. 또한, 제1 전극(E1) 및 제2 전극(E2) 사이의 영역이 아닌 의도하지 않은 영역에서 발광 소자(ED)에 의해 배선들이 쇼트되는 문제를 미연에 방지할 수 있다.The light emitting element (ED) is not disposed between the first electrode (E1) and the second electrode (E2), but is disposed in an unintended area other than the area between the first electrode (E1) and the second electrode (E2). In this case, as it functions as a conductor, wires designed to be spaced apart from each other may be short-circuited. According to an embodiment of the present invention, the light emitting element (ED) is disposed in the seating groove (RV) by the first guide layer (GC1) and the second guide layer (GC2), and the first electrode (E1) and the second electrode It can be stably placed in the area between (E2). Accordingly, the probability that the light emitting element (ED) is effectively aligned may increase, and thus product yield and product reliability may be improved. In addition, it is possible to prevent the problem of wires being short-circuited by the light emitting device ED in an unintended area other than the area between the first electrode E1 and the second electrode E2.

제1 전극(E1) 및 제2 전극(E2)에 전원을 인가하여, 제1 전극(E1)과 제2 전극(E2) 사이에 전기장을 형성한다. 상기 전기장에 의해 발광 소자(ED)에 쌍 극성이 유도되고, 발광 소자(ED)는 유전 영동 힘에 의해 제1 전극(E1) 및 제2 전극(E2) 사이에 정렬될 수 있다. 본 발명의 일 실시예에 따르면, 발광 소자(ED)는 안착홈(RV)에 제공된다. 따라서, 발광 소자가 제1 전극 및 제2 전극 상부에 배치되는 비교예에 비해, 본 발명의 실시예에 따른 발광 소자(ED)는 제2 방향(DR2)으로 제1 전극(E1)과 제2 전극(E2) 사이에 형성되는 전계의 영향을 더욱 강하게 받을 수 있다. 따라서, 본 발명의 실시예에 의하면, 발광 소자(ED)에 발생하는 유전 영동 힘이 더 커질 수 있고, 발광 소자(ED)의 정렬이 보다 용이할 수 있다. 따라서, 발광 소자(ED)가 유효 정렬될 확률이 높아질 수 있고, 그에 따라 제품 수율 및 제품 신뢰성이 향상될 수 있다. Power is applied to the first electrode (E1) and the second electrode (E2) to form an electric field between the first electrode (E1) and the second electrode (E2). The electric field induces dipolarity in the light emitting device ED, and the light emitting device ED can be aligned between the first electrode E1 and the second electrode E2 by the dielectrophoretic force. According to one embodiment of the present invention, the light emitting element (ED) is provided in the seating groove (RV). Therefore, compared to the comparative example in which the light-emitting device is disposed on the first and second electrodes, the light-emitting device ED according to the embodiment of the present invention is disposed on the first electrode E1 and the second electrode in the second direction DR2. It may be more strongly influenced by the electric field formed between the electrodes E2. Therefore, according to an embodiment of the present invention, the dielectrophoretic force generated in the light emitting device ED may be greater, and alignment of the light emitting device ED may be easier. Accordingly, the probability that the light emitting element (ED) is effectively aligned may increase, and thus product yield and product reliability may be improved.

이후, 도 7g를 참조하면, 발광 소자(ED) 상에 제6 절연층(L6), 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 제7 절연층(L7), 제8 절연층(L8)을 순차적으로 형성한다. 이로 인해, 제1 기판이 제조될 수 있다. Thereafter, referring to FIG. 7G, a sixth insulating layer (L6), a first connection electrode (CNE1), a second connection electrode (CNE2), a seventh insulating layer (L7), and an eighth insulating layer are formed on the light emitting device (ED). Layers L8 are formed sequentially. Because of this, the first substrate can be manufactured.

다음, 제2 베이스층(BL2)의 일 면에 차광층(BM)과 파장 변환부(CL)을 형성한다. 이로 인해, 제2 기판이 제조될 수 있다.Next, a light blocking layer (BM) and a wavelength conversion part (CL) are formed on one side of the second base layer (BL2). Because of this, a second substrate can be manufactured.

제1 기판과 제2 기판을 제9 절연층(L9)을 이용하여 접착할 수 있다. 다만, 이에 제한되는 것은 아니고, 제9 절연층(L9) 및 제2 베이스층(BL2)은 생략되고, 차광층(BM) 및 파장 변환부(CL)을 제1 기판에 포함하여 형성할 수 있다.The first substrate and the second substrate can be bonded using the ninth insulating layer (L9). However, it is not limited to this, and the ninth insulating layer (L9) and the second base layer (BL2) can be omitted, and the light blocking layer (BM) and the wavelength conversion part (CL) can be formed by including the first substrate. .

이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.Although the present invention has been described above with reference to preferred embodiments, those skilled in the art or have ordinary knowledge in the relevant technical field should not deviate from the spirit and technical scope of the present invention as set forth in the claims to be described later. It will be understood that the present invention can be modified and changed in various ways within the scope of the present invention. Therefore, the technical scope of the present invention should not be limited to what is described in the detailed description of the specification, but should be defined by the scope of the patent claims.

DD: 표시 장치 DP: 표시 패널
ED: 발광 소자 BR1: 제1 격벽부
BR2: 제2 격벽부 ES: 식각 방지막
GC1: 제1 가이드층 GC2: 제2 가이드층
E1: 제1 전극 E2: 제2 전극DD: display device DP: display panel
ED: light emitting element BR1: first partition part
BR2: Second partition ES: Anti-etching layer
GC1: first guide layer GC2: second guide layer
E1: first electrode E2: second electrode

Claims (20)

화소 회로;
상기 화소 회로를 커버하는 절연층;
상기 절연층 상에 배치된 식각 방지막;
상기 식각 방지막 상에 배치된 제1 가이드층;
상기 식각 방지막 상에 배치되고, 상기 제1 가이드층과 이격된 제2 가이드층;
상기 제1 가이드층 상에 배치되고, 상기 화소 회로와 전기적으로 연결된 제1 전극;
상기 제2 가이드층 상에 배치되고, 상기 제1 전극과 절연된 제2 전극; 및
상기 식각 방지막의 상면에 접촉하고, 평면상에서 상기 제1 가이드층 및 상기 제2 가이드층 사이에 배치되고, 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결된 발광 소자를 포함하고,
상기 제1 전극은 상기 제1 가이드층의 측면 중 상기 발광 소자와 대향하는 측면과 접촉하지 않고,
상기 제2 전극은 상기 제2 가이드층의 측면 중 상기 발광 소자와 대향하는 측면과 접촉하지 않는 표시 장치.pixel circuit;
an insulating layer covering the pixel circuit;
An anti-etching layer disposed on the insulating layer;
a first guide layer disposed on the anti-etching layer;
a second guide layer disposed on the anti-etching layer and spaced apart from the first guide layer;
a first electrode disposed on the first guide layer and electrically connected to the pixel circuit;
a second electrode disposed on the second guide layer and insulated from the first electrode; and
A light emitting element in contact with the upper surface of the etch prevention film, disposed between the first guide layer and the second guide layer on a plane, and electrically connected to the first electrode and the second electrode,
The first electrode does not contact the side of the first guide layer that faces the light emitting device,
The display device wherein the second electrode does not contact a side of the second guide layer that faces the light emitting element. 제1 항에 있어서,
상기 식각 방지막을 이루는 물질과 상기 제1 가이드층 및 상기 제2 가이드층 각각을 이루는 물질은 1: N의 식각 선택비를 갖고, N은 2 이상인 표시 장치.According to claim 1,
The display device wherein the material forming the etch prevention layer and the material forming each of the first guide layer and the second guide layer have an etch selectivity of 1:N, and N is 2 or more. 제2 항에 있어서,
상기 식각 방지막은 실리콘 산화물을 포함하고, 상기 제1 가이드층 및 상기 제2 가이드층은 실리콘 질화물을 포함하는 표시 장치. According to clause 2,
The display device wherein the etch prevention layer includes silicon oxide, and the first guide layer and the second guide layer include silicon nitride. 제1 항에 있어서,
평면상에서 상기 제1 가이드층은 상기 제1 전극에 의해 커버되고, 상기 제2 가이드층은 상기 제2 전극에 의해 커버되는 표시 장치.According to claim 1,
In a plan view, the first guide layer is covered by the first electrode, and the second guide layer is covered by the second electrode. 제4 항에 있어서,
평면상에서 상기 제1 전극의 외곽 에지는 상기 제1 가이드층의 외곽 에지와 동일한 형상을 갖고,
평면상에서 상기 제2 전극의 외곽 에지는 상기 제2 가이드층의 외곽 에지와 동일한 형상을 갖는 표시 장치.According to clause 4,
In plan view, the outer edge of the first electrode has the same shape as the outer edge of the first guide layer,
In a plan view, the outer edge of the second electrode has the same shape as the outer edge of the second guide layer. 제1 항에 있어서,
상기 제1 가이드층과 상기 제1 전극 사이에 배치된 제1 격벽부; 및
상기 제2 가이드층과 상기 제2 전극 사이에 배치된 제2 격벽부을 더 포함하고,
상기 제1 전극 및 상기 제2 전극 각각은 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되고,
상기 제1 격벽부는 상기 제1 가이드층 보다 상기 제2 방향으로 작은 폭을 갖고,
상기 제2 격벽부는 상기 제2 가이드층 보다 상기 제2 방향으로 작은 폭을 갖는 표시 장치.According to claim 1,
a first partition wall portion disposed between the first guide layer and the first electrode; and
It further includes a second partition wall portion disposed between the second guide layer and the second electrode,
Each of the first electrode and the second electrode extends in a first direction and is spaced apart from each other in a second direction intersecting the first direction,
The first partition wall portion has a smaller width in the second direction than the first guide layer,
The second partition wall portion has a smaller width in the second direction than the second guide layer. 제1 항에 있어서,
상기 제1 전극 및 상기 제2 전극 각각은 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되고,
상기 발광 소자의 길이는 상기 제2 방향으로 상기 제1 전극 및 상기 제2 전극 사이의 거리 보다 작은 표시 장치.According to claim 1,
Each of the first electrode and the second electrode extends in a first direction and is spaced apart from each other in a second direction intersecting the first direction,
A display device wherein the length of the light emitting element is smaller than the distance between the first electrode and the second electrode in the second direction. 제1 항에 있어서,
상기 제1 가이드층 및 상기 제2 가이드층 각각의 두께는 상기 발광 소자의 두께 보다 같거나 작은 표시 장치.According to claim 1,
A display device in which the thickness of each of the first guide layer and the second guide layer is equal to or smaller than the thickness of the light emitting device. 베이스층 위에 화소 회로를 형성하는 단계;
상기 화소 회로를 커버하는 절연층을 형성하는 단계;
상기 절연층 상에 식각 방지막을 형성하는 단계;
상기 식각 방지막 상에 가이드 절연층을 형성하는 단계;
포토 레지스트 패턴을 마스크로 사용한 식각 공정을 통해 상기 가이드 절연층 상에 서로 이격된 제1 전극 및 제2 전극을 형성하는 단계;
상기 포토 레지스트 패턴을 마스크로 사용하여 상기 가이드 절연층을 식각하여 제1 가이드층 및 제2 가이드층을 형성하는 단계;
상기 제1 가이드층 및 상기 제2 가이드층 사이에 발광 소자를 제공하는 단계; 및
상기 발광 소자를 정렬하는 단계를 포함하고,
상기 제1 전극은 상기 제1 가이드층의 측면 중 상기 발광 소자와 대향하는 측면과 접촉하지 않고,
상기 제2 전극은 상기 제2 가이드층의 측면 중 상기 발광 소자와 대향하는 측면과 접촉하지 않는 표시 장치의 제조 방법.forming a pixel circuit on the base layer;
forming an insulating layer covering the pixel circuit;
forming an anti-etching layer on the insulating layer;
forming a guide insulating layer on the anti-etching layer;
forming a first electrode and a second electrode spaced apart from each other on the guide insulating layer through an etching process using a photoresist pattern as a mask;
forming a first guide layer and a second guide layer by etching the guide insulating layer using the photoresist pattern as a mask;
providing a light emitting device between the first guide layer and the second guide layer; and
Comprising the step of aligning the light emitting elements,
The first electrode does not contact the side of the first guide layer that faces the light emitting device,
A method of manufacturing a display device in which the second electrode does not contact a side of the second guide layer that faces the light emitting element. 제9 항에 있어서,
상기 제1 전극 및 상기 제2 전극을 형성하는 단계는,
상기 가이드 절연층 상에 서로 이격된 제1 반사 전극 및 제2 반사 전극을 형성하는 단계;
상기 제1 반사 전극 및 상기 제2 반사 전극 상에 캡핑층을 형성하는 단계;
상기 캡핑층 상에 상기 포토 레지스트 패턴을 형성하는 단계; 및
상기 포토 레지스트 패턴을 마스크로 상기 캡핑층을 패터닝하여 상기 제1 반사 전극을 커버하는 제1 캡핑층 및 상기 제2 반사 전극을 커버하는 제2 캡핑층을 형성하는 단계를 포함하는 표시 장치의 제조 방법.According to clause 9,
Forming the first electrode and the second electrode includes:
forming a first reflective electrode and a second reflective electrode spaced apart from each other on the guide insulating layer;
forming a capping layer on the first reflective electrode and the second reflective electrode;
forming the photoresist pattern on the capping layer; and
A method of manufacturing a display device comprising patterning the capping layer using the photoresist pattern as a mask to form a first capping layer covering the first reflective electrode and a second capping layer covering the second reflective electrode. . 제9 항에 있어서,
상기 식각 방지막을 이루는 물질과 상기 가이드 절연층을 이루는 물질은 1:N의 식각 선택비를 갖고, N은 2 이상인 표시 장치의 제조 방법.According to clause 9,
A method of manufacturing a display device, wherein the material forming the etch prevention layer and the material forming the guide insulating layer have an etch selectivity of 1:N, and N is 2 or more. 제11 항에 있어서,
상기 식각 방지막은 실리콘 산화물을 포함하고, 상기 가이드 절연층은 실리콘 질화물을 포함하는 표시 장치의 제조 방법.According to claim 11,
A method of manufacturing a display device, wherein the etch prevention layer includes silicon oxide, and the guide insulating layer includes silicon nitride. 제9 항에 있어서,
상기 제1 전극 및 상기 제2 전극은 습식 식각 공정을 통해 형성되고,
상기 제1 가이드층 및 상기 제2 가이드층은 건식 식각 공정을 통해 형성되는 표시 장치의 제조 방법.According to clause 9,
The first electrode and the second electrode are formed through a wet etching process,
A method of manufacturing a display device in which the first guide layer and the second guide layer are formed through a dry etching process. 제9 항에 있어서,
상기 제1 가이드층 및 상기 제2 가이드층을 형성하는 단계에서, 상기 식각 방지막은 식각되지 않는 표시 장치의 제조 방법.According to clause 9,
A method of manufacturing a display device in which, in forming the first guide layer and the second guide layer, the etch prevention layer is not etched. 제9 항에 있어서,
상기 가이드 절연층을 형성한 후에,
상기 가이드 절연층 상에 서로 이격된 제1 격벽부 및 제2 격벽부를 형성하는 단계를 더 포함하고,
상기 제1 전극 및 상기 제2 전극 각각은 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되고,
상기 제1 격벽부는 상기 제1 가이드층 보다 상기 제2 방향으로 작은 폭을 갖고,
상기 제2 격벽부는 상기 제2 가이드층 보다 상기 제2 방향으로 작은 폭을 갖는 표시 장치의 제조 방법.According to clause 9,
After forming the guide insulating layer,
It further includes forming a first partition wall part and a second partition wall part spaced apart from each other on the guide insulating layer,
Each of the first electrode and the second electrode extends in a first direction and is spaced apart from each other in a second direction intersecting the first direction,
The first partition wall portion has a smaller width in the second direction than the first guide layer,
The method of manufacturing a display device wherein the second barrier rib portion has a smaller width in the second direction than the second guide layer. 화소 회로;
상기 화소 회로를 커버하는 절연층;
상기 절연층 상에 배치된 제1 가이드층;
상기 절연층 상에 배치되고, 상기 제1 가이드층과 이격된 제2 가이드층;
상기 제1 가이드층 상에 배치되고, 상기 화소 회로와 전기적으로 연결된 제1 전극;
상기 제2 가이드층 상에 배치되고, 상기 제1 전극과 절연된 제2 전극; 및
상기 제1 전극 및 상기 제2 전극과 전기적으로 연결되고 상기 제1 가이드층과 상기 제2 가이드층 사이에 배치된 발광 소자를 포함하고,
상기 제1 전극 및 상기 제2 전극 각각은 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되고,
상기 발광 소자는 상기 제2 방향으로 서로 마주하는 상기 제1 전극의 일단 및 상기 제2 전극의 일단 사이에 배치되고,
상기 제1 전극은 상기 제1 가이드층의 측면 중 상기 발광 소자와 대향하는 측면과 접촉하지 않고,
상기 제2 전극은 상기 제2 가이드층의 측면 중 상기 발광 소자와 대향하는 측면과 접촉하지 않는 표시 장치.pixel circuit;
an insulating layer covering the pixel circuit;
a first guide layer disposed on the insulating layer;
a second guide layer disposed on the insulating layer and spaced apart from the first guide layer;
a first electrode disposed on the first guide layer and electrically connected to the pixel circuit;
a second electrode disposed on the second guide layer and insulated from the first electrode; and
Comprising a light emitting element electrically connected to the first electrode and the second electrode and disposed between the first guide layer and the second guide layer,
Each of the first electrode and the second electrode extends in a first direction and is spaced apart from each other in a second direction intersecting the first direction,
The light emitting element is disposed between one end of the first electrode and one end of the second electrode facing each other in the second direction,
The first electrode does not contact the side of the first guide layer that faces the light emitting device,
The display device wherein the second electrode does not contact a side of the second guide layer that faces the light emitting element. 제16 항에 있어서,
평면상에서 상기 발광 소자는 상기 제1 전극의 일단 및 상기 제2 전극의 일단과 비중첩하는 표시 장치.According to claim 16,
A display device in which the light emitting element does not overlap one end of the first electrode and one end of the second electrode in a plan view. 제16 항에 있어서,
상기 절연층과 상기 제1 가이드층 사이 및 상기 절연층과 상기 제2 가이드층 사이에 배치된 식각 방지막을 더 포함하고,
상기 발광 소자는 상기 식각 방지막의 상면에 접촉하는 표시 장치.According to claim 16,
Further comprising an anti-etching layer disposed between the insulating layer and the first guide layer and between the insulating layer and the second guide layer,
A display device wherein the light emitting element contacts a top surface of the anti-etching layer. 제16 항에 있어서,
평면상에서 상기 제1 전극의 외곽 에지는 상기 제1 가이드층의 외곽 에지와 동일한 형상을 갖고,
평면상에서 상기 제2 전극의 외곽 에지는 상기 제2 가이드층의 외곽 에지와 동일한 형상을 갖는 표시 장치.According to claim 16,
In plan view, the outer edge of the first electrode has the same shape as the outer edge of the first guide layer,
In a plan view, the outer edge of the second electrode has the same shape as the outer edge of the second guide layer. 제16 항에 있어서,
상기 제1 가이드층 및 상기 제2 가이드층 각각의 두께는 상기 발광 소자의 두께 보다 같거나 작은 표시 장치. According to claim 16,
A display device in which the thickness of each of the first guide layer and the second guide layer is equal to or smaller than the thickness of the light emitting device.
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