KR102633283B1 - Lab 동안 뒤틀림 제어를 위한 방법 및 반도체 장치 - Google Patents

Lab 동안 뒤틀림 제어를 위한 방법 및 반도체 장치 Download PDF

Info

Publication number
KR102633283B1
KR102633283B1 KR1020220100626A KR20220100626A KR102633283B1 KR 102633283 B1 KR102633283 B1 KR 102633283B1 KR 1020220100626 A KR1020220100626 A KR 1020220100626A KR 20220100626 A KR20220100626 A KR 20220100626A KR 102633283 B1 KR102633283 B1 KR 102633283B1
Authority
KR
South Korea
Prior art keywords
semiconductor
electrical component
semiconductor die
tape
semiconductor device
Prior art date
Application number
KR1020220100626A
Other languages
English (en)
Other versions
KR20230036965A (ko
Inventor
브라간카 주니어. 와그노 알베스
경외 김
Original Assignee
스태츠 칩팩 피티이. 엘티디.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스태츠 칩팩 피티이. 엘티디. filed Critical 스태츠 칩팩 피티이. 엘티디.
Publication of KR20230036965A publication Critical patent/KR20230036965A/ko
Priority to KR1020240013669A priority Critical patent/KR20240019188A/ko
Application granted granted Critical
Publication of KR102633283B1 publication Critical patent/KR102633283B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/8122—Applying energy for connecting with energy being in the form of electromagnetic radiation
    • H01L2224/81224—Applying energy for connecting with energy being in the form of electromagnetic radiation using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/95001—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Abstract

반도체 장치가, 반도체 다이 및 상기 반도체 다이의 활성 표면 맞은편에 있는 반도체 다이의 후방 표면 위에 배치된 지지 테이프를 갖는다. 두께를 줄이기 위해 반도체 웨이퍼의 후방 표면의 일부를 제거한다. 반도체 다이는 반도체 웨이퍼의 일부이며, 웨이퍼는 싱귤레이팅 되어 반도체 다이의 후방 표면에 배치된 지지 테이프가 반도체 다이에 제공된다. 지지 테이프는 폴리이미드 테이프일 수 있다. 지지 테이프 위에 다이싱 테이프가 배치된다. 반도체 다이는 기판 위에 배치된다. 레이저 에미션이 반도체 다이 상에 투사되어 반도체 다이가 기판에 접합된다. 지지 테이프는 레이저 에미션 동안 반도체 다이의 뒤틀림을 방지하기 위해 응력 완화를 제공한다. 지지 테이프는 반도체 다이의 후방 표면으로부터 제거된다.

Description

LAB 동안 뒤틀림 제어를 위한 방법 및 반도체 장치{SEMICONDUCTOR DEVICE AND METHOD OF CONTROLLING WARPAGE DURING LAB}
본 발명은 일반적으로 반도체 장치에 관한 것으로서, 보다 상세하게는 LAB 동안 뒤틀림 제어를 위한 방법 및 반도체 장치에 관한 것이다.
반도체 장치는 현대 전자 제품에서 흔히 볼 수 있다. 반도체 장치는 신호 처리, 고속 계산, 전자기 신호 송신 및 수신, 전자 장치 제어, 광전 및 텔레비전 디스플레이용 시각적 이미지 생성과 같은 광범위한 기능을 수행한다. 반도체 장치는 통신, 전력 변환, 네트워크, 컴퓨터, 엔터테인먼트 및 소비자 제품 분야에서 사용된다. 반도체 장치는 군용 애플리케이션, 항공, 자동차, 산업용 컨트롤러 및 사무 장비에서도 찾아볼 수 있다.
반도체 장치가 일반적으로 구조적 지지 및 전기 상호연결을 위해 기판에 연결된다. 기판에 반도체 장치를 접합하는 알려진 기술 중 하나는 레이저 에미션(laser emission)이 접합 표면에 투사되어(projected) 가용성 재료(fusible material)를 녹이는 레이저 보조 접합(Laser Assisted Bonding: LAB)을 포함한다. 레이저 에미션이 제거되면 가용성 재료가 재응고되어 반도체 장치가 기판에 접합된다. 레이저 에미션은 넓은 영역에 걸쳐, 특히 크거나 및/또는 얇은 반도체 웨이퍼 혹은 다이에 걸쳐 열의 존재로 인해 반도체 장치에서 응력 및 가능한 뒤틀림(warpage)을 유발하는 것으로 알려져 있다. 압축 LAB(cLAB)는 뒤틀림에 대한 민감도가 높은 장치를 취급하는 데 사용되었다. 레이저 에미션 동안 반도체 웨이퍼 또는 다이에 압축 압력이 가해진다. 그러나, cLAB은 압축 도구의 평탄도, 작업 블록의 평탄도, 접촉 속도, 힘 제어 및 위치 제어와 같은 복잡한 공정 제어 변수를 도입한다. 또한, cLAB 동안 범프-패드 오정렬의 위험이 높다. 적외선(IR) 카메라에서는 온도 모니터링이 비실용적이다.
도 1a-1b는 톱 스트리트에 의해 분리된 복수의 반도체 다이를 갖는 반도체 웨이퍼를 예시한 도면;
도 2a 내지 2r은 PI 테이프로 덮인 전기 구성요소를 LAB를 이용하여 기판에 접합하는 공정을 예시한 도면;
도 3은 뒤틀림 없이 기판에 접합된 전기 구성요소를 예시한 도면;
도 4는 인쇄회로기판(PCB)의 표면에 장착된 다양한 유형의 패키지를 갖는 인쇄회로기판을 예시한 도면.
본 발명은 도면을 참조하여 다음의 설명에서 하나 이상의 실시예로 설명되며, 도면에서 유사한 번호는 동일하거나 유사한 요소를 나타낸다. 본 발명은 본 발명의 목적을 달성하기 위한 최상의 모드의 관점에서 설명되지만, 첨부된 청구범위에 의해 정의된 발명 및 다음 개시 및 도면에 의해 뒷받침되는 그 등가물에 의해, 본 발명의 사상 및 범위 내에 포함될 수 있는 대안예, 수정예 및 균등예를 포함하도록 의도된 것이 당업자에 의해 이해될 것이다. 본 명세서에서 사용되는 "반도체 다이(semiconductor die)"라는 용어는 단수형과 복수형을 모두 의미하므로, 단일 반도체 장치 및 다중 반도체 장치 둘 모두를 지칭할 수 있다.
반도체 장치는 일반적으로 프론트-엔드 제조와 백-엔드 제조라는 두 가지 복잡한 제조 공정을 사용하여 제조된다. 프론트-엔드 제조는 반도체 웨이퍼의 표면에 복수의 다이를 형성하는 것을 포함한다. 웨이퍼의 각각의 다이는 기능적 전기 회로를 형성하기 위해 전기적으로 연결되는 활성 및 수동 전기 구성요소를 포함한다. 트랜지스터 및 다이오드와 같은 활성 전기 구성요소는 전류의 흐름을 제어하는 기능을 갖는다. 커패시터, 인덕터 및 레지스터와 같은 수동 전기 구성요소는 전기 회로 기능을 수행하는 데 필요한 전압과 전류 사이의 관계를 생성한다.
백-엔드 제조는 완성된 웨이퍼를 개별 반도체 다이로 절단하거나 싱귤레이팅(singulating) 하고 구조적 지지, 전기 상호연결 및 환경 격리를 위해 반도체 다이를 패키징 하는 것을 가리킨다. 반도체 다이를 싱귤레이팅 하기 위하여, 웨이퍼는 톱 스트리트(saw street) 또는 스크라이브(scribe)라고 불리는 웨이퍼의 비-기능 영역을 따라 절단되고 파단된다. 웨이퍼는 레이저 절단 도구 또는 톱날을 사용하여 싱귤레이팅 된다. 싱귤레이팅 후에, 개별 반도체 다이는 다른 시스템 구성요소와의 상호연결을 위한 핀 또는 접촉 패드를 포함하는 패키지 기판에 장착된다. 반도체 다이 위에 형성된 접촉 패드는 패키지 내의 접촉 패드에 연결된다. 전기 연결은 전도층, 범프(bump), 스터드 범프, 전도성 페이스트 또는 본드 와이어로 만들 수 있다. 물리적 지지와 전기적 절연을 제공하기 위해 패키지 위에 인캡슐런트(encapsulant) 또는 기타 몰딩 재료가 증착된다. 그 뒤, 완성된 패키지를 전기 시스템에 삽입하고, 반도체 장치의 기능을 기타 다른 시스템 구성요소에서 사용할 수 있게 된다.
도 1a는 실리콘, 게르마늄, 알루미늄 인화물, 알루미늄 비화물, 갈륨 비화물, 갈륨 질화물, 인듐 인화물, 실리콘 카바이드, 또는 구조적 지지를 위한 기타 다른 벌크 재료와 같은 베이스 기판 재료(102)를 갖는 반도체 웨이퍼(100)를 도시한다. 복수의 반도체 다이 또는 전기 구성요소(104)가 비-활성, 다이간 웨이퍼 영역 또는 톱 스트리트(106)에 의해 분리된 웨이퍼(100) 상에 형성된다. 톱 스트리트(106)는 반도체 웨이퍼(100)를 개별 반도체 다이(104)로 싱귤레이팅 하기 위한 절단 영역을 제공한다. 일 실시예에서, 반도체 웨이퍼(100)는 100-450밀리미터(mm)의 폭 또는 직경을 갖는다.
도 1b는 반도체 웨이퍼(100)의 일부의 횡단면도를 도시한다. 각각의 반도체 다이(104)는 후방 표면 또는 비-활성 표면(108) 및 활성 표면(11)을 가지며, 활성 장치, 수동 장치, 전도층 및 다이 내부에 형성되고 다이의 전기적 설계 및 기능에 따라 전기적으로 상호 연결된 유전체 층으로 구현되는 아날로그 또는 디지털 회로를 포함한다. 예를 들어, 회로는 하나 이상의 트랜지스터, 다이오드, 및 기타 회로 요소를 포함할 수 있으며, 이들은 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 메모리, 또는 그 밖의 다른 신호 처리 회로와 같이 아날로그 회로 또는 디지털 회로를 구현하기 위해 활성 표면(110) 내에 형성된다. 반도체 다이(104)는 또한 IPD, 가령, 인덕터, 커패시터 및 레지스터, 및 RF 신호 처리를 위한 다른 회로를 포함할 수 있다. 표면(108)은 반도체 다이(104)를 평탄화하기 위해 백그라인딩을 거칠 수 있다.
전기 전도층(112)은 PVD, CVD, 전해 도금, 무전해 도금 공정, 또는 그 밖의 다른 적절한 금속 증착 공정을 사용하여 활성 표면(110) 상에 형성된다. 전도층(112)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag), 또는 다른 적절한 전기 전도성 재료의 하나 이상의 층일 수 있다. 전도층(112)은 활성 표면(110) 상의 회로에 전기적으로 연결된 접촉 패드로서 작동한다.
전기 전도성 범프 재료가 증발, 전해 도금, 무전해 도금, 볼 드롭 또는 스크린 인쇄 공정을 사용하여 전도층(112) 위에 증착된다. 범프 재료는 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 땜납 및 이들의 조합일 수 있으며 선택적인 플럭스 해결책이 있다. 예를 들어, 범프 재료는 공융 Sn/Pb, 고연 땜납 또는 무연 땜납일 수 있다. 범프 재료는 적절한 부착 또는 접합 공정을 사용하여 전도층(112)에 접합된다. 일 실시예에서, 범프 재료는 볼 또는 범프(114)를 형성하기 위해 융점 이상으로 재료를 가열함으로써 리플로우된다(reflowed). 일 실시예에서, 범프(114)는 습윤 층, 장벽 층 및 접착층을 갖는 하부 범프 금속화(Under Bump Metallization: UBM) 위에 형성된다. 범프(114)는 또한 전도층(112)에 압축 접합 되거나 열압착 접합될 수 있다. 범프(114)는 전도층(112) 위에 형성될 수 있는 상호연결 구조의 한 유형을 나타낸다. 상기 상호연결 구조는 또한 본드 와이어, 전도성 페이스트, 스터드 범프, 마이크로 범프, 또는 다른 전기적 상호연결을 사용할 수 있다.
도 2a 내지 도 2r은 LAB를 이용하여 기판에 전기 구성요소를 접합하는 공정을 예시한다. 전기 구성요소의 후방 표면은 응력과 뒤틀림을 줄이기 위해 PI 테이프로 덮여 있다. 도 2a는 활성 표면(110) 및 테이프의 점착성 표면(122)을 향해 배향된 범프(114)를 갖는 백그라인딩 테이프(120) 위에 배치된 도 1b의 반도체 웨이퍼(100)를 도시한다. 반도체 웨이퍼(100)는 도 2b에 도시된 바와 같이 점착성 표면(122)에 부착된 범프(114)를 갖는 백그라인딩 테이프(120)와 접촉하게 된다. 백그라인딩 테이프(120)는 후속 백그라인딩 공정 동안 반도체 웨이퍼(100)를 제자리에 단단히 고정시킨다.
도 2c에서, 반도체 웨이퍼(100)의 후방 표면(108)은 780 μm의 원래 두께로부터 약 70-300 μm 두께로 반도체 웨이퍼(100)를 감소시키기 위해 그라인더(126)로 그라인딩 공정을 겪는다. 그라인딩 공정은 또한 반도체 웨이퍼(100)의 후방 표면(128)을 평탄화한다. 도 2d는 감소된 두께 및 평탄화된 후방 표면(128)을 갖는 반도체 웨이퍼(100)를 도시한다.
도 2e에서, 지지 테이프(130)가 반도체 웨이퍼(100)의 후방 표면(128)에 부착된다. 일 실시예에서, 지지 테이프(130)는 두께가 최대 250 μm인 접착 코팅을 갖는 폴리이미드(PI) 테이프이다. 접착 코팅은 실리콘 또는 아크릴 접착제일 수 있다. PI 테이프(130)는 반도체 웨이퍼(100)의 후방 표면(128)과 직접적인 물리적 접촉을 하고 접착 코팅으로 고정된다. PI 테이프(130)는 LAB 동안 장치의 응력과 뒤틀림을 줄이고 구조적 지지를 제공하는 데 사용된다. PI 테이프(130)는 400℃까지 내열성이 있고 근적외선(NIR) 범위에서 높은 투과율을 가지며, 레이저 파워를 거의 또는 전혀 흡수하지 않는다. PI 테이프(130)는 0.95의 잘 정의된 방사율(emissivity)을 가지므로 적외선(IR) 카메라로 온도를 모니터링하는 데 적합하다. LAB 동안 장치의 응력 및 뒤틀림을 줄이고 구조적 지지를 제공하기에 충분한 절연 특성과 유사한 구조를 갖는 지지 테이프를 위해, 기타 다른 재료를 사용할 수도 있다.
도 2f는 PI 테이프의 다중층을 갖는 또 다른 실시예를 예시한다. 이 경우에, PI 테이프(130a)는 반도체 웨이퍼(100)의 후방 표면(128)에 부착된다. PI 테이프(130b)는 PI 테이프(130a)에 부착되어 전체 두께를 250 μm 이상으로 증가시키고 추가적인 구조적 지지 및 응력 완화를 제공한다.
도 2e의 실시예로 돌아가서, 다이싱 테이프(132)가, 도 2g에 도시된 바와 같이, PI 테이프(130)에 제공된다. 다이싱 테이프(132)는 PI 테이프(130)와 물리적으로 직접 접촉한다. 도 2h에서, 조립체는 반전되고(inverted) 백그라인딩 테이프(120)는 제거된다.
도 2i에서, 반도체 웨이퍼(100)는 톱날 또는 다른 절단 도구(138)를 사용하여 복수의 반도체 다이(104)로 싱귤레이팅 된다. 특히, 절단 도구(138)는 다이싱 테이프(132)를 실질적으로 온전하게(intact) 남겨두면서 반도체 웨이퍼(100) 및 PI 테이프(130)를 싱귤레이팅 한다. 반도체 웨이퍼(100)는 복수의 개별 반도체 다이(104)로 싱귤레이팅 되고, 이들 각각은 후방 표면(128) 상의 PI 테이프(130)에 의해 덮이고 여전히 다이싱 테이프(132)에 부착된다. 개별 반도체 다이(104)는 전기 구성요소(140)으로 표시된다. 또 다른 실시예에서, 전기 구성요소(40)는 반도체 다이, 반도체 패키지, 표면 장착 장치, 이산 전기 장치, 이산 트랜지스터, 다이오드, IPD, 또는 기타 전기 장치일 수 있다.
도 2j에서, 이젝션 도구(142)가 다이싱 테이프(132)의 표면(144)에 대해 밀어서 다이싱 테이프로부터 전기 구성요소(140)를 릴리스 한다. 후방 표면(128) 상에 배치된 PI 테이프(130)를 각각 갖는 전기 구성요소(140)는 다이싱 테이프(132)로부터 분리된다. 개별 전기 구성요소(140)는 싱귤레이션 후에 KGD의 식별을 위해 검사되고 전기적으로 테스트될 수 있다.
도 2k는 규칙적인 직사각형 형상을 갖는 반도체 웨이퍼(100)의 후방 표면(128)을 완전히 덮는 PI 테이프(130)의 사시도를 도시한다. PI 테이프(130)는 도 2l의 평행 스트립과 도 2m의 절연 재료의 아일랜드(island)와 같이 구조적 지지 및 응력 완화를 최적화하기 위해 다른 기하학적 형상 및 패턴을 가질 수 있다.
도 2n에서, 개별 전기 구성요소(140)는 도 2j로부터 픽-앤-플레이스 공정(pick and place operation)을 사용하여 상호연결 기판(150) 위에 위치된다. 상호연결 기판 또는 PCB(150)는 전도층(152) 및 절연층(154)을 포함한다. 전도층(152)은 Al, Cu, Sn, Ni, Au, Ag, 또는 기타 다른 적절한 전기 전도성 재료의 하나 이상의 층일 수 있다. 전도층(152)은 기판(150)을 가로지르는 수평 전기 상호연결 및 기판(150)의 상부 표면(156)과 바닥 표면(158) 사이의 수직 전기 상호연결을 제공한다. 전도층(152)의 부분들은 전기 구성요소(140)의 설계 및 기능에 따라 전기적으로 공통되거나 혹은 전기적으로 절연될 수 있다. 절연층(154)은 이산화규소(SiO2), 질화규소(Si3N4), 산질화규소(SiON), 오산화탄탈륨(Ta2O5), 산화알루미늄(Al2O3), 땜납 레지스트, 폴리머, 폴리이미드, 벤조사이클로부텐(BCB), 폴리벤족사졸(PBO) 및 유사한 절연 및 구조적 특성을 갖는 기타 재료의 하나 이상의 층을 포함한다. 절연층(154)은 전도층(152)들 사이의 절연을 제공한다. 도 2o는 전도층(152)과 접촉하는 범프(114)를 갖는 상호연결 기판(150)의 표면(156) 위에 배치된 전기 구성요소(140)를 도시한다.
도 2p에서, 상호연결 기판(150)의 표면(156) 위에 배치된 바와 같이, 후방 표면(128) 상의 PI 층(130)을 갖는 전기 구성요소(140)는 LAB 공정을 거치는데, 이 LAB 공정에서 레이저(164)가 전기 구성요소(140)의 범프(114)를 상호연결 기판(150)의 전도층(152)에 기계적으로 및 전기적으로 접합하기 위해 레이저 에미션(166)을 투사한다. 레이저 에미션(166)은 범프(114)를 리플로우 상태(reflow state)로 가열하여 범프를 전도층(152)에 기계적으로 및 전기적으로 접합한다. 대안으로, 전기 구성요소(140)은 다시 LAB를 사용하여 플럭스, 비-전도성 페이스트, 비-전도성 필름, 이방성 전도성 페이스트 등으로 상호연결 기판(150)에 접합될 수 있다. 특히, 후방 표면(128) 상의 PI 테이프(130)는 레이저 파워를 거의 또는 전혀 흡수하지 않도록 내열성 및 높은 투과율을 제공한다. PI 테이프(130)는 전기 구성요소(140)에 대한 구조적 지지를 제공하고 레이저 에미션(166) 동안 뒤틀림을 실질적으로 감소시킨다. PI 테이프(130)가 있는 LAB는, IR 카메라로 온도 측정을 수행하는 동안, 제조 처리량에 거의 또는 전혀 영향을 주지 않고, 수행될 수 있다. LAB 이전에 전기 구성요소(140)의 후방 표면(128) 상에 배치된 PI 테이프(130)는 LAB 동안 레이저 에미션(166)을 겪는 중에 전기 구성요소에 대한 응력 및 뒤틀림을 실질적으로 감소시킨다. PI 테이프(130)가 있는 LAB는 배경기술 부분에서 논의된 바와 같이 cLAB보다 제조를 통해 처리되는 시간당 단위(UPH)가 더 많다.
도 2q에서, PI 테이프(130)는 열, 기계적 박리, 화학적 박리 또는 기타 테이프 제거 절차에 의해 후방 표면(128)으로부터 제거된다. 도 2r에서, 상호연결 기판(150)은 톱날 또는 다른 절단 도구(170)로 싱귤레이팅 되어, 전기 구성요소(140) 및 상호연결 기판(150)의 일부를 갖는 개별 반도체 패키지(172)를 남긴다. 전기 구성요소(140)는 LAB 동안 전기 구성요소의 후방 표면 위의 구조적 지지로서 PI 테이프(130)의 사용으로 인해 뒤틀림을 경험하지 않는다.
도 3은 LAB를 사용하여 전도층(152)에 접합된 범프(114)를 갖는 상호연결 기판(150)에 장착된 전기 구성요소(140)을 갖는 반도체 패키지(172)를 예시한다. 전기 구성요소(140)는 LAB 동안 PI 테이프(130)의 사용으로 인해 뒤틀림을 경험하지 않는다. LAB 이전에 전기 구성요소(140)의 후방 표면(128) 상에 배치된 PI 테이프(130)는 LAB 동안 레이저 에미션(166)을 겪는 중에 전기 구성요소에 대한 응력 및 뒤틀림을 실질적으로 감소시킨다.
도 4는 반도체 패키지(172)를 포함하는 PCB(402)의 표면 상에 장착된 복수의 반도체 패키지를 갖는 PCB(402) 또는 칩 캐리어 기판을 갖는 전자 장치(400)를 예시한다. 전자 장치(400)는 애플리케이션에 따라 한 유형의 반도체 패키지 또는 다중 유형의 반도체 패키지를 가질 수 있다.
전자 장치(400)는 하나 이상의 전기적 기능을 수행하기 위해 반도체 패키지를 사용하는 독립형 시스템일 수 있다. 대안으로, 전자 장치(400)는 더 큰 시스템의 하위구성요소(subcomponent)일 수 있다. 예를 들어, 전자 장치(400)는 태블릿, 휴대폰, 디지털 카메라, 통신 시스템, 또는 기타 전자 장치의 일부일 수 있다. 대안으로, 전자 장치(400)는 그래픽 카드, 네트워크 인터페이스 카드, 또는 컴퓨터에 삽입될 수 있는 기타 신호 처리 카드일 수 있다. 반도체 패키지는 마이크로프로세서, 메모리, ASIC, 논리 회로, 아날로그 회로, RF 회로, 이산 장치, 또는 기타 반도체 다이 또는 전기 구성요소를 포함할 수 있다. 소형화와 경량화는 제품이 시장에서 받아들여지기 위해 필수적이다. 고밀도화를 위해 반도체 장치들 사이의 거리를 줄일 수 있다.
도 4에서, PCB(402)는 PCB 상에 장착된 반도체 패키지의 구조적 지지 및 전기적 상호연결을 위한 일반적인 기판을 제공한다. 전도성 신호 트레이스(404)가 증발, 전해 도금, 무전해 도금, 스크린 인쇄, 또는 다른 적절한 금속 증착 공정을 사용하여 PCB(402)의 표면 위에 또는 층 내에 형성된다. 신호 트레이스(404)는 각각의 반도체 패키지, 장착된 구성요소 및 기타 외부 시스템 구성요소 사이의 전기 통신을 제공한다. 트레이스(404)는 또한 각각의 반도체 패키지에 대한 파워 및 접지 연결을 제공한다.
일부 실시예에서, 반도체 장치는 2개의 패키징 레벨을 갖는다. 제1 레벨 패키징은 반도체 다이를 중간 기판에 기계적으로 및 전기적으로 부착하는 기술이다. 제2 레벨 패키징에는 중간 기판을 PCB에 기계적으로 및 전기적으로 부착하는 공정이 포함된다. 다른 실시예에서, 한 반도체 장치가 다이가 PCB에 기계적으로 및 전기적으로 직접 장착되는 제1 레벨 패키징만을 가질 수 있다. 예시의 목적으로, 본드 와이어 패키지(406) 및 플립칩(408)을 포함하는 여러 유형의 제1 레벨 패키징이 PCB(402) 상에 도시된다. 또한, 볼 그리드 어레이(BGA)(410), 범프 칩 캐리어(BCC)(412), 랜드 그리드 어레이(LGA)(416), 다중-칩 모듈(MCM) 또는 SIP 모듈(418), 쿼드 플랫 무연 패키지(QFN)(420), 쿼드 플랫 패키지(422), 임베디드 웨이퍼 레벨 볼 그리드 어레이(eWLB)(424), 및 웨이퍼 레벨 칩 스케일 패키지(WLCSP)(426)를 포함하는 여러 유형의 제2 레벨 패키징이 PCB(402) 상에 도시된다. 일 실시예에서, eWLB(424)는 팬-아웃 웨이퍼 레벨 패키지(Fo-WLP)이고 WLCSP(426)는 팬-인 웨이퍼 레벨 패키지(Fi-WLP)이다. 시스템 요구사항에 따라, 제1 및 제2 레벨 패키징 스타일의 임의의 조합으로 구성된 반도체 패키지의 임의의 조합, 뿐만 아니라 기타 다른 전자 구성요소가 PCB(402) 상에 연결될 수 있다. 일부 실시예에서, 전자 장치(400)는 단일의 부착된 반도체를 포함하지만, 다른 실시예는 다중 상호연결된 패키지를 요구한다. 단일 기판 위에 하나 이상의 반도체 패키지를 결합함으로써, 제조업체는 미리 제조된 구성요소를 전자 장치 및 시스템에 통합할 수 있다. 반도체 패키지가 정교한 기능을 포함하기 때문에, 보다 저렴한 구성요소와 간소화된 제조 공정을 통해 전자 장치를 제조할 수 있다. 그에 따라, 장치는 실패할 가능성이 적고 제조 비용이 저렴하여 소비자 비용이 절감된다.
본 발명의 하나 이상의 실시예가 상세하게 예시되었지만, 당업자는 이러한 실시예에 대한 수정예 및 적응예가 하기 청구범위에 기재된 본 발명의 범위를 벗어나지 않고도 이루어질 수 있음을 이해할 것이다.

Claims (15)

  1. 반도체 장치를 제조하는 방법으로서, 상기 방법은:
    전기 구성요소를 제공하는 단계;
    전기 구성요소의 표면의 일부를 제거하여 전기 구성요소의 두께를 감소시키는 단계;
    전기 구성요소의 나머지 표면 위에 제1 지지 테이프를 배치하는 단계; 및
    제1 지지 테이프를 전기 구성요소의 나머지 표면 위에 배치한 상태를 유지하면서 전기 구성요소 상에 레이저 에미션을 투사하여 레이저 에미션 동안 전기 구성요소의 뒤틀림을 감소시키는 단계를 포함하는, 방법.
  2. 제1항에 있어서, 전기 구성요소는 반도체 웨이퍼 내에 포함되는, 방법.
  3. 제2항에 있어서, 반도체 웨이퍼를 싱귤레이팅(singulating) 하여 전기 구성요소의 나머지 표면 상에 배치된 제1 지지층을 전기 구성요소에 제공하는 단계를 추가로 포함하는, 방법.
  4. 제1항에 있어서, 상기 방법은, 추가로:
    기판을 제공하는 단계;
    상기 기판 위에 전기 구성요소를 배치하는 단계; 및
    전기 구성요소 상에 레이저 에미션을 투사하여 기판에 전기 구성요소를 접합하는 단계를 포함하는, 방법.
  5. 반도체 장치로서, 상기 장치는:
    반도체 다이;
    상기 반도체 다이의 활성 표면 맞은편에 있는 반도체 다이의 후방 표면 위에 배치된 지지 테이프를 포함하며, 상기 지지 테이프는 폴리이미드 테이프를 포함하고,
    레이저 에미션 동안 반도체 다이의 뒤틀림을 피하도록 응력 완화를 제공하기 위하여, 지지 테이프를 유지한 상태로, 반도체 다이 상에 투사되는 레이저 에미션을 포함하는, 반도체 장치.
  6. 제5항에 있어서, 반도체 다이는 반도체 웨이퍼 내에 포함되는, 반도체 장치.
  7. 제6항에 있어서, 반도체 웨이퍼는 싱귤레이팅 되어 반도체 다이의 후방 표면 상에 배치된 지지층을 갖는 반도체 다이를 제공하는, 반도체 장치.
  8. 제5항에 있어서, 기판을 추가로 포함하고, 반도체 다이는 기판 위에 배치되며 레이저 에미션은 반도체 다이 상에 투사되어 반도체 다이를 기판에 접합하는, 반도체 장치.
  9. 제5항에 있어서, 지지 테이프 상에 배치되는 다이싱 테이프를 추가로 포함하는, 반도체 장치.
  10. 반도체 장치로서, 상기 장치는:
    전기 구성요소;
    전기 구성요소의 표면 위에 배치된 지지 테이프를 포함하며, 상기 지지 테이프는 폴리이미드 테이프를 포함하고,
    레이저 에미션 동안 반도체 다이의 뒤틀림을 감소시키기 위하여, 지지 테이프를 유지한 상태로, 반도체 다이 상에 투사되는 레이저 에미션을 포함하는, 반도체 장치.
  11. 삭제
  12. 제10항에 있어서, 상기 전기 구성요소는 반도체 웨이퍼 내에 포함되는, 반도체 장치.
  13. 제12항에 있어서, 반도체 웨이퍼를 싱귤레이팅 하여 전기 구성요소의 표면 상에 배치된 제1 지지층을 전기 구성요소에 제공하는, 반도체 장치.
  14. 제10항에 있어서, 기판을 추가로 포함하고, 상기 전기 구성요소는 상기 기판 위에 배치되며 레이저 에미션은 전기 구성요소 상에 투사되어 전기 구성요소를 기판에 접합하는, 반도체 장치.
  15. 제10항에 있어서, 지지 테이프 상에 배치된 다이싱 테이프를 추가로 포함하는, 반도체 장치.
KR1020220100626A 2021-09-07 2022-08-11 Lab 동안 뒤틀림 제어를 위한 방법 및 반도체 장치 KR102633283B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020240013669A KR20240019188A (ko) 2021-09-07 2024-01-30 Lab 동안 뒤틀림 제어를 위한 방법 및 반도체 장치

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/447,001 US11688718B2 (en) 2021-09-07 2021-09-07 Semiconductor device and method of controlling warpage during LAB
US17/447,001 2021-09-07

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020240013669A Division KR20240019188A (ko) 2021-09-07 2024-01-30 Lab 동안 뒤틀림 제어를 위한 방법 및 반도체 장치

Publications (2)

Publication Number Publication Date
KR20230036965A KR20230036965A (ko) 2023-03-15
KR102633283B1 true KR102633283B1 (ko) 2024-02-05

Family

ID=85386389

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020220100626A KR102633283B1 (ko) 2021-09-07 2022-08-11 Lab 동안 뒤틀림 제어를 위한 방법 및 반도체 장치
KR1020240013669A KR20240019188A (ko) 2021-09-07 2024-01-30 Lab 동안 뒤틀림 제어를 위한 방법 및 반도체 장치

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020240013669A KR20240019188A (ko) 2021-09-07 2024-01-30 Lab 동안 뒤틀림 제어를 위한 방법 및 반도체 장치

Country Status (3)

Country Link
US (2) US11688718B2 (ko)
KR (2) KR102633283B1 (ko)
CN (1) CN115775742A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11688718B2 (en) * 2021-09-07 2023-06-27 STATS ChipPAC Pte. Ltd. Semiconductor device and method of controlling warpage during LAB

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013149737A (ja) 2012-01-18 2013-08-01 Nitto Denko Corp フリップチップ型半導体装置の製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000068295A (ja) * 1998-08-25 2000-03-03 Tomoegawa Paper Co Ltd 電子部品用接着フィルム
US7727875B2 (en) * 2007-06-21 2010-06-01 Stats Chippac, Ltd. Grooving bumped wafer pre-underfill system
US7675182B2 (en) * 2007-09-27 2010-03-09 Intel Corporation Die warpage control
US8368232B2 (en) * 2010-03-25 2013-02-05 Qualcomm Incorporated Sacrificial material to facilitate thin die attach
US8967452B2 (en) 2012-04-17 2015-03-03 Asm Technology Singapore Pte Ltd Thermal compression bonding of semiconductor chips
US9224650B2 (en) * 2013-09-19 2015-12-29 Applied Materials, Inc. Wafer dicing from wafer backside and front side
US9385040B2 (en) * 2014-02-19 2016-07-05 Taiwan Semiconductor Manufacturing Company Ltd. Method of manufacturing a semiconductor device
JPWO2015178369A1 (ja) * 2014-05-23 2017-04-20 日立化成株式会社 ダイボンドダイシングシート
US9475272B2 (en) * 2014-10-09 2016-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. De-bonding and cleaning process and system
EP3235347B1 (en) * 2014-12-19 2020-05-13 Glo Ab Method of making a light emitting diode array on a backplane
US9704823B2 (en) * 2015-03-21 2017-07-11 Nxp B.V. Reduction of defects in wafer level chip scale package (WLCSP) devices
US9679785B2 (en) * 2015-07-27 2017-06-13 Semtech Corporation Semiconductor device and method of encapsulating semiconductor die
US9916989B2 (en) * 2016-04-15 2018-03-13 Amkor Technology, Inc. System and method for laser assisted bonding of semiconductor die
KR101975103B1 (ko) 2017-06-20 2019-05-03 주식회사 프로텍 플립칩 레이저 본딩 장치 및 플립칩 레이저 본딩 방법
KR102369934B1 (ko) * 2017-06-23 2022-03-03 삼성전자주식회사 칩 실장장치 및 이를 이용한 칩 실장방법
US11107790B2 (en) 2018-09-03 2021-08-31 Electronics And Telecommunications Research Institute Laser bonding method
US11362060B2 (en) * 2019-01-25 2022-06-14 Epistar Corporation Method and structure for die bonding using energy beam
CN110211913A (zh) * 2019-05-29 2019-09-06 浙江荷清柔性电子技术有限公司 一种柔性芯片的制造方法
US11688718B2 (en) * 2021-09-07 2023-06-27 STATS ChipPAC Pte. Ltd. Semiconductor device and method of controlling warpage during LAB

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013149737A (ja) 2012-01-18 2013-08-01 Nitto Denko Corp フリップチップ型半導体装置の製造方法

Also Published As

Publication number Publication date
CN115775742A (zh) 2023-03-10
US20230077132A1 (en) 2023-03-09
US11688718B2 (en) 2023-06-27
US20230307414A1 (en) 2023-09-28
KR20230036965A (ko) 2023-03-15
KR20240019188A (ko) 2024-02-14

Similar Documents

Publication Publication Date Title
US10163737B2 (en) Semiconductor device and method of forming build-up interconnect structures over carrier for testing at interim stages
TWI784595B (zh) 半導體裝置及形成具有嵌入式電感或封裝的整合式系統級封裝模組之方法
US9184104B1 (en) Semiconductor device and method of forming adhesive layer over insulating layer for bonding carrier to mixed surfaces of semiconductor die and encapsulant
US11715703B2 (en) EMI shielding for flip chip package with exposed die backside
US10297556B2 (en) Semiconductor device and method of controlling warpage in reconstituted wafer
US9252092B2 (en) Semiconductor device and method of forming through mold hole with alignment and dimension control
KR20240019188A (ko) Lab 동안 뒤틀림 제어를 위한 방법 및 반도체 장치
US10163747B2 (en) Semiconductor device and method of controlling warpage in reconstituted wafer
US20230352359A1 (en) Semiconductor Device and Method of Forming Hybrid TIM Layers
US20230343720A1 (en) Semiconductor Device and Method of Integrating RF Antenna Interposer with Semiconductor Package
US20230178384A1 (en) Semiconductor Device and Method of Processing Strip of Electrical Components Using Mesh Jig
US11955467B2 (en) Semiconductor device and method of forming vertical interconnect structure for PoP module
US20230170242A1 (en) Semiconductor Manufacturing Equipment and Method of Providing Support Base with Filling Material Disposed into Openings in Semiconductor Wafer for Support
US11887863B2 (en) Double-sided partial molded SIP module
US20230402343A1 (en) Semiconductor Device and Method for Advanced Thermal Dissipation
US20240063137A1 (en) Semiconductor Device and Method for Partial EMI Shielding
KR20240030997A (ko) 반도체 장치 및 균일한 두께로 하이브리드 기판을 형성하는 방법
TW202410381A (zh) 半導體裝置及用於部分電磁干擾屏蔽的方法
KR20230055969A (ko) Rdl 하이브리드 인터포저 기판 형성 반도체 디바이스 및 그 제조 방법
TW201836091A (zh) 半導體裝置和在重建晶圓中控制翹曲的方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
A107 Divisional application of patent
GRNT Written decision to grant