KR102629339B1 - V-nand memory having oxide interlayer for improving ferroelectric performance and method for manufacturing the same - Google Patents
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Abstract
다양한 실시예들은 강유전체 성능 향상을 위한 산화물층을 갖는 V-NAND 메모리 및 그 제조 방법을 제공하며, V-NAND 메모리는 일 방향으로 연장되는 강유전체층, 및 일 방향을 중심으로 강유전체층을 둘러싸면서, 일 방향으로 연장되는 산화물층을 포함할 수 있다. 다양한 실시예들에 따르면, 산화물층이 산화물층의 열팽창 계수에 의해 강유전체층에 대해 사방정상(orthorhombic phase) 형성을 유발시키고, 강유전체층에 대해 산소 빈자리 결함(oxygen vacancy) 형성을 억제시킴으로써, V-NAND 메모리에서의 강유전체 성능이 향상될 수 있다. Various embodiments provide a V-NAND memory having an oxide layer for improving ferroelectric performance and a method of manufacturing the same, wherein the V-NAND memory includes a ferroelectric layer extending in one direction, and surrounding the ferroelectric layer around one direction, It may include an oxide layer extending in one direction. According to various embodiments, the oxide layer causes the formation of an orthorhombic phase in the ferroelectric layer due to the thermal expansion coefficient of the oxide layer and suppresses the formation of oxygen vacancy defects in the ferroelectric layer, V- Ferroelectric performance in NAND memory can be improved.
Description
다양한 실시예들은 강유전체 성능 향상을 위한 산화물층을 갖는 V-NAND 메모리 및 그 제조 방법에 관한 것이다.Various embodiments relate to V-NAND memory having an oxide layer for improving ferroelectric performance and a method of manufacturing the same.
현재 사용하고 있는 V(vertical)-NAND 메모리는 CTF(charge trap flash) 모델이라 불리며, 전자를 O/N/O 부도체에 저장하는 방식으로 메모리 역할을 하는 MOSFET(metal-oxide-semiconductor field-effect transistor)을 스트링(string) 구조로 제작한 것을 나타낸다. 이러한 V-NAND 메모리는, 과거부터 지금까지 48단, 64단, 96단, 128단, 256단으로 계속해서 적층 단수를 증가시키며, 메모리 용량이 증가되고 있다. 하지만, 적층 단수가 증가될수록 고도화된 공정 기술을 필요로 하며 역효과(side effect)의 발생으로 인해 적층 구조에 한계가 있다. 따라서, 구조적인 혁신이 아닌 메모리 반도체 역할을 잘 수행할 수 있는 내부 소재적인 혁신이 필요로 되고 있다. The V(vertical)-NAND memory currently in use is called the CTF (charge trap flash) model, and the MOSFET (metal-oxide-semiconductor field-effect transistor) acts as a memory by storing electrons in O/N/O insulators. ) is produced in a string structure. This V-NAND memory has been continuously increasing the number of layers to 48 layers, 64 layers, 96 layers, 128 layers, and 256 layers from the past to the present, and the memory capacity is increasing. However, as the number of stacked layers increases, more advanced processing technology is required, and there are limits to the stacked structure due to the occurrence of side effects. Therefore, rather than structural innovation, innovation in internal materials that can perform well as a memory semiconductor is needed.
다양한 실시예들은, O/N/O 부도체를 대신하여 강유전체를 이용한 V-NAND 메모리 및 그의 제조 방법을 제공한다. Various embodiments provide a V-NAND memory and a manufacturing method thereof using a ferroelectric instead of an O/N/O insulator.
다양한 실시예들은, 강유전체 성능 향상을 위한 산화물층을 갖는 V-NAND 메모리 및 그 제조 방법을 제공한다. Various embodiments provide a V-NAND memory having an oxide layer for improving ferroelectric performance and a method of manufacturing the same.
다양한 실시예들은 복수의 메모리 셀들이 일 방향을 따라 적층되어 구현되는 V-NAND 메모리 및 그의 제조 방법을 제공한다. Various embodiments provide a V-NAND memory implemented by stacking a plurality of memory cells along one direction and a method of manufacturing the same.
다양한 실시예들에 따른 V-NAND 메모리는, 상기 일 방향으로 연장되는 강유전체층, 및 상기 일 방향을 중심으로 상기 강유전체층을 둘러싸면서, 상기 일 방향으로 연장되는 산화물층을 포함할 수 있다. V-NAND memory according to various embodiments may include a ferroelectric layer extending in the one direction, and an oxide layer extending in the one direction while surrounding the ferroelectric layer around the one direction.
다양한 실시예들에 따른 V-NAND 메모리의 제조 방법은, 상기 일 방향으로 연장되는 강유전체층을 둘러싸는 산화물층을 형성하는 단계; 및 상기 일 방향을 중심으로 상기 산화물층을 각각 둘러싸면서 상기 일 방향을 따라 적층되는 복수의 전극들을 형성하는 단계를 포함할 수 있다. A method of manufacturing a V-NAND memory according to various embodiments includes forming an oxide layer surrounding the ferroelectric layer extending in one direction; and forming a plurality of electrodes stacked along the one direction, each surrounding the oxide layer centered on the one direction.
다양한 실시예들에 따르면, V-NAND 메모리가 강유전체층을 갖고 구현됨에 따라, 기존의 적층 구조를 구현하기 위해 야기되는 한계를 극복할 수 있으며, V-NAND 메모리의 소형화가 가능하다. 그리고, 산화물층에 의해, 강유전체층을 갖는 V-NAND 메모리의 메모리 특성이 극대화될 수 있다. 즉, V-NAND 메모리에서, 산화물층이 강유전체층과 전극들의 사이에 배치됨으로써, V-NAND 메모리의 강유전체 성능이 향상될 수 있다. 구체적으로, 산화물층이 산화물층의 작은 열팽창 계수에 의해 강유전체층에 대해 사방정상(orthorhombic phase) 형성을 유발시킬 수 있다. 여기서, 산화물층의 산화물 종류 및 조성비가 조절됨에 따라, 열팽창 계수가 조절될 수 있을 것이다. 게다가, 산화물층이 강유전체층에 대해 산소 빈자리 결함(oxygen vacancy) 형성을 억제할 수 있다. According to various embodiments, as V-NAND memory is implemented with a ferroelectric layer, limitations caused by implementing a conventional stacked structure can be overcome and miniaturization of V-NAND memory is possible. And, the memory characteristics of V-NAND memory with a ferroelectric layer can be maximized by the oxide layer. That is, in the V-NAND memory, the ferroelectric performance of the V-NAND memory can be improved by arranging the oxide layer between the ferroelectric layer and the electrodes. Specifically, the oxide layer may cause the formation of an orthorhombic phase in the ferroelectric layer due to the small thermal expansion coefficient of the oxide layer. Here, as the oxide type and composition ratio of the oxide layer are adjusted, the thermal expansion coefficient may be adjusted. Additionally, the oxide layer can suppress the formation of oxygen vacancy defects in the ferroelectric layer.
도 1은 다양한 실시예들에 따른 V-NAND 메모리의 절개 사시도이다.
도 2는 도 1의 A 영역을 나타내는 단면도이다.
도 3은 다양한 실시예들에 따른 V-NAND 메모리에서 산화물층에 의한 효과를 설명하기 위한 단면도이다.
도 4는 다양한 실시예들에 따른 V-NAND 메모리에서 산화물층에 의한 효과를 설명하기 위한 그래프들이다.
도 5는 다양한 실시예들에 따른 V-NAND 메모리의 제조 방법을 나타내는 순서도이다. 1 is a cut-away perspective view of a V-NAND memory according to various embodiments.
Figure 2 is a cross-sectional view showing area A of Figure 1.
FIG. 3 is a cross-sectional view illustrating the effect of an oxide layer in V-NAND memory according to various embodiments.
Figure 4 is a graph for explaining the effect of the oxide layer in V-NAND memory according to various embodiments.
Figure 5 is a flowchart showing a method of manufacturing V-NAND memory according to various embodiments.
이하, 본 문서의 다양한 실시예들이 첨부된 도면을 참조하여 설명된다. Hereinafter, various embodiments of this document are described with reference to the attached drawings.
도 1은 다양한 실시예들에 따른 V-NAND 메모리(100)의 절개 사시도이다. 도 2는 도 1의 A 영역을 나타내는 단면도이다. 도 3은 다양한 실시예들에 따른 V-NAND 메모리(100)에서 산화물층(230)에 의한 효과를 설명하기 위한 단면도이다. 도 4는 다양한 실시예들에 따른 V-NAND 메모리(100)에서 산화물층(230)에 의한 효과를 설명하기 위한 그래프들이다. 여기서, 도 4의 (a)는 산화물층(230)이 없는 강유전체층(220)에 대한 그래프이며, 도 4의 (b)는 산화물층(230) 사이의 강유전체층(220)에 대한 그래프이다. Figure 1 is a cut-away perspective view of a V-NAND memory 100 according to various embodiments. Figure 2 is a cross-sectional view showing area A of Figure 1. FIG. 3 is a cross-sectional view illustrating the effect of the oxide layer 230 in the V-NAND memory 100 according to various embodiments. FIG. 4 is a graph showing the effect of the oxide layer 230 in the V-NAND memory 100 according to various embodiments. Here, (a) of FIG. 4 is a graph of the ferroelectric layer 220 without the oxide layer 230, and (b) of FIG. 4 is a graph of the ferroelectric layer 220 between the oxide layers 230.
도 1 및 도 2를 참조하면, 다양한 실시예들에 따른 V-NAND 메모리(100)는, 복수의 메모리 셀들이 일 방향을 따라 수직으로 적층된 구조로 구현될 수 있다. 여기서, 메모리 셀들이 적층되는 방향이 제 1 방향(V)으로 정의되고, 제 1 방향(V)에 수직한 방향들이 제 2 방향(H)으로 정의될 수 있다. 구체적으로, V-NAND 메모리(100)는 채널층(210), 강유전체층(220), 산화물층(230), 및 복수의 전극(240)들을 포함할 수 있다. Referring to FIGS. 1 and 2 , the V-NAND memory 100 according to various embodiments may be implemented in a structure in which a plurality of memory cells are vertically stacked along one direction. Here, the direction in which memory cells are stacked may be defined as the first direction (V), and directions perpendicular to the first direction (V) may be defined as the second direction (H). Specifically, the V-NAND memory 100 may include a channel layer 210, a ferroelectric layer 220, an oxide layer 230, and a plurality of electrodes 240.
채널층(210)은 V-NAND 메모리(100)의 중심에서 제 1 방향(V)으로 연장될 수 있다. 이러한 채널층(210)은 전자의 이동 통로로서 역할을 할 수 있다. 여기서, 채널층(210)은 Zn, In, Ga, 4족 반도체 재료, 또는 3-5족 화합물을 포함하는 반도체 재료로 이루어질 수 있다. 예를 들면, 채널층(210)은 AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 중 적어도 하나를 포함하는 ZnOx 계열의 재료, 단결정 실리콘(single crystal silicon), 또는 다결정 실리콘(polycrystalline silicon; polysilicon; poly-si)으로 이루어질 수 있다. 도시되지는 않았으나, 채널층(210)의 중심에는 절연층(도시되지 않음)이 마련될 수 있다. 이러한 경우, 채널층(210)이 제 1 방향(V)을 중심으로 절연층을 둘러싸면서, 제 1 방향(V)으로 연장될 수 있다. The channel layer 210 may extend from the center of the V-NAND memory 100 in the first direction (V). This channel layer 210 may serve as a passage for electrons to move. Here, the channel layer 210 may be made of a semiconductor material including Zn, In, Ga, a Group 4 semiconductor material, or a Group 3-5 compound. For example, the channel layer 210 is made of a ZnO x series material including at least one of AZO, ZTO, IZO, ITO, IGZO, or Ag-ZnO, single crystal silicon, or polycrystalline silicon; It can be made of polysilicon; poly-si). Although not shown, an insulating layer (not shown) may be provided at the center of the channel layer 210. In this case, the channel layer 210 may surround the insulating layer around the first direction (V) and extend in the first direction (V).
강유전체층(220)은 제 1 방향(V)을 중심으로 채널층(210)을 둘러싸면서, 제 1 방향(V)으로 연장될 수 있다. 이러한 강유전체층(220)은 전자의 저장소로서 역할을 할 수 있다. 바꿔 말하면, 강유전체층(220)은 일반적인 V-NAND 메모리의 O/N/O 부도체를 대체하기 위한 구성으로서 제공될 수 있다. 여기서, 강유전체층(220)의 두께는 대략 10 nm일 수 있다. 일 예로, 강유전체층(220)은 HfO2 기반 강유전체 재료로 이루어질 수 있다. 다른 예로, 강유전체층(220)은 Al, Zr 또는 Si 중 적어도 하나가 도핑된 HfO2 기반 강유전체 재료로 이루어질 수 있다. 또 다른 예로, 강유전체층(220)은 PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate)(BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 하나를 포함하는 강유전체 재료로 이루어질 수 있다. The ferroelectric layer 220 may extend in the first direction (V) while surrounding the channel layer 210 around the first direction (V). This ferroelectric layer 220 may serve as a storage area for electrons. In other words, the ferroelectric layer 220 can be provided as a replacement for the O/N/O insulator of a general V-NAND memory. Here, the thickness of the ferroelectric layer 220 may be approximately 10 nm. As an example, the ferroelectric layer 220 may be made of HfO 2 -based ferroelectric material. As another example, the ferroelectric layer 220 may be made of an HfO 2 -based ferroelectric material doped with at least one of Al, Zr, or Si. As another example, the ferroelectric layer 220 is made of PZT (Pb(Zr, Ti)O 3 ), PTO (PbTiO 3 ), SBT (SrBi 2 Ti 2 O 3 ), BLT (Bi(La, Ti)O 3 ), PLZT(Pb(La, Zr)TiO 3 ), BST(Bi(Sr, Ti)O 3 ), barium titanate(BaTiO 3 ), P(VDF-TrFE), PVDF, AlO x , ZnO x , It may be made of a ferroelectric material containing at least one of TiO x , TaO x, or InO x .
그런데, 강유전체 재료는, 그 극성(polarity) 값이 고정적으로 유지되기 어렵다는 단점이 있다. 즉, 연속적인 사이클링(cycling) 중 강유전체 재료에서의 산소 빈자리 결함(oxygen vacancy) 형성이 증가됨에 따라, 도 4의 (a)에 도시된 바와 같이, 강유전체 재료에 대해 웨이크업 이펙트(wake up effect)가 발생되고, 이로써 강유전체 재료의 극성 값이 유지되기 어려울 수 있다. However, ferroelectric materials have the disadvantage that their polarity value is difficult to maintain fixed. That is, as the formation of oxygen vacancy defects in the ferroelectric material increases during continuous cycling, a wake up effect occurs on the ferroelectric material, as shown in (a) of FIG. 4. occurs, and it may be difficult to maintain the polarity value of the ferroelectric material.
산화물층(230)은 제 1 방향(V)을 중심으로 강유전체층(220)을 둘러싸면서, 제 1 방향(V)으로 연장될 수 있다. 이 때, 산화물층(230)은 강유전체층(220)과 전극(240)들의 사이에 개재될 수 있다. 이러한 산화물층(230)은 절연성 산화물층으로 지칭될 수 있다. 여기서, 산화물층(230)은 절연성 산화물로 이루어질 수 있다. 예를 들면, 절연성 산화물은 Ga2O3, Al2O3, HfO2, ZrO2, Ta2O5 또는 La2O3 중 적어도 하나를 포함할 수 있다. The oxide layer 230 may extend in the first direction (V) while surrounding the ferroelectric layer 220 around the first direction (V). At this time, the oxide layer 230 may be interposed between the ferroelectric layer 220 and the electrodes 240. This oxide layer 230 may be referred to as an insulating oxide layer. Here, the oxide layer 230 may be made of an insulating oxide. For example, the insulating oxide may include at least one of Ga 2 O 3 , Al 2 O 3 , HfO 2 , ZrO 2 , Ta 2 O 5 or La 2 O 3 .
전극(240)들은 제 1 방향(V)을 중심으로 산화물층(230)을 각각 둘러싸면서, 제 1 방향(V)을 따라 적층될 수 있다. 이 때, 전극(240)들은 제 1 방향(V)을 따라 서로로부터 이격될 수 있다. 그리고, 전극(240)들의 각각은 제 2 방향(H)으로 연장될 수 있다. 이러한 전극(240)들의 각각은 게이트(gate) 전극으로서 역할을 할 수 있다. 예를 들면, 전극(240)들은 텅스텐(W), 몰리브덴(Mo), 코발트(Co), 티타늄(Ti) 또는 탄탈륨(Ta) 중 적어도 하나의 금속 재료로 이루어질 수 있다. The electrodes 240 may be stacked along the first direction (V), each surrounding the oxide layer 230 around the first direction (V). At this time, the electrodes 240 may be spaced apart from each other along the first direction (V). Additionally, each of the electrodes 240 may extend in the second direction (H). Each of these electrodes 240 may serve as a gate electrode. For example, the electrodes 240 may be made of at least one metal material selected from tungsten (W), molybdenum (Mo), cobalt (Co), titanium (Ti), or tantalum (Ta).
다양한 실시예들에 따르면, V-NAND 메모리(100)가 강유전체층(220)을 갖고 구현됨에 따라, 기존의 O/N/O 부도체를 이용한 적층 구조를 구현하기 위해 야기되는 한계를 극복할 수 있으며, V-NAND 메모리(100)의 소형화가 가능하다. 그리고, 산화물층들(230)에 의해, 강유전체층(220)을 갖는 V-NAND 메모리(100)의 메모리 특성이 극대화될 수 있다. 즉, V-NAND 메모리(100)에서, 산화물층(230)이 강유전체층(220)과 전극(240)들의 사이에 배치됨으로써, 강유전체층(220)의 강유전체 성능이 향상될 수 있다. 구체적으로, 산화물층(230)이 산화물층(230)의 작은 열팽창 계수에 의해, 도 3에 도시된 바와 같이, 강유전체층(220)에 대해 사방정상 형성을 유발시킬 수 있다. 이를 통해, 강유전체층(220)에 대해 더 큰 극성 값이 형성될 수 있다. 여기서, 산화물층(230)의 산화물 종류 및 조성비가 조절됨에 따라, 열팽창 계수가 조절될 수 있다. 게다가, 산화물층(230)이 강유전체층(220)에 대해 산소 빈자리 결함 형성을 억제할 수 있다. 이를 통해, 도 4의 (b)에 도시된 바와 같이, 산화물층(230)과 전극(240)들의 사이에서 강유전체층(220)에 대해 웨이크업 이펙트가 감소되고, 이로써 강유전체층(220)의 극성 값이 유지될 수 있다. 이에 따라, V-NAND 메모리(100)에서의 강유전체층(220)에 대한 안정성(stability)이 개선될 수 있다. According to various embodiments, as the V-NAND memory 100 is implemented with the ferroelectric layer 220, limitations caused by implementing a stacked structure using existing O/N/O insulators can be overcome. , miniaturization of the V-NAND memory 100 is possible. And, by using the oxide layers 230, the memory characteristics of the V-NAND memory 100 including the ferroelectric layer 220 can be maximized. That is, in the V-NAND memory 100, the oxide layer 230 is disposed between the ferroelectric layer 220 and the electrodes 240, so that the ferroelectric performance of the ferroelectric layer 220 can be improved. Specifically, the oxide layer 230 may cause orthorhombic phase formation in the ferroelectric layer 220, as shown in FIG. 3, due to the small thermal expansion coefficient of the oxide layer 230. Through this, a larger polarity value can be formed for the ferroelectric layer 220. Here, as the oxide type and composition ratio of the oxide layer 230 are adjusted, the thermal expansion coefficient can be adjusted. Additionally, the oxide layer 230 can suppress the formation of oxygen vacancy defects in the ferroelectric layer 220. Through this, as shown in (b) of FIG. 4, the wake-up effect on the ferroelectric layer 220 is reduced between the oxide layer 230 and the electrodes 240, thereby reducing the polarity of the ferroelectric layer 220. The value can be maintained. Accordingly, the stability of the ferroelectric layer 220 in the V-NAND memory 100 can be improved.
도 5는 다양한 실시예들에 따른 V-NAND 메모리(100)의 제조 방법을 나타내는 순서도이다.Figure 5 is a flowchart showing a manufacturing method of the V-NAND memory 100 according to various embodiments.
도 5를 참조하면, 510 단계에서, 강유전제층(220)이 채널층(210)에 형성될 수 있다. 먼저, 채널층(210)이 준비된 다음, 강유전체층(220)이 채널층(210)에 형성될 수 있다. 채널층(210)은 제 1 방향(V)으로 연장될 수 있다. 예를 들면, 채널층(210)은 AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 중 적어도 하나를 포함하는 ZnOx 계열의 재료, 단결정 실리콘, 또는 다결정 실리콘으로 이루어질 수 있다. 도시되지는 않았으나, 채널층(210)의 중심에는 절연층(도시되지 않음)이 마련될 수 있다. 이러한 경우, 채널층(210)이 제 1 방향(V)을 중심으로 절연층을 둘러싸면서, 제 1 방향(V)으로 연장될 수 있다. 강유전체층(220)은 제 1 방향(V)을 중심으로 채널층(210)을 둘러싸면서, 제 1 방향(V)으로 연장될 수 있다. 이 때, 강유전체층(220)은 ALD(atomic layer deposition), CVD(chemical vapor deposition) 또는 PVD(physical vapor deposition)와 같은 진공 증착 공정을 통해, 채널층(210)의 표면에 증착될 수 있다. 여기서, 강유전체층(220)의 두께는 대략 10 nm일 수 있다. 일 예로, 강유전체층(220)은 HfO2 기반 강유전체 재료로 이루어질 수 있다. 다른 예로, 강유전체층(220)은 Al, Zr 또는 Si 중 적어도 하나가 도핑된 HfO2 기반 강유전체 재료로 이루어질 수 있다. 또 다른 예로, 강유전체층(220)은 PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate)(BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 하나를 포함하는 강유전체 재료로 이루어질 수 있다. Referring to FIG. 5 , in step 510, a ferroelectric layer 220 may be formed in the channel layer 210. First, the channel layer 210 is prepared, and then the ferroelectric layer 220 may be formed on the channel layer 210. The channel layer 210 may extend in the first direction (V). For example, the channel layer 210 may be made of a ZnO Although not shown, an insulating layer (not shown) may be provided at the center of the channel layer 210. In this case, the channel layer 210 may surround the insulating layer around the first direction (V) and extend in the first direction (V). The ferroelectric layer 220 may extend in the first direction (V) while surrounding the channel layer 210 around the first direction (V). At this time, the ferroelectric layer 220 may be deposited on the surface of the channel layer 210 through a vacuum deposition process such as atomic layer deposition (ALD), chemical vapor deposition (CVD), or physical vapor deposition (PVD). Here, the thickness of the ferroelectric layer 220 may be approximately 10 nm. As an example, the ferroelectric layer 220 may be made of HfO 2 -based ferroelectric material. As another example, the ferroelectric layer 220 may be made of an HfO 2 -based ferroelectric material doped with at least one of Al, Zr, or Si. As another example, the ferroelectric layer 220 is made of PZT (Pb(Zr, Ti)O 3 ), PTO (PbTiO 3 ), SBT (SrBi 2 Ti 2 O 3 ), BLT (Bi(La, Ti)O 3 ), PLZT(Pb(La, Zr)TiO 3 ), BST(Bi(Sr, Ti)O 3 ), barium titanate(BaTiO 3 ), P(VDF-TrFE), PVDF, AlO x , ZnO x , It may be made of a ferroelectric material containing at least one of TiO x , TaO x, or InO x .
520 단계에서, 산화물층(230)이 강유전체층(220)에 형성될 수 있다. 산화물층(230)은 제 1 방향(V)을 중심으로 강유전체층(220)을 둘러싸면서, 제 1 방향(V)으로 연장될 수 있다. 이 때, 산화물층(230)은 ALD, CVD 또는 PVD와 같은 진공 증착 공정을 통해, 강유전체층(220)의 표면에 증착될 수 있다. 이러한 산화물층(230)은 절연성 산화물층으로 지칭될 수 있다. 여기서, 산화물층(230)은 절연성 산화물로 이루어질 수 있다. 예를 들면, 절연성 산화물은 Ga2O3, Al2O3, HfO2, ZrO2, Ta2O5 또는 La2O3 중 적어도 하나를 포함할 수 있다. In step 520, the oxide layer 230 may be formed on the ferroelectric layer 220. The oxide layer 230 may extend in the first direction (V) while surrounding the ferroelectric layer 220 around the first direction (V). At this time, the oxide layer 230 may be deposited on the surface of the ferroelectric layer 220 through a vacuum deposition process such as ALD, CVD, or PVD. This oxide layer 230 may be referred to as an insulating oxide layer. Here, the oxide layer 230 may be made of an insulating oxide. For example, the insulating oxide may include at least one of Ga 2 O 3 , Al 2 O 3 , HfO 2 , ZrO 2 , Ta 2 O 5 or La 2 O 3 .
530 단계에서, 복수의 전극(240)들이 산화물층(230)에 형성될 수 있다. 전극(240)들은 제 1 방향(V)을 중심으로 산화물층(230)을 각각 둘러싸면서, 제 1 방향(V)을 따라 적층될 수 있다. 이 때, 전극(240)들은 제 1 방향(V)을 따라 서로로부터 이격될 수 있다. 그리고, 전극(240)들의 각각은 제 2 방향(H)으로 연장될 수 있다. 예를 들면, 전극(2450)들은 텅스텐(W), 몰리브덴(Mo), 코발트(Co), 티타늄(Ti) 또는 탄탈륨(Ta) 중 적어도 하나의 금속 재료로 이루어질 수 있다. In step 530, a plurality of electrodes 240 may be formed on the oxide layer 230. The electrodes 240 may be stacked along the first direction (V), each surrounding the oxide layer 230 around the first direction (V). At this time, the electrodes 240 may be spaced apart from each other along the first direction (V). Additionally, each of the electrodes 240 may extend in the second direction (H). For example, the electrodes 2450 may be made of at least one metal material selected from tungsten (W), molybdenum (Mo), cobalt (Co), titanium (Ti), or tantalum (Ta).
이에 따라, 다양한 실시예들에 따른 V-NAND 메모리(100)가 제조될 수 있다. 즉, V-NAND 메모리(100)는, 복수의 메모리 셀들이 일 방향을 따라 수직으로 적층된 구조로 구현될 수 있다. 이 때, 채널층(210)은 전자의 이동 통로로서 역할을 하고, 강유전체층(220)은 전자의 저장소로서 역할을 하며, 전극(240)들의 각각은 게이트 전극으로서 역할을 할 수 있다. V-NAND 메모리(100)가 강유전체층(220)을 갖고 구현됨에 따라, 기존의 O/N/O 부도체를 이용한 적층 구조를 구현하기 위해 야기되는 한계를 극복할 수 있으며, V-NAND 메모리(100)의 소형화가 가능하다. 그리고, 산화물층(230)에 의해, 강유전체층(220)을 갖는 V-NAND 메모리(100)의 메모리 특성이 극대화될 수 있다. Accordingly, V-NAND memory 100 according to various embodiments can be manufactured. That is, the V-NAND memory 100 may be implemented in a structure in which a plurality of memory cells are vertically stacked along one direction. At this time, the channel layer 210 serves as a passage for electrons to move, the ferroelectric layer 220 serves as a storage for electrons, and each of the electrodes 240 may serve as a gate electrode. As the V-NAND memory 100 is implemented with the ferroelectric layer 220, it is possible to overcome the limitations caused by implementing a stacked structure using existing O/N/O insulators, and the V-NAND memory (100 ) can be miniaturized. And, by using the oxide layer 230, the memory characteristics of the V-NAND memory 100 including the ferroelectric layer 220 can be maximized.
다양한 실시예들에 따르면, 산화물층(230)이 강유전체층(220)과 전극(240)들의 사이에 배치됨으로써, 강유전체층(220)의 강유전체 성능이 향상될 수 있다. 구체적으로, 산화물층(230)이 그의 작은 열팽창 계수에 의해 강유전체층(220)에 대해 사방정상 형성을 유발시킬 수 있다. 이를 통해, 강유전체층(220)에 대해 더 큰 극성 값이 형성될 수 있다. 여기서, 산화물층(230)의 산화물 종류 및 조성비가 조절됨에 따라, 열팽창 계수가 조절될 수 있다. 게다가, 산화물층(230)이 강유전체층(220)에 대해 산소 빈자리 결함 형성을 억제할 수 있다. 이를 통해, 산화물층(230)과 전극(240)들의 사이에서 강유전체층(220)에 대해 웨이크업 이펙트가 감소되고, 이로써 강유전체층(220)의 극성 값이 유지될 수 있다. 이에 따라, V-NAND 메모리(100)에서의 강유전체층(220)에 대한 안정성이 개선될 수 있다. According to various embodiments, by disposing the oxide layer 230 between the ferroelectric layer 220 and the electrodes 240, the ferroelectric performance of the ferroelectric layer 220 may be improved. Specifically, the oxide layer 230 may cause orthorhombic phase formation in the ferroelectric layer 220 due to its small thermal expansion coefficient. Through this, a larger polarity value can be formed for the ferroelectric layer 220. Here, as the oxide type and composition ratio of the oxide layer 230 are adjusted, the thermal expansion coefficient can be adjusted. Additionally, the oxide layer 230 can suppress the formation of oxygen vacancy defects in the ferroelectric layer 220. Through this, the wake-up effect on the ferroelectric layer 220 between the oxide layer 230 and the electrodes 240 is reduced, and thus the polarity value of the ferroelectric layer 220 can be maintained. Accordingly, the stability of the ferroelectric layer 220 in the V-NAND memory 100 can be improved.
다양한 실시예들은 복수의 메모리 셀들이 일 방향, 즉 제 1 방향(V)을 따라 적층되어 구현되는 V-NAND 메모리(100)를 제공할 수 있다. Various embodiments may provide a V-NAND memory 100 implemented by stacking a plurality of memory cells along one direction, that is, the first direction (V).
다양한 실시예들에 따르면, V-NAND 메모리(100)는, 제 1 방향(V)으로 연장되는 강유전체층(220), 및 제 1 방향(V)을 중심으로 강유전체층(220)을 둘러싸면서, 제 1 방향(V)으로 연장되는 산화물층(230)을 포함할 수 있다. According to various embodiments, the V-NAND memory 100 includes a ferroelectric layer 220 extending in a first direction (V), and surrounding the ferroelectric layer 220 around the first direction (V), It may include an oxide layer 230 extending in the first direction (V).
다양한 실시예들에 따르면, V-NAND 메모리(100)는, 제 1 방향(V)을 중심으로 강유전체층(220)을 각각 둘러싸면서 제 1 방향(V)을 따라 적층되는 복수의 전극(240)들을 더 포함할 수 있다. According to various embodiments, the V-NAND memory 100 includes a plurality of electrodes 240 stacked along the first direction (V) while each surrounding the ferroelectric layer 220 around the first direction (V). More may be included.
다양한 실시예들에 따르면, 산화물층(230)은, 강유전체층(220)과 전극(240)들 사이에 개재되며, 절연성 산화물로 이루어질 수 있다. According to various embodiments, the oxide layer 230 is interposed between the ferroelectric layer 220 and the electrode 240 and may be made of an insulating oxide.
다양한 실시예들에 따르면, V-NAND 메모리(100)는, 제 1 방향(V)으로 연장되는 채널층(210)을 더 포함할 수 있다. According to various embodiments, the V-NAND memory 100 may further include a channel layer 210 extending in the first direction (V).
다양한 실시예들에 따르면, 강유전체층(220)은, 제 1 방향(V)을 중심으로 채널층(210)을 둘러쌀 수 있다. According to various embodiments, the ferroelectric layer 220 may surround the channel layer 210 around the first direction (V).
다양한 실시예들에 따르면, 산화물층(230)은, 산화물층(230)의 열팽창 계수에 의해 강유전체층(220)에 대해 사방정상 형성을 유발시키고, 강유전체층(220)에 대해 산소 빈자리 결함 형성을 억제시킬 수 있다. According to various embodiments, the oxide layer 230 causes orthorhombic phase formation in the ferroelectric layer 220 and oxygen vacancy defect formation in the ferroelectric layer 220 due to the thermal expansion coefficient of the oxide layer 230. It can be suppressed.
다양한 실시예들은 복수의 메모리 셀들이 일 방향, 즉 제 1 방향(V)을 따라 적층되어 구현되는 V-NAND 메모리(100)의 제조 방법을 제공할 수 있다. Various embodiments may provide a method of manufacturing a V-NAND memory 100 implemented by stacking a plurality of memory cells along one direction, that is, the first direction (V).
다양한 실시예들에 따르면, V-NAND 메모리(100)의 제조 방법은, 제 1 방향(V)으로 연장되는 강유전체층(220)을 둘러싸는 산화물층(230)을 형성하는 단계(520 단계), 및 제 1 방향(V)을 중심으로 산화물층(230)을 각각 둘러싸면서 제 1 방향(V)을 따라 적층되는 복수의 전극(240)들을 형성하는 단계(530 단계)를 포함할 수 있다. According to various embodiments, a method of manufacturing the V-NAND memory 100 includes forming an oxide layer 230 surrounding a ferroelectric layer 220 extending in a first direction (V) (step 520), and forming a plurality of electrodes 240 stacked along the first direction (V) while each surrounding the oxide layer 230 about the first direction (V) (step 530).
다양한 실시예들에 따르면, V-NAND 메모리(100)의 제조 방법은, 제 1 방향(V)으로 연장되는 채널층(210)을 둘러싸도록 상기 강유전체층을 형성하는 단계(510 단계)를 더 포함할 수 있다. According to various embodiments, the method of manufacturing the V-NAND memory 100 further includes forming the ferroelectric layer to surround the channel layer 210 extending in the first direction (V) (step 510). can do.
다양한 실시예들에 따르면, 산화물층(230)은, 강유전체층(220)과 전극(240)들 사이에 개재되며, 절연성 산화물로 이루어질 수 있다. According to various embodiments, the oxide layer 230 is interposed between the ferroelectric layer 220 and the electrode 240 and may be made of an insulating oxide.
다양한 실시예들에 따르면, 산화물층(230)은, 산화물층(230)의 열팽창 계수에 의해 강유전체층(220)에 대해 사방정상 형성을 유발시키고, 강유전체층(220)에 대해 산소 빈자리 결함 형성을 억제시킬 수 있다. According to various embodiments, the oxide layer 230 causes orthogonal crystal formation in the ferroelectric layer 220 and oxygen vacancy defect formation in the ferroelectric layer 220 due to the thermal expansion coefficient of the oxide layer 230. It can be suppressed.
본 문서의 다양한 실시예들 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 구성 요소에 대해서는 유사한 참조 부호가 사용될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다. 본 문서에서, "A 또는 B", "A 및/또는 B 중 적어도 하나", "A, B 또는 C" 또는 "A, B 및/또는 C 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다. "제 1", "제 2", "첫째" 또는 "둘째" 등의 표현들은 해당 구성 요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성 요소를 다른 구성 요소와 구분하기 위해 사용될 뿐 해당 구성 요소들을 한정하지 않는다. 어떤(예: 제 1) 구성 요소가 다른(예: 제 2) 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 상기 어떤 구성 요소가 상기 다른 구성 요소에 직접적으로 연결되거나, 다른 구성 요소(예: 제 3 구성 요소)를 통하여 연결될 수 있다.The various embodiments of this document and the terms used herein are not intended to limit the technology described in this document to a specific embodiment, and should be understood to include various changes, equivalents, and/or replacements of the embodiments. In connection with the description of the drawings, similar reference numerals may be used for similar components. Singular expressions may include plural expressions, unless the context clearly indicates otherwise. In this document, expressions such as “A or B”, “at least one of A and/or B”, “A, B or C” or “at least one of A, B and/or C” refer to all of the items listed together. Possible combinations may be included. Expressions such as "first", "second", "first" or "second" can modify the corresponding components regardless of order or importance, and are only used to distinguish one component from another. The components are not limited. When a (e.g. first) component is said to be “connected” or “connected” to another (e.g. second) component, it means that the component is directly connected to the other component, or It may be connected through other components (e.g., a third component).
다양한 실시예들에 따르면, 기술한 구성 요소들의 각각의 구성 요소는 단수 또는 복수의 개체를 포함할 수 있다. 다양한 실시예들에 따르면, 전술한 해당 구성 요소들 중 하나 이상의 구성 요소들 또는 동작들이 생략되거나, 또는 하나 이상의 다른 구성 요소들 또는 동작들이 추가될 수 있다. 대체적으로 또는 추가적으로, 복수의 구성 요소들은 하나의 구성 요소로 통합될 수 있다. 이런 경우, 통합된 구성 요소는 복수의 구성 요소들 각각의 구성 요소의 하나 이상의 기능들을 통합 이전에 복수의 구성 요소들 중 해당 구성 요소에 의해 수행되는 것과 동일 또는 유사하게 수행할 수 있다.According to various embodiments, each of the described components may include a single or plural entity. According to various embodiments, one or more of the above-described corresponding components or operations may be omitted, or one or more other components or operations may be added. Alternatively or additionally, multiple components may be integrated into one component. In this case, the integrated component may perform one or more functions of each component of the plurality of components identically or similarly to those performed by the corresponding component of the plurality of components prior to integration.
Claims (9)
상기 일 방향으로 연장되는 강유전체층;
상기 일 방향을 중심으로 상기 강유전체층을 둘러싸면서, 상기 일 방향으로 연장되고, 절연성 산화물로 이루어지는 산화물층; 및
상기 일 방향을 중심으로 상기 산화물층을 각각 둘러싸면서, 상기 산화물층에 각각 접촉하고, 상기 일 방향을 따라 적층되는 복수의 전극들
을 포함하고,
상기 절연성 산화물은 Ga2O3, Al2O3, HfO2, ZrO2, Ta2O5 또는 La2O3 중 적어도 하나를 포함하는,
V-NAND 메모리.
In V-NAND memory, which is implemented by stacking a plurality of memory cells in one direction,
a ferroelectric layer extending in the one direction;
an oxide layer surrounding the ferroelectric layer about the one direction, extending in the one direction, and made of an insulating oxide; and
A plurality of electrodes each surrounding the oxide layer around the one direction, each contacting the oxide layer, and stacked along the one direction.
Including,
The insulating oxide includes at least one of Ga 2 O 3 , Al 2 O 3 , HfO 2 , ZrO 2 , Ta 2 O 5 or La 2 O 3
V-NAND memory.
상기 일 방향으로 연장되는 채널층
을 더 포함하고,
상기 강유전체층은,
상기 일 방향을 중심으로 상기 채널층을 둘러싸는,
V-NAND 메모리.
According to claim 1,
Channel layer extending in the one direction
It further includes,
The ferroelectric layer is,
Surrounding the channel layer around the one direction,
V-NAND memory.
상기 산화물층은,
상기 산화물층의 열팽창 계수에 의해 상기 강유전체층에 대해 사방정상(orthorhombic phase) 형성을 유발시키고,
상기 강유전체층에 대해 산소 빈자리 결함(oxygen vacancy) 형성을 억제시키는,
V-NAND 메모리.
According to claim 1,
The oxide layer is,
The thermal expansion coefficient of the oxide layer causes the formation of an orthorhombic phase in the ferroelectric layer,
Suppressing the formation of oxygen vacancy defects in the ferroelectric layer,
V-NAND memory.
상기 일 방향으로 연장되는 강유전체층을 둘러싸면서, 절연성 산화물로 이루어지는 산화물층을 형성하는 단계; 및
상기 일 방향을 중심으로 상기 산화물층을 각각 둘러싸면서, 상기 산화물층에 각각 접촉하고, 상기 일 방향을 따라 적층되는 복수의 전극들을 형성하는 단계
를 포함하고,
상기 절연성 산화물은 Ga2O3, Al2O3, HfO2, ZrO2, Ta2O5 또는 La2O3 중 적어도 하나를 포함하는,
V-NAND 메모리의 제조 방법.
In a method of manufacturing a V-NAND memory implemented by stacking a plurality of memory cells along one direction,
forming an oxide layer made of an insulating oxide surrounding the ferroelectric layer extending in one direction; and
Forming a plurality of electrodes each surrounding the oxide layer about the one direction, each contacting the oxide layer, and being stacked along the one direction.
Including,
The insulating oxide includes at least one of Ga 2 O 3 , Al 2 O 3 , HfO 2 , ZrO 2 , Ta 2 O 5 or La 2 O 3
Manufacturing method of V-NAND memory.
상기 일 방향으로 연장되는 채널층을 둘러싸도록 상기 강유전체층을 형성하는 단계
를 더 포함하는,
V-NAND 메모리의 제조 방법.
According to claim 6,
Forming the ferroelectric layer to surround the channel layer extending in one direction.
Containing more,
Manufacturing method of V-NAND memory.
상기 산화물층은,
상기 산화물층의 열팽창 계수에 의해 상기 강유전체층에 대해 사방정상 형성을 유발시키고,
상기 강유전체층에 대해 산소 빈자리 결함 형성을 억제시키는,
V-NAND 메모리의 제조 방법. According to claim 6,
The oxide layer is,
Inducing orthorhombic phase formation in the ferroelectric layer due to the thermal expansion coefficient of the oxide layer,
Suppressing the formation of oxygen vacancy defects in the ferroelectric layer,
Manufacturing method of V-NAND memory.
Priority Applications (1)
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|---|---|---|---|
| KR1020210065931A KR102629339B1 (en) | 2021-05-24 | 2021-05-24 | V-nand memory having oxide interlayer for improving ferroelectric performance and method for manufacturing the same |
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| KR1020210065931A KR102629339B1 (en) | 2021-05-24 | 2021-05-24 | V-nand memory having oxide interlayer for improving ferroelectric performance and method for manufacturing the same |
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| KR20220158326A KR20220158326A (en) | 2022-12-01 |
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|---|---|---|---|---|
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| KR20210043235A (en) * | 2019-10-11 | 2021-04-21 | 에스케이하이닉스 주식회사 | Semiconductor memory device and operating method thereof |
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- 2021-05-24 KR KR1020210065931A patent/KR102629339B1/en active IP Right Grant
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