KR102617310B1 - Delta-Sigma Modulators and Modulation Methods thereof - Google Patents
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Abstract
본 기술은 델타-시그마 변조기 및 변조 방법에 관한 것이다. 본 기술의 델타-시그마 변조기는 델타-시그마 변조를 통하여 아날로그 입력 신호에 상응하는 디지털 신호를 출력하는 델타-시그마 변조기로서, 아날로그 입력 신호와 피드백 신호의 차이를 계산하여 출력하는 감산기; 상기 출력된 차이를 적분하여 1차 중간 적분 신호를 출력하는 1차 적분기; 상기 출력된 1차 중간 적분 신호를 적분하여 2차 중간 적분 신호를 출력하는 2차 적분기; 상기 출력된 2차 중간 적분 신호를 적분하여 적분된 신호를 출력하는 3차 적분기; 피드포워드 경로를 통하여 입력되는 상기 1차 중간 적분 신호, 상기 2차 중간 적분 신호 및 상기 적분된 신호를 가산하여 복합 신호를 출력하는 가산기; 및 상기 가산기로부터 출력된 복합 신호를 양자화하여 디지털 신호를 출력하는 양자화기;를 포함하되, 캐스케이드로 연결된 상기 1차 내지 3차 적분기들은 하나 이상의 이산 시간 방식의 적분기 및 하나 이상의 연속 시간 방식의 적분기를 포함한다. 본 기술은 클락 지터와 초과 루프 지연, 계수변화 문제가 적은 DT-DSM 구조와 융합한 혼합형 DT/CT 델타-시그마 변조기 및 변조 방법을 제공한다.This technology relates to delta-sigma modulators and modulation methods. The delta-sigma modulator of this technology is a delta-sigma modulator that outputs a digital signal corresponding to an analog input signal through delta-sigma modulation. It includes a subtractor that calculates and outputs the difference between the analog input signal and the feedback signal; a first-order integrator that integrates the output difference and outputs a first-order intermediate integration signal; a secondary integrator that integrates the output first intermediate integration signal and outputs a second intermediate integration signal; a third-order integrator that integrates the output second-order intermediate integration signal and outputs an integrated signal; an adder that adds the first intermediate integral signal, the second intermediate integral signal, and the integrated signal input through a feedforward path to output a composite signal; and a quantizer that quantizes the composite signal output from the adder to output a digital signal, wherein the first to third order integrators connected in cascade include one or more discrete-time integrators and one or more continuous-time integrators. Includes. This technology provides a hybrid DT/CT delta-sigma modulator and modulation method combined with the DT-DSM structure, which has fewer clock jitter, excess loop delay, and coefficient change problems.
Description
본 발명은 델타 시그마 변조기 및 변조 방법에 관한 것으로, 보다 구체적으로는 혼합형 DT/CT 델타 시그마 변조기 및 변조 방법에 관한 것이다.The present invention relates to a delta sigma modulator and modulation method, and more specifically, to a mixed DT/CT delta sigma modulator and modulation method.
델타-시그마 변조(delta-sigma modulation, DSM,ΔΣ) 방식은 델타 변조방식으로부터 파생된 아날로그-디지털 또는 디지털-아날로그 변환방식이다. 이 방식을 적용한 ADC(Analog-to-digital converter)또는 DAC(Digital-to-analog converter) 회로는 저가의 CMOS공정으로 쉽게 구현이 가능하다.The delta-sigma modulation (DSM, ΔΣ) method is an analog-digital or digital-analog conversion method derived from the delta modulation method. ADC (Analog-to-digital converter) or DAC (Digital-to-analog converter) circuit applying this method can be easily implemented with a low-cost CMOS process.
델타-시그마 구조의 원리는 신호의 값을 대강 예측하여, 오차를 구한 다음, 누적된 오차를 이용하여 오차를 보정해 나가는 것이다. 이 원리에 의하면, 누적 오차 값이 유한하다면, 입력 신호의 평균값과 출력 신호의 평균값은 같아지게 되어 있다. The principle of the delta-sigma structure is to roughly predict the value of the signal, obtain the error, and then correct the error using the accumulated error. According to this principle, if the accumulated error value is finite, the average value of the input signal and the average value of the output signal become the same.
최근 빠른 데이터 처리 속도, 저 전력, 그리고 소형화가 요구됨으로 인해, 아날로그 신호를 디지털신호로 변환하는 인터페이스 기술이 중요해지고 저 전력과 고속의 ADC (analog-to-digital converter) 가 활발하게 연구되고 있다.Recently, due to the demand for fast data processing speed, low power, and miniaturization, interface technology for converting analog signals to digital signals has become important, and low-power and high-speed analog-to-digital converters (ADCs) are being actively researched.
도 1은 종래의 델타-시그마 변조기(10)의 블록도를 도시한다. 1 shows a block diagram of a conventional delta-
도 1을 참조하면, 종래의 델타-시그마 변조기(10)는 CIFF(cascade-of-integrators fedforward) 구조를 사용한 3차 CT-DSM(continuous-time delta-sigma modulator)으로 구현될 수 있다. Referring to FIG. 1, the conventional delta-
u(t)는 아날로그 입력을 의미하고, y(t)는 디지털 출력을 의미한다. 감산기(11)는 입력신호와 피드백 신호를 차감하여 1차 적분기(12)로 출력한다. k1, k2, k3는 각 적분기(12, 13, 14)의 피드포워드(feedforward) 계수를 의미한다. 가산기(15)는 캐스케이드 연결 구조를 갖는 각 적분기의 피드포워드 신호를 더한다. 양자화기(16)는 가산기로부터 출력된 신호를 양자화하여 디지털 신호를 출력한다. 양자화기는 비교기 또는 아날로그-디지털 변환기(ADC)로 구현될 수 있다. u(t) means analog input, and y(t) means digital output. The
도면에 도시된 바와 같은 CIFF 구조의 사용은 각 적분기 출력 스윙을 감소시켜 적분기 앰프 설계요구 조건을 완화시킨다. 또한 CT-DSM은 스위치를 사용하지 않기 때문에 파워 효율이 좋은 장점이 있다. Use of the CIFF structure as shown in the figure reduces each integrator output swing, thereby relaxing integrator amplifier design requirements. Additionally, CT-DSM has the advantage of good power efficiency because it does not use switches.
그러나, 클락 지터(clock jitter)와 초과 루프 지연(excess loop delay, ELD), 그리고 계수변화로 인하여 고해상도를 달성하는 데에 어려움이 있다. However, it is difficult to achieve high resolution due to clock jitter, excessive loop delay (ELD), and coefficient changes.
본 발명의 발명자는 이러한 문제점들을 해결하기 위하여 오랫동안 연구하고 시행착오를 거친 끝에 본 발명을 완성하기에 이르렀다.The inventor of the present invention completed the present invention after a long period of research and trial and error in order to solve these problems.
본 발명의 실시예는 클락 지터와 초과 루프 지연, 계수변화 문제가 적은 DT-DSM(discrete-time delta-sigma modulator) 구조와 융합한 혼합형 DT/CT 델타-시그마 변조기(Mixed-DSM) 및 변조 방법을 제공한다.An embodiment of the present invention is a mixed DT/CT delta-sigma modulator (Mixed-DSM) and modulation method fused with a DT-DSM (discrete-time delta-sigma modulator) structure that has fewer clock jitter, excessive loop delay, and coefficient change problems. provides.
한편, 본 발명의 명시되지 않은 또 다른 목적들은 하기의 상세한 설명 및 그 효과로부터 용이하게 추론할 수 있는 범위 내에서 추가적으로 고려될 것이다. Meanwhile, other unspecified purposes of the present invention will be additionally considered within the scope that can be easily inferred from the following detailed description and its effects.
본 발명의 실시예에 따른 델타-시그마 변조를 통하여 아날로그 입력 신호에 상응하는 디지털 신호를 출력하는 델타-시그마 변조기는, 아날로그 입력 신호와 피드백 신호의 차이를 계산하여 출력하는 감산기; 상기 출력된 차이를 적분하여 1차 중간 적분 신호를 출력하는 1차 적분기; 상기 출력된 1차 중간 적분 신호를 적분하여 2차 중간 적분 신호를 출력하는 2차 적분기; 상기 출력된 2차 중간 적분 신호를 적분하여 적분된 신호를 출력하는 3차 적분기; 피드포워드 경로를 통하여 입력되는 상기 1차 중간 적분 신호, 상기 2차 중간 적분 신호 및 상기 적분된 신호를 가산하여 복합 신호를 출력하는 가산기; 및 상기 가산기로부터 출력된 복합 신호를 양자화하여 디지털 신호를 출력하는 양자화기;를 포함하되, 캐스케이드로 연결된 상기 1차 내지 3차 적분기들은 하나 이상의 이산 시간 방식의 적분기 및 하나 이상의 연속 시간 방식의 적분기를 포함할 수 있다. A delta-sigma modulator that outputs a digital signal corresponding to an analog input signal through delta-sigma modulation according to an embodiment of the present invention includes a subtractor that calculates and outputs the difference between the analog input signal and the feedback signal; a first-order integrator that integrates the output difference and outputs a first-order intermediate integration signal; a secondary integrator that integrates the output first intermediate integration signal and outputs a second intermediate integration signal; a third-order integrator that integrates the output second-order intermediate integration signal and outputs an integrated signal; an adder that adds the first intermediate integral signal, the second intermediate integral signal, and the integrated signal input through a feedforward path to output a composite signal; and a quantizer that quantizes the composite signal output from the adder to output a digital signal, wherein the first to third order integrators connected in cascade include one or more discrete-time integrators and one or more continuous-time integrators. It can be included.
상기 1차 적분기는 이산 시간 방식의 적분기이고, 상기 2차 적분기 및 상기 3차 적분기는 연속 시간 방식의 적분기일 수 있다. The first integrator may be a discrete-time integrator, and the second and third integrators may be continuous-time integrators.
상기 1차 적분기와 상기 2차 적분기 사이에 적용되어 상기 1차 적분기의 출력단의 스위칭 스파이크 전압을 제거하는 데드타임회로 블록;을 더 포함할 수 있다. It may further include a dead time circuit block applied between the first integrator and the second integrator to remove the switching spike voltage of the output terminal of the first integrator.
상기 데드타임회로 블록은 상기 1차 적분기의 출력 전압을 부분적으로 공통모드 전압으로 대체할 수 있다. The dead time circuit block may partially replace the output voltage of the primary integrator with a common mode voltage.
상기 데드타임회로 블록은, 제1 노드와 제2 노드 사이에서 소오스와 드레인이 서로 접속되는 제1 트랜지스터와 제2 트랜지스터를 포함하는 제1 스위치; 및 제3 노드와 제4 노드 사이에서 소오스와 드레인이 서로 접속되는 제3 트랜지스터와 제4 트랜지스터를 포함하는 제2 스위치;를 포함할 수 있다. The dead time circuit block includes: a first switch including a first transistor and a second transistor whose source and drain are connected to each other between the first node and the second node; and a second switch including a third transistor and a fourth transistor whose source and drain are connected to each other between the third node and the fourth node.
상기 데드타임회로 블록은, 소오스가 공통모드 전압에 접속되고 드레인이 상기 제2 노드에 접속되며 상기 제1 트랜지스터의 게이팅 신호와 반대되는 위상의 신호를 게이팅 신호로 입력받는 제5 트랜지스터를 포함하는 제3 스위치; 및 소오스가 공통모드 전압에 접속되고 드레인이 상기 제4 노드에 접속되며 상기 제4 트랜지스터의 게이팅 신호와 반대되는 위상의 신호를 게이팅 신호로 입력받는 제6 트랜지스터를 포함하는 제4 스위치;를 더 포함할 수 있다. The dead time circuit block includes a fifth transistor whose source is connected to a common mode voltage and whose drain is connected to the second node and which receives a signal with a phase opposite to that of the first transistor as a gating signal. 3 switches; and a fourth switch including a sixth transistor whose source is connected to a common mode voltage and whose drain is connected to the fourth node and which receives a signal with a phase opposite to that of the gating signal of the fourth transistor as a gating signal. can do.
상기 제2 트랜지스터와 상기 제3 트랜지스터는 제5 노드에서 서로 접속되는 공통 게이트를 가질 수 있다. The second transistor and the third transistor may have a common gate connected to each other at a fifth node.
상기 1차 적분기는 제1 위상 신호에서 스위치드 커패시터의 일부 스위치들을 턴온하여 상기 아날로그 입력 신호를 샘플링 커패시터에 샘플링하고 제2 위상 신호에서 상기 스위치드 커패시터의 다른 일부 스위치들을 턴온하여 상기 샘플링된 아날로그 입력 신호를 적분기 커패시터에 전달하여 적분하며, 상기 제1 위상 신호와 상기 제2 위상 신호는 상기 스위치드 커패시터에서 발생하는 전하 주입 효과를 제거하기 위한 소정 지연된 시간 구간을 포함하되, 상기 데드타임회로 블록은 상기 소정 지연된 시간 구간보다 넓은 시간 구간의 스위칭 클락 신호로 제어될 수 있다. The primary integrator turns on some switches of the switched capacitor in a first phase signal to sample the analog input signal into a sampling capacitor, and turns on some other switches of the switched capacitor in a second phase signal to sample the sampled analog input signal. It is transmitted to an integrator capacitor and integrated, and the first phase signal and the second phase signal include a predetermined delayed time period to eliminate the charge injection effect occurring in the switched capacitor, and the dead time circuit block is configured to provide the predetermined delayed time period. It can be controlled by a switching clock signal with a time interval wider than the time interval.
상기 스위칭 클락 신호는, 상기 일부 스위치들이 턴오프될 때 상기 제1 스위치를 턴오프 및 상기 제3 스위치를 턴온시키고, 상기 다른 일부 스위치들이 턴온된 이후 소정의 시점에서 상기 제1 스위치를 턴온 및 상기 제3 스위치를 턴오프시킬 수 있다. The switching clock signal turns the first switch off and the third switch on when some of the switches are turned off, and turns the first switch on and the third switch at a predetermined time after some of the other switches are turned on. The third switch can be turned off.
또한 본 발명의 실시예에 따른 델타-시그마 변조를 통하여 아날로그 입력 신호에 상응하는 디지털 신호를 출력하는 델타-시그마 변조 방법은, 아날로그 입력 신호와 피드백 신호의 차이를 계산하여 출력하는 단계; 상기 출력된 차이를 적분하여 1차 중간 적분 신호를 출력하는 단계; 상기 출력된 1차 중간 적분 신호를 적분하여 2차 중간 적분 신호를 출력하는 단계; 상기 출력된 2차 중간 적분 신호를 적분하여 적분된 신호를 출력하는 단계; 피드포워드 경로를 통하여 입력되는 상기 1차 중간 적분 신호, 상기 2차 중간 적분 신호 및 상기 적분된 신호를 가산하여 복합 신호를 출력하는 단계; 상기 가산기로부터 출력된 복합 신호를 양자화하여 디지털 신호를 출력하는 단계;를 포함하되, 상기 1차 중간 적분 신호를 출력하는 단계는 이산 시간 방식의 적분이고, 상기 2차 중간 적분 신호를 출력하는 단계 및 상기 적분된 신호를 출력하는 단계는 연속 시간 방식의 적분일 수 있다. In addition, the delta-sigma modulation method of outputting a digital signal corresponding to an analog input signal through delta-sigma modulation according to an embodiment of the present invention includes the steps of calculating and outputting the difference between the analog input signal and the feedback signal; Integrating the output difference and outputting a first intermediate integral signal; Integrating the output first intermediate integral signal to output a second intermediate integral signal; Integrating the output secondary intermediate integral signal and outputting an integrated signal; outputting a composite signal by adding the first intermediate integral signal, the second intermediate integral signal, and the integrated signal input through a feedforward path; A step of quantizing the composite signal output from the adder to output a digital signal; wherein the step of outputting the first intermediate integral signal is a discrete time integration, and the step of outputting the second intermediate integral signal and The step of outputting the integrated signal may be continuous-time integration.
상기 1차 중간 적분 신호를 출력하는 출력단에 발생하는 스위칭 스파이크 전압을 제거하는 단계;를 더 포함할 수 있다.It may further include removing a switching spike voltage occurring at an output terminal that outputs the first intermediate integrated signal.
본 기술은 클락 지터와 초과 루프 지연, 계수변화 문제가 적은 DT-DSM 구조와 융합한 혼합형 DT/CT 델타-시그마 변조기 및 변조 방법을 제공할 수 있다.This technology can provide a hybrid DT/CT delta-sigma modulator and modulation method combined with the DT-DSM structure, which has fewer clock jitter, excess loop delay, and coefficient change problems.
또한 본 기술은 기존에 없었던 스위치가 추가되어 스위치가 온/오프할 때 발생하는 스위칭 스파이크로 인한 고조파 왜곡(harmonic distortion) 발생 문제를 해결할 수 있다.In addition, this technology can solve the problem of harmonic distortion caused by switching spikes that occur when a switch that did not exist before is added and the switch is turned on/off.
도 1은 종래의 델타-시그마 변조기의 블록도를 도시한다.
도 2는 본 발명의 실시예에 따른 델타-시그마 변조기의 개략적인 블록도를 나타내는 도면이다.
도 3a는 본 발명의 실시예에 따른 캐스케이드로 연결된 다수의 적분기들 중 첫 번째인 1차 적분기의 일 구현예를 도시하는 회로도이다.
도 3b는 도 3a의 회로에 대한 타이밍도를 도시한다.
도 4는 본 발명의 실시예에 따른 캐스케이드로 연결된 다수의 적분기들 중 첫 번째를 제외한 나머지인 2차 적분기 또는 3차 적분기의 일 구현예를 도시하는 회로도이다.
도 5는 첫 번째 DT 적분기 출력단에서 발생할 수 있는 스위칭 스파이크 전압의 개략적인 파형을 도시한다.
도 6은 본 발명의 실시예에 따른 데드타임회로 블록이 적용된 혼합형 DT/CT 델타-시그마 변조기를 개략적으로 도시하는 블록도이다.
도 7a는 본 발명의 실시예에 따른 데드타임회로의 동작 클락을 만들어주는 회로를 도시한다.
도 7b는 도 7a의 회로에 대한 데드타임 클락 타이밍 다이어그램을 도시한다.
도 8은 본 발명의 실시예에 따른 데드타임회로 블록의 회로도를 나타내는 도면이다.
도 9는 본 발명의 실시예에 따른 데드타임회로 블록을 포함하는 혼합형 DT/CT 델타-시그마 변조기의 일 구현 예를 보여준다.
도 10은 본 발명의 실시예에 따른 데드타임회로 블록의 타이밍도를 도시한다.
도 11은 본 발명의 실시예에 따른 데드타임회로 블록을 적용하기 전과 후의 첫 번째 DT적분기 출력전압 파형을 비교한 그래프이다.
도 12는 본 발명의 실시예에 따른 데드타임회로 블록을 적용하기 전과 후의 혼합형 DT/CT 델타-시그마 변조기의 출력 FFT 파형을 비교하여 보여준다.
첨부된 도면은 본 발명의 기술사상에 대한 이해를 위하여 참조로서 예시된 것임을 밝히며, 그것에 의해 본 발명의 권리범위가 제한되지는 아니한다.1 shows a block diagram of a conventional delta-sigma modulator.
Figure 2 is a schematic block diagram of a delta-sigma modulator according to an embodiment of the present invention.
FIG. 3A is a circuit diagram illustrating an implementation example of a primary integrator, which is the first of multiple integrators connected in cascade according to an embodiment of the present invention.
Figure 3b shows a timing diagram for the circuit of Figure 3a.
FIG. 4 is a circuit diagram illustrating an example of an implementation of a secondary or tertiary integrator other than the first among a plurality of integrators connected in cascade according to an embodiment of the present invention.
Figure 5 shows a schematic waveform of the switching spike voltage that can occur at the output of the first DT integrator.
Figure 6 is a block diagram schematically showing a mixed DT/CT delta-sigma modulator to which a dead time circuit block is applied according to an embodiment of the present invention.
Figure 7a shows a circuit that creates an operation clock of a dead time circuit according to an embodiment of the present invention.
Figure 7b shows a deadtime clock timing diagram for the circuit of Figure 7a.
Figure 8 is a diagram showing a circuit diagram of a dead time circuit block according to an embodiment of the present invention.
Figure 9 shows an example of an implementation of a mixed DT/CT delta-sigma modulator including a dead time circuit block according to an embodiment of the present invention.
Figure 10 shows a timing diagram of a dead time circuit block according to an embodiment of the present invention.
Figure 11 is a graph comparing the first DT integrator output voltage waveform before and after applying the dead time circuit block according to an embodiment of the present invention.
Figure 12 shows a comparison of the output FFT waveforms of the mixed DT/CT delta-sigma modulator before and after applying the dead time circuit block according to an embodiment of the present invention.
The attached drawings are intended as reference for understanding the technical idea of the present invention, and are not intended to limit the scope of the present invention.
위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.The above objects, other objects, features and advantages of the present invention will be easily understood through the following preferred embodiments related to the attached drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to enable the disclosed content to be more thorough and complete and to sufficiently convey the spirit of the present invention to those skilled in the art, without any intention other than to provide convenience of understanding.
본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.In this specification, when it is mentioned that certain elements or lines are connected to the target element block, it includes not only direct connection but also indirect connection to the target element block through some other element.
또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.In addition, the same or similar reference signs in each drawing indicate the same or similar components as much as possible. In some drawings, the connection relationships between elements and lines are only shown for effective explanation of technical content, and other elements or circuit blocks may be further provided.
여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함될 수 있으며, 로우 드롭 아웃 타입에서 전압 레귤레이팅의 일반적 동작 및 그러한 일반적 동작을 수행하기 위한 회로나 소자에 과한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의한다.Each embodiment described and illustrated herein may also include its complementary embodiment, and details regarding the general operation of voltage regulation in a low dropout type and the circuits or devices for performing such general operation are included in the gist of the present invention. Please note that this is not explained in detail to avoid ambiguity.
도 2는 본 발명의 실시예에 따른 델타-시그마 변조기의 개략적인 블록도를 나타내는 도면이다. Figure 2 is a schematic block diagram of a delta-sigma modulator according to an embodiment of the present invention.
도 2를 참조하면, 본 발명의 실시예에 따른 델타-시그마 변조기(20)는 감산기(21), 다수의 적분기들(22, 23, 24), 가산기(25) 및 아날로그 디지털 변환기(26)를 포함한다. Referring to FIG. 2, the delta-
감산기(21)는 아날로그 입력 신호(u(t))와 피드백 신호의 차이를 출력한다. 이때, 피드백 신호는 아날로그 디지털 변환기(26)의 출력신호일 수 있다. The
다수의 적분기들(22, 23, 24)은 케스케이드(cascade) 연결 구조를 갖는다. 좌측부터 순서대로 1차 적분기(22), 2차 적분기(23) 및 3차 적분기(24)로 참조한다. A plurality of
다수의 적분기들(22, 23, 24)은 감산기(21)로부터 출력된 차이를 적분하여 적분된 신호를 발생한다. 1차 적분기(22)는 감산기(21)로부터 출력된 차이를 적분하여 1차 중간 적분 신호를 발생한다. 2차 적분기(23)는 1차 중간 적분 신호를 적분하여 2차 중간 적분 신호를 발생한다. 3차 적분기(24)는 2차 중간 적분 신호를 적분하여 적분된 신호를 발생한다. A plurality of
다수의 적분기들은 하나 이상의 이산 시간 방식의 적분기 및 하나 이상의 연속 시간 방식의 적분기를 포함한다. 1차 적분기(22)는 이산 시간(Discrete time, DT) 방식이다. 2차 및 3차 적분기들(23, 24)은 연속 시간(Conttious time, CT) 방식이다. The plurality of integrators includes one or more discrete-time integrators and one or more continuous-time integrators. The
이산 시간 방식의 적분기는 스위치드 커패시터를 포함한다. 클락 신호에 맞추어 스위칭을 하기 때문에 클락 지터와 초과 루프 지연 문제가 연속 시간 방식의 적분기 대비 적으며 단위 커패시터를 이용한 커패시터와 커패시터 비율로 계수를 정하기 때문에 계수변화에 따른 문제도 해결 가능하다. The discrete-time integrator includes a switched capacitor. Because switching is performed in accordance with the clock signal, problems with clock jitter and excess loop delay are reduced compared to continuous-time integrators, and since the coefficient is determined by the capacitor-to-capacitor ratio using a unit capacitor, problems caused by coefficient changes can also be solved.
도 3a는 본 발명의 실시예에 따른 캐스케이드로 연결된 다수의 적분기들 중 첫 번째인 1차 적분기의 일 구현예를 도시하는 회로도이다. 도 3b는 도 3a의 회로에 대한 타이밍도를 도시한다. FIG. 3A is a circuit diagram illustrating an implementation example of a primary integrator, which is the first of multiple integrators connected in cascade according to an embodiment of the present invention. Figure 3b shows a timing diagram for the circuit of Figure 3a.
도 3a 및 도 3b에 도시된 바와 같이, 1차 적분기(22)는 연산증폭기(221) 및 스위치드 커패시터(222)를 포함한다. As shown in FIGS. 3A and 3B, the
1차 적분기(22)는 스위치드 커패시터 구조를 통해 샘플링 동작 및 적분 동작을 수행한다. Vin은 1차 적분기에서 입력받는 아날로그 입력 신호를 의미하고, Vcm은 공통모드 전압(common-mode voltage)을 의미한다. CL은 적분기 출력에 대한 로드 커패시터를 의미한다. The
φ1, φ1D, φ2, φ2D는 스위치드 커패시터에 스위칭 클락이다. 스위치드 커패시터가 동시에 켜지는 것을 막기 위해 논-오버랩(non-overlap) 동작을 시켜야 한다. 또한, 스위치드 커패시터에서 발생하는 전하 주입 효과를 제거하기 위해서 연산증폭기 쪽에 위치한 스위치가 먼저 꺼질 수 있도록 지연된 스위칭이 필요하다. φ2는 φ1에 대해 180도 차이의 신호일 수 있다. φ1D는 φ1의 소정 지연된 신호일 수 있고, φ2D는 φ2의 소정 지연된 신호일 수 있다.ϕ1, ϕ1D, ϕ2, ϕ2D are switching clocks on switched capacitors. Non-overlap operation is required to prevent switched capacitors from turning on simultaneously. Additionally, in order to eliminate the charge injection effect occurring in the switched capacitor, delayed switching is required so that the switch located on the operational amplifier side can be turned off first. ϕ2 may be a signal that is 180 degrees different from ϕ1. ϕ1D may be a predetermined delayed signal of ϕ1, and ϕ2D may be a predetermined delayed signal of ϕ2.
1차 적분기(22)는 제1 스위칭 클락 신호(φ1)에 응답하여 아날로그 입력 신호(Vin)를 샘플링 커패시터(C1)에 샘플링하고, 제2 스위칭 클락 신호(φ2)에 응답하여 샘플링된 아날로그 입력 신호(Vin)를 적분기 커패시터(C2)로 전달한다. 이에 따라 아날로그 입력 신호(Vin)가 적분된다. The
구체적으로, 스위치드 커패시터(222)는 제1 내지 제4 스위치들과 샘플링 커패시터(C1)를 포함할 수 있다. 제1 스위칭 클락 신호(φ1) 및 지연된 제1 스위칭 클락 신호(φ1D)에 응답하여 스위치들(φ1, φ1D에 응답하는 스위치들)이 턴온됨으로써 아날로그 입력 신호(Vin)가 샘플링 커패시터(C1)에 저장되고, 그 후 제2 스위칭 클락 신호(φ2) 및 지연된 제2 스위칭 클락 신호(φ2D)에 응답하여 스위치들(φ2, φ2D에 응답하는 스위치들)이 턴온됨으로써 저장된 아날로그 입력 신호(Vin)가 적분기 커패시터(C2)로 전달된다. 이로써 아날로그 입력 신호(Vin)가 적분되고, 1차 중간 적분 신호는 2차 적분기(23)로 전달된다. Specifically, the switched
도 4는 본 발명의 실시예에 따른 캐스케이드로 연결된 다수의 적분기들 중 첫 번째를 제외한 나머지인 2차 적분기 또는 3차 적분기의 일 구현예를 도시하는 회로도이다. FIG. 4 is a circuit diagram illustrating an example of an implementation of a secondary or tertiary integrator other than the first among a plurality of integrators connected in cascade according to an embodiment of the present invention.
도 4에 도시된 바와 같이, 2차 적분기(23) 또는 3차 적분기(24)는 저전력 설계가 용이한 연속 시간 방식의 적분기이다. 1차 적분기(22) 대비 스위치가 없기 때문에 파워효율이 좋은 구조이다. 그리고 1차 적분기(22) 대비 델타-시그마 변조기 성능에 지배적이지 않기 때문에 상술한 초과 루프 지연, 클락지터, 계수변화에 따른 성능저하가 비교적 낮다. As shown in FIG. 4, the
2차 적분기(23)는 연산증폭기(231), 커패시터(C), 저항(R)을 포함한다. 2차 적분기는 1차 적분기의 출력인 1차 중간 적분 신호를 적분하여 2차 중간 적분 신호를 출력한다. 3차 적분기(24)는 연산증폭기(241), 커패시터(C), 저항(R)을 포함한다. 3차 적분기는 2차 적분기의 출력인 2차 중간 적분 신호를 적분하여 적분된 신호를 출력한다.The
가산기(25)는 피드포워드(feedforward) 경로를 통하여 입력되는 1차 중간 적분 신호, 2차 중간 적분 신호 및 적분된 신호를 가산하여 복합 신호를 출력한다. The
양자화기(26)는 가산기(25)로부터 출력된 신호를 양자화하여 디지털 신호를 출력한다. 양자화기는 비교기 또는 아날로그-디지털 변환기(ADC)로 구현될 수 있다. The
한편, 혼합형 DT/CT 델타-시그마 변조기에서 첫 번째인 1차 적분기는 스위치드 커패시터가 충전과 방전을 할 때 지수함수의 세틀링 시간(exponential cettling time)으로 스위칭 스파이크 전압이 도 5과 같이 발생한다. Meanwhile, in the mixed DT/CT delta-sigma modulator, the first primary integrator generates a switching spike voltage with an exponential settling time as shown in FIG. 5 when the switched capacitor is charged and discharged.
이때 발생하는 스위칭 스파이크 전압은 2차 적분기 및 3차 적분기가 연속 시간 동작을 함으로써 비선형성 결과를 초래하게 된다. 따라서 혼합형 DT/CT 델타-시그마 변조기에서 고조파 왜곡(harmonic distortion)이 발생하는 결과로 이어진다. 스위칭 스파이크 전압의 크기는 아래 식과 같이 나타낼 수 있다. The switching spike voltage that occurs at this time causes the secondary and tertiary integrators to operate continuously, resulting in non-linearity. This results in harmonic distortion occurring in the mixed DT/CT delta-sigma modulator. The magnitude of the switching spike voltage can be expressed as the equation below.
ΔV1은 가상 그라운드(virtual ground)에서 발생하는 스위칭 스파이크 전압의 크기이고, CL은 적분기 출력단 로드 커패시터(CL)의 크기이며, C2는 적분기 커패시터(C2)의 크기이다. ΔV1 is the size of the switching spike voltage occurring at virtual ground, C L is the size of the integrator output stage load capacitor (CL), and C 2 is the size of the integrator capacitor (C2).
상기 수학식 1로부터 스위칭 스파이크 전압 크기를 줄이려면 CL값을 키워야 함을 알 수 있는데 이는 적분기 앰프 속도를 저하시키는 원인이 된다. 또한 스위칭 스파이크 전압의 지수함수적인 세틀링 시간이 길어짐에 따라 연속 시간 동작을 하는 2차 적분기 및 3차 적분기에서 비선형성 시간이 길어지므로 고조파 왜곡으로 인한 성능저하도 커지게 된다. 스위칭 스파이크 전압의 지수함수적인 세틀링 시간은 아래 식과 같이 나타낼 수 있다. From
Ron은 스위치 레지스턴스이고, Gm은 1차 적분기의 연산증폭기의 트랜스컨덕턴스이다. C1은 1차 적분기의 스위치드 커패시터의 샘플링 커패시터(C1)의 크기이다. Ron is the switch resistance, and Gm is the transconductance of the operational amplifier of the primary integrator. C 1 is the size of the sampling capacitor (C1) of the switched capacitor of the primary integrator.
상기 수학식 2로부터 지수함수적인 세틀링 시간을 줄이려면 C1을 줄이거나 Gm을 키우는 방법이 있다. 그러나, C1, 즉 샘플링 커패시터 크기는 노이즈와 밀접한 관계가 있어서 이를 줄이는 데에 한계가 있다. 샘플링 커패시터(C1)의 커패시터 노이즈 수식을 구하면 아래 식과 같다. From
이때, 1차 적분기에 입력 신호 전력은 아래 식으로 구할 수 있다. At this time, the input signal power to the first integrator can be obtained by the equation below.
위 수학식 3 및 수학식 4를 통해 샘플링 커패시터(C1)의 커패시터 노이즈에 따른 신호대잡음비(SNR)를 아래와 같이 구할 수 있다. Through Equation 3 and Equation 4 above, the signal-to-noise ratio (SNR) according to the capacitor noise of the sampling capacitor (C1) can be obtained as follows.
위 수학식 5를 통해 알 수 있듯이 스위칭 스파이크 전압의 지수함수적인 세틀링 시간을 줄이기 위해 C1 커패시터 크기를 줄였을 경우 노이즈 크기가 커지는 문제가 발생한다. 따라서, C1 커패시터 크기를 줄이는 데에 한계가 발생한다. 또한, 1차 적분기의 연산증폭기의 Gm을 키우려면 전류소모가 커지기 때문에 Gm을 키우는 방법 역시 저전력 설계에 어려움이 있다. 따라서 스위칭 스파이크 세틀링 시간을 줄이는 데에 한계가 있음을 할 수 있다. As can be seen from Equation 5 above, if the size of the C 1 capacitor is reduced to reduce the exponential settling time of the switching spike voltage, the problem of increased noise occurs. Therefore, there is a limit to reducing the size of the C 1 capacitor. In addition, increasing Gm of the operational amplifier of the primary integrator increases current consumption, so increasing Gm is also difficult in low-power design. Therefore, it can be said that there is a limit to reducing the switching spike settling time.
이에 본 발명의 실시예에 따른 델타-시그마 변조기는 이러한 스위칭 스파이크 전압으로 인한 문제점을 해결하기 위해 데드타임회로를 제어하여 스위칭 스파이크 전압 값을 공통모드 전압으로 잡아주는 역할을 하도록 한다. 이를 통해 데드타임이 적용된 혼합형 DT/CT 델타-시그마 변조기에서는 SNR 저하 없이 기존 스위칭 스파이크 전압의 지수함수적인 세틀링 시간보다 빠른 세틀링 시간과 선형성 향상을 얻을 수 있다. 이를 통해 기존에 발생하던 고조파 왜곡 문제도 효과적으로 제거할 수 있다. Accordingly, the delta-sigma modulator according to an embodiment of the present invention controls the dead time circuit to solve the problem caused by the switching spike voltage and controls the switching spike voltage value to the common mode voltage. Through this, in a mixed DT/CT delta-sigma modulator with dead time, faster settling time and improved linearity can be achieved than the exponential settling time of the existing switching spike voltage without deteriorating SNR. Through this, existing harmonic distortion problems can be effectively eliminated.
도 6은 본 발명의 실시예에 따른 데드타임회로 블록이 적용된 혼합형 DT/CT 델타-시그마 변조기(30)를 개략적으로 도시하는 블록도이다. 도 6을 참조하면, 1차 적분기(32) 출력단에 데드타임회로 블록(33)이 적용된다. Figure 6 is a block diagram schematically showing a mixed DT/CT delta-sigma modulator 30 to which a dead time circuit block is applied according to an embodiment of the present invention. Referring to FIG. 6, a dead time circuit block 33 is applied to the output terminal of the first integrator 32.
1차 적분기(32)에서 발생한 스위칭 스파이크 전압은 2차 적분기(34), 3차 적분기(35) 및 가산기(36)에 비선형성을 유발하는데, 이때 데드타임회로 블록(33)은 1차 적분기(32) 출력단에 구현되어 2차 적분기(34), 3차 적분기(35) 및 가산기(36)를 스위칭 스파이크 전압으로부터 보호한다. The switching spike voltage generated in the first integrator 32 causes non-linearity in the second integrator 34, the third integrator 35, and the adder 36. At this time, the dead time circuit block 33 is connected to the first integrator (33). 32) It is implemented at the output stage to protect the secondary integrator 34, tertiary integrator 35, and adder 36 from switching spike voltage.
도 7a는 본 발명의 실시예에 따른 데드타임회로의 동작 클락을 만들어주는 회로를 도시한다. 도 7b는 도 7a의 회로에 대한 데드타임 클락 타이밍 다이어그램을 도시한다. Figure 7a shows a circuit that creates an operation clock of a dead time circuit according to an embodiment of the present invention. Figure 7b shows a deadtime clock timing diagram for the circuit of Figure 7a.
인에이블 신호(φenable)는 데드타임회로를 온/오프 할 수 있는 옵션이다. 스위칭 클락 신호(φs)는 혼합형 DT/CT 델타-시그마 변조기의 스위칭 클락 신호를 의미하고, 지연된 스위칭 클락 신호(φsd)는 스위칭 주파수에서 딜레이를 한 스위칭 딜레이 주파수를 의미한다. NAND게이트(41)는 인에이블 신호(φenable)와 스위칭 클락 신호(φs)에 기초하여 데드타임회로의 동작 여부를 결정하고, NOR게이트(42)는 스위칭 클락 신호(φs)와 지연된 스위칭 클락 신호(φsd) 두 개의 클락 신호를 비교하여 데드타임회로 동작 클락 신호(φdead)를 만들어준다. The enable signal (ϕenable) is an option that can turn the dead time circuit on/off. The switching clock signal (ϕs) refers to the switching clock signal of a mixed DT/CT delta-sigma modulator, and the delayed switching clock signal (ϕsd) refers to the switching delay frequency delayed from the switching frequency. The NAND gate 41 determines whether the dead time circuit operates based on the enable signal (ϕenable) and the switching clock signal (ϕs), and the NOR gate 42 determines whether the dead time circuit operates based on the switching clock signal (ϕs) and the delayed switching clock signal ( ϕsd) Compares two clock signals to create a dead time circuit operation clock signal (ϕdead).
도 8은 본 발명의 실시예에 따른 데드타임회로 블록의 회로도를 나타내는 도면이다. 도 8에 도시된 바와 같이, 첫 번째 DT 적분기 출력단 스위칭 스파이크 전압을 순간적으로 잘라주기 위하여 DT 적분기(즉, 1차 적분기)와 CT 적분기(즉, 2차 적분기) 사이에 스위치를 적용한다. Figure 8 is a diagram showing a circuit diagram of a dead time circuit block according to an embodiment of the present invention. As shown in FIG. 8, a switch is applied between the DT integrator (i.e., primary integrator) and the CT integrator (i.e., secondary integrator) to momentarily cut the switching spike voltage at the output stage of the first DT integrator.
첫 번째 DT 적분기 출력 스윙을 고려하여 선형성이 좋은 CMOS 스위치를 적용할 수 있다. 그리고 순간적으로 데드타임회로에서 잘라줬을 때 DT 적분기 출력전압 값이 정의되지 않기 때문에 공통모드 전압인 VCM을 순간적으로 연결하여 출력전압 값을 공통모드 전압으로 정의해준다. Considering the first DT integrator output swing, a CMOS switch with good linearity can be applied. And since the DT integrator output voltage value is not defined when the dead time circuit is cut off momentarily, VCM, which is the common mode voltage, is momentarily connected to define the output voltage value as the common mode voltage.
데드타임회로 블록은, 제1 노드(N1)와 제2 노드(N2) 사이에서 소오스와 드레인이 서로 접속되는 제1 트랜지스터(M1)와 제2 트랜지스터(M2)를 포함하는 제1 스위치(SW1), 및 제3 노드(N3)와 제4 노드(N4) 사이에서 소오스와 드레인이 서로 접속되는 제3 트랜지스터(M3)와 제4 트랜지스터(M4)를 포함하는 제2 스위치(SW2)를 포함할 수 있다. 또한 데드타임회로 블록은, 소오스가 공통모드 전압에 접속되고 드레인이 제2 노드(N2)에 접속되며 제1 트랜지스터의 게이팅 신호와 반대되는 위상의 신호를 게이팅 신호로 입력받는 제5 트랜지스터(M5)를 포함하는 제3 스위치(SW3), 및 소오스가 공통모드 전압에 접속되고 드레인이 제4 노드(N4)에 접속되며 제4 트랜지스터(M4)의 게이팅 신호와 반대되는 위상의 신호를 게이팅 신호로 입력받는 제6 트랜지스터(M6)를 포함하는 제4 스위치(SW4)를 더 포함할 수 있다. The dead time circuit block includes a first switch (SW1) including a first transistor (M1) and a second transistor (M2) whose source and drain are connected to each other between the first node (N1) and the second node (N2). , and a second switch (SW2) including a third transistor (M3) and a fourth transistor (M4) whose source and drain are connected to each other between the third node (N3) and the fourth node (N4). there is. In addition, the dead time circuit block includes a fifth transistor (M5) whose source is connected to the common mode voltage and whose drain is connected to the second node (N2) and which receives a signal with a phase opposite to that of the first transistor as a gating signal. A third switch (SW3) including a source connected to the common mode voltage and a drain connected to the fourth node (N4), and a signal with a phase opposite to the gating signal of the fourth transistor (M4) is input as a gating signal. It may further include a fourth switch (SW4) including a sixth transistor (M6).
이때 제2 트랜지스터(M2)와 제3 트랜지스터(M3)는 제5 노드(N5)에서 서로 접속되는 공통 게이트를 가질 수 있다. 제1, 제4, 제5 및 제6 트랜지스터들은 NMOS 트랜지스터로, 제2 및 제3 트랜지스터들은 PMOS 트랜지스터로 구현될 수 있다. At this time, the second transistor M2 and the third transistor M3 may have a common gate connected to each other at the fifth node N5. The first, fourth, fifth, and sixth transistors may be implemented as NMOS transistors, and the second and third transistors may be implemented as PMOS transistors.
도 9는 본 발명의 실시예에 따른 데드타임회로 블록을 포함하는 혼합형 DT/CT 델타-시그마 변조기의 일 구현 예를 보여준다. 도 10은 본 발명의 실시예에 따른 데드타임회로 블록의 타이밍도를 도시한다. 도 9 및 도 10을 참조하면, 입력 신호는 포지티브 입력 신호(VINP)와 네거티브 입력 신호(VINN)를 포함한다. DP와 DN은 피드백되는 디지털 아날로그 변환(DAC) 신호의 타이밍을 조절하는 신호를 의미한다. φ1(φ1D)는 클락과 주기가 일치할 수 있다. φ2(φ2D)는 φ1(φ1D)에 대해 180도 차이일 수 있다. Figure 9 shows an example of an implementation of a mixed DT/CT delta-sigma modulator including a dead time circuit block according to an embodiment of the present invention. Figure 10 shows a timing diagram of a dead time circuit block according to an embodiment of the present invention. 9 and 10, the input signal includes a positive input signal (VINP) and a negative input signal (VINN). DP and DN refer to signals that control the timing of the digital-to-analog conversion (DAC) signal that is fed back. ϕ1(ϕ1D) may have the same period as the clock. ϕ2(ϕ2D) may be 180 degrees different from ϕ1(ϕ1D).
φ1(φ1D)에 응답하여 스위치들(φ1, φ1D에 응답하는 일부 스위치들)이 턴온됨으로써 입력 신호가 Cs에 저장된다. 그 후, φ2(φ2D)에 응답하여 다른 일부 스위치들(φ2, φ2D에 응답하는 스위치들)이 턴온됨으로써 샘플링된 입력 신호가 연산증폭기의 입력 단자로 제공된다. 이로써 입력 신호가 적분된다. 디지털 아날로그 변환(DAC) 신호는 DP 또는 DN이 1이 되는 φ1D에서 Cs,dac에 샘플링됨과 동시에 적분된다. The input signal is stored in Cs by turning on switches in response to ϕ1 (ϕ1D) (some switches in response to ϕ1, ϕ1D). Afterwards, some other switches (switches responding to ϕ2 and ϕ2D) are turned on in response to ϕ2 (ϕ2D), thereby providing the sampled input signal to the input terminal of the operational amplifier. This integrates the input signal. The digital-to-analog conversion (DAC) signal is sampled and integrated at the same time as Cs,dac at ϕ1D where DP or DN is 1.
φdead, φdead,B에 응답하여 또 다른 일부 스위치들(φdead, φdead,B에 응답하는 스위치들)이 턴온됨으로써 1차 적분기의 출력 신호가 2차 적분기로 전달된다. 이로써 1차 적분기 출력단의 스위칭 스파이크 전압이 순간적으로 잘라지고 공통모드 전압으로 대체된다. In response to ϕdead, ϕdead,B, some other switches (switches responsive to ϕdead, ϕdead,B) are turned on, thereby transferring the output signal of the first integrator to the second integrator. This momentarily cuts off the switching spike voltage at the primary integrator output stage and replaces it with the common-mode voltage.
1차 적분기는 제1 위상 신호에서 스위치드 커패시터의 일부 스위치들을 턴온하여 아날로그 입력 신호를 샘플링 커패시터에 샘플링하고 제2 위상 신호에서 스위치드 커패시터의 다른 일부 스위치들을 턴온하여 샘플링된 아날로그 입력 신호를 적분기 커패시터에 전달하여 적분한다. 제1 위상 신호와 제2 위상 신호는 스위치드 커패시터에서 발생하는 전하 주입 효과를 제거하기 위한 소정 지연된 시간 구간을 포함한다. 이때, 데드타임회로 블록은 그러한 소정 지연된 시간 구간보다 넓은 시간 구간의 스위칭 클락 신호로 제어된다. 일례로, 스위칭 클락 신호는, 상기 일부 스위치들이 턴오프될 때 제1 스위치를 턴오프 및 제3 스위치를 턴온시키고, 상기 다른 일부 스위치들이 턴온된 이후 소정의 시점에서 제1 스위치를 턴온 및 제3 스위치를 턴오프시키는 신호일 수 있다. The primary integrator turns on some switches of the switched capacitor at the first phase signal to sample the analog input signal to the sampling capacitor, and turns on some other switches of the switched capacitor at the second phase signal to transfer the sampled analog input signal to the integrator capacitor. and integrate. The first phase signal and the second phase signal include a predetermined delayed time period to eliminate the charge injection effect occurring in the switched capacitor. At this time, the dead time circuit block is controlled by a switching clock signal with a time period wider than the predetermined delayed time period. For example, the switching clock signal turns the first switch off and the third switch on when some of the switches are turned off, and turns the first switch on and the third switch at a predetermined time after some of the other switches are turned on. It may be a signal that turns off the switch.
2차 적분기의 출력 신호는 3차 적분기로 전달되어 적분되고, 그 적분된 신호는 양자회기로 전달된다. 양자화기의 비교기(Comparator)는 적분된 신호와 소정의 기준 신호를 비교하여 그 비교 결과를 디지털 출력 신호로서 출력한다. 도 9에 도시된 회로는 포지티브(positive) 입력 신호에 대한 출력 유도 과정과 네거티브(negative) 입력 신호에 대한 출력 유도 과정이 동일하다. The output signal of the second integrator is transferred to the third integrator and integrated, and the integrated signal is transmitted to the quantum circuit. The comparator of the quantizer compares the integrated signal with a predetermined reference signal and outputs the comparison result as a digital output signal. In the circuit shown in FIG. 9, the output induction process for a positive input signal and the output induction process for a negative input signal are the same.
도 11은 본 발명의 실시예에 따른 데드타임회로 블록을 적용하기 전과 후의 첫 번째 DT적분기 출력전압 파형을 비교한 그래프이다. 도 11에 도시된 바와 같이, 데드타임회로 블록 적용 전의 DT 적분기 출력 전압인 스위칭 스파이크 전압이 점선 파형으로 안정화되는 반면, 데드타임회로 블록 적용 후의 실선 파형은 더욱 빠르게 출력전압이 안정화되는 것을 볼 수 있다.Figure 11 is a graph comparing the first DT integrator output voltage waveform before and after applying the dead time circuit block according to an embodiment of the present invention. As shown in Figure 11, the switching spike voltage, which is the DT integrator output voltage before applying the dead time circuit block, is stabilized in a dotted line waveform, while the solid line waveform after applying the dead time circuit block shows that the output voltage is stabilized more quickly. .
도 12는 본 발명의 실시예에 따른 데드타임회로 블록을 적용하기 전과 후의 혼합형 DT/CT 델타-시그마 변조기의 출력 FFT 파형을 비교하여 보여준다. 도 12를 참조하면, 실선으로 나타낸 파형은 스위칭 스파이크 전압에 영향을 받은 변조기의 파형이고 점선으로 나타낸 파형은 데드타임회로가 스위칭 스파이크전압을 억제한 변조기의 파형이다. 입력 주파수 43.75Hz 기준으로 3rd 고조파 131.25Hz에서 실선 파형은 스위칭 비선형성 문제로 노이즈 플로어 -140dB에서 -115.4dB 까지 성능 저하가 나타났지만 점선 파형은 3rd 고조파 131.25Hz에서 노이즈 플로어 -140dB에서 -139dB로 스위칭으로 인한 비선형성 문제를 해결할 수 있음을 보여준다. Figure 12 shows a comparison of the output FFT waveforms of the mixed DT/CT delta-sigma modulator before and after applying the dead time circuit block according to an embodiment of the present invention. Referring to FIG. 12, the waveform indicated by the solid line is the waveform of the modulator affected by the switching spike voltage, and the waveform indicated by the dotted line is the waveform of the modulator in which the dead time circuit suppresses the switching spike voltage. Based on the input frequency of 43.75Hz, the solid line waveform at the 3rd harmonic 131.25Hz showed performance degradation from a noise floor of -140dB to -115.4dB due to switching nonlinearity issues, but the dotted line waveform switched from a noise floor of -140dB to -139dB at the 3rd harmonic 131.25Hz. It shows that the nonlinearity problem caused by can be solved.
이와 같이, 본 발명의 실시예에 따른 데드타임회로는 첫 번째 DT-DSM 동작에서 발생하는 스위칭 스파이크 전압을 억제하는 역할을 한다. 기존 스위칭 스파이크 전압 대비 빠르게 안정화 되는 시간을 갖는다. 적용전 혼합형 DT/CT DSM의 경우 SNR 111dB이고 signal to noise and distortion ratio (SNDR) 104dB 이지만 데드타임회로를 적용한 결과 SNR 116.7dB, SNDR 116.5dB로 HY-DSM의 해상도를 크게 향상시킨다. 데드타임회로는 스위칭 스파이크 전압에 민감하고 저전력 고해상도를 목표로 하는 회로에 안정적으로 스위칭 스파이크 문제를 억제할 수 있다.In this way, the dead time circuit according to an embodiment of the present invention serves to suppress the switching spike voltage that occurs in the first DT-DSM operation. It has a faster stabilization time compared to existing switching spike voltages. In the case of the mixed DT/CT DSM before application, the SNR is 111dB and the signal to noise and distortion ratio (SNDR) is 104dB, but as a result of applying the dead time circuit, the resolution of HY-DSM is greatly improved to SNR 116.7dB and SNDR 116.5dB. Dead-time circuits are sensitive to switching spike voltages and can reliably suppress switching spike problems in circuits targeting low-power, high-resolution.
이러한 본 발명의 실시예에 따른 델타-시그마 변조기는 의료용 기기, 터치센서 등 고해상도를 필요로 하는 ADC 회로에 널리 적용 가능하다. 일례로서, 고해상도가 중요한 헬스 케어 제품군과 바이오센서 회로, 및 스위칭을 하는 여러 아날로그-디지털 변환기에 적용될 수 있다. The delta-sigma modulator according to this embodiment of the present invention is widely applicable to ADC circuits that require high resolution, such as medical devices and touch sensors. As an example, it can be applied to healthcare products where high resolution is important, biosensor circuits, and various analog-to-digital converters that perform switching.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다. As described above, the present invention has been described with specific details such as specific components and limited embodiments and drawings, but this is only provided to facilitate a more general understanding of the present invention, and the present invention is not limited to the above embodiments. , those skilled in the art can make various modifications and variations from this description. Accordingly, the spirit of the present invention should not be limited to the described embodiments, and the scope of the patent claims described below as well as all modifications that are equivalent or equivalent to the scope of this patent claim shall fall within the scope of the spirit of the present invention. .
20 : 혼합형 DT/DT 델타-시그마 변조기
21 : 감산기
22 : 1차 적분기
221 : 연산증폭기
222 : 스위치드 커패시터
23 : 2차 적분기
231 : 연산증폭기
24 : 3차 적분기
241 : 연산증폭기
25 : 가산기
26 : 양자화기
30 : 데드타임회로 블록이 적용된 혼합형 DT/CT 델타-시그마 변조기
31 : 감산기
32 : 1차 적분기
33 : 데드타임회로 블록
34 : 2차 적분기
35 : 3차 적분기
36 : 가산기
37 : 양자화기
41 : NAND게이트
42 : NOR게이트20: Mixed DT/DT delta-sigma modulator
21: subtractor
22: primary integrator
221: operational amplifier
222: switched capacitor
23: secondary integrator
231: operational amplifier
24: 3rd order integrator
241: operational amplifier
25: adder
26: Quantizer
30: Mixed DT/CT delta-sigma modulator with dead time circuit block
31: subtractor
32: primary integrator
33: Dead time circuit block
34: secondary integrator
35: 3rd order integrator
36: adder
37: Quantizer
41: NAND gate
42: NOR gate
Claims (11)
아날로그 입력 신호와 피드백 신호의 차이를 계산하여 출력하는 감산기;
상기 출력된 차이를 적분하여 1차 중간 적분 신호를 출력하는 1차 적분기;
상기 출력된 1차 중간 적분 신호를 적분하여 2차 중간 적분 신호를 출력하는 2차 적분기;
상기 출력된 2차 중간 적분 신호를 적분하여 적분된 신호를 출력하는 3차 적분기;
피드포워드 경로를 통하여 입력되는 상기 1차 중간 적분 신호, 상기 2차 중간 적분 신호 및 상기 적분된 신호를 가산하여 복합 신호를 출력하는 가산기; 및
상기 가산기로부터 출력된 복합 신호를 양자화하여 디지털 신호를 출력하는 양자화기;를 포함하되,
캐스케이드로 연결된 상기 1차 내지 3차 적분기들은 하나 이상의 이산 시간 방식의 적분기 및 하나 이상의 연속 시간 방식의 적분기를 포함하며,
상기 1차 적분기는 이산 시간 방식의 적분기이고, 상기 2차 적분기 및 상기 3차 적분기는 연속 시간 방식의 적분기이며,
상기 1차 적분기와 상기 2차 적분기 사이에 적용되어 상기 1차 적분기의 출력단의 스위칭 스파이크 전압을 제거하는 데드타임회로 블록;을 더 포함하는 것을 특징으로 하는 델타-시그마 변조기.A delta-sigma modulator that outputs a digital signal corresponding to an analog input signal through delta-sigma modulation,
A subtractor that calculates and outputs the difference between the analog input signal and the feedback signal;
a first-order integrator that integrates the output difference and outputs a first-order intermediate integration signal;
a secondary integrator that integrates the output first intermediate integration signal and outputs a second intermediate integration signal;
a third-order integrator that integrates the output second-order intermediate integration signal and outputs an integrated signal;
an adder that adds the first intermediate integral signal, the second intermediate integral signal, and the integrated signal input through a feedforward path to output a composite signal; and
A quantizer that quantizes the composite signal output from the adder and outputs a digital signal,
The first to third order integrators connected in cascade include one or more discrete-time integrators and one or more continuous-time integrators,
The first integrator is a discrete time integrator, the second integrator and the third integrator are continuous time integrators,
A delta-sigma modulator further comprising a dead time circuit block applied between the first integrator and the second integrator to remove the switching spike voltage of the output terminal of the first integrator.
상기 데드타임회로 블록은 상기 1차 적분기의 출력 전압을 부분적으로 공통모드 전압으로 대체하는 것을 특징으로 하는 델타-시그마 변조기. According to paragraph 1,
The dead time circuit block is a delta-sigma modulator characterized in that the output voltage of the first integrator is partially replaced by a common mode voltage.
상기 데드타임회로 블록은,
제1 노드와 제2 노드 사이에서 소오스와 드레인이 서로 접속되는 제1 트랜지스터와 제2 트랜지스터를 포함하는 제1 스위치; 및
제3 노드와 제4 노드 사이에서 소오스와 드레인이 서로 접속되는 제3 트랜지스터와 제4 트랜지스터를 포함하는 제2 스위치;를 포함하는 것을 특징으로 하는 델타-시그마 변조기. According to paragraph 1,
The dead time circuit block is,
a first switch including a first transistor and a second transistor whose source and drain are connected to each other between the first node and the second node; and
A delta-sigma modulator comprising a second switch including a third transistor and a fourth transistor whose source and drain are connected to each other between the third node and the fourth node.
상기 데드타임회로 블록은,
소오스가 공통모드 전압에 접속되고 드레인이 상기 제2 노드에 접속되며 상기 제1 트랜지스터의 게이팅 신호와 반대되는 위상의 신호를 게이팅 신호로 입력받는 제5 트랜지스터를 포함하는 제3 스위치; 및
소오스가 공통모드 전압에 접속되고 드레인이 상기 제4 노드에 접속되며 상기 제4 트랜지스터의 게이팅 신호와 반대되는 위상의 신호를 게이팅 신호로 입력받는 제6 트랜지스터를 포함하는 제4 스위치;를 더 포함하는 것을 특징으로 하는 델타-시그마 변조기. According to clause 5,
The dead time circuit block is,
a third switch including a fifth transistor whose source is connected to a common mode voltage and whose drain is connected to the second node and which receives a signal with a phase opposite to that of the first transistor as a gating signal; and
A fourth switch including a sixth transistor whose source is connected to a common mode voltage and whose drain is connected to the fourth node and which receives a signal with a phase opposite to that of the gating signal of the fourth transistor as a gating signal. Delta-sigma modulator, characterized in that.
상기 제2 트랜지스터와 상기 제3 트랜지스터는 제5 노드에서 서로 접속되는 공통 게이트를 갖는 것을 특징으로 하는 델타-시그마 변조기.According to clause 6,
The second transistor and the third transistor have a common gate connected to each other at a fifth node.
상기 1차 적분기는 연산증폭기 및 스위치드 커패시터를 포함하고-상기 스위치드 커패시터는 다수의 스위치들과 샘플링 커패시터를 포함함-,
상기 1차 적분기는 제1 위상 신호에서 상기 스위치드 커패시터의 다수의 스위치들 중 일부 스위치들을 턴온하여 상기 아날로그 입력 신호를 상기 샘플링 커패시터에 샘플링하고 제2 위상 신호에서 상기 스위치드 커패시터의 다수의 스위치들 중 다른 일부 스위치들을 턴온하여 상기 샘플링된 아날로그 입력 신호를 적분기 커패시터에 전달하여 적분하며,
상기 제1 위상 신호와 상기 제2 위상 신호는 상기 스위치드 커패시터에서 발생하는 전하 주입 효과를 제거하기 위한 소정 지연된 시간 구간을 포함하되,
상기 데드타임회로 블록은 상기 소정 지연된 시간 구간보다 넓은 시간 구간의 스위칭 클락 신호로 제어되는 것을 특징으로 하는 델타-시그마 변조기. In clause 7,
The primary integrator includes an operational amplifier and a switched capacitor, the switched capacitor including a plurality of switches and a sampling capacitor,
The primary integrator turns on some switches of the plurality of switches of the switched capacitor in a first phase signal to sample the analog input signal to the sampling capacitor and turns on other of the plurality of switches of the switched capacitor in the second phase signal. Turn on some switches to transfer the sampled analog input signal to an integrator capacitor for integration,
The first phase signal and the second phase signal include a predetermined delayed time period to eliminate a charge injection effect occurring in the switched capacitor,
A delta-sigma modulator, characterized in that the dead time circuit block is controlled by a switching clock signal with a time period wider than the predetermined delayed time period.
상기 스위칭 클락 신호는,
상기 일부 스위치들이 턴오프될 때 상기 제1 스위치를 턴오프 및 상기 제3 스위치를 턴온시키고,
상기 다른 일부 스위치들이 턴온된 이후 소정의 시점에서 상기 제1 스위치를 턴온 및 상기 제3 스위치를 턴오프시키는 것을 특징으로 하는 델타-시그마 변조기.According to clause 8,
The switching clock signal is,
Turning the first switch off and the third switch on when some of the switches are turned off,
A delta-sigma modulator characterized in that the first switch is turned on and the third switch is turned off at a predetermined time after some of the other switches are turned on.
아날로그 입력 신호와 피드백 신호의 차이를 계산하여 출력하는 단계;
상기 출력된 차이를 적분하여 1차 중간 적분 신호를 출력하는 단계;
상기 출력된 1차 중간 적분 신호를 적분하여 2차 중간 적분 신호를 출력하는 단계;
상기 출력된 2차 중간 적분 신호를 적분하여 적분된 신호를 출력하는 단계;
피드포워드 경로를 통하여 입력되는 상기 1차 중간 적분 신호, 상기 2차 중간 적분 신호 및 상기 적분된 신호를 가산하여 복합 신호를 출력하는 단계;
상기 복합 신호를 양자화하여 디지털 신호를 출력하는 단계;를 포함하되,
상기 1차 중간 적분 신호는 이산 시간 방식의 적분이고, 상기 2차 중간 적분 신호 및 상기 적분된 신호는 연속 시간 방식의 적분이며,
상기 1차 중간 적분 신호를 출력하는 출력단에 발생하는 스위칭 스파이크 전압을 제거하는 단계;를 더 포함하는 것을 특징으로 하는 델타-시그마 변조 방법. A delta-sigma modulation method that outputs a digital signal corresponding to an analog input signal through delta-sigma modulation,
Calculating and outputting the difference between the analog input signal and the feedback signal;
Integrating the output difference and outputting a first intermediate integral signal;
Integrating the output first intermediate integral signal to output a second intermediate integral signal;
Integrating the output secondary intermediate integral signal and outputting an integrated signal;
outputting a composite signal by adding the first intermediate integral signal, the second intermediate integral signal, and the integrated signal input through a feedforward path;
Including, quantizing the composite signal and outputting a digital signal,
The first intermediate integral signal is a discrete time integral, the second intermediate integral signal and the integrated signal are continuous time integrals,
Delta-sigma modulation method further comprising: removing a switching spike voltage occurring at an output terminal that outputs the first intermediate integral signal.
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