KR102614997B1 - Semiconductor device - Google Patents

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KR102614997B1 KR1020190000811A KR20190000811A KR102614997B1 KR 102614997 B1 KR102614997 B1 KR 102614997B1 KR 1020190000811 A KR1020190000811 A KR 1020190000811A KR 20190000811 A KR20190000811 A KR 20190000811A KR 102614997 B1 KR102614997 B1 KR 102614997B1
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Abstract

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는, 기판; 상기 기판 상에 서로 인접하는 한 쌍의 반도체 패턴들; 상기 한 쌍의 반도체 패턴들 상의 게이트 전극; 상기 한 쌍의 반도체 패턴들의 말단들과 연결되는 소스/드레인 패턴; 및 상기 한 쌍의 반도체 패턴들 사이의 제1 공간을 부분적으로 채우는 강유전체 패턴을 포함한다. 상기 게이트 전극은, 상기 강유전체 패턴 상에 제공되어 상기 제1 공간을 채우는 일함수 금속 패턴을 포함한다.The present invention relates to a semiconductor device, and more specifically, to a substrate; a pair of semiconductor patterns adjacent to each other on the substrate; a gate electrode on the pair of semiconductor patterns; a source/drain pattern connected to ends of the pair of semiconductor patterns; and a ferroelectric pattern that partially fills the first space between the pair of semiconductor patterns. The gate electrode includes a work function metal pattern provided on the ferroelectric pattern and filling the first space.

Description

반도체 소자{Semiconductor device}Semiconductor device {Semiconductor device}

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.The present invention relates to semiconductor devices, and more particularly, to a semiconductor device including a field effect transistor and a method of manufacturing the same.

반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.The semiconductor device includes an integrated circuit composed of MOS field effect transistors (MOS (Metal Oxide Semiconductor) FET). As the size and design rules of semiconductor devices are gradually reduced, the scale down of MOS field effect transistors is also accelerating. As the size of MOS field effect transistors is reduced, the operating characteristics of semiconductor devices may deteriorate. Accordingly, various methods are being studied to form semiconductor devices with better performance while overcoming the limitations caused by high integration of semiconductor devices.

본 발명이 해결하고자 하는 과제는, 전기적 특성이 향상된 반도체 소자를 제공하는데 있다.The problem to be solved by the present invention is to provide a semiconductor device with improved electrical characteristics.

본 발명의 개념에 따른, 반도체 소자는, 기판; 상기 기판 상에 서로 인접하는 한 쌍의 반도체 패턴들; 상기 한 쌍의 반도체 패턴들 상의 게이트 전극; 상기 한 쌍의 반도체 패턴들의 말단들과 연결되는 소스/드레인 패턴; 및 상기 한 쌍의 반도체 패턴들 사이의 제1 공간을 부분적으로 채우는 강유전체 패턴을 포함할 수 있다. 상기 게이트 전극은, 상기 강유전체 패턴 상에 제공되어 상기 제1 공간을 채우는 일함수 금속 패턴을 포함할 수 있다.According to the concept of the present invention, a semiconductor device includes: a substrate; a pair of semiconductor patterns adjacent to each other on the substrate; a gate electrode on the pair of semiconductor patterns; a source/drain pattern connected to ends of the pair of semiconductor patterns; and a ferroelectric pattern that partially fills the first space between the pair of semiconductor patterns. The gate electrode may include a work function metal pattern provided on the ferroelectric pattern to fill the first space.

본 발명의 다른 개념에 따른, 반도체 소자는, 기판; 상기 기판의 상부에 제1 소스/드레인 패턴; 상기 제1 소스/드레인 패턴으로부터 수직하게 연장되는 한 쌍의 반도체 패턴들; 상기 한 쌍의 반도체 패턴들의 측벽들을 둘러싸는 게이트 전극; 및 상기 한 쌍의 반도체 패턴들과 상기 게이트 전극 사이에 개재된 강유전체 패턴을 포함할 수 있다.According to another concept of the present invention, a semiconductor device includes: a substrate; a first source/drain pattern on the top of the substrate; a pair of semiconductor patterns extending perpendicularly from the first source/drain pattern; a gate electrode surrounding sidewalls of the pair of semiconductor patterns; and a ferroelectric pattern interposed between the pair of semiconductor patterns and the gate electrode.

본 발명의 또 다른 개념에 따른, 반도체 소자는, 기판; 상기 기판 상의 활성 패턴, 상기 활성 패턴은 제1 소스/드레인 패턴, 상기 제1 소스/드레인 패턴으로부터 수직하게 연장되는 반도체 패턴, 및 상기 반도체 패턴의 상부의 제2 소스/드레인 패턴을 포함하고; 상기 반도체 패턴의 측벽을 둘러싸는 게이트 전극; 및 상기 게이트 전극과 상기 반도체 패턴 사이에 개재된 강유전체 패턴을 포함할 수 있다. 상기 게이트 전극의 상면은 상기 반도체 패턴의 상면보다 낮을 수 있다.According to another concept of the present invention, a semiconductor device includes: a substrate; an active pattern on the substrate, the active pattern including a first source/drain pattern, a semiconductor pattern extending perpendicularly from the first source/drain pattern, and a second source/drain pattern on top of the semiconductor pattern; a gate electrode surrounding a sidewall of the semiconductor pattern; And it may include a ferroelectric pattern interposed between the gate electrode and the semiconductor pattern. The top surface of the gate electrode may be lower than the top surface of the semiconductor pattern.

본 발명에 따른 반도체 소자는, 트랜지스터의 문턱 전압 스윙(Sub-threshold swing) 특성이 향상되고 동작전압이 감소될 수 있다.In the semiconductor device according to the present invention, the sub-threshold swing characteristics of the transistor can be improved and the operating voltage can be reduced.

도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2f는 각각 도 1의 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선 및 F'-F'선에 따른 단면도들이다.
도 3, 도 5, 도 7, 도 9, 도 11 및 도 13은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 4, 도 6a, 도 8a, 도 10a, 도 12a 및 도 14a는 각각 도 3, 도 5, 도 7, 도 9, 도 11 및 도 13의 A-A'선에 따른 단면도들이다.
도 6b, 도 8b, 도 10b, 도 12b 및 도 14b는 각각 도 5, 도 7, 도 9, 도 11 및 도 13의 B-B'선에 따른 단면도들이다.
도 10c, 도 12c 및 도 14c는 각각 도 9, 도 11 및 도 13의 C-C'선에 따른 단면도들이다.
도 15a 및 도 15b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 16a 및 도 16b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 17은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 18a 및 도 18b는 각각 도 17의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 19, 도 21 및 도 23은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 20a, 도 22a 및 도 24a는 각각 도 19, 도 21 및 도 23의 A-A'선에 따른 단면도들이다.
도 20b, 도 22b 및 도 24b는 각각 도 19, 도 21 및 도 23의 B-B'선에 따른 단면도들이다.1 is a plan view for explaining a semiconductor device according to embodiments of the present invention.
2A to 2F are cross-sectional views taken along lines A-A', B-B', C-C', D-D', E-E', and F'-F' of FIG. 1, respectively. .
FIGS. 3, 5, 7, 9, 11, and 13 are plan views for explaining a method of manufacturing a semiconductor device according to embodiments of the present invention.
FIGS. 4, 6A, 8A, 10A, 12A, and 14A are cross-sectional views taken along line A-A' of FIGS. 3, 5, 7, 9, 11, and 13, respectively.
FIGS. 6B, 8B, 10B, 12B, and 14B are cross-sectional views taken along line B-B' of FIGS. 5, 7, 9, 11, and 13, respectively.
FIGS. 10C, 12C, and 14C are cross-sectional views taken along line C-C' of FIGS. 9, 11, and 13, respectively.
FIGS. 15A and 15B are for explaining semiconductor devices according to embodiments of the present invention, and are cross-sectional views taken along lines A-A' and B-B' of FIG. 1, respectively.
FIGS. 16A and 16B are for explaining semiconductor devices according to embodiments of the present invention, and are cross-sectional views taken along lines A-A' and B-B' of FIG. 1, respectively.
Figure 17 is a plan view for explaining a semiconductor device according to embodiments of the present invention.
FIGS. 18A and 18B are cross-sectional views taken along lines A-A' and B-B' of FIG. 17, respectively.
19, 21, and 23 are plan views for explaining a method of manufacturing a semiconductor device according to embodiments of the present invention.
FIGS. 20A, 22A, and 24A are cross-sectional views taken along line A-A' of FIGS. 19, 21, and 23, respectively.
Figures 20b, 22b, and 24b are cross-sectional views taken along line B-B' of Figures 19, 21, and 23, respectively.

도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2f는 각각 도 1의 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선 및 F'-F'선에 따른 단면도들이다.1 is a plan view for explaining a semiconductor device according to embodiments of the present invention. 2A to 2F are cross-sectional views taken along lines A-A', B-B', C-C', D-D', E-E', and F'-F' of FIG. 1, respectively. .

도 1 및 도 2a 내지 도 2f를 참조하면, 기판(100)이 제공될 수 있다. 일 예로, 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 기판(100)의 일 영역은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다. 기판(100)의 상기 일 영역은 로직 영역일 수 있다. 상기 로직 영역 상에 로직 회로를 구성하는 로직 트랜지스터들이 배치될 수 있다.Referring to FIGS. 1 and 2A to 2F , a substrate 100 may be provided. For example, the substrate 100 may be a silicon substrate, a germanium substrate, or a silicon on insulator (SOI) substrate. One region of the substrate 100 may include a PMOSFET region (PR) and a NMOSFET region (NR). The region of the substrate 100 may be a logic region. Logic transistors constituting a logic circuit may be disposed on the logic area.

상기 로직 트랜지스터들은 PMOSFET 영역(PR) 상의 제1 트랜지스터들 및 NMOSFET 영역(NR) 상의 제2 트랜지스터들을 포함할 수 있다. PMOSFET 영역(PR)의 상기 제1 트랜지스터들과 NMOSFET 영역(NR)의 상기 제2 트랜지스터들은 서로 다른 도전형을 가질 수 있다. 일 예로, PMOSFET 영역(PR)의 상기 제1 트랜지스터들은 PMOSFET일 수 있고, NMOSFET 영역(NR)의 상기 제2 트랜지스터들은 NMOSFET일 수 있다.The logic transistors may include first transistors on the PMOSFET region (PR) and second transistors on the NMOSFET region (NR). The first transistors in the PMOSFET region PR and the second transistors in the NMOSFET region NR may have different conductivity types. For example, the first transistors in the PMOSFET region PR may be PMOSFETs, and the second transistors in the NMOSFET region NR may be NMOSFETs.

기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 기판(100)의 상부에 제1 및 제2 활성 패턴들(AP1, AP2)을 정의할 수 있다. 제1 활성 패턴들(AP1)은 PMOSFET 영역(PR) 상에 배치될 수 있다. 제2 활성 패턴들(AP2)은 NMOSFET 영역(NR) 상에 배치될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 연장되는 라인 형태 또는 바(bar) 형태를 가질 수 있다.A device isolation layer (ST) may be provided on the substrate 100. The device isolation layer ST may define first and second active patterns AP1 and AP2 on the upper part of the substrate 100 . The first active patterns AP1 may be disposed on the PMOSFET region PR. The second active patterns AP2 may be disposed on the NMOSFET region NR. The first and second active patterns AP1 and AP2 may have a line shape or a bar shape extending in the second direction D2.

소자 분리막(ST)은 서로 인접하는 한 쌍의 제1 활성 패턴들(AP1) 사이의 트렌치(TR)를 채울 수 있다. 소자 분리막(ST)은 서로 인접하는 한 쌍의 제2 활성 패턴들(AP2) 사이의 트렌치(TR)를 채울 수 있다. 소자 분리막(ST)의 상면은 제1 및 제2 활성 패턴들(AP1, AP2)의 상면들보다 더 낮을 수 있다. The device isolation layer ST may fill the trench TR between a pair of adjacent first active patterns AP1. The device isolation layer ST may fill the trench TR between a pair of adjacent second active patterns AP2. The top surface of the device isolation layer ST may be lower than the top surfaces of the first and second active patterns AP1 and AP2.

각각의 제1 활성 패턴들(AP1) 상에 제1 채널 패턴들(CH1) 및 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 채널 패턴들(CH1) 각각은, 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 개재될 수 있다. 각각의 제2 활성 패턴들(AP2) 상에 제2 채널 패턴들(CH2) 및 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 채널 패턴들(CH2) 각각은, 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 개재될 수 있다.First channel patterns CH1 and first source/drain patterns SD1 may be provided on each of the first active patterns AP1. Each of the first channel patterns CH1 may be interposed between a pair of adjacent first source/drain patterns SD1. Second channel patterns CH2 and second source/drain patterns SD2 may be provided on each of the second active patterns AP2. Each of the second channel patterns CH2 may be interposed between a pair of adjacent second source/drain patterns SD2.

각각의 제1 채널 패턴들(CH1)은, 순차적으로 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)를 포함할 수 있다. 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 기판(100)의 상면에 수직한 제3 방향(D3)으로 서로 이격될 수 있다. 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 서로 수직적으로 중첩될 수 있다. 각각의 제1 소스/드레인 패턴들(SD1)은, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 일 측벽과 직접 접촉할 수 있다. 다시 말하면, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은, 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1)을 연결할 수 있다.Each of the first channel patterns CH1 may include first to third semiconductor patterns SP1, SP2, and SP3 sequentially stacked. The first to third semiconductor patterns SP1, SP2, and SP3 may be spaced apart from each other in a third direction D3 perpendicular to the top surface of the substrate 100. The first to third semiconductor patterns SP1, SP2, and SP3 may vertically overlap each other. Each of the first source/drain patterns SD1 may directly contact one sidewall of each of the first to third semiconductor patterns SP1, SP2, and SP3. In other words, the first to third semiconductor patterns SP1, SP2, and SP3 may connect a pair of adjacent first source/drain patterns SD1.

제1 채널 패턴(CH1)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 서로 동일한 두께를 가질 수 있으며, 또는 서로 다른 두께를 가질 수 있다. 제1 채널 패턴(CH1)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은, 제2 방향(D2)으로 서로 다른 최대 길이를 가질 수 있다. 일 예로, 제1 반도체 패턴(SP1)의 제2 방향(D2)으로의 최대 길이는 제1 길이일 수 있다. 제2 반도체 패턴(SP2)의 제2 방향(D2)으로의 최대 길이는 제2 길이일 수 있다. 상기 제1 길이는 상기 제2 길이보다 클 수 있다.The first to third semiconductor patterns SP1, SP2, and SP3 of the first channel pattern CH1 may have the same thickness or different thicknesses. The first to third semiconductor patterns SP1, SP2, and SP3 of the first channel pattern CH1 may have different maximum lengths in the second direction D2. For example, the maximum length of the first semiconductor pattern SP1 in the second direction D2 may be the first length. The maximum length of the second semiconductor pattern SP2 in the second direction D2 may be the second length. The first length may be greater than the second length.

제1 채널 패턴(CH1)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 적어도 하나를 포함할 수 있다. 제1 채널 패턴(CH1)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 포함하는 것으로 예시되어 있으나, 반도체 패턴들의 개수는 특별히 제한되지 않는다.The first to third semiconductor patterns SP1, SP2, and SP3 of the first channel pattern CH1 may include at least one of silicon (Si), germanium (Ge), and silicon-germanium (SiGe). The first channel pattern CH1 is illustrated as including first to third semiconductor patterns SP1, SP2, and SP3, but the number of semiconductor patterns is not particularly limited.

각각의 제2 채널 패턴들(CH2)은, 순차적으로 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)를 포함할 수 있다. 제2 채널 패턴(CH2)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은, 서로 실질적으로 동일한 제2 방향(D2)으로의 길이를 가질 수 있다. 제2 채널 패턴(CH2)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)에 관한 구체적인 설명은, 앞서 제1 채널 패턴(CH1)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 설명한 것과 실질적으로 동일 또는 유사할 수 있다.Each of the second channel patterns CH2 may include first to third semiconductor patterns SP1, SP2, and SP3 sequentially stacked. The first to third semiconductor patterns SP1 , SP2 , and SP3 of the second channel pattern CH2 may have substantially the same length in the second direction D2. A detailed description of the first to third semiconductor patterns (SP1, SP2, SP3) of the second channel pattern (CH2) has been described above. , SP3) may be substantially the same or similar to that described.

각각의 제1 소스/드레인 패턴들(SD1)은, 제1 채널 패턴(CH1)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 및 제1 활성 패턴(AP1)의 제1 리세스(RS1)를 씨드층으로 하여 형성된 에피택시얼 패턴일 수 있다. 각각의 제1 소스/드레인 패턴들(SD1)은, 제1 활성 패턴(AP1)의 제1 리세스(RS1)를 채울 수 있다. 제1 리세스(RS1)는 서로 인접하는 제1 채널 패턴들(CH1) 사이에 정의될 수 있다. 제1 리세스(RS1)의 바닥의 레벨은 제1 활성 패턴(AP1)의 상면의 레벨보다 더 낮을 수 있다.Each of the first source/drain patterns SD1 is connected to the first to third semiconductor patterns SP1, SP2, and SP3 of the first channel pattern CH1 and the first recess of the first active pattern AP1. It may be an epitaxial pattern formed using (RS1) as a seed layer. Each of the first source/drain patterns SD1 may fill the first recess RS1 of the first active pattern AP1. The first recess RS1 may be defined between adjacent first channel patterns CH1. The bottom level of the first recess RS1 may be lower than the top surface level of the first active pattern AP1.

제1 소스/드레인 패턴(SD1)은 그의 중간부(middle portion)에서 제2 방향(D2)으로의 최대 폭을 가질 수 있다 (도 2a 참조). 제1 소스/드레인 패턴(SD1)의 제2 방향(D2)으로의 폭은, 그의 상부에서 상기 중간부로 갈수록 증가할 수 있다. 제1 소스/드레인 패턴(SD1)의 제2 방향(D2)으로의 폭은, 상기 중간부에서 그의 하부로 갈수록 감소할 수 있다.The first source/drain pattern SD1 may have a maximum width in the second direction D2 at its middle portion (see FIG. 2A). The width of the first source/drain pattern SD1 in the second direction D2 may increase from its top to the middle portion. The width of the first source/drain pattern SD1 in the second direction D2 may decrease from the middle portion to the bottom thereof.

제1 소스/드레인 패턴들(SD1)은 p형의 불순물 영역들일 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 채널 패턴(CH1)에 압축성 스트레스를 제공하는 물질을 포함할 수 있다. 일 예로, 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. The first source/drain patterns SD1 may be p-type impurity regions. The first source/drain patterns SD1 may include a material that provides compressive stress to the first channel pattern CH1. For example, the first source/drain patterns SD1 may include a semiconductor element (eg, SiGe) having a lattice constant greater than the lattice constant of the semiconductor element of the substrate 100 .

각각의 제2 소스/드레인 패턴들(SD2)은, 제2 채널 패턴(CH2)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 및 제2 활성 패턴(AP2)의 제2 리세스(RS2)를 씨드층으로 하여 형성된 에피택시얼 패턴일 수 있다. 각각의 제2 소스/드레인 패턴들(SD2)은, 제2 활성 패턴(AP2)의 제2 리세스(RS2)를 채울 수 있다. 제2 리세스(RS2)는 서로 인접하는 제2 채널 패턴들(CH2) 사이에 정의될 수 있다. 제2 리세스(RS2)의 바닥의 레벨은 제2 활성 패턴(AP2)의 상면의 레벨보다 더 낮을 수 있다.Each of the second source/drain patterns SD2 is connected to the first to third semiconductor patterns SP1, SP2, and SP3 of the second channel pattern CH2 and the second recess of the second active pattern AP2. It may be an epitaxial pattern formed using (RS2) as a seed layer. Each of the second source/drain patterns SD2 may fill the second recess RS2 of the second active pattern AP2. The second recess RS2 may be defined between adjacent second channel patterns CH2. The level of the bottom of the second recess RS2 may be lower than the level of the top of the second active pattern AP2.

제2 소스/드레인 패턴들(SD2)은 n형의 불순물 영역들일 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)의 반도체 원소와 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.The second source/drain patterns SD2 may be n-type impurity regions. For example, the second source/drain patterns SD2 may include the same semiconductor element (eg, Si) as the semiconductor element of the substrate 100 .

제1 소스/드레인 패턴(SD1)에 함유된 반도체 원소는 제2 소스/드레인 패턴(SD2)에 함유된 반도체 원소와 다를 수 있다. 제1 방향(D1)으로의 제1 소스/드레인 패턴(SD1)의 단면의 형태는 제1 방향(D1)으로의 제2 소스/드레인 패턴(SD2)의 단면의 형태와 다를 수 있다 (도 2c 및 도 2f 참조).The semiconductor element contained in the first source/drain pattern SD1 may be different from the semiconductor element contained in the second source/drain pattern SD2. The cross-sectional shape of the first source/drain pattern SD1 in the first direction D1 may be different from the cross-sectional shape of the second source/drain pattern SD2 in the first direction D1 (FIG. 2C and Figure 2f).

제1 및 제2 채널 패턴들(CH1, CH2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제2 방향(D2)으로 서로 이격될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다.Gate electrodes GE may be provided crossing the first and second channel patterns CH1 and CH2 and extending in the first direction D1. The gate electrodes GE may be spaced apart from each other in the second direction D2. The gate electrodes GE may vertically overlap the first and second channel patterns CH1 and CH2.

각각의 게이트 전극들(GE)은, 제1 일함수 금속 패턴(WF1), 제2 일함수 금속 패턴(WF2) 및 전극 패턴(EL)을 포함할 수 있다. 제2 일함수 금속 패턴(WF2)은 제1 일함수 금속 패턴(WF1) 상에 배치될 수 있고, 전극 패턴(EL)은 제2 일함수 금속 패턴(WF2) 상에 배치될 수 있다. Each of the gate electrodes GE may include a first work function metal pattern WF1, a second work function metal pattern WF2, and an electrode pattern EL. The second work function metal pattern WF2 may be disposed on the first work function metal pattern WF1, and the electrode pattern EL may be disposed on the second work function metal pattern WF2.

제1 일함수 금속 패턴(WF1)은 금속 질화막, 예를 들어 티타늄 질화막(TiN) 또는 탄탈 질화막(TaN)을 포함할 수 있다. 제2 일함수 금속 패턴(WF2)은 알루미늄 또는 실리콘이 도핑된(또는 함유된) 금속 카바이드을 포함할 수 있다. 일 예로, 제2 일함수 금속 패턴(WF2)은 TiAlC, TaAlC, TiSiC 또는 TaSiC를 포함할 수 있다.The first work function metal pattern WF1 may include a metal nitride film, for example, a titanium nitride (TiN) film or a tantalum nitride (TaN) film. The second work function metal pattern WF2 may include metal carbide doped with (or containing) aluminum or silicon. As an example, the second work function metal pattern WF2 may include TiAlC, TaAlC, TiSiC, or TaSiC.

전극 패턴(EL)은, 제1 일함수 금속 패턴(WF1) 및 제2 일함수 금속 패턴(WF2)에 비해 저항이 낮을 수 있다. 일 예로, 전극 패턴(EL)은 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 중 적어도 하나의 저저항 금속을 포함할 수 있다.The electrode pattern EL may have lower resistance than the first work function metal pattern WF1 and the second work function metal pattern WF2. As an example, the electrode pattern EL may include at least one low-resistance metal selected from aluminum (Al), tungsten (W), titanium (Ti), and tantalum (Ta).

제1 일함수 금속 패턴(WF1)은 각각의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 둘러쌀 수 있다 (도 2b 및 도 2e 참조). 다시 말하면, 제1 일함수 금속 패턴(WF1)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면, 바닥면 및 양 측벽들을 둘러쌀 수 있다. 즉, 본 발명에 따른 상기 제1 및 제2 트랜지스터들은 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터일 수 있다.The first work function metal pattern WF1 may surround each of the first to third semiconductor patterns SP1, SP2, and SP3 (see FIGS. 2B and 2E). In other words, the first work function metal pattern WF1 may surround the top, bottom, and both sidewalls of each of the first to third semiconductor patterns SP1, SP2, and SP3. That is, the first and second transistors according to the present invention may be gate-all-around type field effect transistors.

각각의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 둘러싸는 계면막(IL)이 제공될 수 있다. 계면막(IL)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 직접 덮을 수 있다. 계면막(IL)은, 소자 분리막(ST)으로부터 수직하게 돌출된 제1 활성 패턴(AP1)의 상부를 덮을 수 있다. 계면막(IL)은, 소자 분리막(ST)으로부터 수직하게 돌출된 제2 활성 패턴(AP2)의 상부를 덮을 수 있다. 계면막(IL)은 소자 분리막(ST)의 상면은 덮지 않을 수 있다. 일 예로, 계면막(IL)은 실리콘 산화막을 포함할 수 있다. An interface film IL may be provided surrounding each of the first to third semiconductor patterns SP1, SP2, and SP3. The interface film IL may directly cover the first to third semiconductor patterns SP1, SP2, and SP3. The interface film IL may cover the top of the first active pattern AP1 that protrudes vertically from the device isolation film ST. The interface film IL may cover the top of the second active pattern AP2 that protrudes vertically from the device isolation film ST. The interface film (IL) may not cover the top surface of the device isolation film (ST). As an example, the interface film IL may include a silicon oxide film.

각각의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)과 제1 일함수 금속 패턴(WF1) 사이에 강유전체 패턴(FE)이 제공될 수 있다. 강유전체 패턴(FE)은 각각의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 둘러쌀 수 있다. 강유전체 패턴(FE)은 제1 활성 패턴(AP1)의 상부와 제1 일함수 금속 패턴(WF1) 사이에 개재될 수 있다. 강유전체 패턴(FE)은 제2 활성 패턴(AP2)의 상부와 제1 일함수 금속 패턴(WF1) 사이에 개재될 수 있다. 강유전체 패턴(FE)은 소자 분리막(ST)과 제1 일함수 금속 패턴(WF1) 사이에 개재될 수 있다. A ferroelectric pattern FE may be provided between each of the first to third semiconductor patterns SP1, SP2, and SP3 and the first work function metal pattern WF1. The ferroelectric pattern FE may surround each of the first to third semiconductor patterns SP1, SP2, and SP3. The ferroelectric pattern FE may be interposed between the top of the first active pattern AP1 and the first work function metal pattern WF1. The ferroelectric pattern FE may be interposed between the top of the second active pattern AP2 and the first work function metal pattern WF1. The ferroelectric pattern FE may be interposed between the isolation film ST and the first work function metal pattern WF1.

본 발명에 따른 강유전체 패턴(FE)은 네가티브 캐패시터(음의 캐패시터)로 기능할 수 있다. 예를 들어, 외부 전압이 강유전체 패턴(FE)에 인가될 때, 강유전체 패턴(FE) 내부의 다이폴들(dipoles)의 이동에 의해 초기 극성 상태에서 다른 상태로의 위상 변화로 인한 음의 캐패시턴스 효과(negative capacitance effect)가 발생할 수 있다. 이 경우, 강유전체 패턴(FE)을 포함하는 본 발명의 트랜지스터의 전체 캐패시턴스가 증가할 수 있고, 이에 따라 트랜지스터의 문턱 전압 스윙(Sub-threshold swing) 특성이 향상되고 동작전압이 감소될 수 있다.The ferroelectric pattern (FE) according to the present invention can function as a negative capacitor. For example, when an external voltage is applied to the ferroelectric pattern (FE), the negative capacitance effect ( A negative capacitance effect may occur. In this case, the total capacitance of the transistor of the present invention including the ferroelectric pattern (FE) may increase, and accordingly, the threshold voltage swing characteristics of the transistor may be improved and the operating voltage may be reduced.

강유전체 패턴(FE)은 지르코늄(Zr), 실리콘(Si), 알루미늄(Al) 및 란탄(La) 중 적어도 하나가 도핑된(또는 함유된) 하프늄 산화물을 포함할 수 있다. 지르코늄(Zr), 실리콘(Si), 알루미늄(Al) 및 란탄(La) 중 적어도 하나가 소정의 비율로 하프늄 산화물에 도핑됨으로써, 강유전체 패턴(FE)의 적어도 일부는 사방정계 결정 구조(Orthorhombic crystal structure)를 가질 수 있다. 강유전체 패턴(FE)의 적어도 일부가 사방정계 결정 구조를 가질 때, 음의 캐패시턴스 효과가 발생할 수 있다. 강유전체 패턴(FE) 내에서 사방정계 결정 구조를 갖는 부분의 부피 비율은 10% 내지 50%일 수 있다. The ferroelectric pattern (FE) may include hafnium oxide doped with (or containing) at least one of zirconium (Zr), silicon (Si), aluminum (Al), and lanthanum (La). By doping hafnium oxide with at least one of zirconium (Zr), silicon (Si), aluminum (Al), and lanthanum (La) at a predetermined ratio, at least a portion of the ferroelectric pattern (FE) has an orthorhombic crystal structure. ) can have. When at least a portion of the ferroelectric pattern FE has an orthorhombic crystal structure, a negative capacitance effect may occur. The volume ratio of the portion having an orthorhombic crystal structure within the ferroelectric pattern (FE) may be 10% to 50%.

강유전체 패턴(FE)이 지르코늄이 도핑된 하프늄 산화물(ZrHfO)을 포함할 경우, 전제 Zr 및 Hf 원자들 중 Zr 원자의 비율(Zr/(Hf+Zr))은 45 at% 내지 55 at%일 수 있다. 강유전체 패턴(FE)이 실리콘이 도핑된 하프늄 산화물(SiHfO)을 포함할 경우, 전제 Si 및 Hf 원자들 중 Si 원자의 비율(Si/(Hf+Si))은 4 at% 내지 6 at%일 수 있다. 강유전체 패턴(FE)이 알루미늄이 도핑된 하프늄 산화물(AlHfO)을 포함할 경우, 전제 Al 및 Hf 원자들 중 Al 원자의 비율(Al/(Hf+Al))은 5 at% 내지 10 at%일 수 있다. 강유전체 패턴(FE)이 란탄이 도핑된 하프늄 산화물(LaHfO)을 포함할 경우, 전제 La 및 Hf 원자들 중 La 원자의 비율(La/(Hf+La))은 5 at% 내지 10 at%일 수 있다.When the ferroelectric pattern (FE) includes zirconium-doped hafnium oxide (ZrHfO), the ratio of Zr atoms among the total Zr and Hf atoms (Zr/(Hf+Zr)) may be 45 at% to 55 at%. there is. When the ferroelectric pattern (FE) includes silicon-doped hafnium oxide (SiHfO), the ratio of Si atoms among the total Si and Hf atoms (Si/(Hf+Si)) may be 4 at% to 6 at%. there is. When the ferroelectric pattern (FE) includes aluminum-doped hafnium oxide (AlHfO), the ratio of Al atoms among the total Al and Hf atoms (Al/(Hf+Al)) may be 5 at% to 10 at%. there is. When the ferroelectric pattern (FE) includes lanthanum-doped hafnium oxide (LaHfO), the ratio of La atoms among the total La and Hf atoms (La/(Hf+La)) may be 5 at% to 10 at%. there is.

제1 채널 패턴(CH1)의 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2) 사이에 제1 공간(SA1)이 정의될 수 있다. 다시 말하면, 수직하게 서로 인접하는 한 쌍의 반도체 패턴들(SP1, SP2, SP3) 사이에 제1 공간(SA1)이 정의될 수 있다. A first space SA1 may be defined between the first semiconductor pattern SP1 and the second semiconductor pattern SP2 of the first channel pattern CH1. In other words, the first space SA1 may be defined between a pair of semiconductor patterns SP1, SP2, and SP3 that are vertically adjacent to each other.

계면막(IL), 강유전체 패턴(FE) 및 제1 일함수 금속 패턴(WF1)이 제1 공간(SA1)을 채울 수 있다. 강유전체 패턴(FE)은 제1 공간(SA1)을 콘포멀하게 채울 수 있다. 제1 일함수 금속 패턴(WF1)은, 계면막(IL) 및 강유전체 패턴(FE)을 제외한 제1 공간(SA1)의 남은 영역을 완전히 채울 수 있다. 제2 일함수 금속 패턴(WF2) 및 전극 패턴(EL)은 제1 공간(SA1)을 채우지 못할 수 있다.The interface film IL, the ferroelectric pattern FE, and the first work function metal pattern WF1 may fill the first space SA1. The ferroelectric pattern FE may conformally fill the first space SA1. The first work function metal pattern WF1 may completely fill the remaining area of the first space SA1 excluding the interface film IL and the ferroelectric pattern FE. The second work function metal pattern WF2 and the electrode pattern EL may not fill the first space SA1.

제1 채널 패턴(CH1)의 최상부의 반도체 패턴, 즉 제3 반도체 패턴(SP3) 상에 제2 공간(SA2)이 정의될 수 있다. 제2 공간(SA2)은, 후술할 한 쌍의 게이트 스페이서들(GS), 후술할 게이트 캐핑 패턴(GP) 및 제3 반도체 패턴(SP3)에 의해 둘러싸인 공간일 수 있다.The second space SA2 may be defined on the uppermost semiconductor pattern of the first channel pattern CH1, that is, the third semiconductor pattern SP3. The second space SA2 may be a space surrounded by a pair of gate spacers GS, which will be described later, a gate capping pattern GP, and a third semiconductor pattern SP3, which will be described later.

계면막(IL), 강유전체 패턴(FE), 제1 일함수 금속 패턴(WF1), 제2 일함수 금속 패턴(WF2) 및 전극 패턴(EL)이 제2 공간(SA2)을 채울 수 있다. 계면막(IL), 강유전체 패턴(FE), 제1 일함수 금속 패턴(WF1), 제2 일함수 금속 패턴(WF2) 및 전극 패턴(EL)은 제2 공간(SA2) 내에서 순차적으로 적층될 수 있다. The interface film IL, the ferroelectric pattern FE, the first work function metal pattern WF1, the second work function metal pattern WF2, and the electrode pattern EL may fill the second space SA2. The interface film (IL), ferroelectric pattern (FE), first work function metal pattern (WF1), second work function metal pattern (WF2), and electrode pattern (EL) are sequentially stacked in the second space (SA2). You can.

게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극(GE)의 상면보다 높을 수 있다. 일 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.A pair of gate spacers GS may be disposed on both sidewalls of each of the gate electrodes GE. The gate spacers GS may extend in the first direction D1 along the gate electrode GE. The top surfaces of the gate spacers GS may be higher than the top surfaces of the gate electrode GE. As an example, the gate spacers GS may include at least one of SiCN, SiCON, and SiN. As another example, the gate spacers GS may include a multi-layer made of at least two of SiCN, SiCON, and SiN.

각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)의 상면은 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 일 예로, 게이트 캐핑 패턴(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.A gate capping pattern (GP) may be provided on each gate electrode (GE). The gate capping pattern GP may extend in the first direction D1 along the gate electrode GE. The top surface of the gate capping pattern GP may be coplanar with the top surfaces of the gate spacers GS. The gate capping pattern GP may include a material that has etch selectivity with respect to the first and second interlayer insulating films 110 and 120, which will be described later. As an example, the gate capping pattern GP may include at least one of SiON, SiCN, SiCON, and SiN.

PMOSFET 영역(PR) 상에서, 강유전체 패턴(FE)은 제1 소스/드레인 패턴(SD1)과 접할 수 있다 (도 2a 참조). 다시 말하면, 강유전체 패턴(FE)은 게이트 전극(GE)과 제1 소스/드레인 패턴(SD1) 사이에 개재될 수 있다. On the PMOSFET region PR, the ferroelectric pattern FE may be in contact with the first source/drain pattern SD1 (see FIG. 2A). In other words, the ferroelectric pattern FE may be interposed between the gate electrode GE and the first source/drain pattern SD1.

NMOSFET 영역(NR) 상에서, 제2 소스/드레인 패턴(SD2)과 게이트 전극(GE) 사이에 내부 스페이서(IS)가 개재될 수 있다 (도 2d 참조). 내부 스페이서(IS)는 수직적으로 서로 이격된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 사이에 개재될 수 있다. NMOSFET 영역(NR) 상의 강유전체 패턴(FE)은 내부 스페이서(IS)와 접할 수 있다. 다시 말하면, 강유전체 패턴(FE)은 게이트 전극(GE)과 내부 스페이서(IS) 사이에 개재될 수 있다. 일 예로, 내부 스페이서(IS)는 실리콘 질화막을 포함할 수 있다.In the NMOSFET region NR, an internal spacer IS may be interposed between the second source/drain pattern SD2 and the gate electrode GE (see FIG. 2D). The internal spacer IS may be interposed between the first to third semiconductor patterns SP1, SP2, and SP3 that are vertically spaced apart from each other. The ferroelectric pattern (FE) on the NMOSFET region (NR) may contact the internal spacer (IS). In other words, the ferroelectric pattern (FE) may be interposed between the gate electrode (GE) and the internal spacer (IS). As an example, the internal spacer IS may include a silicon nitride film.

PMOSFET 영역(PR)의 게이트 전극(GE)의 제1 일함수 금속 패턴(WF1)의 두께는 NMOSFET 영역(NR)의 게이트 전극(GE)의 제1 일함수 금속 패턴(WF1)의 두께와 다를 수 있고, PMOSFET 영역(PR)의 게이트 전극(GE)의 제2 일함수 금속 패턴(WF2)의 두께는 NMOSFET 영역(NR)의 게이트 전극(GE)의 제2 일함수 금속 패턴(WF2)의 두께와 다를 수 있다. 일 예로, PMOSFET 영역(PR)의 게이트 전극(GE)의 제1 일함수 금속 패턴(WF1)의 두께는 NMOSFET 영역(NR)의 게이트 전극(GE)의 제1 일함수 금속 패턴(WF1)의 두께보다 클 수 있다. PMOSFET 영역(PR)의 게이트 전극(GE)의 제2 일함수 금속 패턴(WF2)의 두께는 NMOSFET 영역(NR)의 게이트 전극(GE)의 제2 일함수 금속 패턴(WF2)의 두께보다 작을 수 있다.The thickness of the first work function metal pattern WF1 of the gate electrode GE of the PMOSFET region PR may be different from the thickness of the first work function metal pattern WF1 of the gate electrode GE of the NMOSFET region NR. The thickness of the second work function metal pattern WF2 of the gate electrode GE of the PMOSFET region PR is the thickness of the second work function metal pattern WF2 of the gate electrode GE of the NMOSFET region NR. can be different. For example, the thickness of the first work function metal pattern WF1 of the gate electrode GE of the PMOSFET region PR is the thickness of the first work function metal pattern WF1 of the gate electrode GE of the NMOSFET region NR. It can be bigger than The thickness of the second work function metal pattern WF2 of the gate electrode GE of the PMOSFET region PR may be smaller than the thickness of the second work function metal pattern WF2 of the gate electrode GE of the NMOSFET region NR. there is.

기판(100)의 전면 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 소자 분리막(ST), 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은 게이트 캐핑 패턴(GP)의 상면과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 제공될 수 있다. 일 예로, 제1 및 제2 층간 절연막들(110, 120)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.A first interlayer insulating film 110 may be provided on the entire surface of the substrate 100. The first interlayer insulating layer 110 may cover the isolation layer ST, the gate spacers GS, and the first and second source/drain patterns SD1 and SD2. The top surface of the first interlayer insulating film 110 may be substantially coplanar with the top surface of the gate capping pattern GP. A second interlayer insulating film 120 may be provided on the first interlayer insulating film 110 . For example, the first and second interlayer insulating films 110 and 120 may include a silicon oxide film or a silicon oxynitride film.

제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 연결되는 활성 콘택들(AC)이 제공될 수 있다. 일 예로, 활성 콘택들(AC)은 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄)을 포함할 수 있다.Active contacts AC may be provided through the first and second interlayer insulating films 110 and 120 and connected to the first and second source/drain patterns SD1 and SD2. As an example, the active contacts AC may include a metal material (eg, titanium, tantalum, tungsten, copper, or aluminum).

본 발명의 실시예들에 따르면, 게이트 전극(GE)과 채널 사이에 강유전체 패턴(FE)이 제공될 수 있다. 강유전체 패턴(FE)은 사방정계 결정 구조를 포함함으로써, 음의 캐패시턴스 효과를 발생시킬 수 있다. 결과적으로, 트랜지스터의 문턱 전압 스윙 특성이 향상되고 동작전압이 감소될 수 있다.According to embodiments of the present invention, a ferroelectric pattern (FE) may be provided between the gate electrode (GE) and the channel. The ferroelectric pattern (FE) may generate a negative capacitance effect by including an orthorhombic crystal structure. As a result, the threshold voltage swing characteristics of the transistor can be improved and the operating voltage can be reduced.

도 3, 도 5, 도 7, 도 9, 도 11 및 도 13은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 4, 도 6a, 도 8a, 도 10a, 도 12a 및 도 14a는 각각 도 3, 도 5, 도 7, 도 9, 도 11 및 도 13의 A-A'선에 따른 단면도들이다. 도 6b, 도 8b, 도 10b, 도 12b 및 도 14b는 각각 도 5, 도 7, 도 9, 도 11 및 도 13의 B-B'선에 따른 단면도들이다. 도 10c, 도 12c 및 도 14c는 각각 도 9, 도 11 및 도 13의 C-C'선에 따른 단면도들이다.FIGS. 3, 5, 7, 9, 11, and 13 are plan views for explaining a method of manufacturing a semiconductor device according to embodiments of the present invention. FIGS. 4, 6A, 8A, 10A, 12A, and 14A are cross-sectional views taken along line A-A' of FIGS. 3, 5, 7, 9, 11, and 13, respectively. FIGS. 6B, 8B, 10B, 12B, and 14B are cross-sectional views taken along line B-B' of FIGS. 5, 7, 9, 11, and 13, respectively. FIGS. 10C, 12C, and 14C are cross-sectional views taken along line C-C' of FIGS. 9, 11, and 13, respectively.

도 3 및 도 4를 참조하면, 기판(100)의 전면 상에 희생층들(SAC) 및 반도체층들(SEL)이 교대로 반복하여 적층될 수 있다. 반도체층들(SEL)은 3회 반복 적층되는 것으로 도시되었으나, 이에 제한되는 것은 아니다. 일 예로, 희생층들(SAC)은 반도체층들(SEL)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 즉, 희생층들(SAC)을 식각하는 공정에서, 반도체층들(SEL)은 실질적으로 식각되지 않을 수 있는 물질을 포함할 수 있다. 구체적으로, 희생층들(SAC)을 식각하는 공정에서, 희생층들(SAC)의 식각률:반도체층들(SEL)의 식각률은 10:1 내지 200:1일 수 있다. 일 예로, 희생층들(SAC)은 실리콘-게르마늄(SiGe) 또는 게르마늄(Ge)을 포함할 수 있고, 반도체층들(SEL)은 실리콘(Si)을 포함할 수 있다.Referring to FIGS. 3 and 4 , sacrificial layers (SAC) and semiconductor layers (SEL) may be alternately and repeatedly stacked on the entire surface of the substrate 100 . The semiconductor layers (SEL) are shown as being repeatedly stacked three times, but are not limited thereto. As an example, the sacrificial layers (SAC) may include a material that has etch selectivity with respect to the semiconductor layers (SEL). That is, in the process of etching the sacrificial layers SAC, the semiconductor layers SEL may include a material that may not be substantially etched. Specifically, in a process of etching the sacrificial layers (SAC), the etch rate of the sacrificial layers (SAC):the etch rate of the semiconductor layers (SEL) may be 10:1 to 200:1. For example, the sacrificial layers (SAC) may include silicon-germanium (SiGe) or germanium (Ge), and the semiconductor layers (SEL) may include silicon (Si).

희생층들(SAC)은 반도체층들(SEL)보다 더 두껍게 형성될 수 있다. 희생층들(SAC) 및 반도체층들(SEL)은 기판(100)을 씨드층(seed layer)으로 하는 에피택시얼 성장(epitaxial growth) 공정에 의하여 형성될 수 있다. 희생층들(SAC) 및 반도체층들(SEL)은 동일 챔버에서 연속적으로 형성될 수 있다. 희생층들(SAC) 및 반도체층들(SEL)은 기판(100)의 전면 상에서 콘포멀하게 성장될 수 있다.The sacrificial layers (SAC) may be formed thicker than the semiconductor layers (SEL). The sacrificial layers (SAC) and semiconductor layers (SEL) may be formed through an epitaxial growth process using the substrate 100 as a seed layer. The sacrificial layers (SAC) and semiconductor layers (SEL) may be formed continuously in the same chamber. The sacrificial layers (SAC) and semiconductor layers (SEL) may be grown conformally on the entire surface of the substrate 100 .

이하, 기판(100)의 PMOSFET 영역(PR)을 중심으로 설명한다. 도 5, 도 6a 및 도 6b를 참조하면, 희생층들(SAC) 및 반도체층들(SEL)을 패터닝하여, 제1 예비 패턴(PAP1)이 기판(100)의 PMOSFET 영역(PR) 상에 형성될 수 있다. 상기 패터닝 공정 동안 기판(100)의 상부가 식각되어, 제1 활성 패턴들(AP1)을 정의하는 트렌치(TR)가 형성될 수 있다.Hereinafter, the description will focus on the PMOSFET region PR of the substrate 100. Referring to FIGS. 5, 6A, and 6B, the sacrificial layers SAC and the semiconductor layers SEL are patterned to form a first preliminary pattern PAP1 on the PMOSFET region PR of the substrate 100. It can be. During the patterning process, the upper portion of the substrate 100 may be etched to form a trench TR defining the first active patterns AP1.

트렌치(TR)는 제2 방향(D2)으로 연장되면서, 제1 활성 패턴들(AP1) 각각의 제2 방향(D2)으로의 측벽을 정의할 수 있다. 다시 말하면, 트렌치(TR)는 제1 방향(D1)으로 서로 인접하는 한 쌍의 제1 활성 패턴들(AP1) 사이에 형성될 수 있다.The trench TR may extend in the second direction D2 and define sidewalls of each of the first active patterns AP1 in the second direction D2. In other words, the trench TR may be formed between a pair of first active patterns AP1 adjacent to each other in the first direction D1.

제1 예비 패턴(PAP1)은 제1 활성 패턴(AP1) 상에 배치될 수 있다. 제1 예비 패턴(PAP1)은 제1 활성 패턴(AP1)과 수직적으로 중첩될 수 있다. 다시 말하면, 제1 예비 패턴(PAP1)의 평면적 형태는 제1 활성 패턴(AP1)의 평면적 형태와 실질적으로 동일할 수 있다. 제1 예비 패턴(PAP1) 및 제1 활성 패턴(AP1)은 제2 방향(D2)으로 연장되는 라인 형태 또는 바 형태로 형성될 수 있다.The first preliminary pattern (PAP1) may be disposed on the first active pattern (AP1). The first preliminary pattern (PAP1) may vertically overlap the first active pattern (AP1). In other words, the planar shape of the first preliminary pattern PAP1 may be substantially the same as the planar shape of the first active pattern AP1. The first preliminary pattern PAP1 and the first active pattern AP1 may be formed in a line shape or a bar shape extending in the second direction D2.

트렌치(TR)를 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)을 형성하는 것은, 기판(100)의 전면 상에 절연막을 형성하는 것, 및 제1 예비 패턴(PAP1)이 완전히 노출되도록 상기 절연막을 리세스하는 것을 포함할 수 있다. 소자 분리막(ST)의 상면은, 제1 활성 패턴(AP1)의 상면보다 더 낮아질 수 있다. A device isolation layer (ST) may be formed to fill the trench (TR). Forming the device isolation layer ST may include forming an insulating layer on the front surface of the substrate 100 and recessing the insulating layer so that the first preliminary pattern PAP1 is completely exposed. The top surface of the device isolation layer ST may be lower than the top surface of the first active pattern AP1.

도 7, 도 8a 및 도 8b를 참조하면, 제1 예비 패턴(PAP1)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태로 형성될 수 있다. Referring to FIGS. 7, 8A, and 8B, sacrificial patterns PP may be formed across the first preliminary pattern PAP1. The sacrificial patterns PP may be formed in a line shape or a bar shape extending in the first direction D1.

희생 패턴들(PP)을 형성하는 것은, 기판(100) 상에 희생막을 형성하는 것, 상기 희생막 상에 마스크 패턴들(MP)을 형성하는 것, 및 마스크 패턴들(MP)을 식각 마스크로 상기 희생막을 식각하는 것을 포함할 수 있다. 상기 희생막은 폴리 실리콘을 이용하여 형성될 수 있다. 마스크 패턴들(MP)은, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 이용하여 형성될 수 있다.Forming the sacrificial patterns PP includes forming a sacrificial film on the substrate 100, forming mask patterns MP on the sacrificial film, and using the mask patterns MP as an etch mask. It may include etching the sacrificial layer. The sacrificial layer may be formed using polysilicon. The mask patterns MP may be formed using a silicon oxide film, a silicon nitride film, or a silicon oxynitride film.

희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 CVD 또는 ALD와 같은 증착 공정으로 스페이서막을 형성하는 것, 및 상기 스페이서막에 이방성 식각 공정을 수행하는 것을 포함할 수 있다. 일 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. A pair of gate spacers GS may be formed on both sidewalls of each of the sacrificial patterns PP. Forming the gate spacers GS may include forming a spacer film on the front surface of the substrate 100 using a deposition process such as CVD or ALD, and performing an anisotropic etching process on the spacer film. As an example, the gate spacers GS may include at least one of SiCN, SiCON, and SiN.

도 9 및 도 10a 내지 도 10c를 참조하면, 마스크 패턴들(MP) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 예비 패턴(PAP1)을 식각하여, 제1 채널 패턴들(CH1)이 형성될 수 있다. 제1 예비 패턴(PAP1)의 반도체층들(SEL)이 패터닝되어, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 형성될 수 있다. 각각의 제1 채널 패턴들(CH1)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 포함할 수 있다.Referring to FIGS. 9 and 10A to 10C , the first preliminary pattern PAP1 is etched using the mask patterns MP and the gate spacers GS as an etch mask to form first channel patterns CH1. It can be. The semiconductor layers SEL of the first preliminary pattern PAP1 may be patterned to form first to third semiconductor patterns SP1, SP2, and SP3. Each of the first channel patterns CH1 may include first to third semiconductor patterns SP1, SP2, and SP3.

제1 예비 패턴(PAP1)이 식각되어, 제1 리세스들(RS1)이 각각 형성될 수 있다. 서로 인접하는 한 쌍의 제1 채널 패턴들(CH1) 사이에 제1 리세스(RS1)가 형성될 수 있다.The first preliminary pattern PAP1 may be etched to form first recesses RS1, respectively. A first recess (RS1) may be formed between a pair of adjacent first channel patterns (CH1).

제1 리세스들(RS1)을 채우는 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)을 형성하는 것은, 제1 활성 패턴(AP1) 및 제1 활성 패턴(AP1) 상의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 씨드층으로 선택적 에피택시얼 공정을 수행하는 것을 포함할 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 채널 패턴들(CH1)에 압축성 스트레인을 제공하는 물질로 형성될 수 있다. 일 예로, 제1 소스/드레인 패턴들(SD1)은, 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)로 형성될 수 있다. 상기 선택적 에피택시얼 공정과 동시에 또는 선택적 에피택시얼 공정 후, 제1 소스/드레인 패턴들(SD1)에 P형의 불순물이 도핑될 수 있다.First source/drain patterns SD1 may be formed to fill the first recesses RS1. Forming the first source/drain patterns SD1 involves using the first active pattern AP1 and the first to third semiconductor patterns SP1, SP2, and SP3 on the first active pattern AP1 as a seed layer. It may include performing a selective epitaxial process. The first source/drain patterns SD1 may be formed of a material that provides compressive strain to the first channel patterns CH1. As an example, the first source/drain patterns SD1 may be formed of a semiconductor element (eg, SiGe) having a lattice constant greater than the lattice constant of the semiconductor element of the substrate 100. Simultaneously with or after the selective epitaxial process, the first source/drain patterns SD1 may be doped with P-type impurities.

도 11 및 도 12a 내지 도 12c를 참조하면, 기판(100)의 상에 제1 층간 절연막(110)이 형성될 수 있다. 이어서, 희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)을 평탄화하는 공정이 수행될 수 있다. 평탄화 공정은 에치백(etch back) 및/또는 CMP(chemical mechanical polishing) 공정을 포함할 수 있다. 제1 층간 절연막(110)을 평탄화할 때, 마스크 패턴들(MP)이 함께 제거될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막 또는 실리콘 산화질화막을 이용하여 형성될 수 있다.Referring to FIGS. 11 and 12A to 12C , a first interlayer insulating film 110 may be formed on the substrate 100 . Subsequently, a process of planarizing the first interlayer insulating film 110 may be performed until the top surfaces of the sacrificial patterns PP are exposed. The planarization process may include an etch back and/or chemical mechanical polishing (CMP) process. When planarizing the first interlayer insulating film 110, the mask patterns MP may be removed together. As an example, the first interlayer insulating film 110 may be formed using a silicon oxide film or a silicon oxynitride film.

상기 평탄화 공정에 의하여 노출된 희생 패턴들(PP)이 선택적으로 제거될 수 있다. 희생 패턴들(PP)이 제거됨에 따라, 서로 인접하는 한 쌍의 게이트 스페이서들(GS) 사이에 빈 공간이 형성될 수 있다. 상기 빈 공간은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 및 희생층들(SAC)을 노출시킬 수 있다. The sacrificial patterns PP exposed by the planarization process may be selectively removed. As the sacrificial patterns PP are removed, an empty space may be formed between a pair of adjacent gate spacers GS. The empty space may expose the first to third semiconductor patterns SP1, SP2, and SP3 and the sacrificial layers SAC.

상기 빈 공간에 의해 노출된 희생층들(SAC)이 선택적으로 제거될 수 있다. 일 예로, 희생층들(SAC)이 실리콘-게르마늄(SiGe)을 포함하고, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 실리콘(Si)을 포함하는 경우, 선택적 식각 공정은 과초산을 포함하는 식각액을 사용하여 수행될 수 있다. 상기 식각액은 불산(HF) 수용액 및 탈이온수(deionized water)를 더 포함할 수 있다. Sacrificial layers (SAC) exposed by the empty space may be selectively removed. For example, when the sacrificial layers (SAC) include silicon-germanium (SiGe) and the first to third semiconductor patterns (SP1, SP2, SP3) include silicon (Si), the selective etching process is It can be performed using an etchant containing acetic acid. The etchant may further include a hydrofluoric acid (HF) aqueous solution and deionized water.

희생층들(SAC)이 선택적으로 제거됨으로써, 수직하게 서로 인접하는 한 쌍의 반도체 패턴들(SP1, SP2, SP3) 사이에 제1 공간(SA1)이 정의될 수 있다. 일 예로, 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2) 사이에 제1 공간(SA1)이 정의될 수 있다. 최상부의 반도체 패턴, 즉 제3 반도체 패턴(SP3) 상에 제2 공간(SA2)이 정의될 수 있다. 상기 빈 공간은 제1 공간(SA1) 및 제2 공간(SA2)을 포함할 수 있다. By selectively removing the sacrificial layers SAC, a first space SA1 may be defined between a pair of vertically adjacent semiconductor patterns SP1, SP2, and SP3. As an example, a first space SA1 may be defined between the first semiconductor pattern SP1 and the second semiconductor pattern SP2. A second space SA2 may be defined on the uppermost semiconductor pattern, that is, the third semiconductor pattern SP3. The empty space may include a first space (SA1) and a second space (SA2).

희생층들(SAC)이 선택적으로 제거됨으로써, 상기 빈 공간에 의해 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면, 바닥면 및 측벽들이 노출될 수 있다. By selectively removing the sacrificial layers SAC, the top, bottom, and sidewalls of each of the first to third semiconductor patterns SP1, SP2, and SP3 may be exposed through the empty space.

도 13 및 도 14a 내지 도 14c를 참조하면, 상기 빈 공간에 의해 노출된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 및 노출된 제1 활성 패턴(AP)의 상부 상에 계면막(IL)이 콘포멀하게 형성될 수 있다. 일 예로, 계면막(IL)은 노출된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)의 표면들 및 노출된 제1 활성 패턴(AP)의 상부 표면들 상에 산화 공정을 수행함으로써 형성될 수 있다. Referring to FIGS. 13 and 14A to 14C , the first to third semiconductor patterns (SP1, SP2, SP3) exposed by the empty space and the interface film on the exposed top of the first active pattern (AP) (IL) can be formed conformally. As an example, the interface film IL is performed by performing an oxidation process on the exposed surfaces of the first to third semiconductor patterns SP1, SP2, and SP3 and the exposed upper surfaces of the first active pattern AP. can be formed.

기판(100)의 전면 상에 강유전체막(FEL)이 콘포멀하게 형성될 수 있다. 강유전체막(FEL)은 상기 빈 공간을 부분적으로 채우도록 형성될 수 있다. 일 예로, 강유전체막(FEL)은 제1 공간(SA1)을 부분적으로 채울 수 있다. 강유전체막(FEL)은 제2 공간(SA2)을 부분적으로 채울 수 있다. 강유전체막(FEL)은 지르코늄(Zr), 실리콘(Si), 알루미늄(Al) 및 란탄(La) 중 적어도 하나가 도핑된(또는 함유된) 하프늄 산화물을 포함할 수 있다.A ferroelectric film (FEL) may be conformally formed on the front surface of the substrate 100. A ferroelectric film (FEL) may be formed to partially fill the empty space. As an example, the ferroelectric film FEL may partially fill the first space SA1. The ferroelectric film (FEL) may partially fill the second space (SA2). The ferroelectric film (FEL) may include hafnium oxide doped with (or containing) at least one of zirconium (Zr), silicon (Si), aluminum (Al), and lanthanum (La).

도 1 및 도 2a 내지 도 2c를 참조하면, 상기 빈 공간을 채우는 게이트 전극(GE)이 형성될 수 있다. 게이트 전극(GE)을 형성하는 것은, 강유전체막(FEL) 상에 제1 일함수 금속 패턴(WF1)을 형성하는 것, 제1 일함수 금속 패턴(WF1) 상에 제2 일함수 금속 패턴(WF2)을 형성하는 것, 및 제2 일함수 금속 패턴(WF2) 상에 전극 패턴(EL)을 형성하는 것을 포함할 수 있다. 제1 일함수 금속 패턴(WF1)은 제1 공간(SA1)을 완전히 채우도록 형성될 수 있다. 이로써, 제2 일함수 금속 패턴(WF2) 및 전극 패턴(EL)은 제1 공간(SA1)을 채우지 못할 수 있다. Referring to FIGS. 1 and 2A to 2C , a gate electrode GE may be formed to fill the empty space. Forming the gate electrode (GE) includes forming a first work function metal pattern (WF1) on the ferroelectric film (FEL), and forming a second work function metal pattern (WF2) on the first work function metal pattern (WF1). ), and forming an electrode pattern EL on the second work function metal pattern WF2. The first work function metal pattern WF1 may be formed to completely fill the first space SA1. Accordingly, the second work function metal pattern WF2 and the electrode pattern EL may not fill the first space SA1.

게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 형성될 수 있다. 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 소스/드레인 패턴(SD1)에 연결되는 활성 콘택(AC)이 형성될 수 있다.A gate capping pattern (GP) may be formed on the gate electrode (GE). A second interlayer insulating film 120 may be formed on the first interlayer insulating film 110 . An active contact AC may be formed through the first and second interlayer insulating films 110 and 120 and connected to the first source/drain pattern SD1.

도 15a 및 도 15b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선 및 B-B'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1 및 도 2a 내지 도 2f를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.FIGS. 15A and 15B are for explaining semiconductor devices according to embodiments of the present invention, and are cross-sectional views taken along lines A-A' and B-B' of FIG. 1, respectively. In this embodiment, detailed descriptions of technical features overlapping with those previously described with reference to FIGS. 1 and 2A to 2F will be omitted, and differences will be described in detail.

도 1, 도 15a 및 도 15b를 참조하면, 강유전체 패턴(FE)이 각각의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 덮을 수 있다. 다시 말하면, 강유전체 패턴(FE)과 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 사이의 계면막(IL)은 생략될 수 있다. 강유전체 패턴(FE) 및 제1 일함수 금속 패턴(WF1)이, 수직하게 서로 인접하는 한 쌍의 반도체 패턴들(SP1, SP2, SP3) 사이의 제1 공간(SA1)을 채울 수 있다. Referring to FIGS. 1, 15A, and 15B, the ferroelectric pattern FE may cover each of the first to third semiconductor patterns SP1, SP2, and SP3. In other words, the interface film IL between the ferroelectric pattern FE and the first to third semiconductor patterns SP1, SP2, and SP3 may be omitted. The ferroelectric pattern FE and the first work function metal pattern WF1 may fill the first space SA1 between a pair of vertically adjacent semiconductor patterns SP1, SP2, and SP3.

도 16a 및 도 16b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선 및 B-B'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1 및 도 2a 내지 도 2f를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.FIGS. 16A and 16B are for explaining semiconductor devices according to embodiments of the present invention, and are cross-sectional views taken along lines A-A' and B-B' of FIG. 1, respectively. In this embodiment, detailed descriptions of technical features overlapping with those previously described with reference to FIGS. 1 and 2A to 2F will be omitted, and differences will be described in detail.

도 1, 도 16a 및 도 16b를 참조하면, 게이트 전극(GE)은 제3 일함수 금속 패턴(WF3)을 더 포함할 수 있다. 제3 일함수 금속 패턴(WF3)은 계면막(IL) 상에 제공될 수 있다. 제3 일함수 금속 패턴(WF3)은 각각의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 둘러쌀 수 있다. 제3 일함수 금속 패턴(WF3)은 금속 질화막, 예를 들어 티타늄 질화막(TiN) 또는 탄탈 질화막(TaN)을 포함할 수 있다.Referring to FIGS. 1, 16A, and 16B, the gate electrode GE may further include a third work function metal pattern WF3. The third work function metal pattern WF3 may be provided on the interface film IL. The third work function metal pattern WF3 may surround each of the first to third semiconductor patterns SP1, SP2, and SP3. The third work function metal pattern WF3 may include a metal nitride layer, for example, titanium nitride (TiN) or tantalum nitride (TaN).

강유전체 패턴(FE)은 제3 일함수 금속 패턴(WF3)과 제1 일함수 금속 패턴(WF1) 사이에 개재될 수 있다. 계면막(IL), 제3 일함수 금속 패턴(WF3), 강유전체 패턴(FE) 및 제1 일함수 금속 패턴(WF1)이, 수직하게 서로 인접하는 한 쌍의 반도체 패턴들(SP1, SP2, SP3) 사이의 제1 공간(SA1)을 채울 수 있다. The ferroelectric pattern FE may be interposed between the third work function metal pattern WF3 and the first work function metal pattern WF1. The interface film IL, the third work function metal pattern WF3, the ferroelectric pattern FE, and the first work function metal pattern WF1 are a pair of semiconductor patterns SP1, SP2, and SP3 vertically adjacent to each other. ) can fill the first space (SA1) between them.

도 17은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 18a 및 도 18b는 각각 도 17의 A-A'선 및 B-B'선에 따른 단면도들이다.Figure 17 is a plan view for explaining a semiconductor device according to embodiments of the present invention. FIGS. 18A and 18B are cross-sectional views taken along lines A-A' and B-B' of FIG. 17, respectively.

도 17, 도 18a 및 도 18b를 참조하면, PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 갖는 기판(100)이 제공될 수 있다. 도 17에 도시된 기판(100)의 일 영역은 로직 영역일 수 있다. 기판(100)의 상기 일 영역 상에 로직 트랜지스터들이 제공될 수 있다. 상기 로직 트랜지스터들은 PMOSFET 영역(PR) 상의 제1 트랜지스터들 및 NMOSFET 영역(NR) 상의 제2 트랜지스터들을 포함할 수 있다. Referring to FIGS. 17, 18A, and 18B, a substrate 100 having a PMOSFET region (PR) and a NMOSFET region (NR) may be provided. One area of the substrate 100 shown in FIG. 17 may be a logic area. Logic transistors may be provided on the region of the substrate 100. The logic transistors may include first transistors on the PMOSFET region (PR) and second transistors on the NMOSFET region (NR).

PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 복수의 활성 패턴들(AP)이 제공될 수 있다. 각각의 활성 패턴들(AP)은 제1 방향(D1)으로 연장되는 바 형태를 가질 수 있다. PMOSFET 영역(PR) 상의 활성 패턴들(AP)은 제2 방향(D2)으로 배열될 수 있다. NMOSFET 영역(NR) 상의 활성 패턴들(AP)은 제2 방향(D2)으로 배열될 수 있다. 일 예로, 활성 패턴들(AP)은 PMOSFET 영역(PR) 상에 배치된 제1, 제2 및 제3 활성 패턴들(AP1, AP2, AP3)을 포함할 수 있다.A plurality of active patterns (AP) may be provided on the PMOSFET region (PR) and the NMOSFET region (NR). Each of the active patterns AP may have a bar shape extending in the first direction D1. The active patterns AP on the PMOSFET region PR may be arranged in the second direction D2. The active patterns AP on the NMOSFET region NR may be arranged in the second direction D2. As an example, the active patterns AP may include first, second, and third active patterns AP1, AP2, and AP3 disposed on the PMOSFET region PR.

기판(100)의 상부에 제1 트렌치(TR1) 및 제2 트렌치(TR2)가 형성될 수 있다. 일 예로, 제1 트렌치(TR1)는 서로 인접하는 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 배치될 수 있다. 제2 트렌치(TR2)는 제2 및 제3 활성 패턴들(AP2, AP3) 사이에 배치될 수 있다. 제2 트렌치(TR2)는 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이에 배치될 수 있다. 제2 트렌치(TR2)는 제1 트렌치(TR1)에 비해 더 깊을 수 있다. 기판(100) 상에 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막(ST)이 제공될 수 있다. A first trench TR1 and a second trench TR2 may be formed on the substrate 100 . As an example, the first trench TR1 may be disposed between the first and second active patterns AP1 and AP2 that are adjacent to each other. The second trench TR2 may be disposed between the second and third active patterns AP2 and AP3. The second trench TR2 may be disposed between the PMOSFET region PR and the NMOSFET region NR. The second trench TR2 may be deeper than the first trench TR1. A device isolation layer (ST) may be provided on the substrate 100 to fill the first and second trenches TR1 and TR2.

각각의 활성 패턴들(AP)은 제1 소스/드레인 패턴(SD1)을 포함할 수 있다. 제1 소스/드레인 패턴(SD1)은 기판(100)의 상부에 불순물을 도핑함으로써 형성될 수 있다. 제1 트렌치(TR1)는 제1 소스/드레인 패턴(SD1)의 상부(UP) 및 하부(LP)를 정의할 수 있다. 제1 트렌치(TR1)는 제1 소스/드레인 패턴(SD1)의 상부(UP)의 측벽을 정의할 수 있다. 제1 소스/드레인 패턴(SD1)의 하부(LP)는 제1 트렌치(TR1)보다 낮을 수 있다. 제1 소스/드레인 패턴(SD1)의 상면은 소자 분리막(ST)의 상면보다 낮을 수 있다. Each active pattern AP may include a first source/drain pattern SD1. The first source/drain pattern SD1 may be formed by doping impurities on the upper part of the substrate 100. The first trench TR1 may define the top (UP) and bottom (LP) of the first source/drain pattern (SD1). The first trench TR1 may define the upper sidewall (UP) of the first source/drain pattern SD1. The lower part LP of the first source/drain pattern SD1 may be lower than the first trench TR1. The top surface of the first source/drain pattern SD1 may be lower than the top surface of the isolation layer ST.

각각의 활성 패턴들(AP)은 제1 소스/드레인 패턴(SD1) 상의 반도체 패턴(SP)을 더 포함할 수 있다. 반도체 패턴(SP)은 소자 분리막(ST)에 대해 수직하게 돌출될 수 있다. 반도체 패턴(SP)은, 채널 패턴(CH) 및 채널 패턴(CH) 상의 제2 소스/드레인 패턴(SD2)을 포함할 수 있다. 채널 패턴(CH)은 제1 소스/드레인 패턴(SD1) 및 제2 소스/드레인 패턴(SD2) 사이에 개재될 수 있다. 반도체 패턴(SP)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 적어도 하나를 포함할 수 있다.Each of the active patterns AP may further include a semiconductor pattern SP on the first source/drain pattern SD1. The semiconductor pattern SP may protrude perpendicularly to the device isolation layer ST. The semiconductor pattern SP may include a channel pattern CH and a second source/drain pattern SD2 on the channel pattern CH. The channel pattern CH may be interposed between the first source/drain pattern SD1 and the second source/drain pattern SD2. The semiconductor pattern SP may include at least one of silicon (Si), germanium (Ge), and silicon-germanium (SiGe).

PMOSFET 영역(PR) 상의 제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 p형의 불순물 영역일 수 있다. NMOSFET 영역(NR) 상의 제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 n형의 불순물 영역일 수 있다.The first and second source/drain patterns SD1 and SD2 on the PMOSFET region PR may be p-type impurity regions. The first and second source/drain patterns SD1 and SD2 on the NMOSFET region NR may be n-type impurity regions.

제1 및 제2 활성 패턴들(AP1, AP2)은 제1 소스/드레인 패턴(SD1)을 공유할 수 있다. 구체적으로, 제1 소스/드레인 패턴(SD1)의 첫 번째 상부(UP) 상에 제1 활성 패턴(AP1)의 반도체 패턴(SP)이 배치될 수 있고, 제1 소스/드레인 패턴(SD1)의 두 번째 상부(UP) 상에 제2 활성 패턴(AP2)의 반도체 패턴(SP)이 배치될 수 있다. The first and second active patterns AP1 and AP2 may share the first source/drain pattern SD1. Specifically, the semiconductor pattern (SP) of the first active pattern (AP1) may be disposed on the first upper portion (UP) of the first source/drain pattern (SD1), and the semiconductor pattern (SP) of the first source/drain pattern (SD1) The semiconductor pattern SP of the second active pattern AP2 may be disposed on the second upper part UP.

제1 및 제2 활성 패턴들(AP1, AP2)의 제1 소스/드레인 패턴(SD1)의 하부(LP)는 제1 방향(D1)으로 연장되는 부분을 가질 수 있다 (도 18b 참조). 후술할 제1 활성 콘택(AC1)이 제1 소스/드레인 패턴(SD1)의 제1 방향(D1)으로 연장되는 부분에 연결될 수 있다.The lower part LP of the first source/drain pattern SD1 of the first and second active patterns AP1 and AP2 may have a portion extending in the first direction D1 (see FIG. 18B). The first active contact AC1, which will be described later, may be connected to a portion of the first source/drain pattern SD1 extending in the first direction D1.

소자 분리막(ST) 상에, 반도체 패턴(SP)의 채널 패턴(CH)을 둘러싸는 게이트 전극(GE)이 제공될 수 있다. 평면적 관점에서, 게이트 전극(GE)은 채널 패턴(CH)의 측벽(예를 들어, 네 측벽들)을 둘러쌀 수 있다 (도 17 참조). 일 예로, 첫 번째 게이트 전극(GE)이 제1 및 제2 활성 패턴들(AP1, AP2)의 채널 패턴들(CH)을 둘러쌀 수 있다. 두 번째 게이트 전극(GE)이 제3 활성 패턴(AP3)의 채널 패턴(CH)을 둘러쌀 수 있다. A gate electrode (GE) surrounding the channel pattern (CH) of the semiconductor pattern (SP) may be provided on the device isolation layer (ST). From a plan view, the gate electrode GE may surround the sidewalls (eg, four sidewalls) of the channel pattern CH (see FIG. 17). As an example, the first gate electrode GE may surround the channel patterns CH of the first and second active patterns AP1 and AP2. The second gate electrode GE may surround the channel pattern CH of the third active pattern AP3.

게이트 전극(GE)은 제1 방향(D1)으로 연장되는 바 형태 또는 라인 형태를 가질 수 있다. 적어도 하나의 게이트 전극(GE)은 PMOSFET 영역(PR) 상의 활성 패턴(AP)과 NMOSFET 영역(NR) 상의 활성 패턴(AP)을 모두 감쌀 수 있다. 게이트 전극(GE)의 상면(TS1)은 반도체 패턴(SP)의 상면(TS2)보다 낮을 수 있다. 게이트 전극(GE)의 바닥면(BS1)은 반도체 패턴(SP)의 바닥면(BS2)보다 높을 수 있다. The gate electrode GE may have a bar shape or a line shape extending in the first direction D1. At least one gate electrode (GE) may surround both the active pattern (AP) on the PMOSFET region (PR) and the active pattern (AP) on the NMOSFET region (NR). The top surface TS1 of the gate electrode GE may be lower than the top surface TS2 of the semiconductor pattern SP. The bottom surface BS1 of the gate electrode GE may be higher than the bottom surface BS2 of the semiconductor pattern SP.

게이트 전극(GE)은, 제1 일함수 금속 패턴(WF1), 제2 일함수 금속 패턴(WF2) 및 전극 패턴(EL)을 포함할 수 있다. 제2 일함수 금속 패턴(WF2)은 제1 일함수 금속 패턴(WF1) 상에 배치될 수 있고, 전극 패턴(EL)은 제2 일함수 금속 패턴(WF2) 상에 배치될 수 있다. 제1 일함수 금속 패턴(WF1), 제2 일함수 금속 패턴(WF2) 및 전극 패턴(EL)에 관한 구체적인 설명은 앞서 도 1 및 도 2a 내지 도 2f를 참조하여 설명한 것과 동일 또는 유사할 수 있다. The gate electrode GE may include a first work function metal pattern WF1, a second work function metal pattern WF2, and an electrode pattern EL. The second work function metal pattern WF2 may be disposed on the first work function metal pattern WF1, and the electrode pattern EL may be disposed on the second work function metal pattern WF2. Detailed descriptions of the first work function metal pattern WF1, the second work function metal pattern WF2, and the electrode pattern EL may be the same or similar to those previously described with reference to FIGS. 1 and 2A to 2F. .

반도체 패턴(SP)의 채널 패턴(CH)을 둘러싸는 계면막(IL)이 제공될 수 있다. 계면막(IL)은 채널 패턴(CH)의 측벽을 직접 덮을 수 있다. 제1 일함수 금속 패턴(WF1)은 반도체 패턴(SP)의 채널 패턴(CH)을 둘러쌀 수 있다. 채널 패턴(CH)과 제1 일함수 금속 패턴(WF1) 사이에 강유전체 패턴(FE)이 제공될 수 있다. 계면막(IL) 및 강유전체 패턴(FE)에 관한 구체적인 설명은 앞서 도 1 및 도 2a 내지 도 2f를 참조하여 설명한 것과 동일 또는 유사할 수 있다. 본 발명의 다른 실시예로, 앞서 도 15a 및 도 15b를 참조하여 설명한 바와 같이, 계면막(IL)은 생략될 수도 있다.An interface film (IL) may be provided surrounding the channel pattern (CH) of the semiconductor pattern (SP). The interfacial film (IL) may directly cover the sidewall of the channel pattern (CH). The first work function metal pattern WF1 may surround the channel pattern CH of the semiconductor pattern SP. A ferroelectric pattern (FE) may be provided between the channel pattern (CH) and the first work function metal pattern (WF1). Detailed descriptions of the interface film (IL) and the ferroelectric pattern (FE) may be the same or similar to those previously described with reference to FIGS. 1 and 2A to 2F. In another embodiment of the present invention, as previously described with reference to FIGS. 15A and 15B, the interface film IL may be omitted.

강유전체 패턴(FE)은 수직 연장부(VP) 및 수평 연장부(HP)를 포함할 수 있다. 수직 연장부(VP)는 채널 패턴(CH)의 측벽을 따라 제3 방향(D3)(즉, 기판(100)의 상면에 수직한 방향)을 따라 연장될 수 있다. 수직 연장부(VP)는 계면막(IL)과 제1 일함수 금속 패턴(WF1) 사이에 개재될 수 있다. 수평 연장부(HP)는 소자 분리막(ST)과 제1 일함수 금속 패턴(WF1) 사이에 개재될 수 있다. 강유전체 패턴(FE)의 상면(TS3), 즉 수직 연장부(VP)의 상면(TS3)은 게이트 전극(GE)의 상면(TS1)과 공면을 이룰 수 있다.The ferroelectric pattern (FE) may include a vertical extension (VP) and a horizontal extension (HP). The vertical extension portion VP may extend along the sidewall of the channel pattern CH in the third direction D3 (that is, a direction perpendicular to the top surface of the substrate 100). The vertical extension portion VP may be interposed between the interface film IL and the first work function metal pattern WF1. The horizontal extension (HP) may be interposed between the device isolation layer (ST) and the first work function metal pattern (WF1). The top surface TS3 of the ferroelectric pattern FE, that is, the top surface TS3 of the vertical extension portion VP, may be coplanar with the top surface TS1 of the gate electrode GE.

제1 활성 패턴(AP1)의 반도체 패턴(SP) 및 제2 활성 패턴(AP2)의 반도체 패턴(SP) 사이에 제1 공간(SA1)이 정의될 수 있다. 다시 말하면, 수평하게 서로 인접하는 한 쌍의 반도체 패턴들(SP) 사이에 제1 공간(SA1)이 정의될 수 있다.A first space SA1 may be defined between the semiconductor pattern SP of the first active pattern AP1 and the semiconductor pattern SP of the second active pattern AP2. In other words, the first space SA1 may be defined between a pair of semiconductor patterns SP that are horizontally adjacent to each other.

계면막(IL), 강유전체 패턴(FE), 제1 일함수 금속 패턴(WF1), 제2 일함수 금속 패턴(WF2) 및 전극 패턴(EL)이 제1 공간(SA1)을 채울 수 있다. 전극 패턴(EL)은, 계면막(IL), 강유전체 패턴(FE), 제1 일함수 금속 패턴(WF1) 및 제2 일함수 금속 패턴(WF2)을 제외한 제1 공간(SA1)의 남은 영역을 완전히 채울 수 있다.The interface film IL, the ferroelectric pattern FE, the first work function metal pattern WF1, the second work function metal pattern WF2, and the electrode pattern EL may fill the first space SA1. The electrode pattern EL covers the remaining area of the first space SA1 excluding the interface film IL, the ferroelectric pattern FE, the first work function metal pattern WF1, and the second work function metal pattern WF2. Can be completely filled.

본 발명의 다른 실시예로, 앞서 도 16a 및 도 16b를 참조하여 설명한 바와 같이, 게이트 전극(GE)은 제3 일함수 금속 패턴(WF3)을 더 포함할 수 있다. 제3 일함수 금속 패턴(WF3)은 계면막(IL)과 강유전체 패턴(FE) 사이에 개재될 수 있다.In another embodiment of the present invention, as previously described with reference to FIGS. 16A and 16B, the gate electrode GE may further include a third work function metal pattern WF3. The third work function metal pattern WF3 may be interposed between the interface film IL and the ferroelectric pattern FE.

게이트 전극들(GE) 및 활성 패턴들(AP)을 덮는 제1 층간 절연막(110)이 제공될 수 있다. 제2 소스/드레인 패턴들(SD2) 각각은 게이트 전극(GE) 위로 수직하게 돌출될 수 있다. 층간 절연막(110)을 관통하여, 제2 소스/드레인 패턴(SD2)에 연결되는 제2 활성 콘택(AC2)이 제공될 수 있다. 일 예로, 제1 및 제2 활성 패턴들(AP1, AP2)의 제2 소스/드레인 패턴들(SD2)은 하나의 제2 활성 콘택(AC2)에 공통으로 연결될 수 있다.A first interlayer insulating film 110 may be provided covering the gate electrodes GE and the active patterns AP. Each of the second source/drain patterns SD2 may protrude vertically above the gate electrode GE. A second active contact AC2 may be provided through the interlayer insulating layer 110 and connected to the second source/drain pattern SD2. For example, the second source/drain patterns SD2 of the first and second active patterns AP1 and AP2 may be commonly connected to one second active contact AC2.

제1 층간 절연막(110) 및 소자 분리막(ST)을 관통하여, 제1 소스/드레인 패턴(SD1)에 연결되는 제1 활성 콘택(AC1)이 제공될 수 있다. 제1 층간 절연막(110)을 관통하여, 게이트 전극(GE)에 연결되는 게이트 콘택(GC)이 제공될 수 있다.A first active contact AC1 may be provided through the first interlayer insulating layer 110 and the device isolation layer ST and connected to the first source/drain pattern SD1. A gate contact GC may be provided through the first interlayer insulating film 110 and connected to the gate electrode GE.

도 19, 도 21 및 도 23은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 20a, 도 22a 및 도 24a는 각각 도 19, 도 21 및 도 23의 A-A'선에 따른 단면도들이다. 도 20b, 도 22b 및 도 24b는 각각 도 19, 도 21 및 도 23의 B-B'선에 따른 단면도들이다. 19, 21, and 23 are plan views for explaining a method of manufacturing a semiconductor device according to embodiments of the present invention. FIGS. 20A, 22A, and 24A are cross-sectional views taken along line A-A' of FIGS. 19, 21, and 23, respectively. Figures 20b, 22b, and 24b are cross-sectional views taken along line B-B' of Figures 19, 21, and 23, respectively.

도 19, 도 20a 및 도 20b를 참조하면, 기판(100)의 상부를 패터닝하여, 제2 트렌치(TR2)가 형성될 수 있다. 제2 트렌치(TR2)는 기판(100)의 상부의 베이스 영역들(BR)을 정의할 수 있다. 베이스 영역들(BR)은 기판(100)의 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 위치할 수 있다. Referring to FIGS. 19, 20A, and 20B, the second trench TR2 may be formed by patterning the upper portion of the substrate 100. The second trench TR2 may define base regions BR at the top of the substrate 100 . The base regions BR may be located on the PMOSFET region PR and NMOSFET region NR of the substrate 100 .

제2 트렌치(TR2)를 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)을 형성하는 것은, 기판(100) 상에 제2 트렌치(TR2)를 채우는 절연막을 형성하는 것, 및 베이스 영역들(BR)의 상면들이 노출될 때까지 절연막을 평탄화하는 것을 포함할 수 있다.A device isolation layer (ST) may be formed to fill the second trench (TR2). Forming the device isolation layer ST includes forming an insulating layer filling the second trench TR2 on the substrate 100 and planarizing the insulating layer until the upper surfaces of the base regions BR are exposed. can do.

베이스 영역들(BR) 상에 불순물을 도핑하여, 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. PMOSFET 영역(PR)의 베이스 영역들(BR)에는 p형의 불순물 영역이 형성될 수 있고, NMOSFET 영역(NR)의 베이스 영역들(BR)에는 n형의 불순물 영역이 형성될 수 있다.First source/drain patterns SD1 may be formed by doping impurities on the base regions BR. A p-type impurity region may be formed in the base regions BR of the PMOSFET region PR, and an n-type impurity region may be formed in the base regions BR of the NMOSFET region NR.

도 21, 도 22a 및 도 22b를 참조하면, 기판(100)의 전면 상에 에피택시얼 성장 공정을 수행하여, 반도체층(SEL)이 형성될 수 있다. 에피택시얼 성장 공정은 기판(100)과 같거나 다른 반도체 원소를 이용하여 수행될 수 있다. 예를 들어, 에피택시얼 성장 공정은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 적어도 하나를 이용해 수행될 수 있다.Referring to FIGS. 21, 22A, and 22B, an epitaxial growth process may be performed on the entire surface of the substrate 100 to form a semiconductor layer (SEL). The epitaxial growth process may be performed using the same or different semiconductor elements as the substrate 100. For example, the epitaxial growth process may be performed using at least one of silicon (Si), germanium (Ge), and silicon-germanium (SiGe).

도 23, 도 24a 및 도 24b를 참조하면, 반도체층(SEL)의 상에 불순물을 도핑하여, 제2 소스/드레인 패턴(SD2)이 형성될 수 있다. PMOSFET 영역(PR) 반도체층(SEL)에는 p형의 불순물 영역이 형성될 수 있다. NMOSFET 영역(NR)의 반도체층(SEL)에는 n형의 불순물 영역이 형성될 수 있다.Referring to FIGS. 23, 24A, and 24B, the second source/drain pattern SD2 may be formed by doping impurities on the semiconductor layer SEL. A p-type impurity region may be formed in the PMOSFET region (PR) semiconductor layer (SEL). An n-type impurity region may be formed in the semiconductor layer (SEL) of the NMOSFET region (NR).

반도체층(SEL)을 패터닝하여, 반도체 패턴들(SP)이 형성될 수 있다. 반도체층(SEL)의 패터닝 공정 동안, 제1 소스/드레인 패턴(SD1)이 부분적으로 식각되어 제1 트렌치(TR1)가 형성될 수 있다.By patterning the semiconductor layer (SEL), semiconductor patterns (SP) may be formed. During the patterning process of the semiconductor layer SEL, the first source/drain pattern SD1 may be partially etched to form the first trench TR1.

반도체 패턴(SP)은 기판(100)의 상면으로부터 수직하게 돌출된 반도체 기둥의 형태를 갖도록 형성될 수 있다. 반도체 패턴(SP)의 비도핑된 영역은 채널 패턴(CH)으로 정의될 수 있다. 채널 패턴(CH)은 제1 소스/드레인 패턴(SD1) 및 제2 소스/드레인 패턴(SD2) 사이에 개재될 수 있다. The semiconductor pattern SP may be formed to have the shape of a semiconductor pillar protruding vertically from the upper surface of the substrate 100. The undoped region of the semiconductor pattern (SP) may be defined as a channel pattern (CH). The channel pattern CH may be interposed between the first source/drain pattern SD1 and the second source/drain pattern SD2.

제1 소스/드레인 패턴(SD1) 및 반도체 패턴(SP)에 의해 활성 패턴(AP)이 정의될 수 있다. 활성 패턴(AP)은 제1 소스/드레인 패턴(SD1), 채널 패턴(CH) 및 제2 소스/드레인 패턴(SD2)을 포함할 수 있다. 일 예로, 활성 패턴들(AP)은 PMOSFET 영역(PR) 상에 배치된 제1, 제2 및 제3 활성 패턴들(AP1, AP2, AP3)을 포함할 수 있다. The active pattern AP may be defined by the first source/drain pattern SD1 and the semiconductor pattern SP. The active pattern AP may include a first source/drain pattern SD1, a channel pattern CH, and a second source/drain pattern SD2. As an example, the active patterns AP may include first, second, and third active patterns AP1, AP2, and AP3 disposed on the PMOSFET region PR.

도 17, 도 18a 및 도 18b를 다시 참조하면, 제1 트렌치(TR1)를 채우는 절연막을 형성하여, 소자 분리막(ST)이 제1 소스/드레인 패턴(SD1)을 덮도록 할 수 있다. 소자 분리막(ST)은 반도체 패턴들(SP)을 노출할 수 있다.Referring again to FIGS. 17, 18A, and 18B, an insulating film may be formed to fill the first trench TR1 so that the device isolation film ST covers the first source/drain pattern SD1. The device isolation layer (ST) may expose the semiconductor patterns (SP).

노출된 반도체 패턴들(SP) 상에 산화 공정을 수행하여, 반도체 패턴들(SP) 상에 계면막(IL)이 콘포멀하게 형성될 수 있다. 반도체 패턴(SP)의 측벽을 둘러싸는 강유전체 패턴(FE) 및 게이트 전극(GE)이 형성될 수 있다. An oxidation process may be performed on the exposed semiconductor patterns SP to form an interface film IL on the semiconductor patterns SP. A ferroelectric pattern (FE) and a gate electrode (GE) may be formed surrounding the sidewall of the semiconductor pattern (SP).

구체적으로, 강유전체 패턴(FE) 및 게이트 전극(GE)을 형성하는 것은, 기판(100)의 전면 상에 강유전체막, 제1 일함수 금속막, 제2 일함수 금속막 및 전극막을 순차적으로 형성하는 것, 및 제2 소스/드레인 패턴(SD2)이 노출될 때까지 이들을 리세스하는 것을 포함할 수 있다. Specifically, forming the ferroelectric pattern (FE) and the gate electrode (GE) involves sequentially forming a ferroelectric film, a first work function metal film, a second work function metal film, and an electrode film on the entire surface of the substrate 100. and recessing them until the second source/drain pattern SD2 is exposed.

활성 패턴들(AP) 및 게이트 전극들(GE)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 제1 층간 절연막(110)을 관통하여, 제1 소스/드레인 패턴(SD1)에 접속되는 제1 활성 콘택(AC1)이 형성될 수 있다. 제1 층간 절연막(110)을 관통하여, 제2 소스/드레인 패턴(SD2)에 접속되는 제2 활성 콘택(AC2)이 형성될 수 있다. 제1 층간 절연막(110)을 관통하여, 게이트 전극(GE)에 접속되는 게이트 콘택(GC)이 형성될 수 있다.A first interlayer insulating layer 110 may be formed covering the active patterns AP and the gate electrodes GE. A first active contact AC1 connected to the first source/drain pattern SD1 may be formed through the first interlayer insulating film 110 . A second active contact AC2 may be formed through the first interlayer insulating film 110 and connected to the second source/drain pattern SD2. A gate contact GC may be formed through the first interlayer insulating film 110 and connected to the gate electrode GE.

이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.Above, embodiments of the present invention have been described with reference to the attached drawings, but the present invention may be implemented in other specific forms without changing the technical idea or essential features. Therefore, the embodiments described above should be understood as illustrative in all respects and not restrictive.

Claims (17)

기판;
상기 기판 상에 서로 인접하는 한 쌍의 반도체 패턴들, 상기 한 쌍의 반도체 패턴들은 수직한 방향으로 서로 이격되고;
상기 한 쌍의 반도체 패턴들 상의 게이트 전극;
상기 한 쌍의 반도체 패턴들과 연결되는 소스/드레인 패턴;
상기 한 쌍의 반도체 패턴들의 서로 마주보는 표면들 사이에 제공된 제1 강유전체 패턴, 상기 제1 강유전체 패턴은 상기 한 쌍의 반도체 패턴들의 상기 표면들 사이에 제1 공간을 정의하고; 및
상기 기판과 상기 한 쌍의 반도체 패턴들 사이에 제공된 제2 강유전체 패턴을 포함하되,
상기 제1 강유전체 패턴과 상기 제2 강유전체 패턴은 상기 수직한 방향으로 서로 이격되고,
상기 한 쌍의 반도체 패턴들 중 하나는 상기 제1 강유전체 패턴을 상기 제2 강유전체 패턴으로부터 분리시키며,
상기 게이트 전극은, 상기 한 쌍의 반도체 패턴들의 상기 표면들 사이에 제공되어 상기 제1 공간을 채우는 일함수 금속 패턴을 포함하고,
상기 제1 강유전체 패턴은 상기 제1 공간 내의 상기 일함수 금속 패턴을 둘러싸는 반도체 소자.
Board;
a pair of semiconductor patterns adjacent to each other on the substrate, the pair of semiconductor patterns being spaced apart from each other in a vertical direction;
a gate electrode on the pair of semiconductor patterns;
a source/drain pattern connected to the pair of semiconductor patterns;
a first ferroelectric pattern provided between opposing surfaces of the pair of semiconductor patterns, the first ferroelectric pattern defining a first space between the surfaces of the pair of semiconductor patterns; and
A second ferroelectric pattern provided between the substrate and the pair of semiconductor patterns,
The first ferroelectric pattern and the second ferroelectric pattern are spaced apart from each other in the perpendicular direction,
One of the pair of semiconductor patterns separates the first ferroelectric pattern from the second ferroelectric pattern,
The gate electrode includes a work function metal pattern provided between the surfaces of the pair of semiconductor patterns to fill the first space,
The first ferroelectric pattern is a semiconductor device surrounding the work function metal pattern in the first space.
 제1항에 있어서,
상기 수직한 방향은 상기 기판의 상면에 수직한 반도체 소자.
According to paragraph 1,
A semiconductor device in which the vertical direction is perpendicular to the top surface of the substrate.
 제2항에 있어서,
상기 게이트 전극은 전극 패턴을 더 포함하고,
상기 전극 패턴은 상기 제1 공간을 채우지 않는 반도체 소자.
According to paragraph 2,
The gate electrode further includes an electrode pattern,
A semiconductor device wherein the electrode pattern does not fill the first space.
 삭제delete 삭제delete 삭제delete 삭제delete 제1항에 있어서,
상기 한 쌍의 반도체 패턴들과 상기 제1 강유전체 패턴 사이에 개재된 계면막을 더 포함하는 반도체 소자.
According to paragraph 1,
A semiconductor device further comprising an interface film interposed between the pair of semiconductor patterns and the first ferroelectric pattern.
 제1항에 있어서,
상기 제1 및 제2 강유전체 패턴들 각각은 지르코늄(Zr), 실리콘(Si), 알루미늄(Al) 및 란탄(La) 중 적어도 하나가 도핑된 하프늄 산화물을 포함하는 반도체 소자.
According to paragraph 1,
Each of the first and second ferroelectric patterns includes hafnium oxide doped with at least one of zirconium (Zr), silicon (Si), aluminum (Al), and lanthanum (La).
 제1항에 있어서,
상기 일함수 금속 패턴은 티타늄 질화막 또는 탄탈 질화막을 포함하는 반도체 소자. According to paragraph 1,
A semiconductor device wherein the work function metal pattern includes a titanium nitride film or a tantalum nitride film. 기판;
상기 기판 상의 제1 소스/드레인 패턴;
상기 제1 소스/드레인 패턴 상의 한 쌍의 반도체 패턴들, 상기 한 쌍의 반도체 패턴들은 상기 기판의 상면에 수직한 방향으로 연장되고;
상기 한 쌍의 반도체 패턴들 상에 각각 제공된 한 쌍의 제2 소스/드레인 패턴들, 상기 한 쌍의 제2 소스/드레인 패턴들은 상기 제1 소스/드레인 패턴으로부터 상기 수직한 방향으로 이격되고, 상기 한 쌍의 반도체 패턴들은 상기 제1 소스/드레인 패턴과 상기 한 쌍의 제2 소스/드레인 패턴들 사이에 개재되며, 상기 한 쌍의 반도체 패턴들 각각은 상기 한 쌍의 제2 소스/드레인 패턴들 중 대응하는 하나와 상기 제1 소스/드레인 패턴에 모두 직접 접촉하고,
상기 한 쌍의 반도체 패턴들의 측벽들 상의 게이트 전극; 및
상기 한 쌍의 반도체 패턴들과 상기 게이트 전극 사이에 개재된 강유전체 패턴을 포함하되,
상기 게이트 전극은:
상기 강유전체 패턴 상의 제1 일함수 금속 패턴;
상기 제1 일함수 금속 패턴 상의 제2 일함수 금속 패턴; 및
상기 제2 일함수 금속 패턴 상의 전극 패턴을 포함하는 반도체 소자.
Board;
a first source/drain pattern on the substrate;
a pair of semiconductor patterns on the first source/drain pattern, the pair of semiconductor patterns extending in a direction perpendicular to the top surface of the substrate;
A pair of second source/drain patterns provided on each of the pair of semiconductor patterns, the pair of second source/drain patterns being spaced apart from the first source/drain pattern in the vertical direction, A pair of semiconductor patterns is interposed between the first source/drain pattern and the pair of second source/drain patterns, and each of the pair of semiconductor patterns is one of the pair of second source/drain patterns. directly contacting both the corresponding one and the first source/drain pattern,
a gate electrode on sidewalls of the pair of semiconductor patterns; and
Includes a ferroelectric pattern interposed between the pair of semiconductor patterns and the gate electrode,
The gate electrode is:
a first work function metal pattern on the ferroelectric pattern;
a second work function metal pattern on the first work function metal pattern; and
A semiconductor device including an electrode pattern on the second work function metal pattern.
 제11항에 있어서,
상기 게이트 전극과 상기 제1 소스/드레인 패턴 사이에 개재된 소자 분리막을 더 포함하되,
상기 강유전체 패턴은 수직 연장부 및 수평 연장부를 포함하고,
상기 수직 연장부는 상기 한 쌍의 반도체 패턴들의 상기 측벽들을 따라 상기 수직한 방향으로 연장되고,
상기 수평 연장부는 상기 게이트 전극과 상기 소자 분리막 사이에서 수평한 방향으로 연장되는 반도체 소자.
According to clause 11,
Further comprising a device isolation film interposed between the gate electrode and the first source/drain pattern,
The ferroelectric pattern includes a vertical extension and a horizontal extension,
The vertical extension portion extends in the vertical direction along the sidewalls of the pair of semiconductor patterns,
The horizontal extension portion is a semiconductor device extending in a horizontal direction between the gate electrode and the device isolation layer.
 제11항에 있어서,
상기 강유전체 패턴은 상기 한 쌍의 반도체 패턴들과 직접 접촉하는 반도체 소자.
According to clause 11,
The ferroelectric pattern is a semiconductor device in direct contact with the pair of semiconductor patterns.
 제11항에 있어서,
상기 한 쌍의 반도체 패턴들과 상기 강유전체 패턴 사이에 개재된 계면막을 더 포함하는 반도체 소자.
According to clause 11,
A semiconductor device further comprising an interface film interposed between the pair of semiconductor patterns and the ferroelectric pattern.
 기판;
상기 기판 상의 활성 패턴, 상기 활성 패턴은 제1 소스/드레인 패턴, 상기 제1 소스/드레인 패턴 상의 반도체 패턴, 및 상기 반도체 패턴 상의 제2 소스/드레인 패턴을 포함하고, 상기 반도체 패턴은 상기 기판의 상면에 수직한 방향으로 연장되며, 상기 제1 소스/드레인 패턴, 상기 반도체 패턴 및 상기 제2 소스/드레인 패턴은 상기 수직한 방향으로 순차적으로 적층되고, 상기 반도체 패턴은 상기 제1 및 제2 소스/드레인 패턴들 사이에 개재되어 이들 모두와 직접 접촉하며;
상기 반도체 패턴의 측벽 상의 게이트 전극;
상기 게이트 전극과 상기 반도체 패턴 사이에 개재된 강유전체 패턴; 및
상기 제1 소스/드레인 패턴과 상기 게이트 전극 사이에 개재된 소자 분리막을 포함하되,
상기 강유전체 패턴은 수직 연장부 및 수평 연장부를 포함하고,
상기 수직 연장부는 상기 반도체 패턴의 상기 측벽을 따라 상기 수직한 방향으로 연장되며,
상기 수평 연장부는 상기 게이트 전극과 상기 소자 분리막 사이에서 수평한 방향으로 연장되고,
상기 수평 연장부는 상기 소자 분리막과 직접 접촉하며,
상기 게이트 전극의 상면은 상기 제2 소스/드레인 패턴의 상면보다 낮고,
상기 게이트 전극은:
상기 강유전체 패턴 상의 제1 일함수 금속 패턴;
상기 제1 일함수 금속 패턴 상의 제2 일함수 금속 패턴; 및
상기 제2 일함수 금속 패턴 상의 전극 패턴을 포함하는 반도체 소자.
Board;
An active pattern on the substrate, the active pattern includes a first source/drain pattern, a semiconductor pattern on the first source/drain pattern, and a second source/drain pattern on the semiconductor pattern, and the semiconductor pattern is on the substrate. It extends in a direction perpendicular to the upper surface, and the first source/drain pattern, the semiconductor pattern, and the second source/drain pattern are sequentially stacked in the perpendicular direction, and the semiconductor pattern is connected to the first and second sources. /interposed between the drain patterns and in direct contact with all of them;
a gate electrode on a sidewall of the semiconductor pattern;
a ferroelectric pattern interposed between the gate electrode and the semiconductor pattern; and
A device isolation layer interposed between the first source/drain pattern and the gate electrode,
The ferroelectric pattern includes a vertical extension and a horizontal extension,
The vertical extension portion extends in the vertical direction along the sidewall of the semiconductor pattern,
The horizontal extension portion extends in a horizontal direction between the gate electrode and the device isolation layer,
The horizontal extension portion is in direct contact with the device isolation film,
The top surface of the gate electrode is lower than the top surface of the second source/drain pattern,
The gate electrode is:
a first work function metal pattern on the ferroelectric pattern;
a second work function metal pattern on the first work function metal pattern; and
A semiconductor device including an electrode pattern on the second work function metal pattern.
 제15항에 있어서,
상기 강유전체 패턴의 상면은 상기 게이트 전극의 상기 상면과 공면을 이루는 반도체 소자.
According to clause 15,
A semiconductor device wherein the top surface of the ferroelectric pattern is coplanar with the top surface of the gate electrode.
 제15항에 있어서,
상기 반도체 패턴과 상기 강유전체 패턴 사이에 개재된 계면막을 더 포함하는 반도체 소자.According to clause 15,
A semiconductor device further comprising an interface film interposed between the semiconductor pattern and the ferroelectric pattern.
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