KR102605394B1 - Ferroelectric memory device and method of fabricating the same - Google Patents

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KR102605394B1 KR1020210114033A KR20210114033A KR102605394B1 KR 102605394 B1 KR102605394 B1 KR 102605394B1 KR 1020210114033 A KR1020210114033 A KR 1020210114033A KR 20210114033 A KR20210114033 A KR 20210114033A KR 102605394 B1 KR102605394 B1 KR 102605394B1
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Abstract

본 발명의 일 관점에 의한 강유전체 메모리 소자 는, 기판과, 상기 기판 상에 복수의 수평홀들을 각각 사이에 두고 적층되며 적어도 하나의 수직 홀이 형성된 복수의 층간 절연층들과, 상기 적어도 하나의 수직 홀 내벽 상에 상기 복수의 수평홀들 부분에서 상기 적어도 하나의 수직 홀의 중심 방향으로 리세스 부분을 갖도록 형성된 반도체 채널층과, 상기 적어도 하나의 수직 홀 내부를 채우는 매립 절연층과, 상기 복수의 수평 홀들을 통해서 상기 반도체 채널층의 상기 리세스 부분 상에 형성된 게이트 절연층과, 상기 복수의 수평 홀들을 통해서 상기 반도체 채널층의 상기 리세스 부분의 상기 게이트 절연층 상에 형성된 내부 전극층과, 상기 복수의 수평 홀들의 내벽 및 상기 내부 전극층 상에 형성된 강유전체층과, 상기 복수의 수평 홀들을 통해서, 상기 강유전체층 상에 형성된 북수의 게이트 전극층들을 포함한다.A ferroelectric memory device according to one aspect of the present invention includes a substrate, a plurality of interlayer insulating layers stacked on the substrate with a plurality of horizontal holes therebetween, each having at least one vertical hole, and the at least one vertical hole. a semiconductor channel layer formed on an inner wall of a hole to have a recessed portion in a portion of the plurality of horizontal holes toward the center of the at least one vertical hole, a buried insulating layer filling the interior of the at least one vertical hole, and the plurality of horizontal holes. a gate insulating layer formed on the recessed portion of the semiconductor channel layer through holes, an internal electrode layer formed on the gate insulating layer in the recessed portion of the semiconductor channel layer through the plurality of horizontal holes, and the plurality of It includes a ferroelectric layer formed on the inner walls of the horizontal holes and the internal electrode layer, and a number of gate electrode layers formed on the ferroelectric layer through the plurality of horizontal holes.

Description

강유전체 메모리 소자 및 그 제조 방법{Ferroelectric memory device and method of fabricating the same}Ferroelectric memory device and method of fabricating the same}

본 발명은 반도체 소자에 관한 것으로서, 더 상세하게는 강유전체 메모리 소자 및 그 제조 방법에 관한 것이다.The present invention relates to semiconductor devices, and more specifically, to ferroelectric memory devices and methods of manufacturing the same.

전자 제품은 그 부피가 점점 작아지면서도 고속도의 데이터 처리와 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 메모리 칩의 부피를 줄이면서 그 성능과 집적도를 높일 필요가 있다. Electronic products are becoming smaller in size while requiring high-speed data processing and high-capacity data processing. Accordingly, there is a need to reduce the volume of memory chips used in these electronic products while increasing their performance and integration.

이에 따라, 종래 메모리 소자의 한계를 극복하기 위한 차세대 메모리 소자가 연구되고 있다. 예를 들어, 강유전체 전계효과 트랜지스터(Ferroelectric field effect transistor, FeFET) 또는 강유전체 메모리 소자(Ferroelectric memory device)는 단일 트랜지스터 동작 및 빠른 동작 속도 등의 이유로 이러한 차세대 메모리 소자의 하나로 주목을 받고 있다. Accordingly, next-generation memory devices are being researched to overcome the limitations of conventional memory devices. For example, a ferroelectric field effect transistor (FeFET) or ferroelectric memory device is attracting attention as one of these next-generation memory devices due to its single transistor operation and fast operation speed.

하지만, 강유전체 메모리 소자는 충분한 내구성(endurance) 특성을 확보하지 못하여, 상업화에 제약을 받고 있다. 강유전체 메모리 소자의 성능 개선을 위해서는 탈분극(depolarization)을 억제하고 강유전체층의 전계를 높일 필요가 있다. 하지만, 성능 개선을 위해서 게이트 절연층의 두께가 얇아지면서 절연 파괴 가능성이 높아지면서 그 신뢰성이 나빠지고 있다.However, ferroelectric memory devices do not have sufficient durability characteristics, which limits their commercialization. In order to improve the performance of ferroelectric memory devices, it is necessary to suppress depolarization and increase the electric field of the ferroelectric layer. However, as the thickness of the gate insulating layer becomes thinner to improve performance, the possibility of dielectric breakdown increases and its reliability deteriorates.

아울러, 메모리 칩의 집적도를 높이기 위하여, 종래의 평면형 구조 대신에 기판 상에 메모리셀들을 수직으로 적층하는 3차원 구조가 연구되고 있다. 이러한 3차원 구조에서는 메모리셀들의 적층 수를 늘림으로써 동일한 평면 상에서 그 용량을 크게 늘릴 수 있다.Additionally, in order to increase the integration of memory chips, a three-dimensional structure in which memory cells are stacked vertically on a substrate is being studied instead of the conventional planar structure. In this three-dimensional structure, the capacity can be greatly increased on the same plane by increasing the number of memory cells stacked.

본 발명은 전술한 문제점을 해결하기 위한 것으로서, 동작 성능, 동작 신뢰성 및 메모리 용량을 늘릴 수 있는 강유전체 메모리 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.The present invention is intended to solve the above-described problems and aims to provide a ferroelectric memory device and a method of manufacturing the same that can increase operational performance, operational reliability, and memory capacity. However, these tasks are illustrative and do not limit the scope of the present invention.

상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 강유전체 메모리 소자 는, 기판과, 상기 기판 상에 복수의 수평홀들을 각각 사이에 두고 적층되며 적어도 하나의 수직 홀이 형성된 복수의 층간 절연층들과, 상기 적어도 하나의 수직 홀 내벽 상에 상기 복수의 수평홀들 부분에서 상기 적어도 하나의 수직 홀의 중심 방향으로 리세스 부분들을 갖도록 형성된 반도체 채널층과, 상기 적어도 하나의 수직 홀 내부를 채우는 매립 절연층과, 상기 복수의 수평 홀들을 통해서 상기 반도체 채널층의 상기 리세스 부분들 상에 형성된 게이트 절연층과, 상기 복수의 수평 홀들을 통해서 상기 반도체 채널층의 상기 리세스 부분들의 상기 게이트 절연층 상에 형성된 복수의 내부 전극층들과, 상기 복수의 수평 홀들의 내벽 및 상기 복수의 내부 전극층들 상에 형성된 강유전체층과, 상기 복수의 수평 홀들을 통해서, 상기 강유전체층 상에 형성된 북수의 게이트 전극층들을 포함한다.A ferroelectric memory device according to one aspect of the present invention for solving the above problem includes a substrate, a plurality of interlayer insulating layers each stacked on the substrate with a plurality of horizontal holes therebetween, and each having at least one vertical hole formed thereon; , a semiconductor channel layer formed on the inner wall of the at least one vertical hole to have recessed portions in a portion of the plurality of horizontal holes toward the center of the at least one vertical hole, and a buried insulating layer filling the interior of the at least one vertical hole. and, a gate insulating layer formed on the recessed portions of the semiconductor channel layer through the plurality of horizontal holes, and a gate insulating layer formed on the recessed portions of the semiconductor channel layer through the plurality of horizontal holes. It includes a plurality of internal electrode layers formed, a ferroelectric layer formed on the inner wall of the plurality of horizontal holes and the plurality of internal electrode layers, and a number of gate electrode layers formed on the ferroelectric layer through the plurality of horizontal holes. .

상기 강유전체 메모리 소자에 따르면, 상기 적어도 하나의 수직 홀은 어레이 배열된 복수의 수직 홀들을 포함하고, 복수의 수직 홀들 사이로 신장되게 형성된 슬릿 패턴을 더 포함할 수 있다.According to the ferroelectric memory device, the at least one vertical hole may include a plurality of vertical holes arranged in an array, and may further include a slit pattern extending between the plurality of vertical holes.

상기 강유전체 메모리 소자에 따르면, 상기 복수의 내부 전극층들은 상기 복수의 수평 홀들을 통해서 상기 반도체 채널층의 상기 리세스 부분들을 채우도록 상기 게이트 절연층 상에 형성될 수 있다.According to the ferroelectric memory device, the plurality of internal electrode layers may be formed on the gate insulating layer to fill the recessed portions of the semiconductor channel layer through the plurality of horizontal holes.

상기 강유전체 메모리 소자에 따르면, 상기 매립 절연층 상에 상기 반도체 채널층과 연결되게 형성된 드레인층을 더 포함할 수 있다.According to the ferroelectric memory device, it may further include a drain layer formed on the buried insulating layer and connected to the semiconductor channel layer.

상기 강유전체 메모리 소자에 따르면, 상기 복수의 게이트 전극층들은 상기 복수의 수평 홀들을 매립하도록 상기 강유전체층 상에 형성될 수 있다.According to the ferroelectric memory device, the plurality of gate electrode layers may be formed on the ferroelectric layer to fill the plurality of horizontal holes.

상기 강유전체 메모리 소자에 따르면, 상기 게이트 절연층과 상기 복수의 내부 전극층들의 사이 및 상기 게이트 절연층과 강유전체층의 사이에 개재된 고유전율층을 더 포함할 수 있다.According to the ferroelectric memory device, it may further include a high dielectric constant layer interposed between the gate insulating layer and the plurality of internal electrode layers and between the gate insulating layer and the ferroelectric layer.

상기 과제를 해결하기 위한 본 발명의 다른 관점에 의한 강유전체 메모리 소자의 제조 방법은, 기판 상에, 복수의 층간 절연층들 및 복수의 희생층들을 교대로 형성하는 단계와, 상기 복수의 층간 절연층들 및 복수의 희생층들을 관통하는 적어도 하나의 수직 홀을 형성하는 단계와, 상기 적어도 하나의 수직 홀을 통해서 상기 복수의 층간 절연층들을 부분적으로 식각하여, 상기 적어도 하나의 수직 홀의 상기 복수의 층간 절연층들과 접하는 제 1 부분에서 직경이 상기 복수의 희생층들과 접하는 제 2 부분에서 직경보다 크게 하는 단계와, 상기 적어도 하나의 수직 홀의 내벽 상에 상기 제 2 부분에서 상기 적어도 하나의 수직 홀의 중심 방향으로 리세스 부분들을 갖도록 반도체 채널층을 형성하는 단계와, 상기 적어도 하나의 수직 홀 내부를 매립 절연층으로 채우는 단계와, 상기 복수의 희생층들을 제거하여, 상기 복수의 층간 절연층들 사이에 복수의 수평 홀들을 형성하는 단계와, 상기 복수의 수평 홀들을 통해서 상기 반도체 채널층의 상기 리세스 부분들 상에 게이트 절연층을 형성하는 단계와, 상기 복수의 수평 홀들을 통해서 상기 반도체 채널층의 상기 리세스 부분들의 상기 게이트 절연층 상에 복수의 내부 전극층들을 형성하는 단계와, 상기 복수의 수평 홀들의 내벽 및 상기 복수의 내부 전극층들 상에 강유전체층을 형성하는 단계와, 상기 복수의 수평 홀들을 통해서, 상기 강유전체층 상에 복수의 게이트 전극층들을 형성하는 단계를 포함할 수 있다.A method of manufacturing a ferroelectric memory device according to another aspect of the present invention for solving the above problem includes alternately forming a plurality of interlayer insulating layers and a plurality of sacrificial layers on a substrate, and the plurality of interlayer insulating layers. forming at least one vertical hole penetrating the at least one vertical hole and a plurality of sacrificial layers; and partially etching the plurality of interlayer insulating layers through the at least one vertical hole to form at least one vertical hole between the plurality of layers of the at least one vertical hole. making the diameter of the first portion in contact with the insulating layers larger than the diameter of the second portion in contact with the plurality of sacrificial layers; forming a semiconductor channel layer to have recessed portions in the center direction, filling the inside of the at least one vertical hole with a buried insulating layer, and removing the plurality of sacrificial layers to form a semiconductor channel layer between the plurality of interlayer insulating layers. forming a plurality of horizontal holes in the semiconductor channel layer, forming a gate insulating layer on the recessed portions of the semiconductor channel layer through the plurality of horizontal holes, and forming a gate insulating layer on the recess portions of the semiconductor channel layer through the plurality of horizontal holes. forming a plurality of internal electrode layers on the gate insulating layer in the recess portions of the recess portions, forming a ferroelectric layer on the inner walls of the plurality of horizontal holes and the plurality of internal electrode layers, and forming a ferroelectric layer on the plurality of horizontal holes and the plurality of internal electrode layers. It may include forming a plurality of gate electrode layers on the ferroelectric layer through holes.

상기 강유전체 메모리 소자의 제조 방법에 따르면, 상기 적어도 하나의 수직 홀은 어레이 배열된 복수의 수직 홀들을 포함하고, 상기 복수의 희생층들을 제거하기 전에, 상기 복수의 층간 절연층들 및 상기 복수의 희생층들을 패터닝하여 복수의 수직 홀들 사이로 신장되게 슬릿 패턴을 형성하는 단계를 더 포함할 수 있다.According to the method of manufacturing the ferroelectric memory device, the at least one vertical hole includes a plurality of vertical holes arranged in an array, and before removing the plurality of sacrificial layers, the plurality of interlayer insulating layers and the plurality of sacrificial layers are formed. The step of patterning the layers to form a slit pattern extending between a plurality of vertical holes may be further included.

상기 강유전체 메모리 소자의 제조 방법에 따르면, 상기 복수의 내부 전극층들은 상기 복수의 수평 홀들을 통해서 상기 반도체 채널층의 상기 리세스 부분들을 채우도록 상기 게이트 절연층 상에 형성될 수 있다.According to the method of manufacturing the ferroelectric memory device, the plurality of internal electrode layers may be formed on the gate insulating layer to fill the recessed portions of the semiconductor channel layer through the plurality of horizontal holes.

상기 강유전체 메모리 소자의 제조 방법에 따르면, 상기 복수의 내부 전극층들을 형성하는 단계는, 상기 복수의 수평 홀들을 통해서 상기 게이트 절연층 상에 도전층을 형성하는 단계와, 상기 반도체 채널층의 상기 리세스 부분들 외측의 상기 도전층을 식각하는 단계를 포함할 수 있다.According to the method of manufacturing the ferroelectric memory device, forming the plurality of internal electrode layers includes forming a conductive layer on the gate insulating layer through the plurality of horizontal holes, and forming a conductive layer on the gate insulating layer through the plurality of horizontal holes, and forming a conductive layer on the gate insulating layer through the plurality of horizontal holes. etching the conductive layer outside the portions.

상기 강유전체 메모리 소자의 제조 방법에 따르면, 상기 매립 절연층으로 채우는 단계 후, 상기 매립 절연층 상에 상기 반도체 채널층과 연결되게 드레인층을 형성하는 단계를 더 포함할 수 있다.According to the method of manufacturing the ferroelectric memory device, after filling with the buried insulating layer, the step of forming a drain layer connected to the semiconductor channel layer on the buried insulating layer may be further included.

상기 강유전체 메모리 소자의 제조 방법에 따르면, 상기 복수의 게이트 전극층들은 상기 복수의 수평 홀들을 매립하도록 상기 강유전체층 상에 형성될 수 있다.According to the method of manufacturing the ferroelectric memory device, the plurality of gate electrode layers may be formed on the ferroelectric layer to fill the plurality of horizontal holes.

상기한 바와 같이 이루어진 본 발명의 일 실시예에 따른 강유전체 메모리 소자 및 그 제조 방법에 의하면, 동작 성능 및 동작 신뢰성을 향상시키고 메모리 용량을 늘릴 수 있다.According to the ferroelectric memory device and its manufacturing method according to an embodiment of the present invention as described above, operation performance and operation reliability can be improved and memory capacity can be increased.

물론 이러한 효과는 예시적인 것이고, 이러한 효과에 의해서 본 발명의 범위가 한정되는 것은 아니다.Of course, these effects are illustrative, and the scope of the present invention is not limited by these effects.

도 1은 본 발명의 일 실시예에 따른 강유전체 메모리 소자를 보여주는 단면도이다.
도 2는 비교예들과 본 발명의 일 실시예에 따른 강유전체 메모리 소자의 시뮬레이션에 의한 전계 분포를 비교해서 보여주는 개략도이다.
도 3은 비교예들과 본 발명의 일 실시예에 따른 강유전체 메모리 소자의 동작 특성을 비교해서 보여주는 그래프이다.
도 4는 본 발명의 일 실시예에 따른 강유전체 메모리 소자의 내부 전극층의 깊이에 따른 동작 특성을 보여주는 그래프이다.
도 5는 본 발명의 일 실시예에 따른 강유전체 메모리 소자의 내부 전극층의 깊이에 따른 전계 특성을 보여주는 그래프이다.
도 6은 본 발명의 다른 실시예에 따른 강유전체 메모리 소자를 보여주는 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 강유전체 메모리 소자의 고유전율층의 두께에 따른 전계 특성을 보여주는 그래프이다.
도 8은 본 발명의 또 다른 실시예에 따른 강유전체 메모리 소자를 보여주는 사시도이다.
도 9는 도 8의 강유전체 메모리 소자의 단면도이다.
도 10 내지 도 15는 본 발명의 또 다른 실시예에 따른 강유전체 메모리 소자의 제조 방법을 보여주는 단면도들이다.1 is a cross-sectional view showing a ferroelectric memory device according to an embodiment of the present invention.
FIG. 2 is a schematic diagram comparing electric field distributions obtained by simulation of comparative examples and a ferroelectric memory device according to an embodiment of the present invention.
FIG. 3 is a graph comparing the operating characteristics of comparative examples and a ferroelectric memory device according to an embodiment of the present invention.
Figure 4 is a graph showing operating characteristics depending on the depth of the internal electrode layer of a ferroelectric memory device according to an embodiment of the present invention.
Figure 5 is a graph showing electric field characteristics depending on the depth of the internal electrode layer of a ferroelectric memory device according to an embodiment of the present invention.
Figure 6 is a cross-sectional view showing a ferroelectric memory device according to another embodiment of the present invention.
Figure 7 is a graph showing electric field characteristics depending on the thickness of the high dielectric constant layer of a ferroelectric memory device according to another embodiment of the present invention.
Figure 8 is a perspective view showing a ferroelectric memory device according to another embodiment of the present invention.
FIG. 9 is a cross-sectional view of the ferroelectric memory device of FIG. 8.
10 to 15 are cross-sectional views showing a method of manufacturing a ferroelectric memory device according to another embodiment of the present invention.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the attached drawings. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various different forms. The examples below make the disclosure of the present invention complete, and provide those of ordinary skill in the art with the scope of the invention. It is provided to provide complete information. Additionally, for convenience of explanation, the size of at least some components may be exaggerated or reduced in the drawings. In the drawings, like symbols refer to like elements.

다르게 정의되지 않는 한, 여기에 사용된 모든 용어들은 해당기술 분야에서 통상의 지식을 가진 자에 의해서 통상적으로 이해되는 것과 같은 의미로 사용된다. 도면에서, 층 및 영역의 크기는 설명을 위해 과장되었고, 따라서 본 발명의 일반적인 구조들을 설명하기 위해 제공된다.Unless otherwise defined, all terms used herein have the same meaning as commonly understood by a person of ordinary skill in the art. In the drawings, the sizes of layers and regions are exaggerated for illustrative purposes and thus serve to illustrate the general structures of the present invention.

동일한 참조 부호들은 동일한 구성 요소를 나타낸다. 층, 영역, 또는 기판과 같은 한 구성이 다른 구성 상(on)에 있다고 지칭할 때, 그것은 다른 구성의 바로 상부에 있거나 또는 그 사이에 다른 개재된 구성이 또한 존재할 수 있는 것으로 이해될 것이다. 반면에, 한 구성이 다른 구성의 “바로 위에(directly on)” 있다라고 지칭할 때는 중간 개재 구성들이 존재하지 않는다고 이해된다.Identical reference signs indicate identical elements. It will be understood that when one component, such as a layer, region, or substrate, is referred to as being on another component, it may be directly on top of the other component, or other intervening components may also be present. On the other hand, when one designation is referred to as being “directly on” another, it is understood that there are no intervening structures.

도 1은 본 발명의 일 실시예에 따른 강유전체 메모리 소자(50)를 보여주는 단면도이다.Figure 1 is a cross-sectional view showing a ferroelectric memory device 50 according to an embodiment of the present invention.

도 1을 참조하면, 강유전체 메모리 소자(50)는 평면형 게이트 구조와 대비되는 리세스 게이트 구조를 가질 수 있다. 이러한 리세스 게이트 구조에서 게이트 전극층(60)은 기판(52) 내에 소정 깊이만큼 리세스 되게 형성될 수 있다. 강유전체 메모리 소자(50)는 강유전체 랜덤 액세스 메모리(Ferroelectric random access memory, ReRAM)로 불리거나 또는 전계효과 트랜지스터(field effect transistor, FET)의 구조를 갖는다는 점에서 강유전체 전계효과 트랜지스터(ferroelectric FET, FeFET)로 불릴 수도 있다.Referring to FIG. 1, the ferroelectric memory device 50 may have a recess gate structure in contrast to the planar gate structure. In this recessed gate structure, the gate electrode layer 60 may be formed to be recessed by a predetermined depth within the substrate 52. The ferroelectric memory device 50 is called a ferroelectric random access memory (ReRAM) or a ferroelectric field effect transistor (FeFET) in that it has the structure of a field effect transistor (FET). It may also be called .

보다 구체적으로 보면, 기판(52)은 반도체 물질, 예컨대 실리콘, 게르마늄, 또는 실리콘-게르마늄 등을 포함할 수 있다. 예를 들어, 기판(52)은 반도체 웨이퍼 형태로 제공될 수 있다.More specifically, the substrate 52 may include a semiconductor material, such as silicon, germanium, or silicon-germanium. For example, the substrate 52 may be provided in the form of a semiconductor wafer.

기판(52) 내에는 소정 깊이로 홈(54)이 형성될 수 있다. 일부 실시예에서, 홈(54)의 바닥면은 둥근 형상을 갖도록 라운딩 처리될 수 있다. 이러한 둥근 형상은 뽀족한 모서리를 제거하여 모서리에서 전계가 집중되는 것을 완화시킬 수 있다.A groove 54 may be formed at a predetermined depth within the substrate 52. In some embodiments, the bottom surface of the groove 54 may be rounded to have a round shape. This round shape can eliminate sharp corners and reduce the concentration of electric fields at the corners.

게이트 절연층(56)은 적어도 홈(54) 내 기판(52)의 표면 상에 형성될 수 있고, 일부 실시예에서는 홈(54)으로부터 노출된 기판(52)의 표면 상에 전체적으로 형성될 수도 있다. The gate insulating layer 56 may be formed on at least the surface of the substrate 52 within the groove 54, and in some embodiments may be formed entirely on the surface of the substrate 52 exposed from the groove 54. .

내부 전극층(55)은 홈(54) 내 소정 깊이까지 채워지도록 형성될 수 있다. 예를 들어, 내부 전극층(55)은 도전 물질, 예컨대 금속, 금속 질화물, 도핑된 폴리실리콘 등으로 형성될 수 있다. 내부 전극층(55)은 외부 전원에 연결되지 않고 플로팅 될 수 있다.The internal electrode layer 55 may be formed to fill the groove 54 to a predetermined depth. For example, the internal electrode layer 55 may be formed of a conductive material, such as metal, metal nitride, doped polysilicon, etc. The internal electrode layer 55 can be floated without being connected to an external power source.

강유전체층(58)은 내부 전극층(55) 및 내부 전극층(55)으로부터 노출된 게이트 절연층(56) 상에 형성될 수 있다. 예를 들어, 강유전체층(58)은 홈(54) 내 내부 전극층(55)의 상부와, 홈(54)의 측벽 상의 게이트 절연층(56) 상에 형성될 수 있다.The ferroelectric layer 58 may be formed on the internal electrode layer 55 and the gate insulating layer 56 exposed from the internal electrode layer 55. For example, the ferroelectric layer 58 may be formed on the top of the internal electrode layer 55 in the groove 54 and on the gate insulating layer 56 on the sidewall of the groove 54.

게이트 전극층(60)은 적어도 홈(54) 내 강유전체층(58) 상에 형성될 수 있다. 예를 들어, 게이트 전극층(60)은 홈(54)을 채우도록 강유전체층(58) 상에 형성될 수 있다. 나아가, 게이트 전극층(60)은 기판(52) 상으로 더 신장되도록 강유전체층 상에 형성될 수도 있다.The gate electrode layer 60 may be formed on at least the ferroelectric layer 58 within the groove 54 . For example, gate electrode layer 60 may be formed on ferroelectric layer 58 to fill groove 54 . Furthermore, the gate electrode layer 60 may be formed on the ferroelectric layer to extend further onto the substrate 52.

예를 들어, 게이트 절연층(56)은 실리콘 산화막을 포함할 수 있고, 강유전체층(58)은 분극(polarization) 현상을 이용하여 데이터를 저장할 수 있는 층으로, 고유전율 물질을 포함할 수 있다. 게이트 절연층(56)은 버퍼 절연층의 기능을 한다는 점에서 상대적으로 얇게 형성할 수 있고, 강유전체층(58)은 데이터 저장을 위해서 필요한 두께로 형성될 수 있다. 따라서, 강유전체층(58)의 두께는 게이트 절연층(56)의 두께보다 클 수 있고, 예컨대 5배 이상일 수 있다.For example, the gate insulating layer 56 may include a silicon oxide film, and the ferroelectric layer 58 is a layer that can store data using a polarization phenomenon and may include a high dielectric constant material. The gate insulating layer 56 can be formed relatively thin in that it functions as a buffer insulating layer, and the ferroelectric layer 58 can be formed to have a thickness necessary for data storage. Accordingly, the thickness of the ferroelectric layer 58 may be greater than the thickness of the gate insulating layer 56, for example, 5 times or more.

보다 구체적으로 보면, 강유전체층(58)은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2) 또는 하프늄-지르코늄 산화물(Hf0.5Zr0.5O2)을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다. 선택적으로, 강유전체층(56)은 불순물로 도핑될 수도 있다.More specifically, the ferroelectric layer 58 may include hafnium oxide (HfO 2 ), zirconium oxide (ZrO 2 ), or hafnium-zirconium oxide (Hf 0.5 Zr 0.5 O 2 ), or may include a stacked structure thereof. . Optionally, ferroelectric layer 56 may be doped with impurities.

홈(54) 양측의 기판(52) 내에는 소정 깊이로 소오스 영역(62) 및 드레인 영역(64)이 각각 형성될 수 있다. 소오스 영역(62) 및 드레인 영역(64)은 기판(52) 내에 불순물을 고농도로 도핑하여 형성할 수 있다. A source region 62 and a drain region 64 may be formed at a predetermined depth in the substrate 52 on both sides of the groove 54, respectively. The source region 62 and the drain region 64 can be formed by doping impurities in the substrate 52 at a high concentration.

예를 들어, 홈(54) 주변의 기판(52)은 제 1 도전형의 불순물로 도핑될 수 있고, 소오스 영역(62) 및 드레인 영역(64)은 제 2 도전형의 불순물로 도핑될 수 있다. 홈(54) 주변의 제 1 도전형의 불순물로 도핑된 영역은 웰 영역으로 불릴 수도 있다.For example, the substrate 52 around the groove 54 may be doped with an impurity of a first conductivity type, and the source region 62 and the drain region 64 may be doped with an impurity of a second conductivity type. . The region doped with impurities of the first conductivity type around the groove 54 may be referred to as a well region.

전술한 강유전체 메모리 소자(50)에 있어서, 제 1 도전형 및 제 2 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나일 수 있다. 예를 들어, 제 1 도전형은 n형이면 제 2 도전형이 p형이고, 그 반대일 수도 있다.In the above-described ferroelectric memory device 50, the first conductivity type and the second conductivity type have opposite conductivity types and may be either n-type or p-type, respectively. For example, if the first conductivity type is n-type, the second conductivity type is p-type, and vice versa.

전술한 강유전체 메모리 소자(50)는 게이트 전극(60)에 동작 전압이 인가되면, 플로팅 된 내부 전극(55)에도 유도 전압이 걸리고, 이에 따라 내부 전극(55)을 둘러싸고 있는 기판(52)의 표면에도 채널이 형성될 수 있다. 따라서, 전술한 강유전체 메모리 소자(50)는 전체적으로 리세스 게이트 구조를 갖게 되어, 소오스 영역(62) 및 드레인 영역(64) 사이에서 홈(54) 내 기판(52) 표면을 따라서 채널이 길게 형성되는 효과를 가질 수 있다.In the above-described ferroelectric memory device 50, when an operating voltage is applied to the gate electrode 60, an induced voltage is also applied to the floating internal electrode 55, and accordingly, the surface of the substrate 52 surrounding the internal electrode 55 A channel may also be formed. Accordingly, the above-described ferroelectric memory device 50 has an overall recess gate structure, and a long channel is formed along the surface of the substrate 52 in the groove 54 between the source region 62 and the drain region 64. It can have an effect.

나아가, 게이트 절연층(56)은 홈(54)을 따라서 전체적으로 형성됨에 반해서 강유전체층(58)은 내부 전극층(55) 위의 홈(54)을 따라서 형성되기 때문에, 게이트 절연층(56)보다 강유전체층(58)에 상대적으로 전계가 높게 걸리는 효과를 얻을 수 있다. 이러한 효과는 일반적인 전계효과 트랜지스터(FET) 또는 다른 메모리 소자에서는 필요하지 않지만, 강유전체 메모리 소자(50)에서는 중요한 역할을 할 수 있다.Furthermore, since the gate insulating layer 56 is formed entirely along the groove 54, while the ferroelectric layer 58 is formed along the groove 54 on the internal electrode layer 55, the ferroelectric layer 58 is formed more than the gate insulating layer 56. The effect of applying a relatively high electric field to the layer 58 can be obtained. Although this effect is not needed in typical field effect transistors (FETs) or other memory devices, it can play an important role in ferroelectric memory devices 50.

평면형 게이트 구조에서는 게이트 절연층(56)과 강유전체층(58)의 두께나 유전 상수를 변화시켜야 전계 배분을 변화시킬 수 있지만, 이 실시예에 따른 강유전체 메모리 소자(100)에서는 동일한 두께와 동일한 물질 조건에서도 게이트 절연층(56)에는 상대적으로 전계가 약하게 걸리고, 강유전체층(58)에는 상대적으로 전계가 높게 걸리게 할 수 있다.In a planar gate structure, the electric field distribution can be changed only by changing the thickness or dielectric constant of the gate insulating layer 56 and the ferroelectric layer 58, but in the ferroelectric memory device 100 according to this embodiment, the same thickness and the same material conditions are used. Even in this case, a relatively weak electric field can be applied to the gate insulating layer 56 and a relatively high electric field can be applied to the ferroelectric layer 58.

이에 따르면, 강유전체층(58)에 걸리는 전계를 높게 함에 따라서, 프로그램 또는 소거 속도를 향상시키고, 메모리 윈도우를 크게 할 수 있다. 나아가, 게이트 절연층(56)에 걸리는 전계를 줄임으로써, 스트레스에 의한 신뢰성 저하를 완화시킬 수 있다.According to this, by increasing the electric field applied to the ferroelectric layer 58, the program or erase speed can be improved and the memory window can be enlarged. Furthermore, by reducing the electric field applied to the gate insulating layer 56, reliability degradation due to stress can be alleviated.

도 2는 비교예들과 본 발명의 일 실시예에 따른 강유전체 메모리 소자의 시뮬레이션에 의한 전계 분포를 비교해서 보여주는 개략도이다. 도 2에서 비교예1(C1)은 평면형 구조를 나타내고, 비교예2(C2)는 내부 전극층이 없는 통상적인 리세스 게이트 구조를 나타내고, 실시예1(E1)은 본 발명의 일 실시예에 따른 구조(도 1 참조)를 나타낸다.FIG. 2 is a schematic diagram comparing electric field distributions obtained by simulation of comparative examples and a ferroelectric memory device according to an embodiment of the present invention. In Figure 2, Comparative Example 1 (C1) represents a planar structure, Comparative Example 2 (C2) represents a typical recessed gate structure without an internal electrode layer, and Example 1 (E1) represents a planar structure according to an embodiment of the present invention. The structure (see Figure 1) is shown.

도 2를 참조하면, 게이트 절연층(IL)의 전계는 비교예1(C1)에서 가장 강하고, 그 다음으로 비교예2(C2)에서 강하고, 실시예1(E1)에서 가장 약한 것을 알 수 있다. 반면, 강유전체층(FE)의 전계는 실시예1(E1)에서 가장 강하고, 그 다음으로 비교예2(C2)에서 강하고, 비교예1(C1)에서 가장 약한 것을 알 수 있다. Referring to FIG. 2, it can be seen that the electric field of the gate insulating layer IL is the strongest in Comparative Example 1 (C1), followed by Comparative Example 2 (C2), and the weakest in Example 1 (E1). . On the other hand, it can be seen that the electric field of the ferroelectric layer (FE) is the strongest in Example 1 (E1), followed by Comparative Example 2 (C2), and the weakest in Comparative Example 1 (C1).

따라서, 실시예1(E1)의 경우 평면형 구조의 비교예1(C1)뿐만 아니라 통상적인 리세스 게이트 구조의 비교예2(C2)보다도 더 효율적으로 게이트 절연층(IL)에 걸리는 전계를 낮추고, 강유전체층(FE)에 걸리는 전계를 높일 수 있음을 알 수 있다.Therefore, in Example 1 (E1), the electric field applied to the gate insulating layer (IL) is lowered more efficiently than not only Comparative Example 1 (C1) with a planar structure but also Comparative Example 2 (C2) with a typical recess gate structure, It can be seen that the electric field applied to the ferroelectric layer (FE) can be increased.

도 3은 비교예들과 본 발명의 일 실시예에 따른 강유전체 메모리 소자의 동작 특성을 비교해서 보여주는 그래프이다.FIG. 3 is a graph comparing the operating characteristics of comparative examples and a ferroelectric memory device according to an embodiment of the present invention.

도 3을 참조하면, 실시예1(E1)의 경우 평면형 구조의 비교예1(C1)와 통상적인 리세스 게이트 구조의 비교예2(C2)보다 더 큰 메모리 윈도우를 갖고 있어서 신뢰성이 높은 것을 알 수 있다.Referring to FIG. 3, it can be seen that Example 1 (E1) has a larger memory window than Comparative Example 1 (C1) with a planar structure and Comparative Example 2 (C2) with a typical recess gate structure, so it is highly reliable. You can.

도 4는 본 발명의 일 실시예에 따른 강유전체 메모리 소자의 내부 전극층의 깊이에 따른 동작 특성을 보여주는 그래프이고, 도 5는 본 발명의 일 실시예에 따른 강유전체 메모리 소자의 내부 전극층의 깊이에 따른 전계 특성을 보여주는 그래프이다.FIG. 4 is a graph showing operating characteristics according to the depth of the internal electrode layer of the ferroelectric memory device according to an embodiment of the present invention, and FIG. 5 is a graph showing the electric field according to the depth of the internal electrode layer of the ferroelectric memory device according to an embodiment of the present invention. This is a graph showing the characteristics.

도 4 및 도 5를 참조하면, 강유전체 메모리 소자(100)에서 홈(54)이 깊어지고 내부 전극층(55)의 깊이가 더 깊어질수록 게이트 절연층(56)에 걸리는 전계는 낮아지고 강유전체층(58)에 걸리는 전계는 상대적으로 커져 메모리 윈도우가 커지는 것을 알 수 있다. 강유전체 메모리 소자(100)에서 내부 전극층(55)의 깊이가 깊어짐에 따라서 메모리 윈도우가 더욱 커져 내구성과 신뢰성을 높이면서 성능 개선이 가능한 것을 알 수 있다.Referring to Figures 4 and 5, as the groove 54 in the ferroelectric memory device 100 becomes deeper and the depth of the internal electrode layer 55 becomes deeper, the electric field applied to the gate insulating layer 56 decreases and the ferroelectric layer ( It can be seen that the electric field applied to 58) becomes relatively large and the memory window becomes larger. It can be seen that as the depth of the internal electrode layer 55 in the ferroelectric memory device 100 increases, the memory window becomes larger, improving performance while increasing durability and reliability.

도 6은 본 발명의 다른 실시예에 따른 강유전체 메모리 소자(50a)를 보여주는 단면도이다. 강유전체 메모리 소자(50a)는 도 1의 강유전체 메모리 소자(50)에 일부 구성을 부가한 것이고, 따라서 서로 참조될 수 있는 바 중복된 설명은 생략된다.Figure 6 is a cross-sectional view showing a ferroelectric memory device 50a according to another embodiment of the present invention. The ferroelectric memory device 50a is a structure in which some components are added to the ferroelectric memory device 50 of FIG. 1, and thus can be referred to as each other, so redundant description will be omitted.

도 6을 참조하면, 강유전체 메모리 소자(50a)는 고유전율층(high k dielectric layer, 57)을 더 포함할 수 있다. 예를 들어, 고유전율층(57)은 게이트 절연층(56)과 내부 전극층(55)의 사이 및 게이트 절연층(56)과 강유전체층(58)의 사이에 개재될 수 있다. 보다 구체적으로 보면, 고유전율층(57)은 홈(54) 내 게이트 절연층(56) 상에 형성되고, 그 위에 내부 전극층(55)이 형성되고, 내부 전극층(55)이 형성된 홈(54) 내에 강유전체층(58)이 형성될 수 있다.Referring to FIG. 6, the ferroelectric memory device 50a may further include a high k dielectric layer 57. For example, the high dielectric constant layer 57 may be interposed between the gate insulating layer 56 and the internal electrode layer 55 and between the gate insulating layer 56 and the ferroelectric layer 58. More specifically, the high dielectric constant layer 57 is formed on the gate insulating layer 56 in the groove 54, the internal electrode layer 55 is formed thereon, and the groove 54 in which the internal electrode layer 55 is formed is formed. A ferroelectric layer 58 may be formed within.

예를 들어, 강유전체층(58)은 게이트 절연층(56)보다 높은 유전 상수를 갖는 절연층일 수 있고, 예컨대 하프늄 산화층, 지르코늄 산화층, 티타늄 산화층 등을 포함할 수 있다.For example, the ferroelectric layer 58 may be an insulating layer with a higher dielectric constant than the gate insulating layer 56 and may include, for example, a hafnium oxide layer, a zirconium oxide layer, a titanium oxide layer, etc.

도 7은 본 발명의 다른 실시예에 따른 강유전체 메모리 소자의 강유전체 메모리 소자의 고유전율층의 두께에 따른 전계 특성을 보여주는 그래프이다.FIG. 7 is a graph showing electric field characteristics according to the thickness of a high dielectric constant layer of a ferroelectric memory device according to another embodiment of the present invention.

도 7을 참조하면, 고유전율층(57)이 없는 경우에 비해서 고유전율층(57)이 부가되는 경우 게이트 절연층(56)의 전계는 낮추고 강유전체층(58)의 전계는 높일 수 있는 것을 알 수 있다. 나아가, 고유전율층(57)의 두께가 두꺼워질수록 이러한 경향이 더 강해지는 것을 알 수 있다. Referring to FIG. 7, it can be seen that compared to the case without the high dielectric constant layer 57, when the high dielectric constant layer 57 is added, the electric field of the gate insulating layer 56 can be lowered and the electric field of the ferroelectric layer 58 can be increased. You can. Furthermore, it can be seen that this tendency becomes stronger as the thickness of the high dielectric constant layer 57 increases.

도 8은 본 발명의 또 다른 실시예에 따른 강유전체 메모리 소자(100)를 보여주는 사시도이고, 도 9는 도 8의 강유전체 메모리 소자(100)의 단면도이다. 강유전체 메모리 소자(100)는 도 1의 강유전체 메모리 소자(50)를 3차원으로 확장한 구조의 일 예일 수 있고, 따라서, 강유전체 메모리 소자(100)는 도 1의 강유전체 메모리 소자(50)의 기본 구성을 참조할 수 있다.FIG. 8 is a perspective view showing a ferroelectric memory device 100 according to another embodiment of the present invention, and FIG. 9 is a cross-sectional view of the ferroelectric memory device 100 of FIG. 8. The ferroelectric memory device 100 may be an example of a three-dimensionally expanded structure of the ferroelectric memory device 50 of FIG. 1, and therefore, the ferroelectric memory device 100 has the basic configuration of the ferroelectric memory device 50 of FIG. 1. You can refer to .

도 8을 참조하면, 강유전체 메모리 소자(100)는 기판(102)과, 복수의 층간 절연층들(104), 반도체 채널층(112), 매립 절연층(114), 게이트 절연층(120), 복수의 내부 전극층들(122), 강유전체층(124) 및 복수의 게이트 전극층들(126)을 포함할 수 있다.Referring to FIG. 8, the ferroelectric memory device 100 includes a substrate 102, a plurality of interlayer insulating layers 104, a semiconductor channel layer 112, a buried insulating layer 114, a gate insulating layer 120, It may include a plurality of internal electrode layers 122, a ferroelectric layer 124, and a plurality of gate electrode layers 126.

보다 구체적으로 보면, 기판(102)은 베이스 구조체로서 다양한 물질로 형성될 수 있다. 예를 들어, 기판(102)은 반도체 물질, 예컨대 실리콘, 게르마늄, 또는 실리콘-게르마늄 등을 포함할 수 있다. 예를 들어, 기판(102)은 반도체 웨이퍼 형태로 제공될 수 있다.More specifically, the substrate 102 serves as a base structure and may be formed of various materials. For example, substrate 102 may include a semiconductor material, such as silicon, germanium, or silicon-germanium. For example, the substrate 102 may be provided in the form of a semiconductor wafer.

층간 절연층들(104)은 기판(102) 상에 복수의 수평홀들(도 13의 118)을 각각 사이에 두고 적층될 수 있다. 나아가, 층간 절연층들(104)에는 적어도 하나의 수직 홀(도 10의 110)이 형성될 수 있다. 수직 홀(110)의 개수는 메모리 용량에 따라서 적절하게 선택될 수 있고, 예를 들어 수직 홀(110)은 어레이 배열된 복수의 수직 홀들(110)을 포함할 수 있다. 예를 들어, 층간 절연층들(104)은 산화물, 예컨대 실리콘 산화물로 형성될 수 있다.The interlayer insulating layers 104 may be stacked on the substrate 102 with a plurality of horizontal holes (118 in FIG. 13) interposed therebetween. Furthermore, at least one vertical hole (110 in FIG. 10) may be formed in the interlayer insulating layers 104. The number of vertical holes 110 may be appropriately selected according to memory capacity. For example, the vertical hole 110 may include a plurality of vertical holes 110 arranged in an array. For example, the interlayer insulating layers 104 may be formed of an oxide, such as silicon oxide.

반도체 채널층(112)은 적어도 하나의 수직 홀(110) 내벽 상에 형성될 수 있다. 나아가, 반도체 채널층(112)은 복수의 수평 홀들(118) 부분에서 적어도 하나의 수직 홀(110)의 중심 방향으로 리세스 부분들(112a)을 갖도록 형성될 수 있다. 이에 따라, 반도체 채널층(112)은 대체로 수직 방향으로 신장하되, 수평 홀들(118) 부분에서 수직 홀(110) 방향으로 오목한 형상을 반복적으로 가질 수 있다. 각 수평 홀(118)에 대응되는 반도체 채널층(112)의 리세스 부분들(112a)은 도 1의 홈(54)이 형성된 기판(52)이 시계 방향으로 90도 회전된 구조에 대응될 수 있다. The semiconductor channel layer 112 may be formed on the inner wall of at least one vertical hole 110. Furthermore, the semiconductor channel layer 112 may be formed to have recess portions 112a in a portion of the plurality of horizontal holes 118 toward the center of at least one vertical hole 110 . Accordingly, the semiconductor channel layer 112 extends in a generally vertical direction, but may repeatedly have a concave shape in the direction of the vertical holes 110 at the horizontal holes 118 . The recess portions 112a of the semiconductor channel layer 112 corresponding to each horizontal hole 118 may correspond to a structure in which the substrate 52 on which the groove 54 of FIG. 1 is formed is rotated 90 degrees clockwise. there is.

반도체 채널층(112)은 반도체 물질, 예컨대 실리콘, 게르마늄, 또는 실리콘-게르마늄 등을 포함할 수 있다. 반도체 채널층(112)은 단결정 또는 다결정 구조를 가질 수 있다. 예를 들어, 반도체 채널층(112)은 수직 홀(110)내에 다결정 실리콘층으로 형성될 수 있다.The semiconductor channel layer 112 may include a semiconductor material, such as silicon, germanium, or silicon-germanium. The semiconductor channel layer 112 may have a single crystal or polycrystalline structure. For example, the semiconductor channel layer 112 may be formed of a polycrystalline silicon layer within the vertical hole 110.

매립 절연층(114)은 적어도 하나의 수직 홀(110) 내부를 채우도록 형성될 수 있다. 예를 들어, 매립 절연층(114)은 반도체 채널층(112)과 접하면서 수직 홀(110) 내부를 채울 수 있다. 매립 절연층(114)은 적절한 절연층, 예컨대 층간 절연층들(104)과 동일한 절연층으로 형성될 수 있다.The buried insulating layer 114 may be formed to fill the interior of at least one vertical hole 110 . For example, the buried insulating layer 114 may fill the inside of the vertical hole 110 while contacting the semiconductor channel layer 112. The buried insulating layer 114 may be formed of a suitable insulating layer, for example, the same insulating layer as the interlayer insulating layers 104 .

게이트 절연층(120)은 복수의 수평 홀들(118)을 통해서 반도체 채널층(112)의 리세스 부분들(112a) 상에 형성될 수 있다. 일부 실시예에서, 게이트 절연층(120)은 반도체 채널층(112)의 리세스 부분들(112a)뿐만 아니라 수평 홀들(118)의 내면 상에 더 형성될 수 있다. 예를 들어, 게이트 절연층(120)은 적절한 절연물, 예컨대 실리콘 산화막을 포함할 수 있다.The gate insulating layer 120 may be formed on the recess portions 112a of the semiconductor channel layer 112 through the plurality of horizontal holes 118. In some embodiments, the gate insulating layer 120 may be further formed on the inner surfaces of the horizontal holes 118 as well as the recess portions 112a of the semiconductor channel layer 112. For example, the gate insulating layer 120 may include a suitable insulating material, such as a silicon oxide film.

복수의 내부 전극층들(122)은 복수의 수평 홀들(118)을 통해서 반도체 채널층(112)의 리세스 부분들(112a)의 게이트 절연층(120) 상에 형성될 수 있다. 일부 실시예에서, 내부 전극층들(122)은 반도체 채널층(112)의 리세스 부분들(112a)을 매립하도록 수형홀들(118) 내 게이트 절연층(120) 상에 형성될 수 있다. 내부 전극층들(122)은 도 1에서 설명한 바와 같이 플로팅된 전극일 수 있고, 그 기능은 도 1의 내부 전극층(55)을 참조할 수 있다.A plurality of internal electrode layers 122 may be formed on the gate insulating layer 120 of the recess portions 112a of the semiconductor channel layer 112 through a plurality of horizontal holes 118. In some embodiments, the internal electrode layers 122 may be formed on the gate insulating layer 120 in the male holes 118 to fill the recessed portions 112a of the semiconductor channel layer 112. The internal electrode layers 122 may be floating electrodes as described in FIG. 1, and their function may refer to the internal electrode layer 55 in FIG. 1.

강유전체층(124)은 복수의 수평 홀들(118)의 내벽 및 내부 전극층들(122) 상에 형성될 수 있다. 강유전체층(124)은 분극(polarization) 현상을 이용하여 데이터를 저장할 수 있는 층으로, 고유전율 물질을 포함할 수 있다. 예를 들어, 강유전체층(124)은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2) 또는 하프늄-지르코늄 산화물(Hf0.5Zr0.5O2)을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다. 나아가, 강유전체층(124)에 사용되는 이러한 산화물에는 다른 성분이 도핑될 수 있고, 예컨대 하프늄 산화물(HfO2)에 지르코늄 산화물(ZrO2)이 도핑될 수도 있다.The ferroelectric layer 124 may be formed on the inner walls of the plurality of horizontal holes 118 and the internal electrode layers 122. The ferroelectric layer 124 is a layer that can store data using a polarization phenomenon, and may include a high dielectric constant material. For example, the ferroelectric layer 124 may include hafnium oxide (HfO 2 ), zirconium oxide (ZrO 2 ), or hafnium-zirconium oxide (Hf 0.5 Zr 0.5 O 2 ), or may include a stacked structure thereof. Furthermore, the oxide used in the ferroelectric layer 124 may be doped with other components, for example, hafnium oxide (HfO 2 ) may be doped with zirconium oxide (ZrO 2 ).

복수의 게이트 전극층들(126)은 복수의 수평 홀들(118)을 통해서, 강유전체층(124) 상에 형성될 수 있다. 예를 들어, 게이트 전극층들(126)은 복수의 수평 홀들(118)을 매립하도록 강유전체층(124) 상에 형성될 수 있다. 게이트 전극층들(126)은 적절한 도전층, 예컨대 금속 또는 도핑된 폴리실리콘을 포함할 수 있다.A plurality of gate electrode layers 126 may be formed on the ferroelectric layer 124 through a plurality of horizontal holes 118. For example, the gate electrode layers 126 may be formed on the ferroelectric layer 124 to fill a plurality of horizontal holes 118 . Gate electrode layers 126 may include a suitable conductive layer, such as metal or doped polysilicon.

일부 실시예에서, 적어도 하나의 드레인층(116)이 매립 절연층(114) 상에 반도체 채널층(112)과 연결되게 형성될 수 있다. 수직 홀(110)이 복수 개인 경우, 복수의 반도체 채널층들(112)이 수직 홀들(110) 내에 형성되고, 복수의 드레인층들(116)이 반도체 채널층들(112) 상에 각각 형성될 수 있다.In some embodiments, at least one drain layer 116 may be formed on the buried insulating layer 114 and connected to the semiconductor channel layer 112. When there are a plurality of vertical holes 110, a plurality of semiconductor channel layers 112 are formed in the vertical holes 110, and a plurality of drain layers 116 are formed on the semiconductor channel layers 112, respectively. You can.

예를 들어, 드레인층(116)은 도핑된 반도체층으로 형성되거나 또는 도전층으로 형성될 수 있다. 나아가, 드레인층(116)과 대향되게 기판(102)에 반도체 채널층(112)과 연결되게 소오스층(미도시)이 형성될 수도 있다.For example, the drain layer 116 may be formed of a doped semiconductor layer or a conductive layer. Furthermore, a source layer (not shown) may be formed on the substrate 102 opposite the drain layer 116 and connected to the semiconductor channel layer 112.

일부 실시예에서, 적어도 하나의 수직 홀(110)은 어레이 배열된 복수의 수직 홀들(110)을 포함하고, 슬릿 패턴(117)이 수직 홀들(110) 사이로 신장되게 형성될 수 있다. 후술하는 바와 같이, 슬릿 패턴(117)은 수평 홀들(118) 형성 시 식각액이 잘 분산되어 공급되도록 하는 역할을 할 수 있다.In some embodiments, at least one vertical hole 110 includes a plurality of vertical holes 110 arranged in an array, and the slit pattern 117 may be formed to extend between the vertical holes 110. As will be described later, the slit pattern 117 may serve to ensure that the etchant is well distributed and supplied when forming the horizontal holes 118.

일부 실시예에서, 도 8 및 도 9에는 도시되어 있지 않지만, 도 5를 참조하여 고유전율층(도 5의 57)이 게이트 절연층(120)과 내부 전극층들(122)의 사이 및 게이트 절연층(120)과 강유전체층(124)의 사이에 더 개재될 수 있다.In some embodiments, although not shown in FIGS. 8 and 9, with reference to FIG. 5, a high dielectric constant layer (57 in FIG. 5) is between the gate insulating layer 120 and the internal electrode layers 122 and the gate insulating layer. It may be further interposed between (120) and the ferroelectric layer (124).

일부 실시예에서, 게이트 전극층들(126)에 워드 라인 전극들(미도시)이 접속되고, 드레인층들(116)에 비트 라인 전극(미도시)이 접속될 수 있다.In some embodiments, word line electrodes (not shown) may be connected to the gate electrode layers 126 and bit line electrodes (not shown) may be connected to the drain layers 116.

전술한 강유전체 메모리 소자(100)는 도 1의 강유전체 메모리 소자(50)에 대응되는 셀 구조를 수직으로 적층한 3차원 구조로 이해될 수 있다. 따라서, 강유전체 메모리 소자(100)에서 각층의 셀들은 도 1의 강유전체 메모리 소자(50)와 실질적으로 동일하거나 대응되는 구조를 가질 수 있는 바, 신뢰성과 성능 향상을 같이 도모할 수 있다. 나아가, 강유전체 메모리 소자(100)는 3차원 구조로 형성됨에 따라서 높은 집적도를 가질 수 있어서 고용량 제품에 응용될 수 있다.The above-described ferroelectric memory device 100 can be understood as a three-dimensional structure in which cell structures corresponding to the ferroelectric memory device 50 of FIG. 1 are vertically stacked. Accordingly, in the ferroelectric memory device 100, the cells of each layer may have a structure that is substantially the same as or corresponds to the ferroelectric memory device 50 of FIG. 1, thereby improving reliability and performance. Furthermore, since the ferroelectric memory device 100 is formed in a three-dimensional structure, it can have a high degree of integration and can be applied to high-capacity products.

도 10 내지 도 15는 본 발명의 또 다른 실시예에 따른 강유전체 메모리 소자의 제조 방법을 보여주는 단면도들이다.10 to 15 are cross-sectional views showing a method of manufacturing a ferroelectric memory device according to another embodiment of the present invention.

도 10을 참조하면, 기판(102) 상에, 복수의 층간 절연층들(104) 및 복수의 희생층들(06)을 교대로 형성할 수 있다. 층간 절연층들(104) 및 희생층들(106)은 상대적으로 식각 선택비를 갖는 물질로 선택될 수 있다. 예를 들어, 층간 절연층들(104)은 실리콘 산화막을 포함하고, 희생층들(106)은 실리콘 질화막을 포함할 수 있다.Referring to FIG. 10 , a plurality of interlayer insulating layers 104 and a plurality of sacrificial layers 06 may be alternately formed on the substrate 102 . The interlayer insulating layers 104 and sacrificial layers 106 may be selected from a material having a relatively high etch selectivity. For example, the interlayer insulating layers 104 may include a silicon oxide layer, and the sacrificial layers 106 may include a silicon nitride layer.

도 11을 참조하면, 층간 절연층들(104) 및 희생층들(106)을 관통하는 적어도 하나의 수직 홀(110)을 형성할 수 있다. 예를 들어, 도 9의 구조 상에 수직 홀(110)이 형성될 부분을 노출하는 마스크 패턴을 형성하고, 이러한 마스크 패턴을 식각 보호막으로 하여 하부 구조물을 식각함으로써 수직 홀(110)을 형성할 수 있다.Referring to FIG. 11 , at least one vertical hole 110 penetrating the interlayer insulating layers 104 and sacrificial layers 106 may be formed. For example, the vertical hole 110 can be formed by forming a mask pattern exposing the portion where the vertical hole 110 will be formed on the structure of FIG. 9 and etching the lower structure using this mask pattern as an etch protection film. there is.

도 11을 참조하면, 수직 홀(110)을 통해서 층간 절연층들(104)을 부분적으로 식각하여, 수직 홀(110)의 층간 절연층들(104)과 접하는 제 1 부분(110a)에서 직경이 희생층들(106)과 접하는 제 2 부분(110b)에서 직경보다 크게 할 수 있다. 이에 따라, 수직 홀(110)은 수직 방향으로 그 폭이 반복적으로 가변되는 구조를 가질 수 있다.Referring to FIG. 11, the interlayer insulating layers 104 are partially etched through the vertical hole 110, so that the diameter of the first portion 110a in contact with the interlayer insulating layers 104 of the vertical hole 110 is The diameter of the second portion 110b in contact with the sacrificial layers 106 may be larger than that of the second portion 110b. Accordingly, the vertical hole 110 may have a structure whose width repeatedly varies in the vertical direction.

선택적으로, 희생층들(106)의 측벽들을 둥근 형상으로 라운딩 처리하는 단계가 부가될 수도 있다. 예를 들어, 희생츨들(106)의 측벽들(106a)을 등방성 식각함으로써 라운딩 처리를 수행할 수 있다. Optionally, a step of rounding the side walls of the sacrificial layers 106 into a round shape may be added. For example, the rounding process can be performed by isotropically etching the side walls 106a of the sacrificial elements 106.

도 12를 참조하면, 수직 홀(110)의 내벽 상에 제 2 부분(110b)에서 수직 홀(110)의 중심 방향으로 리세스 부분들(112a)을 갖도록 반도체 채널층(112)을 형성할 수 있다. 예를 들어, 도 11의 구조에서 수직 홀(110)의 가편 폭 구조를 따라서 반도체 채널층(112)이 형성될 수 있다. 이러한 반도체 채널층(112)의 구조에서, 리세스 부분들(112a)은 도 1의 홈(54)이 형성된 기판(52)이 시계 방향으로 90도 회전된 구조에 대응될 수 있다.Referring to FIG. 12, the semiconductor channel layer 112 may be formed on the inner wall of the vertical hole 110 to have recessed portions 112a from the second portion 110b toward the center of the vertical hole 110. there is. For example, in the structure of FIG. 11, the semiconductor channel layer 112 may be formed along the narrow width structure of the vertical hole 110. In this structure of the semiconductor channel layer 112, the recess portions 112a may correspond to a structure in which the substrate 52 on which the groove 54 of FIG. 1 is formed is rotated 90 degrees clockwise.

반도체 채널층(112)은 반도체 물질, 예컨대 실리콘, 게르마늄, 또는 실리콘-게르마늄 등을 포함할 수 있다. 반도체 채널층(112)은 단결정 또는 다결정 구조를 가질 수 있다. 예를 들어, 반도체 채널층(112)은 수직 홀(110)내에 다결정 실리콘층으로 형성할 수 있다. 다른 예로, 반도체 채널층(112)은 단결정 구조의 기판(102) 상에 단결정 구조로 형성되거나 또는 다결정 구조로 형성된 후 열처리 등을 통하여 단결정 구조로 변경될 수도 있다.The semiconductor channel layer 112 may include a semiconductor material, such as silicon, germanium, or silicon-germanium. The semiconductor channel layer 112 may have a single crystal or polycrystalline structure. For example, the semiconductor channel layer 112 may be formed as a polycrystalline silicon layer within the vertical hole 110. As another example, the semiconductor channel layer 112 may be formed with a single crystal structure on the substrate 102 with a single crystal structure, or may be formed with a polycrystal structure and then changed to a single crystal structure through heat treatment or the like.

이어서, 수직 홀(110) 내부를 매립 절연층(114)으로 채울 수 있다. 예를 들어, 매립 절연층(114)은 화학기상증착법(chemical vapor deposition, CVD), 플라즈마 강화 화학기상증착법(PECVD) 또는 원자층증착법(atomic layer deposition, ALD)으로 수직 홀(110) 내에 형성될 수 있다.Subsequently, the inside of the vertical hole 110 can be filled with the buried insulating layer 114. For example, the buried insulating layer 114 may be formed in the vertical hole 110 by chemical vapor deposition (CVD), plasma enhanced chemical vapor deposition (PECVD), or atomic layer deposition (ALD). You can.

선택적으로, 매립 절연층(114)으로 채우는 단계 후, 매립 절연층(114) 상에 반도체 채널층(112)과 연결되게 드레인층(116)을 형성하는 단계가 이어질 수 있다.Optionally, the step of filling with the buried insulating layer 114 may be followed by forming a drain layer 116 on the buried insulating layer 114 to be connected to the semiconductor channel layer 112.

도 13을 참조하면, 희생층들(106)을 제거하여, 층간 절연층들(104) 사이에 복수의 수평 홀들(118)을 형성할 수 있다. 예를 들어, 등방성 식각을 이용하여 희생층들(106)의 노출된 부분을 통해서 희생층들(106)을 선택적으로 제거할 수 있다. 이러한 등방성 식각은 습식 식각(wet etch) 또는 화학적 건식 식각(chemical dry etch)를 포함할 수 있다. 이와 같이, 희생층들(106)이 제거됨에 따라서, 수평 홀들(118)을 통해서 반도체 채널층(112)의 리세스 부분들(112a)이 노출될 수 있다.Referring to FIG. 13 , the sacrificial layers 106 may be removed to form a plurality of horizontal holes 118 between the interlayer insulating layers 104 . For example, the sacrificial layers 106 may be selectively removed through exposed portions of the sacrificial layers 106 using isotropic etching. This isotropic etching may include wet etching or chemical dry etching. In this way, as the sacrificial layers 106 are removed, the recess portions 112a of the semiconductor channel layer 112 may be exposed through the horizontal holes 118.

선택적으로, 수직홀들(110)이 어레이 배열된 경우, 희생층들(106)을 제거하기 전에, 층간 절연층들(104) 및 희생층들(106)을 패터닝하여 수직 홀들(110) 사이로 신장되게 슬릿 패턴(117)을 형성할 수 있다. 이러한 슬릿 패턴(117)은 희생층들(106) 사이를 절단하여 희생층들(106)의 제거를 용이하게 하고, 또한 이후 단계에서 반도체 채널층(112)의 리세스 부분들(112a)로 공정 가스들의 접근이 용이하게 해줄 수 있다.Optionally, when the vertical holes 110 are arranged in an array, before removing the sacrificial layers 106, the interlayer insulating layers 104 and the sacrificial layers 106 are patterned to extend between the vertical holes 110. A slit pattern 117 may be formed. This slit pattern 117 facilitates the removal of the sacrificial layers 106 by cutting between the sacrificial layers 106, and is also used to process the sacrificial layers 106 into the recessed portions 112a of the semiconductor channel layer 112 in a later step. It can facilitate access to gases.

도 14를 참조하면, 수평 홀들(118)을 통해서 반도체 채널층(112)의 리세스 부분들(112a) 상에 게이트 절연층(120)을 형성할 수 있다.Referring to FIG. 14 , the gate insulating layer 120 may be formed on the recess portions 112a of the semiconductor channel layer 112 through the horizontal holes 118.

이어서, 수평 홀들(118)을 통해서 반도체 채널층(112)의 리세스 부분들(112a)의 게이트 절연층(120) 상에 내부 전극층들(122)을 형성할 수 있다. 예를 들어, 내부 전극층들(122)은 수평 홀들(118)을 통해서 반도체 채널층(112)의 리세스 부분들(112a)을 채우도록 게이트 절연층(120) 상에 형성될 수 있다. 보다 구체적으로 보면, 내부 전극층들(122)을 형성하는 단계는, 수평 홀들(118)을 통해서 게이트 절연층(120) 상에 도전층을 형성하는 단계와, 반도체 채널층(112)의 리세스 부분들(112a) 외측의 도전층을 식각하는 단계를 포함할 수 있다.Subsequently, internal electrode layers 122 may be formed on the gate insulating layer 120 of the recessed portions 112a of the semiconductor channel layer 112 through the horizontal holes 118. For example, the internal electrode layers 122 may be formed on the gate insulating layer 120 to fill the recessed portions 112a of the semiconductor channel layer 112 through the horizontal holes 118 . More specifically, forming the internal electrode layers 122 includes forming a conductive layer on the gate insulating layer 120 through the horizontal holes 118 and forming a conductive layer on the recessed portion of the semiconductor channel layer 112. A step of etching the conductive layer outside the fields 112a may be included.

일부 실시예에서, 선택적으로, 게이트 절연층(120) 상에 도 6에 도시된 바와 같이 고유전체층(57)을 형성하는 단계가 부가될 수도 있다.In some embodiments, optionally, forming a high dielectric layer 57 as shown in FIG. 6 on the gate insulating layer 120 may be added.

도 15를 참조하면, 수평 홀들(118)의 내벽 및 내부 전극층들(122) 상에 강유전체층(124)을 형성할 수 있다.Referring to FIG. 15, a ferroelectric layer 124 may be formed on the inner walls of the horizontal holes 118 and the internal electrode layers 122.

이어서, 수평 홀들(118)을 통해서, 강유전체층(124) 상에 복수의 게이트 전극층들(126)을 형성할 수 있다. 예를 들어, 게이트 전극층들(126)은 수평 홀들(118)을 매립하도록 강유전체층(124) 상에 형성될 수 있다. 보다 구체적으로 보면, 게이트 전극층들(126)은 화학기상증착법(CVD), 플라즈마 화학기상증착법(PECVD) 또는 원자층증착법(ALD)을 이용하여 도전층으로 수평 홀들(118)을 채우도록 형성할 수 있다.Subsequently, a plurality of gate electrode layers 126 may be formed on the ferroelectric layer 124 through the horizontal holes 118. For example, gate electrode layers 126 may be formed on the ferroelectric layer 124 to fill horizontal holes 118 . More specifically, the gate electrode layers 126 can be formed to fill the horizontal holes 118 with a conductive layer using chemical vapor deposition (CVD), plasma chemical vapor deposition (PECVD), or atomic layer deposition (ALD). there is.

일부 실시예에서, 드레인층들(116) 상에 연결되게 비트 라인 전극들을 형성하고, 게이트 전극층들(126)에 연결되게 워드 라인 전극들을 형성하는 단계가 이어질 수 있다.In some embodiments, forming bit line electrodes connected to the drain layers 116 and forming word line electrodes connected to the gate electrode layers 126 may follow.

전술한 제조 방법에 따르면, 반도체 제조 공정을 이용하여 리세스 게이트 구조를 가지면서도 수직 적층 구조를 갖는 강유전체 메모리 소자(100)를 경제적으로 제조할 수 있다.According to the above-described manufacturing method, the ferroelectric memory device 100 having a recessed gate structure and a vertically stacked structure can be economically manufactured using a semiconductor manufacturing process.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.The present invention has been described with reference to the embodiments shown in the drawings, but these are merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true scope of technical protection of the present invention should be determined by the technical spirit of the attached patent claims.

50, 100: 강유전체 메모리 소자
52, 102: 기판
104: 층간 절연층
106: 희생층
112: 반도체 채널층
56, 120: 게이트 절연층
55, 122: 내부 전극층
60, 126: 게이트 전극층50, 100: Ferroelectric memory device
52, 102: substrate
104: Interlayer insulation layer
106: Victim Layer
112: semiconductor channel layer
56, 120: Gate insulating layer
55, 122: internal electrode layer
60, 126: Gate electrode layer

Claims (12)

기판;
상기 기판 상에 복수의 수평홀들을 각각 사이에 두고 적층되며 적어도 하나의 수직 홀이 형성된 복수의 층간 절연층들;
상기 적어도 하나의 수직 홀 내벽 상에 상기 복수의 수평홀들 부분에서 상기 적어도 하나의 수직 홀의 중심 방향으로 리세스 부분을 갖도록 형성된 반도체 채널층;
상기 적어도 하나의 수직 홀 내부를 채우는 매립 절연층;
상기 복수의 수평 홀들을 통해서 상기 반도체 채널층의 상기 리세스 부분 상에 형성된 게이트 절연층;
상기 복수의 수평 홀들을 통해서 상기 반도체 채널층의 상기 리세스 부분들의 상기 게이트 절연층 상에 형성된 복수의 내부 전극층들;
상기 복수의 수평 홀들의 내벽 및 상기 복수의 내부 전극층들 상에 형성된 강유전체층; 및
상기 복수의 수평 홀들을 통해서, 상기 강유전체층 상에 형성된 북수의 게이트 전극층들을 포함하는
강유전체 메모리 소자.Board;
a plurality of interlayer insulating layers stacked on the substrate with a plurality of horizontal holes therebetween, each having at least one vertical hole;
a semiconductor channel layer formed on an inner wall of the at least one vertical hole to have a recess portion in a portion of the plurality of horizontal holes toward the center of the at least one vertical hole;
a buried insulating layer filling the interior of the at least one vertical hole;
a gate insulating layer formed on the recessed portion of the semiconductor channel layer through the plurality of horizontal holes;
a plurality of internal electrode layers formed on the gate insulating layer in the recess portions of the semiconductor channel layer through the plurality of horizontal holes;
a ferroelectric layer formed on inner walls of the plurality of horizontal holes and the plurality of internal electrode layers; and
Through the plurality of horizontal holes, comprising a number of gate electrode layers formed on the ferroelectric layer.
Ferroelectric memory device. 제 1 항에 있어서,
상기 적어도 하나의 수직 홀은 어레이 배열된 복수의 수직 홀들을 포함하고,
복수의 수직 홀들 사이로 신장되게 형성된 슬릿 패턴을 더 포함하는,
강유전체 메모리 소자.According to claim 1,
The at least one vertical hole includes a plurality of vertical holes arranged in an array,
Further comprising a slit pattern formed to extend between a plurality of vertical holes,
Ferroelectric memory device. 제 1 항에 있어서,
상기 복수의 내부 전극층들은 상기 복수의 수평 홀들을 통해서 상기 반도체 채널층의 상기 리세스 부분들을 채우도록 상기 게이트 절연층 상에 형성된,
강유전체 메모리 소자.According to claim 1,
The plurality of internal electrode layers are formed on the gate insulating layer to fill the recessed portions of the semiconductor channel layer through the plurality of horizontal holes,
Ferroelectric memory device. 제 1 항에 있어서,
상기 매립 절연층 상에 상기 반도체 채널층과 연결되게 형성된 드레인층을 더 포함하는,
강유전체 메모리 소자.According to claim 1,
Further comprising a drain layer formed on the buried insulating layer to be connected to the semiconductor channel layer,
Ferroelectric memory device. 제 1 항에 있어서,
상기 복수의 게이트 전극층들은 상기 복수의 수평 홀들을 매립하도록 상기 강유전체층 상에 형성되는,
강유전체 메모리 소자.According to claim 1,
The plurality of gate electrode layers are formed on the ferroelectric layer to fill the plurality of horizontal holes,
Ferroelectric memory device. 제 1 항에 있어서,
상기 게이트 절연층과 상기 복수의 내부 전극층들의 사이 및 상기 게이트 절연층과 강유전체층의 사이에 개재된 고유전율층을 더 포함하는, 강유전체 메모리 소자.According to claim 1,
A ferroelectric memory device further comprising a high dielectric constant layer interposed between the gate insulating layer and the plurality of internal electrode layers and between the gate insulating layer and the ferroelectric layer. 기판 상에, 복수의 층간 절연층들 및 복수의 희생층들을 교대로 형성하는 단계;
상기 복수의 층간 절연층들 및 복수의 희생층들을 관통하는 적어도 하나의 수직 홀을 형성하는 단계;
상기 적어도 하나의 수직 홀을 통해서 상기 복수의 층간 절연층들을 부분적으로 식각하여, 상기 적어도 하나의 수직 홀의 상기 복수의 층간 절연층들과 접하는 제 1 부분에서 직경이 상기 복수의 희생층들과 접하는 제 2 부분에서 직경보다 크게 하는 단계;
상기 적어도 하나의 수직 홀의 내벽 상에 상기 제 2 부분에서 상기 적어도 하나의 수직 홀의 중심 방향으로 리세스 부분들을 갖도록 반도체 채널층을 형성하는 단계;
상기 적어도 하나의 수직 홀 내부를 매립 절연층으로 채우는 단계;
상기 복수의 희생층들을 제거하여, 상기 복수의 층간 절연층들 사이에 복수의 수평 홀들을 형성하는 단계;
상기 복수의 수평 홀들을 통해서 상기 반도체 채널층의 상기 리세스 부분 상에 게이트 절연층을 형성하는 단계;
상기 복수의 수평 홀들을 통해서 상기 반도체 채널층의 상기 리세스 부분들의 상기 게이트 절연층 상에 복수의 내부 전극층들을 형성하는 단계;
상기 복수의 수평 홀들의 내벽 및 상기 복수의 내부 전극층들 상에 강유전체층을 형성하는 단계; 및
상기 복수의 수평 홀들을 통해서, 상기 강유전체층 상에 복수의 게이트 전극층들을 형성하는 단계를 포함하는,
강유전체 메모리 소자의 제조 방법.Alternatingly forming a plurality of interlayer insulating layers and a plurality of sacrificial layers on a substrate;
forming at least one vertical hole penetrating the plurality of interlayer insulating layers and the plurality of sacrificial layers;
The plurality of interlayer insulating layers are partially etched through the at least one vertical hole, so that a first portion of the at least one vertical hole in contact with the plurality of interlayer insulating layers has a diameter in contact with the plurality of sacrificial layers. larger than diameter in 2 parts;
forming a semiconductor channel layer on an inner wall of the at least one vertical hole to have recessed portions in the second portion toward the center of the at least one vertical hole;
filling the interior of the at least one vertical hole with a buried insulating layer;
removing the plurality of sacrificial layers to form a plurality of horizontal holes between the plurality of interlayer insulating layers;
forming a gate insulating layer on the recess portion of the semiconductor channel layer through the plurality of horizontal holes;
forming a plurality of internal electrode layers on the gate insulating layer in the recess portions of the semiconductor channel layer through the plurality of horizontal holes;
forming a ferroelectric layer on inner walls of the plurality of horizontal holes and the plurality of internal electrode layers; and
Comprising forming a plurality of gate electrode layers on the ferroelectric layer through the plurality of horizontal holes,
Method for manufacturing ferroelectric memory devices. 제 7 항에 있어서,
상기 적어도 하나의 수직 홀은 어레이 배열된 복수의 수직 홀들을 포함하고,
상기 복수의 희생층들을 제거하기 전에, 상기 복수의 층간 절연층들 및 상기 복수의 희생층들을 패터닝하여 복수의 수직 홀들 사이로 신장되게 슬릿 패턴을 형성하는 단계를 더 포함하는,
강유전체 메모리 소자의 제조 방법.According to claim 7,
The at least one vertical hole includes a plurality of vertical holes arranged in an array,
Before removing the plurality of sacrificial layers, further comprising forming a slit pattern extending between the plurality of vertical holes by patterning the plurality of interlayer insulating layers and the plurality of sacrificial layers.
Method for manufacturing ferroelectric memory devices. 제 7 항에 있어서,
상기 내부 전극층은 상기 복수의 수평 홀들을 통해서 상기 반도체 채널층의 상기 리세스 부분들을 채우도록 상기 게이트 절연층 상에 형성되는,
강유전체 메모리 소자의 제조 방법.According to claim 7,
The internal electrode layer is formed on the gate insulating layer to fill the recessed portions of the semiconductor channel layer through the plurality of horizontal holes,
Method for manufacturing ferroelectric memory devices. 제 9 항에 있어서,
상기 내부 전극층을 형성하는 단계는, 상기 복수의 수평 홀들을 통해서 상기 게이트 절연층 상에 도전층을 형성하는 단계와, 상기 반도체 채널층의 상기 리세스 부분들 외측의 상기 도전층을 식각하는 단계를 포함하는,
강유전체 메모리 소자의 제조 방법.According to clause 9,
Forming the internal electrode layer includes forming a conductive layer on the gate insulating layer through the plurality of horizontal holes, and etching the conductive layer outside the recess portions of the semiconductor channel layer. containing,
Method for manufacturing ferroelectric memory devices. 제 7 항에 있어서,
상기 매립 절연층으로 채우는 단계 후, 상기 매립 절연층 상에 상기 반도체 채널층과 연결되게 드레인층을 형성하는 단계를 더 포함하는,
강유전체 메모리 소자의 제조 방법.According to claim 7,
After filling with the buried insulating layer, forming a drain layer on the buried insulating layer to be connected to the semiconductor channel layer,
Method for manufacturing ferroelectric memory devices. 제 7 항에 있어서,
상기 복수의 게이트 전극층들은 상기 복수의 수평 홀들을 매립하도록 상기 강유전체층 상에 형성되는,
강유전체 메모리 소자의 제조 방법.
According to claim 7,
The plurality of gate electrode layers are formed on the ferroelectric layer to fill the plurality of horizontal holes,
Method for manufacturing ferroelectric memory devices.
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