KR102597811B1 - 매크로 소자로부터의 거리 정보를 고려하여 반도체 소자를 배치하는 방법 - Google Patents
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Abstract
본 개시의 일 실시예에 따라 컴퓨팅 장치에 의해 수행되는, 반도체 소자를 배치하는 방법이 개시된다. 상기 방법은, 복수의 제 1 타입의 반도체 소자들 각각에 대하여, 제 2 타입의 반도체 소자로부터 떨어진 거리 정보를 획득하는 단계; 및 상기 제 1 타입의 반도체 소자들 각각에 대하여 획득된 거리 정보에 기초하여, 상기 복수의 제 1 타입의 반도체 소자들에 대하여 클러스터링(Clustering)을 수행하는 단계를 포함할 수 있다.
Description
본 발명은 반도체 소자를 배치하는 방법에 관한 것으로, 보다 구체적으로 거리 정보를 이용하여 반도체 소자를 배치하는 기술에 관한 것이다.
본 연구는 과학기술정보통신부 및 정보통신산업진흥원의 민간 지능정보서비스 확산 사업의 일환으로 수행하였다 (A0903-21-1021, AI 기반 반도체 설계 자동화 시스템 개발).
기술 발전에도 불구하고, 하이테크 산업의 집약체라고 볼 수 있는 반도체의 논리적 설계는 대체로 룰(rule) 기반의 소프트웨어를 이용하여 엔지니어(engineer)가 직접 수행하고 있는 것이 현실이다. 따라서, 반도체의 논리적 설계는 엔지니어의 경험을 기반으로 수행될 수 밖에 없고, 엔지니어의 숙련도에 따라 설계 속도가 천차만별로 달라질 수 밖에 없다. 또한, 엔지니어가 수십 내지 수백만 개의 반도체 소자들의 연결 관계를 염두하며 효율적인 배치를 하는 것은 현실적으로 매우 어려울 수 밖에 없다. 즉, 현재 반도체 설계 과정은 엔지니어의 경험 및 직관에 의존적이기 때문에, 일관된 설계 품질을 유지하기가 어렵고, 설계를 위해 투자되어야 하는 시간 및 금전적 비용이 상당히 소요될 수 밖에 없다.
또한, 배치된 수십 내지 수백만 개의 반도체 소자들에 대하여 수행되는 평가 역시 높은 복잡도를 가지고 있다. 수십 내지 수백만 개의 반도체 소자들의 각각의 배치에 대하여 평가를 수행에는 많은 시간이 소요되기 때문에 연산의 복잡도를 감소시킬 수 있는 반도체 소자 배치 평가 방법에 대한 연구가 필요하다.
대한민국 제10-0296183호(2001.10.22.)는 반도체 집적 회로의 설계 방법에 관하여 개시한다.
본 개시는 반도체 소자들에 대한 거리 정보를 고려하여, 클러스터링을 수행하고, 클러스터링을 통해 배치되는 반도체 소자의 개수를 줄여 문제 복잡도를 감소시킬 수 있는 반도체 소자를 배치하는 방법을 제공하려는 것을 목적으로 한다.
한편, 본 개시가 이루고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 이하에서 설명할 내용으로부터 통상의 기술자에게 자명한 범위 내에서 다양한 기술적 과제가 포함될 수 있다.
전술한 바와 같은 과제를 실현하기 위한 본 개시의 일 실시예에 따라 컴퓨팅 장치에 의해 수행되는 반도체 소자를 배치하는 방법이 개시된다. 상기 방법은, 복수의 제 1 타입의 반도체 소자들 각각에 대하여, 제 2 타입의 반도체 소자로부터 떨어진 거리 정보를 획득하는 단계; 및 상기 제 1 타입의 반도체 소자들 각각에 대하여 획득된 거리 정보에 기초하여, 상기 복수의 제 1 타입의 반도체 소자들에 대하여 클러스터링(Clustering)을 수행하는 단계를 포함할 수 있다.
일 실시예에서, 상기 복수의 제 1 타입의 반도체 소자들은, 복수의 스탠다드(Standard) 소자들을 포함하고, 상기 제 2 타입의 반도체 소자는, 매크로(Macro) 소자를 포함하고, 상기 복수의 스탠다드 소자들과 상기 매크로 소자는 소자의 크기를 기준으로 구분될 수 있다.
일 실시예에서, 상기 복수의 제 1 타입의 반도체 소자들 각각에 대하여, 제 2 타입의 반도체 소자로부터 떨어진 거리 정보를 획득하는 단계는, 상기 복수의 제 1 타입의 반도체 소자들과 상기 제 2 타입의 반도체 소자 사이의 계층적 연결 관계 정보를 획득하는 단계; 및 상기 획득된 계층적 연결 관계 정보에 기초하여, 상기 복수의 제 1 타입의 반도체 소자들 각각과 상기 제 2 타입의 반도체 소자 사이의 거리 정보를 획득하는 단계를 포함할 수 있다.
일 실시예에서, 상기 복수의 제 1 타입의 반도체 소자들 각각과 상기 제 2 타입의 반도체 소자 사이의 거리 정보는, 상기 복수의 제 1 타입의 반도체 소자들 각각과 상기 제 2 타입의 반도체 소자 사이의 계층적 연결 깊이(depth)에 기초하여 산출될 수 있다.
일 실시예에서, 상기 복수의 제 1 타입의 반도체 소자들 각각과 상기 제 2 타입의 반도체 소자 사이의 계층적 연결 깊이(depth)는, 상기 복수의 제 1 타입의 반도체 소자들과 상기 제 2 타입의 반도체 소자 사이의 계층적 연결 관계 정보를 나타내는 계층적 트리 구조에서, 상기 제 2 타입의 반도체 소자로부터 상기 복수의 제 1 타입의 반도체 소자들 각각에 도달하기 위해 필요한 홉핑(hopping)의 개수에 기초하여 결정될 수 있다.
일 실시예에서, 상기 복수의 제 1 타입의 반도체 소자들에 대하여 클러스터링(clustering)을 수행하는 단계는, 상기 제 1 타입의 반도체 소자들 각각에 대하여 획득된 거리 정보에 기초하여, 상기 복수의 제 1 타입의 반도체 소자들에 대하여 서로 상이한 방식의 클러스터링들을 수행하는 단계를 포함할 수 있다.
일 실시예에서, 상기 복수의 제 1 타입의 반도체 소자들에 대하여 서로 상이한 방식의 클러스터링들을 수행하는 단계는, 상기 복수의 제 1 타입의 반도체 소자들 각각에 대하여 획득된 거리 정보를 임계치와 비교하는 단계; 상기 임계치 이하의 거리 정보를 갖는 제 1 타입의 반도체 소자들에 대하여, 제 1 방식의 클러스터링을 수행하는 단계; 및 상기 임계치를 초과하는 거리 정보를 갖는 제 1 타입의 반도체 소자들에 대하여, 제 2 방식의 클러스터링을 수행하는 단계를 포함할 수 있다.
일 실시예에서, 상기 제 1 방식의 클러스터링을 수행하는 단계는, 상기 거리 정보의 기준이 되는 상기 제 2 타입의 반도체 소자와 연관하여, 상기 임계치 이하의 거리 정보를 갖는 제 1 타입의 반도체 소자들을 동일한 클러스터(Cluster)에 포함시키는 단계를 포함할 수 있다.
일 실시예에서, 상기 제 1 방식의 클러스터링을 수행하는 단계는, 복수의 제 2 타입의 반도체 소자들 중 하나의 제 2 타입의 반도체 소자를 기준으로 하는 거리 정보 및 상기 임계치에 기초하여, 상기 하나의 제 2 타입의 반도체 소자와 연관된 제 1-1 클러스터를 생성하는 단계; 및 상기 복수의 제 2 타입의 반도체 소자들 중 다른 하나의 제 2 타입의 반도체 소자를 기준으로 하는 거리 정보 및 상기 임계치에 기초하여, 상기 다른 하나의 제 2 타입의 반도체 소자와 연관된 제 1-2 클러스터를 생성하는 단계를 포함할 수 있다.
일 실시예에서, 상기 제 1-1 클러스터는, 계층적 트리 구조에서, 상기 하나의 제 2 타입의 반도체 소자로부터 임계 개수 이하의 홉핑(hopping)으로 도달할 수 있는 제 1 타입의 반도체 소자들을 포함할 수 있다.
일 실시예에서, 상기 제 1-2 클러스터는, 상기 계층적 트리 구조에서, 상기 다른 하나의 제 2 타입의 반도체 소자로부터 임계 개수 이하의 홉핑으로 도달할 수 있는 제 1 타입의 반도체 소자들을 포함할 수 있다.
일 실시예에서, 상기 제 2 방식의 클러스터링을 수행하는 단계는, 상기 임계치를 초과하는 거리 정보를 갖는 제 1 타입의 반도체 소자들 사이의 연결 관계를 하이퍼그래프(Hypergraph)로 표현하는 단계; 및 상기 하이퍼그래프에 기초하여 상기 제 2 방식의 클러스터링을 수행하는 단계를 포함할 수 있다.
일 실시예에서, 상기 하이퍼그래프는 넷리스트(Netlist)에 기초하고, 상기 하이퍼그래프에 기초하여 상기 제 2 방식의 클러스터링을 수행하는 단계는, 상기 하이퍼그래프 상에서 분할(Partitioning)을 통해 둘 이상의 클러스터들을 생성하는 단계를 포함할 수 있다.
일 실시예에서, 상기 하이퍼그래프 상에서 분할을 통해 둘 이상의 클러스터들을 생성하는 단계는, 상기 하이퍼그래프의 제 1 분할 영역에 포함된 제 1 타입의 반도체 소자들을 포함하는 제 2-1 클러스터를 생성하는 단계; 및 상기 하이퍼그래프의 제 2 분할 영역에 포함된 제 1 타입의 반도체 소자들을 포함하는 제 2-2 클러스터를 생성하는 단계를 포함할 수 있다.
일 실시예에서, 상기 방법은, 상기 클러스터링에 의해 생성된 클러스터에 기초하여, 상기 반도체 소자의 배치를 평가하는 단계를 더 포함할 수 있다.
일 실시예에서, 상기 반도체 소자의 배치를 평가하는 단계는, 배치될 클러스터를 획득하는 단계; 및 상기 배치될 클러스터, 이미 배치된 클러스터들, 및 이미 배치된 제 2 타입의 반도체 소자들 사이의 관계에 기초하여, 상기 배치될 클러스터의 배치와 관련된 보상(reward)을 산출하는 단계를 포함할 수 있다.
일 실시예에서, 상기 배치될 클러스터의 배치와 관련된 보상은, 최적화 알고리즘에 기초하는 보상 또는 강화학습에 기초하여 보상 중 적어도 하나의 보상을 포함할 수 있다.
일 실시예에서, 상기 배치될 클러스터의 배치와 관련된 보상은, 상기 배치될 클러스터 및 상기 이미 배치된 클러스터들을 각각 단일의 소자로 가정하는 것에 기초하여 산출될 수 있다.
일 실시예에서, 상기 방법은, EDA(Electronic Design Automation) 소프트웨어를 활용하여, 반도체 소자의 배치를 시뮬레이션하는 단계; 및 상기 EDA 소프트웨어를 활용하는 상기 시뮬레이션의 결과에 기초하여, 상기 클러스터링에 의해 생성된 클러스터에 대하여 분할을 수행하는 단계를 더 포함할 수 있다.
일 실시예에서, 상기 EDA 소프트웨어를 활용하는 상기 시뮬레이션의 결과에 기초하여, 상기 클러스터링에 의해 생성된 클러스터에 대하여 분할을 수행하는 단계는, 상기 시뮬레이션의 결과에 기초하여, 상기 클러스터에 포함된 소자들 사이의 추가적인 거리 정보를 획득하는 단계; 및 상기 획득된 추가적인 거리 정보에 기초하여, 상기 클러스터에 포함된 소자들을 분할하여, 둘 이상의 새로운 클러스터들을 생성하는 단계를 포함할 수 있다.
전술한 바와 같은 과제를 실현하기 위한 본 개시의 일 실시예에 따른 컴퓨팅 장치가 개시된다. 상기 장치는, 적어도 하나의 프로세서; 및 메모리를 포함하고, 상기 적어도 하나의 프로세서는, 복수의 제 1 타입의 반도체 소자들 각각에 대하여, 제 2 타입의 반도체 소자로부터 떨어진 거리 정보를 획득하고; 그리고 상기 제 1 타입의 반도체 소자들 각각에 대하여 획득된 거리 정보에 기초하여, 상기 복수의 제 1 타입의 반도체 소자들에 대하여 클러스터링(Clustering)을 수행하도록 구성될 수 있다.
일 실시예에서, 상기 복수의 제 1 타입의 반도체 소자들은, 복수의 스탠다드(Standard) 소자들을 포함하고, 상기 제 2 타입의 반도체 소자는, 매크로(Macro) 소자를 포함하고, 상기 복수의 스탠다드 소자들과 상기 매크로 소자는 소자의 크기를 기준으로 구분될 수 있다.
일 실시예에서, 상기 적어도 하나의 프로세서는, 상기 복수의 제 1 타입의 반도체 소자들 각각에 대하여, 제 2 타입의 반도체 소자로부터 떨어진 거리 정보를 획득하고, 상기 복수의 제 1 타입의 반도체 소자들과 상기 제 2 타입의 반도체 소자 사이의 계층적 연결 관계 정보를 획득하고; 그리고 상기 획득된 계층적 연결 관계 정보에 기초하여, 상기 복수의 제 1 타입의 반도체 소자들 각각과 상기 제 2 타입의 반도체 소자 사이의 거리 정보를 획득하도록 구성될 수 있다.
일 실시예에서, 상기 복수의 제 1 타입의 반도체 소자들 각각과 상기 제 2 타입의 반도체 소자 사이의 거리 정보는, 상기 복수의 제 1 타입의 반도체 소자들 각각과 상기 제 2 타입의 반도체 소자 사이의 계층적 연결 깊이(depth)에 기초하여 산출될 수 있다.
일 실시예에서, 상기 복수의 제 1 타입의 반도체 소자들 각각과 상기 제 2 타입의 반도체 소자 사이의 계층적 연결 깊이(depth)는, 상기 복수의 제 1 타입의 반도체 소자들과 상기 제 2 타입의 반도체 소자 사이의 계층적 연결 관계 정보를 나타내는 계층적 트리 구조에서, 상기 제 2 타입의 반도체 소자로부터 상기 복수의 제 1 타입의 반도체 소자들 각각에 도달하기 위해 필요한 홉핑(hopping)의 개수에 기초하여 결정될 수 있다.
전술한 바와 같은 과제를 실현하기 위한 본 개시의 일 실시예에 따라 컴퓨터 판독가능 저장 매체에 저장된 컴퓨터 프로그램이 개시된다. 상기 컴퓨터 프로그램은 하나 이상의 프로세서에서 실행되는 경우, 상기 하나 이상의 프로세서로 하여금 반도체 소자의 배치를 평가하기 위한 이하의 동작들을 수행하도록 하며, 상기 동작들은: 반도체 소자들 간의 연결 관계를 나타내는 연결 관계 정보를 수신하는 동작; 상기 연결 관계 정보를 기초로, 미리 설정된 거리 이내에 포함된 상기 반도체 소자들에 대하여 제 1 클러스터링(Clustering)을 수행하는 동작; 및 상기 연결 관계 정보를 기초로, 미리 설정된 거리 이외에 존재하는 상기 반도체 소자들에 대하여 제 2 클러스터링(Clustering)을 수행하는 동작을 포함할 수 있다.
일 실시예에서, 상기 복수의 제 1 타입의 반도체 소자들에 대하여 클러스터링(clustering)을 수행하는 동작은, 상기 제 1 타입의 반도체 소자들 각각에 대하여 획득된 거리 정보에 기초하여, 상기 복수의 제 1 타입의 반도체 소자들에 대하여 서로 상이한 방식의 클러스터링들을 수행하는 동작을 포함할 수 있다.
일 실시예에서, 상기 복수의 제 1 타입의 반도체 소자들에 대하여 서로 상이한 방식의 클러스터링들을 수행하는 동작은, 상기 복수의 제 1 타입의 반도체 소자들 각각에 대하여 획득된 거리 정보를 임계치와 비교하는 동작; 상기 임계치 이하의 거리 정보를 갖는 제 1 타입의 반도체 소자들에 대하여, 제 1 방식의 클러스터링을 수행하는 동작; 및 상기 임계치를 초과하는 거리 정보를 갖는 제 1 타입의 반도체 소자들에 대하여, 제 2 방식의 클러스터링을 수행하는 동작을 포함할 수 있다.
일 실시예에서, 상기 제 1 방식의 클러스터링을 수행하는 동작은, 상기 거리 정보의 기준이 되는 상기 제 2 타입의 반도체 소자와 연관하여, 상기 임계치 이하의 거리 정보를 갖는 제 1 타입의 반도체 소자들을 동일한 클러스터(Cluster)에 포함시키는 동작을 포함할 수 있다.
일 실시예에서, 상기 제 1 방식의 클러스터링을 수행하는 동작은, 복수의 제 2 타입의 반도체 소자들 중 하나의 제 2 타입의 반도체 소자를 기준으로 하는 거리 정보 및 상기 임계치에 기초하여, 상기 하나의 제 2 타입의 반도체 소자와 연관된 제 1-1 클러스터를 생성하는 동작; 및 상기 복수의 제 2 타입의 반도체 소자들 중 다른 하나의 제 2 타입의 반도체 소자를 기준으로 하는 거리 정보 및 상기 임계치에 기초하여, 상기 다른 하나의 제 2 타입의 반도체 소자와 연관된 제 1-2 클러스터를 생성하는 동작을 포함할 수 있다.
일 실시예에서, 상기 제 1-1 클러스터는, 계층적 트리 구조에서, 상기 하나의 제 2 타입의 반도체 소자로부터 임계 개수 이하의 홉핑(hopping)으로 도달할 수 있는 제 1 타입의 반도체 소자들을 포함할 수 있다.
일 실시예에서, 상기 제 1-2 클러스터는, 상기 계층적 트리 구조에서, 상기 다른 하나의 제 2 타입의 반도체 소자로부터 임계 개수 이하의 홉핑으로 도달할 수 있는 제 1 타입의 반도체 소자들을 포함할 수 있다.
일 실시예에서, 상기 제 2 방식의 클러스터링을 수행하는 동작은, 상기 임계치를 초과하는 거리 정보를 갖는 제 1 타입의 반도체 소자들 사이의 연결 관계를 하이퍼그래프(Hypergraph)로 표현하는 동작; 및 상기 하이퍼그래프에 기초하여 상기 제 2 방식의 클러스터링을 수행하는 동작을 포함할 수 있다.
일 실시예에서, 상기 하이퍼그래프는 넷리스트(Netlist)에 기초하고, 상기 하이퍼그래프에 기초하여 상기 제 2 방식의 클러스터링을 수행하는 동작은, 상기 하이퍼그래프 상에서 분할(Partitioning)을 통해 둘 이상의 클러스터들을 생성하는 동작을 포함할 수 있다.
일 실시예에서, 상기 하이퍼그래프 상에서 분할을 통해 둘 이상의 클러스터들을 생성하는 동작은, 상기 하이퍼그래프의 제 1 분할 영역에 포함된 제 1 타입의 반도체 소자들을 포함하는 제 2-1 클러스터를 생성하는 동작; 및 상기 하이퍼그래프의 제 2 분할 영역에 포함된 제 1 타입의 반도체 소자들을 포함하는 제 2-2 클러스터를 생성하는 동작을 포함할 수 있다.
본 개시는 반도체 소자들에 대한 거리 정보를 고려하여, 클러스터링을 수행하고, 클러스터링을 통해 배치되는 반도체 소자의 개수를 줄여 문제 복잡도를 감소시킬 수 있다.
한편, 본 개시의 효과는 이상에서 언급한 효과들로 제한되지 않으며, 이하에서 설명할 내용으로부터 통상의 기술자에게 자명한 범위 내에서 다양한 효과들이 포함될 수 있다.
도 1은 기본적인 반도체 설계 과정을 나타낸 개념도이다.
도 2는 본 개시의 일 실시예에 따른 반도체 소자를 배치하는 위한 컴퓨팅 장치의 블록 구성도이다.
도 3은 본 개시의 일 실시예에 따른 신경망을 나타낸 개념도이다.
도 4는 본 개시의 일 실시예에 따른 반도체 소자를 배치하는 동작을 개략적으로 나타낸 도면이다.
도 5는 본 개시의 일 실시예에 따른 반도체 소자들에 대하여 클러스터링(Clustering)을 수행하는 동작을 개략적으로 나타낸 도면이다.
도 6은 본 개시의 일 실시예에 따른 강화 학습 과정을 나타낸 개념도이다.
도 7은 본 개시의 일 실시예에 따른 반도체 소자를 배치하는 방법을 나타낸 순서도이다.
도 8은 본 개시의 일 실시예에 따른 EDA 소프트웨어를 활용하는 시뮬레이션의 결과에 기초하여, 클러스터링에 의해 생성된 클러스터에 대하여 분할을 수행하는 방법을 나타낸 순서도이다.
도 9는 본 개시의 실시예들이 구현될 수 있는 예시적인 컴퓨팅 환경에 대한 간략하고 일반적인 개략도이다.
도 2는 본 개시의 일 실시예에 따른 반도체 소자를 배치하는 위한 컴퓨팅 장치의 블록 구성도이다.
도 3은 본 개시의 일 실시예에 따른 신경망을 나타낸 개념도이다.
도 4는 본 개시의 일 실시예에 따른 반도체 소자를 배치하는 동작을 개략적으로 나타낸 도면이다.
도 5는 본 개시의 일 실시예에 따른 반도체 소자들에 대하여 클러스터링(Clustering)을 수행하는 동작을 개략적으로 나타낸 도면이다.
도 6은 본 개시의 일 실시예에 따른 강화 학습 과정을 나타낸 개념도이다.
도 7은 본 개시의 일 실시예에 따른 반도체 소자를 배치하는 방법을 나타낸 순서도이다.
도 8은 본 개시의 일 실시예에 따른 EDA 소프트웨어를 활용하는 시뮬레이션의 결과에 기초하여, 클러스터링에 의해 생성된 클러스터에 대하여 분할을 수행하는 방법을 나타낸 순서도이다.
도 9는 본 개시의 실시예들이 구현될 수 있는 예시적인 컴퓨팅 환경에 대한 간략하고 일반적인 개략도이다.
다양한 실시예들이 이제 도면을 참조하여 설명된다. 본 명세서에서, 다양한 설명들이 본 개시의 이해를 제공하기 위해서 제시된다. 그러나 이러한 실시예들은 이러한 구체적인 설명 없이도 실행될 수 있음이 명백하다.
본 명세서에서 사용되는 용어 "컴포넌트", "모듈", "시스템" 등은 컴퓨터-관련 엔티티, 하드웨어, 펌웨어, 소프트웨어, 소프트웨어 및 하드웨어의 조합, 또는 소프트웨어의 실행을 지칭한다. 예를 들어, 컴포넌트는 프로세서상에서 실행되는 처리과정(procedure), 프로세서, 객체, 실행 스레드, 프로그램, 및/또는 컴퓨터일 수 있지만, 이들로 제한되는 것은 아니다. 예를 들어, 컴퓨팅 장치에서 실행되는 애플리케이션 및 컴퓨팅 장치 모두 컴포넌트일 수 있다. 하나 이상의 컴포넌트는 프로세서 및/또는 실행 스레드 내에 상주할 수 있다. 일 컴포넌트는 하나의 컴퓨터 내에 로컬화 될 수 있다. 일 컴포넌트는 2개 이상의 컴퓨터들 사이에 분배될 수 있다. 또한, 이러한 컴포넌트들은 그 내부에 저장된 다양한 데이터 구조들을 갖는 다양한 컴퓨터 판독가능한 매체로부터 실행할 수 있다. 컴포넌트들은 예를 들어 하나 이상의 데이터 패킷들을 갖는 신호(예를 들면, 로컬 시스템, 분산 시스템에서 다른 컴포넌트와 상호작용하는 하나의 컴포넌트로부터의 데이터 및/또는 신호를 통해 다른 시스템과 인터넷과 같은 네트워크를 통해 전송되는 데이터)에 따라 로컬 및/또는 원격 처리들을 통해 통신할 수 있다.
더불어, 용어 "또는"은 배타적 "또는"이 아니라 내포적 "또는"을 의미하는 것으로 의도된다. 즉, 달리 특정되지 않거나 문맥상 명확하지 않은 경우에, "X는 A 또는 B를 이용한다"는 자연적인 내포적 치환 중 하나를 의미하는 것으로 의도된다. 즉, X가 A를 이용하거나; X가 B를 이용하거나; 또는 X가 A 및 B 모두를 이용하는 경우, "X는 A 또는 B를 이용한다"가 이들 경우들 어느 것으로도 적용될 수 있다. 또한, 본 명세서에 사용된 "및/또는"이라는 용어는 열거된 관련 아이템들 중 하나 이상의 아이템의 가능한 모든 조합을 지칭하고 포함하는 것으로 이해되어야 한다.
또한, "포함한다" 및/또는 "포함하는"이라는 용어는, 해당 특징 및/또는 구성요소가 존재함을 의미하는 것으로 이해되어야 한다. 다만, "포함한다" 및/또는 "포함하는"이라는 용어는, 하나 이상의 다른 특징, 구성요소 및/또는 이들의 그룹의 존재 또는 추가를 배제하지 않는 것으로 이해되어야 한다. 또한, 달리 특정되지 않거나 단수 형태를 지시하는 것으로 문맥상 명확하지 않은 경우에, 본 명세서와 청구범위에서 단수는 일반적으로 "하나 또는 그 이상"을 의미하는 것으로 해석되어야 한다.
그리고, "A 또는 B 중 적어도 하나"이라는 용어는, "A만을 포함하는 경우", "B 만을 포함하는 경우", "A와 B의 구성으로 조합된 경우"를 의미하는 것으로 해석되어야 한다.
당업자들은 추가적으로 여기서 개시된 실시예들과 관련되어 설명된 다양한 예시적 논리적 블록들, 구성들, 모듈들, 회로들, 수단들, 로직들, 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 양쪽 모두의 조합들로 구현될 수 있음을 인식해야 한다. 하드웨어 및 소프트웨어의 상호교환성을 명백하게 예시하기 위해, 다양한 예시적 컴포넌트들, 블록들, 구성들, 수단들, 로직들, 모듈들, 회로들, 및 단계들은 그들의 기능성 측면에서 일반적으로 위에서 설명되었다. 그러한 기능성이 하드웨어로 또는 소프트웨어로서 구현되는지 여부는 전반적인 시스템에 부과된 특정 어플리케이션(application) 및 설계 제한들에 달려 있다. 숙련된 기술자들은 각각의 특정 어플리케이션들을 위해 다양한 방법들로 설명된 기능성을 구현할 수 있다. 다만, 그러한 구현의 결정들이 본 개시내용의 영역을 벗어나게 하는 것으로 해석되어서는 안된다.
제시된 실시예들에 대한 설명은 본 개시의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 이용하거나 또는 실시할 수 있도록 제공된다. 이러한 실시예들에 대한 다양한 변형들은 본 개시의 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다. 여기에 정의된 일반적인 원리들은 본 개시의 범위를 벗어남이 없이 다른 실시예들에 적용될 수 있다. 그리하여, 본 발명은 여기에 제시된 실시예 들로 한정되는 것이 아니다. 본 발명은 여기에 제시된 원리들 및 신규한 특징들과 일관되는 최광의의 범위에서 해석되어야 할 것이다.
본 개시에서 네트워크 함수와 인공 신경망 및 뉴럴 네트워크(neural network)는 상호교환가능하게 사용될 수 있다.
도 1은 기본적인 반도체 설계 과정을 나타낸 도면이다.
본 개시의 일 실시예에 따르면, 반도체의 설계를 위해서는 반도체 소자들의 특성과 소자들 간의 연결 관계를 정의하는 넷리스트(netlist) 정보가 필요하다. 넷리스트 정보에서 반도체 소자들은 상대적으로 크기가 큰 매크로 셀(macro cell)과 상대적으로 크기가 작은 스탠다드 셀(standard cell)로 구분된다. 매크로 셀은 크기에 대한 별도의 규격이 없으며, 수백만 개의 트랜지스터로 구성되기도 하여 보통 스탠다드 셀보다 크기가 큰 것이 특징이다. 예를 들어, 매크로 셀에는 SRAM 또는 CPU Core 등이 포함된다. 스탠다드 셀은 하나 이상의 트랜지스터로 구성된, 기본적인 기능을 하는 작은 단위의 소자를 말한다. 스탠다드 셀은 간단한 논리 연산(e.g. AND, OR, XOR) 또는 플립 플롭 같은 저장 기능을 제공하며, 2비트 전가산기 또는 다중 D입력 플립 플롭 같은 좀 더 복잡한 기능을 제공하기도 한다. 스탠다드 셀은 매크로 셀과는 달리 크기에 대한 규격이 정해져 있다.
넷리스트 정보는 반도체 소자들의 연결성을 나타내는 넷(net)에 대한 집합으로 볼 수 있다. 넷리스트 정보는 일반적으로 수백 개의 매크로 셀과 수십만 내지 수백만 개의 스탠다드 셀의 속성 및 연결 관계를 하이퍼그래프(hypergraph) 구조의 데이터로 나타낸다. 하이퍼그래프는 하나의 엣지(edge)가 두 개의 노드(node)에 대한 연결 관계를 나타내는 보편적 그래프(ordinary graph)와는 달리, 하나의 엣지가 복수의 노드들에 대한 연결 관계를 표현할 수 있는 그래프이다. 넷(net)은 각 반도체 소자가 어떤 반도체 소자로부터 전기신호를 받고 어떤 소자로 전기신호를 보내는지 나타낸다.
도 1을 참조하면, 반도체를 설계하기 위한 과정은 3가지 단계로 구분될 수 있다. 먼저, 비어있는 캔버스(canvas)에 상대적으로 크기가 큰 소자인 매크로 셀이 배치되는 플로어플랜(Floorplan) 단계(11)가 수행된다. 다음으로, 캔버스의 매크로 셀을 배치하고 남은 공간에 스탠다드 셀이 배치되는 배치(placement) 단계(12)가 수행된다. 마지막으로, 와이어(wire)를 통해 캔버스에 배치된 매크로 셀과 스탠다드 셀이 물리적으로 연결 라우팅(routing) 단계(13)가 수행된다.
상술한 바와 같은 과정을 통해 좋은 설계가 이루어졌는지는 PPA라고 불리는 메트릭(metric)을 통해 평가된다. PPA는 전력(power), 성능(performance), 및 영역(area)을 나타낸다. PPA에 따라, 반도체 설계는 낮은 전력 소모와 높은 성능을 보이면서도 작은 영역, 즉 높은 집적도로 낮은 생산 단가를 갖는 것을 목표로 한다. 이러한 목표에 따라 PPA를 최적화하기 위해서는, 반도체 소자들을 연결하는 와이어의 길이를 줄여야 한다. 소자들을 연결하는 와이어의 길이가 짧아지면, 전기신호의 도달이 빨라질 수 있다. 그리고 전기 신호의 도달이 빨라지면, 반도체의 성능이 올라갈 수 밖에 없다. 또한, 짧은 시간 안에 전기 신호를 전달함으로써, 전력 사용이 줄어들게 된다. 아울러, 전반적인 와이어의 사용이 줄어들면, 집적도가 올라가며 소자들이 차지하는 영역이 작아질 수 밖에 없다.
상술한 관점에 따르면, 좋은 설계를 위해서 단순히 모든 소자들을 가깝게 배치하는 것이 고려될 수 있다. 그러나 캔버스마다 와이어를 할당할 수 있는 자원을 나타내는 라우팅 리소스(routing resource)가 한정적이기 때문에, 단순히 모든 소자들을 가깝게 배치하는 것은 현실적으로 불가능하다. 예를 들어, 2개의 소자들을 연결하기 위한 와이어가 지나가는 길목에 다른 와이어가 이미 존재하는 경우, 2개의 소자들을 연결하기 위한 와이어는 다른 와이어를 우회하여 다른 캔버스 영역을 거쳐 배치될 수 밖에 없다. 이러한 경우, 와이어가 우회 배치되면서 와이어의 길이가 길어질 수 밖에 없고, 후속 소자들의 연결을 위한 와이어의 배치에 영향을 줄 수 밖에 없다. 즉, 캔버스의 영역마다 물리적으로 와이어를 할당할 수 있는 자원인 라우팅 리소스가 한정적이기 때문에, 라우팅 리소스를 고려하지 않고 소자들이 배치되는 경우, 설계 결과가 나빠질 수 밖에 없다.
따라서, 좋은 설계를 위해서는, 상대적으로 크기가 크고 연결성이 많은 매크로 셀을 배치하는 플로어플랜 단계(11)에서부터 스탠다드 셀을 포함한 전반적인 연결성을 고려하는 것이 중요하다. 현재 플로어플랜 단계(11)는 주로 엔지니어의 수작업을 통해 이루어지고 있다. 예를 들어, 플로어플랜 단계(11)에서는 엔지니어의 직관으로 매크로 셀이 배치된다. 엔지니어는 주로 캔버스의 가장자리에 매크로 셀을 배치하여 가운데 공간은 스탠다드 셀의 배치를 위해 남겨두는 경우가 많다. 매크로 셀이 배치되고 나면, 엔지니어는 기존 룰 기반의 툴(tool)이 제공하는 기능을 이용하여 스탠다드 셀을 배치하게 된다. 즉, 현재 반도체의 논리적 설계 과정은 엔지니어의 경험에 상당 부분 의존하여 수행되고 있다. 이러한 방식은 실질적으로 수십 내지 수백 만 개에 이르는 소자들의 연결관계를 염두하여 배치하는 것은 현실적으로 매우 어렵기 때문에, 엔지니어의 숙련도에 따라 업무 수행속도나 결과물의 품질이 달라질 수 밖에 없는 문제가 있다. 아울러, 플로어플랜 단계(11)에 뒤이은 설계 과정(12, 13)이 며칠 이상의 시간이 소요되는 경우가 더러 있고, 최종 설계 결과의 품질이 좋지 않을 때는 플로어플랜 단계(11)부터 뒤이은 과정(12, 13)을 다시 수행해야 한다. 이러한 사이클을 몇 번씩이나 반복하는 것은 비용적으로 굉장히 소모적일 수 밖에 없다. 따라서, 반도체의 논리적 설계 단계에서부터 빠르고 정확한 설계가 수행됨과 동시에 설계 품질의 편차를 줄일 수 있는 방법이 필요할 수 밖에 없다.
한편, 기존의 플로어플랜 단계(11)의 결과는 ICC2와 같은 전용 EDA(Electronic Design Automation) 툴을 사용하여 측정된다. 플로어플랜 단계(11) 이후의 배치 결과를 평가하는 과정에서 수십 내지 수백 만 개에 이르는 소자들의 연결관계를 염두하여 배치를 평가하고, 새로운 배치마다 모든 계산을 수행해야 하기 때문에 많은 시간이 소요된다. 따라서, 반도체 소자의 배치를 평가하는 과정을 간소화함과 동시에 문제 복잡도를 감소할 수 있는 방법이 필요할 수 밖에 없다.
도 2는 본 개시의 일 실시예에 따른 반도체 소자를 배치하는 위한 컴퓨팅 장치의 블록 구성도이다.
도 2에 도시된 컴퓨팅 장치(100)의 구성은 간략화하여 나타낸 예시일 뿐이다. 본 개시의 일 실시예에서 컴퓨팅 장치(100)는 컴퓨팅 장치(100)의 컴퓨팅 환경을 수행하기 위한 다른 구성들이 포함될 수 있고, 개시된 구성들 중 일부만이 컴퓨팅 장치(100)를 구성할 수도 있다.
컴퓨팅 장치(100)는 프로세서(110), 메모리(130), 네트워크부(150)를 포함할 수 있다.
프로세서(110)는 하나 이상의 코어로 구성될 수 있으며, 컴퓨팅 장치의 중앙 처리 장치(CPU: central processing unit), 범용 그래픽 처리 장치 (GPGPU: general purpose graphics processing unit), 텐서 처리 장치(TPU: tensor processing unit) 등의 데이터 분석, 딥러닝을 위한 프로세서를 포함할 수 있다. 프로세서(110)는 메모리(130)에 저장된 컴퓨터 프로그램을 판독하여 본 개시의 일 실시예에 따른 기계 학습을 위한 데이터 처리를 수행할 수 있다. 본 개시의 일실시예에 따라 프로세서(110)는 신경망의 학습을 위한 연산을 수행할 수 있다. 프로세서(110)는 딥러닝(DL: deep learning)에서 학습을 위한 입력 데이터의 처리, 입력 데이터에서의 피처 추출, 오차 계산, 역전파(backpropagation)를 이용한 신경망의 가중치 업데이트 등의 신경망의 학습을 위한 계산을 수행할 수 있다. 프로세서(110)의 CPU, GPGPU, 및 TPU 중 적어도 하나가 네트워크 함수의 학습을 처리할 수 있다. 예를 들어, CPU 와 GPGPU가 함께 네트워크 함수의 학습, 네트워크 함수를 이용한 데이터 분류를 처리할 수 있다. 또한, 본 개시의 일 실시예에서 복수의 컴퓨팅 장치의 프로세서를 함께 사용하여 네트워크 함수의 학습, 네트워크 함수를 이용한 데이터 분류를 처리할 수 있다. 또한, 본 개시의 일 실시예에 따른 컴퓨팅 장치에서 수행되는 컴퓨터 프로그램은 CPU, GPGPU 또는 TPU 실행가능 프로그램일 수 있다.
본 개시의 일 실시예에 따르면, 메모리(130)는 프로세서(110)가 생성하거나 결정한 임의의 형태의 정보 및 네트워크부(150)가 수신한 임의의 형태의 정보를 저장할 수 있다.
본 개시의 일 실시예에 따르면, 메모리(130)는 플래시 메모리 타입(flash memory type), 하드디스크 타입(hard disk type), 멀티미디어 카드 마이크로 타입(multimedia card micro type), 카드 타입의 메모리(예를 들어 SD 또는 XD 메모리 등), 램(Random Access Memory, RAM), SRAM(Static Random Access Memory), 롬(Read-Only Memory, ROM), EEPROM(Electrically Erasable Programmable Read-Only Memory), PROM(Programmable Read-Only Memory), 자기 메모리, 자기 디스크, 광디스크 중 적어도 하나의 타입의 저장매체를 포함할 수 있다. 컴퓨팅 장치(100)는 인터넷(internet) 상에서 상기 메모리(130)의 저장 기능을 수행하는 웹 스토리지(web storage)와 관련되어 동작할 수도 있다. 전술한 메모리에 대한 기재는 예시일 뿐, 본 개시는 이에 제한되지 않는다.
본 개시의 일 실시예에 따른 네트워크부(150)는 임의의 형태의 공지된 유무선 통신 시스템을 사용할 수 있다.
네트워크부(150)는 반도체 소자의 배치를 평가하기 위한 정보를 외부 시스템으로부터 수신할 수 있다. 예를 들어, 네트워크부(150)는 반도체 소자들 간의 연결 관계를 나타내는 연결 정보를 반도체 관련 데이터베이스로부터 수신할 수 있다. 이때, 데이터베이스로부터 수신되는 연결 정보는, 신경망 모델의 학습용 데이터 또는 추론용 데이터일 수 있다. 연결 정보는 상술한 예시의 정보들을 포함할 수 있으나, 상술한 예시에 제한되지 않고, 당업자가 이해할 수 있는 범위 내에서 다양하게 구성될 수 있다.
또한, 네트워크부(150)는 프로세서(110)에 의해 처리된 정보, 사용자 인터페이스 등을 타 단말과의 통신을 통해 송수신할 수 있다. 예를 들어, 네트워크부(150)는 프로세서(110)에 의해 생성된 사용자 인터페이스를 클라이언트(e.g. 사용자 단말)로 제공할 수 있다. 또한, 네트워크부(150)는 클라이언트로 인가된 사용자의 외부 입력을 수신하여 프로세서(110)로 전달할 수 있다. 이때, 프로세서(110)는 네트워크부(150)로부터 전달받은 사용자의 외부 입력을 기초로 사용자 인터페이스를 통해 제공되는 정보의 출력, 수정, 변경, 추가 등의 동작을 처리할 수 있다.
한편, 본 개시의 일 실시예에 따른 컴퓨팅 장치(100)는 클라이언트와 통신을 통해 정보를 송수신하는 컴퓨팅 시스템으로서 서버를 포함할 수 있다. 이때, 클라이언트는 서버에 엑세스(access)할 수 있는 임의의 형태의 단말일 수 있다. 예를 들어, 서버인 컴퓨팅 장치(100)는 외부 데이터베이스로부터 반도체 소자의 배치를 평가하기 위한 정보를 수신하여 평과 결과를 생성하고, 평가 결과에 관한 사용자 인터페이스를 사용자 단말로 제공할 수 있다. 평가 결과에 관한 사용자 인터페이스를 사용자 단말로 제공할 수 있다. 이때, 사용자 단말은 서버인 컴퓨팅 장치(100)로부터 수신한 사용자 인터페이스를 출력하고, 사용자와의 상호 작용을 통해 정보를 입력받거나 처리할 수 있다.
추가적인 실시예에서, 컴퓨팅 장치(100)는 임의의 서버에서 생성된 데이터 리소스를 전달받아 추가적인 정보 처리를 수행하는 임의의 형태의 단말을 포함할 수도 있다.
본 명세서에서 설명된 기술들은 위에서 언급된 네트워크들뿐만 아니라, 다른 네트워크들에서도 사용될 수 있다.
도 3은 본 개시의 일 실시예에 따라 신경망을 나타낸 개략도이다.
본 명세서에 걸쳐, 연산 모델, 신경망, 네트워크 함수, 뉴럴 네트워크(neural network)는 동일한 의미로 사용될 수 있다. 신경망은 일반적으로 노드라 지칭될 수 있는 상호 연결된 계산 단위들의 집합으로 구성될 수 있다. 이러한 노드들은 뉴런(neuron)들로 지칭될 수도 있다. 신경망은 적어도 하나 이상의 노드들을 포함하여 구성된다. 신경망들을 구성하는 노드(또는 뉴런)들은 하나 이상의 링크에 의해 상호 연결될 수 있다.
신경망 내에서, 링크를 통해 연결된 하나 이상의 노드들은 상대적으로 입력 노드 및 출력 노드의 관계를 형성할 수 있다. 입력 노드 및 출력 노드의 개념은 상대적인 것으로서, 하나의 노드에 대하여 출력 노드 관계에 있는 임의의 노드는 다른 노드와의 관계에서 입력 노드 관계에 있을 수 있으며, 그 역도 성립할 수 있다. 상술한 바와 같이, 입력 노드 대 출력 노드 관계는 링크를 중심으로 생성될 수 있다. 하나의 입력 노드에 하나 이상의 출력 노드가 링크를 통해 연결될 수 있으며, 그 역도 성립할 수 있다.
하나의 링크를 통해 연결된 입력 노드 및 출력 노드 관계에서, 출력 노드의 데이터는 입력 노드에 입력된 데이터에 기초하여 그 값이 결정될 수 있다. 여기서 입력 노드와 출력 노드를 상호 연결하는 링크는 가중치(weight)를 가질 수 있다. 가중치는 가변적일 수 있으며, 신경망이 원하는 기능을 수행하기 위해, 사용자 또는 알고리즘에 의해 가변 될 수 있다. 예를 들어, 하나의 출력 노드에 하나 이상의 입력 노드가 각각의 링크에 의해 상호 연결된 경우, 출력 노드는 상기 출력 노드와 연결된 입력 노드들에 입력된 값들 및 각각의 입력 노드들에 대응하는 링크에 설정된 가중치에 기초하여 출력 노드 값을 결정할 수 있다.
상술한 바와 같이, 신경망은 하나 이상의 노드들이 하나 이상의 링크를 통해 상호 연결되어 신경망 내에서 입력 노드 및 출력 노드 관계를 형성한다. 신경망 내에서 노드들과 링크들의 개수 및 노드들과 링크들 사이의 연관관계, 링크들 각각에 부여된 가중치의 값에 따라, 신경망의 특성이 결정될 수 있다. 예를 들어, 동일한 개수의 노드 및 링크들이 존재하고, 링크들의 가중치 값이 상이한 두 신경망이 존재하는 경우, 두 개의 신경망들은 서로 상이한 것으로 인식될 수 있다.
신경망은 하나 이상의 노드들의 집합으로 구성될 수 있다. 신경망을 구성하는 노드들의 부분 집합은 레이어(layer)를 구성할 수 있다. 신경망을 구성하는 노드들 중 일부는, 최초 입력 노드로부터의 거리들에 기초하여, 하나의 레이어(layer)를 구성할 수 있다. 예를 들어, 최초 입력 노드로부터 거리가 n인 노드들의 집합은, n 레이어를 구성할 수 있다. 최초 입력 노드로부터 거리는, 최초 입력 노드로부터 해당 노드까지 도달하기 위해 거쳐야 하는 링크들의 최소 개수에 의해 정의될 수 있다. 그러나 이러한 레이어의 정의는 설명을 위한 임의적인 것으로서, 신경망 내에서 레이어의 차수는 상술한 것과 상이한 방법으로 정의될 수 있다. 예를 들어, 노드들의 레이어는 최종 출력 노드로부터 거리에 의해 정의될 수도 있다.
최초 입력 노드는 신경망 내의 노드들 중 다른 노드들과의 관계에서 링크를 거치지 않고 데이터가 직접 입력되는 하나 이상의 노드들을 의미할 수 있다. 또는, 신경망 네트워크 내에서, 링크를 기준으로 한 노드 간의 관계에 있어서, 링크로 연결된 다른 입력 노드들을 가지지 않는 노드들을 의미할 수 있다. 이와 유사하게, 최종 출력 노드는 신경망 내의 노드들 중 다른 노드들과의 관계에서, 출력 노드를 가지지 않는 하나 이상의 노드들을 의미할 수 있다. 또한, 히든 노드는 최초 입력 노드 및 최후 출력 노드가 아닌 신경망을 구성하는 노드들을 의미할 수 있다.
본 개시의 일 실시예에 따른 신경망은 입력 레이어의 노드의 개수가 출력 레이어의 노드의 개수와 동일할 수 있으며, 입력 레이어에서 히든 레이어로 진행됨에 따라 노드의 수가 감소하다가 다시 증가하는 형태의 신경망일 수 있다. 또한, 본 개시의 다른 일 실시예에 따른 신경망은 입력 레이어의 노드의 개수가 출력 레이어의 노드의 개수 보다 적을 수 있으며, 입력 레이어에서 히든 레이어로 진행됨에 따라 노드의 수가 감소하는 형태의 신경망일 수 있다. 또한, 본 개시의 또 다른 일 실시예에 따른 신경망은 입력 레이어의 노드의 개수가 출력 레이어의 노드의 개수보다 많을 수 있으며, 입력 레이어에서 히든 레이어로 진행됨에 따라 노드의 수가 증가하는 형태의 신경망일 수 있다. 본 개시의 또 다른 일 실시예에 따른 신경망은 상술한 신경망들의 조합된 형태의 신경망일 수 있다.
딥 뉴럴 네트워크(DNN: deep neural network, 심층신경망)는 입력 레이어와 출력 레이어 외에 복수의 히든 레이어를 포함하는 신경망을 의미할 수 있다. 딥 뉴럴 네트워크를 이용하면 데이터의 잠재적인 구조(latent structures)를 파악할 수 있다. 즉, 사진, 글, 비디오, 음성, 음악의 잠재적인 구조(예를 들어, 어떤 물체가 사진에 있는지, 글의 내용과 감정이 무엇인지, 음성의 내용과 감정이 무엇인지 등)를 파악할 수 있다. 딥 뉴럴 네트워크는 컨볼루션 뉴럴 네트워크(CNN: convolutional neural network), 리커런트 뉴럴 네트워크(RNN: recurrent neural network), 오토 인코더(auto encoder), GAN(Generative Adversarial Networks), 제한 볼츠만 머신(RBM: restricted boltzmann machine), 심층 신뢰 네트워크(DBN: deep belief network), Q 네트워크, U 네트워크, 샴 네트워크, 적대적 생성 네트워크(GAN: Generative Adversarial Network) 등을 포함할 수 있다. 전술한 딥 뉴럴 네트워크의 기재는 예시일 뿐이며 본 개시는 이에 제한되지 않는다.
본 개시의 일 실시예에서 네트워크 함수는 오토 인코더(autoencoder)를 포함할 수도 있다. 오토 인코더는 입력 데이터와 유사한 출력 데이터를 출력하기 위한 인공 신경망의 일종일 수 있다. 오토 인코더는 적어도 하나의 히든 레이어를 포함할 수 있으며, 홀수 개의 히든 레이어가 입출력 레이어 사이에 배치될 수 있다. 각각의 레이어의 노드의 수는 입력 레이어의 노드의 수에서 병목 레이어(인코딩)라는 중간 레이어로 축소되었다가, 병목 레이어에서 출력 레이어(입력 레이어와 대칭)로 축소와 대칭되어 확장될 수도 있다. 오토 인코더는 비선형 차원 감소를 수행할 수 있다. 입력 레이어 및 출력 레이어의 수는 입력 데이터의 전처리 이후에 차원과 대응될 수 있다. 오토 인코더 구조에서 인코더에 포함된 히든 레이어의 노드의 수는 입력 레이어에서 멀어질수록 감소하는 구조를 가질 수 있다. 병목 레이어(인코더와 디코더 사이에 위치하는 가장 적은 노드를 가진 레이어)의 노드의 수는 너무 작은 경우 충분한 양의 정보가 전달되지 않을 수 있으므로, 특정 수 이상(예를 들어, 입력 레이어의 절반 이상 등)으로 유지될 수도 있다.
뉴럴 네트워크는 교사 학습(supervised learning), 비교사 학습(unsupervised learning), 반교사학습(semi supervised learning), 또는 강화학습(reinforcement learning) 중 적어도 하나의 방식으로 학습될 수 있다. 뉴럴 네트워크의 학습은 뉴럴 네트워크가 특정한 동작을 수행하기 위한 지식을 뉴럴 네트워크에 적용하는 과정일 수 있다.
뉴럴 네트워크는 출력의 오류를 최소화하는 방향으로 학습될 수 있다. 뉴럴 네트워크의 학습에서 반복적으로 학습 데이터를 뉴럴 네트워크에 입력시키고 학습 데이터에 대한 뉴럴 네트워크의 출력과 타겟의 에러를 계산하고, 에러를 줄이기 위한 방향으로 뉴럴 네트워크의 에러를 뉴럴 네트워크의 출력 레이어에서부터 입력 레이어 방향으로 역전파(backpropagation)하여 뉴럴 네트워크의 각 노드의 가중치를 업데이트 하는 과정이다. 교사 학습의 경우 각각의 학습 데이터에 정답이 라벨링 되어있는 학습 데이터를 사용하며(즉, 라벨링된 학습 데이터), 비교사 학습의 경우는 각각의 학습 데이터에 정답이 라벨링되어 있지 않을 수 있다. 즉, 예를 들어 데이터 분류에 관한 교사 학습의 경우의 학습 데이터는 학습 데이터 각각에 카테고리가 라벨링 된 데이터 일 수 있다. 라벨링된 학습 데이터가 뉴럴 네트워크에 입력되고, 뉴럴 네트워크의 출력(카테고리)과 학습 데이터의 라벨을 비교함으로써 오류(error)가 계산될 수 있다. 다른 예로, 데이터 분류에 관한 비교사 학습의 경우 입력인 학습 데이터가 뉴럴 네트워크 출력과 비교됨으로써 오류가 계산될 수 있다. 계산된 오류는 뉴럴 네트워크에서 역방향(즉, 출력 레이어에서 입력 레이어 방향)으로 역전파 되며, 역전파에 따라 뉴럴 네트워크의 각 레이어의 각 노드들의 연결 가중치가 업데이트 될 수 있다. 업데이트 되는 각 노드의 연결 가중치는 학습률(learning rate)에 따라 변화량이 결정될 수 있다. 입력 데이터에 대한 뉴럴 네트워크의 계산과 에러의 역전파는 학습 사이클(epoch)을 구성할 수 있다. 학습률은 뉴럴 네트워크의 학습 사이클의 반복 횟수에 따라 상이하게 적용될 수 있다. 예를 들어, 뉴럴 네트워크의 학습 초기에는 높은 학습률을 사용하여 뉴럴 네트워크가 빠르게 일정 수준의 성능을 확보하도록 하여 효율성을 높이고, 학습 후기에는 낮은 학습률을 사용하여 정확도를 높일 수 있다.
뉴럴 네트워크의 학습에서 일반적으로 학습 데이터는 실제 데이터(즉, 학습된 뉴럴 네트워크를 이용하여 처리하고자 하는 데이터)의 부분집합일 수 있으며, 따라서, 학습 데이터에 대한 오류는 감소하나 실제 데이터에 대해서는 오류가 증가하는 학습 사이클이 존재할 수 있다. 과적합(overfitting)은 이와 같이 학습 데이터에 과하게 학습하여 실제 데이터에 대한 오류가 증가하는 현상이다. 예를 들어, 노란색 고양이를 보여 고양이를 학습한 뉴럴 네트워크가 노란색 이외의 고양이를 보고는 고양이임을 인식하지 못하는 현상이 과적합의 일종일 수 있다. 과적합은 머신러닝 알고리즘의 오류를 증가시키는 원인으로 작용할 수 있다. 이러한 과적합을 막기 위하여 다양한 최적화 방법이 사용될 수 있다. 과적합을 막기 위해서는 학습 데이터를 증가시키거나, 레귤라이제이션(regularization), 학습의 과정에서 네트워크의 노드 일부를 비활성화하는 드롭아웃(dropout), 배치 정규화 레이어(batch normalization layer)의 활용 등의 방법이 적용될 수 있다.
본 개시는 매크로(Macro) 소자와 직접적으로 연결된 스탠다드(Standard) 소자는 매크로 소자와 근접해서 배치된다는 특징을 고려하는 클러스터링 방법을 제공할 수 있다. 예를 들어, 본 개시는, 상기와 같은 특징을 고려하여, 각각의 스탠다드 소자에 대하여 매크로 소자로부터 떨어진 "거리 정보"를 산출하고, 산출된 거리 정보에 기초하여 스탠다드 소자들에 대한 클러스터링(Clustering)을 수행하는 방법에 관한 것이다.
도 4는 본 개시의 일 실시예에 따른 반도체 소자를 배치하는 동작을 개략적으로 나타낸 도면이고, 도 5는 본 개시의 일 실시예에 따른 반도체 소자들에 대하여 클러스터링(Clustering)을 수행하는 동작을 개략적으로 나타낸 도면이다.
본 개시의 일 실시예에 따르면, 컴퓨팅 장치(100)는 복수의 제 1 타입의 반도체 소자들 각각에 대하여, 제 2 타입의 반도체 소자로부터 떨어진 거리 정보를 획득할 수 있다. 이때, 상기 복수의 제 1 타입의 반도체 소자들은, 복수의 스탠다드(Standard) 소자들을 포함할 수 있다. 또한, 상기 제 2 타입의 반도체 소자는, 매크로(Macro) 소자를 포함할 수 있다. 참고로, 상기 복수의 스탠다드 소자들과 상기 매크로 소자는 소자의 크기를 기준으로 구분될 수 있다. 한편, 매크로 소자 타입은 플로어플랜(Floorplan) 과정에서 배치되는 소자의 종류 중 하나로서, 메모리 구성 요소로 스탠다드(Standard) 소자 타입 대비 크기가 큰 소자이다. 매크로 소자 타입은 크기에 대한 별도의 규격이 없으며, 수백만 개의 트랜지스터로 구성되기도 하여 보통 스탠다드 소자 타입보다 크기가 큰 것이 특징이다. 예를 들어, 매크로 소자 타입에는 SRAM 또는 CPU Core 등이 포함된다. 또한, 스탠다드 소자 타입은 하나 이상의 트랜지스터로 구성된, 기본적인 기능을 하는 작은 단위의 소자를 말한다. 스탠다드 소자 타입은 간단한 논리 연산(e.g. AND, OR, XOR) 또는 플립 플롭 같은 저장 기능을 제공하며, 2비트 전가산기 또는 다중 입력 플립 플롭 같은 좀 더 복잡한 기능을 제공하기도 한다. 스탠다드 소자 타입은 매크로 소자 타입과는 달리 크기에 대한 규격이 정해져 있다.
본 개시의 일 실시예에 따르면, 컴퓨팅 장치(100)는 상기 제 1 타입의 반도체 소자들 각각에 대하여 획득된 거리 정보에 기초하여, 상기 복수의 제 1 타입의 반도체 소자들에 대하여 클러스터링(Clustering)을 수행할 수 있다. 달리 말해, 컴퓨팅 장치(100)는 제 1 타입의 반도체 소자들인 복수의 스탠다드(Standard) 소자들 각각에 대하여 획득된 거리 정보에 기초하여, 복수의 스탠다드(Standard) 소자들에 대하여 클러스터링(Clustering)을 수행할 수 있다.
참고로, 도면에서는 설명의 편의를 위해 소수의 반도체 소자만을 도시하였으나, 수십 내지 수백만 개의 반도체 소자들의 배치하는 일은 높은 복잡도를 가지고 있다. 수십 내지 수백만 개의 반도체 소자들의 배치를 간소화하기 위해, 컴퓨팅 장치(100)는 연결성이 강한 반도체 소자들을 클러스터링할 수 있다. 클러스터링을 진행하여 동일한 클러스터에 포함된 반도체 소자를 하나의 반도체 소자로 가정함으로써, 배치하려는 대상의 개수가 줄어들기 때문에 문제 복잡도가 감소될 수 있다.
보다 구체적인 예를 들어, 컴퓨팅 장치(100)는 상기 복수의 제 1 타입의 반도체 소자들과 상기 제 2 타입의 반도체 소자 사이의 계층적 연결 관계 정보를 획득할 수 있다. 예시적으로, 컴퓨팅 장치(100)는 상기 획득된 계층적 연결 관계 정보에 기초하여, 상기 복수의 제 1 타입의 반도체 소자들 각각과 상기 제 2 타입의 반도체 소자 사이의 거리 정보를 획득할 수 있다. 여기서, 상기 복수의 제 1 타입의 반도체 소자들 각각과 상기 제 2 타입의 반도체 소자 사이의 거리 정보는, 상기 복수의 제 1 타입의 반도체 소자들 각각과 상기 제 2 타입의 반도체 소자 사이의 계층적 연결 깊이(depth)에 기초하여 산출될 수 있다. 도 4를 참조하면, 상기 복수의 제 1 타입의 반도체 소자들 각각과 상기 제 2 타입의 반도체 소자 사이의 계층적 연결 깊이(depth)는, 상기 복수의 제 1 타입의 반도체 소자들과 상기 제 2 타입의 반도체 소자 사이의 계층적 연결 관계 정보를 나타내는 계층적 트리 구조에서, 상기 제 2 타입의 반도체 소자로부터 상기 복수의 제 1 타입의 반도체 소자들 각각에 도달하기 위해 필요한 홉핑(hopping)의 개수에 기초하여 결정될 수 있다. 일례로, 컴퓨팅 장치(100)는 제 1 타입의 반도체 소자(스탠다드 타입의 반도체 소자)가 하나의 제 2 타입의 반도체 소자(매크로 타입의 반도체 소자, M)로부터 1-hop 만큼 떨어진 위치에 존재하는 경우, 거리 정보를, 제 1 타입의 반도체 소자(스탠다드 타입의 반도체 소자, C)가 1-hop만큼 떨어진 위치에 존재한다고 획득할 수 있다. 동일한 방법을 통해, 컴퓨팅 장치(100)는 하나의 제 2 타입의 반도체 소자로부터 떨어진 연결 깊이 만큼 제 1 타입의 반도체 소자(스탠다드 타입의 반도체 소자, C)가 n-hop만큼 떨어진 위치에 존재한다고 거리 정보를 획득할 수도 있다.
일 실시예에 따르면, 컴퓨팅 장치(100)는 상기 제 1 타입의 반도체 소자들 각각에 대하여 획득된 거리 정보에 기초하여, 상기 복수의 제 1 타입의 반도체 소자들에 대하여 서로 상이한 방식의 클러스터링들을 수행할 수 있다. 서로 상이한 방식의 클러스터링은 제 1 타입의 반도체 소자에 대하여 제 2 타입의 반도체 소자로부터 떨어진 거리 정보에 기초하여, 제 1 타입의 반도체 소자들에 대하여 클러스터링(Clustering)을 수행하는 "제 1 방식" 및 하이퍼 그래프에 기초하여 클러스터링(Clustering)을 수행하는 "제 2 방식"을 포함할 수 있다.
보다 구체적인 예를 들어, 컴퓨팅 장치(100)는 상기 복수의 제 1 타입의 반도체 소자들 각각에 대하여 획득된 거리 정보를 임계치와 비교할 수 있다. 또한, 상기 임계치 이하의 거리 정보를 갖는 제 1 타입의 반도체 소자들에 대하여, 제 1 방식의 클러스터링(10)을 수행할 수 있다. 예시적으로, 도 4를 참조하면, 컴퓨팅 장치(100)는 임계치가 n으로 결정된 경우, n-hop 이하의 거리 정보를 갖는 제 1 타입의 반도체 소자들(스탠다드 타입의 반도체 소자들)에 대하여, 제 1 방식의 클러스터링을 수행할 수 있다. 여기서, 컴퓨팅 장치(100)는 상기 거리 정보의 기준이 되는 상기 제 2 타입의 반도체 소자와 연관하여, 상기 임계치 이하의 거리 정보를 갖는 제 1 타입의 반도체 소자들을 동일한 클러스터(Cluster)에 포함시킬 수 있다. 달리 말해, 컴퓨팅 장치(100)는 n-hop 이하의 거리 정보를 갖는 제 1 타입의 반도체 소자들(스탠다드 타입의 반도체 소자들)을 동일한 클러스터(Cluster)에 포함시킬 수 있다. 컴퓨팅 장치(100)는 임계치 이하의 거리 정보를 갖는 제 1 타입의 반도체 소자들(스탠다드 소자)을 하나의 클러스터(Cluster)에 포함시키는 제 1 방식의 클러스터링을 수행할 수 있다.
일례로, 컴퓨팅 장치(100)는 복수의 제 2 타입의 반도체 소자들 중 하나의 제 2 타입의 반도체 소자(즉, 제 1 매크로 타입의 반도체 소자)를 기준으로 하는 거리 정보 및 상기 임계치에 기초하여, 상기 하나의 제 2 타입의 반도체 소자와 연관된 제 1-1 클러스터를 생성할 수 있다. 이때, 상기 제 1-1 클러스터는, 계층적 트리 구조에서, 상기 하나의 제 2 타입의 반도체 소자로부터 임계 개수 이하의 홉핑(hopping)으로 도달할 수 있는 제 1 타입의 반도체 소자들을 포함할 수 있다. 또한, 상기 복수의 제 2 타입의 반도체 소자들 중 다른 하나의 제 2 타입의 반도체 소자(즉, 제 2 매크로 타입의 반도체 소자)를 기준으로 하는 거리 정보 및 상기 임계치에 기초하여, 상기 다른 하나의 제 2 타입의 반도체 소자와 연관된 제 1-2 클러스터를 생성할 수 있다. 이때, 상기 제 1-2 클러스터는, 상기 계층적 트리 구조에서, 상기 다른 하나의 제 2 타입의 반도체 소자로부터 임계 개수 이하의 홉핑(hopping)으로 도달할 수 있는 제 1 타입의 반도체 소자들을 포함할 수 있다. 설명의 편의를 위해 소수의 반도체 소자에 대해서만 언급하였으나, 수십 내지 수백만 개의 제 2 반도체 소자들 각각에 연계된 임계치 이하의 거리 정보를 갖는 제 1 타입의 반도체 소자에 대해 동일한 방법을 통해, 제 1 방식의 클러스터링이 수행될 수 있다.
본 개시의 일 실시예에 따르면, 컴퓨팅 장치(100)는 상기 임계치를 초과하는 거리 정보를 갖는 제 1 타입의 반도체 소자들에 대하여, 제 2 방식의 클러스터링(20)을 수행할 수 있다. 제 2 방식의 클러스터링(20)은 네트워크 그래프 클러스터링(Network graph clustering) 알고리즘일 수 있다. 예를 들어, 컴퓨팅 장치(100)는 임계치를 초과하는 즉, n+1-hop 의 거리 정보를 갖는 제 1 타입의 반도체 소자들에 대하여, 제 2 방식의 클러스터링을 수행할 수 있다. 일 실시예에 따르면, 컴퓨팅 장치(100)는 하이퍼그래프에 기초하여 상기 제 2 방식의 클러스터링을 수행할 수 있다. 예시적으로 도 5를 참조하면, 먼저, 컴퓨팅 장치(100)는, 제 2 방식의 클러스터링(20)을 수행하기 위해 상기 임계치를 초과하는 거리 정보를 갖는 제 1 타입의 반도체 소자들 사이의 연결 관계를 하이퍼그래프(Hypergraph)로 표현할 수 있다(S10). 상기 하이퍼그래프는 넷리스트(Netlist)에 기초하여 표현될 수 있다. 일례로, 하이퍼그래프(hypergraph)는 하나의 엣지(edge)에 복수의 꼭짓점(Vertices)의 연결관계를 표현할 수 있는 그래프이다. 넷리스트 정보는 반도체 소자들의 연결성을 나타내는 넷(net)에 대한 집합으로 볼 수 있다. 넷리스트 정보는 일반적으로 수백 개의 매크로 셀과 수십만 내지 수백만 개의 스탠다드 셀의 속성 및 연결 관계를 하이퍼그래프(hypergraph) 구조의 데이터로 나타낸다. 하이퍼그래프는 하나의 엣지(edge)가 두 개의 노드(node)에 대한 연결 관계를 나타내는 보편적 그래프(ordinary graph)와는 달리, 하나의 엣지가 복수의 노드들에 대한 연결 관계를 표현할 수 있는 그래프이다. 넷(net)은 각 반도체 소자가 어떤 반도체 소자로부터 전기신호를 받고 어떤 소자로 전기신호를 보내는지 나타낸다.
또한, 컴퓨팅 장치(100)는 연결 관계 정보(넷리스트)를 n개의 영역으로 분할할 수 있다(S20). 달리 말해, 컴퓨팅 장치(100)는 상기 하이퍼그래프 상에서 분할(Partitioning)을 통해 둘 이상의 클러스터들을 생성할 수 있다.
또한, 컴퓨팅 장치(100)는 상기 하이퍼그래프의 n 개의 분할 영역에 포함된 제 1 타입의 반도체 소자들을 포함하는 각각의 클러스터를 생성할 수 있다(S30). 예를 들어, 컴퓨팅 장치(100)는 상기 하이퍼그래프의 제 1 분할 영역에 포함된 제 1 타입의 반도체 소자들을 포함하는 제 2-1 클러스터(A)를 생성하고, 상기 하이퍼그래프의 제 2 분할 영역에 포함된 제 1 타입의 반도체 소자들을 포함하는 제 2-2 클러스터(B)를 생성할 수 있다. 또한, 컴퓨팅 장치(100)는 상기 하이퍼그래프의 제 3 분할 영역에 포함된 제 1 타입의 반도체 소자들을 포함하는 제 2-3 클러스터(C)를 생성하고, 상기 하이퍼그래프의 제 4 분할 영역에 포함된 제 1 타입의 반도체 소자들을 포함하는 제 2-4 클러스터(D)를 생성할 수 있다. 상술한 예시는 4개의 영역으로 분할된 실시예에 대한 설명이며, 이에 한정되는 것은 아니며, 다양한 실시예에 존재할 수 있다. 참고로, 컴퓨팅 장치(100)는 클러스터링 수행 결과로 생성된 각각의 클러스터 내부에 속해 있는 반도체 소자들을 묶어(예컨대, 하나의 그룹) 하나의 독립적인 반도체 소자로 취급할 수도 있다.
본 개시의 일 실시예에 따르면, 컴퓨팅 장치(100)는 클러스터링에 의해 생성된 클러스터에 기초하여, 상기 반도체 소자의 배치를 평가할 수 있다. 컴퓨팅 장치(100)는 반도체 소자의 배치를 평가하기 위해, 배치될 클러스터를 획득할 수 있다. 또한, 컴퓨팅 장치(100)는 상기 배치될 클러스터, 이미 배치된 클러스터들, 및 이미 배치된 제 2 타입의 반도체 소자들 사이의 관계에 기초하여, 상기 배치될 클러스터의 배치와 관련된 보상(reward)을 산출할 수 있다. 여기서, 상기 배치될 클러스터의 배치와 관련된 보상은, 최적화 알고리즘에 기초하는 보상 또는 강화학습에 기초하여 보상 중 적어도 하나의 보상을 포함할 수 있다. 또한, 상기 배치될 클러스터의 배치와 관련된 보상은, 상기 배치될 클러스터 및 상기 이미 배치된 클러스터들을 각각 단일의 소자로 가정하는 것에 기초하여 산출될 수 있다.
예를 들어, 컴퓨팅 장치(100)는 배치될 클러스터에 대하여 와이어 길이 및 밀집도에 대한 연산을 수행할 수 있다. 일례로, 배치될 클러스터에는 제 1 반도체 소자, 제 2 반도체 소자, 제 3 반도체 소자가 포함될 수 있고, 동일한 클러스터 안에 포함된 반도체 소자를 하나의 반도체 소자로 가정하였기 때문에, 동일한 클러스터에 포함된 반도체 소자에 대해서는 보상을 결정하기 위한 와이어 길이 및 밀집도에 대한 연산을 반복적으로 수행하지 않아도 된다.
본 개시의 일 실시예에 따르면, 컴퓨팅 장치(100)는 가정된 하나의 반도체 소자를 기초로, 최적화 알고리즘 또는 강화 학습에 반환될 보상을 결정할 수 있다. 이때 보상은 클러스터링을 통해 가정된 반도체 소자를 고려하여 산출된 반도체 소자들을 연결하는 와이어의 길이 또는 클러스터링을 통해 가정된 반도체 소자를 고려하여 산출된 반도체 소자들의 밀집도(congestion) 중 적어도 하나에 기초하여 결정될 수 있다. 예를 들어, 보상은 와이어의 길이 및 밀집도의 가중 합(weighted sum)으로 연산될 수 있다. 클러스터링을 통해 가정된 반도체 소자를 고려하여 산출된 와이어의 길이 및 밀집도의 가중 합으로 연산되는 보상은 다음과 같은 [수학식 1]과 같이 표현될 수 있다.
여기서 nets는 클러스터링의 정보를 포함하고 있는 연결관계를 나타낸다. 그리고, Rnets는 보상, α 및 β는 전체 스케일을 조정하기 위한 계수, W(nets)는 클러스터링을 통해 가정된 반도체 소자를 고려하여 산출된 반도체 소자들을 연결하는 와이어의 길이, C(nets)는 클러스터링을 통해 가정된 반도체 소자를 고려하여 산출된 반도체 소자들을 연결하는 밀집도를 나타낸다. [수학식 1]과 같이 본 개시의 보상은 계수를 통해 와이어의 길이와 밀집도의 크기를 유연하게 조절하는 가중 합을 통해 도출될 수 있다.
본 개시의 일 실시예에 따르면, 와이어의 길이는 클러스터링을 통해 가정된 반도체 소자와 다른 외부 반도체 소자들 사이에서 연산된 와이어의 길이의 합산 및 클러스터링 내부의 반도체 소자들 사이에서 연산된 와이어의 길이의 고정값을 포함할 수 있다. 와이어의 길이는 하기 [수학식 2]와 같이 표현될 수 있다.
여기서, 는 클러스터링을 통해 가정된 반도체 소자와 다른 외부 반도체 소자들 사이에서의 관계일 수 있다. 달리 말해, 는 특정 넷(net)에 연결된 복수의 반도체 소자 중 일부가 클러스터에 포함된 경우일 수 있다. 는 클러스터링 내부의 반도체 소자들 사이에서의 관계일 수 있다. 달리 말해, 는 특정 넷(net)에 연결된 모든 반도체 소자들이 하나의 클러스터에 포함된 경우일 수 있다. 와이어의 길이의 고정값은 반도체 소자의 배치 위치에 상관없이 항상 동일한 값을 가지고 있으므로, 최초 계산 한번 후 다시 계산할 필요가 없다.
본 개시의 일 실시예에 따르면, 와이어의 길이는 연결 관계를 갖는 소자들이 배치된 영역 둘레의 반으로 연산될 수 있다. 예를 들어, 하나의 사각 영역에 배치가 완료된 하나의 넷(i.e. 캔버스의 일정 영역에 배치가 완료된 소자들)이 있다고 가정하면, 해당 넷을 포괄하는 사각 영역의 둘레의 절반이 와이어의 길이로 추정될 수 있다. 컴퓨팅 장치(100)는 클러스터링을 통해 가정된 반도체 소자에 대하여 상술한 연산을 수행한 뒤, 전체 총합을 와이어의 길이로 추정할 수 있다.
본 개시의 일 실시예에 따르면, 밀집도는, 클러스터링을 통해 가정된 반도체 소자와 다른 외부 반도체 소자들 사이에서 연산된 밀집도의 합산 및 클러스터링 내부의 반도체 소자들 사이에서 연산된 밀집도의 고정값을 포함할 수 있다. 밀집도는 하기 [수학식 3]과 같이 표현될 수 있다.
여기서, 는 클러스터링을 통해 가정된 반도체 소자와 다른 외부 반도체 소자들 사이에서의 관계일 수 있다. 달리 말해, 는 특정 넷(net)에 연결된 복수의 반도체 소자 중 일부가 클러스터에 포함된 경우일 수 있다. 는 클러스터링 내부의 반도체 소자들 사이에서의 관계일 수 있다. 달리 말해, 는 특정 넷(net)에 연결된 모든 반도체 소자들이 하나의 클러스터에 포함된 경우일 수 있다. 와이어의 길이의 고정값은 반도체 소자의 배치 위치에 상관없이 항상 동일한 값을 가지고 있으므로, 최초 계산 한번 후 다시 계산할 필요가 없다. 와이어 길이의 고정값 및 밀집도의 고정값은 배치 위치에 상관없이 항상 같은 값을 가지게 되므로, 최초 계산 이후 다시 계산하지 않아도 된다.
본 개시의 일 실시예에 따르면, 밀집도는 캔버스의 영역 별로 와이어가 할당될 수 있는 공급 자원을 나타내는 제 1 라우팅 리소스(routing resource)에 대한, 캔버스에 배치되는 반도체 소자들을 와이어로 연결하기 위한 요구 자원을 나타내는 제 2 라우팅 리소스의 비율로 연산될 수 있다. 예를 들어, 밀집도는 다음과 같은 [수학식 4]와 같이 표현될 수 있다.
여기서, v는 캔버스 영역의 기본 단위인 그리드 셀을 나타낸다. 그리고, C(v)는 밀집도, supply(v)는 캔버스의 그리드 셀이 제공하는 제 1 라우팅 리소스, demand(v)는 반도체 소자들을 와이어로 연결하기 위해 요구되는 제 2 라우팅 리소스를 나타낸다. [수학식 4]에 따르면, 밀집도는 제 2 라우팅 리소스에 비례하므로, 제 2 라우팅 리소스를 줄임으로써 전체적인 밀집도를 낮출 수 있으리라 기대할 수 있다.
도 6은 본 개시의 일 실시예에 따른 강화 학습 과정을 나타낸 개념도이다.
예시적으로 도 6을 참조하면, 강화 학습은 신경망 모델이 상태(state)에 기초하여 보다 나은 행동(action)을 결정할 수 있도록, 신경망 모델이 선택한 행동에 대해 산출되는 보상(reward)에 기초하여 신경망 모델을 학습시키는 학습 방법이다. 상태는 현재 시점에서 상황이 어떠한지를 나타내는 값의 집합으로서, 신경망 모델의 입력으로 이해될 수 있다. 행동은 신경망 모델이 취할 수 있는 선택지에 따른 결정을 일컫는 말로, 신경망 모델의 출력으로 이해될 수 있다. 보상은 신경망 모델이 어떠한 행동을 수행했을 때 따라오는 이득을 말하며, 현재 상태 및 행동에 대해 평가하는 즉각적인 값을 나타낸다. 강화 학습은 결정(i.e. 행동)에 대해 보상이 주어진다는 점에서 시행착오를 통한 학습으로 이해될 수 있다. 강화 학습 과정에서 신경망 모델에게 주어지는 보상은 여러 행동의 결과가 누적된 보상일 수 있다. 강화 학습을 통해 여러가지 상태와 행동에 따른 보상을 고려하여, 보상 그 자체 또는 보상의 총 합과 같은 리턴(return)이 최대가 되도록 하는 신경망 모델을 생성할 수 있다. 본 개시에 있어서 신경망 모델은 주변 상태에 따라 어떤 행동을 할지 판단을 내리는 주체인 에이전트(agent)라는 용어와 상호 교환되어 사용될 수 있다. 도 7을 참조하면, 강화 학습에서는 에이전트(210)가 속한 환경(220)이 존재한다. 환경(220)은 에이전트(210)의 강화 학습을 위한 세팅 그 자체를 의미하는 것으로 이해될 수 있다. 에이전트(210)가 행동을 하면, 환경(220)을 통해 상태가 바뀌게 되고, 에이전트(210)는 보상을 받을 수도 있다. 강화학습의 목표는 주어진 환경(220)에서 보상을 최대한 많이 받을 수 있도록 에이전트(210)를 학습시키는 것이다.
본 개시의 일 실시예에 따르면, 보상(reward)은 클러스터링에 기초하여 동일한 클러스터(cluster)에 포함된 복수의 반도체 소자에 대하여 가정된 하나의 반도체 소자를 기초로 결정될 수 있다. 컴퓨팅 장치(100)는 앞서 설명된 보상을 고려하여 강화학습을 수행할 수 있다.
본 개시의 일 실시예에 따르면, 컴퓨팅 장치(100)는 반도체 소자들 간의 연결 관계를 나타내는 연결 정보를 포함하는 상태(state), 반도체 소자를 캔버스에 배치하는 행동(action) 및 상술한 바와 같은 과정을 통해 결정된 보상(reward)에 기반한 강화 학습을 통해, 신경망 모델을 학습시킬 수 있다. 컴퓨팅 장치(100)는 신경망 모델이 한 사이클 당 하나의 반도체 소자를 캔버스에 배치하는 행동을 수행하도록 하고, 그러한 행동에 따른 보상을 상태와 함께 반환하여 신경망 모델이 다음 사이클에 따른 행동을 수행하도록 함으로써, 신경망 모델에 대한 강화 학습을 수행할 수 있다. 예를 들어, 컴퓨팅 장치(100)는 신경망 모델을 통해, 특정 시점 t의 상태(state)를 기초로, 반도체 소자를 캔버스에 배치하는 특정 시점 t의 행동(action)을 수행할 수 있다. 컴퓨팅 장치(100)는 특정 시점 t의 행동에 대한 다음 시점 t+1의 보상을 추정하고, 추정된 보상을 신경망 모델로 반환할 수 있다. 컴퓨팅 장치(100)는 다음 시점 t+1의 상태와 보상을 신경망 모델로 입력하여 다음 시점 t+1의 행동을 수행할 수 있다. 컴퓨팅 장치(100)는 이와 같은 사이클을 반복하여, 반도체의 논리적 설계의 평가 지표인 PPA가 최적화되도록 신경망 모델에 대한 강화 학습을 수행할 수 있다.
본 개시의 일 실시예에 따르면, 컴퓨팅 장치(100)는 EDA(Electronic Design Automation) tool 정보를 활용하여 클러스터 분할을 수행할 수 있다. 일례로, 컴퓨팅 장치(100)는 EDA(Electronic Design Automation) 소프트웨어를 활용하여, 반도체 소자의 배치를 시뮬레이션할 수 있다. 달리 말해, 컴퓨팅 장치(100)는 EDA(Electronic Design Automation) 소프트웨어를 활용하여, 개략적으로 반도체 소자의 배치를 시뮬레이션할 수 있다. 또한, 컴퓨팅 장치(100)는 상기 EDA 소프트웨어를 활용하는 상기 시뮬레이션의 결과에 기초하여, 상기 클러스터링에 의해 생성된 클러스터에 대하여 분할을 수행할 수 있다. 보다 구체적으로, 컴퓨팅 장치(100)는 상기 시뮬레이션의 결과에 기초하여, 상기 클러스터에 포함된 소자들 사이의 "추가적인 거리 정보"를 획득할 수 있다. 여기서, "추가적인 거리 정보"는, 이상에서 살핀, 제 1 타입의 반도체 소자(스탠다드 타입의 반도체 소자)와 제 2 타입의 반도체 소자(매크로 타입의 반도체 소자) 사이의 "계층적 연결 깊이(depth)에 기초하여 결정되는 거리 정보"와는 상이한 거리 정보일 수 있다. 예를 들어, 상기 "추가적인 거리 정보"는, 계층적 연결 깊이에 기초하여 결정되는 개념적인 거리 정보가 아닌, EDA 소프트웨어를 활용하여 산출되는 대략적인(coarse) 물리적 거리 정보를 포함할 수 있다. 또한, 컴퓨팅 장치(100)는 상기 획득된 추가적인 거리 정보에 기초하여, 상기 클러스터에 포함된 소자들을 분할하여, 둘 이상의 새로운 클러스터들을 생성할 수 있다. 즉, 컴퓨팅 장치(100)는, 상기 거리 정보(즉, 계층적인 연결 깊이 정보에 기초하여 결정된 거리 정보)에 의해 동일한 클러스터에 포함된 제 1 타입의 소자들에 대해, 상기 추가적인 거리 정보(즉, EDA 소프트웨어를 활용하여 산출된 추가적인 거리 정보)를 활용하여 추가적인 분할을 수행할 수 있으며, 이를 통해 클러스터 생성의 정확성을 더욱 향상시킬 수 있다. 예를 들어, 컴퓨팅 장치(100)는, 상기 거리 정보에 기초하여 동일한 클러스터에 포함된 제 1 타입의 소자들 중, 상기 추가적인 거리 정보가 임계치 이상의 먼 거리로 산출된 제 1 타입의 소자들을 따로 분할하여 추가적인 클러스터를 생성함으로써, 클러스터 생성의 정확성(즉, 실제 인접하게 배치될 소자들이 동일한 클러스터에 포함되도록 하는 정확성)을 더욱 향상시킬 수 있다.
도 7은 본 개시의 일 실시예에 따른 반도체 소자를 배치하는 방법을 나타낸 순서도이다.
도 7에 도시된 반도체 소자를 배치하는 방법은 앞서 설명된 컴퓨팅 장치(100)에 의하여 수행될 수 있다. 따라서, 이하 생략된 내용이라고 하더라도 컴퓨팅 장치(100)에 대하여 설명된 내용은 반도체 소자를 배치하는 에 대한 설명에도 동일하게 적용될 수 있다.
본 개시의 일 실시예에 따르면, 컴퓨팅 장치(100)는 복수의 제 1 타입의 반도체 소자들 각각에 대하여, 제 2 타입의 반도체 소자로부터 떨어진 거리 정보를 획득하는 단계(S110) 및 상기 제 1 타입의 반도체 소자들 각각에 대하여 획득된 거리 정보에 기초하여, 상기 복수의 제 1 타입의 반도체 소자들에 대하여 클러스터링(Clustering)을 수행하는 단계(S120) 들을 포함할 수 있다. 또한, 본 개시의 일 실시예에 따른 반도체 소자를 배치하는 방법은 컴퓨팅 장치(100)에 의해 수행될 수 있다.
상기 S110 단계는, 복수의 제 1 타입의 반도체 소자들 각각에 대하여, 제 2 타입의 반도체 소자로부터 떨어진 거리 정보를 획득하는 단계이다. 여기서, 상기 복수의 제 1 타입의 반도체 소자들은, 복수의 스탠다드(Standard) 소자들을 포함하고, 상기 제 2 타입의 반도체 소자는, 매크로(Macro) 소자를 포함하고, 상기 복수의 스탠다드 소자들과 상기 매크로 소자는 소자의 크기를 기준으로 구분될 수 있다.
상기 S120 단계는, 상기 제 1 타입의 반도체 소자들 각각에 대하여 획득된 거리 정보에 기초하여, 상기 복수의 제 1 타입의 반도체 소자들에 대하여 클러스터링(Clustering)을 수행하는 단계이다. 이러한 상기 S120 단계는, 상기 복수의 제 1 타입의 반도체 소자들과 상기 제 2 타입의 반도체 소자 사이의 계층적 연결 관계 정보를 획득하는 단계; 및 상기 획득된 계층적 연결 관계 정보에 기초하여, 상기 복수의 제 1 타입의 반도체 소자들 각각과 상기 제 2 타입의 반도체 소자 사이의 거리 정보를 획득하는 단계를 포함할 수 있다. 또한, 상기 S120 단계는, 상기 제 1 타입의 반도체 소자들 각각에 대하여 획득된 거리 정보에 기초하여, 상기 복수의 제 1 타입의 반도체 소자들에 대하여 서로 상이한 방식의 클러스터링들을 수행하는 단계를 포함할 수 있다.
한편, 본 개시의 일 실시예에 따른 반도체 소자를 배치하는 방법은, 상기 클러스터링에 의해 생성된 클러스터에 기초하여, 상기 반도체 소자의 배치를 평가하는 단계를 포함할 수 있다. 상기 반도체 소자의 배치를 평가하는 단계는, 배치될 클러스터를 획득하는 단계; 및 상기 배치될 클러스터, 이미 배치된 클러스터들, 및 이미 배치된 제 2 타입의 반도체 소자들 사이의 관계에 기초하여, 상기 배치될 클러스터의 배치와 관련된 보상(reward)을 산출하는 단계를 포함할 수 있다.
상술한 설명에서, 단계 S110 내지 S120은 본원의 구현예에 따라서, 추가적인 단계들로 더 분할되거나, 더 적은 단계들로 조합될 수 있다. 또한, 일부 단계는 필요에 따라 생략될 수도 있고, 단계 간의 순서가 변경될 수도 있다.
도 8은 본 개시의 일 실시예에 따른 EDA 소프트웨어를 활용하는 시뮬레이션의 결과에 기초하여, 클러스터링에 의해 생성된 클러스터에 대하여 분할을 수행하는 방법을 나타낸 순서도이다.
도 8을 참조하면, 본 개시의 일 실시예에 따른 EDA 소프트웨어를 활용하는 시뮬레이션의 결과에 기초하여, 클러스터링에 의해 생성된 클러스터에 대하여 분할을 수행하는 방법은, EDA(Electronic Design Automation) 소프트웨어를 활용하여, 반도체 소자의 배치를 시뮬레이션하는 단계(S210) 및 상기 EDA 소프트웨어를 활용하는 상기 시뮬레이션의 결과에 기초하여, 상기 클러스터링에 의해 생성된 클러스터에 대하여 분할을 수행하는 단계(S220)들을 포함할 수 있다. 또한, 본 개시의 일 실시예에 따른 EDA 소프트웨어를 활용하는 시뮬레이션의 결과에 기초하여, 클러스터링에 의해 생성된 클러스터에 대하여 분할을 수행하는 방법은 컴퓨팅 장치(100)에 의해 수행될 수 있다.
상기 S210 단계는, EDA(Electronic Design Automation) 소프트웨어를 활용하여, 반도체 소자의 배치를 시뮬레이션하는 단계이다. 이러한 S210 단계는, EDA(Electronic Design Automation) 툴 등을 사용하여 개략적(coarse)으로 반도체 소자를 배치할 수 있다.
상기 S220 단계는, 상기 EDA 소프트웨어를 활용하는 상기 시뮬레이션의 결과에 기초하여, 상기 클러스터링에 의해 생성된 클러스터에 대하여 분할을 수행하는 단계이다. 이러한 S220 단계는, 상기 시뮬레이션의 결과에 기초하여, 상기 클러스터에 포함된 소자들 사이의 추가적인 거리 정보를 획득하는 단계; 및 상기 획득된 추가적인 거리 정보에 기초하여, 상기 클러스터에 포함된 소자들을 분할하여, 둘 이상의 새로운 클러스터들을 생성하는 단계를 포함할 수 있다. 달리 말해, S220 단계는, 상기 S210 단계에서 수행된 시뮬레이션의 결과를 활용하고, 클러스터에 포함된 소자들 사이의 추가적인 거리 정보가, 미리 설정된 거리 정보 이상인 경우, 클러스터에 포함된 소자들을 분할하여, 둘 이상의 새로운 클러스터들을 생성할 수 있다. 일례로, 추가적인 거리 정보는, EDA 소프트웨어를 활용하여 산출되는 대략적인(coarse) 물리적 거리 정보를 포함할 수 있다.
본 개시의 일 실시예에 따르면, 컴퓨팅 장치(100)는 클러스터링(Clustering)을 통해 넷리스트(netlist) 정보를 간소화하는 과정에서 근사 오차가 발생하고, 이러한 문제로 인해 반도체 소자의 배치 성능이 하락되는 문제점을 해결하고자, 클러스터에 포함된 소자들 사이의 거리 정보를 획득하고, 상기 획득된 거리 정보에 기초하여, 일정 거리 이상에 위치한 상기 클러스터에 포함된 소자들을 분할하여, 둘 이상의 새로운 클러스터들을 생성하는 동작을 수행할 수 있다.
상술한 설명에서, 단계 S210 내지 S220은 본원의 구현예에 따라서, 추가적인 단계들로 더 분할되거나, 더 적은 단계들로 조합될 수 있다. 또한, 일부 단계는 필요에 따라 생략될 수도 있고, 단계 간의 순서가 변경될 수도 있다.
본 개시의 일 실시예에 따라 데이터 구조를 저장한 컴퓨터 판독가능 매체가 개시된다.
데이터 구조는 데이터에 효율적인 접근 및 수정을 가능하게 하는 데이터의 조직, 관리, 저장을 의미할 수 있다. 데이터 구조는 특정 문제(예를 들어, 최단 시간으로 데이터 검색, 데이터 저장, 데이터 수정) 해결을 위한 데이터의 조직을 의미할 수 있다. 데이터 구조는 특정한 데이터 처리 기능을 지원하도록 설계된, 데이터 요소들 간의 물리적이거나 논리적인 관계로 정의될 수도 있다. 데이터 요소들 간의 논리적인 관계는 사용자 정의 데이터 요소들 간의 연결관계를 포함할 수 있다. 데이터 요소들 간의 물리적인 관계는 컴퓨터 판독가능 저장매체(예를 들어, 영구 저장 장치)에 물리적으로 저장되어 있는 데이터 요소들 간의 실제 관계를 포함할 수 있다. 데이터 구조는 구체적으로 데이터의 집합, 데이터 간의 관계, 데이터에 적용할 수 있는 함수 또는 명령어를 포함할 수 있다. 효과적으로 설계된 데이터 구조를 통해 컴퓨팅 장치는 컴퓨팅 장치의 자원을 최소한으로 사용하면서 연산을 수행할 수 있다. 구체적으로 컴퓨팅 장치는 효과적으로 설계된 데이터 구조를 통해 연산, 읽기, 삽입, 삭제, 비교, 교환, 검색의 효율성을 높일 수 있다.
데이터 구조는 데이터 구조의 형태에 따라 선형 데이터 구조와 비선형 데이터 구조로 구분될 수 있다. 선형 데이터 구조는 하나의 데이터 뒤에 하나의 데이터만이 연결되는 구조일 수 있다. 선형 데이터 구조는 리스트(List), 스택(Stack), 큐(Queue), 데크(Deque)를 포함할 수 있다. 리스트는 내부적으로 순서가 존재하는 일련의 데이터 집합을 의미할 수 있다. 리스트는 연결 리스트(Linked List)를 포함할 수 있다. 연결 리스트는 각각의 데이터가 포인터를 가지고 한 줄로 연결되어 있는 방식으로 데이터가 연결된 데이터 구조일 수 있다. 연결 리스트에서 포인터는 다음이나 이전 데이터와의 연결 정보를 포함할 수 있다. 연결 리스트는 형태에 따라 단일 연결 리스트, 이중 연결 리스트, 원형 연결 리스트로 표현될 수 있다. 스택은 제한적으로 데이터에 접근할 수 있는 데이터 나열 구조일 수 있다. 스택은 데이터 구조의 한 쪽 끝에서만 데이터를 처리(예를 들어, 삽입 또는 삭제)할 수 있는 선형 데이터 구조일 수 있다. 스택에 저장된 데이터는 늦게 들어갈수록 빨리 나오는 데이터 구조(LIFO-Last in First Out)일 수 있다. 큐는 제한적으로 데이터에 접근할 수 있는 데이터 나열 구조로서, 스택과 달리 늦게 저장된 데이터일수록 늦게 나오는 데이터 구조(FIFO-First in First Out)일 수 있다. 데크는 데이터 구조의 양 쪽 끝에서 데이터를 처리할 수 있는 데이터 구조일 수 있다.
비선형 데이터 구조는 하나의 데이터 뒤에 복수개의 데이터가 연결되는 구조일 수 있다. 비선형 데이터 구조는 그래프(Graph) 데이터 구조를 포함할 수 있다. 그래프 데이터 구조는 정점(Vertex)과 간선(Edge)으로 정의될 수 있으며 간선은 서로 다른 두 개의 정점을 연결하는 선을 포함할 수 있다. 그래프 데이터 구조 트리(Tree) 데이터 구조를 포함할 수 있다. 트리 데이터 구조는 트리에 포함된 복수개의 정점 중에서 서로 다른 두 개의 정점을 연결시키는 경로가 하나인 데이터 구조일 수 있다. 즉 그래프 데이터 구조에서 루프(loop)를 형성하지 않는 데이터 구조일 수 있다.
본 명세서에 걸쳐, 연산 모델, 신경망, 네트워크 함수, 뉴럴 네트워크(neural network)는 동일한 의미로 사용될 수 있다. 이하에서는 신경망으로 통일하여 기술한다. 데이터 구조는 신경망을 포함할 수 있다. 그리고 신경망을 포함한 데이터 구조는 컴퓨터 판독가능 매체에 저장될 수 있다. 신경망을 포함한 데이터 구조는 또한 신경망에 의한 처리를 위하여 전처리된 데이터, 신경망에 입력되는 데이터, 신경망의 가중치, 신경망의 하이퍼 파라미터, 신경망으로부터 획득한 데이터, 신경망의 각 노드 또는 레이어와 연관된 활성 함수, 신경망의 학습을 위한 손실 함수 등을 포함할 수 있다. 신경망을 포함한 데이터 구조는 상기 개시된 구성들 중 임의의 구성 요소들을 포함할 수 있다. 즉 신경망을 포함한 데이터 구조는 신경망에 의한 처리를 위하여 전처리된 데이터, 신경망에 입력되는 데이터, 신경망의 가중치, 신경망의 하이퍼 파라미터, 신경망으로부터 획득한 데이터, 신경망의 각 노드 또는 레이어와 연관된 활성 함수, 신경망의 학습을 위한 손실 함수 등 전부 또는 이들의 임의의 조합을 포함하여 구성될 수 있다. 전술한 구성들 이외에도, 신경망을 포함한 데이터 구조는 신경망의 특성을 결정하는 임의의 다른 정보를 포함할 수 있다. 또한, 데이터 구조는 신경망의 연산 과정에 사용되거나 발생되는 모든 형태의 데이터를 포함할 수 있으며 전술한 사항에 제한되는 것은 아니다. 컴퓨터 판독가능 매체는 컴퓨터 판독가능 기록 매체 및/또는 컴퓨터 판독가능 전송 매체를 포함할 수 있다. 신경망은 일반적으로 노드라 지칭될 수 있는 상호 연결된 계산 단위들의 집합으로 구성될 수 있다. 이러한 노드들은 뉴런(neuron)들로 지칭될 수도 있다. 신경망은 적어도 하나 이상의 노드들을 포함하여 구성된다.
데이터 구조는 신경망에 입력되는 데이터를 포함할 수 있다. 신경망에 입력되는 데이터를 포함하는 데이터 구조는 컴퓨터 판독가능 매체에 저장될 수 있다. 신경망에 입력되는 데이터는 신경망 학습 과정에서 입력되는 학습 데이터 및/또는 학습이 완료된 신경망에 입력되는 입력 데이터를 포함할 수 있다. 신경망에 입력되는 데이터는 전처리(pre-processing)를 거친 데이터 및/또는 전처리 대상이 되는 데이터를 포함할 수 있다. 전처리는 데이터를 신경망에 입력시키기 위한 데이터 처리 과정을 포함할 수 있다. 따라서 데이터 구조는 전처리 대상이 되는 데이터 및 전처리로 발생되는 데이터를 포함할 수 있다. 전술한 데이터 구조는 예시일 뿐 본 개시는 이에 제한되지 않는다.
데이터 구조는 신경망의 가중치를 포함할 수 있다. (본 명세서에서 가중치, 파라미터는 동일한 의미로 사용될 수 있다.) 그리고 신경망의 가중치를 포함한 데이터 구조는 컴퓨터 판독가능 매체에 저장될 수 있다. 신경망은 복수개의 가중치를 포함할 수 있다. 가중치는 가변적일 수 있으며, 신경망이 원하는 기능을 수행하기 위해, 사용자 또는 알고리즘에 의해 가변 될 수 있다. 예를 들어, 하나의 출력 노드에 하나 이상의 입력 노드가 각각의 링크에 의해 상호 연결된 경우, 출력 노드는 상기 출력 노드와 연결된 입력 노드들에 입력된 값들 및 각각의 입력 노드들에 대응하는 링크에 설정된 가중치에 기초하여 출력 노드에서 출력되는 데이터 값을 결정할 수 있다. 전술한 데이터 구조는 예시일 뿐 본 개시는 이에 제한되지 않는다.
제한이 아닌 예로서, 가중치는 신경망 학습 과정에서 가변되는 가중치 및/또는 신경망 학습이 완료된 가중치를 포함할 수 있다. 신경망 학습 과정에서 가변되는 가중치는 학습 사이클이 시작되는 시점의 가중치 및/또는 학습 사이클 동안 가변되는 가중치를 포함할 수 있다. 신경망 학습이 완료된 가중치는 학습 사이클이 완료된 가중치를 포함할 수 있다. 따라서 신경망의 가중치를 포함한 데이터 구조는 신경망 학습 과정에서 가변되는 가중치 및/또는 신경망 학습이 완료된 가중치를 포함한 데이터 구조를 포함할 수 있다. 그러므로 상술한 가중치 및/또는 각 가중치의 조합은 신경망의 가중치를 포함한 데이터 구조에 포함되는 것으로 한다. 전술한 데이터 구조는 예시일 뿐 본 개시는 이에 제한되지 않는다.
신경망의 가중치를 포함한 데이터 구조는 직렬화(serialization) 과정을 거친 후 컴퓨터 판독가능 저장 매체(예를 들어, 메모리, 하드 디스크)에 저장될 수 있다. 직렬화는 데이터 구조를 동일하거나 다른 컴퓨팅 장치에 저장하고 나중에 다시 재구성하여 사용할 수 있는 형태로 변환하는 과정일 수 있다. 컴퓨팅 장치는 데이터 구조를 직렬화하여 네트워크를 통해 데이터를 송수신할 수 있다. 직렬화된 신경망의 가중치를 포함한 데이터 구조는 역직렬화(deserialization)를 통해 동일한 컴퓨팅 장치 또는 다른 컴퓨팅 장치에서 재구성될 수 있다. 신경망의 가중치를 포함한 데이터 구조는 직렬화에 한정되는 것은 아니다. 나아가 신경망의 가중치를 포함한 데이터 구조는 컴퓨팅 장치의 자원을 최소한으로 사용하면서 연산의 효율을 높이기 위한 데이터 구조(예를 들어, 비선형 데이터 구조에서 B-Tree, Trie, m-way search tree, AVL tree, Red-Black Tree)를 포함할 수 있다. 전술한 사항은 예시일 뿐 본 개시는 이에 제한되지 않는다.
데이터 구조는 신경망의 하이퍼 파라미터(Hyper-parameter)를 포함할 수 있다. 그리고 신경망의 하이퍼 파라미터를 포함한 데이터 구조는 컴퓨터 판독가능 매체에 저장될 수 있다. 하이퍼 파라미터는 사용자에 의해 가변되는 변수일 수 있다. 하이퍼 파라미터는 예를 들어, 학습률(learning rate), 비용 함수(cost function), 학습 사이클 반복 횟수, 가중치 초기화(Weight initialization)(예를 들어, 가중치 초기화 대상이 되는 가중치 값의 범위 설정), Hidden Unit 개수(예를 들어, 히든 레이어의 개수, 히든 레이어의 노드 수)를 포함할 수 있다. 전술한 데이터 구조는 예시일 뿐 본 개시는 이에 제한되지 않는다.
도 9는 본 개시의 실시예들이 구현될 수 있는 예시적인 컴퓨팅 환경에 대한 간략하고 일반적인 개략도이다.
본 개시가 일반적으로 컴퓨팅 장치에 의해 구현될 수 있는 것으로 전술되었지만, 당업자라면 본 개시가 하나 이상의 컴퓨터 상에서 실행될 수 있는 컴퓨터 실행가능 명령어 및/또는 기타 프로그램 모듈들과 결합되어 및/또는 하드웨어와 소프트웨어의 조합으로써 구현될 수 있다는 것을 잘 알 것이다.
일반적으로, 프로그램 모듈은 특정의 태스크를 수행하거나 특정의 추상 데이터 유형을 구현하는 루틴, 프로그램, 컴포넌트, 데이터 구조, 기타 등등을 포함한다. 또한, 당업자라면 본 개시의 방법이 단일-프로세서 또는 멀티프로세서 컴퓨터 시스템, 미니컴퓨터, 메인프레임 컴퓨터는 물론 퍼스널 컴퓨터, 핸드헬드(handheld) 컴퓨팅 장치, 마이크로프로세서-기반 또는 프로그램가능 가전 제품, 기타 등등(이들 각각은 하나 이상의 연관된 장치와 연결되어 동작할 수 있음)을 비롯한 다른 컴퓨터 시스템 구성으로 실시될 수 있다는 것을 잘 알 것이다.
본 개시의 설명된 실시예들은 또한 어떤 태스크들이 통신 네트워크를 통해 연결되어 있는 원격 처리 장치들에 의해 수행되는 분산 컴퓨팅 환경에서 실시될 수 있다. 분산 컴퓨팅 환경에서, 프로그램 모듈은 로컬 및 원격 메모리 저장 장치 둘 다에 위치할 수 있다.
컴퓨터는 통상적으로 다양한 컴퓨터 판독가능 매체를 포함한다. 컴퓨터에 의해 액세스 가능한 매체는 그 어떤 것이든지 컴퓨터 판독가능 매체가 될 수 있고, 이러한 컴퓨터 판독가능 매체는 휘발성 및 비휘발성 매체, 일시적(transitory) 및 비일시적(non-transitory) 매체, 이동식 및 비-이동식 매체를 포함한다. 제한이 아닌 예로서, 컴퓨터 판독가능 매체는 컴퓨터 판독가능 저장 매체 및 컴퓨터 판독가능 전송 매체를 포함할 수 있다. 컴퓨터 판독가능 저장 매체는 컴퓨터 판독가능 명령어, 데이터 구조, 프로그램 모듈 또는 기타 데이터와 같은 정보를 저장하는 임의의 방법 또는 기술로 구현되는 휘발성 및 비휘발성 매체, 일시적 및 비-일시적 매체, 이동식 및 비이동식 매체를 포함한다. 컴퓨터 판독가능 저장 매체는 RAM, ROM, EEPROM, 플래시 메모리 또는 기타 메모리 기술, CD-ROM, DVD(digital video disk) 또는 기타 광 디스크 저장 장치, 자기 카세트, 자기 테이프, 자기 디스크 저장 장치 또는 기타 자기 저장 장치, 또는 컴퓨터에 의해 액세스될 수 있고 원하는 정보를 저장하는 데 사용될 수 있는 임의의 기타 매체를 포함하지만, 이에 한정되지 않는다.
컴퓨터 판독가능 전송 매체는 통상적으로 반송파(carrier wave) 또는 기타 전송 메커니즘(transport mechanism)과 같은 피변조 데이터 신호(modulated data signal)에 컴퓨터 판독가능 명령어, 데이터 구조, 프로그램 모듈 또는 기타 데이터 등을 구현하고 모든 정보 전달 매체를 포함한다. 피변조 데이터 신호라는 용어는 신호 내에 정보를 인코딩하도록 그 신호의 특성들 중 하나 이상을 설정 또는 변경시킨 신호를 의미한다. 제한이 아닌 예로서, 컴퓨터 판독가능 전송 매체는 유선 네트워크 또는 직접 배선 접속(direct-wired connection)과 같은 유선 매체, 그리고 음향, RF, 적외선, 기타 무선 매체와 같은 무선 매체를 포함한다. 상술된 매체들 중 임의의 것의 조합도 역시 컴퓨터 판독가능 전송 매체의 범위 안에 포함되는 것으로 한다.
컴퓨터(1102)를 포함하는 본 개시의 여러가지 측면들을 구현하는 예시적인 환경(1100)이 나타내어져 있으며, 컴퓨터(1102)는 처리 장치(1104), 시스템 메모리(1106) 및 시스템 버스(1108)를 포함한다. 시스템 버스(1108)는 시스템 메모리(1106)(이에 한정되지 않음)를 비롯한 시스템 컴포넌트들을 처리 장치(1104)에 연결시킨다. 처리 장치(1104)는 다양한 상용 프로세서들 중 임의의 프로세서일 수 있다. 듀얼 프로세서 및 기타 멀티프로세서 아키텍처도 역시 처리 장치(1104)로서 이용될 수 있다.
시스템 버스(1108)는 메모리 버스, 주변장치 버스, 및 다양한 상용 버스 아키텍처 중 임의의 것을 사용하는 로컬 버스에 추가적으로 상호 연결될 수 있는 몇 가지 유형의 버스 구조 중 임의의 것일 수 있다. 시스템 메모리(1106)는 판독 전용 메모리(ROM)(1110) 및 랜덤 액세스 메모리(RAM)(1112)를 포함한다. 기본 입/출력 시스템(BIOS)은 ROM, EPROM, EEPROM 등의 비휘발성 메모리(1110)에 저장되며, 이 BIOS는 시동 중과 같은 때에 컴퓨터(1102) 내의 구성요소들 간에 정보를 전송하는 일을 돕는 기본적인 루틴을 포함한다. RAM(1112)은 또한 데이터를 캐싱하기 위한 정적 RAM 등의 고속 RAM을 포함할 수 있다.
컴퓨터(1102)는 또한 내장형 하드 디스크 드라이브(HDD)(1114)(예를 들어, EIDE, SATA)－이 내장형 하드 디스크 드라이브(1114)는 또한 적당한 섀시(도시 생략) 내에서 외장형 용도로 구성될 수 있음－, 자기 플로피 디스크 드라이브(FDD)(1116)(예를 들어, 이동식 디스켓(1118)으로부터 판독을 하거나 그에 기록을 하기 위한 것임), 및 광 디스크 드라이브(1120)(예를 들어, CD-ROM 디스크(1122)를 판독하거나 DVD 등의 기타 고용량 광 매체로부터 판독을 하거나 그에 기록을 하기 위한 것임)를 포함한다. 하드 디스크 드라이브(1114), 자기 디스크 드라이브(1116) 및 광 디스크 드라이브(1120)는 각각 하드 디스크 드라이브 인터페이스(1124), 자기 디스크 드라이브 인터페이스(1126) 및 광 드라이브 인터페이스(1128)에 의해 시스템 버스(1108)에 연결될 수 있다. 외장형 드라이브 구현을 위한 인터페이스(1124)는 USB(Universal Serial Bus) 및 IEEE 1394 인터페이스 기술 중 적어도 하나 또는 그 둘 다를 포함한다.
이들 드라이브 및 그와 연관된 컴퓨터 판독가능 매체는 데이터, 데이터 구조, 컴퓨터 실행가능 명령어, 기타 등등의 비휘발성 저장을 제공한다. 컴퓨터(1102)의 경우, 드라이브 및 매체는 임의의 데이터를 적당한 디지털 형식으로 저장하는 것에 대응한다. 상기에서의 컴퓨터 판독가능 매체에 대한 설명이 HDD, 이동식 자기 디스크, 및 CD 또는 DVD 등의 이동식 광 매체를 언급하고 있지만, 당업자라면 집 드라이브(zip drive), 자기 카세트, 플래쉬 메모리 카드, 카트리지, 기타 등등의 컴퓨터에 의해 판독가능한 다른 유형의 매체도 역시 예시적인 운영 환경에서 사용될 수 있으며 또 임의의 이러한 매체가 본 개시의 방법들을 수행하기 위한 컴퓨터 실행가능 명령어를 포함할 수 있다는 것을 잘 알 것이다.
운영 체제(1130), 하나 이상의 애플리케이션 프로그램(1132), 기타 프로그램 모듈(1134) 및 프로그램 데이터(1136)를 비롯한 다수의 프로그램 모듈이 드라이브 및 RAM(1112)에 저장될 수 있다. 운영 체제, 애플리케이션, 모듈 및/또는 데이터의 전부 또는 그 일부분이 또한 RAM(1112)에 캐싱될 수 있다. 본 개시가 여러가지 상업적으로 이용가능한 운영 체제 또는 운영 체제들의 조합에서 구현될 수 있다는 것을 잘 알 것이다.
사용자는 하나 이상의 유선/무선 입력 장치, 예를 들어, 키보드(1138) 및 마우스(1140) 등의 포인팅 장치를 통해 컴퓨터(1102)에 명령 및 정보를 입력할 수 있다. 기타 입력 장치(도시 생략)로는 마이크, IR 리모콘, 조이스틱, 게임 패드, 스타일러스 펜, 터치 스크린, 기타 등등이 있을 수 있다. 이들 및 기타 입력 장치가 종종 시스템 버스(1108)에 연결되어 있는 입력 장치 인터페이스(1142)를 통해 처리 장치(1104)에 연결되지만, 병렬 포트, IEEE 1394 직렬 포트, 게임 포트, USB 포트, IR 인터페이스, 기타 등등의 기타 인터페이스에 의해 연결될 수 있다.
모니터(1144) 또는 다른 유형의 디스플레이 장치도 역시 비디오 어댑터(1146) 등의 인터페이스를 통해 시스템 버스(1108)에 연결된다. 모니터(1144)에 부가하여, 컴퓨터는 일반적으로 스피커, 프린터, 기타 등등의 기타 주변 출력 장치(도시 생략)를 포함한다.
컴퓨터(1102)는 유선 및/또는 무선 통신을 통한 원격 컴퓨터(들)(1148) 등의 하나 이상의 원격 컴퓨터로의 논리적 연결을 사용하여 네트워크화된 환경에서 동작할 수 있다. 원격 컴퓨터(들)(1148)는 워크스테이션, 컴퓨팅 디바이스 컴퓨터, 라우터, 퍼스널 컴퓨터, 휴대용 컴퓨터, 마이크로프로세서-기반 오락 기기, 피어 장치 또는 기타 통상의 네트워크 노드일 수 있으며, 일반적으로 컴퓨터(1102)에 대해 기술된 구성요소들 중 다수 또는 그 전부를 포함하지만, 간략함을 위해, 메모리 저장 장치(1150)만이 도시되어 있다. 도시되어 있는 논리적 연결은 근거리 통신망(LAN)(1152) 및/또는 더 큰 네트워크, 예를 들어, 원거리 통신망(WAN)(1154)에의 유선/무선 연결을 포함한다. 이러한 LAN 및 WAN 네트워킹 환경은 사무실 및 회사에서 일반적인 것이며, 인트라넷 등의 전사적 컴퓨터 네트워크(enterprise-wide computer network)를 용이하게 해주며, 이들 모두는 전세계 컴퓨터 네트워크, 예를 들어, 인터넷에 연결될 수 있다.
LAN 네트워킹 환경에서 사용될 때, 컴퓨터(1102)는 유선 및/또는 무선 통신 네트워크 인터페이스 또는 어댑터(1156)를 통해 로컬 네트워크(1152)에 연결된다. 어댑터(1156)는 LAN(1152)에의 유선 또는 무선 통신을 용이하게 해줄 수 있으며, 이 LAN(1152)은 또한 무선 어댑터(1156)와 통신하기 위해 그에 설치되어 있는 무선 액세스 포인트를 포함하고 있다. WAN 네트워킹 환경에서 사용될 때, 컴퓨터(1102)는 모뎀(1158)을 포함할 수 있거나, WAN(1154) 상의 통신 컴퓨팅 디바이스에 연결되거나, 또는 인터넷을 통하는 등, WAN(1154)을 통해 통신을 설정하는 기타 수단을 갖는다. 내장형 또는 외장형 및 유선 또는 무선 장치일 수 있는 모뎀(1158)은 직렬 포트 인터페이스(1142)를 통해 시스템 버스(1108)에 연결된다. 네트워크화된 환경에서, 컴퓨터(1102)에 대해 설명된 프로그램 모듈들 또는 그의 일부분이 원격 메모리/저장 장치(1150)에 저장될 수 있다. 도시된 네트워크 연결이 예시적인 것이며 컴퓨터들 사이에 통신 링크를 설정하는 기타 수단이 사용될 수 있다는 것을 잘 알 것이다.
컴퓨터(1102)는 무선 통신으로 배치되어 동작하는 임의의 무선 장치 또는 개체, 예를 들어, 프린터, 스캐너, 데스크톱 및/또는 휴대용 컴퓨터, PDA(portable data assistant), 통신 위성, 무선 검출가능 태그와 연관된 임의의 장비 또는 장소, 및 전화와 통신을 하는 동작을 한다. 이것은 적어도 Wi-Fi 및 블루투스 무선 기술을 포함한다. 따라서, 통신은 종래의 네트워크에서와 같이 미리 정의된 구조이거나 단순하게 적어도 2개의 장치 사이의 애드혹 통신(ad hoc communication)일 수 있다.
Wi-Fi(Wireless Fidelity)는 유선 없이도 인터넷 등으로의 연결을 가능하게 해준다. Wi-Fi는 이러한 장치, 예를 들어, 컴퓨터가 실내에서 및 실외에서, 즉 기지국의 통화권 내의 아무 곳에서나 데이터를 전송 및 수신할 수 있게 해주는 셀 전화와 같은 무선 기술이다. Wi-Fi 네트워크는 안전하고 신뢰성 있으며 고속인 무선 연결을 제공하기 위해 IEEE 802.11(a, b, g, 기타)이라고 하는 무선 기술을 사용한다. 컴퓨터를 서로에, 인터넷에 및 유선 네트워크(IEEE 802.3 또는 이더넷을 사용함)에 연결시키기 위해 Wi-Fi가 사용될 수 있다. Wi-Fi 네트워크는 비인가 2.4 및 5GHz 무선 대역에서, 예를 들어, 11Mbps(802.11a) 또는 54 Mbps(802.11b) 데이터 레이트로 동작하거나, 양 대역(듀얼 대역)을 포함하는 제품에서 동작할 수 있다.
본 개시의 기술 분야에서 통상의 지식을 가진 자는 정보 및 신호들이 임의의 다양한 상이한 기술들 및 기법들을 이용하여 표현될 수 있다는 것을 이해할 것이다. 예를 들어, 위의 설명에서 참조될 수 있는 데이터, 지시들, 명령들, 정보, 신호들, 비트들, 심볼들 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 입자들, 광학장들 또는 입자들, 또는 이들의 임의의 결합에 의해 표현될 수 있다.
본 개시의 기술 분야에서 통상의 지식을 가진 자는 여기에 개시된 실시예들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 프로세서들, 수단들, 회로들 및 알고리즘 단계들이 전자 하드웨어, (편의를 위해, 여기에서 소프트웨어로 지칭되는) 다양한 형태들의 프로그램 또는 설계 코드 또는 이들 모두의 결합에 의해 구현될 수 있다는 것을 이해할 것이다. 하드웨어 및 소프트웨어의 이러한 상호 호환성을 명확하게 설명하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들 및 단계들이 이들의 기능과 관련하여 위에서 일반적으로 설명되었다. 이러한 기능이 하드웨어 또는 소프트웨어로서 구현되는지 여부는 특정한 애플리케이션 및 전체 시스템에 대하여 부과되는 설계 제약들에 따라 좌우된다. 본 개시의 기술 분야에서 통상의 지식을 가진 자는 각각의 특정한 애플리케이션에 대하여 다양한 방식들로 설명된 기능을 구현할 수 있으나, 이러한 구현 결정들은 본 개시의 범위를 벗어나는 것으로 해석되어서는 안 될 것이다.
여기서 제시된 다양한 실시예들은 방법, 장치, 또는 표준 프로그래밍 및/또는 엔지니어링 기술을 사용한 제조 물품(article)으로 구현될 수 있다. 용어 제조 물품은 임의의 컴퓨터-판독가능 저장장치로부터 액세스 가능한 컴퓨터 프로그램, 캐리어, 또는 매체(media)를 포함한다. 예를 들어, 컴퓨터-판독가능 저장매체는 자기 저장 장치(예를 들면, 하드 디스크, 플로피 디스크, 자기 스트립, 등), 광학 디스크(예를 들면, CD, DVD, 등), 스마트 카드, 및 플래쉬 메모리 장치(예를 들면, EEPROM, 카드, 스틱, 키 드라이브, 등)를 포함하지만, 이들로 제한되는 것은 아니다. 또한, 여기서 제시되는 다양한 저장 매체는 정보를 저장하기 위한 하나 이상의 장치 및/또는 다른 기계-판독가능한 매체를 포함한다.
제시된 프로세스들에 있는 단계들의 특정한 순서 또는 계층 구조는 예시적인 접근들의 일례임을 이해하도록 한다. 설계 우선순위들에 기반하여, 본 개시의 범위 내에서 프로세스들에 있는 단계들의 특정한 순서 또는 계층 구조가 재배열될 수 있다는 것을 이해하도록 한다. 첨부된 방법 청구항들은 샘플 순서로 다양한 단계들의 엘리먼트들을 제공하지만 제시된 특정한 순서 또는 계층 구조에 한정되는 것을 의미하지는 않는다.
제시된 실시예들에 대한 설명은 임의의 본 개시의 기술 분야에서 통상의 지식을 가진 자가 본 개시를 이용하거나 또는 실시할 수 있도록 제공된다. 이러한 실시예들에 대한 다양한 변형들은 본 개시의 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이며, 여기에 정의된 일반적인 원리들은 본 개시의 범위를 벗어남이 없이 다른 실시예들에 적용될 수 있다. 그리하여, 본 개시는 여기에 제시된 실시예들로 한정되는 것이 아니라, 여기에 제시된 원리들 및 신규한 특징들과 일관되는 최광의의 범위에서 해석되어야 할 것이다.
Claims (35)
- 적어도 하나의 프로세서를 포함하는 컴퓨팅 장치에 의해 수행되는, 반도체 소자를 배치하는 방법으로서,
복수의 제 1 타입의 반도체 소자들 각각에 대하여, 제 2 타입의 반도체 소자로부터 떨어진 거리 정보를 획득하는 단계; 및
상기 제 1 타입의 반도체 소자들 각각에 대하여 획득된 거리 정보에 기초하여, 상기 복수의 제 1 타입의 반도체 소자들 중 일부에 대해 상기 제 2 타입의 반도체 소자 별로 클러스터링을 수행하는 단계; 및
상기 복수의 제 1 타입의 반도체 소자들 중 나머지 일부에 대해 네트워크 그래프 클러스터링(Network graph clustering) 알고리즘을 통해 클러스터링을 수행하는 단계
를 포함하는,
방법.
- 제 1 항에 있어서,
상기 복수의 제 1 타입의 반도체 소자들은, 복수의 스탠다드(Standard) 소자들을 포함하고,
상기 제 2 타입의 반도체 소자는, 매크로(Macro) 소자를 포함하고,
상기 복수의 스탠다드 소자들과 상기 매크로 소자는 소자의 크기를 기준으로 구분되는,
방법.
- 제 1 항에 있어서,
상기 복수의 제 1 타입의 반도체 소자들 각각에 대하여, 제 2 타입의 반도체 소자로부터 떨어진 거리 정보를 획득하는 단계는,
상기 복수의 제 1 타입의 반도체 소자들과 상기 제 2 타입의 반도체 소자 사이의 계층적 연결 관계 정보를 획득하는 단계; 및
상기 획득된 계층적 연결 관계 정보에 기초하여, 상기 복수의 제 1 타입의 반도체 소자들 각각과 상기 제 2 타입의 반도체 소자 사이의 거리 정보를 획득하는 단계
를 포함하는,
방법.
- 제 3 항에 있어서,
상기 복수의 제 1 타입의 반도체 소자들 각각과 상기 제 2 타입의 반도체 소자 사이의 거리 정보는,
상기 복수의 제 1 타입의 반도체 소자들 각각과 상기 제 2 타입의 반도체 소자 사이의 계층적 연결 깊이(depth)에 기초하여 산출되는,
방법.
- 제 4 항에 있어서,
상기 복수의 제 1 타입의 반도체 소자들 각각과 상기 제 2 타입의 반도체 소자 사이의 계층적 연결 깊이(depth)는,
상기 복수의 제 1 타입의 반도체 소자들과 상기 제 2 타입의 반도체 소자 사이의 계층적 연결 관계 정보를 나타내는 계층적 트리 구조에서, 상기 제 2 타입의 반도체 소자로부터 상기 복수의 제 1 타입의 반도체 소자들 각각에 도달하기 위해 필요한 홉핑(hopping)의 개수에 기초하여 결정되는,
방법.
- 삭제
- 제 1 항에 있어서,
상기 복수의 제 1 타입의 반도체 소자들 각각에 대하여 획득된 거리 정보를 임계치와 비교하는 단계를 더 포함하고,
상기 임계치 이하의 거리 정보를 갖는 제 1 타입의 반도체 소자들에 대하여, 상기 제 2 타입의 반도체 소자 별로 클러스터링을 수행하고,
상기 임계치를 초과하는 거리 정보를 갖는 제 1 타입의 반도체 소자들에 대하여, 상기 네트워크 그래프 클러스터링 알고리즘을 통해 클러스터링을 수행하는,
방법.
- 제 7 항에 있어서,
상기 제 2 타입의 반도체 소자 별로 클러스터링을 수행하는 단계는,
상기 거리 정보의 기준이 되는 상기 제 2 타입의 반도체 소자와 연관하여, 상기 임계치 이하의 거리 정보를 갖는 제 1 타입의 반도체 소자들을 동일한 클러스터(Cluster)에 포함시키는 단계를 포함하는,
방법.
- 제 8 항에 있어서,
상기 제 2 타입의 반도체 소자 별로 클러스터링을 수행하는 단계는,
복수의 제 2 타입의 반도체 소자들 중 하나의 제 2 타입의 반도체 소자를 기준으로 하는 거리 정보 및 상기 임계치에 기초하여, 상기 하나의 제 2 타입의 반도체 소자와 연관된 제 1-1 클러스터를 생성하는 단계; 및
상기 복수의 제 2 타입의 반도체 소자들 중 다른 하나의 제 2 타입의 반도체 소자를 기준으로 하는 거리 정보 및 상기 임계치에 기초하여, 상기 다른 하나의 제 2 타입의 반도체 소자와 연관된 제 1-2 클러스터를 생성하는 단계
를 포함하는,
방법.
- 제 9 항에 있어서,
상기 제 1-1 클러스터는,
계층적 트리 구조에서, 상기 하나의 제 2 타입의 반도체 소자로부터 임계 개수 이하의 홉핑(hopping)으로 도달할 수 있는 제 1 타입의 반도체 소자들을 포함하는,
방법.
- 제 10 항에 있어서,
상기 제 1-2 클러스터는,
상기 계층적 트리 구조에서, 상기 다른 하나의 제 2 타입의 반도체 소자로부터 임계 개수 이하의 홉핑으로 도달할 수 있는 제 1 타입의 반도체 소자들을 포함하는,
방법.
- 제 7 항에 있어서,
상기 네트워크 그래프 클러스터링 알고리즘을 통해 클러스터링을 수행하는 단계는,
상기 임계치를 초과하는 거리 정보를 갖는 제 1 타입의 반도체 소자들 사이의 연결 관계를 하이퍼그래프(Hypergraph)로 표현하는 단계; 및
상기 하이퍼그래프에 기초하여 상기 클러스터링을 수행하는 단계
를 포함하는,
방법.
- 제 12 항에 있어서,
상기 하이퍼그래프는 넷리스트(Netlist)에 기초하고,
상기 하이퍼그래프에 기초하여 상기 클러스터링을 수행하는 단계는,
상기 하이퍼그래프 상에서 분할(Partitioning)을 통해 둘 이상의 클러스터들을 생성하는 단계를 포함하는,
방법.
- 제 13 항에 있어서,
상기 하이퍼그래프 상에서 분할을 통해 둘 이상의 클러스터들을 생성하는 단계는,
상기 하이퍼그래프의 제 1 분할 영역에 포함된 제 1 타입의 반도체 소자들을 포함하는 제 2-1 클러스터를 생성하는 단계; 및
상기 하이퍼그래프의 제 2 분할 영역에 포함된 제 1 타입의 반도체 소자들을 포함하는 제 2-2 클러스터를 생성하는 단계
를 포함하는,
방법.
- 제 1 항에 있어서,
상기 클러스터링에 의해 생성된 클러스터에 기초하여, 상기 반도체 소자의 배치를 평가하는 단계
를 더 포함하는,
방법.
- 제 15 항에 있어서,
상기 반도체 소자의 배치를 평가하는 단계는,
배치될 클러스터를 획득하는 단계; 및
상기 배치될 클러스터, 이미 배치된 클러스터들, 및 이미 배치된 제 2 타입의 반도체 소자들 사이의 관계에 기초하여, 상기 배치될 클러스터의 배치와 관련된 보상(reward)을 산출하는 단계
를 포함하는,
방법.
- 제 16 항에 있어서,
상기 배치될 클러스터의 배치와 관련된 보상은,
최적화 알고리즘에 기초하는 보상 또는 강화학습에 기초하여 보상 중 적어도 하나의 보상을 포함하는,
방법.
- 제 17 항에 있어서,
상기 배치될 클러스터의 배치와 관련된 보상은,
상기 배치될 클러스터 및 상기 이미 배치된 클러스터들을 각각 단일의 소자로 가정하는 것에 기초하여 산출되는,
방법.
- 제 1 항에 있어서,
EDA(Electronic Design Automation) 소프트웨어를 활용하여, 반도체 소자의 배치를 시뮬레이션하는 단계; 및
상기 EDA 소프트웨어를 활용하는 상기 시뮬레이션의 결과에 기초하여, 상기 클러스터링에 의해 생성된 클러스터에 대하여 분할을 수행하는 단계
를 더 포함하는,
방법.
- 제 19 항에 있어서,
상기 EDA 소프트웨어를 활용하는 상기 시뮬레이션의 결과에 기초하여, 상기 클러스터링에 의해 생성된 클러스터에 대하여 분할을 수행하는 단계는,
상기 시뮬레이션의 결과에 기초하여, 상기 클러스터에 포함된 소자들 사이의 추가적인 거리 정보를 획득하는 단계; 및
상기 획득된 추가적인 거리 정보에 기초하여, 상기 클러스터에 포함된 소자들을 분할하여, 둘 이상의 새로운 클러스터들을 생성하는 단계
를 포함하는,
방법.
- 컴퓨팅 장치로서,
적어도 하나의 프로세서; 및
메모리
를 포함하고,
상기 적어도 하나의 프로세서는,
복수의 제 1 타입의 반도체 소자들 각각에 대하여, 제 2 타입의 반도체 소자로부터 떨어진 거리 정보를 획득하고;
상기 제 1 타입의 반도체 소자들 각각에 대하여 획득된 거리 정보에 기초하여, 상기 복수의 제 1 타입의 반도체 소자들 중 일부에 대해 상기 제 2 타입의 반도체 소자 별로 클러스터링을 수행하고; 그리고
상기 복수의 제 1 타입의 반도체 소자들 중 나머지 일부에 대해 네트워크 그래프 클러스터링(Network graph clustering) 알고리즘을 통해 클러스터링을 수행하도록 구성되는,
장치.
- 제 21 항에 있어서,
상기 복수의 제 1 타입의 반도체 소자들은, 복수의 스탠다드(Standard) 소자들을 포함하고,
상기 제 2 타입의 반도체 소자는, 매크로(Macro) 소자를 포함하고,
상기 복수의 스탠다드 소자들과 상기 매크로 소자는 소자의 크기를 기준으로 구분되는,
장치.
- 제 21 항에 있어서,
상기 적어도 하나의 프로세서는,
상기 복수의 제 1 타입의 반도체 소자들과 상기 제 2 타입의 반도체 소자 사이의 계층적 연결 관계 정보를 획득하고; 그리고
상기 획득된 계층적 연결 관계 정보에 기초하여, 상기 복수의 제 1 타입의 반도체 소자들 각각과 상기 제 2 타입의 반도체 소자 사이의 거리 정보를 획득하도록 구성되는,
장치.
- 제 23 항에 있어서,
상기 복수의 제 1 타입의 반도체 소자들 각각과 상기 제 2 타입의 반도체 소자 사이의 거리 정보는,
상기 복수의 제 1 타입의 반도체 소자들 각각과 상기 제 2 타입의 반도체 소자 사이의 계층적 연결 깊이(depth)에 기초하여 산출되는,
장치.
- 제 24 항에 있어서,
상기 복수의 제 1 타입의 반도체 소자들 각각과 상기 제 2 타입의 반도체 소자 사이의 계층적 연결 깊이(depth)는,
상기 복수의 제 1 타입의 반도체 소자들과 상기 제 2 타입의 반도체 소자 사이의 계층적 연결 관계 정보를 나타내는 계층적 트리 구조에서, 상기 제 2 타입의 반도체 소자로부터 상기 복수의 제 1 타입의 반도체 소자들 각각에 도달하기 위해 필요한 홉핑(hopping)의 개수에 기초하여 결정되는,
장치.
- 컴퓨터 판독가능 저장 매체에 저장된 컴퓨터 프로그램으로서, 상기 컴퓨터 프로그램은 하나 이상의 프로세서에서 실행되는 경우, 상기 하나 이상의 프로세서로 하여금 반도체 소자의 배치를 평가하기 위한 이하의 동작들을 수행하도록 하며, 상기 동작들은:
복수의 제 1 타입의 반도체 소자들 각각에 대하여, 제 2 타입의 반도체 소자로부터 떨어진 거리 정보를 획득하는 동작;
상기 제 1 타입의 반도체 소자들 각각에 대하여 획득된 거리 정보에 기초하여, 상기 복수의 제 1 타입의 반도체 소자들 중 일부에 대해 상기 제 2 타입의 반도체 소자 별로 클러스터링을 수행하는 동작; 및
상기 복수의 제 1 타입의 반도체 소자들 중 나머지 일부에 대해 네트워크 그래프 클러스터링(Network graph clustering) 알고리즘을 통해 클러스터링을 수행하는 동작
을 포함하는,
컴퓨터 판독가능 저장매체에 저장된 컴퓨터 프로그램.
- 삭제
- 제 26 항에 있어서,
상기 동작들은,
상기 복수의 제 1 타입의 반도체 소자들 각각에 대하여 획득된 거리 정보를 임계치와 비교하는 동작을 더 포함하고,
상기 임계치 이하의 거리 정보를 갖는 제 1 타입의 반도체 소자들에 대하여, 상기 제 2 타입의 반도체 소자 별로 클러스터링을 수행하고,
상기 임계치를 초과하는 거리 정보를 갖는 제 1 타입의 반도체 소자들에 대하여, 상기 네트워크 그래프 클러스터링 알고리즘을 통해 클러스터링을 수행하는,
컴퓨터 판독가능 저장매체에 저장된 컴퓨터 프로그램.
- 제 28 항에 있어서,
상기 제 2 타입의 반도체 소자 별로 클러스터링을 수행하는 동작은,
상기 거리 정보의 기준이 되는 상기 제 2 타입의 반도체 소자와 연관하여, 상기 임계치 이하의 거리 정보를 갖는 제 1 타입의 반도체 소자들을 동일한 클러스터(Cluster)에 포함시키는 동작을 포함하는,
컴퓨터 판독가능 저장매체에 저장된 컴퓨터 프로그램.
- 제 29 항에 있어서,
상기 제 2 타입의 반도체 소자 별로 클러스터링으르 수행하는 동작은,
복수의 제 2 타입의 반도체 소자들 중 하나의 제 2 타입의 반도체 소자를 기준으로 하는 거리 정보 및 상기 임계치에 기초하여, 상기 하나의 제 2 타입의 반도체 소자와 연관된 제 1-1 클러스터를 생성하는 동작; 및
상기 복수의 제 2 타입의 반도체 소자들 중 다른 하나의 제 2 타입의 반도체 소자를 기준으로 하는 거리 정보 및 상기 임계치에 기초하여, 상기 다른 하나의 제 2 타입의 반도체 소자와 연관된 제 1-2 클러스터를 생성하는 동작
을 포함하는,
컴퓨터 판독가능 저장매체에 저장된 컴퓨터 프로그램.
- 제 30 항에 있어서,
상기 제 1-1 클러스터는,
계층적 트리 구조에서, 상기 하나의 제 2 타입의 반도체 소자로부터 임계 개수 이하의 홉핑(hopping)으로 도달할 수 있는 제 1 타입의 반도체 소자들을 포함하는,
컴퓨터 판독가능 저장매체에 저장된 컴퓨터 프로그램.
- 제 31 항에 있어서,
상기 제 1-2 클러스터는,
상기 계층적 트리 구조에서, 상기 다른 하나의 제 2 타입의 반도체 소자로부터 임계 개수 이하의 홉핑으로 도달할 수 있는 제 1 타입의 반도체 소자들을 포함하는,
컴퓨터 판독가능 저장매체에 저장된 컴퓨터 프로그램.
- 제 32 항에 있어서,
상기 네트워크 그래프 클러스터링 알고리즘을 통해 클러스터링을 수행하는 동작은,
상기 임계치를 초과하는 거리 정보를 갖는 제 1 타입의 반도체 소자들 사이의 연결 관계를 하이퍼그래프(Hypergraph)로 표현하는 동작; 및
상기 하이퍼그래프에 기초하여 상기 클러스터링을 수행하는 동작
을 포함하는,
컴퓨터 판독가능 저장매체에 저장된 컴퓨터 프로그램.
- 제 33 항에 있어서,
상기 하이퍼그래프는 넷리스트(Netlist)에 기초하고,
상기 하이퍼그래프에 기초하여 상기 클러스터링을 수행하는 동작은,
상기 하이퍼그래프 상에서 분할(Partitioning)을 통해 둘 이상의 클러스터들을 생성하는 동작을 포함하는,
컴퓨터 판독가능 저장매체에 저장된 컴퓨터 프로그램.
- 제 34 항에 있어서,
상기 하이퍼그래프 상에서 분할을 통해 둘 이상의 클러스터들을 생성하는 동작은,
상기 하이퍼그래프의 제 1 분할 영역에 포함된 제 1 타입의 반도체 소자들을 포함하는 제 2-1 클러스터를 생성하는 동작; 및
상기 하이퍼그래프의 제 2 분할 영역에 포함된 제 1 타입의 반도체 소자들을 포함하는 제 2-2 클러스터를 생성하는 동작
을 포함하는,
컴퓨터 판독가능 저장매체에 저장된 컴퓨터 프로그램.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020230009531A KR102597811B1 (ko) | 2023-01-25 | 2023-01-25 | 매크로 소자로부터의 거리 정보를 고려하여 반도체 소자를 배치하는 방법 |
| US18/421,757 US20240249060A1 (en) | 2023-01-25 | 2024-01-24 | Method for placing semiconductor devices in consideration of distance information from macro device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020230009531A KR102597811B1 (ko) | 2023-01-25 | 2023-01-25 | 매크로 소자로부터의 거리 정보를 고려하여 반도체 소자를 배치하는 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR102597811B1 true KR102597811B1 (ko) | 2023-11-03 |
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ID=88745263
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| KR1020230009531A KR102597811B1 (ko) | 2023-01-25 | 2023-01-25 | 매크로 소자로부터의 거리 정보를 고려하여 반도체 소자를 배치하는 방법 |
Country Status (2)
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|---|---|
| US (1) | US20240249060A1 (ko) |
| KR (1) | KR102597811B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117933181A (zh) * | 2024-01-29 | 2024-04-26 | 嘉兴鼎镓半导体有限公司 | 一种半导体集成电路的节能方法及系统 |
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| JP2007188488A (ja) * | 2006-01-03 | 2007-07-26 | Mediatek Inc | パッキングベースのマクロ配置方法とそれを用いた半導体チップ |
| JP2014044560A (ja) * | 2012-08-27 | 2014-03-13 | Renesas Electronics Corp | 半導体装置の設計方法、設計プログラム及び設計装置 |
| KR20210080756A (ko) * | 2019-12-23 | 2021-07-01 | 주식회사 제로원에이아이 | 인공지능 모델의 분산 학습 기법 |
| KR102430483B1 (ko) * | 2022-02-04 | 2022-08-08 | 주식회사 마키나락스 | 반도체 소자의 배치를 평가하는 방법 |
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2023
- 2023-01-25 KR KR1020230009531A patent/KR102597811B1/ko active IP Right Grant
-
2024
- 2024-01-24 US US18/421,757 patent/US20240249060A1/en active Pending
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