KR102587997B1 - Monolithic three-dimensional semiconductor integrated circuit device and fabrication method thereof - Google Patents

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Abstract

본 발명은 에피택셜 소스/드레인의 크기를 최대로 merge 될때까지 성장시켜 strain engineering으로 인한 채널 이동도를 향상시키면서, 탑 소자 및 바텀 소자를 직접(direct) 연결할 수 있는 모놀리식 삼차원 집적회로 디바이스 및 이의 제조방법을 개시한다.The present invention is a monolithic three-dimensional integrated circuit device that can directly connect top elements and bottom elements while improving channel mobility due to strain engineering by growing the size of the epitaxial source/drain until the maximum merge, and The manufacturing method thereof is disclosed.

Description

모놀리식 삼차원 집적회로 디바이스 및 이의 제조방법{Monolithic three-dimensional semiconductor integrated circuit device and fabrication method thereof}Monolithic three-dimensional semiconductor integrated circuit device and fabrication method thereof}

본 발명은 모놀리식 삼차원 집적회로 디바이스 및 이의 제조방법에 관한 것이다.The present invention relates to monolithic three-dimensional integrated circuit devices and methods for manufacturing the same.

모놀리식 삼차원 집적회로(Monolithic 3D IC) 기술은 하나의 기판에 개별 스택 층을 순차적으로 집적한 기술이다. 이러한 기술은 반도체 집적도를 향상시킬 수 있으며, 제작 공정 중 사용되는 마스크의 숫자를 줄이고, 칩 면적을 감소시킬 수 있어 경제성 및 성능 면에서 월등한 칩의 생산을 가능케 한다. Monolithic 3D IC technology is a technology that sequentially integrates individual stack layers on one substrate. These technologies can improve semiconductor integration, reduce the number of masks used during the manufacturing process, and reduce chip area, enabling the production of chips with superior economic efficiency and performance.

모놀리식 삼차원 집적회로 디바이스는 스택할 다이들을 따로따로 독립적으로 전공정(FEOL)을 수행하는 Multilithic 3D 방식의 칩과 비교하여 전력 소모가 감소되는 효과가 있다. Monolithic 3D integrated circuit devices have the effect of reducing power consumption compared to multilithic 3D chips that independently perform front-end processing (FEOL) on the dies to be stacked.

모놀리식 삼차원 집적회로 디바이스는 바텀-티어(bottom tier)와 탑-티어(top tier) 두 개의 티어가 존재하고, 층간 티어 비아 및 층간 절연층을 통해 전기적인 연결을 수행한다 A monolithic three-dimensional integrated circuit device has two tiers, a bottom tier and a top tier, and electrical connections are made through interlayer vias and interlayer insulating layers.

기존에 연구된 모놀리식 삼차원 집적회로 디바이스의 제조는 탑-티어와 바텀-티어 사이를 직접(direct)적으로 연결하지 못하여, 추가적인 우회 영역을 형성하는 간접적인 연결 방식이 채택되고 있다. 이러한 방식은 우회 영역에 따른 추가적인 면적이 필요하여 결과적으로 칩 면적의 감소 효과를 확보하는데 한계가 있었다.The manufacturing of monolithic three-dimensional integrated circuit devices studied previously does not provide direct connection between the top-tier and bottom-tier, so an indirect connection method that creates an additional bypass area is adopted. This method requires additional area for the bypass area, resulting in limitations in securing the effect of reducing the chip area.

다양한 구조 개선을 통해 탑-티어 및 바텀-티어를 직접적으로 연결하고자 하는 시도가 있었다.There have been attempts to directly connect the top-tier and bottom-tier through various structural improvements.

US 8,754,533 B2호에서는 탑-티어의 소스/드레인을 뚫어 바텀-티어와 연결된 구조를 나타내었으나 구체적인 공정 방안을 제시하고 있지 않다.US 8,754,533 B2 shows a structure in which the source/drain of the top-tier is drilled and connected to the bottom-tier, but does not present a specific process plan.

US 10,297,592 B2호에서는 게이트와 소스/드레인의 아래측으로 연결하기 위한 방법을 개시하고 있다. 구체적인 구조를 보면 탑-티어의 소스/드레인 영역의 옆 부분에 비아를 형성해 바텀-티어의 금속 인터커넥트(metal interconnect)와 연결하는 방식을 채택하고 있다. 이러한 방식을 통해 직접 연결이 가능하나 탑-티어의 소스/드레인이 상대적으로 작아 소자 성능 향상을 확보할 수 없었다.US 10,297,592 B2 discloses a method for connecting the gate to the lower side of the source/drain. Looking at the specific structure, a method is adopted to form a via next to the source/drain area of the top-tier and connect it to the metal interconnect of the bottom-tier. Direct connection was possible through this method, but the source/drain of the top-tier was relatively small, making it impossible to secure device performance improvement.

US 10,748,901 B2호에서는 탑-티어와 바텀-티어를 금속 인터커넥트를 통해 연결하고 있다. 이 특허는 상기 US 10,297,592 B2호와 마찬가지로 탑-티어와 바텀-티어를 직접 연결할 수 있으나 탑-티어의 소스/드레인이 작은 문제가 여전히 남아 있다. In US 10,748,901 B2, the top-tier and bottom-tier are connected through metal interconnects. This patent, like US 10,297,592 B2, can directly connect the top-tier and bottom-tier, but there still remains the problem that the source/drain of the top-tier is small.

이들 특허에서 탑-티어의 소스/드레인의 제한적인 크기는 그 제조 공정에 기인한다. The limited size of the top-tier source/drain in these patents is due to their manufacturing process.

이에 소스/드레인을 크게 형성하는 방법이 고려되었으나, 상기 소스/드레인이 클 경우 이의 하부 영역까지 금속을 충분히 충진할 수 없다는 문제가 발생하였다. 또한, 콘택 금속층 형성을 위해 금속 인터커넥트 상의 식각 정지층을 식각해야 하는데, 너무 커져버린 소스/드레인으로 인해 식각 정지층의 식각 또한 원활히 수행될 수 없었다.Accordingly, a method of forming a large source/drain was considered, but a problem occurred in that if the source/drain was large, the lower area of the source/drain could not be sufficiently filled with metal. In addition, to form a contact metal layer, the etch stop layer on the metal interconnect must be etched, but the etch stop layer could not be smoothly etched due to the source/drain becoming too large.

US 8,754,533 B2호 (2011.05.12 공개)US 8,754,533 B2 (released on May 12, 2011) US 10,297,592 B2호 (2017.10.05 공개)US 10,297,592 No. B2 (released on October 5, 2017) US 10,748,901 B2호 (2020.04.23 공개)US 10,748,901 B2 (released on April 23, 2020)

본 발명은 탑-티어와 바텀-티어를 직접적으로 연결하되, 기존 바텀-티어의 큰 소스/드레인을 탑-티어에도 유지시킬 수 있도록, 체적이 큰 mergerd 소스/드레인을 갖는 모놀리식 삼차원 집적회로 디바이스를 설계하였고, 제조 공정 과정에서 희생층의 도입을 통해 체적이 큰 소스/드레인을 크게 형성하더라도 식각 정지층의 식각 및 금속의 충진이 충분히 이루어질 수 있는 공정을 개발하였다.The present invention is a monolithic three-dimensional integrated circuit that directly connects the top-tier and the bottom-tier, but has a mergerd source/drain with a large volume so that the large source/drain of the existing bottom-tier can be maintained in the top-tier. We designed a device and developed a process that allows sufficient etching of the etch stop layer and filling of the metal even if a large source/drain is formed through the introduction of a sacrificial layer during the manufacturing process.

따라서, 본 발명은 모놀리식 삼차원 집적회로 디바이스 및 이의 제조방법을 개시한다.Accordingly, the present invention discloses a monolithic three-dimensional integrated circuit device and a method of manufacturing the same.

상기 목적을 달성하기 위해, 본 발명은 하부 절연층 상에 형성된 금속 인터커넥트 및 그 상부에 형성된 식각 정지층을 포함하는 바텀-티어; 및 상기 바텀-티어 상에 접합층을 통해 이와 접합되며, 제1게이트 나노 스택을 포함하는 제1전계효과 트랜지스터와 제2게이트 나노 스택을 포함하는 제2전계효과 트랜지스터를 포함하는 탑-티어;를 구비하는 모놀리식 삼차원 집적회로 디바이스를 제공한다. In order to achieve the above object, the present invention includes a bottom-tier including a metal interconnect formed on a lower insulating layer and an etch stop layer formed on the upper insulating layer; and a top-tier connected to the bottom-tier through a bonding layer and including a first field effect transistor including a first gate nano stack and a second field effect transistor including a second gate nano stack. A monolithic three-dimensional integrated circuit device is provided.

상기 탑-티어는 상기 제1게이트 나노 스택과 제2게이트 나노 스택 사이의 중간층 영역 및 상기 중간층 영역이 아닌 제1 및 제2 전계효과 트랜지스터와 접한 주변부 영역을 포함한다. The top-tier includes an intermediate layer region between the first gate nano stack and the second gate nano stack, and a peripheral region that is not in the intermediate layer region but is in contact with the first and second field effect transistors.

상기 중간층 영역 및 주변부 영역에 형성되며, 제1 및 제2게이트 나노 스택의 채널로부터 에피택셜 성장된 merged 소스/드레인; 상기 merged 소스/드레인을 둘러싼 실리사이드; 및 상기 중간층 영역(A)에 형성되며, 소스/드레인 및 실리사이드를 제외한 나머지 영역에 충진되어, 상기 바텀-티어와 탑-티어와의 전기적 연결을 위한 콘택 금속층;을 포함한다.Merged source/drain formed in the middle layer region and peripheral region and epitaxially grown from channels of the first and second gate nano stacks; Silicide surrounding the merged source/drain; and a contact metal layer formed in the middle layer area (A) and filled in the remaining areas excluding the source/drain and silicide, for electrical connection between the bottom-tier and the top-tier.

상기 주변부 영역은 탑-티어에 형성된 상부 절연층을 포함한다.The peripheral region includes an upper insulating layer formed on the top-tier.

상기 제1 및 제2전계효과 트랜지스터는 Planar MOSFET, FinFET, 멀티 게이트 FET, GAA(gate-all-around) 구조, 나노 시트 FET, 또는 나노와이어 FET 중 어느 하나이다.The first and second field effect transistors are any one of planar MOSFET, FinFET, multi-gate FET, gate-all-around (GAA) structure, nanosheet FET, or nanowire FET.

상기 제1게이트 나노 스택 및 제2게이트 나노 스택은 서로 대칭되도록 형성하며, 각각 게이트 스택 및 수직 방향으로 복수 개의 채널 및 이들 사이에 복수 개의 이너 스페이서를 구비한다.The first gate nano-stack and the second gate nano-stack are formed to be symmetrical to each other, and each includes a plurality of channels in a direction perpendicular to the gate stack and a plurality of inner spacers between them.

상기 merged 소스/드레인은 다이아몬드형, 라운드형, 사각형 또는 다각형의 에지를 갖는다.The merged source/drain has diamond-shaped, round-shaped, square-shaped or polygonal edges.

상기 주변부 영역은 실리사이드 상에 충진되는 콘택 금속층을 더욱 포함한다.The peripheral region further includes a contact metal layer filled on the silicide.

상기 콘택 금속층은 중간층 영역 전체 또는 일부에 충진된다.The contact metal layer is filled in all or part of the intermediate layer area.

상기 탑-티어는 제1게이트 나노 스택 및 제2게이트 나노 스택의 하부에 실리콘이 더욱 구비되어 있을 수 있다.The top-tier may further include silicon at the bottom of the first gate nano stack and the second gate nano stack.

또한, 본 발명은In addition, the present invention

(i) 하부 절연층 상에 형성된 금속 인터커넥트 및 그 상부에 형성된 식각 정지층을 포함하는 바텀-티어를 형성하는 단계; (i) forming a bottom-tier including a metal interconnect formed on a lower insulating layer and an etch stop layer formed thereon;

(ii) 상기 바텀-티어 상에 접합층을 통해 이와 접합되며, 제1게이트 나노 스택을 포함하는 제1전계효과 트랜지스터 및 제2게이트 나노 스택을 포함하는 제2전계효과 트랜지스터를 구비하며, 상기 트랜지스터들에 의해 구획된 중간층 영역 및 주변부 영역을 포함하여 충진된 상부 절연층을 구비한 탑-티어를 형성하는 단계; 를 포함하고, (ii) a first field effect transistor including a first gate nano stack and a second field effect transistor including a second gate nano stack, which are bonded to the bottom tier through a bonding layer, the transistor forming a top-tier having a filled upper insulating layer including a mid-layer region and a peripheral region defined by . Including,

상기 중간층 영역 및 주변부 영역에 선택적 에피택셜 성장 공정을 수행하여 merged 소스/드레인을 형성하는, 모놀리식 삼차원 집적회로 디바이스의 제조방법을 제공한다.A method of manufacturing a monolithic three-dimensional integrated circuit device is provided, in which a merged source/drain is formed by performing a selective epitaxial growth process on the intermediate layer region and the peripheral region.

일 구현예에 따르면, 상기 단계 (ii) 이후, 하기 단계 (iii) 내지 단계 (xiii)를 순차적으로 수행한다.According to one embodiment, after step (ii), the following steps (iii) to (xiii) are sequentially performed.

(iii) 상기 중간층 영역의 상부 절연층을 접합층 전까지 식각하는 단계; (iii) etching the upper insulating layer of the intermediate layer region until the bonding layer;

(iv) 상기 중간층 영역의 접합층을 식각 정지층 전까지 추가 식각하는 단계;(iv) additionally etching the bonding layer in the intermediate layer area until the etch stop layer;

(v) 상기 식각 정지층 상에 희생층을 형성하는 단계;(v) forming a sacrificial layer on the etch stop layer;

(vi) 상기 주변부 영역의 상부 절연층을 식각하는 단계;(vi) etching the upper insulating layer of the peripheral region;

(vii) 상기 중간층 영역 및 주변부 영역에 선택적 에피택셜 성장 공정을 수행하여 merged 소스/드레인을 형성하는 단계; (vii) performing a selective epitaxial growth process on the middle layer region and the peripheral region to form merged source/drain;

(viii) 상기 중간층 영역 및 주변부 영역에 형성된 소스/드레인 상에 제1게이트 및 제2게이트의 높이까지 추가적으로 희생층을 충진하는 단계;(viii) additionally filling a sacrificial layer on the source/drain formed in the middle layer region and the peripheral region to the height of the first gate and the second gate;

(ix) 대체 금속 게이트 공정을 수행한 후 희생층을 식각하는 단계; (ix) etching the sacrificial layer after performing an alternative metal gate process;

(x) 상기 merged 소스/드레인 상에 실리사이드를 형성하는 단계;(x) forming silicide on the merged source/drain;

(xi) 상기 주변부 영역에 상부 절연층을 충진하는 단계;(xi) filling the peripheral area with an upper insulating layer;

(xii) 상기 중간층 영역 내 식각 정지층을 식각하여 금속 인터커넥트의 일측 상부를 노출하는 단계; 및(xii) etching the etch stop layer in the intermediate layer region to expose an upper portion of one side of the metal interconnect; and

(xiii) 상기 중간층 영역의 개구 영역에 콘택 금속층을 충진하는 단계.(xiii) filling the opening area of the intermediate layer area with a contact metal layer.

일 구현예에 따르면, 소스/드레인의 크기가 금속층의 충진이 가능할 정도로 작은 경우 상기 소스/드레인 형성 전에 희생층의 형성 과정의 생략이 가능하며, 소스/드레인 형성 전에 희생층을 형성하는 과정을 생략하더라도 콘택 금속층의 충진이 가능할 정도로 작은 경우 상기 단계 (ii) 이후, 하기 단계 (iii) 내지 단계 (xii)를 순차적으로 수행한다.According to one embodiment, if the size of the source/drain is small enough to allow filling of the metal layer, the process of forming the sacrificial layer before forming the source/drain can be omitted, and the process of forming the sacrificial layer before forming the source/drain is omitted. Even if the filling of the contact metal layer is small enough to be possible, steps (iii) to (xii) below are sequentially performed after step (ii).

(iii) 상기 중간층 영역의 상부 절연층을 접합층 전까지 식각하는 단계; (iii) etching the upper insulating layer of the intermediate layer region until the bonding layer;

(iv) 상기 중간층 영역의 접합층을 식각 정지층 전까지 추가 식각하는 단계;(iv) additionally etching the bonding layer in the intermediate layer area until the etch stop layer;

(v) 상기 주변부 영역의 상부 절연층을 식각하는 단계;(v) etching the upper insulating layer of the peripheral region;

(vi) 상기 중간층 영역 및 주변부 영역에 선택적 에피택셜 성장 공정을 수행하여 merged 소스/드레인을 형성하는 단계; (vi) forming a merged source/drain by performing a selective epitaxial growth process on the middle layer region and the peripheral region;

(vii) 상기 중간층 영역 및 주변부 영역에 형성된 소스/드레인 상에 제1게이트 및 제2게이트의 높이까지 추가적으로 희생층을 충진하는 단계;(vii) additionally filling a sacrificial layer on the source/drain formed in the middle layer region and the peripheral region to the height of the first gate and the second gate;

(viii) 대체 금속 게이트 공정을 수행한 후 희생층을 식각하는 단계; (viii) etching the sacrificial layer after performing an alternative metal gate process;

(ix) 상기 merged 소스/드레인 상에 실리사이드를 형성하는 단계;(ix) forming silicide on the merged source/drain;

(x) 상기 주변부 영역에 상부 절연층을 충진하는 단계;(x) filling the peripheral area with an upper insulating layer;

(xi) 상기 중간층 영역 내 식각 정지층을 식각하여 금속 인터커넥트의 일측 상부를 노출하는 단계; 및(xi) etching the etch stop layer in the intermediate layer region to expose an upper portion of one side of the metal interconnect; and

(xii) 상기 중간층 영역의 개구 영역에 콘택 금속층을 충진하는 단계.(xii) filling the opening area of the intermediate layer area with a contact metal layer.

일 구현예에 따르면, 상기 단계 (ii) 이후, 하기 단계 (iii) 내지 단계 (xii)를 순차적으로 수행한다. According to one embodiment, after step (ii), the following steps (iii) to (xii) are sequentially performed.

(iii) 상기 중간층 영역의 상부 절연층을 접합층 전까지 식각하는 단계; (iii) etching the upper insulating layer of the intermediate layer region until the bonding layer;

(iv) 상기 중간층 영역의 접합층을 식각 정지층 전까지 추가 식각하는 단계;(iv) additionally etching the bonding layer in the intermediate layer area until the etch stop layer;

(v) 상기 식각 정지층 상에 희생층을 형성하는 단계;(v) forming a sacrificial layer on the etch stop layer;

(vi) 상기 주변부 영역의 상부 절연층을 식각하는 단계;(vi) etching the upper insulating layer of the peripheral region;

(vii) 상기 중간층 영역 및 주변부 영역에 선택적 에피택셜 성장 공정을 수행하여 merged 소스/드레인을 형성하는 단계; (vii) performing a selective epitaxial growth process on the middle layer region and the peripheral region to form merged source/drain;

(viii) 상기 제1게이트 및 제2게이트의 높이까지 중간층 영역(A)에는 희생층을, 주변부 영역에는 상부 절연층을 충진하는 단계;(viii) filling the middle layer area (A) with a sacrificial layer and filling the peripheral area with an upper insulating layer up to the height of the first and second gates;

(ix) 대체 금속 게이트 공정을 수행한 후 희생층을 식각하는 단계; (ix) etching the sacrificial layer after performing an alternative metal gate process;

(x) 상기 merged 소스/드레인 상에 실리사이드를 형성하는 단계;(x) forming silicide on the merged source/drain;

(xi) 상기 중간층 영역 내 식각 정지층을 식각하여 금속 인터커넥트의 일측 상부를 노출하는 단계; 및(xi) etching the etch stop layer in the intermediate layer region to expose an upper portion of one side of the metal interconnect; and

(xii) 상기 중간층 영역의 개구 영역에 콘택 금속층을 충진하는 단계.(xii) filling the opening area of the intermediate layer area with a contact metal layer.

일 구현예에 따르면, 상기 단계 (ii) 이후, 하기 단계 (iii) 내지 단계 (xiii)를 순차적으로 수행한다.According to one embodiment, after step (ii), the following steps (iii) to (xiii) are sequentially performed.

(iii) 상기 중간층 영역의 상부 절연층을 접합층 전까지 식각하는 단계; (iii) etching the upper insulating layer of the intermediate layer region until the bonding layer;

(iv) 상기 중간층 영역의 접합층을 식각 정지층 전까지 추가 식각하는 단계;(iv) additionally etching the bonding layer in the intermediate layer area until the etch stop layer;

(v) 상기 식각 정지층 상에 희생층을 형성하는 단계;(v) forming a sacrificial layer on the etch stop layer;

(vi) 상기 주변부 영역의 상부 절연층을 식각하는 단계;(vi) etching the upper insulating layer of the peripheral region;

(vii) 상기 중간층 영역 및 주변부 영역에 선택적 에피택셜 성장 공정을 수행하여 merged 소스/드레인을 형성하는 단계; (vii) performing a selective epitaxial growth process on the middle layer region and the peripheral region to form merged source/drain;

(viii) 상기 중간층 영역 및 주변부 영역에 형성된 소스/드레인 상에 제1게이트 및 제2게이트의 높이까지 추가적으로 희생층을 충진하는 단계;(viii) additionally filling a sacrificial layer on the source/drain formed in the middle layer region and the peripheral region to the height of the first gate and the second gate;

(ix) 대체 금속 게이트 공정을 수행한 후 희생층을 식각하는 단계; (ix) etching the sacrificial layer after performing an alternative metal gate process;

(x) 상기 merged 소스/드레인 상에 실리사이드를 형성하는 단계;(x) forming silicide on the merged source/drain;

(xi) 상기 중간층 영역 내 식각 정지층을 식각하여 금속 인터커넥트의 일측 상부를 노출하는 단계; (xi) etching the etch stop layer in the intermediate layer region to expose an upper portion of one side of the metal interconnect;

(xii) 상기 주변부 영역에 상부 절연층을 충진하는 단계; 및 (xii) filling the peripheral area with an upper insulating layer; and

(xiii); 상기 중간층 영역의 개구 영역에 콘택 금속층을 충진하는 단계.(xiii); Filling the opening area of the intermediate layer area with a contact metal layer.

일 구현예에 따르면, 상기 단계 (ii) 이후, 하기 단계 (iii) 내지 단계 (xii)를 순차적으로 수행한다.According to one embodiment, after step (ii), the following steps (iii) to (xii) are sequentially performed.

(iii) 상기 중간층 영역의 상부 절연층을 접합층 전까지 식각하는 단계; (iii) etching the upper insulating layer of the intermediate layer region until the bonding layer;

(iv) 상기 중간층 영역의 접합층을 식각 정지층 전까지 추가 식각하는 단계;(iv) additionally etching the bonding layer in the intermediate layer area until the etch stop layer;

(v) 상기 식각 정지층 상에 희생층을 형성하는 단계;(v) forming a sacrificial layer on the etch stop layer;

(vi) 상기 주변부 영역의 상부 절연층을 식각하는 단계;(vi) etching the upper insulating layer of the peripheral region;

(vii) 상기 중간층 영역 및 주변부 영역에 선택적 에피택셜 성장 공정을 수행하여 merged 소스/드레인을 형성하는 단계; (vii) performing a selective epitaxial growth process on the middle layer region and the peripheral region to form merged source/drain;

(viii) 상기 중간층 영역 및 주변부 영역에 형성된 소스/드레인 상에 제1게이트 및 제2게이트의 높이까지 추가적으로 희생층을 충진하는 단계;(viii) additionally filling a sacrificial layer on the source/drain formed in the middle layer region and the peripheral region to the height of the first gate and the second gate;

(ix) 대체 금속 게이트 공정을 수행한 후 희생층을 식각하는 단계; (ix) etching the sacrificial layer after performing an alternative metal gate process;

(x) 상기 merged 소스/드레인 상에 실리사이드를 형성하는 단계;(x) forming silicide on the merged source/drain;

(xi) 상기 중간층 영역 내 식각 정지층을 식각하여 금속 인터커넥트의 일측 상부를 노출하는 단계; (xi) etching the etch stop layer in the intermediate layer region to expose an upper portion of one side of the metal interconnect;

(xii) 상기 중간층 영역의 개구 영역과 주변부 영역에 콘택 금속층을 충진하는 단계.(xii) filling the opening area and peripheral area of the intermediate layer area with a contact metal layer.

이때 상기 희생층의 식각은 등방성 식각 공정을 수행한다.At this time, the sacrificial layer is etched using an isotropic etching process.

상기 콘택 금속층은 중간층 영역의 개구 영역 전체 또는 일부 영역에 충진하고, 상기 일부 영역의 충진은 콘택 금속층을 식각 후 절연 물질로 식각된 영역을 충진한다.The contact metal layer fills the entire or partial opening area of the intermediate layer area, and the partial area is filled by etching the contact metal layer and then filling the etched area with an insulating material.

본 발명은 큰 체적의 에피택셜 소스/드레인을 merge 될때까지 성장시켜 strain engineering으로 인한 채널 이동도를 향상시키면서, 탑-티어 및 바텀-티어를 직접 연결할 수 있다.The present invention allows the top-tier and bottom-tier to be directly connected while improving channel mobility due to strain engineering by growing a large volume of epitaxial source/drain until merged.

도 1은 본 발명의 일 구현예에 따른 모놀리식 삼차원 집적회로 디바이스의 개략도이다.
도 2 내지 도 13은 본 발명의 제1구현예에 따른 도 1의 모놀리식 삼차원 집적회로 디바이스의 제조 공정을 보여주는 도면이다.
도 14는 본 발명의 제1구현예에 따른 모놀리식 삼차원 집적회로 디바이스를 설명하기 위한 입체 도면이다.
도 15는 본 발명의 제2구현예에 따른 모놀리식 삼차원 집적회로 디바이스를 설명하기 위한 도면이다.
도 16은 본 발명의 제3구현예에 따른 모놀리식 삼차원 집적회로 디바이스를 설명하기 위한 도면이다.
도 17은 본 발명의 제4구현예에 따른 모놀리식 삼차원 집적회로 디바이스를 설명하기 위한 도면이다.
도 18은 본 발명의 제5구현예에 따른 모놀리식 삼차원 집적회로 디바이스를 설명하기 위한 도면이다.
도 19는 본 발명의 제6구현예에 따른 모놀리식 삼차원 집적회로 디바이스를 설명하기 위한 도면이다.
도 20은 본 발명의 제7구현예에 따른 모놀리식 삼차원 집적회로 디바이스를 설명하기 위한 입체 도면이다.
도 21은 본 발명의 제8구현예에 따른 모놀리식 삼차원 집적회로 디바이스를 설명하기 위한 입체 도면이다.
도 22는 본 발명의 제9구현예에 따른 모놀리식 삼차원 집적회로 디바이스를 설명하기 위한 입체 도면이다.
도 23은 본 발명의 제10구현예에 따른 모놀리식 삼차원 집적회로 디바이스를 설명하기 위한 입체 도면이다.1 is a schematic diagram of a monolithic three-dimensional integrated circuit device according to one implementation of the present invention.
2 to 13 are diagrams showing the manufacturing process of the monolithic three-dimensional integrated circuit device of FIG. 1 according to the first embodiment of the present invention.
Figure 14 is a three-dimensional diagram for explaining a monolithic three-dimensional integrated circuit device according to the first embodiment of the present invention.
Figure 15 is a diagram for explaining a monolithic three-dimensional integrated circuit device according to a second embodiment of the present invention.
Figure 16 is a diagram for explaining a monolithic three-dimensional integrated circuit device according to a third embodiment of the present invention.
Figure 17 is a diagram for explaining a monolithic three-dimensional integrated circuit device according to a fourth embodiment of the present invention.
Figure 18 is a diagram for explaining a monolithic three-dimensional integrated circuit device according to the fifth embodiment of the present invention.
Figure 19 is a diagram for explaining a monolithic three-dimensional integrated circuit device according to the sixth embodiment of the present invention.
Figure 20 is a three-dimensional diagram for explaining a monolithic three-dimensional integrated circuit device according to the seventh embodiment of the present invention.
Figure 21 is a three-dimensional diagram for explaining a monolithic three-dimensional integrated circuit device according to the eighth embodiment of the present invention.
Figure 22 is a three-dimensional diagram for explaining a monolithic three-dimensional integrated circuit device according to the ninth embodiment of the present invention.
Figure 23 is a three-dimensional diagram for explaining a monolithic three-dimensional integrated circuit device according to the tenth embodiment of the present invention.

이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.The above objects, other objects, features and advantages of the present invention will be easily understood through the following preferred embodiments related to the attached drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided so that the disclosure will be thorough and complete and so that the spirit of the invention can be sufficiently conveyed to those skilled in the art.

본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면의 구성 요소들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.In this specification, when a film (or layer) is referred to as being on another film (or layer) or substrate, it may be formed directly on the other film (or layer) or substrate, or a third film may be formed between them. (or layers) may be interposed. Additionally, the size and thickness of the components in the drawings are exaggerated for clarity. In this specification, the expression 'and/or' is used to mean including at least one of the components listed before and after. Parts indicated with the same reference numerals throughout the specification represent the same elements.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다The terminology used herein is for describing embodiments and is not intended to limit the invention. As used herein, singular forms also include plural forms, unless specifically stated otherwise in the context. As used in the specification, 'comprises' and/or 'comprising' refers to the presence of one or more other components, steps, operations and/or elements. or does not rule out adding

이하 도면을 참조하여, 더욱 상세히 설명한다. 이때 공간적 맥락을 제공하기 위해 XYZ 직교 좌표가 반도체 장치 구조의 도면에 표시하였다.This will be described in more detail below with reference to the drawings. At this time, to provide spatial context, XYZ orthogonal coordinates were indicated on the drawing of the semiconductor device structure.

도 1은 본 발명의 일 구현예에 따른 모놀리식 삼차원 집적회로 디바이스의 개략도이다.1 is a schematic diagram of a monolithic three-dimensional integrated circuit device according to one implementation of the present invention.

모놀리식 삼차원 집적회로 디바이스는 바텀-티어(bottom tier, 100) 및 탑-티어(top-tier, 200)를 포함한다. 이때 바텀-티어(100)는 벌크 기판 상에 형성된 바텀 소자를 구비한 디바이스이고, 상기 탑-티어(200)는 상기 바텀-티어(100)의 상부에 위치하고, 이와 전기적으로 연결되며 탑 소자를 구비한 디바이스를 의미한다.The monolithic three-dimensional integrated circuit device includes a bottom tier (100) and a top-tier (200). At this time, the bottom-tier 100 is a device equipped with a bottom element formed on a bulk substrate, and the top-tier 200 is located on the upper part of the bottom-tier 100, is electrically connected to it, and has a top element. It means one device.

상기 바텀-티어(100)는 하부 절연층(101) 상에 형성된 금속 인터커넥트(110) 및 그 상부에 형성된 식각 정지층(120)을 포함한다.The bottom-tier 100 includes a metal interconnect 110 formed on the lower insulating layer 101 and an etch stop layer 120 formed thereon.

하부 절연층(101)은 실리콘 산화물, 수소화된 실리콘 탄소 산화물(SiCOH), SiCH, SiCNH, 또는 다른 유형의 실리콘 기반 저-k 유전체(예를 들어, k가 약 4.0보다 작음), 다공성 유전체, 또는 공지된 ULK(초저-k) 유전체 재료(k가 약 2.5보다 작음)가 사용될 수 있다. 상기 하부 절연층(101)은 전술한 바의 조성을 포함하여, 단층 또는 다층 구조를 가질 수 있다. Lower insulating layer 101 may be made of silicon oxide, hydrogenated silicon carbon oxide (SiCOH), SiCH, SiCNH, or another type of silicon-based low-k dielectric (e.g., k less than about 4.0), porous dielectric, or Known ultra-low-k (ULK) dielectric materials (k less than about 2.5) can be used. The lower insulating layer 101 may include the composition described above and may have a single-layer or multi-layer structure.

금속 인터커넥트(metal interconnect, 또는 금속 상호접속 구조, 110)는 바텀-티어(100)과 탑-티어(200)를 전기적으로 연결하기 위한 것으로, 전도성 재질이 사용될 수 있다. 상기 전도성 재질로는 Cu, Al, W, Ti, Ta, Ru, Co 및 이들의 합금 중에서 선택된 1종 이상이 가능하며, 이들은 단층 또는 다층 구조일 수 있다.A metal interconnect (or metal interconnection structure) 110 is used to electrically connect the bottom-tier 100 and the top-tier 200, and may be made of a conductive material. The conductive material may be one or more selected from Cu, Al, W, Ti, Ta, Ru, Co, and alloys thereof, and may have a single-layer or multi-layer structure.

식각 정지층(120)은 탑-티어(200)의 공정시에 바텀-티어(100)를 보호한다. 상기 식각 정지층(120)은 바텀-티어(100)의 금속 인터커넥트(110) 형성 이후 평탄화 된 바텀-티어(100)의 표면에 증착되며 재질로는 실리콘 산화물, 실리콘 질화물과 같은 유전 물질이 사용된다. 몇몇 실시예에서, 식각 정지층(120)은 평탄화된 바텀-티어(100)의 표면에 일부만 증착될 수 있다.The etch stop layer 120 protects the bottom-tier 100 during the top-tier 200 process. The etch stop layer 120 is deposited on the surface of the flattened bottom-tier 100 after forming the metal interconnect 110 of the bottom-tier 100, and dielectric materials such as silicon oxide and silicon nitride are used as the material. . In some embodiments, the etch stop layer 120 may be deposited only partially on the surface of the planarized bottom-tier 100.

또한, 도시하진 않았으나, 상기 금속 인터커넥트(110)의 하부에 디바이스 요소가 존재한다.Additionally, although not shown, device elements exist below the metal interconnect 110.

몇몇의 디바이스 요소들(도시 생략)이 반도체 기판에 형성된다. 디바이스 요소는 트랜지스터[예컨대, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET; metal oxide semiconductor field effect transistor), 상보적 금속 산화물 반도체(CMOS; complementary metal oxide semiconductor) 트랜지스터, 양극 결합 트랜지스터(BJT; bipolar junction transistor), 고전압 트랜지스터(high-voltage transistor), 고주파수 트랜지스터(high-frequency transistor), p 채널 및/또는 n 채널 전계 효과 트랜지스터(PFET/NFET; p-channel and/or n-channel field effect transistor)], 다이오드, 및/또는 기타 적용 가능한 요소를 포함한다. 다양한 프로세스가 성막, 에칭, 주입, 포토리소그래피, 어닐링, 및/또는 기타 적용 가능한 프로세스 등의 디바이스 요소들을 형성하도록 수행된다. 몇몇 실시예에서, 디바이스 요소들은 전처리(FEOL; front-end-of-line) 프로세스에서 반도체 기판에 형성된다.Several device elements (not shown) are formed on a semiconductor substrate. The device element may include a transistor (e.g., a metal oxide semiconductor field effect transistor (MOSFET), a complementary metal oxide semiconductor (CMOS) transistor, a bipolar junction transistor (BJT), high-voltage transistor, high-frequency transistor, p-channel and/or n-channel field effect transistor (PFET/NFET; p-channel and/or n-channel field effect transistor)], diode, and/or other applicable elements. Various processes are performed to form device elements, such as deposition, etching, implantation, photolithography, annealing, and/or other applicable processes. In some embodiments, device elements are formed on a semiconductor substrate in a front-end-of-line (FEOL) process.

각 디바이스는 소스/드레인을 포함하고, 그 크기는 하기 설명하는 제1게이트 나노 스택(G1) 및 제2게이트 나노 스택(G2) 사이의 공간에 대응하는 체적을 갖는다.Each device includes a source/drain, and its size has a volume corresponding to the space between the first gate nano-stack (G1) and the second gate nano-stack (G2), which will be described below.

탑-티어(200)는 상기 바텀-티어(100) 상에 접합층(201)을 통해 접합되며, 제1게이트 나노 스택(G1)을 포함하는 제1전계효과 트랜지스터와 제2게이트 나노 스택(G2)을 포함하는 제2전계효과 트랜지스터를 포함한다. 또한, 탑-티어(200)는 제1게이트 나노 스택(G1)과 제2게이트 나노 스택(G2) 사이의 중간층 영역(A) 및 상기 중간층 영역(A)이 아닌 제1 및 제2 전계효과 트랜지스터와 접한 주변부 영역(B)을 포함한다. The top-tier 200 is bonded to the bottom-tier 100 through a bonding layer 201, and includes a first field effect transistor including a first gate nano stack (G1) and a second gate nano stack (G2). ) and a second field effect transistor. In addition, the top-tier 200 includes an intermediate layer region (A) between the first gate nano stack (G1) and the second gate nano stack (G2), and first and second field effect transistors other than the intermediate layer region (A). It includes a peripheral area (B) in contact with.

구체적으로, 접합층(bonding layer, 201) 상에 제1전계효과 트랜지스터 및 제2전계효과 트랜지스터가 형성된다. Specifically, a first field effect transistor and a second field effect transistor are formed on the bonding layer 201.

제1 및 제2전계효과 트랜지스터는 Planar MOSFET(metal-oxide-semiconductor field-effect transistor), FinFET(Fin field effect transistor), 멀티 게이트 FET, GAA(gate-all-around) 구조, 나노 시트 FET, 또는 나노와이어 FET 중 어느 하나일 수 있으며, 바람직하기로는 도 1에 도시한 나노 시트 FET(NSFET)일 수 있다. 또한, 각 트랜지스터의 채널(220) 배열 방향이 수평으로 배열된 수평(lateral) 구조 및 수직 방향으로 배열된 수직(vertical) 구조를 모두 포함한다.The first and second field effect transistors are planar MOSFET (metal-oxide-semiconductor field-effect transistor), FinFET (Fin field effect transistor), multi-gate FET, GAA (gate-all-around) structure, nanosheet FET, or It may be any one of nanowire FETs, and preferably it may be a nanosheet FET (NSFET) shown in FIG. 1. In addition, the arrangement direction of the channel 220 of each transistor includes both a lateral structure in which the channel 220 is arranged horizontally and a vertical structure in which the channel 220 is arranged in a vertical direction.

제1게이트 나노 스택(G1) 및 제2게이트 나노 스택(G2)은 서로 대칭되도록 형성하며, 수직 방향으로 복수 개의 채널(220) 및 이들 사이에 복수 개의 이너 스페이서(도 2의 223)가 서로 적층되며, 상기 이너 스페이서(223)의 측면에는 절연막(insulating layer, 225)이 형성된다. 상기 각 제1게이트 나노 스택(G1) 및 제2게이트 나노 스택(G2)의 상부에는 대체 금속 게이트(250) 및 이의 측면에 게이트 측면 스페이서(gate sidewall spacer, 221)가 형성된다. 상기 제1게이트 나노 스택(G1) 및 제2게이트 나노 스택(G2)은 서로 대칭되도록 동일한 구성 및 형상을 가지며, 필요한 경우 달리할 수 있다. The first gate nano-stack (G1) and the second gate nano-stack (G2) are formed to be symmetrical to each other, and a plurality of channels 220 and a plurality of inner spacers (223 in FIG. 2) are stacked in the vertical direction between them. An insulating layer 225 is formed on the side of the inner spacer 223. A replacement metal gate 250 and a gate sidewall spacer 221 are formed on the top of each of the first gate nano-stack G1 and the second gate nano-stack G2. The first gate nano-stack (G1) and the second gate nano-stack (G2) have the same configuration and shape so as to be symmetrical to each other, but may be different if necessary.

절연막(225), 및 게이트 측면 스페이서(221)의 재질은 서로 같거나 유사하되, 절연 특성을 갖는 재질일 수 있다. 일례로, 실리콘 산화물, 실리콘 질화물, 수소화된 실리콘 탄소 산화물(SiCOH), SiCH, SiCNH, 또는 다른 유형의 실리콘 기반 저-k 유전체(예를 들어, k가 약 4.0보다 작음), 다공성 유전체, 공지된 ULK(초저-k) 유전체 재료(k가 약 2.5보다 작음), Al2O3, HfO2, ZrO2, Si3N4, 페로브스카이트 산화물(perovskite oxide) 및 이들의 조합으로 이루어진 군에서 선택된 1 종 이상의 절연 물질이 사용될 수 있다. The materials of the insulating film 225 and the gate side spacer 221 may be the same or similar to each other, but may be materials having insulating properties. For example, silicon oxide, silicon nitride, hydrogenated silicon carbon oxide (SiCOH), SiCH, SiCNH, or other types of silicon-based low-k dielectrics (e.g., k less than about 4.0), porous dielectrics, known From the group consisting of ultra-low-k (ULK) dielectric materials (k less than about 2.5), Al 2 O 3 , HfO 2 , ZrO 2 , Si 3 N 4 , perovskite oxide, and combinations thereof. One or more selected insulating materials may be used.

채널(220)은 GaN, Si, Ge, SiGe, GaAS, W, Co, Pt, ZnO, 및 In2O3 중에서 선택된 1종 이상일 수 있다.The channel 220 may be one or more selected from GaN, Si, Ge, SiGe, GaAS, W, Co, Pt, ZnO, and In 2 O 3 .

보다 구체적으로, 도 1에 도시한 나노 시트 FET에서 채널(220)은 활성 나노시트 채널층(N1, N2, 및 N3)일 수 있고, 이너 스페이서(도 2의 223)은 희생 나노시트층일 수 있다. 상기 희생 나노시트층은 활성 나노시트 채널층을 형성하는 SiGe 물질의 Ge 농도와 다른 Ge 농도를 갖는 Si 또는 SiGe와 같은 희생 반도체 물질로 형성될 수 있다. More specifically, in the nanosheet FET shown in FIG. 1, the channel 220 may be an active nanosheet channel layer (N1, N2, and N3), and the inner spacer (223 in FIG. 2) may be a sacrificial nanosheet layer. . The sacrificial nanosheet layer may be formed of a sacrificial semiconductor material such as Si or SiGe having a Ge concentration different from the Ge concentration of the SiGe material forming the active nanosheet channel layer.

게이트는 대체 금속 게이트(250)이고, 게이트 산화물/금속 배리어 및 일함수 금속(도 14의 255/257/259)이 순차적으로 적층된 구조일 수 있다. 상기 게이트 산화물(도 14의 255)은 SiO2, Al2O3, HfO2, ZrO2, Si3N4, 페로브스카이트 산화물 등이 될 수 있다. 또한, 금속 배리어(도 14 257)는 Ti, TiN, 또는 Al이고, 일함수 금속(도 14 259)은 W, Al, Cr, Ni 등이 될 수 있으며, LPCVD(Low pressure chemical vapor deposition) 방식으로 증착이 가능하다.The gate is an alternative metal gate 250, and may have a structure in which gate oxide/metal barrier and work function metal (255/257/259 in FIG. 14) are sequentially stacked. The gate oxide (255 in FIG. 14) may be SiO 2 , Al 2 O 3 , HfO 2 , ZrO 2 , Si3N 4 , perovskite oxide, etc. In addition, the metal barrier (Figure 14 257) can be Ti, TiN, or Al, and the work function metal (Figure 14 259) can be W, Al, Cr, Ni, etc., and can be deposited using low pressure chemical vapor deposition (LPCVD). Deposition is possible.

필요한 경우 게이트는 폴리실리콘 게이트일 수 있으며, 상기 폴리실리콘 게이트는 고농도 도핑된 폴리실리콘 등 공지의 것이 사용될 수 있다. If necessary, the gate may be a polysilicon gate, and a known polysilicon gate such as highly doped polysilicon may be used.

중간층 영역(A)에는 상기 제1 및 제2 전계효과 트랜지스터 사이에 위치하고 개구 영역(도 4의 298, 299)을 의미한다. 상기 중간층 영역(A) 내 개구 영역에는 merged 소스/드레인(230), wrap-around-contact 구조의 실리사이드(231) 및 콘택 금속층(235)이 형성된다.The middle layer region (A) is located between the first and second field effect transistors and represents an opening region (298 and 299 in FIG. 4). A merged source/drain 230, a silicide 231 with a wrap-around-contact structure, and a contact metal layer 235 are formed in the opening area in the intermediate layer area A.

또한, 주변부 영역(B)에는 merged 소스/드레인(230), wrap-around-contact 구조의 실리사이드(231) 및 상부 절연층(265)이 형성된다.Additionally, a merged source/drain 230, a wrap-around-contact silicide 231, and an upper insulating layer 265 are formed in the peripheral area B.

소스/드레인(230)은 선택적 에피택셜 성장 공정을 통해 성장하게 되는데, 기존 문헌 등에서 제시하는 탑-티어(200)에 형성되는 소스/드레인(230)의 크기는 바텀-티어(100)에 형성되는 크기 대비 매우 작은 크기를 가지며, 이들은 서로 이격하여 형성된다. The source/drain 230 is grown through a selective epitaxial growth process. The size of the source/drain 230 formed in the top-tier 200 as suggested in existing literature is similar to that formed in the bottom-tier 100. They have a very small size compared to their size, and they are formed spaced apart from each other.

체적이 큰 소스/드레인(230)은 소스/드레인(230) 영역의 저항을 낮추고 채널(220)에 uniaxial stress를 증가시키는데 유리하다. Uniaxial stress는 채널(220)의 캐리어 이동도(mobility)를 향상시키며 소자의 전류 특성을 향상시킬 수 있다. 이러한 개념에 착안하여, 본 발명에서는 큰 소스/드레인(230)의 체적을 확보하기 위해, 소스/드레인(230)(S/D)이 서로 겹쳐진 merged 소스/드레인(230)을 형성하고, X및 Y 방향으로도 충분한 소스/드레인(230) 체적을 가지도록 형성한다. A source/drain 230 with a large volume is advantageous for lowering the resistance of the source/drain 230 region and increasing uniaxial stress in the channel 220. Uniaxial stress can improve the carrier mobility of the channel 220 and improve the current characteristics of the device. Inspired by this concept, in the present invention, in order to secure a large volume of the source/drain 230, the source/drain 230 (S/D) forms a merged source/drain 230 that overlaps each other, and It is formed to have sufficient source/drain 230 volume in the Y direction.

상기 merged 소스/드레인(230)은 다이아몬드형, 라운드형, 사각형 또는 다각형 등의 에지를 가지며, 바람직하기로 다이아몬드형일 수 있다. 또한, 상기 소스/드레인(230)이 사각형의 에지를 가질 경우 기생 커패시턴스를 줄일 수 있다는 장점이 있다. 상기 사각형의 에지는 다이아몬드형의 에지를 식각하거나, 소스/드레인(230)의 선택적 에피택셜 성장 공정에서 희생층을 사각형으로 형성한 후, 그 내부 영역에 소스/드레인(230)을 성장시키는 방법이 사용될 수 있다.The merged source/drain 230 may have diamond-shaped, round-shaped, square-shaped, or polygon-shaped edges, and may preferably be diamond-shaped. Additionally, when the source/drain 230 has square edges, there is an advantage in that parasitic capacitance can be reduced. The rectangular edge is formed by etching the diamond-shaped edge, or by forming a rectangular sacrificial layer in the selective epitaxial growth process of the source/drain 230 and then growing the source/drain 230 in the inner region. can be used

실리사이드(231)는 바람직하기로 금속 실리사이드 재질을 포함할 수 있으며, 반도체와 통상적으로 사용하는 금속과 Si가 결합되어 사용될 수 있으며, 일례로 Ni, Co, W, Ta, Ti, Pt, Er, Mo, Pd 또는 이들의 합금을 포함하는 실리사이드 재질일 수 있다. 보다 구체적으로, 상기 금속 실리사이드는, NiSi2, CoSi2, WSi2, TaSi2, TiSi2, PtSi2, ErSi2, MoSi2, PdSi2 또는 이들의 조합을 포함할 수 있으며, 본 발명에서 특별히 한정하지는 않는다. 또한, 상기 실리사이드(231)는 상기 재질을 포함하는 단일층 또는 다층일 수 있다. The silicide 231 may preferably include a metal silicide material, and may be used in combination with metals commonly used in semiconductors and Si, for example, Ni, Co, W, Ta, Ti, Pt, Er, Mo. It may be a silicide material containing , Pd, or an alloy thereof. More specifically, the metal silicide may include NiSi 2 , CoSi 2 , WSi 2 , TaSi 2 , TiSi 2 , PtSi 2 , ErSi 2 , MoSi 2 , PdSi 2 or a combination thereof, and is not specifically limited in the present invention. I don't do it. Additionally, the silicide 231 may be a single layer or multilayer containing the above materials.

콘택 금속층(235)은 바텀-티어(100)과 탑-티어(200)를 전기적으로 연결하기 위한 것으로, merged 소스/드레인(230) 및 바텀-티어(100)의 금속 인터커넥트(110)의 노출된 부분과 접촉하도록 충진된다.The contact metal layer 235 is for electrically connecting the bottom-tier 100 and the top-tier 200, and is formed on the exposed metal interconnect 110 of the merged source/drain 230 and the bottom-tier 100. It is filled to contact the part.

상기 콘택 금속층(235)의 재질은 통상의 금속 재질이 사용될 수 있다. 바람직하기로, 상기 금속 인터커넥트(110)와 동일 또는 이와 유사한 재질일 수 있고, 예를 들면 Cu, Al, W, Ti, Ta, Ru, Co 및 이들의 합금 중에서 선택된 1종 이상이 가능하며, 이들은 단층 또는 다층 구조일 수 있다.The material of the contact metal layer 235 may be a common metal material. Preferably, it may be made of the same or similar material as the metal interconnect 110, for example, one or more types selected from Cu, Al, W, Ti, Ta, Ru, Co, and alloys thereof, and these may be It may be a single-layer or multi-layer structure.

추가로, 본 발명의 콘택 금속층(235)은 merged 소스/드레인(230)과 접하도록 중간층 영역(A)의 개구 영역 전체에 걸쳐 충진되거나, 필요한 경우 그 일부만 충진될 수 있다. 상기 일부만 충진할 경우 하부의 금속 인터커넥트(110)와 접하도록 소스/드레인(230)의 높이의 반(half)까지 혹은 그보다 더 적게 콘택 금속층(235)이 충진되고, 나머지 부분은 절연 물질로 충진될 수 있다. 이러한 구조는 대체 금속 게이트(250)와 콘택 금속층(235) 사이의 인접한 면적을 감소시키고 커패시턴스를 줄여 소자의 성능을 향상시킬 수 있다는 이점이 있다. Additionally, the contact metal layer 235 of the present invention may be filled throughout the entire opening area of the middle layer region A to be in contact with the merged source/drain 230, or only a portion of the opening area may be filled, if necessary. When only the part is filled, the contact metal layer 235 is filled to half or less of the height of the source/drain 230 to contact the lower metal interconnect 110, and the remaining portion is filled with an insulating material. You can. This structure has the advantage of improving device performance by reducing the adjacent area between the replacement metal gate 250 and the contact metal layer 235 and reducing capacitance.

통상 콘택 금속층(235)은 소스/드레인 형성 이후 수행하는데, 이때 소스/드레인의 체적이 작을 경우 콘택 금속층(235)의 형성은 원활히 이루어진다. 그러나 본 발명과 같이 최대 체적이 확장된 merged 소스/드레인(230)을 형성할 경우 상기 콘택 금속층(235)을 충진이 중간층 영역(A)의 개구 영역 내에 충분히 이루어지 않아, 하부의 금속 인터커넥트(110)와의 접촉이 어려워질 수 있다. 이는 하기에서 설명하는 본 발명에서의 제조공정을 통해 해소될 수 있다.Typically, the contact metal layer 235 is formed after forming the source/drain. In this case, when the volume of the source/drain is small, the contact metal layer 235 is formed smoothly. However, when forming a merged source/drain 230 with an expanded maximum volume as in the present invention, the contact metal layer 235 is not sufficiently filled in the opening area of the middle layer region A, and the lower metal interconnect 110 ) may become difficult to contact. This can be solved through the manufacturing process in the present invention described below.

상부 절연층(265)은 하부 절연층(101)과 동일하거나 여기에서 언급한 바의 절연 재질이 사용될 수 있다.The upper insulating layer 265 may be the same as the lower insulating layer 101 or may be made of an insulating material as mentioned here.

접합층(201)은 바텀-티어(100)과 탑-티어(200)를 접합하기 위한 것으로, 테트라에톡시실란(TEOS; tetraethoxysilane)에 의해 형성된 실리콘 산화물, 실리콘 질화물 또는 산소 도핑된 실리콘 탄화물(SiC:O, ODC) 등의 유전체층으로 제조된다. The bonding layer 201 is for bonding the bottom-tier 100 and the top-tier 200, and is made of silicon oxide, silicon nitride, or oxygen-doped silicon carbide (SiC) formed by tetraethoxysilane (TEOS). :O, ODC) and other dielectric layers.

본 발명의 다른 구현예에 따르면, 상기 제1 및 제2전계효과 트랜지스터 각각의 스택 하부에 실리콘(미도시)을 더욱 구비한다. 상기 실리콘은 게이트가 전체를 감싸지 않고 있는 것으로, 전류를 더욱 많이 흐를 수 있게 해주는 이점이 있다. According to another embodiment of the present invention, silicon (not shown) is further provided below the stack of each of the first and second field effect transistors. The silicon does not have an entire gate, which has the advantage of allowing more current to flow.

본 발명의 다른 구현예에 따르면, 바텀-티어(100)의 금속 인터커넥트(110)는 도 1과 같이 merged 소스/드레인(230)의 바로 아래측, 구체적으로 상기 merged 소스/드레인(230)이 형성되는 중앙층의 중앙 하부에 접촉 부분이 위치할 수 있으나, 필요한 경우 Y방향으로 이동하는 구조를 가질 수 있다. 이러한 구조는 바텀-티어(100)의 금속 인터커넥트(110)의 위치를 한정하지 않으며, 금속 인터커넥트(110)의 라우터빌리티 (Routability)를 향상시켜 다양한 조건에서 탑-티어(200)와 바텀-티어(100)를 연결할 수 있다는 이점이 있다.According to another embodiment of the present invention, the metal interconnect 110 of the bottom-tier 100 is formed immediately below the merged source/drain 230 as shown in FIG. 1, specifically, the merged source/drain 230 is formed. The contact portion may be located in the lower center of the central layer, but may have a structure that moves in the Y direction if necessary. This structure does not limit the location of the metal interconnect 110 of the bottom-tier 100, and improves the routability of the metal interconnect 110, allowing the top-tier 200 and bottom-tier (200) to be connected under various conditions. 100) has the advantage of being able to connect.

본 발명에 따른 모놀리식 삼차원 집적회로 디바이스의 제조방법은,The method of manufacturing a monolithic three-dimensional integrated circuit device according to the present invention includes:

(i) 하부 절연층(101) 상에 형성된 금속 인터커넥트(110) 및 그 상부에 형성된 식각 정지층(120)을 포함하는 바텀-티어(100)를 형성하는 단계; (i) forming a bottom-tier 100 including a metal interconnect 110 formed on the lower insulating layer 101 and an etch stop layer 120 formed thereon;

(ii) 상기 바텀-티어(100) 상에 접합층(201)을 통해 이와 접합되며, 제1게이트 나노 스택을 포함하는 제1전계효과 트랜지스터 및 제2게이트 나노 스택을 포함하는 제2전계효과 트랜지스터를 구비하며, 상기 트랜지스터들에 의해 구획된 중간층 영역(A) 및 주변부 영역(B)을 포함하여 충진된 상부 절연층(265)을 구비한 탑-티어(100)를 형성하는 단계; 를 포함하고, (ii) a first field effect transistor including a first gate nano stack and a second field effect transistor including a second gate nano stack, which is bonded to the bottom-tier 100 through a bonding layer 201; forming a top-tier (100) including an upper insulating layer (265) filled with an intermediate region (A) and a peripheral region (B) partitioned by the transistors; Including,

상기 중간층 영역(A) 및 주변부 영역(B)에 선택적 에피택셜 성장 공정을 수행하여 merged 소스/드레인(230)을 형성하는 단계를 포함한다.It includes forming a merged source/drain 230 by performing a selective epitaxial growth process on the middle layer region (A) and the peripheral region (B).

이하 각 단계를 도면을 참조하여 설명하면 다음과 같다.Hereinafter, each step will be described with reference to the drawings.

이때 각 층의 형성은 증착 공정, 리소그라피 공정, 식각 공정을 포함하며, 이외에 다른 적절한 공정 또는 이들의 조합에 의해 형성된다. 별도의 기재가 없는한, 각층은 증착 공정 이후 리소그라피 공정 및 식각 공정 순으로 진행한다. At this time, the formation of each layer includes a deposition process, a lithography process, and an etching process, and is formed by other appropriate processes or a combination thereof. Unless otherwise stated, each layer is processed in the following order: a deposition process, followed by a lithography process and an etching process.

증착 공정은 CVD, 물리적 기상 증착(PVD), 원자층 증착(ALD), 고밀도 플라즈마 CVD(HDPVD), 금속 유기 CVD(MOCVD), 원격 플라즈마 CVD(RPCVD), 플라즈마 보강 CVD(PECVD), 저압 CVD(LPCVD), 원자 층 CVD(ALCVD), 대기압 CVD(APCVD), 증발 증착법(Evaporation), 도금, 다른 적절한 방법 또는 이들의 조합을 포함한다. Deposition processes include CVD, physical vapor deposition (PVD), atomic layer deposition (ALD), high-density plasma CVD (HDPVD), metal-organic CVD (MOCVD), remote plasma CVD (RPCVD), plasma-enhanced CVD (PECVD), and low-pressure CVD ( LPCVD), atomic layer CVD (ALCVD), atmospheric pressure CVD (APCVD), evaporation, plating, other suitable methods, or combinations thereof.

리소그라피 공정은, 전자빔 리소그라피, 나노 임프린트, 이온빔 리소그라피, X-선 리소그라피, 극자외선 리소그라피, 포토 리소그라피(스테퍼, 스캐너, 컨택 얼라이너 등), 마스크리스 리소그라피(maskless lithography), 또는 무작위로 뿌려진 나노 입자 중 어느 하나의 공정이 사용될 수 있으며, 본 발명에서 특별히 한정하지 않는다. 이중 포토 리소그라피 공정은 레지스트 코팅(resist coating)(예컨대, 스핀 온 코팅), 소프트 베이킹(soft baking), 마스크 정렬, 노출, 노출 후 베이킹, 레지스트 현상, 헹굼, 건조[예컨대, 하드 베이킹(hard baking)], 다른 적절한 프로세스, 또는 이들의 조합을 포함한다. Lithography processes include electron beam lithography, nanoimprint, ion beam lithography, X-ray lithography, extreme ultraviolet lithography, photo lithography (steppers, scanners, contact aligners, etc.), maskless lithography, or randomly scattered nanoparticles. Any one process may be used, and is not particularly limited in the present invention. Dual photolithography processes include resist coating (e.g., spin-on coating), soft baking, mask alignment, exposure, post-exposure baking, resist development, rinsing, and drying (e.g., hard baking). ], other suitable processes, or combinations thereof.

식각 공정은, 건식 식각 공정, 습식 식각 공정, 다른 식각 공정, 또는 이들의 조합을 포함한다. 이때 식각 마스크 물질로는 SiO2, SiNx 등의 절연막 외에도 Cr, Ni, Al 등의 금속, 또는 포토레지스트가 사용될 수 있다.The etching process includes a dry etching process, a wet etching process, another etching process, or a combination thereof. At this time, in addition to insulating films such as SiO 2 and SiNx, metals such as Cr, Ni, Al, or photoresists may be used as the etch mask material.

도 2 내지 도 13은 본 발명의 제1구현예에 따른 도 1의 모놀리식 삼차원 집적회로 디바이스의 제조 공정을 보여주는 도면이다. 이해를 위해 디바이스의 X-Z 좌표 및 X-Y 좌표의 단면도로 설명한다.2 to 13 are diagrams showing the manufacturing process of the monolithic three-dimensional integrated circuit device of FIG. 1 according to the first embodiment of the present invention. For understanding, the device's X-Z coordinates and X-Y coordinates are illustrated with cross-sectional views.

먼저, 하부 절연층(101) 상에 형성된 금속 인터커넥트(110) 및 그 상부에 형성된 식각 정지층(120)을 포함하는 바텀-티어(100)를 형성한다.First, a bottom-tier 100 is formed including a metal interconnect 110 formed on the lower insulating layer 101 and an etch stop layer 120 formed on the upper part.

바텀-티어(100)의 형성은 본 발명에서 특별히 한정하지 않으며, 공지된 바의 방법에 의해 수행한다.The formation of the bottom-tier 100 is not particularly limited in the present invention and is performed by a known method.

일례로, 하부 절연층(101), 금속 인터커넥트(110) 및 식각 정지층(120)은 각 층을 구성하는 물질의 증착 및 패터닝 공정을 통해 이루어질 수 있다. 이때 증착은 전술한 바의 증착 공정이 사용될 수 있으며, 패터닝은 리소그라피 및 식각 공정을 연속적으로 수행하여 이루어질 수 있다. For example, the lower insulating layer 101, the metal interconnect 110, and the etch stop layer 120 may be formed through a deposition and patterning process of the materials constituting each layer. At this time, the deposition process described above may be used, and patterning may be performed by continuously performing lithography and etching processes.

다음으로, 상기 바텀-티어(100) 상에 제1게이트 나노 스택(G1)을 포함하는 제1전계효과 트랜지스터 및 제2게이트 나노 스택(G2)을 포함하는 제2전계효과 트랜지스터를 포함하는 탑-티어(200)를 형성한다.Next, the top including a first field effect transistor including a first gate nano stack (G1) and a second field effect transistor including a second gate nano stack (G2) on the bottom-tier 100- Form a tier (200).

하나의 방법으로, 제1 및 제2전계효과 트랜지스터를 각각 제조한 후, 접합층(201)(예, 본딩 필름)을 통해 웨이퍼 핸들링, 트랜스퍼 및 본딩 공정을 수행하여 바텀-티어(100)의 식각 정지층(120)에 접합하여, 바텀-티어(100) 상에 탑-티어(200)를 적층할 수 있다. In one method, after manufacturing the first and second field effect transistors, wafer handling, transfer, and bonding processes are performed through the bonding layer 201 (e.g., bonding film) to etch the bottom-tier 100. By bonding to the stop layer 120, the top-tier 200 can be stacked on the bottom-tier 100.

다른 방법으로, 얇은 반도체 기판을 바텀-티어(100)의 식각 정지층(120)에 결합시킨 후, 상기 얇은 반도체 기판 상에 제1 및 제2전계효과 트랜지스터를 각각 형성하여, 바텀-티어(100) 상에 탑-티어(200)를 적층할 수 있다. 이때 얇은 반도체 기판은 접합층(201)의 재질과 동일하거나 유사할 수 있다.In another method, a thin semiconductor substrate is bonded to the etch stop layer 120 of the bottom-tier 100, and then first and second field effect transistors are formed on the thin semiconductor substrate, respectively, to form the bottom-tier 100. ) The top-tier 200 can be stacked on top. At this time, the thin semiconductor substrate may be the same or similar to the material of the bonding layer 201.

다른 방법으로, 제1접합층에 제1 및 제2전계효과 트랜지스터를 각각 제조한다. 또한, 바텀-티어(100)의 식각 정지층(120) 상에 제2접합층을 형성한다. 이어, 상기 제1접합층과 제2접합층의 접합 공정을 수행하여, 바텀-티어(100) 상에 탑-티어(200)를 적층할 수 있다. In another method, first and second field effect transistors are manufactured respectively in the first junction layer. Additionally, a second bonding layer is formed on the etch stop layer 120 of the bottom-tier 100. Next, the top-tier 200 can be stacked on the bottom-tier 100 by performing a bonding process of the first bonding layer and the second bonding layer.

이러한 방법 이외에 공지된 다양한 방법이 사용될 수 있다.In addition to these methods, various known methods can be used.

제1게이트 나노 스택(G1) 및 제2게이트 나노 스택(G2)은 서로 대칭되도록 형성하며, 수직 방향으로 복수 개의 채널(220) 및 이들 사이에 복수 개의 이너 스페이서(223)가 서로 적층되며, 상기 이너 스페이서(223)의 측면에는 절연막(225)이 형성된다. 상기 각 제1게이트 나노 스택(G1) 및 제2게이트 나노 스택(G2)의 상부에는 더미 게이트(251) 및 이의 측면에 게이트 측면 스페이서(221)가 형성되고, 이의 상부에는 게이트 캐핑층(gate capping layer, 253)이 형성된다. 상기 제1게이트 나노 스택(G1) 및 제2게이트 나노 스택(G2)은 서로 대칭되도록 동일한 구성 및 형상을 가지며, 필요한 경우 달리할 수 있다. The first gate nano-stack (G1) and the second gate nano-stack (G2) are formed to be symmetrical to each other, and a plurality of channels 220 and a plurality of inner spacers 223 are stacked between them in the vertical direction. An insulating film 225 is formed on the side of the inner spacer 223. A dummy gate 251 and a gate side spacer 221 are formed on the top of each of the first gate nano-stack (G1) and the second gate nano-stack (G2), and a gate capping layer (gate capping) is formed on the top of the dummy gate 251 and the gate side spacer 221 on the side thereof. layer, 253) is formed. The first gate nano-stack (G1) and the second gate nano-stack (G2) have the same configuration and shape so as to be symmetrical to each other, but may be different if necessary.

이후 탑-티어(200)의 형성은 다양한 방법으로 형성 가능하다. Thereafter, the top-tier 200 can be formed in various ways.

본 발명의 제1구현예에 따르면, 상기 단계 (ii) 이후, 하기 단계 (iii) 내지 단계 (xiii)를 순차적으로 수행한다.According to the first embodiment of the present invention, after step (ii), the following steps (iii) to (xiii) are sequentially performed.

(iii) 상기 중간층 영역(A)의 상부 절연층(265)을 접합층(201) 전까지 식각하는 단계; (iii) etching the upper insulating layer 265 of the intermediate layer region (A) until the bonding layer 201;

(iv) 상기 중간층 영역(A)의 접합층(201)을 식각 정지층(120) 전까지 추가 식각하는 단계;(iv) additionally etching the bonding layer 201 of the intermediate layer region (A) until the etch stop layer 120;

(v) 상기 식각 정지층(120) 상에 희생층(271)을 형성하는 단계;(v) forming a sacrificial layer 271 on the etch stop layer 120;

(vi) 상기 주변부 영역(B)의 상부 절연층(265)을 식각하는 단계;(vi) etching the upper insulating layer 265 of the peripheral area (B);

(vii) 상기 중간층 영역(A) 및 주변부 영역(B)에 선택적 에피택셜 성장 공정을 수행하여 merged 소스/드레인(230)을 형성하는 단계; (vii) performing a selective epitaxial growth process on the middle layer region (A) and the peripheral region (B) to form a merged source/drain 230;

(viii) 상기 중간층 영역(A) 및 주변부 영역(B)에 형성된 merged 소스/드레인(230) 상에 제1게이트 및 제2게이트의 높이까지 추가적으로 희생층(271)을 충진하는 단계;(viii) additionally filling the sacrificial layer 271 to the height of the first and second gates on the merged source/drain 230 formed in the middle layer region (A) and peripheral region (B);

(ix) 대체 금속 게이트(250) 공정을 수행한 후 희생층(271)을 식각하는 단계; (ix) etching the sacrificial layer 271 after performing a replacement metal gate 250 process;

(x) 상기 merged 소스/드레인(230) 상에 실리사이드(231)를 형성하는 단계;(x) forming silicide 231 on the merged source/drain 230;

(xi) 상기 주변부 영역(B)에 상부 절연층(265)을 충진하는 단계;(xi) filling the peripheral area (B) with an upper insulating layer (265);

(xii) 상기 중간층 영역(A) 내 식각 정지층(120)을 식각하여 금속 인터커넥트(110)의 일측 상부를 노출하는 단계; 및(xii) etching the etch stop layer 120 in the intermediate layer region (A) to expose an upper portion of one side of the metal interconnect 110; and

(xiii) 상기 중간층 영역(A)의 개구 영역에 콘택 금속층(235)을 충진하는 단계.(xiii) filling the opening area of the intermediate layer area (A) with a contact metal layer 235.

상기 단계 (iii) 내지 단계 (xiii)는 도 2 내지 도 13에 도시하였다.Steps (iii) to (xiii) are shown in FIGS. 2 to 13.

먼저, 도 2에 나타낸 바와 같이, 상기 단계 (ii)를 거쳐 상부 절연층(265)이 형성된 탑-티어(200)를 제조한다.First, as shown in FIG. 2, the top-tier 200 on which the upper insulating layer 265 is formed is manufactured through step (ii).

다음으로, 도 3에 나타낸 바와 같이, 상기 중간층 영역(A)의 상부 절연층(265)을 접합층(201) 전까지 식각한다(단계 (iii)).Next, as shown in FIG. 3, the upper insulating layer 265 of the intermediate layer region A is etched until the bonding layer 201 (step (iii)).

다음으로, 도 4에 나타낸 바와 같이, 상기 중간층 영역(A)의 접합층(201)을 식각 정지층(120) 전까지 추가 식각한다(단계 (iv)).Next, as shown in FIG. 4, the bonding layer 201 of the intermediate layer region A is additionally etched until the etch stop layer 120 (step (iv)).

식각 후 형성된 중간층 영역(A)의 개구 영역은 제1콘택 개구부(298) 및 제2콘택 개구부(299)로 각각 정의된다. 상기 제1콘택 개구부(298)는 식각 정지층(120)에서 접합층(201) 높이까지의 공간을 의미하고, 후속하는 공정을 통해 콘택 금속층(235)이 형성될 수 있는 영역을 제공한다. 또한, 상기 제2콘택 개구부(299)는 접합층(201)에서 각 게이트 나노 스택(G1, G2)의 상부까지의 공간을 의미하고, 후속하는 공정을 통해 merged 소스/드레인(230), 실리사이드(231) 및 콘택 금속층(235)이 형성될 수 있는 영역을 제공한다.The opening area of the middle layer region A formed after etching is defined as a first contact opening 298 and a second contact opening 299, respectively. The first contact opening 298 refers to a space from the etch stop layer 120 to the height of the bonding layer 201, and provides an area where the contact metal layer 235 can be formed through a subsequent process. In addition, the second contact opening 299 refers to the space from the bonding layer 201 to the top of each gate nano stack (G1, G2), and through the subsequent process, the merged source/drain 230, silicide ( 231) and an area in which the contact metal layer 235 can be formed.

다음으로, 도 5에 나타낸 바와 같이, 중간층 영역(A) 내 식각 정지층(120) 상에 희생층(271)을 형성한다(단계 (v)).Next, as shown in FIG. 5, a sacrificial layer 271 is formed on the etch stop layer 120 in the intermediate layer region A (step (v)).

희생층(271)의 형성은 충분한 높이까지 형성할 수 있다. The sacrificial layer 271 can be formed to a sufficient height.

희생층(271)은 일례로, 실리콘 산화물, 실리콘 질화물, 수소화된 실리콘 탄소 산화물(SiCOH), SiCH, SiCNH, 또는 다른 유형의 실리콘 기반 저-k 유전체(예를 들어, k가 약 4.0보다 작음), 다공성 유전체, 또는 공지된 ULK(초저-k) 유전체 재료(k가 약 2.5보다 작음)가 사용될 수 있다. 상기 희생층(271)은 전술한 바의 조성을 포함하여, 단층 또는 다층 구조를 가질 수 있다.Sacrificial layer 271 may be, for example, silicon oxide, silicon nitride, hydrogenated silicon carbon oxide (SiCOH), SiCH, SiCNH, or another type of silicon-based low-k dielectric (e.g., k less than about 4.0). , porous dielectrics, or known ultra-low-k (ULK) dielectric materials (k less than about 2.5) can be used. The sacrificial layer 271 may include the composition described above and may have a single-layer or multi-layer structure.

본 희생층(271)의 형성 공정은 큰 체적의 소스/드레인(230)을 성장시키기 위해 필요한 공정이다. 기존 문헌 등에서 제시하는 소스/드레인은 상대적으로 작게 형성하기 때문에 희생층의 형성 공정이 필요없다. 그러나, 본 발명과 같이 merged 소스/드레인(230)을 형성할 경우 희생층(271)을 형성하지 않게 되면 성장하는 소스/드레인(230)이 식각 정지층(120)에 접촉할때까지 성장한다. 이 경우 추후에 소스/드레인(230)이 바텀-티어(100)의 금속 인터커넥트(110)와 콘택 금속층(235)과 형성되기 위해 식각 정지층(120)의 식각 공정이 선행된다. 그러나, 상기와 같이 희생층(271)이 없을 경우 식각 정지층(120)의 식각이 완전히 이루어지지 않을 수 있다. 이는 제1콘택 개구부(298)의 간격이 매우 좁을 때 더욱 심각하여, 보다 심각할 경우 콘택 금속층(235)의 주입이 어려워 금속 인터커넥트(110)와 소스/드레인(230) 간의 접촉이 이루어지지 않는 문제가 발생할 수 있다.This process of forming the sacrificial layer 271 is a process necessary to grow the source/drain 230 of large volume. Since the source/drain suggested in existing literature is formed relatively small, there is no need for a sacrificial layer formation process. However, when forming the merged source/drain 230 as in the present invention, if the sacrificial layer 271 is not formed, the growing source/drain 230 grows until it contacts the etch stop layer 120. In this case, in order to later form the source/drain 230 with the metal interconnect 110 and the contact metal layer 235 of the bottom-tier 100, the etch stop layer 120 is first etched. However, if the sacrificial layer 271 is not present as described above, the etch stop layer 120 may not be completely etched. This problem becomes more serious when the gap between the first contact openings 298 is very narrow, and in more serious cases, it is difficult to inject the contact metal layer 235, resulting in no contact between the metal interconnect 110 and the source/drain 230. may occur.

희생층(271)을 적절한 높이로 형성하는 방법으로는, 희생층(271)을 게이트 높이까지 충진한 뒤에 충분한 양을 식각하는 방법 등이 있다. A method of forming the sacrificial layer 271 to an appropriate height includes filling the sacrificial layer 271 to the gate height and then etching a sufficient amount.

다음으로, 도 6에 나타낸 바와 같이, 상기 주변부 영역(B)의 상부 절연층(265)을 식각한다(단계 (vi)).Next, as shown in FIG. 6, the upper insulating layer 265 of the peripheral region B is etched (step (vi)).

다음으로, 도 7에 나타낸 바와 같이, 상기 중간층 영역(A) 및 주변부 영역(B)에 선택적 에피택셜 성장 공정을 수행하여 merged 소스/드레인(230)을 형성한다(단계 (vii)). Next, as shown in FIG. 7, a merged source/drain 230 is formed by performing a selective epitaxial growth process on the middle layer region A and the peripheral region B (step (vii)).

선택적 에피택셜 성장은 채널(N1, N2, N3, 220)의 노출된 측벽 표면 상에 반도체 물질(예를 들어, 에피택셜 Si 물질 또는 SiGe 물질)을 에피택셜 성장함으로써 형성된다. 상기 선택적 에피택셜 성장 공정은 고상 에피택셜(SPE: Solid Phase Epitaxy), 기상 에피택셜(VPE: Vapor Phase Epitaxy) 및 액상 에피택셜(LPE: Liquid Phase Epitaxy) 방법이 이용될 수 있다. 일 실시예에 따르면, 에피택셜층은 화학기상증착법(Chemical Vapor Deposition; CVD), 감압화학기상증착법(Reduced Pressure Chemical Vapor Deposition; RPCVD), 고진공화학기상증착법(Ultra-High Vacuum Chemical Vapor Deposition; UHCVD) 또는 분자빔 에피택시(Molecular Beam Epitaxy: MBE) 방법을 이용한 에피택셜 성장(예를 들어, 헤테로 에피택시(hetero-epitaxy)에 의해 형성될 수 있다.Selective epitaxial growth is formed by epitaxially growing a semiconductor material (eg, epitaxial Si material or SiGe material) on the exposed sidewall surfaces of channels N1, N2, N3, 220. The selective epitaxial growth process may use solid phase epitaxy (SPE), vapor phase epitaxy (VPE), and liquid phase epitaxy (LPE) methods. According to one embodiment, the epitaxial layer is formed using Chemical Vapor Deposition (CVD), Reduced Pressure Chemical Vapor Deposition (RPCVD), or Ultra-High Vacuum Chemical Vapor Deposition (UHCVD). Alternatively, it may be formed by epitaxial growth (for example, hetero-epitaxy) using a Molecular Beam Epitaxy (MBE) method.

선택적 에피택셜 성장 공정 공정에 의해 소스/드레인(230)은 채널(220)의 측면을 따라 수직적으로(vertically, Z축 방향) 및 수평적으로(수평(laterally, X축 및 Y축 방향))으로 성장하여 돌출 형성한다.By a selective epitaxial growth process, the source/drain 230 is vertically (vertically, in the Z-axis direction) and horizontally (in the X- and Y-axis directions) along the side of the channel 220. It grows and forms a protrusion.

도 8의 X-Y 좌표의 단면을 보면, merged 소스/드레인(230)은 상부 절연층(265)과 충분한 거리를 유지하도록 적절히 성장시킨다. 만약, 소스/드레인(230)의 성장이 상부 절연층(265)과 접촉할때까지 성장하게 되면, 추후 하부의 희생층(271) 대신 형성되는 콘택 금속층(235)의 주입이 곤란해진다. Looking at the X-Y coordinate cross section of FIG. 8, the merged source/drain 230 is grown appropriately to maintain a sufficient distance from the upper insulating layer 265. If the source/drain 230 grows until it contacts the upper insulating layer 265, it becomes difficult to later implant the contact metal layer 235, which is formed instead of the lower sacrificial layer 271.

선택적 에피택셜 성장 공정을 통해 별도의 이온 주입 공정 없이 소스/드레인(230) 내에 n형 또는 p형의 불순물들이 주입된다.Through a selective epitaxial growth process, n-type or p-type impurities are implanted into the source/drain 230 without a separate ion implantation process.

이때 불순물 유형은 소자 유형(NMOS, PMOS)에 따라 다르며, NMOS의 경우 n 타입, PMOS의 경우 p 타입일 수 있다. 일례로, P, As, 및 Sb 중에서 선택된 1종 이상의 n형 불순물; 또는 B, BF2, Al, 및 Ga 중에서 선택된 1종 이상의 p형 불순물;로 도핑될 수 있다. At this time, the impurity type varies depending on the device type (NMOS, PMOS), and may be n-type for NMOS and p-type for PMOS. For example, one or more n-type impurities selected from P, As, and Sb; Alternatively, it may be doped with one or more p-type impurities selected from B, BF2, Al, and Ga.

필요한 경우, 채널(220)의 스트레스 효과를 상승시킬 목적으로, 상기 불순물에 더하여 Si, SiGe, Ge, Sn(tin), 3-5족 화합물을 혼합하여 사용할 수 있다. 이때 3-5족 화합물은, 예를 들어, 알루미늄 인화물(aluminum phosphide: AlP), 갈륨 인화물(gallium phosphide: GaP), 인듐 인화물(indium phosphide: InP), 알루미늄 비소(aluminum arsenide: AlAs), 갈륨 비소(gallium arsenide: GaAs), 인듐 비소(indium arsenide: InAs), 알루미늄 안티모나이드(aluminum antimonide: AlSb), 갈륨 안티모나이드(gallium antimonide: GaSb), 또는 인듐 안티모나이드(indium antimonide: InSb)일 수 있다.If necessary, for the purpose of increasing the stress effect of the channel 220, Si, SiGe, Ge, Sn(tin), and Group 3-5 compounds may be mixed in addition to the above impurities. At this time, Group 3-5 compounds include, for example, aluminum phosphide (AlP), gallium phosphide (GaP), indium phosphide (InP), aluminum arsenide (AlAs), and gallium arsenide. (gallium arsenide: GaAs), indium arsenide (InAs), aluminum antimonide (AlSb), gallium antimonide (GaSb), or indium antimonide (InSb). You can.

다음으로, 도 9에 나타낸 바와 같이, 상기 중간층 영역(A) 및 주변부 영역(B)에 형성된 merged 소스/드레인(230) 상에 제1게이트 및 제2게이트의 높이까지 추가적으로 희생층(271)을 충진한다(단계 (viii)).Next, as shown in FIG. 9, a sacrificial layer 271 is additionally formed to the height of the first and second gates on the merged source/drain 230 formed in the middle layer region A and the peripheral region B. Fill (step (viii)).

상기 충진되는 희생층(271)은 제1콘택 개구부(298) 영역에 형성되는 희생층(271)과 동일한 재질로 형성한다. The filled sacrificial layer 271 is made of the same material as the sacrificial layer 271 formed in the first contact opening 298 area.

다음으로, 도 10에 나타낸 바와 같이, 대체 금속 게이트(대체 금속 게이트, Replacement metal gate, 250) 형성 공정을 수행한 후 희생층(271)을 식각한다(단계 (ix)). Next, as shown in FIG. 10, a replacement metal gate (replacement metal gate, 250) forming process is performed, and then the sacrificial layer 271 is etched (step (ix)).

대체 금속 게이트(250)는 이너 스페이서(223), 기존 더미 게이트(251) 및 게이트 캐핑층(253)을 제거하고, 게이트 산화물/금속 배리어/일함수 금속이 순차적으로 적층된 구조를 갖도록 식각 및 리소그라피 공정으로 수행된다. 다른 구현예에 따르면 상기 대체 금속 게이트(250)는 게이트 산화물/일함수 금속/게이트 금속이 순차적으로 적층된 구조를 가질 수 있다.The replacement metal gate 250 is created by removing the inner spacer 223, the existing dummy gate 251, and the gate capping layer 253, and etching and lithography to have a structure in which gate oxide/metal barrier/work function metal are sequentially stacked. It is carried out as a process. According to another implementation, the replacement metal gate 250 may have a structure in which gate oxide/work function metal/gate metal are sequentially stacked.

본 대체 금속 게이트(250)의 형성은 본 발명에서 특별히 한정하지 않으며, 공지의 방법이 사용될 수 있다. 일례로, 이너 스페이서(223), 게이트 캐핑층(253) 및 더미 게이트(251)를 식각하여 대체 금속 게이트(250) 영역을 확보한 다음, 게이트 산화물(255), 금속 배리어(257) 및 일함수 금속(259)을 순차적으로 증착한다.The formation of the replacement metal gate 250 is not particularly limited in the present invention, and known methods may be used. For example, the inner spacer 223, gate capping layer 253, and dummy gate 251 are etched to secure a replacement metal gate 250 area, and then the gate oxide 255, metal barrier 257, and work function are etched. Metal 259 is sequentially deposited.

희생층(271)의 식각은 절연막(225), 게이트 측면 스페이서(221)와 접하기 때문에 이들과는 다른 식각 선택비(etch-selectivity)를 갖는 물질로 식각 공정이 이루어져야 한다. 이때 식각 공정은 등방성 식각(isotropic etching) 공정으로 수행하여 원하는 부분만 정확하게 식각한다.Since the sacrificial layer 271 is in contact with the insulating film 225 and the gate side spacer 221, the etching process must be performed with a material having an etch-selectivity different from these. At this time, the etching process is performed as an isotropic etching process to accurately etch only the desired portion.

다음으로, 도 11에 나타낸 바와 같이, 상기 merged 소스/드레인(230) 상에 실리사이드(231)를 형성한다(단계 (x)).Next, as shown in FIG. 11, silicide 231 is formed on the merged source/drain 230 (step (x)).

merged 소스/드레인(230)은 실리콘 또는 폴리실리콘 재질을 포함하며, 여기에 Ni, Co, W, Ta, Ti, Pt, Er, Mo, Pd 또는 이들의 합금 등의 금속 이온을 주입하여 실리사이드(231)를 형성한다. The merged source/drain 230 includes a silicon or polysilicon material, and metal ions such as Ni, Co, W, Ta, Ti, Pt, Er, Mo, Pd, or alloys thereof are implanted into silicide (231). ) to form.

그 결과, 도 11과 같이 merged 소스/드레인(230)을 둘러싸도록 실리사이드(231)가 형성되고, 중간층 영역(A)의 개구 영역, 즉 제1 및 제2콘택 개구부(298, 299) 영역이 존재한다. As a result, silicide 231 is formed to surround the merged source/drain 230 as shown in FIG. 11, and the opening area of the middle layer area A, that is, the first and second contact opening areas 298 and 299, exist. do.

다음으로, 도 12에 나타낸 바와 같이, 상기 주변부 영역(B) 에 상부 절연층(265)을 충진한다(단계 (xi)).Next, as shown in FIG. 12, the peripheral area B is filled with an upper insulating layer 265 (step (xi)).

주변부 영역(B)을 상부 절연층(265)으로 충진하는 방법으로는 탑-티어(200) 전체에 상부 절연층(265)을 충진한 이후 중간층 영역(A)의 상부 절연층(265)을 식각하는 방법 등이 있다.A method of filling the peripheral area (B) with the upper insulating layer 265 involves filling the entire top-tier 200 with the upper insulating layer 265 and then etching the upper insulating layer 265 in the middle layer area (A). There are ways to do it, etc.

다음으로, 도 13에 나타낸 바와 같이, 상기 중간층 영역(A) 내 식각 정지층(120)을 식각하여 금속 인터커넥트(110)의 일측 상부를 노출한다(단계 (xii)).Next, as shown in FIG. 13, the etch stop layer 120 in the intermediate layer region A is etched to expose an upper portion of one side of the metal interconnect 110 (step (xii)).

식각 정지층(120)은 상기 희생층(271)과 마찬가지로 절연막(225), 및 게이트 측면 스페이서(221)와 동시에 노출되기 때문에 이들과는 다른 식각 선택비(etch-selectivity)를 갖는 물질로 식각 공정이 이루어져야 한다. 이때 식각 공정 또한 등방성 식각 공정으로 수행하여 원하는 부분만 정확하게 식각한다.Since the etch stop layer 120, like the sacrificial layer 271, is exposed at the same time as the insulating film 225 and the gate side spacer 221, the etch stop layer 120 is made of a material with an etch-selectivity different from those of the insulating film 225 and the gate side spacer 221. This must be done. At this time, the etching process is also performed as an isotropic etching process to accurately etch only the desired portion.

다음으로, 상기 중간층 영역(A)의 개구 영역에 콘택 금속층을 충진하여(단계 (xiii)), 도 1에서 도시한 모놀리식 삼차원 집적회로 디바이스를 제조한다.Next, the opening region of the intermediate layer region A is filled with a contact metal layer (step (xiii)) to manufacture the monolithic three-dimensional integrated circuit device shown in FIG. 1.

콘택 금속층(235)의 충진은 Co, W, Ru 등의 금속 물질의 증착 공정을 통해 수행할 수 있다. 그 결과, 상기 콘택 금속층(235)에 의해 merged 소스/드레인(230) 및 바텀-티어(100)의 금속 인터커넥트(110)가 서로 접촉되어 이들 간의 전기적인 연결이 이루어진다. Filling of the contact metal layer 235 can be performed through a deposition process of metal materials such as Co, W, and Ru. As a result, the metal interconnect 110 of the merged source/drain 230 and the bottom-tier 100 is brought into contact with each other by the contact metal layer 235, thereby establishing an electrical connection between them.

도 14는 본 발명의 제1구현예에 따른 모놀리식 삼차원 집적회로 디바이스의 제조방법을 보여주는 X-Y-Z 입체 도면이다. 이들 도면은 중간층 영역(A)을 보여주며, 이때 디바이스는 z 방향으로 symmetric한 구조를 가지며, 편의상 대칭 구조의 한쪽 면만 표시하였다.Figure 14 is an X-Y-Z three-dimensional diagram showing a method of manufacturing a monolithic three-dimensional integrated circuit device according to the first embodiment of the present invention. These drawings show the middle layer region (A), where the device has a symmetric structure in the z direction, and for convenience, only one side of the symmetric structure is shown.

도 14를 보면, 모놀리식 삼차원 집적회로 디바이스의 제조는, 14, the manufacturing of a monolithic three-dimensional integrated circuit device involves:

(a1) 탑-티어(200)의 제1콘택 개구부(298)에 상부 절연층(265)을 형성하고;(a1) forming an upper insulating layer 265 in the first contact opening 298 of the top-tier 200;

(b1) 상기 중간층 영역(A)의 상부 절연층(265)을 접합층(201) 전까지 식각하고;(b1) etching the upper insulating layer 265 of the intermediate layer region (A) until the bonding layer 201;

(c1) 상기 중간층 영역(A)의 접합층(201)을 식각 정지층(120) 전까지 추가 식각하고;(c1) additionally etching the bonding layer 201 of the intermediate layer region (A) until the etch stop layer 120;

(d1) 상기 식각 정지층(120) 상에 희생층(271)을 형성하고;(d1) forming a sacrificial layer 271 on the etch stop layer 120;

(e1) 상기 중간층 영역(A) 및 주변부 영역(미도시)에 선택적 에피택셜 성장 공정을 수행하여 merged 소스/드레인()을 형성하고, (e1) forming a merged source/drain () by performing a selective epitaxial growth process on the middle layer region (A) and the peripheral region (not shown),

(f1) 상기 중간층 영역(A) 및 주변부 영역(미도시)에 형성된 merged 소스/드레인(230) 상에 제1게이트 및 제2게이트의 높이까지 추가적으로 희생층(271)을 충진하고(f1) Additional sacrificial layer 271 is filled to the height of the first and second gates on the merged source/drain 230 formed in the middle layer area (A) and peripheral area (not shown), and

(g1) 대체 금속 게이트(RMG, 250) 공정을 수행한 후 희생층(271)을 식각하고;(g1) performing a replacement metal gate (RMG, 250) process and then etching the sacrificial layer 271;

(h1) 상기 merged 소스/드레인(230) 상에 실리사이드(231)를 형성하고;(h1) forming silicide 231 on the merged source/drain 230;

(i1) 상기 식각 정지층(120)의 추가 식각 후 상기 중간층 영역(A)에 형성된 개구 영역에 콘택 금속층(235)을 충진한다. (i1) After additional etching of the etch stop layer 120, the opening area formed in the intermediate layer area A is filled with a contact metal layer 235.

상기 (a1) 내지 (i1)으로 설명되는 도 14의 공정은 전술한 바의 공정으로, 각 단계 사이 미언급된 공정은 상기 제1구현예에서 언급한 공정을 따른다. The processes in FIG. 14 described as (a1) to (i1) are the processes described above, and the processes not mentioned between each step follow the processes mentioned in the first embodiment.

본 발명의 제2구현예에 따르면, 처음 상부 절연층(265)를 식각할 때 중간층 영역(A)뿐만 아니라 주변부 영역(B)의 상부 절연층(265)을 접합층(201) 전까지 동시에 식각할 수 있다. 본 방법을 사용하면, 공정 비용 측면에서 큰 이점을 확보할 수 있다. According to the second embodiment of the present invention, when the upper insulating layer 265 is first etched, the upper insulating layer 265 in the middle layer area (A) as well as the peripheral area (B) is etched simultaneously until the bonding layer 201. You can. Using this method, great advantages can be achieved in terms of process cost.

구체적으로, 상기 단계 (ii) 이후, 하기 단계 (iii) 내지 단계 (xii)를 순차적으로 수행함으로써 모놀리식 삼차원 집적회로 디바이스를 제조할 수 있다, 이때 도 15는 단계 (ii) 내지 단계 (v)를 보여준다:Specifically, after step (ii), a monolithic three-dimensional integrated circuit device can be manufactured by sequentially performing the following steps (iii) to (xii), where FIG. 15 shows steps (ii) to (v). ) shows:

(iii) 상기 중간층 영역(A) 및 주변부 영역(B)의 상부 절연층(265)을 접합층(201) 전까지 식각하는 단계; (iii) etching the upper insulating layer 265 of the middle layer region (A) and the peripheral region (B) until the bonding layer 201;

(iv) 상기 중간층 영역(A)의 접합층(201)을 식각 정지층(120) 전까지 추가 식각하는 단계;(iv) additionally etching the bonding layer 201 of the intermediate layer region (A) until the etch stop layer 120;

(v) 상기 중간층 영역(A)의 식각 정지층(120) 상에 희생층(271)을 형성하는 단계;(v) forming a sacrificial layer 271 on the etch stop layer 120 in the intermediate layer region (A);

(vi) 상기 중간층 영역(A) 및 주변부 영역(B)에 선택적 에피택셜 성장 공정을 수행하여 merged 소스/드레인(230)을 형성하는 단계; (vi) performing a selective epitaxial growth process on the middle layer region (A) and the peripheral region (B) to form a merged source/drain 230;

(vii) 상기 중간층 영역(A) 및 주변부 영역(B)에 형성된 merged 소스/드레인(230) 상에 제1게이트 및 제2게이트의 높이까지 추가적으로 희생층(271)을 충진하는 단계;(vii) additionally filling the sacrificial layer 271 to the height of the first and second gates on the merged source/drain 230 formed in the middle layer region (A) and peripheral region (B);

(viii) 대체 금속 게이트(250) 공정을 수행한 후 희생층(271)을 식각하는 단계; (viii) etching the sacrificial layer 271 after performing the replacement metal gate 250 process;

(ix) 상기 merged 소스/드레인(230) 상에 실리사이드(231)를 형성하는 단계;(ix) forming silicide 231 on the merged source/drain 230;

(x) 상기 주변부 영역(B)에 상부 절연층(265)을 충진하는 단계;(x) filling the peripheral area (B) with an upper insulating layer (265);

(xi) 상기 중간층 영역(A) 내 식각 정지층(210)을 식각하여 금속 인터커넥트(110)의 일측 상부를 노출하는 단계; 및(xi) etching the etch stop layer 210 in the intermediate layer region (A) to expose an upper portion of one side of the metal interconnect 110; and

(xii) 상기 중간층 영역(A)의 개구 영역에 콘택 금속층(235)을 충진하는 단계.(xii) filling the opening area of the intermediate layer area (A) with a contact metal layer 235.

단계 (iii) 내지 단계 (xii)는 제1구현예에서 언급한 바의 공정을 따른다. Steps (iii) to (xii) follow the process as mentioned in the first embodiment.

본 발명의 제3구현예에 따르면, merged 소스/드레인(230)을 형성할 때 merged 소스/드레인(230)이 식각 정지층(120)과 도 16의 화살표로 표시된 영역과 같이 충분히 떨어져 있도록 소스/드레인의 크기가 금속층의 충진이 가능할 정도로 작을 수 있다. 이와 같이, 소스/드레인(230)이 충분히 작게 형성이 될 경우, 상기의 merged 소스/드레인(230) 형성 이전에 제1콘택 개구부 영역에 희생층(271)을 형성하는 공정을 생략할 수 있다. 하나의 단계를 건너뜀으로써 공정 및 비용 면에서 큰 이점을 확보할 수 있다.According to the third embodiment of the present invention, when forming the merged source/drain 230, the source/drain 230 is sufficiently separated from the etch stop layer 120 as shown by the arrow in FIG. 16. The size of the drain may be small enough to allow filling of the metal layer. In this way, when the source/drain 230 is formed sufficiently small, the process of forming the sacrificial layer 271 in the first contact opening area before forming the merged source/drain 230 can be omitted. By skipping one step, you can gain significant process and cost advantages.

구체적으로, 상기 단계 (ii) 이후, 하기 단계 (iii) 내지 단계 (xii)를 순차적으로 수행함으로써 모놀리식 삼차원 집적회로 디바이스를 제조할 수 있다:Specifically, after step (ii), a monolithic three-dimensional integrated circuit device can be manufactured by sequentially performing the following steps (iii) to (xii):

(iii) 상기 중간층 영역(A)의 상부 절연층(265)을 접합층(201) 전까지 식각하는 단계; (iii) etching the upper insulating layer 265 of the intermediate layer region (A) until the bonding layer 201;

(iv) 상기 중간층 영역(A)의 접합층(201)을 식각 정지층(120) 전까지 추가 식각하는 단계;(iv) additionally etching the bonding layer 201 of the intermediate layer region (A) until the etch stop layer 120;

(v) 상기 주변부 영역(B)의 상부 절연층(265)을 식각하는 단계;(v) etching the upper insulating layer 265 of the peripheral area (B);

(vi) 상기 중간층 영역(A) 및 주변부 영역(B)에 선택적 에피택셜 성장 공정을 수행하여 merged 소스/드레인(230)을 형성하는 단계; (vi) performing a selective epitaxial growth process on the middle layer region (A) and the peripheral region (B) to form a merged source/drain 230;

(vii) 상기 중간층 영역(A) 및 주변부 영역(B)에 형성된 merged 소스/드레인(230) 상에 제1게이트 및 제2게이트의 높이까지 추가적으로 희생층(271)을 충진하는 단계;(vii) additionally filling the sacrificial layer 271 to the height of the first and second gates on the merged source/drain 230 formed in the middle layer region (A) and peripheral region (B);

(viii) 대체 금속 게이트(250) 공정을 수행한 후 희생층(271)을 식각하는 단계; (viii) etching the sacrificial layer 271 after performing the replacement metal gate 250 process;

(ix) 상기 merged 소스/드레인(230) 상에 실리사이드(231)를 형성하는 단계;(ix) forming silicide 231 on the merged source/drain 230;

(x) 상기 주변부 영역(B)에 상부 절연층(265)을 충진하는 단계;(x) filling the peripheral area (B) with an upper insulating layer (265);

(xi) 상기 중간층 영역(A) 내 식각 정지층(210)을 식각하여 금속 인터커넥트(110)의 일측 상부를 노출하는 단계; 및(xi) etching the etch stop layer 210 in the intermediate layer region (A) to expose an upper portion of one side of the metal interconnect 110; and

(xii) 상기 중간층 영역(A)의 개구 영역에 콘택 금속층(235)을 충진하는 단계.(xii) filling the opening area of the intermediate layer area (A) with a contact metal layer 235.

단계 (iii) 내지 단계 (xii)는 제1구현예에서 언급한 바의 공정을 따른다. Steps (iii) to (xii) follow the process as mentioned in the first embodiment.

본 발명의 제4구현예에 따르면, 주변부 영역(B)에 희생층(271) 대신 상부 절연층(265)을 형성할 수 있다. 이 경우, 주변부 영역(B)과 중간층 영역(A)의 콘택 금속 충진 과정뿐만 아니라 실리사이드 공정도 다르게 진행될 수 있다. 또한, 최종 제조된 구조에서의 실리사이드(231)는 중간층 영역(A)에만 형성되는 구조를 갖는다. According to the fourth embodiment of the present invention, the upper insulating layer 265 can be formed in the peripheral area B instead of the sacrificial layer 271. In this case, the silicide process as well as the contact metal filling process in the peripheral region (B) and the intermediate layer region (A) may be performed differently. Additionally, the silicide 231 in the final manufactured structure has a structure formed only in the middle layer region (A).

구체적으로, 상기 단계 (ii) 이후, 하기 단계 (iii) 내지 단계 (xii)를 순차적으로 수행하여 모놀리식 삼차원 집적회로 디바이스를 제조할 수 있다. 이때 도 17은 단계 (viii) 내지 단계 (xii)를 보여준다.Specifically, after step (ii), steps (iii) to (xii) below can be sequentially performed to manufacture a monolithic three-dimensional integrated circuit device. At this time, Figure 17 shows steps (viii) to (xii).

(iii) 상기 중간층 영역(A)의 상부 절연층(265)을 접합층(201) 전까지 식각하는 단계; (iii) etching the upper insulating layer 265 of the intermediate layer region (A) until the bonding layer 201;

(iv) 상기 중간층 영역(A)의 접합층(201)을 식각 정지층(120) 전까지 추가 식각하는 단계;(iv) additionally etching the bonding layer 201 of the intermediate layer region (A) until the etch stop layer 120;

(v) 상기 식각 정지층(120) 상에 희생층(271)을 형성하는 단계;(v) forming a sacrificial layer 271 on the etch stop layer 120;

(vi) 상기 주변부 영역(B)의 상부 절연층(265)을 식각하는 단계;(vi) etching the upper insulating layer 265 of the peripheral area (B);

(vii) 상기 중간층 영역(A) 및 주변부 영역(B)에 선택적 에피택셜 성장 공정을 수행하여 merged 소스/드레인(230)을 형성하는 단계; (vii) performing a selective epitaxial growth process on the middle layer region (A) and the peripheral region (B) to form a merged source/drain 230;

(viii) 상기 제1게이트 및 제2게이트의 높이까지 중간층 영역(A)에는 희생층(271)을, 주변부 영역(B)에는 상부 절연층(265)을 충진하는 단계;(viii) filling the middle layer region (A) with a sacrificial layer (271) and the peripheral region (B) with an upper insulating layer (265) up to the height of the first and second gates;

(ix) 대체 금속 게이트(250) 공정을 수행한 후 희생층(271)을 식각하는 단계; (ix) etching the sacrificial layer 271 after performing a replacement metal gate 250 process;

(x) 상기 merged 소스/드레인(230) 상에 실리사이드(231)를 형성하는 단계;(x) forming silicide 231 on the merged source/drain 230;

(xi) 상기 중간층 영역(A) 내 식각 정지층(120)을 식각하여 금속 인터커넥트(110)의 일측 상부를 노출하는 단계; 및(xi) exposing the upper portion of one side of the metal interconnect 110 by etching the etch stop layer 120 in the intermediate layer region A; and

(xii) 상기 중간층 영역(A)의 개구 영역에 콘택 금속층(235)을 충진하는 단계.(xii) filling the opening area of the intermediate layer area (A) with a contact metal layer 235.

단계 (iii) 내지 단계 (xii)는 제1구현예에서 언급한 바의 공정을 따른다. Steps (iii) to (xii) follow the process as mentioned in the first embodiment.

본 발명의 제5구현예에 따르면, 상부 절연층(265)의 형성과 식각 정지층(120)의 식각을 다른 순서로 진행할 수 있다. According to the fifth embodiment of the present invention, the formation of the upper insulating layer 265 and the etching of the etch stop layer 120 may be performed in a different order.

구체적으로, 상기 단계 (ii) 이후, 하기 단계 (iii) 내지 단계 (xiii)를 순차적으로 수행하여 모놀리식 삼차원 집적회로 디바이스를 제조할 수 있다. 이때 도 18은 단계 (x) 내지 단계 (xii)를 보여준다.Specifically, after step (ii), steps (iii) to (xiii) below can be sequentially performed to manufacture a monolithic three-dimensional integrated circuit device. At this time, Figure 18 shows steps (x) to (xii).

(iii) 상기 중간층 영역(A)의 상부 절연층(265)을 접합층(201) 전까지 식각하는 단계; (iii) etching the upper insulating layer 265 of the intermediate layer region (A) until the bonding layer 201;

(iv) 상기 중간층 영역(A)의 접합층(201)을 식각 정지층(120) 전까지 추가 식각하는 단계;(iv) additionally etching the bonding layer 201 of the intermediate layer region (A) until the etch stop layer 120;

(v) 상기 식각 정지층(120) 상에 희생층(271)을 형성하는 단계;(v) forming a sacrificial layer 271 on the etch stop layer 120;

(vi) 상기 주변부 영역(B)의 상부 절연층(265)을 식각하는 단계;(vi) etching the upper insulating layer 265 of the peripheral area (B);

(vii) 상기 중간층 영역(A) 및 주변부 영역(B)에 선택적 에피택셜 성장 공정을 수행하여 merged 소스/드레인(230)을 형성하는 단계; (vii) performing a selective epitaxial growth process on the middle layer region (A) and the peripheral region (B) to form a merged source/drain 230;

(viii) 상기 중간층 영역(A) 및 주변부 영역(B)에 형성된 merged 소스/드레인(230) 상에 제1게이트 및 제2게이트의 높이까지 추가적으로 희생층(271)을 충진하는 단계;(viii) additionally filling the sacrificial layer 271 to the height of the first and second gates on the merged source/drain 230 formed in the middle layer region (A) and peripheral region (B);

(ix) 대체 금속 게이트(250) 공정을 수행한 후 희생층(271)을 식각하는 단계; (ix) etching the sacrificial layer 271 after performing a replacement metal gate 250 process;

(x) 상기 merged 소스/드레인(230) 상에 실리사이드(231)를 형성하는 단계;(x) forming silicide 231 on the merged source/drain 230;

(xi) 상기 중간층 영역(A) 내 식각 정지층(120)을 식각하여 금속 인터커넥트(110)의 일측 상부를 노출하는 단계; (xi) exposing the upper portion of one side of the metal interconnect 110 by etching the etch stop layer 120 in the intermediate layer region A;

(xii) 상기 주변부 영역(B)에 상부 절연층(265)을 충진하는 단계; 및(xii) filling the peripheral area (B) with an upper insulating layer (265); and

(xiii) 상기 중간층 영역(A)의 개구 영역에 콘택 금속층(235)을 충진하는 단계.(xiii) filling the opening area of the intermediate layer area (A) with a contact metal layer 235.

단계 (iii) 내지 단계 (xiii)는 제1구현예에서 언급한 바의 공정을 따른다. Steps (iii) to (xiii) follow the process as mentioned in the first embodiment.

본 발명의 제6구현예에 따르면, 콘택 금속층(235)을 중간층 영역(A)에 형성하는 것에 더해 주변부 영역(B)에도 콘택 금속층(235)을 동시에 형성할 수 있다. According to the sixth embodiment of the present invention, in addition to forming the contact metal layer 235 in the middle layer region A, the contact metal layer 235 can be simultaneously formed in the peripheral region B.

구체적으로, 상기 단계 (ii) 이후, 하기 단계 (iii) 내지 단계 (xii)를 순차적으로 수행하여 모놀리식 삼차원 집적회로 디바이스를 제조할 수 있다. 이때 도 19는 단계 (x) 내지 단계 (xii)를 보여준다.Specifically, after step (ii), steps (iii) to (xii) below can be sequentially performed to manufacture a monolithic three-dimensional integrated circuit device. At this time, Figure 19 shows steps (x) to (xii).

(iii) 상기 중간층 영역(A)의 상부 절연층(265)을 접합층(201) 전까지 식각하는 단계; (iii) etching the upper insulating layer 265 of the intermediate layer region (A) until the bonding layer 201;

(iv) 상기 중간층 영역(A)의 접합층(201)을 식각 정지층(120) 전까지 추가 식각하는 단계;(iv) additionally etching the bonding layer 201 of the intermediate layer region (A) until the etch stop layer 120;

(v) 상기 식각 정지층(120) 상에 희생층(271)을 형성하는 단계;(v) forming a sacrificial layer 271 on the etch stop layer 120;

(vi) 상기 주변부 영역(B)의 상부 절연층(265)을 식각하는 단계;(vi) etching the upper insulating layer 265 of the peripheral area (B);

(vii) 상기 중간층 영역(A) 및 주변부 영역(B)에 선택적 에피택셜 성장 공정을 수행하여 merged 소스/드레인(230)을 형성하는 단계; (vii) performing a selective epitaxial growth process on the middle layer region (A) and the peripheral region (B) to form a merged source/drain 230;

(viii) 상기 중간층 영역(A) 및 주변부 영역(B)에 형성된 merged 소스/드레인(230) 상에 제1게이트 및 제2게이트의 높이까지 추가적으로 희생층(271)을 충진하는 단계;(viii) additionally filling the sacrificial layer 271 to the height of the first and second gates on the merged source/drain 230 formed in the middle layer region (A) and peripheral region (B);

(ix) 대체 금속 게이트(250) 공정을 수행한 후 희생층(271)을 식각하는 단계; (ix) etching the sacrificial layer 271 after performing a replacement metal gate 250 process;

(x) 상기 merged 소스/드레인(230) 상에 실리사이드(231)를 형성하는 단계;(x) forming silicide 231 on the merged source/drain 230;

(xi) 상기 중간층 영역(A) 내 식각 정지층(120)을 식각하여 금속 인터커넥트(110)의 일측 상부를 노출하는 단계; 및(xi) exposing the upper portion of one side of the metal interconnect 110 by etching the etch stop layer 120 in the intermediate layer region A; and

(xii) 상기 중간층 영역(A)의 개구 영역과 주변부 영역(B)에 콘택 금속층(235)을 충진하는 단계.(xii) filling the opening area of the intermediate layer area (A) and the peripheral area (B) with a contact metal layer 235.

단계 (iii) 내지 단계 (xii)는 제1구현예에서 언급한 바의 공정을 따른다. Steps (iii) to (xii) follow the process as mentioned in the first embodiment.

한편, 본 발명에 따른 모놀리식 삼차원 집적회로 디바이스의 제조시 기존에 좁게 식각하던 상부 절연층(265)과 접합층(301)의 식각을 보다 넓게 식각하는 방식을 통해 제조가 가능하다.Meanwhile, when manufacturing a monolithic three-dimensional integrated circuit device according to the present invention, it is possible to manufacture the upper insulating layer 265 and the bonding layer 301, which were previously etched narrowly, by etching them more broadly.

도 20은 본 발명의 제7구현예에 따른 모놀리식 삼차원 집적회로 디바이스의 제조방법을 보여주는 X-Y-Z 입체 도면이다. 이해의 편의를 돕기 위해 바텀-티어의 도면 부호는 유지하고, 탑-티어의 도면 부호를 새로이 부여하였다.Figure 20 is an X-Y-Z three-dimensional diagram showing a method of manufacturing a monolithic three-dimensional integrated circuit device according to the seventh embodiment of the present invention. To facilitate understanding, the reference symbols for the bottom-tier were maintained and new symbols for the top-tier were added.

<도면부호> 301: 접합층, 320(M1,N2,N3): 채널, 321: 게이트 측면 스페이서, 325: 절연막, 330: 소스(또는 드레인), 331: 실리사이드. 335: 콘택 금속층, 350: 대체 금속 게이트, 351: 더미 게이트, 365: 상부 절연층, 371: 희생층<Drawing symbols> 301: Bonding layer, 320 (M1, N2, N3): Channel, 321: Gate side spacer, 325: Insulating film, 330: Source (or drain), 331: Silicide. 335: contact metal layer, 350: replacement metal gate, 351: dummy gate, 365: top insulating layer, 371: sacrificial layer

도 20을 참조하면, Referring to Figure 20,

(a2) 탑-티어의 중간층 영역(A)의 개구 영역에 희생층(371)을 형성하되, 상부 절연층(365)과 접합층(301)을 이전 공정에서 넓게 식각하고; (a2) A sacrificial layer 371 is formed in the opening area of the middle layer area A of the top-tier, and the upper insulating layer 365 and bonding layer 301 are widely etched in the previous process;

(b2) 상기 중간층 영역(A) 및 주변부 영역(미도시)에 선택적 에피택셜 성장 공정을 수행하여 merged 소스/드레인(330)을 형성하고,(b2) forming a merged source/drain 330 by performing a selective epitaxial growth process on the middle layer region (A) and the peripheral region (not shown),

(c2) 상기 중간층 영역(A) 및 주변부 영역(미도시)에 형성된 merged 소스/드레인(330) 상에 게이트 높이까지 추가적으로 희생층(371)을 충진하고(c2) additionally filling the sacrificial layer 371 up to the gate height on the merged source/drain 330 formed in the middle layer area (A) and the peripheral area (not shown);

(d2) 대체 금속 게이트(RMG, 350) 공정을 수행한 후 희생층(371)을 식각하고;(d2) performing a replacement metal gate (RMG, 350) process and then etching the sacrificial layer 371;

(e2) 상기 merged 소스/드레인(330) 상에 실리사이드(331)를 형성하고;(e2) forming silicide 331 on the merged source/drain 330;

(f2) 상기 식각 정지층(120)의 추가 식각 후 상기 중간층 영역(A)에 형성된 개구 영역에 콘택 금속층(335)을 충진하고, (f2) After additional etching of the etch stop layer 120, the opening area formed in the intermediate layer area A is filled with a contact metal layer 335,

(g2) 상기 콘택 금속층(335)의 식각 후 상부 절연층(365)을 형성한다. (g2) After etching the contact metal layer 335, an upper insulating layer 365 is formed.

상기 (a2) 내지 (g2)로 설명되는 공정은 전술한 바의 공정을 따르며, 각 단계 사이 미언급된 공정은 상기에서 언급한 공정을 따른다.The processes described in (a2) to (g2) above follow the processes described above, and the processes not mentioned between each step follow the processes mentioned above.

본 발명의 일 구현예에 따르면, 콘택 금속층은 merged 소스/드레인의 일부에만 형성하고 나머지 부분은 절연 물질로 충진할 수 있다. According to one embodiment of the present invention, the contact metal layer may be formed only on a portion of the merged source/drain, and the remaining portion may be filled with an insulating material.

도 21은 본 발명의 제8구현예에 따른 모놀리식 삼차원 집적회로 디바이스의 제조방법을 보여주는 X-Y-Z 입체 도면이다. 이해의 편의를 돕기 위해 바텀-티어의 도면 부호는 유지하고, 탑-티어의 도면 부호를 새로이 부여하였다.Figure 21 is an X-Y-Z three-dimensional diagram showing a method of manufacturing a monolithic three-dimensional integrated circuit device according to the eighth embodiment of the present invention. To facilitate understanding, the reference symbols for the bottom-tier were maintained and new symbols for the top-tier were added.

<도면부호> 401: 접합층, 420(M1,N2,N3): 채널, 421: 게이트 측면 스페이서, 425: 절연막, 430: 소스(또는 드레인), 431: 실리사이드. 435: 콘택 금속층, 450: 대체 금속 게이트, 451: 더미 게이트, 465: 상부 절연층, 471: 희생층<Drawing symbols> 401: Bonding layer, 420 (M1, N2, N3): Channel, 421: Gate side spacer, 425: Insulating film, 430: Source (or drain), 431: Silicide. 435: contact metal layer, 450: replacement metal gate, 451: dummy gate, 465: top insulating layer, 471: sacrificial layer

도 21을 참조하면, Referring to Figure 21,

(a3) 식각 정지층(120) 상에 희생층(471)을 형성하고;(a3) forming a sacrificial layer 471 on the etch stop layer 120;

(b3) 상기 중간층 영역(A) 및 주변부 영역(미도시)에 선택적 에피택셜 성장 공정을 수행하여 merged 소스/드레인(430)을 형성하고, (b3) forming a merged source/drain 430 by performing a selective epitaxial growth process on the middle layer region (A) and the peripheral region (not shown),

(c3) 상기 중간층 영역(A) 및 주변부 영역(미도시)에 형성된 merged 소스/드레인(430) 상에 제1게이트 및 제2게이트의 높이까지 추가적으로 희생층(471)을 충진하고(c3) additionally filling the sacrificial layer 471 to the height of the first and second gates on the merged source/drain 430 formed in the middle layer area (A) and the peripheral area (not shown);

(d3) 대체 금속 게이트(RMG, 450) 공정을 수행한 후 희생층(471)을 식각하고;(d3) performing a replacement metal gate (RMG, 450) process and then etching the sacrificial layer 471;

(e3) 상기 merged 소스/드레인(430) 상에 실리사이드(431)를 형성하고;(e3) forming silicide 431 on the merged source/drain 430;

(f3) 상기 식각 정지층(120)의 추가 식각 후 상기 중간층 영역(A)에 형성된 개구 영역에 콘택 금속층(435)을 충진하고, (f3) After additional etching of the etch stop layer 120, the opening area formed in the intermediate layer area A is filled with a contact metal layer 435,

(g3) 상기 콘택 금속층(435)의 일부(상부 영역)를 식각하고, (g3) Etching a portion (upper region) of the contact metal layer 435,

(h3) 식각된 영역을 상부 절연층(465)으로 충진한다.(h3) The etched area is filled with the upper insulating layer 465.

상기 (a3) 내지 (h3)로 설명되는 공정은 전술한 바의 공정을 따르며, 각 단계 사이 미언급된 공정은 상기에서 언급한 공정을 따른다.The processes described above (a3) to (h3) follow the processes described above, and the processes not mentioned between each step follow the processes mentioned above.

한편, 언급한 바와 같이, 소스/드레인의 형상은 다양한 형상이 가능하며, 상기 언급한 다이아몬드형 에지 이외에 사각형 에지를 갖는 merged 소스/드레인을 형성할 수 있다. Meanwhile, as mentioned, the shape of the source/drain can be of various shapes, and a merged source/drain can be formed with square edges in addition to the diamond-shaped edges mentioned above.

사각형 에지를 갖는 merged 소스/드레인을 포함하는 모놀리식 삼차원 집적회로 디바이스의 제조는 하기 단계를 포함한다:Fabrication of a monolithic three-dimensional integrated circuit device comprising merged source/drain with square edges includes the following steps:

도 22은 본 발명의 제9구현예에 따른 모놀리식 삼차원 집적회로 디바이스의 제조방법을 보여주는 X-Y-Z 입체 도면이다. 이해의 편의를 돕기 위해 바텀-티어의 도면 부호는 유지하고, 탑-티어의 도면 부호를 새로이 부여하였다.Figure 22 is an X-Y-Z three-dimensional diagram showing a method of manufacturing a monolithic three-dimensional integrated circuit device according to the ninth embodiment of the present invention. To facilitate understanding, the reference symbols for the bottom-tier were maintained and new symbols for the top-tier were added.

<도면부호> 501: 접합층, 520(M1,N2,N3): 채널, 521: 게이트 측면 스페이서, 525: 절연막, 530: 소스(또는 드레인), 531: 실리사이드. 535: 콘택 금속층, 550: 대체 금속 게이트, 551: 더미 게이트, 565: 상부 절연층, 571: 희생층<Drawing symbols> 501: Bonding layer, 520 (M1, N2, N3): Channel, 521: Gate side spacer, 525: Insulating film, 530: Source (or drain), 531: Silicide. 535: contact metal layer, 550: replacement metal gate, 551: dummy gate, 565: top insulating layer, 571: sacrificial layer

도 22을 참조하면, Referring to Figure 22,

(a4) 식각 정지층(120) 상에 희생층(571)을 게이트 높이까지 형성하고;(a4) Forming a sacrificial layer 571 on the etch stop layer 120 up to the gate height;

(b4) 중간층 영역(A)의 희생층(571)의 일부를 식각하되, 상부 절연층(565)과 접하는 일부 희생층(571) 영역은 제외하며, (b4) Etching a portion of the sacrificial layer 571 in the middle layer region (A), excluding some regions of the sacrificial layer 571 in contact with the upper insulating layer 565,

(c4) 상기 중간층 영역(A)의 희생층(571)의 식각 영역 및 주변부 영역(미도시)에 선택적 에피택셜 성장 공정을 수행하여 사각형의 에지를 갖는 merged 소스/드레인(530)을 형성한 후 희생층을 게이트 높이까지 충진하고, (c4) After performing a selective epitaxial growth process on the etched area and peripheral area (not shown) of the sacrificial layer 571 of the intermediate layer area (A), a merged source/drain 530 with square edges is formed. Fill the sacrificial layer to the height of the gate,

(d4) 대체 금속 게이트(RMG, 550) 공정을 수행한 후 희생층(571)을 식각하고;(d4) performing a replacement metal gate (RMG, 550) process and then etching the sacrificial layer 571;

(e4) 상기 merged 소스/드레인(530) 상에 실리사이드(531)를 형성하고;(e4) forming silicide 531 on the merged source/drain 530;

(f4) 상기 중간층 영역(A)에 형성된 개구 영역에 콘택 금속층(535)을 충진한다.(f4) The opening area formed in the intermediate layer area (A) is filled with the contact metal layer 535.

상기 (a4) 내지 (f4)로 설명되는 공정은 전술한 바의 공정을 따르며, 각 단계 사이 미언급된 공정은 상기에서 언급한 공정을 따른다.The processes described in (a4) to (f4) above follow the processes described above, and the processes not mentioned between each step follow the processes mentioned above.

또한, 상기 단계 (c4) 이후 게이트 높이까지 희생층(571)으로 충진한 후 단계 (d4)를 수행한다. 또한, 상기 단계 (e4) 이후 탑-티어 주변부 영역을 상부 절연층(565)으로 충진한 후, 단계 (f4)를 수행한다. In addition, after step (c4), the gate height is filled with the sacrificial layer 571, and then step (d4) is performed. Additionally, after step (e4), the top-tier peripheral area is filled with the upper insulating layer 565, and then step (f4) is performed.

도 22과 같이 merged 소스/드레인(530)이 사각형의 에지를 가질 경우 기생 커패시턴스를 줄일 수 있다는 장점과 함께, 콘택 금속층(535)의 주입이 보다 용이하다는 장점을 동시에 확보할 수 있다. When the merged source/drain 530 has square edges as shown in FIG. 22, the advantage of reducing parasitic capacitance and the advantage of easier injection of the contact metal layer 535 can be secured at the same time.

본 발명의 일 구현예에 따르면, 콘택 금속층은 merged 소스/드레인의 일부에만 형성하고 나머지 부분은 절연 물질로 충진할 수 있다. According to one embodiment of the present invention, the contact metal layer may be formed only on a portion of the merged source/drain, and the remaining portion may be filled with an insulating material.

도 23은 본 발명의 제10구현예에 따른 모놀리식 삼차원 집적회로 디바이스의 제조방법을 보여주는 X-Y-Z 입체 도면이다. 이해의 편의를 돕기 위해 바텀-티어의 도면 부호는 유지하고, 탑-티어의 도면 부호를 새로이 부여하였다.Figure 23 is an X-Y-Z three-dimensional diagram showing a method of manufacturing a monolithic three-dimensional integrated circuit device according to the tenth embodiment of the present invention. To facilitate understanding, the reference symbols for the bottom-tier were maintained and new symbols for the top-tier were added.

<도면부호> 601: 접합층, 620(M1,N2,N3): 채널, 621: 게이트 측면 스페이서, 625: 절연막, 630: 소스(또는 드레인), 631: 실리사이드. 635: 콘택 금속층, 650: 대체 금속 게이트, 651: 더미 게이트, 665: 상부 절연층, 671: 희생층<Symbol> 601: Bonding layer, 620 (M1, N2, N3): Channel, 621: Gate side spacer, 625: Insulating film, 630: Source (or drain), 631: Silicide. 635: contact metal layer, 650: replacement metal gate, 651: dummy gate, 665: top insulating layer, 671: sacrificial layer

도 23를 참조하면, Referring to Figure 23,

(a5) 식각 정지층(120) 상에 희생층(671)을 게이트 높이까지 형성하고;(a5) Forming a sacrificial layer 671 on the etch stop layer 120 up to the gate height;

(b5) 중간층 영역(A)의 희생층(671)의 일부를 식각하되, 상부 절연층(665)과 접하는 일부 희생층(671) 영역은 제외하며,(b5) Etching a portion of the sacrificial layer 671 in the middle layer area (A), excluding some areas of the sacrificial layer 671 in contact with the upper insulating layer 665,

(c5) 상기 중간층 영역(A)의 희생층(671)의 식각 영역 및 주변부 영역(미도시)에 선택적 에피택셜 성장 공정을 수행하여 사각형의 에지를 갖는 merged 소스/드레인(630)을 형성한 후 희생층을 게이트 높이까지 충진하고, (c5) After performing a selective epitaxial growth process on the etched area and peripheral area (not shown) of the sacrificial layer 671 of the intermediate layer area (A), a merged source/drain 630 with square edges is formed. Fill the sacrificial layer to the height of the gate,

(d5) 대체 금속 게이트(RMG, 650) 공정을 수행한 후 희생층(671)을 식각하고;(d5) performing a replacement metal gate (RMG, 650) process and then etching the sacrificial layer 671;

(e5) 상기 merged 소스/드레인(630) 상에 실리사이드(631)를 형성하고;(e5) forming silicide 631 on the merged source/drain 630;

(f5) 상기 중간층 영역(A)에 형성된 개구 영역에 콘택 금속층(635)을 충진하고, (f5) filling the opening area formed in the intermediate layer area (A) with a contact metal layer 635,

(g5) 상기 콘택 금속층(635)의 일부(상부 영역)를 식각하고, (g5) Etching a portion (upper region) of the contact metal layer 635,

(h5) 식각된 영역을 상부 절연층(665)으로 충진한다.(h5) The etched area is filled with the upper insulating layer 665.

상기 (a5) 내지 (h5)로 설명되는 공정은 전술한 바의 공정을 따르며, 각 단계 사이 미언급된 공정은 상기에서 언급한 공정을 따른다.The processes described above (a5) to (h5) follow the processes described above, and the processes not mentioned between each step follow the processes mentioned above.

전술한 바의 본 발명의 다양한 구현예에 따른 모놀리식 삼차원 집적회로 디바이스는 merged 소스/드레인을 구비하여, 상기 소스/드레인의 체적을 크게 성장시킬 수 있어, 소스/드레인 영역의 저항을 낮추고 채널에 uniaxial stress를 증가시킬 수 있다는 이점을 확보할 수 있다. 또한, 다양한 제조 공정을 통해 여러 형상의 merged 소스/드레인의 구조를 갖도록 제작이 가능하다. The monolithic three-dimensional integrated circuit device according to various embodiments of the present invention as described above has merged source/drain, and can greatly increase the volume of the source/drain, thereby lowering the resistance of the source/drain region and channel The advantage of being able to increase uniaxial stress can be secured. In addition, it can be manufactured to have a merged source/drain structure of various shapes through various manufacturing processes.

또한, 앞으로 반도체 산업에서 활용하게 될 모놀리식 삼차원 집적회로 기술에서 소자 성능의 열화 없이 Cell 면적 감소 및 Cell의 기생 저항, 커패시턴스의 감소 효과를 얻기 위해 본 기술이 광범위하게 사용될 수 있다. 나아가 buried-power-rail(BPR)과 같이 소스/드레인 아래쪽으로 컨택을 형성하는 모든 차세대 인터커넥트 or 배선 기술에 대해서도 다양하게 응용될 수 있다.In addition, this technology can be widely used in the monolithic three-dimensional integrated circuit technology that will be used in the semiconductor industry in the future to achieve the effect of reducing cell area, cell parasitic resistance, and capacitance without deteriorating device performance. Furthermore, it can be applied in a variety of ways to all next-generation interconnect or wiring technologies that form contacts below the source/drain, such as buried-power-rail (BPR).

이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. Although embodiments of the present invention have been described above with reference to the attached drawings, the present invention may be implemented in other specific forms without changing the technical idea or essential features. Therefore, the embodiments described above should be understood in all respects as illustrative and not restrictive.

100: 바텀-티어
101: 하부 절연층
110: 금속 인터커넥트
120: 식각 정지층
200: 탑-티어
201, 301, 401, 501, 601: 접합층
250, 350, 450, 550, 650: 대체 금속 게이트
251, 351, 451, 551, 651: 더미 게이트
220(N1, N2, N3), 320, 420, 520, 620: 채널
221, 321, 421, 521, 621: 게이트 측면 스페이서
223: 이너 스페이서
225, 325, 425, 525, 625: 절연막
230, 330, 430, 530, 630: merged 소스/드레인
231, 331, 431, 531, 631: 실리사이드
235, 335, 435, 535, 635: 콘택 금속층
253: 게이트 캐핑층
255: 게이트 산화물
257: 금속 배리어
259: 일함수 금속
265, 365, 465, 565, 665: 상부 절연층
271, 371, 471, 571, 671: 희생층
G1: 제1게이트 나노 스택
G2: 제2게이트 나노 스택
A: 중간층 영역
B: 주변부 영역 100: Bottom-Tier
101: lower insulating layer
110: metal interconnect
120: Etch stop layer
200: Top-tier
201, 301, 401, 501, 601: bonding layer
250, 350, 450, 550, 650: Alternative metal gates
251, 351, 451, 551, 651: Dummy gate
220(N1, N2, N3), 320, 420, 520, 620: Channels
221, 321, 421, 521, 621: Gate side spacers
223: Inner spacer
225, 325, 425, 525, 625: insulating film
230, 330, 430, 530, 630: merged source/drain
231, 331, 431, 531, 631: Silicide
235, 335, 435, 535, 635: contact metal layer
253: Gate capping layer
255: gate oxide
257: metal barrier
259: Work function metal
265, 365, 465, 565, 665: upper insulating layer
271, 371, 471, 571, 671: victim layer
G1: first gate nano stack
G2: Second gate nano stack
A: Mid-layer area
B: Peripheral area

Claims (18)

하부 절연층 상에 형성된 금속 인터커넥트 및 그 상부에 형성된 식각 정지층을 포함하는 바텀-티어; 및
상기 바텀-티어 상에 접합층을 통해 이와 접합되며, 제1게이트 나노 스택을 포함하는 제1전계효과 트랜지스터와 제2게이트 나노 스택을 포함하는 제2전계효과 트랜지스터를 포함하는 탑-티어;를 구비하되,
상기 탑-티어는 상기 제1게이트 나노 스택과 제2게이트 나노 스택 사이의 중간층 영역 및 상기 중간층 영역이 아닌 제1 및 제2 전계효과 트랜지스터와 접한 주변부 영역을 포함하며,
상기 중간층 영역에 형성된 merged 소스/드레인;
상기 merged 소스/드레인을 둘러싸는 실리사이드; 및
상기 바텀-티어의 금속 인터커넥트와 상기 실리사이드 사이에 위치하는 콘택 금속층;을 포함하는, 모놀리식 삼차원 집적회로 디바이스.
a bottom-tier including a metal interconnect formed on the lower insulating layer and an etch stop layer formed thereon; and
A top-tier is connected to the bottom-tier through a bonding layer and includes a first field effect transistor including a first gate nano stack and a second field effect transistor including a second gate nano stack. However,
The top-tier includes an intermediate layer region between the first gate nano stack and the second gate nano stack and a peripheral region in contact with the first and second field effect transistors, which is not the intermediate layer region,
merged source/drain formed in the intermediate layer region;
Silicide surrounding the merged source/drain; and
A monolithic three-dimensional integrated circuit device comprising: a contact metal layer positioned between the bottom-tier metal interconnect and the silicide.
 제1항에 있어서,
상기 주변부 영역은 탑-티어에 형성된 상부 절연층을 포함하는, 모놀리식 삼차원 집적회로 디바이스.
According to paragraph 1,
A monolithic three-dimensional integrated circuit device, wherein the peripheral region includes an upper insulating layer formed on a top-tier.
 제1항에 있어서,
상기 제1 및 제2전계효과 트랜지스터는 Planar MOSFET(metal-oxide-semiconductor field-effect transistor), FinFET(Fin field effect transistor), 멀티 게이트 FET, GAA(gate-all-around) 구조, 나노 시트 FET, 또는 나노와이어 FET 중 어느 하나인, 모놀리식 삼차원 집적회로 디바이스.
According to paragraph 1,
The first and second field effect transistors include planar MOSFET (metal-oxide-semiconductor field-effect transistor), FinFET (Fin field effect transistor), multi-gate FET, GAA (gate-all-around) structure, nanosheet FET, or a monolithic three-dimensional integrated circuit device, either a nanowire FET.
 제1항에 있어서,
상기 제1게이트 나노 스택 및 제2게이트 나노 스택은 서로 대칭되도록 형성하며, 각각 게이트 스택 및 수직 방향으로 복수 개의 채널 및 이들 사이에 복수 개의 이너 스페이서를 구비한, 모놀리식 삼차원 집적회로 디바이스.
According to paragraph 1,
The first gate nano-stack and the second gate nano-stack are formed to be symmetrical to each other, and each has a plurality of channels perpendicular to the gate stack and a plurality of inner spacers between them. A monolithic three-dimensional integrated circuit device.
 제1항에 있어서,
상기 merged 소스/드레인은 다이아몬드형, 라운드형, 사각형 또는 다각형의 에지를 갖는, 모놀리식 삼차원 집적회로 디바이스.
According to paragraph 1,
The merged source/drain has diamond-shaped, round-shaped, square-shaped or polygonal edges.
 제1항에 있어서,
상기 주변부 영역은 콘택 금속층을 더욱 포함하는, 모놀리식 삼차원 집적회로 디바이스.
According to paragraph 1,
The peripheral region further comprises a contact metal layer.
 제1항에 있어서,
상기 콘택 금속층은 중간층 영역 전체 또는 일부에 충진된, 모놀리식 삼차원 집적회로 디바이스.
According to paragraph 1,
A monolithic three-dimensional integrated circuit device, wherein the contact metal layer fills all or part of the intermediate layer region.
 제1항에 있어서,
상기 탑-티어는 제1게이트 나노 스택 및 제2게이트 나노 스택의 하부에 실리콘을 더욱 구비한, 모놀리식 삼차원 집적회로 디바이스.
According to paragraph 1,
The top-tier is a monolithic three-dimensional integrated circuit device further comprising silicon at the bottom of the first gate nanostack and the second gate nanostack.
 (i) 하부 절연층 상에 형성된 금속 인터커넥트 및 그 상부에 형성된 식각 정지층을 포함하는 바텀-티어를 형성하는 단계;
(ii) 상기 바텀-티어 상에 접합층을 통해 이와 접합되며, 제1게이트 나노 스택을 포함하는 제1전계효과 트랜지스터 및 제2게이트 나노 스택을 포함하는 제2전계효과 트랜지스터를 구비하며, 상기 트랜지스터들에 의해 구획된 중간층 영역 및 주변부 영역을 포함하여 충진된 상부 절연층을 구비한 탑-티어를 형성하는 단계; 를 포함하여,
상기 중간층 영역 및 주변부 영역은 상기 제1 및 제2게이트 나노 스택의 채널로부터 에피택셜 성장된 merged 소스/드레인;을 포함하되,
상기 중간층 영역은 희생층을 형성 후 선택적 에피택셜 성장 공정을 수행하여 상기 제1 및 제2게이트 나노스택 양측 모두와 접하도록 merged 소스/드레인을 형성하는, 제1항에 따른 모놀리식 삼차원 집적회로 디바이스의 제조방법.(i) forming a bottom-tier including a metal interconnect formed on a lower insulating layer and an etch stop layer formed thereon;
(ii) a first field effect transistor including a first gate nano stack and a second field effect transistor including a second gate nano stack, which are bonded to the bottom tier through a bonding layer, the transistor forming a top-tier having a filled upper insulating layer including a mid-layer region and a peripheral region defined by . Including,
The intermediate layer region and the peripheral region include a merged source/drain epitaxially grown from the channel of the first and second gate nano stacks,
The monolithic three-dimensional integrated circuit according to claim 1, wherein the intermediate layer region forms a merged source/drain to contact both the first and second gate nanostacks by forming a sacrificial layer and then performing a selective epitaxial growth process. Device manufacturing method. 제9항에 있어서,
상기 단계 (ii) 이후, 하기 단계 (iii) 내지 단계 (xiii)를 순차적으로 수행하는, 모놀리식 삼차원 집적회로 디바이스의 제조방법.
(iii) 상기 중간층 영역의 상부 절연층을 접합층 전까지 식각하는 단계;
(iv) 상기 중간층 영역의 접합층을 식각 정지층 전까지 추가 식각하는 단계;
(v) 상기 식각 정지층 상에 희생층을 형성하는 단계;
(vi) 상기 주변부 영역의 상부 절연층을 식각하는 단계;
(vii) 상기 중간층 영역 및 주변부 영역에 선택적 에피택셜 성장 공정을 수행하여 merged 소스/드레인을 형성하는 단계;
(viii) 상기 중간층 영역 및 주변부 영역에 형성된 소스/드레인 상에 제1게이트 및 제2게이트의 높이까지 추가적으로 희생층을 충진하는 단계;
(ix) 대체 금속 게이트 공정을 수행한 후 희생층을 식각하는 단계;
(x) 상기 merged 소스/드레인 상에 실리사이드를 형성하는 단계;
(xi) 상기 주변부 영역에 상부 절연층을 충진하는 단계;
(xii) 상기 중간층 영역 내 식각 정지층을 식각하여 금속 인터커넥트의 일측 상부를 노출하는 단계; 및
(xiii) 상기 중간층 영역의 개구 영역에 콘택 금속층을 충진하는 단계.
According to clause 9,
After step (ii), the following steps (iii) to (xiii) are sequentially performed.
(iii) etching the upper insulating layer of the intermediate layer region until the bonding layer;
(iv) additionally etching the bonding layer in the intermediate layer area until the etch stop layer;
(v) forming a sacrificial layer on the etch stop layer;
(vi) etching the upper insulating layer of the peripheral region;
(vii) performing a selective epitaxial growth process on the middle layer region and the peripheral region to form merged source/drain;
(viii) additionally filling a sacrificial layer on the source/drain formed in the middle layer region and the peripheral region to the height of the first gate and the second gate;
(ix) etching the sacrificial layer after performing an alternative metal gate process;
(x) forming silicide on the merged source/drain;
(xi) filling the peripheral area with an upper insulating layer;
(xii) etching the etch stop layer in the intermediate layer region to expose an upper portion of one side of the metal interconnect; and
(xiii) filling the opening area of the intermediate layer area with a contact metal layer.
 제9항에 있어서,
상기 단계 (ii) 이후, 하기 단계 (iii) 내지 단계 (xii)를 순차적으로 수행하는, 모놀리식 삼차원 집적회로 디바이스의 제조방법.
(iii) 상기 중간층 영역 및 주변부 영역의 상부 절연층을 접합층 전까지 식각하는 단계;
(iv) 상기 중간층 영역의 접합층을 식각 정지층 전까지 추가 식각하는 단계;
(v) 상기 중간층 영역의 식각 정지층 상에 희생층을 형성하는 단계;
(vi) 상기 중간층 영역 및 주변부 영역에 선택적 에피택셜 성장 공정을 수행하여 merged 소스/드레인을 형성하는 단계;
(vii) 상기 중간층 영역 및 주변부 영역에 형성된 merged 소스/드레인 상에 제1게이트 및 제2게이트의 높이까지 추가적으로 희생층을 충진하는 단계;
(viii) 대체 금속 게이트 공정을 수행한 후 희생층을 식각하는 단계;
(ix) 상기 merged 소스/드레인 상에 실리사이드를 형성하는 단계;
(x) 상기 주변부 영역에 상부 절연층을 충진하는 단계;
(xi) 상기 중간층 영역 내 식각 정지층을 식각하여 금속 인터커넥트의 일측 상부를 노출하는 단계; 및
(xii) 상기 중간층 영역의 개구 영역에 콘택 금속층을 충진하는 단계.
According to clause 9,
After step (ii), the following steps (iii) to (xii) are sequentially performed.
(iii) etching the upper insulating layer of the intermediate layer region and the peripheral region until the bonding layer;
(iv) additionally etching the bonding layer in the intermediate layer area until the etch stop layer;
(v) forming a sacrificial layer on the etch stop layer in the intermediate layer region;
(vi) forming a merged source/drain by performing a selective epitaxial growth process on the middle layer region and the peripheral region;
(vii) additionally filling a sacrificial layer on the merged source/drain formed in the middle layer region and the peripheral region to the height of the first gate and the second gate;
(viii) etching the sacrificial layer after performing an alternative metal gate process;
(ix) forming silicide on the merged source/drain;
(x) filling the peripheral area with an upper insulating layer;
(xi) etching the etch stop layer in the intermediate layer region to expose an upper portion of one side of the metal interconnect; and
(xii) filling the opening area of the intermediate layer area with a contact metal layer.
 제9항에 있어서,
상기 단계 (ii) 이후, 소스/드레인의 크기가 금속층의 충진이 가능할 정도로 작은 경우 상기 소스/드레인 형성 전에 희생층의 형성 과정의 생략이 가능하며, 하기 단계 (iii) 내지 단계 (xii)를 순차적으로 수행하는, 모놀리식 삼차원 집적회로 디바이스의 제조방법.
(iii) 상기 중간층 영역의 상부 절연층을 접합층 전까지 식각하는 단계;
(iv) 상기 중간층 영역의 접합층을 식각 정지층 전까지 추가 식각하는 단계;
(v) 상기 주변부 영역의 상부 절연층을 식각하는 단계;
(vi) 상기 중간층 영역 및 주변부 영역에 선택적 에피택셜 성장 공정을 수행하여 merged 소스/드레인을 형성하는 단계;
(vii) 상기 중간층 영역 및 주변부 영역에 형성된 소스/드레인 상에 제1게이트 및 제2게이트의 높이까지 추가적으로 희생층을 충진하는 단계;
(viii) 대체 금속 게이트 공정을 수행한 후 희생층을 식각하는 단계;
(ix) 상기 merged 소스/드레인 상에 실리사이드를 형성하는 단계;
(x) 상기 주변부 영역에 상부 절연층을 충진하는 단계;
(xi) 상기 중간층 영역 내 식각 정지층을 식각하여 금속 인터커넥트의 일측 상부를 노출하는 단계; 및
(xii) 상기 중간층 영역의 개구 영역에 콘택 금속층을 충진하는 단계.
According to clause 9,
After step (ii), if the size of the source/drain is small enough to allow filling of the metal layer, the process of forming a sacrificial layer before forming the source/drain can be omitted, and the following steps (iii) to (xii) are sequentially performed. A method of manufacturing a monolithic three-dimensional integrated circuit device.
(iii) etching the upper insulating layer of the intermediate layer region until the bonding layer;
(iv) additionally etching the bonding layer in the intermediate layer area until the etch stop layer;
(v) etching the upper insulating layer of the peripheral region;
(vi) forming a merged source/drain by performing a selective epitaxial growth process on the middle layer region and the peripheral region;
(vii) additionally filling a sacrificial layer on the source/drain formed in the middle layer region and the peripheral region to the height of the first gate and the second gate;
(viii) etching the sacrificial layer after performing an alternative metal gate process;
(ix) forming silicide on the merged source/drain;
(x) filling the peripheral area with an upper insulating layer;
(xi) etching the etch stop layer in the intermediate layer region to expose an upper portion of one side of the metal interconnect; and
(xii) filling the opening area of the intermediate layer area with a contact metal layer.
 제9항에 있어서,
상기 단계 (ii) 이후, 하기 단계 (iii) 내지 단계 (xii)를 순차적으로 수행하는, 모놀리식 삼차원 집적회로 디바이스의 제조방법.
(iii) 상기 중간층 영역의 상부 절연층을 접합층 전까지 식각하는 단계;
(iv) 상기 중간층 영역의 접합층을 식각 정지층 전까지 추가 식각하는 단계;
(v) 상기 식각 정지층 상에 희생층을 형성하는 단계;
(vi) 상기 주변부 영역의 상부 절연층을 식각하는 단계;
(vii) 상기 중간층 영역 및 주변부 영역에 선택적 에피택셜 성장 공정을 수행하여 merged 소스/드레인을 형성하는 단계;
(viii) 상기 제1게이트 및 제2게이트의 높이까지 중간층 영역에는 희생층을, 주변부 영역에는 상부 절연층을 충진하는 단계;
(ix) 대체 금속 게이트 공정을 수행한 후 희생층을 식각하는 단계;
(x) 상기 merged 소스/드레인 상에 실리사이드를 형성하는 단계;
(xi) 상기 중간층 영역 내 식각 정지층을 식각하여 금속 인터커넥트의 일측 상부를 노출하는 단계; 및
(xii) 상기 중간층 영역의 개구 영역에 콘택 금속층을 충진하는 단계.
According to clause 9,
After step (ii), the following steps (iii) to (xii) are sequentially performed.
(iii) etching the upper insulating layer of the intermediate layer region until the bonding layer;
(iv) additionally etching the bonding layer in the intermediate layer area until the etch stop layer;
(v) forming a sacrificial layer on the etch stop layer;
(vi) etching the upper insulating layer of the peripheral region;
(vii) performing a selective epitaxial growth process on the middle layer region and the peripheral region to form merged source/drain;
(viii) filling the middle layer area with a sacrificial layer and filling the peripheral area with an upper insulating layer up to the height of the first gate and the second gate;
(ix) etching the sacrificial layer after performing an alternative metal gate process;
(x) forming silicide on the merged source/drain;
(xi) etching the etch stop layer in the intermediate layer region to expose an upper portion of one side of the metal interconnect; and
(xii) filling the opening area of the intermediate layer area with a contact metal layer.
 제9항에 있어서,
상기 단계 (ii) 이후, 하기 단계 (iii) 내지 단계 (xiii)를 순차적으로 수행하는, 모놀리식 삼차원 집적회로 디바이스의 제조방법.
(iii) 상기 중간층 영역의 상부 절연층을 접합층 전까지 식각하는 단계;
(iv) 상기 중간층 영역의 접합층을 식각 정지층 전까지 추가 식각하는 단계;
(v) 상기 식각 정지층 상에 희생층을 형성하는 단계;
(vi) 상기 주변부 영역의 상부 절연층을 식각하는 단계;
(vii) 상기 중간층 영역 및 주변부 영역에 선택적 에피택셜 성장 공정을 수행하여 merged 소스/드레인을 형성하는 단계;
(viii) 상기 중간층 영역 및 주변부 영역에 형성된 소스/드레인 상에 제1게이트 및 제2게이트의 높이까지 추가적으로 희생층을 충진하는 단계;
(ix) 대체 금속 게이트 공정을 수행한 후 희생층을 식각하는 단계;
(x) 상기 merged 소스/드레인 상에 실리사이드를 형성하는 단계;
(xi) 상기 중간층 영역 내 식각 정지층을 식각하여 금속 인터커넥트의 일측 상부를 노출하는 단계;
(xii) 상기 주변부 영역에 상부 절연층을 충진하는 단계; 및
(xiii) 상기 중간층 영역의 개구 영역에 콘택 금속층을 충진하는 단계.
According to clause 9,
After step (ii), the following steps (iii) to (xiii) are sequentially performed.
(iii) etching the upper insulating layer of the intermediate layer region until the bonding layer;
(iv) additionally etching the bonding layer in the intermediate layer area until the etch stop layer;
(v) forming a sacrificial layer on the etch stop layer;
(vi) etching the upper insulating layer of the peripheral region;
(vii) performing a selective epitaxial growth process on the middle layer region and the peripheral region to form merged source/drain;
(viii) additionally filling a sacrificial layer on the source/drain formed in the middle layer region and the peripheral region to the height of the first gate and the second gate;
(ix) etching the sacrificial layer after performing an alternative metal gate process;
(x) forming silicide on the merged source/drain;
(xi) etching the etch stop layer in the intermediate layer region to expose an upper portion of one side of the metal interconnect;
(xii) filling the peripheral area with an upper insulating layer; and
(xiii) filling the opening area of the intermediate layer area with a contact metal layer.
 제9항에 있어서,
상기 단계 (ii) 이후, 하기 단계 (iii) 내지 단계 (xii)를 순차적으로 수행하는, 모놀리식 삼차원 집적회로 디바이스의 제조방법.
(iii) 상기 중간층 영역의 상부 절연층을 접합층 전까지 식각하는 단계;
(iv) 상기 중간층 영역의 접합층을 식각 정지층 전까지 추가 식각하는 단계;
(v) 상기 식각 정지층 상에 희생층을 형성하는 단계;
(vi) 상기 주변부 영역의 상부 절연층을 식각하는 단계;
(vii) 상기 중간층 영역 및 주변부 영역에 선택적 에피택셜 성장 공정을 수행하여 merged 소스/드레인을 형성하는 단계;
(viii) 상기 중간층 영역 및 주변부 영역에 형성된 소스/드레인 상에 제1게이트 및 제2게이트의 높이까지 추가적으로 희생층을 충진하는 단계;
(ix) 대체 금속 게이트 공정을 수행한 후 희생층을 식각하는 단계;
(x) 상기 merged 소스/드레인 상에 실리사이드를 형성하는 단계;
(xi) 상기 중간층 영역 내 식각 정지층을 식각하여 금속 인터커넥트의 일측 상부를 노출하는 단계; 및
(xii) 상기 중간층 영역의 개구 영역과 주변부 영역에 콘택 금속층을 충진하는 단계.
According to clause 9,
After step (ii), the following steps (iii) to (xii) are sequentially performed.
(iii) etching the upper insulating layer of the intermediate layer region until the bonding layer;
(iv) additionally etching the bonding layer in the intermediate layer area until the etch stop layer;
(v) forming a sacrificial layer on the etch stop layer;
(vi) etching the upper insulating layer of the peripheral region;
(vii) performing a selective epitaxial growth process on the middle layer region and the peripheral region to form merged source/drain;
(viii) additionally filling a sacrificial layer on the source/drain formed in the middle layer region and the peripheral region to the height of the first gate and the second gate;
(ix) etching the sacrificial layer after performing an alternative metal gate process;
(x) forming silicide on the merged source/drain;
(xi) etching the etch stop layer in the intermediate layer region to expose an upper portion of one side of the metal interconnect; and
(xii) filling the opening area and peripheral area of the intermediate layer area with a contact metal layer.
 제10항 내지 제15항 중 어느 한 항에 있어서,
상기 희생층의 식각은 등방성 식각 공정을 수행하는, 모놀리식 삼차원 집적회로 디바이스의 제조방법.
According to any one of claims 10 to 15,
A method of manufacturing a monolithic three-dimensional integrated circuit device, wherein the sacrificial layer is etched using an isotropic etching process.
 제10항 내지 제15항 중 어느 한 항에 있어서,
상기 콘택 금속층은 중간층 영역의 개구 영역 전체 또는 일부 영역에 충진하는, 모놀리식 삼차원 집적회로 디바이스의 제조방법.
According to any one of claims 10 to 15,
A method of manufacturing a monolithic three-dimensional integrated circuit device, wherein the contact metal layer fills the entire or partial opening area of the intermediate layer area.
 제17항에 있어서,
상기 일부 영역의 충진은 콘택 금속층을 식각 후 절연 물질로 식각된 영역을 충진하는, 모놀리식 삼차원 집적회로 디바이스의 제조방법. According to clause 17,
A method of manufacturing a monolithic three-dimensional integrated circuit device in which the partial area is filled by etching the contact metal layer and then filling the etched area with an insulating material.
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