KR102587044B1 - Super-Fast Transient Response (STR) AC/DC Converter For High Power Density Charging Application - Google Patents

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Abstract

[0001] 본 발명은 일반적으로 고전력 밀도 충전(high power density charging)을 위한 초고속 과도 응답(Super-Fast Transient Response, STR) 교류/직류(AC/DC) 컨버터 및 대응하는 응용에 관한 것이다. STR AC/DC 컨버터는 성능이 향상된 소형 변압기 및 커패시터를 사용할 수 있는 이점을 제공한다. 고유의 인쇄 회로 기판(PCB) 설계 및 부품들을 결합하여 소형 PD(Power Delivery) 충전기는 빠른 충전 응용을 위해 0.6W/CC 이상의 전력 밀도를 제공하도록 조립된다.[0001] The present invention generally relates to Super-Fast Transient Response (STR) alternating current/direct current (AC/DC) converters for high power density charging and corresponding applications. STR AC/DC converters offer the advantage of using smaller transformers and capacitors with improved performance. Combining unique printed circuit board (PCB) designs and components, compact Power Delivery (PD) chargers are assembled to deliver power densities greater than 0.6W/CC for fast charging applications.

Description

고출력 밀도 충전 응용을 위한 초고속 과도 응답(STR) AC/DC 컨버터{Super-Fast Transient Response (STR) AC/DC Converter For High Power Density Charging Application}Super-Fast Transient Response (STR) AC/DC Converter For High Power Density Charging Application}

[0001] 본 발명은 일반적으로 고전력 밀도 충전(high power density charging)을 위한 초고속 과도 응답(Super-Fast Transient Response, STR) 교류/직류(AC/DC) 컨버터 및 대응하는 응용에 관한 것이다. STR AC/DC 컨버터는 성능이 향상된 소형 변압기 및 커패시터를 사용할 수 있는 이점을 제공한다. 고유의 인쇄 회로 기판(PCB) 설계 및 부품들을 결합하여 소형 PD(Power Delivery) 충전기는 빠른 충전 응용을 위해 0.6W/CC 이상의 전력 밀도를 제공하도록 조립된다. [0001] The present invention generally relates to Super-Fast Transient Response (STR) alternating current/direct current (AC/DC) converters for high power density charging and corresponding applications. STR AC/DC converters offer the advantage of using smaller transformers and capacitors with improved performance. Combining unique printed circuit board (PCB) designs and components, compact Power Delivery (PD) chargers are assembled to deliver power densities greater than 0.6W/CC for fast charging applications.

[0002] 도 1a는 펄스 폭 변조(pulse width modulation, PWM) 제어 플라이-백 AC/DC 컨버터(PWM control fly-back AC/DC converter) 기반의 전통적인 충전기의 간단한 회로도이다. 변압기(TX1)는 1차측 소스로부터 수신된 에너지를 2차측으로 전달하여 부하(load)에 전력을 공급한다. 변압기(TX1)는 아마도 AC 벽 콘센트로부터의 정류기 출력에 접속된 입력 전압(V_Bulk)으로 연결된 1차 코일의 제1 단부를 구비한다. 변압기 1차 코일의 제2 단부는 변압기의 2차측에 전달되는 에너지를 얻기 위한 변압기의 1차 코일을 통해 전류를 정류하기 위해 주 스위치 Q1에 연결된다. 메인 제어기는 변압기의 1차측에 위치하여 메인 스위치의 온/오프를 제어한다. 변압기의 2차측에 오류 증폭기가 있는 피드백 루프는 옵토-커플러(opto-coupler)를 통해 1차측의 제어기로 출력 정보를 제공한다. 도 1b에 도시된 바와 같이, 도 1a의 회로의 동작 주파수는 피크 부하(peak load)에서 65kHz ~ 85kHz로 제한된다. PWM 제어기는 스위칭 주파수의 1/10 정도의 전류 모드 제어 루프 대역폭(current mode control loop bandwidth)(BW ~ 0.1 ×fs)에 의해 제한되는 제어 대역폭(BW)을 갖는다. 낮은 작동 주파수와 좁은 제어 대역폭에 의해 출력 전압 과도 응답(output voltage transient response)은 느리다. 도 1c는 동작 주파수 fs의 느린 전이(slow transition) 동안에 부하가 무부하와 100% 부하 사이를 천이할 때, 출력 전압 Vout의 과도 응답(transient response)의 큰 변동을 보여준다. 또한, 종래의 PWM 제어기는 부하 조건 변화(load condition change)에 대응하는 고변환 효율을 유지하기 위해 PWM 제어기의 동작을 CCM(Continue Conduction Mode)과 DCM(Discontinue Conduction Mode)의 서로 다른 동작 모드로 전환할 필요가 있다). 제어기의 안정적인 작동을 유지하려면 일반적으로 정전류 보상 루프(Constant current compensation loop) 및 정전압 보상 루프(constant voltage compensation loop)가 필요하다. 그러므로, PWM 제어 플라이백 AC/DC 컨버터(PWM control fly-back AC/DC converter)를 기반의 전통적인 충전기는 필연적으로 추가 부품이 필요하다.[0002] Figure 1A is a simple circuit diagram of a traditional charger based on a pulse width modulation (PWM) controlled fly-back AC/DC converter. The transformer TX1 transfers energy received from the primary source to the secondary to supply power to the load. Transformer TX1 has a first end of a primary coil connected to an input voltage (V_Bulk), possibly connected to a rectifier output from an AC wall outlet. The second end of the transformer primary coil is connected to the main switch Q1 to rectify the current through the transformer primary coil for energy to be transferred to the secondary side of the transformer. The main controller is located on the primary side of the transformer and controls the on/off of the main switch. A feedback loop with an error amplifier on the secondary side of the transformer provides output information to the controller on the primary side through an opto-coupler. As shown in FIG. 1B, the operating frequency of the circuit of FIG. 1A is limited to 65 kHz to 85 kHz at peak load. The PWM controller has a control bandwidth (BW) limited by a current mode control loop bandwidth (BW ~ 0.1 × fs) of the order of 1/10 of the switching frequency. The output voltage transient response is slow due to the low operating frequency and narrow control bandwidth. Figure 1c shows large fluctuations in the transient response of the output voltage Vout when the load transitions between no load and 100% load during a slow transition of the operating frequency fs. In addition, the conventional PWM controller switches the operation of the PWM controller into different operation modes of CCM (Continue Conduction Mode) and DCM (Discontinue Conduction Mode) to maintain high conversion efficiency in response to load condition changes. Needs to be). To maintain stable operation of the controller, a constant current compensation loop and a constant voltage compensation loop are generally required. Therefore, traditional chargers based on PWM control fly-back AC/DC converters inevitably require additional components.

[0003] 도 1d 및 도 1e는 도 1a의 종래의 충전기에서 통상적으로 사용되는 종래의 수직형 MOSFET 트랜지스터(vertical MOSFET transistor)의 평면도 및 단면도이다. 트랜지스터는 캡슐화(encapsulation)로부터 노출된 바닥면을 갖는 리드 프레임(lead frame)의 다이 패들(die paddle)에 연결된 트랜지스터 다이(transistor die)의 바닥 면에 위치한 드레인 전극(D)을 갖는다. 소스 전극 및 게이트 전극은 트랜지스터 다이의 상면에 위치한다. 소스 전극 및 게이트 전극은 소스 리드(S) 및 게이트 리드(G)에 연결된다. 도 1f는 도 1a의 종래의 충전기에 대한 PCB 레이아웃(10)을 나타낸다. PCB 레이아웃(10)은 도 1d 및 1e의 종래의 MOSFET 디바이스를 수용하도록 구성된다. 종래 MOSFET 장치는 PCB 상의 작은 구리 패드(11)에 연결된 작은 면적의 소스 리드(source lead)와 PCB상의 큰 구리 패드 영역(copper pad area)(12)에 연결된 넓은 면적의 드레인 리드(drain lead)(14)를 갖는다. MOSFET 칩의 드레인 전극은 드레인 리드(14)와 구리 패드 영역(12) 사이의 넓은 접촉 영역을 통해 변압기(TX1)에 연결된다. MOSFET 칩의 소스 전극은 저항(R2)을 통해 접지에 연결된다. PCB 레이아웃(10)의 성능은 열 방출(thermal dissipation)과 전자기 간섭(electromagnetic interference, EMI) 잡음 감소 사이의 피할 수 없는 절충에 의해 최적화되지 않는다. MOSFET 디바이스(Q1)는 고온이며, 냉각을 위해 커다란 구리 패드 영역(12)(예를 들면, 길이가 10mm 이상이고 폭이 5mm 이상)을 필요로 한다. 그러나, 대면적의 드레인 리드(14)는 고전압을 갖고 높은 dv/dt 값을 갖는다. EMI 노이즈를 시스템에 연결한다. 이는 저전압 어플리케이션에서 문제가 되지 않을 수 있다. 그러나, 500V 이상과 같은 고전압 애플리케이션의 경우, 빠른 변화와 높은 드레인 전압에 의해 EMI 잡음이 높다. EMI 노이즈를 줄이기 위해 작은 구리 패드 영역(12)이 필요하다. 이는 냉각용 큰 구리 패드 영역(copper pad area)(12)을 가질 필요성과는 반대이다. 큰 구리 패드 영역(12)의 절충은 큰 EMI 노이즈이다. 규정 요구 사항을 충족시키기 위해 열 성능과 RFI 차폐를 향상시키기 위해 부피가 큰 방열판 및 금속 차폐가 추가로 사용된다. 또한, 고전압 애플리케이션의 경우, 넓은 영역의 고전압 드레인 리드는 넓은 안전 공간이 필요하고 소자 면적이 증가하므로 고전압을 위한 안전 공간을 유지하면서 소자 크기를 최소화하는 것이 어렵다.[0003] FIGS. 1D and 1E are top and cross-sectional views of a conventional vertical MOSFET transistor commonly used in the conventional charger of FIG. 1A. The transistor has a drain electrode D located on the bottom surface of the transistor die connected to a die paddle of a lead frame with the bottom surface exposed from the encapsulation. The source electrode and gate electrode are located on the top surface of the transistor die. The source electrode and gate electrode are connected to the source lead (S) and the gate lead (G). Figure 1f shows the PCB layout 10 for the conventional charger of Figure 1a. PCB layout 10 is configured to accommodate the conventional MOSFET devices of FIGS. 1D and 1E. A conventional MOSFET device has a small area source lead connected to a small copper pad 11 on the PCB and a large area drain lead connected to a large copper pad area 12 on the PCB ( 14). The drain electrode of the MOSFET chip is connected to transformer TX1 through a large contact area between the drain lead 14 and the copper pad area 12. The source electrode of the MOSFET chip is connected to ground through a resistor (R2). The performance of the PCB layout 10 is not optimized due to the inevitable trade-off between thermal dissipation and electromagnetic interference (EMI) noise reduction. MOSFET device Q1 is high temperature and requires a large copper pad area 12 (e.g., greater than 10 mm long and greater than 5 mm wide) for cooling. However, the large-area drain lead 14 has a high voltage and a high dv/dt value. Connect EMI noise to the system. This may not be a problem in low voltage applications. However, for high voltage applications, such as above 500V, EMI noise is high due to fast changes and high drain voltage. A small copper pad area (12) is required to reduce EMI noise. This runs counter to the need to have a large copper pad area 12 for cooling. The trade-off of the large copper pad area 12 is large EMI noise. Additional bulky heat sinks and metal shielding are used to improve thermal performance and RFI shielding to meet regulatory requirements. Additionally, for high-voltage applications, large-area high-voltage drain leads require large safe spaces and increase device area, making it difficult to minimize device size while maintaining safe space for high voltages.

[0004] 휴대용 장치용 충전기(charger for a portable device)의 바람직한 특징은 충전기를 손상시키지 않고 안전한 충전을 제공하기 위해 고성능, 시간을 절약하기 위한 고속 충전 및 이동성의 편의를 위한 공간을 절약하기 위해 소형 크기를 요구한다. 이러한 바람직한 특징은 충전기가 적은 비용을 들이지 않고도 더 큰 전력 밀도를 처리할 수 있는 기능을 갖는 소형 변압기 및 소형 커패시터와 같이 더 적은 부품 수 및 소형 부품을 사용해야 한다. 전력 밀도가 높아지면 열 및 EMI 문제가 발생할 수 있다. 더 작은 부품을 사용하거나 부품 수가 적으면 충전기의 성능에 잠재적으로 영향을 준다. 따라서, 현재 시중에서 판매되는 최고의 충전기는 0.5W/CC 미만의 전력 밀도를 제공한다. 본 발명은 새로운 시스템 회로 제어를 적용하고, 주 스위치 및 제어 집적 회(IC)를 단일 다이 패들(single die paddle)에 공동 패키징하고, 4층 인쇄 회로 기판(PCB)을 사용함으로써 0.5W/CC를 초과하는 솔루션을 제공한다. 따라서, EMI는 감소되고, 열 성능(thermal performance)이 향상되며, 신속한 턴온(turn-on)이 이루어진다.[0004] Desirable features of a charger for a portable device include high performance to provide safe charging without damaging the charger, fast charging to save time, and compactness to save space for convenience of mobility. Ask for size. These desirable features require the charger to use lower component counts and smaller components, such as small transformers and small capacitors, which have the ability to handle greater power densities without incurring lower costs. Increasing power density can lead to thermal and EMI issues. Using smaller components or fewer components can potentially impact the performance of the charger. Therefore, the best chargers on the market today provide power densities of less than 0.5W/CC. The present invention applies a new system circuit control, co-packages the main switch and control integrated circuit (IC) into a single die paddle, and uses a four-layer printed circuit board (PCB) to achieve a power output of 0.5W/CC. We provide solutions that exceed Accordingly, EMI is reduced, thermal performance is improved, and rapid turn-on is achieved.

[0005] [0005] 본 발명의 시스템 회로 제어는 메인 제어기의 비교기를 갖는 피드백 루프(feedback loop with comparator)가(선행 기술에서 메인 제어기에서 에러 증폭기를 사용하는 대신에) 2차측에 위치하도록 2차측 일정 시간 온(constant-on-time, COT) 제어를 이용한다. 본 발명의 제어의 응답은 종래의 제어에 비해 훨씬 빠르다. 자연 피크 부하 작동 주파수(Natural peak load operation frequency)는 최대 150kHz(기존 최대 65k-85kHz와 비교)로 제한된다. 150kHz의 더 높은 스위칭 주파수(higher switching frequency)는 빠른 응답 과도 정류(fast response transient regulation)의 이점을 제공할 뿐만아니라 동일한 출력 및 작은 커패시터를 위한 더 작은 변압기의 사용을 가능하게 한다. 또한, 본 발명의 제어 구조는 보상 루프를 위한 임의의 추가 구성 요소가 필요하지 않다. 따라서, 본 발명은 열적 및 전기적 성능을 저하시키지 않으면서 보다 작은 공간에 시스템을 충전할 수 있다.[0005] [0005] The system circuit control of the present invention is such that the feedback loop with a comparator of the main controller is located on the secondary side (instead of using an error amplifier in the main controller in the prior art). Constant-on-time (COT) control is used. The response of the control of the present invention is much faster than that of the conventional control. Natural peak load operating frequency is limited to a maximum of 150kHz (compared to the existing maximum of 65k-85kHz). A higher switching frequency of 150 kHz not only provides the advantage of fast response transient regulation, but also allows the use of smaller transformers for the same output and smaller capacitors. Additionally, the control structure of the present invention does not require any additional components for the compensation loop. Accordingly, the present invention can charge the system in a smaller space without degrading thermal and electrical performance.

[0006] 본 발명의 변압기의 크기는, 85kHz 최대 주파수에 대한 58 턴(turns)에서 150kHz 최대 주파수에 대한 45턴으로 턴 수가 감소되기 때문에 감소된다. 13 턴 마진(13 turns margin)은 더 작은 크기의 코어를 선택하거나 크기 감소 또는 구리 손실을 위해 더 큰 직경의 와이어를 선택하는데 사용할 수 있다.[0006] The size of the transformer of the present invention is reduced because the number of turns is reduced from 58 turns for a maximum frequency of 85 kHz to 45 turns for a maximum frequency of 150 kHz. The 13 turns margin can be used to select a smaller core size or a larger diameter wire for size reduction or copper loss.

[0007] 본 발명의 커패시터의 크기는 COT 풀 레인지 스위칭 주파수 피드백 제어 방식(COT full range switching frequency feedback control scheme), 최대 80 % 최대 듀티 사이클이기 때문에 감소된다. 최대 150kHz의 부하 조건을 갖는 자동 주파수 스위프(automatic frequency sweep); 전류 모드 제어(current mode control)를 사용하지 않아 하위 고조파 문제(sub-harmonic issue)가 발생하지 않는다.[0007] The size of the capacitor of the present invention is reduced due to the COT full range switching frequency feedback control scheme, up to 80% maximum duty cycle. Automatic frequency sweep with load conditions up to 150 kHz; Since current mode control is not used, sub-harmonic issues do not occur.

[0008] 본 발명은 하우징, 제1 PCB, 제2 PCB, 제3 PCB, 제1 플러그 블레이드 및 제2 플러그 블레이드를 포함하는 AC/DC 충전기를 개시한다. 첫 번째 PCB는 1차측 회로로 구성된다. 제2 PCB는 2차측 회로를 포함한다. 제3 PCB는 제1 PCB 및 제2 PCB에 수직이다. 본 발명의 제1, 제2 및 제3 PCB는 다층 PCB, 바람직하게는 4층 PCB이다. 이들은 접촉 영역 외에도 추가 열 방출 영역(extra heat dissipation areas)을 제공한다.[0008] The present invention discloses an AC/DC charger including a housing, a first PCB, a second PCB, a third PCB, a first plug blade, and a second plug blade. The first PCB consists of the primary circuit. The second PCB includes secondary circuitry. The third PCB is perpendicular to the first PCB and the second PCB. The first, second and third PCBs of the present invention are multilayer PCBs, preferably four-layer PCBs. They provide extra heat dissipation areas in addition to the contact area.

[0009] 1차 제어기를 갖는 분리된 1차 PCB 및 2차 제어기를 갖는 2차 PCB는 3 차원 지지 고정의 도움으로 구성요소 배치를 최적화하여 시스템을 최소 공간에 포장하는 이점을 제공한다. 일 실시예에서, 절연 커플 링 요소(an isolation coupling element)는 제3 PCB 상에 배치된다. 절연 커플링 요소는 다층 PCB 코어리스 변압기(multi-layer PCB coreless transformer), 바람직하게는 4층 PCB 코어리스 변압기를 포함한다. PCB 베이스 코어리스 변압기(PCB base coreless transformer)는 독립형 표면 실장 부품 또는 마더 보드 내부에 내장된 유연성을 제공한다.[0009] Separate primary PCBs with primary controllers and secondary PCBs with secondary controllers provide the advantage of packaging the system in minimal space by optimizing component placement with the help of three-dimensional support fixation. In one embodiment, an isolation coupling element is placed on the third PCB. The insulating coupling element comprises a multi-layer PCB coreless transformer, preferably a four-layer PCB coreless transformer. PCB base coreless transformers offer the flexibility of being standalone surface mount components or embedded inside the motherboard.

[0010] 제1 PCB 및 제2 PCB는 각각 반도체 패키지를 포함한다. 반도체 패키지의 다이 패들(die paddle)의 바닥면은 몰딩 캡슐(molding encapsulation)로부터 노광(exposure)된다. 다이 패들의 노출된 표면은 PCB의 전도성 영역에 직접 부착된다. 본 발명의 반도체 패키지는 단일 다이 패들 상에 MOSFET 트랜지스터 및 제어 IC를 함께 패키징하기 위해 MOSFET 플립 칩 패키징 기술을 이용한다. 변압기의 1차측과 2차측에서 EMI를 줄이기 위해 캡슐의 바닥면에 노출된 넓은 면적의 소스 전극을 제공하여 열 방출(thermal dissipation)을 향상시킨다.[0010] The first PCB and the second PCB each include a semiconductor package. The bottom surface of the die paddle of the semiconductor package is exposed from the molding encapsulation. The exposed surface of the die paddle is attached directly to the conductive area of the PCB. The semiconductor package of the present invention utilizes MOSFET flip chip packaging technology to package a MOSFET transistor and control IC together on a single die paddle. To reduce EMI on the primary and secondary sides of the transformer, a large-area source electrode exposed on the bottom of the capsule is provided to improve thermal dissipation.

[0001] 본 발명은 일반적으로 고전력 밀도 충전(high power density charging)을 위한 초고속 과도 응답(Super-Fast Transient Response, STR) 교류/직류(AC/DC) 컨버터 및 대응하는 응용에 관한 것이다. STR AC/DC 컨버터는 성능이 향상된 소형 변압기 및 커패시터를 사용할 수 있는 이점을 제공한다. 고유의 인쇄 회로 기판(PCB) 설계 및 부품들을 결합하여 소형 PD(Power Delivery) 충전기는 빠른 충전 응용을 위해 0.6W/CC 이상의 전력 밀도를 제공하도록 조립된다. [0001] The present invention generally relates to Super-Fast Transient Response (STR) alternating current/direct current (AC/DC) converters for high power density charging and corresponding applications. STR AC/DC converters offer the advantage of using smaller transformers and capacitors with improved performance. Combining unique printed circuit board (PCB) designs and components, compact Power Delivery (PD) chargers are assembled to deliver power densities greater than 0.6W/CC for fast charging applications.

[0011] 도 1a는 종래 기술의 충전기의 간단한 회로도이다.
[0012] 도 1b는 종래 기술의 충전기의 스위칭 주파수 부하 의존도(switching frequency load dependence)이다.
[0013] 도 1c는 종래 기술의 충전기의 출력 과도 응답(output transient response)의 다이어그램이다.
[0014] 도 1d 및 도 1c를 참조하면, 도 1e는 종래 기술의 충전기에 사용되는 종래의 수직형 MOSFET 트랜지스터(vertical MOSFET transistor)의 평면도 및 횡단면도이다.
[0015] 도 1f는 종래 기술의 충전기에 대한 PCB 레이아웃을 도시한다.
[0016] 도 2a는 본 발명의 실시예에서의 충전기의 간략 회로도이다.
[0017] 도 2b는 본 발명의 실시예에서 충전기의 스위칭 주파수 부하 의존도(switching frequency load dependence of a charger)이다.
[0018] 도 2c는 본 발명의 실시예에서 충전기의 출력 과도 응답(output transient response)의 다이어그램이다.
[0019] 도 2d는 본 발명의 실시예에서 충전기의 벌크 전압 감소의 제어 응답(control response of decreasing bulk voltage of a charger)을 도시한다.
[0020] 도 2e는 본 발명의 실시예에서 충전기의 출력 리플을 도시한다.
[0021] 도 3a는 본 발명의 실시예에 따른 충전기의 사시도이다.
[0022] 도 3b는 본 발명의 실시예에 따른 충전기의 회로도이다.
[0023] 도 4a, 도 4b 및 도 4c는, 도 4c는 본 발명의 일 실시예에 따른 충전기의 제1 인쇄 회로 기판의 내부 층, 외부 층 및 중간 층의 레이아웃이다.
[0024] 도 5a, 도 5b 및 도 5c는 본 발명의 일 실시예에 따른 충전기의 제2 인쇄 회로 기판의 내부 층, 외부 층 및 중간 층의 레이아웃이다.
[0025] 도 6a는 본 발명의 실시예에 따른 고전압(HV) 반도체 패키지(semiconductor package)의 평면도이고, 도 6b는 단면도이고, 도 6c는 저면 사시도이다.
[0026] 도 7a는 본 발명의 실시예에 따른 반도체 패키지의 평면도이고, 도 7b는 단면도이다.
[0027] 도 8은 본 발명의 실시예에 따른 다른 반도체 패키지의 평면도이다.
[0028] 도 9a, 도 9b 및 도 9c는 본 발명의 실시예에 따른 인쇄 회로 기판(PCB)의 상부 층, 저층 및 하부 층의 평면도이다.[0011] Figure 1A is a simple circuit diagram of a prior art charger.
[0012] Figure 1B is a switching frequency load dependence of a prior art charger.
[0013] Figure 1C is a diagram of the output transient response of a prior art charger.
[0014] Referring to FIGS. 1D and 1C, FIG. 1E is a plan view and cross-sectional view of a conventional vertical MOSFET transistor used in a prior art charger.
[0015] Figure 1F shows the PCB layout for a prior art charger.
[0016] Figure 2A is a simplified circuit diagram of a charger in an embodiment of the present invention.
[0017] Figure 2b is a switching frequency load dependence of a charger in an embodiment of the present invention.
[0018] Figure 2C is a diagram of the output transient response of a charger in an embodiment of the present invention.
[0019] Figure 2D shows the control response of decreasing bulk voltage of a charger in an embodiment of the present invention.
[0020] Figure 2E shows the output ripple of a charger in an embodiment of the present invention.
[0021] Figure 3A is a perspective view of a charger according to an embodiment of the present invention.
[0022] Figure 3b is a circuit diagram of a charger according to an embodiment of the present invention.
[0023] FIGS. 4A, 4B, and 4C are layouts of the inner layer, outer layer, and middle layer of a first printed circuit board of a charger according to an embodiment of the present invention.
[0024] FIGS. 5A, 5B, and 5C are layouts of the inner layer, outer layer, and middle layer of a second printed circuit board of a charger according to one embodiment of the present invention.
[0025] FIG. 6A is a plan view of a high voltage (HV) semiconductor package according to an embodiment of the present invention, FIG. 6B is a cross-sectional view, and FIG. 6C is a bottom perspective view.
[0026] FIG. 7A is a plan view of a semiconductor package according to an embodiment of the present invention, and FIG. 7B is a cross-sectional view.
[0027] Figure 8 is a plan view of another semiconductor package according to an embodiment of the present invention.
[0028] Figures 9A, 9B, and 9C are plan views of a top layer, a bottom layer, and a bottom layer of a printed circuit board (PCB) according to an embodiment of the present invention.

[0029] 도 2a는 본 발명의 실시예들에서 플라이-백(fly-back) AC/DC 변환기의 2차측 일정 시간 온 상태(constant on time, COT) 제어에 기초한 충전기의 개략 회로도이다. 제어기(102)는 변압기(101)의 2차측에 위치된다. 제어기(102)는 2차측에 피드백 루프를 포함하고, 비교기(191)는 그의 역 단자상의 출력 전압에 비례하는 피드백 전압을 그의 비-역 단자(non-inverse terminal) 상에. 비교 결과는 절연 커플링 소자(isolation coupling element)(103)를 통해 변압기(101)의 1차측 상의 구동기(104)에 송신된 온-타임 제어 신호를 생성하기 위해 수신한 정보를 처리하는 온-타임 발생기(on-time generator)(192)에 의해 수신된다. 구동기(104)는 주 스위치(105)를 턴 온 및 턴 오프하여 변압기(101)의 1차 코일을 흐르는 전류를 조절하기 위해 수신된 온-타임 제어 신호(the on-time control signal)에 따라 구동 신호를 발생시킨다. 메인 스위치(105)는 전통적 PWM 제어 방식의 최대 85kHz보다 높은 동작 주파수에서 구동될 수 있다. 도 2b에 도시된 바와 같이, 자연 피크 부하 동작 주파수는 도 2a의 회로를 위해 최대 150kHz로 클램핑된다. 초고속 과도 응답(Super-fast transient response, STR)은 도 2c에 도시된 결과로서, COT 풀 레인지 스위칭 주파수 피드백 제어 방식(COT full range switching frequency feedback control scheme)을 사용하여 달성된다. 출력 전압 (도 2a의 Vout 및 도 2c의 Vo)은 부하 전이(load transitions) 동안 작은 변동만으로 매우 안정하다.[0029] Figure 2A is a schematic circuit diagram of a charger based on constant on time (COT) control of the secondary side of a fly-back AC/DC converter in embodiments of the present invention. Controller 102 is located on the secondary side of transformer 101. Controller 102 includes a feedback loop on the secondary side, and comparator 191 provides a feedback voltage on its non-inverse terminal proportional to the output voltage on its inverse terminal. The comparison results in an on-time processing of the received information to generate an on-time control signal transmitted to the driver 104 on the primary side of the transformer 101 via an isolation coupling element 103. It is received by an on-time generator 192. The driver 104 is driven according to the on-time control signal received to turn the main switch 105 on and off to regulate the current flowing through the primary coil of the transformer 101. generates a signal. The main switch 105 can be driven at an operating frequency higher than the maximum 85 kHz of traditional PWM control. As shown in Figure 2B, the natural peak load operating frequency is clamped to a maximum of 150 kHz for the circuit of Figure 2A. Super-fast transient response (STR) is achieved using the COT full range switching frequency feedback control scheme, with the result shown in Figure 2c. The output voltage (Vout in Figure 2a and Vo in Figure 2c) is very stable with only small fluctuations during load transitions.

[0030] 본 발명의 실시예에서는, 제2차측 COT 제어 방식에 의해 제공된 훨씬 더 높은 동작 주파수는 상기 제어 방식에 기초한 충전기의 제조에서 변압기 크기를 줄이는 이점을 제공한다. 예를 들면, 도 2a의 회로는 1.0Amp의 피크 전류(Ipk)를 갖는 100% 부하에서 150kHz에서 동작하는 것으로 가정하고, 이를 비교하면, 도 1a 회로는 100% 부하의 85kHz에서 구동하며 식 1에 따라 동일한 출력 전력을 제공하기 위해 피크 전류 Ipk를 1.3Amp로 증가시켜야 한다.[0030] In embodiments of the present invention, the much higher operating frequencies provided by the secondary side COT control scheme provide the advantage of reducing transformer size in the manufacture of chargers based on this control scheme. For example, the circuit in Figure 2a is assumed to be operating at 150 kHz at 100% load with a peak current (Ipk) of 1.0 Amp. By comparison, the circuit in Figure 1a is assumed to be running at 85 kHz at 100% load and in Equation 1: Accordingly, the peak current Ipk must be increased to 1.3 Amp to provide the same output power.

[0031] 식 (1)[0031] Equation (1)

[0032] Po는 출력 전력이고, Lm은 변압기 인덕턴스이고, fs는 동작 주파수이다. 85kHz 최대 주파수에서 전체 부하 권선비 설계가 58회 이면, 150kHz에서 전체 부하 권선비 설계는 아래의 식 2의 관계에 따라 45 회까지 줄일 수 있다.[0032] Po is the output power, Lm is the transformer inductance, and fs is the operating frequency. If the full load turns ratio design at 85kHz maximum frequency is 58 turns, the full load turns ratio design at 150kHz can be reduced to 45 turns according to the relationship in Equation 2 below.

[0033] 식 (2)[0033] Equation (2)

[0034] 여기서, Np는 1차 코일 턴(coil turns)이고, Bsat는 코어 포화 자속 밀도(core saturation magnetic flux density)이며, Ae는 코어 교차 면적(core cross area)이다. 결과적으로, 더 작은 크기의 코어를 선택하거나 또는 크기(size) 또는 구리 손실(copper loss)을 줄이기 위해 보다 큰 직경의 와이어를 사용하기 위한 13개 턴 마진(13 turns margin)이 있다.[0034] Here, Np is the primary coil turns, Bsat is the core saturation magnetic flux density, and Ae is the core cross area. As a result, there is a 13 turn margin to select a smaller core size or use a larger diameter wire to reduce size or copper loss.

[0035] 본 발명의 실시예들에서, 제어 방식의 초고속 과도 응답(super-fast transient response, STR)의 특성은 150kHz까지의 부하 조건을 갖는 자동 주파수 스위프(auto frequency sweep)를 가능하게 한다. 이는 이러한 제어 구조에 기반 충전기 제조에서 벌크 커패시터(bulk capacitor, 입력 커패시터) 크기를 줄이는 이점을 제공한다. 본 발명의 실시예에서, 전체 부하 상태에서 벌크 커패시터 전압()이 감소할 때, 최대 Ton까지 부하를 유지하기 위해 시간(Ton)에 제어 구조가 증가한다. 본 발명의 실시예에서, 벌크 캐패시터 전압()이 계속 감소하면, 제어 구조는 부하를 유지하기 위해 스위칭 주파수(fs)를 증가시킬 것이다. 두 번째 측면 COT 제어 방식은 기존 PMW 제어 방식에서 제공되는 60 %와 비교하여 최대 듀티 사이클을 80 %까지 증가시킨다. 확대된 최대 듀티 사이클은 낮은 벌크 전압에서 더 많은 전력을 제공하거나 제어 성능에 영향을 주지 않으면서 더 작은 벌크 커패시터가 사용될 수 있다. 본 발명의 실시예에서, 제어 방식은 전류 모드 제어(current mode control)에 기초하지 않기 때문에 서브-고조파(sub-harmonic) 문제가 없다. 더 낮은 주파수 구성요소들은 필터링하기 위해 더 큰 커패시터(larger capacitor)가 필요하다.[0035] In embodiments of the present invention, the super-fast transient response (STR) nature of the control scheme enables automatic frequency sweep with load conditions up to 150 kHz. This provides the advantage of reducing bulk capacitor (input capacitor) size in charger manufacturing based on this control structure. In an embodiment of the invention, the bulk capacitor voltage ( ) decreases, the control structure increases in time (Ton) to maintain the load up to Ton. In an embodiment of the present invention, the bulk capacitor voltage ( ) continues to decrease, the control scheme will increase the switching frequency (fs) to maintain the load. The second aspect COT control scheme increases the maximum duty cycle to 80% compared to the 60% provided by the conventional PMW control scheme. The extended maximum duty cycle provides more power at lower bulk voltages or allows smaller bulk capacitors to be used without affecting control performance. In embodiments of the present invention, there is no sub-harmonic problem because the control scheme is not based on current mode control. Lower frequency components require a larger capacitor to filter out.

[0036] 출력 전압(Vout)은 입력 교류 전원 주파수(input AC source frequency)의 2 배의 벌크 전압으로부터 계승된 저주파 AC 리플(low frequency AC ripple)과 주 스위칭 동작에 의한 스위칭 주파수(fs)에서 고주파 스위칭 리플(high frequ ency switching ripple)을 포함하는 리플 노이즈(ripple noise)를 갖는다. 본 발명의 실시예에서, 도 2e에 도시된 바와 같이, 벌크 전압(, bulk voltage)의 피크 주위의 스위칭 리플 주파수는 벌크 전압(Vbulk)의 계곡 주위의 스위칭 리플 주파수보다 낮다. 일 예를 들면, "피크들 주변(around the peaks)"과 "계곡들 주변(around the valleys)"은 피크 또는 계곡에서 각각 10% 미만의 듀티 사이클을 나타낸다. 또 다른 예로 "피크 주변"과 "계곡 주변"은 각각 피크 또는 계곡에서 20% 미만의 듀티 사이클을 나타낸다. 이는 제어 방식이 AC 리플 계곡(AC ripple valley)에서 높은 스위칭 주파수를 제공하고, AC 리플 피크(AC ripple peak)에서 더 낮은 스위칭 주파수를 제공하기 때문이다. 이는 스위칭 주파수가 벌크 전압 피크 및 계곡 모두에 대해 고정된 종래의 제어 구조와 대조적이다. 저주파수 AC 리플 피크로부터 계곡(low frequencies AC ripple peak to valley)으로의 스위칭 주파수의 증가와 저주파 AC 리플 계곡으로부터 피크(low frequencies AC ripple valley to peak)로의 스위칭 주파수 감소는 전압 스윙(voltage swinging)을 방지하고, AC 리플(AC ripple) 및 스위칭 리플 노이즈(switching ripple noise)를 감소시킨다. 본 발명의 특징에 의하면, 출력 커패시터의 크기를 작게 할 수 있다.[0036] The output voltage (Vout) is a low frequency AC ripple inherited from a bulk voltage of twice the input AC source frequency and a high frequency at the switching frequency (fs) due to the main switching operation. It has ripple noise, including high frequency switching ripple. In an embodiment of the invention, as shown in Figure 2E, the bulk voltage ( , the switching ripple frequency around the peak of the bulk voltage is lower than the switching ripple frequency around the valley of the bulk voltage (Vbulk). As an example, “around the peaks” and “around the valleys” refer to a duty cycle of less than 10% in the peak or valley, respectively. As another example, “around the peak” and “around the valley” refer to a duty cycle of less than 20% at the peak or valley, respectively. This is because the control method provides a higher switching frequency in the AC ripple valley and a lower switching frequency in the AC ripple peak. This is in contrast to conventional control structures where the switching frequency is fixed for both bulk voltage peaks and valleys. Increasing the low frequencies AC ripple peak to valley switching frequency and decreasing the low frequencies AC ripple valley to peak switching frequency prevents voltage swinging. and reduces AC ripple and switching ripple noise. According to the features of the present invention, the size of the output capacitor can be reduced.

[0037] 본 발명의 실시예에서, 제어 구조는 더 작은 벌크 캐패시터(bulk capacitor) 및 출력 캐패시터(output capacitor)의 사용을 가능하게 한다. 10W 출력 전력을 가진 예에서, 시스템은 16.8μF의 벌크 커패시터와 720μF의 출력 커패시터를 사용한다. 24μF의 벌크 커패시터와 1200μF의 출력 커패시터를 사용하는 기존의 제어 방식에 기초한 10W iPad 충전기에 비해 제어 방식은 종래 기술의 70% 인 더 작은 벌크 커패시터와 종래 기술의 단지 60%인 더 작은 출력 커패시터(smaller bulk capacitor)를 사용한다. 또한, 본 발명의 제어 구조는 보상 루프(compensation loop)를 위한 어떠한 구성 요소도 필요로 하지 않는다. 본 발명의 이러한 모든 특징들은 새로운 제어 구조에 기초한 충전 기의 크기를 감소시키는 것을 돕는다.[0037] In embodiments of the present invention, the control structure allows the use of smaller bulk capacitors and output capacitors. In the example with 10W output power, the system uses a bulk capacitor of 16.8μF and an output capacitor of 720μF. Compared to a 10W iPad charger based on a conventional control scheme using a bulk capacitor of 24 μF and an output capacitor of 1200 μF, our control scheme uses a smaller bulk capacitor that is 70% of the prior art and a smaller output capacitor that is only 60% of the prior art. Bulk capacitor) is used. Additionally, the control structure of the present invention does not require any components for a compensation loop. All these features of the present invention help to reduce the size of the charger based on the new control structure.

[0038] 도 3a는 본 발명의 실시예에 따른 충전기(100)의 사시도이다. 도 3b는 본 발명의 실시예에 따른 충전기(100)의 AC/DC 플라이백 컨버터 회로(200)이다. 충전기(100)는 하우징(110), 제1 인쇄회로기판(120), 제2 인쇄회로기판(140), 제1 플러그 블레이드(152) 및 제2 플러그 블레이드(154)를 포함한다. 제1 PCB는 하우징(110)의 제1 측면(111)과 유사하다. 제2 PCB(140)는 하우징 (110)의 제2 측면(112)과 유사하다. 제2 측면(112)은 하우징 제1 플러그 블레이드(152) 및 제2 플러그 블레이드(154)는 하우징(110)의 바닥면을 관통하여 연장된다. 하우징(110)의 바닥면은 제1 및 제2 측면(111, 112)에 수직이다. 예를 들면, 제1 플러그 블레이드(152) 및 제2 플러그 블레이드(154)는 제1 및 제2 측면(111, 112)에 평행한 방향으로 서로 이격되어 배치된다. 다른 예에서, 제1 플러그 블레이드(152) 및 제2 플러그 블레이드 제1 및 제2 측면(111, 112)에 수직 인 방향으로 서로 이격되어 배치된다. USB Type-C 커넥터 또는 최소 표준화된 커넥터와 같은 출구 커넥터는 커넥터 하우징(110)의 바닥면에 대향하는 상면 상에 180°의 각도로 노출된다. 도 3a에서, 하우징(110) 및 제1 PCB(120)는 투명하게 도시된다.[0038] Figure 3A is a perspective view of the charger 100 according to an embodiment of the present invention. Figure 3b shows the AC/DC flyback converter circuit 200 of the charger 100 according to an embodiment of the present invention. The charger 100 includes a housing 110, a first printed circuit board 120, a second printed circuit board 140, a first plug blade 152, and a second plug blade 154. The first PCB is similar to the first side 111 of the housing 110. Second PCB 140 is similar to second side 112 of housing 110. The second side 112 of the housing first plug blade 152 and the second plug blade 154 extend through the bottom surface of the housing 110. The bottom surface of the housing 110 is perpendicular to the first and second side surfaces 111 and 112. For example, the first plug blade 152 and the second plug blade 154 are arranged to be spaced apart from each other in a direction parallel to the first and second side surfaces 111 and 112. In another example, the first plug blade 152 and the second plug blade are arranged to be spaced apart from each other in a direction perpendicular to the first and second side surfaces 111 and 112. An outlet connector, such as a USB Type-C connector or a minimum standardized connector, is exposed at an angle of 180° on the top surface opposite to the bottom surface of the connector housing 110. In Figure 3A, the housing 110 and the first PCB 120 are shown as transparent.

[0039] 도 3b는 도 2a와 같이 동일한 제어 구조를 이용하는 더 상세한 회로도이다. 도 3b에 도시된 바와 같이, AC/DC 플라이백 컨버터 회로(AC/DC flyback converter circuit)(200)는 브릿지 정류기(bridge rectifier)(202)에 의해 AC 입력으로부터 정류된 벌크 전압()을 수신하도록 접속된 1차 코일의 제1 단자를 구비하는 변압기(201)를 포함한다. 1차측 코일의 제2 단자는 1차측 수신기(221)의 드레인 단자에 연결된다. 1차측 수신기(221)는 1차 코일을 통해 1차 전류 흐름을 정류하기 위한 게이트 제어 신호로서 2차측에서 생성된 제어 신호를 수신하는 Rx 단자를 더 포함한다. 또한, 1차측 수신기(221)는 2차 측에서 생성된 제어 신호가 Rx 단자에서 수신되기 전에, AC 입력이 공급되는 시작 시점에서 1차 전류 흐름을 제어하기 위해 시작 신호를 생성하기 위해 벌크 전압을 수신하는 고전압 단자 HV를 포함할 수 있다. 변압기(201)의 2차측은 도 2a의 제어기(102)와 동일한 제어 방식으로 동작된 초고속-과도 응답(STR) 제어기(241)는 피드백 단자(feedback terminal, FB)에서 출력 피드백 신호(output feedback signal)를 수신하도록 제공된다. 피드백 신호를 처리한 후, 2차측 STR 제어기(241)는 시간에 일정한 온 타임 제어 신호(constant on time control signal)를 발생한다. 2차측 STR 제어기(241)의 송신 단자(Tx)와 1차측 수신기(221)의 수신 단자(Rx) 사이를 연결한 절연 커플링 소자(isolation coupling element)(250)는 2차측으로부터 플라이백 컨버터(flyback converter)의 1차측으로 상기 일정 시간 온 제어 신호(constant on time control signal)를 전송한다.[0039] Figure 3b is a more detailed circuit diagram using the same control structure as Figure 2a. As shown in FIG. 3B, the AC/DC flyback converter circuit 200 generates a bulk voltage rectified from the AC input by a bridge rectifier 202. ) and a transformer 201 having a first terminal of the primary coil connected to receive. The second terminal of the primary side coil is connected to the drain terminal of the primary side receiver 221. The primary receiver 221 further includes an Rx terminal that receives a control signal generated on the secondary side as a gate control signal for rectifying the primary current flow through the primary coil. Additionally, the primary receiver 221 uses a bulk voltage to generate a start signal to control the primary current flow at the start point when the AC input is supplied, before the control signal generated from the secondary side is received at the Rx terminal. It may include a receiving high voltage terminal HV. The secondary side of the transformer 201 is an ultra-fast-transient response (STR) controller 241 operated in the same control manner as the controller 102 of FIG. 2A and outputs an output feedback signal from a feedback terminal (FB). ) is provided to receive. After processing the feedback signal, the secondary STR controller 241 generates a constant on time control signal. An isolation coupling element 250 connected between the transmission terminal (Tx) of the secondary STR controller 241 and the reception terminal (Rx) of the primary receiver 221 is connected from the secondary side to a flyback converter ( The constant on time control signal is transmitted to the primary side of the flyback converter.

[0040] AC/DC 플라이백 컨버터 회로(200)의 2차측은 다중 핀 출력 상호 접속 소켓(multi-pin output interconnection socket)(281)을 통해 부하들과 통신하기 위해 표준의, 고도로 집적된 전력 전달(PD) 제어기(271)를 더 포함한다. 상기 고도로 집적된 PD 제어기 내장 마이크로 컨트롤러 유닛(MCU) 및 내장 MPT(multi-time programming) 기능이 장착될 수 있다. 일 실시예에서, 상기 고도로 집적된 PD 제어기(271)는 Power Delivery 2.0/3.0 표준을 지원하는 범용 직렬 버스(USB) Type-C 제어기이다.[0040] The secondary side of the AC/DC flyback converter circuit 200 delivers standard, highly integrated power delivery to communicate with loads through a multi-pin output interconnection socket 281. (PD) further includes a controller 271. The highly integrated PD controller may be equipped with a built-in microcontroller unit (MCU) and a built-in multi-time programming (MPT) function. In one embodiment, the highly integrated PD controller 271 is a Universal Serial Bus (USB) Type-C controller that supports Power Delivery 2.0/3.0 standards.

[0041] 도 3a에서, 제1 PCB(120)는 내부 층(121), 외부 층(122) 및 이들 사이에 하나 이상의 중간층을 포함한다. 본 발명의 실시예에서, 제1 PCB(120)는 제1 PCB(120) 상에 장착된 도 3b의 1차측 회로(220)의 적어도 일부를 포함한다. 일 실시예에서, 제1 PCB (120) 상에 장착된 1차측 회로(220)의 구성 요소들은 도 4a에 도시된 내부 층(121) 상에 배치된 변압기(201) 및 벌크 캐패시터(203)를 포함하고, 그리고 도 4b에 도시된 외층(122) 상에 배치된 1차측 수신기(primary side receiver)(221)를 포함한다. 다른 실시예에서, 제1 PCB(120) 상에 장착된 1차측 회로(220)의 구성 요소들은 외부 층(122) 상에 배치된 브릿지 정류기(bridge rectifier)(202)를 더 포함한다.[0041] In Figure 3A, the first PCB 120 includes an inner layer 121, an outer layer 122, and one or more intermediate layers between them. In an embodiment of the present invention, the first PCB 120 includes at least a portion of the primary circuit 220 of FIG. 3B mounted on the first PCB 120. In one embodiment, the components of the primary circuit 220 mounted on the first PCB 120 include a transformer 201 and a bulk capacitor 203 disposed on the inner layer 121 shown in FIG. 4A. and a primary side receiver 221 disposed on the outer layer 122 shown in FIG. 4B. In another embodiment, the components of primary circuit 220 mounted on first PCB 120 further include a bridge rectifier 202 disposed on outer layer 122.

[0042] 도 3a에 도시된 바와 같이, 제2 PCB (140)는 내부 층(141), 외부 층(142) 및 이들 사이에 하나 이상의 중간층을 포함한다. 제2 PCB (140)는 도 2의 2차측 회로(2 40)의 적어도 일부를 포함한다. 일 실시예에서, 제2 PCB(140) 상에 장착된 2차측 회로(240)의 구성 요소들은 도 5a에 도시된 내부 층(141) 상에 배치된 출력 커패시터(output capacitor)(213), 및 도 5b에 도시된 외부 층(142) 상에 배치된 2차측 STR 제어기(secondary side STR controller)(241) 및 고집적 PD 제어기(highly integrated PD controller)(271)를 포함한다. 다른 실시예에서, 제2 PCB (140) 상에 장착된 2차측 회로(240)의 구성 요소들은 내층(141) 상에 배치된 다중 핀 출력 상호 접속 소켓(multi-pin output interconnection socket)(281)을 더 포함한다. 도 3a에 도시된 바와 같이, 제1 PCB(120)의 내부 층(121)은 제2 PCB(140)의 내부 층(141)과 마주하는 변압기(201), 벌크 캐패시터(203), 출력 커패시터(213), 다른 벌크 부품들은 제1 PCB(120)와 제2 PCB(140) 사이의 공간에 제한된다. 제1 측면 수신기(221), 2차측 STR 제어기(241) 및 고집적 PD 제어기(271)를 포함하는 로우 프로파일 표면 실장 부품들(low profile surface mount components)은 하우징의 제1 표면(111) 및 제2 표면(112)을 마주보는 외층(122, 142) 상 에 존재한다. 다중 핀 출력 상호 연결 소켓(281)은 하우징(110)의 상부면 상의 개구(opening)(180)와 마주하는 제2 PCB(140)의 에지 상에 장착되는 것이 바람직하다.[0042] As shown in FIG. 3A, the second PCB 140 includes an inner layer 141, an outer layer 142, and one or more intermediate layers therebetween. The second PCB 140 includes at least a portion of the secondary circuit 2 40 of FIG. 2 . In one embodiment, the components of the secondary circuit 240 mounted on the second PCB 140 include an output capacitor 213 disposed on the inner layer 141 shown in FIG. 5A, and It includes a secondary side STR controller 241 and a highly integrated PD controller 271 disposed on the outer layer 142 shown in FIG. 5B. In another embodiment, the components of the secondary circuit 240 mounted on the second PCB 140 may be connected to a multi-pin output interconnection socket 281 disposed on the inner layer 141. It further includes. As shown in FIG. 3A, the inner layer 121 of the first PCB 120 has a transformer 201, a bulk capacitor 203, and an output capacitor ( 213), other bulk components are limited to the space between the first PCB 120 and the second PCB 140. Low profile surface mount components including the first side receiver 221, the secondary side STR controller 241, and the highly integrated PD controller 271 are mounted on the first surface 111 and the second surface of the housing. It is present on the outer layers 122, 142 facing the surface 112. The multi-pin output interconnect socket 281 is preferably mounted on the edge of the second PCB 140 opposite the opening 180 on the upper surface of the housing 110.

[0043] 종래 기술 장치에 제시된 열 방출 문제및 EMI 문제를 피하기 위해, 본 발명의 제1 PCB (120)의 외부 층(122)는 도 4b에 도시된 대면적 소스 접촉 패드(223C) 및 소면적 드레인 접촉 패드(225C)가 제공된다. 일 실시예에서, 대면적 소스 접촉 패드(223C)의 넓은 영역은 소면적 드레인 콘택 패드(225C)의 작은 영역의 10 배 이상이다. 다른 예에서, 대 면적 소스 접촉 패드(223C)의 넓은 면적은 소면적 드레인 접촉 패드(225C)의 작은 면적의 20배 이상이다. 대면적 소스 접촉 패드(223C)는 소스 접촉 패드(223C)와 반도체 패키지의 소스 리드(source lead)를 제공하는 노출된 다이 패들(die paddle) 사이의 큰 소스 연결 영역을 제공하기 위해 도 6c에 도시된 1차 측면 수신기(221)의 반도체 패키지의 바닥 면으로부터 노출된 다이 패들의 바닥면(319)과 실질적으로 일치하는 형상을 갖는다. 소 영역 드레인 접촉 패드(225C)는 드레인 접촉 패드(225C)와 반도체 패키지의 노출된 드레인 리드 사이에 작은 드레인 연결 영역을 제공하기 위해 도 6c에 도시된 1차측 수신기(221)의 반도체 패키지의 바닥 면으로부터 노출된 드레인 리드의 바닥면과 실질적으로 일치하는 형상을 갖는다. 일 예에서, 소스 연결 영역은 드레인 연결 영역의 10 배 이상이다. 대면적 소스 접촉 패드는 메인 스위치에서 빠른 열 방출(thermal dissipation)의 장점을 제공하며, 소면적 드레인 접촉 패드는 무선 주파수 방사의 EMI를 줄이는 장점을 제공한다. 대면적 소스 접촉 패드(223C)는 히트 싱크(heat sink)로서의 기능을 하도록 제1 PCB(120)의 외부 층(122)상의 큰 전도성 영역(223)으로 확장한다. 시스템 레벨에서의 열 성능을 추가로 향상시키기 위해, 더 큰 전도성 영역(223')이 내부 층(121) 및 도 1의 하나 이상의 선택적인 중간 층(123)상에 제공된다. 제1 PCB(120)의 외부 층(122)상의 대면적 소스 접촉 패드(223C) 및 확장 전도성 영역(223)에 전도성 비아들(conductive vias)(227)을 통해 연결된 제1 PCB(120) 층들(123)은 도 4c에 도시된 바와 같이 전도성 홀들의 위치 및 그들의 상호 접속을 제외하고, 본질적으로 전체 PCB 영역을 사용할 수 있다. 이는 전류 스위칭 소자에 의해 생성된 열을 전체 PCB를 통해 퍼지거나 평균화하여 열 성능을 크게 향상시키는데 도움이 된다. 일 실시예에서, 전도성 비아들(227)을 통해 소스 접촉 패드(223C)에 연결된 제1 PCB(120)의 결합된 전도성 영역들(223')은 소스 접촉 패드(223C)의 면적의 5 배 이상이다. 또 다른 예에서, 전도성 비아들(227)을 통해 소스 접촉 패드 (223C)에 연결된 제1 PCB (120)의 결합된 전도성 영역들(223')은 소스 접촉 패드(223C)의 영역의 10배 이상이다. 동일한 이유로, 제2 인쇄회로기판(140)의 외층(142)은 도 7c에 도시된 바와 같이, 소스 접촉 패드(243C)와 2차측 반도체 패키지의 노출된 다이 패들 사이에 큰 소스 연결 영역을 제공하고, 그리고 드레인 접촉 패드(245C)와 2차측 반도체 패키지의 노출된 드레인 리드 사이의 작은 드레인 연결 영역을 제공하기 위해 도 5b에 도시된 바와 같이, 대면적 소스 접촉 패드(243C)와 소면적 드레인 접촉 패드(245C)가 제공된다. 일 예에서, 소스 연결 영역은 드레인 연결 영역의 10 배 이상이다. 대면적 소스 접촉 패드(243C)는 히트 싱크로서의 기능을 하도록 제2 PCB(140)의 외부 층(142)상의 큰 전도성 영역(243)으로 확장한다. 더 큰 전도성 영역(243')은 도 5c의 하나 이상의 선택적인 중간 층(143)뿐만 아니라 내부 층 상에 제공된다. 제2 PCB(140)의 외부 층(142)상의 확장된 전도성 영역(243) 및 더 넓은 면적의 소스 접촉 패드(243C)에 전도성 비아들(conductive vias)(247)을 통해 연결된 제2 PCB(140) 층들(143)은 도 5c에 도시된 바와 같이 전도성 홀들의 위치 및 이들의 상호 접속을 제외하고, 본질적으로 전체 PCB 영역을 사용할 수 있다. 일 예에서, 전도성 비아들(247)을 통해 소스 접촉 패드(243C)에 연결된 제2 PCB(140)의 모든 층들에 있는 결합된 전도성 영역들(243 ')은 소스 접촉 패드(243C)의 면적의 5 배 이상이다. 또 다른 예에서, 전도성 비아들(247)을 통해 소스 접촉 패드(243C)에 연결된 제2 PCB(140)의 모든 층들에 있는 결합된 전도성 영역들(243')은 소스 접촉 패드(243C)의 영역의 10배 이상을 초과한다.[0043] To avoid the heat dissipation problems and EMI problems presented in prior art devices, the outer layer 122 of the first PCB 120 of the present invention has a large area source contact pad 223C and a small area as shown in FIG. 4B. A drain contact pad 225C is provided. In one embodiment, the large area of the large area source contact pad 223C is more than 10 times the small area of the small area drain contact pad 225C. In another example, the large area of the large area source contact pad 223C is more than 20 times the small area of the small area drain contact pad 225C. A large area source contact pad 223C is shown in FIG. 6C to provide a large source connection area between the source contact pad 223C and the exposed die paddle providing the source leads of the semiconductor package. It has a shape that substantially matches the bottom surface 319 of the die paddle exposed from the bottom surface of the semiconductor package of the first side receiver 221. Small area drain contact pad 225C is located on the bottom surface of the semiconductor package of primary receiver 221 shown in Figure 6C to provide a small drain connection area between drain contact pad 225C and the exposed drain lead of the semiconductor package. It has a shape that substantially matches the bottom surface of the drain lead exposed from. In one example, the source connection area is at least 10 times the drain connection area. Large-area source contact pads provide the advantage of rapid thermal dissipation from the main switch, while small-area drain contact pads provide the advantage of reducing EMI from radio frequency radiation. The large area source contact pad 223C extends into the large conductive area 223 on the outer layer 122 of the first PCB 120 to function as a heat sink. To further improve thermal performance at the system level, larger conductive areas 223' are provided on the inner layer 121 and one or more optional intermediate layers 123 of FIG. 1. Layers of the first PCB 120 connected via conductive vias 227 to a large-area source contact pad 223C and an extended conductive region 223 on the outer layer 122 of the first PCB 120 ( 123) can use essentially the entire PCB area, excluding the location of the conductive holes and their interconnections as shown in Figure 4c. This helps greatly improve thermal performance by spreading or averaging the heat generated by the current switching elements throughout the entire PCB. In one embodiment, the combined conductive regions 223' of the first PCB 120 connected to the source contact pad 223C via conductive vias 227 have an area greater than 5 times the area of the source contact pad 223C. am. In another example, the combined conductive areas 223' of the first PCB 120 connected to the source contact pad 223C via conductive vias 227 are more than 10 times the area of the source contact pad 223C. am. For the same reason, the outer layer 142 of the second printed circuit board 140 provides a large source connection area between the source contact pad 243C and the exposed die paddle of the secondary semiconductor package, as shown in Figure 7C. , and a large-area source contact pad 243C and a small-area drain contact pad, as shown in Figure 5B, to provide a small drain connection area between the drain contact pad 245C and the exposed drain lead of the secondary semiconductor package. (245C) is provided. In one example, the source connection area is at least 10 times the drain connection area. The large area source contact pad 243C extends into the large conductive area 243 on the outer layer 142 of the second PCB 140 to function as a heat sink. Larger conductive regions 243' are provided on the inner layers as well as one or more optional intermediate layers 143 in Figure 5C. The second PCB 140 is connected via conductive vias 247 to an expanded conductive region 243 on the outer layer 142 of the second PCB 140 and to a larger area source contact pad 243C. ) Layers 143 can use essentially the entire PCB area, excluding the location of conductive holes and their interconnections as shown in Figure 5c. In one example, the combined conductive regions 243' in all layers of the second PCB 140 connected to the source contact pad 243C via conductive vias 247 have an area of the source contact pad 243C. It is more than 5 times. In another example, the combined conductive regions 243' in all layers of the second PCB 140 connected to the source contact pad 243C via conductive vias 247 are connected to the area of the source contact pad 243C. exceeds 10 times or more.

[0044] 도 6a는 본 발명의 실시예에 따른 HV 반도체 패키지(300)의 평면도이고, 도 6b는 AA'에 따른 단면도이고, 도 6c는 사시도이다. 일 실시예에서, HV는 500 volts 이상의 전압을 사용한다. HV 반도체 패키지(300)는 리드 프레임(320), 집적 회로(IC)(340)(수신기 IC 또는 드라이버 IC, 또는 일반적으로 제어기 IC일 수 있음), 공핍 모드 전계 효과 트랜지스터(DFET)(depletion mode MOSFET 또는 depletion mode junction field effect transistor(JFET)), HV 금속-절연체-반도체 전계 효과 트랜지스터(MOSFET)(360) 및 몰딩 캡슐화(390)를 포함한다. 상면에 배치된 게이트 전극 및 하면 상에 배치된 드레인 전극을 구비한다. 일 예에서, HV 반도체 패키지(300)는 도 3a의 충전기(100)의 도 3b의 1차측 수신기(221)이다. 본 발명의 실시예에서, HV 반도체 패키지(300)는 패키지 또는 기판 상에 구리 차폐(copper shielding) 및 절연 마일라(isolation mylar)를 사용하지 않는다.[0044] Figure 6a is a plan view of the HV semiconductor package 300 according to an embodiment of the present invention, Figure 6b is a cross-sectional view taken along AA', and Figure 6c is a perspective view. In one embodiment, HV uses voltages greater than 500 volts. The HV semiconductor package 300 includes a lead frame 320, an integrated circuit (IC) 340 (which may be a receiver IC or a driver IC, or generally a controller IC), and a depletion mode field effect transistor (DFET). or depletion mode junction field effect transistor (JFET)), HV metal-insulator-semiconductor field effect transistor (MOSFET) 360, and molded encapsulation 390. It has a gate electrode disposed on the upper surface and a drain electrode disposed on the lower surface. In one example, the HV semiconductor package 300 is the primary receiver 221 of FIG. 3B of the charger 100 of FIG. 3A. In an embodiment of the present invention, the HV semiconductor package 300 does not use copper shielding and isolation mylar on the package or substrate.

[0045] 리드 프레임(320)은 다이 패들(322) 및 다이 패들로부터 분리된 게이트 접촉 아일랜드(gate contact island)를 포함한다. 일 예에서, 리드 프레임(320)은 단일 다이 패들(322)만을 포함한다. 리드 프레임(320)은 다른 다이 패들을 포함하지 않는다. 다이 패들(322)은 비-에칭 상부면 부분(326) 및 에칭 상부면 부분(328)을 포함한다. IC(340)는 제1 비전도성 재료(336)를 통해 다이 패들(322)의 비-에칭 상부면 부분(326)에 부착된다. 상기 DFET(350)는 제2 비전도성 재료(356)를 통해 다이 패들(322)의 비-에칭 상부면 부분(326)에 부착된다. HV MOSFET(360)은 전도성 재료(예를 들면, 복수의 솔더 볼들(362))를 통해 다이 패들(322)의 에칭된 상부면 부분(328)에 부착된다. HV MOSFET (360) 전면 표면의 대부분은 미리 몰딩된 캡슐화(pre-molded encapsulation)(372)에 의해 둘러싸여 있다.[0045] The lead frame 320 includes a die paddle 322 and a gate contact island separated from the die paddle. In one example, lead frame 320 includes only a single die paddle 322. Lead frame 320 does not include other die paddles. Die paddle 322 includes a non-etched top surface portion 326 and an etched top surface portion 328. IC 340 is attached to the non-etched top surface portion 326 of die paddle 322 via first non-conductive material 336. The DFET 350 is attached to the non-etched top surface portion 326 of the die paddle 322 via a second non-conductive material 356. HV MOSFET 360 is attached to the etched top surface portion 328 of die paddle 322 via conductive material (e.g., a plurality of solder balls 362). Most of the front surface of the HV MOSFET 360 is surrounded by a pre-molded encapsulation 372.

[0046] 몰딩한 캡슐화(390)은 IC(340), DFET(350), HV MOSFET(360) 및 리드 프레임(320)의 대부분을 둘러싸고 있다. IC(340) 및 DFET(350)는 페이스-업 배치(face-up placements)된다. HV MOSFET(360)은 뒤집힌 칩 배치(flipped chip placement)된다. HV MOSFET(360)의 소스 전극 (361)은 복수의 솔더 볼(362)에 직접 연결된다. 복수의 솔더 볼(362)은 다이 패들(322)의 에칭된 상부 표면 부분(328)에 직접 부착된다.[0046] Molded encapsulation 390 surrounds the IC 340, DFET 350, HV MOSFET 360, and most of the lead frame 320. IC 340 and DFET 350 have face-up placements. The HV MOSFET 360 has a flipped chip placement. The source electrode 361 of the HV MOSFET 360 is directly connected to a plurality of solder balls 362. A plurality of solder balls 362 are attached directly to the etched upper surface portion 328 of die paddle 322.

[0047] 다이 패들 (322)의 에칭 된 상부 표면 부분(328)은 리세스들의 어레이(an array of recesses)(329)를 포함한다. 리세스들의 어레이(329)의 각각의 깊이는 다이 패들(322)의 두께의 45% 내지 55%이다.[0047] The etched upper surface portion 328 of the die paddle 322 includes an array of recesses 329. The depth of each array of recesses 329 is 45% to 55% of the thickness of die paddle 322.

[0048] 본 발명의 실시예에서, HV 리드(386)와 다이 패들(322)에 연결된 인접한 저전압 리드(388) 사이의 수평 거리(389)는 HV 반도체 패키지(300)의 전압 정격에 대응하는 수평 연면 거리(horizontal creepage distance)보다 커서는 안된다.[0048] In an embodiment of the present invention, the horizontal distance 389 between the HV lead 386 and the adjacent low voltage lead 388 connected to the die paddle 322 is horizontal corresponding to the voltage rating of the HV semiconductor package 300. It should not be greater than the horizontal creepage distance.

도 6a에 도시된 바와 같이, HV 리드(386) 및 드레인 리드(335)는 수평 연면 거리를 유지하기 위해 다이 패들(322)이 절단된 코너에 인접한 두 측면에 배치된다. 이용 가능한 최대 다이 패들 바닥 표면적을 유지하기 위해 차단 영역을 최소화하는 것이 바람직하다. 본 발명의 실시예에서, 다이 패들은 HV 리드(386) 및 드레인 리드(335)로부터 적어도 1.1mm의 수평 연면 거리를 유지하도록 역 L형 컷오프(inverse L shape cutoff)(399)를 갖는다. HV MOSFET(360)은 복수의 솔더 볼(362)들을 포함한다. 대부분의 복수의 솔더 볼들(362)은 미리 몰딩된 캡슐화(pre-molded encapsulation)(372)에 의해 둘러싸여 있다. 수직 연면 거리(vertical creepage distance)는 HV MOSFET(360)을 다이 패들(322)의 에칭된 상부 표면 부분(328)으로부터 분리하는 복수의 솔더 볼들(362)의 높이에 의해 유지된다. As shown in Figure 6A, HV lead 386 and drain lead 335 are placed on two sides adjacent to the corner where die paddle 322 was cut to maintain a horizontal creepage distance. It is desirable to minimize the blocking area to maintain the maximum available die paddle bottom surface area. In an embodiment of the invention, the die paddle has an inverse L shape cutoff 399 to maintain a horizontal creepage distance from HV lead 386 and drain lead 335 of at least 1.1 mm. HV MOSFET 360 includes a plurality of solder balls 362. Most of the plurality of solder balls 362 are surrounded by a pre-molded encapsulation 372 . The vertical creepage distance is maintained by the height of the plurality of solder balls 362 separating the HV MOSFET 360 from the etched upper surface portion 328 of the die paddle 322.

[0049] 또 다른 예에서, 바닥에 노출된 소스는 도 6c의 드레인 리드 (335)의 바닥에 노출된 영역의 10배 이상을 초과한다. 또 다른 예에서, 바닥에 노출된 소스는 도 6c의 드레인 리드(335)의 바닥에 노출된 영역의 20 배 이상이다. 도 6c의 바닥면(319) 일 예에서, 다이 패들(322)의 노출된 바닥 면(319)의 표면 영역은 HV 반도체 패키지(300)의 바닥 면의 적어도 60 %이다. 다른 실시예에서, 다이 패들(322)의 노출된 하부 표면(319)의 표면적은 HV 반도체 패키지(300)의 바닥면의 적어도 80%이다. IC(340), DFET(350) 및 HV MOSFET(360) HV MOSFET(360)은 플립 칩 배치에 있기 때문에, HV 반도체 패키지(300)는 큰 전력 접지(HV MOSFET(360)의 소스 전극 (361), (322)의 노출된 바닥면(319), 및 저전압 리드(388))를 포함한다. 다이 패들(322)의 노출된 바닥면(319)은 제1 PCB(120)의 대형 소스 접촉 패드(223C)에 연결되고, 77℃의 최대 피부 온도 요구 조건(maximum skin temperature requirement, 사용자의 손이 충전기(100)의 하우징(110)에 닿음)을 만족시키기 위해 열 방출(heat dissipation)을 용이하게 한다. 선택적으로, HV 반도체 패키지(300)는 뒤집힌 칩 배치(flipped chip placement)에서 다이 패들(322) 상에 장착된 HV MOSFET(360)만을 포함할 수 있고, IC(340), DFET(350)은 하나 이상의 개별 반도체 패키지들로 제공되거나, HV 반도체 패키지(300)는 IC(340) 및 DFET(350) 중 하나와 함께 패키징된 플립 칩 배치의 다이 패들(322) 상에 장착된 HV MOSFET(360)을 포함할 수 있다.[0049] In another example, the bottom exposed source exceeds more than 10 times the bottom exposed area of drain lead 335 in FIG. 6C. In another example, the source exposed at the bottom is more than 20 times the area exposed at the bottom of the drain lead 335 in FIG. 6C. Bottom Surface 319 of FIG. 6C In one example, the surface area of the exposed bottom surface 319 of die paddle 322 is at least 60% of the bottom surface of the HV semiconductor package 300. In another embodiment, the surface area of the exposed lower surface 319 of die paddle 322 is at least 80% of the bottom surface of HV semiconductor package 300. IC 340, DFET 350, and HV MOSFET 360 Because HV MOSFET 360 is in a flip chip arrangement, HV semiconductor package 300 has a large power ground (source electrode 361 of HV MOSFET 360). , the exposed bottom surface 319 of 322, and the low voltage lead 388). The exposed bottom surface 319 of the die paddle 322 is connected to the large source contact pad 223C of the first PCB 120 and has a maximum skin temperature requirement of 77° C. Heat dissipation is facilitated to satisfy the charger 100's housing 110. Optionally, HV semiconductor package 300 may include only HV MOSFET 360 mounted on die paddle 322 in a flipped chip placement, IC 340, and one DFET 350. Provided in one or more individual semiconductor packages, the HV semiconductor package 300 includes an HV MOSFET 360 mounted on a die paddle 322 in a flip chip arrangement packaged with one of an IC 340 and a DFET 350. It can be included.

[0050] 본 발명의 실시예에서, HV MOSFET(360)은 IC(340)로부터 절연되고 HV 반도체 패키지(300) 내의 DFET(350)로부터 절연된다(isolated). 리드(347) (제어기 게이트 구동 출력, controller gate drive output) 및 리드(367) (MOSFET 게이트)는 HV 반도체 패키지(300) 내에서 전기적으로 연결되지 않는다. HV MOSFET(360)은 HV 반도체 패키지(300)의 외부 회로를 통해 IC(340)에 전기적으로 연결될 수 있다. 그러므로, 본 발명은 외부 회로로부터 다른 추가적인 제어 회로를 제공한다. 선택적으로, 제어기 게이트 구동 출력(controller gate drive output)은 게이트 단자가 HV 반도체 패키지(300) 상에 제공되도록 MOSFET 게이트에 내부적으로 연결될 수 있다.[0050] In an embodiment of the present invention, HV MOSFET 360 is isolated from IC 340 and isolated from DFET 350 in HV semiconductor package 300. Lead 347 (controller gate drive output) and lead 367 (MOSFET gate) are not electrically connected within the HV semiconductor package 300. The HV MOSFET 360 may be electrically connected to the IC 340 through an external circuit of the HV semiconductor package 300. Therefore, the present invention provides an additional control circuit that is different from an external circuit. Optionally, a controller gate drive output can be internally coupled to the MOSFET gate such that the gate terminal is provided on the HV semiconductor package 300.

[0051] 도 7a는 본 발명의 실시예에서의 반도체 패키지(400)의 평면도이고, 도 7b는 CC'에 따른 단면도이다. 반도체 패키지(400)는 리드 프레임(420), 제어기(440), MOSFET(460) 및 몰딩 캡슐화(490)를 포함한다. 일 실시예에서, 반도체 패키지(400)는 도 3a의 충전기(100)의 도 3b의 2차측 STR 제어기(241)이다. [0051] FIG. 7A is a plan view of the semiconductor package 400 in an embodiment of the present invention, and FIG. 7B is a cross-sectional view taken along CC'. Semiconductor package 400 includes a lead frame 420, a controller 440, a MOSFET 460, and a molded encapsulation 490. In one embodiment, the semiconductor package 400 is the secondary STR controller 241 of FIG. 3B of the charger 100 of FIG. 3A.

[0052] 리드 프레임(420)은 다이 패들(422)을 포함한다. 일 실시예에서, 리드 프레임(420)은 단일 다이 패들(422)만을 포함한다. 리드 프레임(420)은 다른 다이 패들을 포함하지 않는다. 다이 패들(422)은 비-에칭 상부면 부분(426) 및 에칭 상부 표면 부분(428)을 포함한다. 제어기(440)는 비도전성 재료(non-conductive material)(436)를 통해 다이 패들(422)의 비-에칭 상부면 부분(426)에 부착된다. MOSFET(460)은 전도성 재료(conductive material)(462)를 통해 다이 패들(422)의 에칭 된 상부 표면 부분(428)에 부착된다.[0052] The lead frame 420 includes a die paddle 422. In one embodiment, lead frame 420 includes only a single die paddle 422. Lead frame 420 does not include other die paddles. Die paddle 422 includes a non-etched top surface portion 426 and an etched top surface portion 428. Controller 440 is attached to the non-etched top surface portion 426 of die paddle 422 via non-conductive material 436. MOSFET 460 is attached to the etched upper surface portion 428 of die paddle 422 via conductive material 462.

[0053] 몰딩 캡슐화(490)은 제어기(440), MOSFET(460) 및 리드 프레임(420)의 대부분을 둘러싼다. 제어기(440)는 페이스-업 배치한다. MOSFET (460)은 뒤집힌 칩 배치 한다. MOSFET(460)의 소스 전극(461)은 전도성 재료(462)에 직접 연결된다. 전도성 재료(462)는 다이 패들(422)의 에칭된 상부 표면 부분(428)에 직접 부착된다.[0053] Molding encapsulation 490 surrounds the controller 440, MOSFET 460, and most of the lead frame 420. Controller 440 is placed face-up. MOSFET 460 is placed on the chip upside down. Source electrode 461 of MOSFET 460 is directly connected to conductive material 462. Conductive material 462 is attached directly to the etched upper surface portion 428 of die paddle 422.

[0054] 다이 패들(422)의 에칭된 상부 표면 부분(428)은 리세스들의 어레이(429)를 포함한다. 리세스들의 어레이(429)의 각각의 깊이는 다이 패들(422)의 두께의 45 % 내지 55 %이다.[0054] The etched upper surface portion 428 of the die paddle 422 includes an array of recesses 429. The depth of each of the array of recesses 429 is 45% to 55% of the thickness of the die paddle 422.

[0055] 도 4의 도 8은 본 발명의 실시예에 따른 반도체 패키지 (500)의 평면도이다. 반도체 패키지(500)는 리드 프레임(520), PD 제어기 (540), 제1 MOSFET (550), 제2 MOSFET (560) 및 몰딩 캡슐화(590)(투명하게 도시됨)를 포함한다. 일 실시예에서, 반도체 패키지(500)는 도 3a의 충전기(100)의 도 3b의 2차 고집적 PD 제어기(271) 이다. [0055] FIG. 4 to FIG. 8 is a plan view of a semiconductor package 500 according to an embodiment of the present invention. Semiconductor package 500 includes a lead frame 520, PD controller 540, first MOSFET 550, second MOSFET 560, and molded encapsulation 590 (shown transparently). In one embodiment, the semiconductor package 500 is the secondary highly integrated PD controller 271 of FIG. 3B of the charger 100 of FIG. 3A.

[0056] 리드 프레임(520)은 제1 다이 패들(522), 제2 다이 패들( 524) 및 제3 다이 패들(526)을 포함한다. PD 제어기(540)는 제1 다이 패들(522)에 부착된다. 제1 MOSFET(550)는 제2 다이 패들에 부착된다. 제2 MOSFET(560)는 제3 다이 패들(526)에 부착된다. 제1 다이 패들(522), 제2 다이 패들(524) 및 제3 다이 패들(526)은 서로 분리되어 있다.[0056] The lead frame 520 includes a first die paddle 522, a second die paddle 524, and a third die paddle 526. PD controller 540 is attached to first die paddle 522. The first MOSFET 550 is attached to the second die paddle. The second MOSFET 560 is attached to the third die paddle 526. The first die paddle 522, the second die paddle 524, and the third die paddle 526 are separated from each other.

[0057] 일 실시예에서, 도 3a의 충전기(100)에 사용된 절연 커플링 소자(250)는 코어리스 펄스 변압기(coreless pulse transformer)이다. 도 9a 및 도 9b에 도시된 실시예에서, 절연 커플링 소자(250)는 다중 층 PCB 상의 도전성 트레이스(conductive traces)로 형성된다. 본 발명의 실시예에서, 상부층(1300)은 다수의 권선을 포함하는 1차 코일(1360) 및 2차 코일(1370)의 제1 부분(1380)을 포함한다. 1차 코일(1360)은 상층(1300)의 내부에 배치된 2차 코일(1370)의 제1 부분(1380)을 둘러싸는 상부층(1300)의 외부에 배치된다. 저층(lower layer)(1400)은 2차 코일(1370)의 제2 부분(1480)을 포함한다. 상부층(1300)상의 2차 코일(1370)의 제1 부분(1380)은 저층(1400)의 중심부에 위치된 제2 부분(1480)의 제1 단부 (1481)에 연결된 상부 층(1300)의 중심부에 위치된 제1 단부(1481)를 갖는다. 상부 층(1300) 상의 2차 코일(1370)의 제1 부분(1380)의 제2 단부(1384)는 하부 층(1400) 상의 2차 코일(1370)의 제2 단부(1484)에 연결된다. 본 발명의 실시예에서, 옵션의 상부 층(미도시)는 상부 층(1300)을 오버레이하여 제공될 수 있으며, 옵션의 하부 층(120)은 절연 커플링 소자(250)의 코일 트랜치(coil trances)를 보호하기 위해 하부 연결 층(1400)을 덮도록 제공될 수 있다. 하부 층(1200) 상의 제1 패드(1232)는 하나 이상의 비아들(vias)의 제1 세트를 통해 제1 코일(1360)의 제1 단부(1362)에 연결될 수 있다. 하부 층(1200) 상의 제2 패드(1234)는 하부 층(1400) 상의 하나 이상의 비아들(vias) 및 전도성 트레이스(conductive trace)(1494)의 제2 세트를 통해 1차 코일(1360)의 제2 단부(1364)에 연결될 수 있다. 하부 층(1200) 상의 제3 패드(1236)는 하나 이상의 비아들의 제3 세트를 통해 저층(1400) 상의 2차 코일(1370)의 제1 단부(1482)에 연결될 수 있다. 하부 층(1200)상의 제4 패드(1238)는 저층(1400) 상의 하나 이상의 비아들 및 전도성 트레이스(1498)의 제4 세트를 통해 2차 코일(1370)의 제2 단부(1484)에 연결될 수 있다. 선택적으로, 접촉 패드들(contact pads)은 선택적인 하부 층(optional bottom layer) 상에 형성될 수 있다.[0057] In one embodiment, the insulating coupling element 250 used in the charger 100 of Figure 3A is a coreless pulse transformer. 9A and 9B, the insulating coupling element 250 is formed from conductive traces on a multilayer PCB. In an embodiment of the invention, top layer 1300 includes a first portion 1380 of a primary coil 1360 and a secondary coil 1370 comprising a plurality of windings. The primary coil 1360 is disposed outside the upper layer 1300 surrounding the first portion 1380 of the secondary coil 1370 disposed inside the upper layer 1300. The lower layer 1400 includes the second portion 1480 of the secondary coil 1370. The first portion 1380 of the secondary coil 1370 on the upper layer 1300 is connected to the first end 1481 of the second portion 1480 located at the center of the lower layer 1400. It has a first end 1481 located at. The second end 1384 of the first portion 1380 of the secondary coil 1370 on the top layer 1300 is connected to the second end 1484 of the secondary coil 1370 on the bottom layer 1400. In embodiments of the invention, an optional top layer (not shown) may be provided overlaying top layer 1300, and an optional bottom layer 120 may be provided over the coil trances of insulating coupling element 250. ) may be provided to cover the lower connection layer 1400 to protect it. The first pad 1232 on the lower layer 1200 may be connected to the first end 1362 of the first coil 1360 through a first set of one or more vias. The second pad 1234 on the lower layer 1200 provides a first pad of the primary coil 1360 through a second set of conductive traces 1494 and one or more vias on the lower layer 1400. 2 may be connected to end 1364. A third pad 1236 on the lower layer 1200 may be connected to the first end 1482 of the secondary coil 1370 on the lower layer 1400 through a third set of one or more vias. A fourth pad 1238 on the lower layer 1200 may be connected to the second end 1484 of the secondary coil 1370 through a fourth set of conductive traces 1498 and one or more vias on the lower layer 1400. there is. Optionally, contact pads may be formed on the optional bottom layer.

[0058] 일 실시예에서, 절연 커플링 소자(250)는 1차 코일과 2차 코일 사이에서 3:10의 권선비(turns ration)를 갖는다. 다른 예에서, 절연 커플링 소자(250)는 100kHz에서 50nH의 상호 인덕턴스(mutual inductance)를 제공한다. 또 다른 예에서, 절연 커플링 소자(250)는 최대 5.5kV rms까지 갈바니 절연(galvanic isolation)을 제공한다. 일 실시예에서, 절연 커플링 소자(250)는 4층 PCB 상에 형성된다. 또 다른 예에서, 절연 커플링 소자(250)는 9.5㎜×5.5㎜×1.8㎜ 미만의 크기를 갖는 단독형 구성요소로서 형성된다. 절연 커플링 소자(250)는 제1 PCB(120) 또는 제2 PCB(140) 상에 배치될 수 있다.[0058] In one embodiment, the insulating coupling element 250 has a turns ratio of 3:10 between the primary and secondary coils. In another example, the insulating coupling element 250 provides a mutual inductance of 50 nH at 100 kHz. In another example, isolation coupling element 250 provides galvanic isolation up to 5.5 kV rms. In one embodiment, the insulating coupling element 250 is formed on a four-layer PCB. In another example, the insulating coupling element 250 is formed as a stand-alone component with a size of less than 9.5 mm x 5.5 mm x 1.8 mm. The insulating coupling element 250 may be disposed on the first PCB 120 or the second PCB 140.

[0059] 본 발명의 실시예에서, 도 3a의 충전기(100)는 제1 PCB(120)와 제2 PCB(140) 사이의 공간 내에 배치된 임의의 제3 PCB (160)를 더 포함한다. 제3 PCB (160)는 제1 PCB(120) 및 제2 PCB(140)에 수직이다. 일 예에서, 다중 핀 출력 상호 접속 소켓(multi-pin output interconnection socket)(281)은 하우징(110)의 상부면 상의 개구(180)에 마주보는 제3 PCB(160)의 모서리 상에 탑재된다. 다른 실시예에서, 제3 PCB(160)는 제3 PCB의 그 상부에 배치된 절연 커플링 소자( solation coupling element)(250)를 포함한다. 본 발명의 실시예에서, 절연 커플링 소자(250)는 제3 PCB 상에 실장되거나 제3 PCB 상에 탑재된 단독형 소자이다.[0059] In an embodiment of the present invention, the charger 100 of FIG. 3A further includes an optional third PCB 160 disposed in the space between the first PCB 120 and the second PCB 140. The third PCB 160 is perpendicular to the first PCB 120 and the second PCB 140. In one example, a multi-pin output interconnection socket 281 is mounted on a corner of the third PCB 160 opposite the opening 180 on the top surface of the housing 110. In another embodiment, the third PCB 160 includes a isolation coupling element 250 disposed on top of the third PCB. In an embodiment of the present invention, the insulating coupling element 250 is mounted on a third PCB or is a standalone element mounted on the third PCB.

[0060]본 발명의 실시예에서, 충전기(100)는 0.5W/cc 이상의 전력 밀도(power density)를 갖는다. 일 예에서, 18W PD 충전기는 30mm×33mm×29mm의 소형 크기로 제공된다. 다른 예에서, 30W PD 충전기는 39mm×35mm×39mm의 소형 크기로 제공된다. 또 다른 예에서, 45W PD 충전기는 48mm×48mm×28mm의 소형 크기로 제공된다. 본 발명의 개시의 PD 충전기에 의해 전달되는 전력 밀도는 현재 시장에서 이용가능한 모바일 장치에 대한 PD 충전기의 최대 전력 밀도(maximum power density)보다 더 높다.[0060]In an embodiment of the present invention, the charger 100 has a power density of 0.5 W/cc or more. In one example, the 18W PD charger is provided in a compact size of 30mm x 33mm x 29mm. In another example, a 30W PD charger is available in a compact size of 39mm x 35mm x 39mm. In another example, a 45W PD charger is available in a compact size of 48mm x 48mm x 28mm. The power density delivered by the PD charger of the present disclosure is higher than the maximum power density of PD chargers for mobile devices currently available on the market.

[0061] 당업자는 본 명세서에 개시된 실시예의 수정이 가능하다는 것을 인식할 수 있다. 예를 들면, 리세스들(recesses)의 어레이(329)의 다수의 행(columns) 및 다수의 열(rows)이 변경할 수 있다. 예를 들면, 리세스들의 어레이(329) 각각의 크기는 변경할 수 있다. 당업자는 다른 변경이 있을 수 있으며, 그러한 모든 수정은 청구범위에 의해 정의된 바와 같이 본 발명의 범위 내에 속하는 것으로 간주된다.[0061] Those skilled in the art will recognize that modifications to the embodiments disclosed herein are possible. For example, the number of columns and number of rows of the array of recesses 329 may vary. For example, the size of each array of recesses 329 can be changed. Other modifications may occur to those skilled in the art, and all such modifications are deemed to be within the scope of the present invention as defined by the claims.

Claims (20)

고전압(HV) 반도체 패키지에 있어서,
소스 접촉 영역을 포함하는 다이 패들, 상기 다이 패들로부터 분리된 게이트 접촉 영역, 및 상기 다이 패들 및 상기 게이트 접촉 영역으로부터 분리된 드레인 리드를 포함하는 리드 프레임;
상기 HV MOSFET 다이의 상면에 배치된 소스 전극, 상기 HV MOSFET 다이의 상면에 배치된 게이트 전극, 및 상기 HV MOSFET 다이의 하부면 상에 배치되고, 상기 하부명는 상기 상부면에 대향하는 드레인 전극을 포함하는 HV 금속-산화물-반도체 전계효과트랜지스터 다이(HV MOSFET die); 및
몰딩 캡슐화체;
를 포함하고,
상기 HV MOSFET 다이는 상기 HV MOSFET 다이의 상부면이 상기 리드 프레임에 대향하는 상기 리드 프레임 상에 배치되고;
상기 HV MOSFET 다이의 상기 소스 전극은 상기 다이 패들의 소스 접촉 영역에 연결되고;
상기 HV MOSFET 다이의 상기 게이트 전극은 상기 게이트 접촉 영역에 접속되고;
상기 HV MOSFET 다이의 상기 드레인 전극은 상기 드레인 리드에 전기적으로 연결되고;
상기 몰딩 캡슐화체는 상기 HV MOSFET 다이 및 상기 리드 프레임의 다수 부분을 둘러싸고;
상기 몰드 캡슐화체의 바닥면으로부터 적어도 상기 다이 패들의 바닥면이 노출되고;
상기 다이 패들과 상기 드레인 리드 사이의 최소 간격은 500 볼트 이상의 전압을 유지하기 위한 소정의 연면 거리(creepage distance) 보다 작지 않고; 그리고
상기 다이 패들의 소스 접촉 영역은 리세스들의 어레이(an array of recesses)를 포함하는 상부면을 포함하고, 상기 리세스들의 어레이의 깊이는 상기 다이 패들의 두께의 5 내지 55 퍼센트 사이인;
것을 특징으로 하는 고전압(HV) 반도체 패키지.
In a high voltage (HV) semiconductor package,
a lead frame including a die paddle including a source contact area, a gate contact area separated from the die paddle, and a drain lead separated from the die paddle and the gate contact area;
A source electrode disposed on the upper surface of the HV MOSFET die, a gate electrode disposed on the upper surface of the HV MOSFET die, and a drain electrode disposed on the lower surface of the HV MOSFET die, the lower electrode facing the upper surface. HV metal-oxide-semiconductor field effect transistor die (HV MOSFET die); and
molded encapsulant;
Including,
the HV MOSFET die is disposed on the lead frame with a top surface of the HV MOSFET die facing the lead frame;
the source electrode of the HV MOSFET die is connected to a source contact area of the die paddle;
the gate electrode of the HV MOSFET die is connected to the gate contact region;
the drain electrode of the HV MOSFET die is electrically connected to the drain lead;
the molded encapsulation surrounds a plurality of portions of the HV MOSFET die and the lead frame;
At least a bottom surface of the die paddle is exposed from the bottom surface of the mold encapsulation body;
The minimum gap between the die paddle and the drain lead is not less than a predetermined creepage distance to maintain a voltage of 500 volts or more; and
the source contact area of the die paddle includes an upper surface comprising an array of recesses, the depth of the array of recesses being between 5 and 55 percent of the thickness of the die paddle;
A high voltage (HV) semiconductor package characterized in that.
 제1항에 있어서, 상기 연면 거리는 1.1mm인 것을 특징으로 하는 HV 반도체 패키지.
The HV semiconductor package according to claim 1, wherein the creepage distance is 1.1 mm.
 제1항에 있어서, 상기 HV MOSFET 다이(HV MOSFET die)의 상기 상부면은 상기 소스 전극과 상기 다이 패들 사이에 연결된 제1 복수의 솔더 범프들 및 게이트 전극과 리드 프레임의 게이트 접촉 영역 사이에 연결된 제2 복수의 솔더 범프들을 포함하는 프리 몰드 재료(pre-mold material)로 덮여있는 것을 특징으로 하는 HV 반도체 패키지.
The method of claim 1, wherein the upper surface of the HV MOSFET die includes a first plurality of solder bumps connected between the source electrode and the die paddle, and a first plurality of solder bumps connected between the gate electrode and the gate contact area of the lead frame. An HV semiconductor package, characterized in that it is covered with pre-mold material including a second plurality of solder bumps.
 제1항에 있어서, 상기 다이 패들의 DFET 영역 상에 배치된 HV 공핍 모드 전계효과 트랜지스터(HV depletion mode field effect transistor, DFET) 다이를 더 포함하는 것을 특징으로 하는 HV 반도체 패키지.
The HV semiconductor package of claim 1, further comprising an HV depletion mode field effect transistor (DFET) die disposed on the DFET region of the die paddle.
 제4항에 있어서, 상기 HV DFET 다이는 상기 리드 프레임의 HV 리드에 전기적으로 연결된 제1 전극을 포함하는 것을 특징으로 하는 HV 반도체 패키지.
The HV semiconductor package of claim 4, wherein the HV DFET die includes a first electrode electrically connected to an HV lead of the lead frame.
 제5항에 있어서, 상기 HV 리드와 상기 다이 패들에 연결된 인접한 리드 사이의 수평 거리는 1.1mm 이상인 것을 특징으로 하는 HV 반도체 패키지.
The HV semiconductor package of claim 5, wherein a horizontal distance between the HV lead and an adjacent lead connected to the die paddle is 1.1 mm or more.
 제6항에 있어서, 상기 HV 리드 및 상기 드레인 리드는 상기 리드 프레임의 모서리에 인접한 대향 측면 상에 배치되는 것을 특징으로 하는 HV 반도체 패키지.
The HV semiconductor package of claim 6, wherein the HV lead and the drain lead are disposed on opposite sides adjacent to a corner of the lead frame.
 제4항에 있어서, 상기 다이 패들의 IC 영역 상에 배치된 집적 회로(IC) 다이를 더 포함하는 것을 특징으로 하는 HV 반도체 패키지.
5. The HV semiconductor package of claim 4, further comprising an integrated circuit (IC) die disposed on the IC region of the die paddle.
 제8항에 있어서, 상기 HV DFET 다이는 상기 리드 프레임의 HV 리드(HV lead)에 전기적으로 연결된 제1 전극을 포함하고, 상기 HV 리드(HV lead) 및 상기 드레인 리드(drain lead)는 상기 리드 프레임의 모서리에 인접한 대향 측면 상에 배치되는 것을 특징으로 하는 HV 반도체 패키지.
The method of claim 8, wherein the HV DFET die includes a first electrode electrically connected to an HV lead of the lead frame, and the HV lead and the drain lead are connected to the lead. An HV semiconductor package, characterized in that it is disposed on opposite sides adjacent to the corners of the frame.
 제9항에 있어서, 상기 몰딩 캡슐화체로부터 노출된 상기 다이 패들의 상기 바닥면은 상기 소스 접촉 영역으로부터 상기 DFET 영역 및 상기 IC 영역까지 연속적으로 연장하는 것을 특징으로 하는 HV 반도체 패키지.
The HV semiconductor package of claim 9, wherein the bottom surface of the die paddle exposed from the molded encapsulant continuously extends from the source contact area to the DFET area and the IC area.
 고전압(HV) 반도체 패키지에 있어서,
소스 접촉 영역을 포함하는 다이 패들, 상기 다이 패들로부터 분리된 게이트 접촉 영역, 및 상기 다이 패들 및 상기 게이트 접촉 영역으로부터 분리된 드레인 리드를 포함하는 리드 프레임;
상기 HV MOSFET 다이의 상면에 배치된 소스 전극, 상기 HV MOSFET 다이의 상면에 배치된 게이트 전극, 및 상기 HV MOSFET 다이의 하부면 상에 배치되고, 상기 하부면은 상기 상부면에 대향하는 드레인 전극을 포함하는 HV 금속-산화물-반도체 전계효과 트랜지스터 다이(HV MOSFET die);
몰딩 캡슐화체; 및
상기 다이 패들의 공핍 모드 전계효과 트랜지스터(depletion mode field effect transistor, DFET) 영역 상에 배치된 HV DFET 다이;
를 포함하고,
상기 HV MOSFET 다이는 상기 HV MOSFET 다이의 상부면이 상기 리드 프레임에 대향하는 상기 리드 프레임 상에 배치되고;
상기 HV MOSFET 다이의 상기 소스 전극은 상기 다이 패들의 소스 접촉 영역에 연결되고;
상기 HV MOSFET 다이의 상기 게이트 전극은 상기 게이트 접촉 영역에 접속되고;
상기 HV MOSFET 다이의 상기 드레인 전극은 상기 드레인 리드에 전기적으로 연결되고;
상기 몰딩 캡슐화체는 상기 HV MOSFET 다이 및 상기 리드 프레임의 다수 부분을 둘러싸고;
상기 몰드 캡슐화체의 바닥면으로부터 적어도 상기 다이 패들의 바닥면이 노출되고;
상기 다이 패들과 상기 드레인 리드 사이의 최소 간격은 500 볼트 이상의 전압을 유지하기 위한 소정의 연면 거리(creepage distance) 보다 작지 않고;
상기 다이 패들의 소스 접촉 영역은 리세스들의 어레이(an array of recesses)를 포함하는 상부면을 포함하고, 상기 리세스들의 어레이의 깊이는 상기 다이 패들의 두께의 5 내지 55 퍼센트 사이이고; 그리고
상기 다이 패들은 상기 HV 리드 및 상기 드레인 리드에 인접한 모서리에서 역 L형 컷오프(inverse L shape cutoff)를 갖는 것을 특징으로 하는 HV 반도체 패키지.
In a high voltage (HV) semiconductor package,
a lead frame including a die paddle including a source contact area, a gate contact area separated from the die paddle, and a drain lead separated from the die paddle and the gate contact area;
A source electrode disposed on the upper surface of the HV MOSFET die, a gate electrode disposed on the upper surface of the HV MOSFET die, and a drain electrode disposed on the lower surface of the HV MOSFET die, the lower surface facing the upper surface. An HV metal-oxide-semiconductor field effect transistor die (HV MOSFET die) comprising:
molded encapsulant; and
an HV DFET die disposed on a depletion mode field effect transistor (DFET) region of the die paddle;
Including,
the HV MOSFET die is disposed on the lead frame with a top surface of the HV MOSFET die facing the lead frame;
the source electrode of the HV MOSFET die is connected to a source contact area of the die paddle;
the gate electrode of the HV MOSFET die is connected to the gate contact region;
the drain electrode of the HV MOSFET die is electrically connected to the drain lead;
the molded encapsulation surrounds a plurality of portions of the HV MOSFET die and the lead frame;
At least a bottom surface of the die paddle is exposed from the bottom surface of the mold encapsulation body;
The minimum gap between the die paddle and the drain lead is not less than a predetermined creepage distance to maintain a voltage of 500 volts or more;
The source contact area of the die paddle includes an upper surface comprising an array of recesses, the depth of the array of recesses being between 5 and 55 percent of the thickness of the die paddle; and
The die paddle has an inverse L shape cutoff at an edge adjacent to the HV lead and the drain lead.
 제11항에 있어서, 상기 다이 패들의 노출된 바닥면의 표면적은 상기 HV 반도체 패키지의 바닥면의 적어도 80%인 것을 특징으로 하는 HV 반도체 패키지.
The HV semiconductor package of claim 11, wherein a surface area of the exposed bottom surface of the die paddle is at least 80% of the bottom surface of the HV semiconductor package.
 제1항에 있어서, 상기 다이 패들의 IC 영역 상에 배치된 집적 회로(IC) 다이를 더 포함하는 것을 특징으로 하는 HV 반도체 패키지.
The HV semiconductor package of claim 1, further comprising an integrated circuit (IC) die disposed on the IC region of the die paddle.
 제13항에 있어서, 상기 IC 다이는 상기 게이트 접촉 영역에 전기적으로 연결된 게이트 구동 출력 전극을 포함하는 것을 특징으로 하는 HV 반도체 패키지.
14. The HV semiconductor package of claim 13, wherein the IC die includes a gate drive output electrode electrically connected to the gate contact region.
 제13항에 있어서, 상기 IC 다이는 상기 게이트 접촉 영역으로부터 분리된 상기 리드 프레임의 게이트 구동 리드에 전기적으로 연결된 게이트 구동 출력 전극을 포함하는 것을 특징으로 하는 HV 반도체 패키지.14. The HV semiconductor package of claim 13, wherein the IC die includes a gate drive output electrode electrically connected to a gate drive lead of the lead frame separated from the gate contact area. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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