KR102580219B1 - Thin film transistor, method of manufacturing the same and display apparatus including the same - Google Patents
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Abstract
박막 트랜지스터는 베이스 기판 상에 배치되는 액티브 패턴, 액티브 패턴의 제1 단부 상에 접촉하여 배치되며 불순물을 포함하는 제1 불순물 패턴, 제1 불순물 패턴과 이격되어 액티브 패턴의 제2 단부 상에 접촉하여 배치되며 불순물을 포함하는 제2 불순물 패턴, 액티브 패턴과 중첩되는 게이트 전극 및 제1 및 제2 불순물 패턴들과 각각 전기적으로 연결되는 소스 전극 및 드레인 전극, 및 제1 및 제2 불순물 패턴들 사이에 배치되며 게이트 전극과 액티브 패턴 사이에 개재되는 투과율 조절 패턴을 포함한다.The thin film transistor includes an active pattern disposed on a base substrate, a first impurity pattern disposed in contact with the first end of the active pattern and including impurities, and spaced apart from the first impurity pattern and in contact with a second end of the active pattern. disposed between a second impurity pattern containing impurities, a gate electrode overlapping the active pattern, a source electrode and a drain electrode electrically connected to the first and second impurity patterns, respectively, and the first and second impurity patterns. It is disposed and includes a transmittance control pattern interposed between the gate electrode and the active pattern.
Description
본 발명은 박막 트랜지스터에 관한 것이다. 보다 상세하게는, 본 발명은 박막 트랜지스터, 이의 제조 방법 및 이를 포함하는 표시 장치에 관한 것이다.The present invention relates to thin film transistors. More specifically, the present invention relates to a thin film transistor, a method of manufacturing the same, and a display device including the same.
표시 장치는 박막 트랜지스터 및 상기 박막 트랜지스터와 연결되는 표시 구조물을 포함한다. 상기 박막 트랜지스터는 불순물을 포함하는 소스 영역 및 드레인 영역을 갖는 액티브 패턴을 포함한다.A display device includes a thin film transistor and a display structure connected to the thin film transistor. The thin film transistor includes an active pattern having a source region and a drain region containing impurities.
상기 액티브 패턴의 상기 소스 영역 및 상기 드레인 영역에 상기 불순물을 주입하기 위해 이온 주입 공정(ion implantation process) 및 활성화 공정 등이 수행될 수 있다.An ion implantation process, an activation process, etc. may be performed to implant the impurities into the source region and the drain region of the active pattern.
특히, 상기 이온 주입 공정 및 상기 활성화 공정을 수행함에 의해 제조 단가가 상승하고 상기 주입되는 불순물에 의해 상기 액티브 패턴의 결정 구조가 불안정해지며, 박막 트랜지스터의 전기적 특성이 열화될 수 있다.In particular, by performing the ion implantation process and the activation process, the manufacturing cost increases, the crystal structure of the active pattern becomes unstable due to the implanted impurities, and the electrical characteristics of the thin film transistor may deteriorate.
본 발명의 일 과제는 향상된 전기적 특성을 갖는 박막 트랜지스터를 제공하는 것이다.One object of the present invention is to provide a thin film transistor with improved electrical characteristics.
본 발명의 다른 과제는 향상된 전기적 특성을 갖는 박막 트랜지스터의 제조 방법을 제공하는 것이다.Another object of the present invention is to provide a method for manufacturing a thin film transistor with improved electrical properties.
본 발명의 또 다른 과제는 향상된 전기적 특성을 갖는 박막 트랜지스터를 포함하는 표시 장치를 제공하는 것이다.Another object of the present invention is to provide a display device including a thin film transistor with improved electrical characteristics.
본 발명이 해결하고자 하는 과제가 상술한 과제들에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.The problems to be solved by the present invention are not limited to the above-described problems, and may be expanded in various ways without departing from the spirit and scope of the invention.
상술한 본 발명의 일 과제를 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 박막 트랜지스터는 베이스 기판 상에 배치되는 액티브 패턴, 상기 액티브 패턴의 제1 단부 상에 접촉하여 배치되며 불순물을 포함하는 제1 불순물 패턴, 상기 제1 불순물 패턴과 이격되어 상기 액티브 패턴의 제2 단부 상에 접촉하여 배치되며 불순물을 포함하는 제2 불순물 패턴, 상기 액티브 패턴과 중첩되는 게이트 전극 및 상기 제1 및 제2 불순물 패턴들과 각각 전기적으로 연결되는 소스 전극 및 드레인 전극, 및 상기 제1 및 제2 불순물 패턴들 사이에 배치되며 상기 게이트 전극과 상기 액티브 패턴 사이에 개재되는 투과율 조절 패턴을 포함한다.In order to achieve the object of the present invention described above, a thin film transistor according to exemplary embodiments of the present invention has an active pattern disposed on a base substrate, is disposed in contact with a first end of the active pattern, and includes impurities. a first impurity pattern, a second impurity pattern spaced apart from the first impurity pattern and in contact with the second end of the active pattern and including an impurity, a gate electrode overlapping the active pattern, and the first and second impurity patterns. It includes a source electrode and a drain electrode electrically connected to two impurity patterns, respectively, and a transmittance control pattern disposed between the first and second impurity patterns and interposed between the gate electrode and the active pattern.
예시적인 실시예들에 있어서, 상기 투과율 조절 패턴은 실리콘 산질화물(SiOxNy)을 포함할 수 있다.In example embodiments, the transmittance control pattern may include silicon oxynitride (SiOxNy).
예시적인 실시예들에 있어서, 상기 투과율 조절 패턴의 두께는 상기 제1 및 제2 불순물 패턴들의 두께와 실질적으로 동일할 수 있다.In example embodiments, the thickness of the transmittance control pattern may be substantially the same as the thickness of the first and second impurity patterns.
예시적인 실시예들에 있어서, 상기 투과율 조절 패턴의 두께는 상기 제1 및 제2 불순물 패턴들의 두께와 서로 다를 수 있다.In example embodiments, the thickness of the transmittance control pattern may be different from the thickness of the first and second impurity patterns.
예시적인 실시예들에 있어서, 상기 투과율 조절 패턴은 상기 제1 및 제2 불순물 패턴들을 각각 접촉할 수 있다.In example embodiments, the transmittance control pattern may contact the first and second impurity patterns, respectively.
예시적인 실시예들에 있어서, 상기 투과율 조절 패턴 및 상기 제1 및 제2 불순물 패턴들은 각각 상기 액티브 패턴과 중첩될 수 있다.In example embodiments, the transmittance control pattern and the first and second impurity patterns may each overlap the active pattern.
예시적인 실시예들에 있어서, 상기 제1 및 제2 불순물 패턴들 및 상기 투과율 조절 패턴은 상기 액티브 패턴의 전체 상면을 모두 커버할 수 있다.In example embodiments, the first and second impurity patterns and the transmittance control pattern may cover the entire upper surface of the active pattern.
예시적인 실시예들에 있어서, 상기 불순물은 n형 불순물 또는 p형 불순물을 포함할 수 있다.In example embodiments, the impurity may include an n-type impurity or a p-type impurity.
예시적인 실시예들에 있어서, 상기 액티브 패턴 및 상기 제1 및 제2 불순물 패턴은 폴리실리콘을 포함할 수 있다.In example embodiments, the active pattern and the first and second impurity patterns may include polysilicon.
상술한 본 발명의 다른 과제를 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 박막 트랜지스터의 제조 방법은 베이스 기판 상에 비정질 실리콘을 포함하는 액티브 층 및 투과율 조절 패턴을 형성한다. 상기 투과율 조절 패턴 및 상기 투과율 조절 패턴에 의해 노출되는 액티브 층의 상면을 커버하며, 불순물이 주입된 비정질 실리콘을 포함하는 불순물 층을 형성한다. 상기 액티브 층을 패터닝하여 예비 액티브 패턴을 형성하고, 상기 불순물 층을 패터닝하여 상기 투과율 조절 패턴을 사이에 두는 제1 및 제2 예비 불순물 패턴들을 형성한다. 상기 제1 및 제2 예비 불순물 패턴들 및 상기 투과율 조절 패턴을 통하여 입사되는 레이저에 의해 상기 예비 액티브 패턴을 폴리실리콘을 포함하는 액티브 패턴으로 변환한다. 상기 액티브 패턴과 중첩되는 게이트 전극 및 상기 액티브 패턴과 전기적으로 각각 연결되는 소스 전극 및 드레인 전극을 형성한다.In order to achieve another object of the present invention described above, the method of manufacturing a thin film transistor according to exemplary embodiments of the present invention forms an active layer including amorphous silicon and a transmittance control pattern on a base substrate. It covers the transmittance control pattern and the upper surface of the active layer exposed by the transmittance control pattern, and forms an impurity layer including amorphous silicon implanted with impurities. The active layer is patterned to form a preliminary active pattern, and the impurity layer is patterned to form first and second preliminary impurity patterns sandwiching the transmittance control pattern. The preliminary active pattern is converted into an active pattern including polysilicon by a laser incident through the first and second preliminary impurity patterns and the transmittance control pattern. A gate electrode that overlaps the active pattern and a source electrode and a drain electrode that are electrically connected to the active pattern, respectively, are formed.
예시적인 실시예들에 있어서, 상기 액티브 패턴으로 변환하는 것은 상기 레이저에 의해 상기 제1 및 제2 예비 불순물 패턴들이 각각 불순물이 주입된 폴리실리콘을 포함하는 제1 및 제2 불순물 패턴들로 변환하는 것을 포함한다. 상기 소스 전극 및 드레인 전극을 형성하는 것은 상기 제1 불순물 패턴과 전기적으로 연결되는 상기 소스 전극 및 상기 제2 불순물 패턴과 전기적으로 연결되는 상기 드레인 전극을 형성하는 것을 포함한다.In example embodiments, the conversion to the active pattern may include converting the first and second preliminary impurity patterns into first and second impurity patterns each including polysilicon implanted with impurities by the laser. It includes Forming the source electrode and the drain electrode includes forming the source electrode electrically connected to the first impurity pattern and the drain electrode electrically connected to the second impurity pattern.
예시적인 실시예들에 있어서, 상기 투과율 조절 패턴은 실리콘 산질화물(SiOxNy)을 포함하도록 형성될 수 있다.In example embodiments, the transmittance control pattern may be formed to include silicon oxynitride (SiOxNy).
예시적인 실시예들에 있어서, 상기 투과율 조절 패턴에 포함된 산소 함량에 대한 질소 함량의 비율을 조절하여 상기 투과율 조절 패턴의 레이저 투과율을 조절하는 것을 더 포함할 수 있다.In example embodiments, the method may further include adjusting the laser transmittance of the transmittance control pattern by adjusting the ratio of nitrogen content to oxygen content included in the transmittance control pattern.
예시적인 실시예들에 있어서, 상기 투과율 조절 패턴의 두께를 조절하여, 상기 투과율 조절 패턴의 레이저 투과율을 조절하는 것을 더 포함할 수 있다.In example embodiments, the method may further include adjusting the laser transmittance of the transmittance control pattern by adjusting the thickness of the transmittance control pattern.
상술한 본 발명의 또 다른 과제를 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 표시 장치는 베이스 기판 상에 배치되며 폴리실리콘을 포함하는 액티브 패턴, 상기 액티브 패턴의 제1 단부와 접촉하며 불순물을 포함하는 제1 불순물 패턴, 상기 제1 불순물 패턴과 이격되어 상기 액티브 패턴의 제2 단부와 접촉하고 불순물을 포함하는 제2 불순물 패턴, 상기 액티브 패턴과 중첩되는 게이트 전극 및 상기 제1 및 제2 불순물 패턴들과 각각 전기적으로 연결되는 소스 전극 및 드레인 전극, 및 상기 제1 및 제2 불순물 패턴들 사이에 배치되며 상기 게이트 전극 및 상기 액티브 패턴 사이에 개재되는 투과율 조절 패턴을 포함하는 박막 트랜지스터, 상기 베이스 기판 상에 배치되며 상기 박막 트랜지스터를 커버하는 절연 구조물, 및 상기 박막 트랜지스터와 전기적으로 연결되는 표시 구조물을 포함한다.In order to achieve another object of the present invention described above, a display device according to exemplary embodiments of the present invention is disposed on a base substrate, has an active pattern including polysilicon, and contacts a first end of the active pattern. A first impurity pattern containing an impurity, a second impurity pattern spaced apart from the first impurity pattern and in contact with a second end of the active pattern and containing an impurity, a gate electrode overlapping the active pattern, and the first and second impurity patterns. A thin film transistor including a source electrode and a drain electrode electrically connected to two impurity patterns, respectively, and a transmittance control pattern disposed between the first and second impurity patterns and interposed between the gate electrode and the active pattern, It includes an insulating structure disposed on the base substrate and covering the thin film transistor, and a display structure electrically connected to the thin film transistor.
예시적인 실시예들에 있어서, 상기 투과율 조절 패턴은 실리콘 산질화물(SiOxNy)을 포함할 수 있다.In example embodiments, the transmittance control pattern may include silicon oxynitride (SiOxNy).
예시적인 실시예들에 있어서, 상기 투과율 조절 패턴의 두께는 상기 제1 및 제2 불순물 패턴들의 두께와 실질적으로 동일할 수 있다.In example embodiments, the thickness of the transmittance control pattern may be substantially the same as the thickness of the first and second impurity patterns.
예시적인 실시예들에 있어서, 상기 투과율 조절 패턴의 두께는 상기 제1 및 제2 불순물 패턴들의 두께와 서로 다를 수 있다.In example embodiments, the thickness of the transmittance control pattern may be different from the thickness of the first and second impurity patterns.
예시적인 실시예들에 있어서, 상기 표시 구조물은 상기 절연 구조물을 적어도 부분적으로 관통하여 상기 박막 트랜지스터와 전기적으로 연결되는 제1 전극, 상기 제1 전극 상에 배치되며 유기 발광층을 포함하는 표시층, 및 상기 표시층을 사이에 두고 상기 제1 전극과 대향하는 제2 전극을 포함할 수 있다.In example embodiments, the display structure includes a first electrode electrically connected to the thin film transistor by at least partially penetrating the insulating structure, a display layer disposed on the first electrode and including an organic light emitting layer, and It may include a second electrode facing the first electrode with the display layer interposed therebetween.
예시적인 실시예들에 있어서, 상기 절연 구조물은 상기 베이스 기판 상에서 상기 액티브 패턴, 상기 제1 및 제2 불순물 패턴들 및 상기 투과율 조절 패턴을 커버하는 게이트 절연막, 상기 게이트 절연막 상에 형성되며 상기 게이트 전극을 커버하는 층간 절연막, 및 상기 층간 절연막 상에 배치되며 상기 소스 전극 및 상기 드레인 전극을 커버하는 비아 절연막을 포함할 수 있다. 상기 소스 전극 및 상기 드레인 전극은 상기 층간 절연막 및 상기 게이트 절연막을 관통하여 상기 제1 및 제2 불순물 패턴들과 각각 접촉할 수 있다. 상기 제1 전극은 상기 비아 절연막 상에 배치되며, 상기 비아 절연막을 관통하여 상기 드레인 전극과 접촉할 수 있다.In example embodiments, the insulating structure includes a gate insulating layer covering the active pattern, the first and second impurity patterns, and the transmittance control pattern on the base substrate, and the gate insulating layer is formed on the gate electrode. It may include an interlayer insulating film covering, and a via insulating film disposed on the interlayer insulating film and covering the source electrode and the drain electrode. The source electrode and the drain electrode may penetrate the interlayer insulating layer and the gate insulating layer and contact the first and second impurity patterns, respectively. The first electrode is disposed on the via insulating film and may contact the drain electrode by penetrating the via insulating film.
전술한 바와 같이 본 발명의 예시적인 실시예들에 따르면, 박막 트랜지스터의 액티브 패턴의 소스 영역 및 드레인 영역에 불순물을 주입하기 위한 이온 주입 공정 및 활성화 공정 없이, 액티브 패턴의 제1 단부 상에 접촉하여 배치되는 제1 불순물 패턴 및 상기 액티브 패턴의 제2 단부 상에 접촉하여 배치되는 제2 불순물 패턴을 형성할 수 있다.As described above, according to exemplary embodiments of the present invention, without an ion implantation process and an activation process for implanting impurities into the source region and drain region of the active pattern of the thin film transistor, contact is made on the first end of the active pattern. A first impurity pattern disposed and a second impurity pattern disposed in contact with the second end of the active pattern may be formed.
이에 따라, 이온 주입 공정 및 활성화 공정을 수행하지 않음에 의해 제조 단가를 낮출 수 있고, 저온 공정(low temperature process)을 구현할 수 있다.Accordingly, the manufacturing cost can be reduced by not performing the ion implantation process and the activation process, and a low temperature process can be implemented.
상기 제1 및 제2 불순물 패턴들이 적층된 상태에서 상기 액티브 패턴에 대한 레이저 결정화 공정이 수행됨으로, 상기 제1 및 제2 불순물 패턴과 상기 액티브 패턴 간에 우수한 접합 상태를 구현할 수 있다.Since the laser crystallization process is performed on the active pattern while the first and second impurity patterns are stacked, an excellent bonding state can be achieved between the first and second impurity patterns and the active pattern.
또한, 예시적인 실시예들에 따르면, 투과율 조절 패턴에 의해 액티브 패턴의 균일한 결정화가 가능하며 우수한 전기적 특성을 갖는 박막 트랜지스터가 제공될 수 있다.Additionally, according to exemplary embodiments, uniform crystallization of the active pattern is possible by the transmittance control pattern and a thin film transistor having excellent electrical characteristics can be provided.
도 1은 예시적인 실시예들에 따른 박막 트랜지스터를 나타내는 평면도이다.
도 2는 도 1의 I-I' 라인을 따라 절단한 단면도이다.
도 3 내지 도 11을 예시적인 실시예들에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 12 및 도 13은 예시적인 실시예들에 따른 박막 트랜지스터를 나타내는 단면도들이다.
도 14는 예시적인 실시예들에 따른 표시 장치의 일부를 나타내는 평면도이다.
도 15는 도 14의 II-II' 라인을 따라 절단한 단면도이다.1 is a plan view showing a thin film transistor according to example embodiments.
Figure 2 is a cross-sectional view taken along line II' of Figure 1.
3 to 11 are cross-sectional views for explaining a method of manufacturing a thin film transistor according to example embodiments.
12 and 13 are cross-sectional views showing thin film transistors according to example embodiments.
FIG. 14 is a plan view illustrating a portion of a display device according to example embodiments.
Figure 15 is a cross-sectional view taken along line II-II' of Figure 14.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 이 때, 도면상의 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하고, 동일한 구성 요소에 대해서는 중복되는 설명을 생략하기로 한다.Hereinafter, embodiments of the present invention will be described in more detail with reference to the attached drawings. At this time, the same reference numerals will be used for the same components in the drawings, and overlapping descriptions will be omitted for the same components.
도 1은 예시적인 실시예들에 따른 박막 트랜지스터를 나타내는 평면도이다. 도 2는 도 1의 I-I' 라인을 따라 절단한 단면도이다.1 is a plan view showing a thin film transistor according to example embodiments. Figure 2 is a cross-sectional view taken along line II' of Figure 1.
도 1 및 도 2를 참조하면, 박막 트랜지스터는 베이스 기판(100) 상에 배치되며 폴리실리콘을 포함하는 액티브 패턴(120), 불순물이 주입된 폴리실리콘을 포함하는 제1 및 제2 불순물 패턴들(122, 124), 액티브 패턴(120)과 중첩되는 게이트 전극(135) 및 제1 및 제2 불순물 패턴들(122, 124)과 각각 전기적으로 연결되는 소스 전극(150) 및 드레인 전극(155), 제1 및 제2 불순물 패턴들(122, 124) 사이에 배치되는 투과율 조절 패턴(132)을 포함할 수 있다.1 and 2, the thin film transistor is disposed on the base substrate 100 and includes an active pattern 120 including polysilicon, and first and second impurity patterns including polysilicon implanted with impurities ( 122 and 124, a gate electrode 135 overlapping the active pattern 120, and a source electrode 150 and a drain electrode 155 electrically connected to the first and second impurity patterns 122 and 124, respectively, It may include a transmittance adjustment pattern 132 disposed between the first and second impurity patterns 122 and 124.
베이스 기판(100)으로서 투명 절연 기판을 사용할 수 있다. 예를 들면, 베이스 기판(100)은 유리, 또는 투명성 및 소정의 유연성을 갖는 폴리머 재질의 물질을 포함할 수 있다.A transparent insulating substrate can be used as the base substrate 100. For example, the base substrate 100 may include glass or a polymer material that has transparency and a certain degree of flexibility.
예를 들면, 베이스 기판(100)은 폴리이미드, 폴리실록산, 에폭시계 수지, 아크릴계 수지, 폴리에스테르와 같은 고분자 물질을 포함할 수 있다. 일 실시예들에 있어서, 기판(100)은 폴리이미드를 포함할 수 있다.For example, the base substrate 100 may include a polymer material such as polyimide, polysiloxane, epoxy resin, acrylic resin, or polyester. In some embodiments, the substrate 100 may include polyimide.
배리어 막(110)은 베이스 기판(100)의 상면 상에 형성될 수 있다. 배리어 막(110)에 의해 기판(100)을 통해 침투하는 수분이 차단될 수 있으며, 베이스 기판(100) 및 베이스 기판(100) 상에 형성된 구조물 사이의 불순물 확산이 차단될 수 있다.The barrier film 110 may be formed on the top surface of the base substrate 100. Moisture penetrating through the substrate 100 may be blocked by the barrier film 110, and diffusion of impurities between the base substrate 100 and structures formed on the base substrate 100 may be blocked.
예를 들면, 배리어막(110)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다. 일부 실시예들에 있어서, 배리어막(110)은 실리콘 산화막 및 실리콘 질화막을 포함하는 적층 구조를 가질 수 있다.For example, the barrier film 110 may include silicon oxide, silicon nitride, or silicon oxynitride. These may be used alone or in combination of two or more. In some embodiments, the barrier film 110 may have a stacked structure including a silicon oxide film and a silicon nitride film.
액티브 패턴(120)은 배리어막(110) 상에 배치될 수 있다. 액티브 패턴(120)은 폴리실리콘과 같은 실리콘 화합물을 포함할 수 있다. 액티브 패턴(120) 내에 소스 전극(150)과 드레인 전극(155)을 전기적으로 연결하며 전하가 이동하는 채널이 형성될 수 있다.The active pattern 120 may be disposed on the barrier layer 110 . The active pattern 120 may include a silicon compound such as polysilicon. A channel through which charges move may be formed in the active pattern 120 by electrically connecting the source electrode 150 and the drain electrode 155.
액티브 패턴(120)은 후술하는 제1 및 제2 불순물 패턴들(122, 124) 및 투과율 조절 패턴(132)을 통과하는 레이저에 의해 비정질 실리콘이 결정화된 폴리실리콘을 포함할 수 있다.The active pattern 120 may include polysilicon in which amorphous silicon is crystallized by a laser passing through the first and second impurity patterns 122 and 124 and the transmittance control pattern 132, which will be described later.
제1 및 제2 불순물 패턴들(122, 124)의 레이저 투과율을 고려하여, 후술하는 투과율 조절 패턴(132)의 레이저 투과율을 조절함으로써, 액티브 패턴(120)은 균일한 결정화 정도를 가질 수 있다.By adjusting the laser transmittance of the transmittance control pattern 132, which will be described later, in consideration of the laser transmittance of the first and second impurity patterns 122 and 124, the active pattern 120 may have a uniform degree of crystallization.
제1 불순물 패턴(122)은 액티브 패턴(120)의 제1 단부 상에 접촉하여 배치되고, 불순물이 주입된 폴리실리콘을 포함할 수 있다. 또한, 제2 불순물 패턴(124)은 제1 불순물 패턴(124)과 이격되어 액티브 패턴(120)의 제2 단부 상에 접촉하여 배치되고, 불순물이 주입된 폴리실리콘을 포함할 수 있다. 예를 들어, 상기 불순물은 p형 불순물 또는 n형 불순물을 포함할 수 있다.The first impurity pattern 122 is disposed in contact with the first end of the active pattern 120 and may include polysilicon implanted with impurities. Additionally, the second impurity pattern 124 is spaced apart from the first impurity pattern 124 and is disposed in contact with the second end of the active pattern 120, and may include polysilicon implanted with impurities. For example, the impurities may include p-type impurities or n-type impurities.
제1 불순물 패턴(122)은 액티브 패턴(120)의 소스 영역의 역할을 할 수 있으며, 제2 불순물 패턴(124)은 액티브 패턴(120)의 드레인 영역의 역할을 할 수 있다.The first impurity pattern 122 may serve as a source region of the active pattern 120, and the second impurity pattern 124 may serve as a drain region of the active pattern 120.
투과율 조절 패턴(132)은 제1 및 제2 불순물 패턴들(122, 124) 사이에 배치되고, 액티브 패턴(120) 및 후술하는 게이트 절연막(130) 사이에 개재될 수 있다.The transmittance adjustment pattern 132 may be disposed between the first and second impurity patterns 122 and 124 and may be interposed between the active pattern 120 and the gate insulating layer 130 to be described later.
예시적인 실시예들에 있어서, 투과율 조절 패턴(132)은 실리콘 산질화물(SiOxNy)을 포함할 수 있다. 예를 들어, 질소의 비율을 증가시키면 투과율 조절 패턴(132)의 레이저 투과율은 낮아지며, 산소의 비율을 증가시키면 투과율 조절 패턴(132)의 레이저 투과율은 높아질 수 있다.In example embodiments, the transmittance control pattern 132 may include silicon oxynitride (SiOxNy). For example, if the ratio of nitrogen is increased, the laser transmittance of the transmittance control pattern 132 may be lowered, and if the ratio of oxygen is increased, the laser transmittance of the transmittance control pattern 132 may be increased.
따라서, 투과율 조절 패턴(132)에 포함된 산소 함량에 대한 질소 함량의 비율을 조절하여 투과율 조절 패턴(132)의 레이저 투과율은 조절될 수 있다.Accordingly, the laser transmittance of the transmittance control pattern 132 can be adjusted by adjusting the ratio of the nitrogen content to the oxygen content included in the transmittance control pattern 132.
또한, 투과율 조절 패턴(132)은 제1 및 제2 불순물 패턴들(122, 124)과 접촉할 수 있다. 투과율 조절 패턴(132) 및 제1 및 제2 불순물 패턴들(122, 124)은 액티브 패턴(120)과 중첩되어, 액티브 패턴(120)의 전체 상면을 커버할 수 있다.Additionally, the transmittance adjustment pattern 132 may contact the first and second impurity patterns 122 and 124. The transmittance adjustment pattern 132 and the first and second impurity patterns 122 and 124 may overlap the active pattern 120 and cover the entire upper surface of the active pattern 120 .
예시적인 실시예들에 있어서, 투과율 조절 패턴(132)의 두께는 제1 및 제2 불순물 패턴들(122, 124)의 두께와 실질적으로 동일할 수 있다.In example embodiments, the thickness of the transmittance adjustment pattern 132 may be substantially the same as the thickness of the first and second impurity patterns 122 and 124 .
게이트 절연막(130)은 배리어막(110) 상에 형성되어 액티브 패턴(120), 제1 및 제2 불순물 패턴들(122, 124) 및 투과율 조절 패턴(132)을 커버할 수 있다. 예시적인 실시예들에 있어서, 게이트 절연막(130)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 일부 실시예들에 있어서, 게이트 절연막(130)은 실리콘 산화막 및 실리콘 질화막을 포함하는 적층 구조를 가질 수도 있다.The gate insulating layer 130 may be formed on the barrier layer 110 to cover the active pattern 120, the first and second impurity patterns 122 and 124, and the transmittance adjustment pattern 132. In example embodiments, the gate insulating layer 130 may include silicon oxide, silicon nitride, or silicon oxynitride. In some embodiments, the gate insulating layer 130 may have a stacked structure including a silicon oxide layer and a silicon nitride layer.
게이트 절연막(130) 상에는 게이트 전극(135)이 배치될 수 있다. 게이트 전극(135)은 게이트 절연막(130)을 사이에 두고 액티브 패턴(120)과 실질적으로 중첩될 수 있다.A gate electrode 135 may be disposed on the gate insulating film 130. The gate electrode 135 may substantially overlap the active pattern 120 with the gate insulating film 130 interposed therebetween.
게이트 전극(135)은 제1 방향으로 연장되는 게이트 라인(GL)과 전기적으로 연결될 수 있다. 예를 들면, 도 1에 도시된 바와 같이, 게이트 전극(135)은 게이트 전극(GL)으로부터 분기될 수 있다. The gate electrode 135 may be electrically connected to the gate line GL extending in the first direction. For example, as shown in FIG. 1, the gate electrode 135 may branch from the gate electrode GL.
게이트 전극(135)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈륨(Ta), 네오디뮴(Nd), 스칸듐(Sc) 등과 같은 금속 물질, 상기 금속들의 합금 또는 상기 금속들의 질화물을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다. 게이트 전극(135)은 물리적, 화학적 성질이 다른 2개 이상의 금속층이 적층된 구조를 가질 수 있다. 예를 들어, 게이트 전극(135)은 저저항화를 위해, Al/Mo 구조 혹은 Ti/Cu 구조와 같은 복층 구조를 가질 수 있다.The gate electrode 135 is made of silver (Ag), magnesium (Mg), aluminum (Al), tungsten (W), copper (Cu), nickel (Ni), chromium (Cr), molybdenum (Mo), and titanium (Ti). , may include metal materials such as platinum (Pt), tantalum (Ta), neodymium (Nd), scandium (Sc), alloys of the above metals, or nitrides of the above metals. These may be used alone or in combination of two or more. The gate electrode 135 may have a structure in which two or more metal layers with different physical and chemical properties are stacked. For example, the gate electrode 135 may have a multi-layer structure such as an Al/Mo structure or a Ti/Cu structure to reduce resistance.
층간 절연막(140)은 게이트 절연막(130) 상에 형성되어 게이트 전극(135)을 커버할 수 있다. 층간 절연막(140)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있다. 층간 절연막(140)은 실리콘 산화막 및 실리콘 질화막을 포함하는 적층 구조를 가질 수도 있다.The interlayer insulating film 140 may be formed on the gate insulating film 130 to cover the gate electrode 135. The interlayer insulating film 140 may include silicon oxide, silicon nitride, and/or silicon oxynitride. The interlayer insulating film 140 may have a stacked structure including a silicon oxide film and a silicon nitride film.
소스 전극(150) 및 드레인 전극(155)은 층간 절연막(140) 및 게이트 절연막(130)을 관통하여 제1 및 제2 불순물 패턴들(122, 124)과 각각 접촉할 수 있다. 소스 전극(150) 및 드레인 전극(155)은 Ag, Mg, Al, W, Cu, Ni, Cr, Mo, Ti, Pt, Ta, Nd, Sc 등과 같은 금속 물질, 상기 금속들의 합금 또는 상기 금속들의 질화물을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다. 예를 들면, 소스 전극(150) 및 드레인 전극(155)은 예를 들면, Al 층 및 Mo 층과 같은 서로 다른 2개 이상의 금속층이 적층된 구조를 가질 수도 있다.The source electrode 150 and the drain electrode 155 may penetrate the interlayer insulating layer 140 and the gate insulating layer 130 and contact the first and second impurity patterns 122 and 124, respectively. The source electrode 150 and the drain electrode 155 are made of metal materials such as Ag, Mg, Al, W, Cu, Ni, Cr, Mo, Ti, Pt, Ta, Nd, Sc, alloys of the metals, or metals of the metals. May contain nitride. These may be used alone or in combination of two or more. For example, the source electrode 150 and the drain electrode 155 may have a structure in which two or more different metal layers, such as an Al layer and a Mo layer, are stacked.
소스 전극(150)은 도 1에 도시된 바와 같이, 데이터 라인(DL)과 전기적으로 연결될 수 있다. 예를 들면, 소스 전극(150)은 데이터 라인(DL)으로부터 분기되는 형태를 가질 수 있다. 드레인 전극(155)은 비아 홀(163)을 통하여 후술하는 제1 전극(170)과 전기적으로 연결될 수 있다.As shown in FIG. 1, the source electrode 150 may be electrically connected to the data line DL. For example, the source electrode 150 may have a shape that branches off from the data line DL. The drain electrode 155 may be electrically connected to the first electrode 170, which will be described later, through the via hole 163.
예시적인 실시예들에 따르면, 박막 트랜지스터의 액티브 패턴의 소스 영역 및 드레인 영역에 불순물을 주입하기 위한 이온 주입 공정 및 활성화 공정 없이, 액티브 패턴(120)의 상기 제1 단부 상에 접촉하여 배치되는 제1 불순물 패턴(122) 및 액티브 패턴(120)의 상기 제2 단부 상에 접촉하여 배치되는 제2 불순물 패턴(124)을 형성할 수 있다.According to exemplary embodiments, without an ion implantation process and an activation process for implanting impurities into the source region and drain region of the active pattern of the thin film transistor, the first end of the active pattern 120 is disposed in contact with the first end of the active pattern 120. 1 A second impurity pattern 124 disposed in contact with the second end of the impurity pattern 122 and the active pattern 120 may be formed.
이에 따라, 이온 주입 공정 및 활성화 공정을 수행하지 않음에 의해 제조 단가를 낮출 수 있고, 저온 공정(low temperature process)을 구현할 수 있다.Accordingly, the manufacturing cost can be reduced by not performing the ion implantation process and the activation process, and a low temperature process can be implemented.
또한, 예시적인 실시예들에 따르면, 투과율 조절 패턴(132)에 의해 액티브 패턴(120)의 균일한 결정화가 가능하며 우수한 전기적 특성을 갖는 박막 트랜지스터가 제공될 수 있다.Additionally, according to exemplary embodiments, uniform crystallization of the active pattern 120 is possible by the transmittance control pattern 132 and a thin film transistor having excellent electrical characteristics can be provided.
도 3 내지 도 11은 예시적인 실시예들에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 3 내지 도 11은 도 2에 도시된 상기 박막 트랜지스터의 제조 방법을 도시하고 있다.3 to 11 are cross-sectional views for explaining a method of manufacturing a thin film transistor according to example embodiments. For example, FIGS. 3 to 11 illustrate a method of manufacturing the thin film transistor shown in FIG. 2.
도 3을 참조하면, 베이스 기판(100) 상에 배리어막(110) 및 액티브 층(121)을 순차적으로 적층하고, 액티브 층(121) 상에 투과율 조절 패턴(132)을 형성한다.Referring to FIG. 3, the barrier film 110 and the active layer 121 are sequentially stacked on the base substrate 100, and the transmittance adjustment pattern 132 is formed on the active layer 121.
배리어 막(110) 및 액티브 층(121)은 베이스 기판(100)의 상면을 전체적으로 커버하며 베이스 기판(100) 상에 순차적으로 적층될 수 있다.The barrier film 110 and the active layer 121 cover the entire upper surface of the base substrate 100 and may be sequentially stacked on the base substrate 100.
예를 들어, 배리어 막(110)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함하도록 형성될 수 있다. 또한, 액티브 층(121)은 비정질 실리콘을 포함하도록 형성될 수 있다.For example, the barrier film 110 may be formed to include silicon oxide, silicon nitride, and/or silicon oxynitride. Additionally, the active layer 121 may be formed to include amorphous silicon.
투과율 조절 패턴(132)을 액티브 층(121) 상에 형성할 수 있다. 예를 들어, 투과율 조절 패턴(132)은 실리콘 산질화물(SiOxNy)을 포함할 수 있다.A transmittance control pattern 132 may be formed on the active layer 121. For example, the transmittance control pattern 132 may include silicon oxynitride (SiOxNy).
투과율 조절 패턴(132)에 포함된 질소의 함량을 증가시키면 후술하는 레이저 결정화 공정에서 투과율 조절 패턴(132)의 레이저 투과율이 감소될 수 있다. 이와는 달리, 투과율 조절 패턴(132)에 포함된 산소의 함량을 증가시키면 투과율 조절 패턴(132)의 레이저 투과율이 증가될 수 있다.If the content of nitrogen included in the transmittance control pattern 132 is increased, the laser transmittance of the transmittance control pattern 132 may be reduced in the laser crystallization process described later. In contrast, if the oxygen content included in the transmittance control pattern 132 is increased, the laser transmittance of the transmittance control pattern 132 may be increased.
상기 레이저 투과율이 증가되면, 투과율 조절 패턴(132)을 통과하는 레이저의 강도가 증가하고 후술하는 액티브 패턴(120)의 결정화 정도가 증가할 수 있다. 이와는 달리, 상기 레이저 투과율이 감소되면, 투과율 조절 패턴(132)을 통과하는 레이저의 강도가 감소하고 액티브 패턴(120)의 결정화 정도가 감소할 수 있다.When the laser transmittance increases, the intensity of the laser passing through the transmittance control pattern 132 increases and the degree of crystallization of the active pattern 120, which will be described later, may increase. In contrast, when the laser transmittance is reduced, the intensity of the laser passing through the transmittance control pattern 132 may decrease and the degree of crystallization of the active pattern 120 may decrease.
예를 들어, 실리콘 산질화물 층(도시되지 않음)을 액티브 층(121) 상에 형성하고, 상기 실리콘 산질화물 층을 현상 및 노광 공정을 통해 패터닝하여 투과율 조절 패턴(132)을 형성할 수 있다.For example, a silicon oxynitride layer (not shown) may be formed on the active layer 121, and the silicon oxynitride layer may be patterned through a development and exposure process to form the transmittance control pattern 132.
도 4를 참조하면, 투과율 조절 패턴(132) 및 투과율 조절 패턴(132)에 의해 노출되는 액티브 층(121)의 상면을 커버하는 불순물 층(129)을 형성할 수 있다.Referring to FIG. 4 , an impurity layer 129 covering the transmittance control pattern 132 and the upper surface of the active layer 121 exposed by the transmittance control pattern 132 may be formed.
불순물 층(129)은 불순물이 주입된 비정질 실리콘을 포함할 수 있다. 예를 들어, 불순물 층(129)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라즈마 증대 화학 기상 증착(plasma enhanced chemical vapor deposition: PECVD) 공정, 고밀도 플라즈마-화학 기상 증착(high density plasma-chemical vapor deposition: HDP-CVD) 공정, 스퍼터링(sputtering) 공정, 물리 기상 증착(Physical Vapor Deposition: PVD), 원자층 증착(Atomic Layer Deposition: ALD), 열 증착 공정, 진공 증착 공정 또는 프린팅 공정들 중에서 적어도 하나의 공정을 통해 형성될 수 있다.The impurity layer 129 may include amorphous silicon implanted with impurities. For example, the impurity layer 129 may be used in a chemical vapor deposition (CVD) process, a plasma enhanced chemical vapor deposition (PECVD) process, or a high density plasma-chemical deposition process. At least one of vapor deposition: HDP-CVD) process, sputtering process, Physical Vapor Deposition (PVD), Atomic Layer Deposition (ALD), thermal deposition process, vacuum deposition process, or printing process. It can be formed through a single process.
도 5 및 도 6을 참조하면, 불순물 층(129) 상에 마스크를 형성하고, 상기 마스크를 이용하여 불순물 층(129) 및 액티브 층(121)을 식각할 수 있다.Referring to FIGS. 5 and 6 , a mask may be formed on the impurity layer 129 and the impurity layer 129 and the active layer 121 may be etched using the mask.
예를 들어, 습식 식각 또는 건식 식각 공정을 이용하여 불순물 층(129) 및 액티브 층(121)을 식각할 수 있다. 이에 따라, 불순물 층(129)은 제1 및 제2 예비 불순물 패턴들(126, 128)로 변환되며, 액티브 층(121)은 예비 액티브 패턴(125)으로 변환될 수 있다.For example, the impurity layer 129 and the active layer 121 may be etched using a wet etching or dry etching process. Accordingly, the impurity layer 129 may be converted into the first and second preliminary impurity patterns 126 and 128, and the active layer 121 may be converted into the preliminary active pattern 125.
예를 들어, 제1 예비 불순물 패턴(126)은 예비 액티브 패턴(125)의 제1 단부 상에 접촉하여 배치되고, 제2 예비 불순물 패턴(128)은 예비 액티브 패턴(125)의 제2 단부 상에 접촉하여 배치될 수 있다.For example, the first preliminary impurity pattern 126 is disposed in contact with the first end of the preliminary active pattern 125, and the second preliminary impurity pattern 128 is disposed on the second end of the preliminary active pattern 125. It can be placed in contact with .
투과율 조절 패턴(132)을 사이에 두고 제1 및 제2 예비 불순물 패턴들(126, 128)이 형성될 수 있다. 또한, 투과율 조절 패턴(132)은 제1 및 제2 예비 불순물 패턴들(126, 128)과 접촉할 수 있다.First and second preliminary impurity patterns 126 and 128 may be formed with the transmittance control pattern 132 interposed therebetween. Additionally, the transmittance adjustment pattern 132 may contact the first and second preliminary impurity patterns 126 and 128 .
투과율 조절 패턴(132) 및 제1 및 제2 예비 불순물 패턴들(126, 128)은 예비 액티브 패턴(125)의 전체 상면을 커버할 수 있다.The transmittance adjustment pattern 132 and the first and second preliminary impurity patterns 126 and 128 may cover the entire upper surface of the preliminary active pattern 125 .
도 7 및 도 8을 참조하면, 레이저를 이용하여 예비 액티브 패턴(125)을 결정화하여 예비 액티브 패턴(125)에 포함된 비정질 실리콘을 폴리실리콘으로 변환할 수 있다.Referring to FIGS. 7 and 8 , the preliminary active pattern 125 may be crystallized using a laser to convert amorphous silicon included in the preliminary active pattern 125 into polysilicon.
상기 레이저는 투과율 조절 패턴(132) 및 제1 및 제2 예비 불순물 패턴들(126, 128)을 통과하여 예비 액티브 패턴(125)을 결정화할 수 있다. 또한, 상기 레이저는 제1 및 제2 예비 불순물 패턴들(126, 128)에 각각 포함된 비정질 실리콘들을 결정화하여 폴리실리콘으로 변환시킬 수 있다.The laser may pass through the transmittance control pattern 132 and the first and second preliminary impurity patterns 126 and 128 to crystallize the preliminary active pattern 125. Additionally, the laser may crystallize amorphous silicon included in the first and second preliminary impurity patterns 126 and 128, respectively, and convert them into polysilicon.
이에 따라, 예비 액티브 패턴(125)은 액티브 패턴(120)으로 변환되며, 제1 및 제2 예비 불순물 패턴들(126, 128)은 각각 제1 및 제2 불순물 패턴들(122, 124)로 변환될 수 있다.Accordingly, the preliminary active pattern 125 is converted into the active pattern 120, and the first and second preliminary impurity patterns 126 and 128 are converted into first and second impurity patterns 122 and 124, respectively. It can be.
도 9를 참조하면, 배리어막(110) 상에 액티브 패턴(120), 제1 및 제2 불순물 패턴들(122, 124) 및 투과율 조절 패턴(132)을 커버하는 게이트 절연막(130)을 형성할 수 있다. 게이트 절연막(130)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함하도록 형성될 수 있다.Referring to FIG. 9, a gate insulating film 130 covering the active pattern 120, the first and second impurity patterns 122 and 124, and the transmittance control pattern 132 is formed on the barrier film 110. You can. The gate insulating layer 130 may be formed to include silicon oxide, silicon nitride, and/or silicon oxynitride.
게이트 절연막(130) 상에는 액티브 패턴(120)과 중첩되도록 게이트 전극(135)이 형성될 수 있다.A gate electrode 135 may be formed on the gate insulating film 130 to overlap the active pattern 120 .
예를 들면, 게이트 절연막(130) 상에 제1 도전막을 형성한 후, 예를 들면 사진 식각 공정을 통해 상기 제1 도전막을 패터닝함으로써 게이트 전극(135)을 형성할 수 있다. 상기 제1 도전막은 금속, 합금 또는 금속 질화물을 사용하여 형성될 수 있다. 상기 제1 도전막은 복수의 금속층을 적층하여 형성될 수도 있다.For example, after forming a first conductive film on the gate insulating film 130, the gate electrode 135 can be formed by patterning the first conductive film through, for example, a photoetching process. The first conductive film may be formed using metal, alloy, or metal nitride. The first conductive film may be formed by stacking a plurality of metal layers.
게이트 전극(135)은 도 1에 도시된 게이트 라인(GL)과 실질적으로 동시에 형성될 수 있다, 예를 들면, 게이트 전극(135) 및 게이트 라인(GL)은 상기 제1 도전막으로부터 실질적으로 동일한 식각 공정을 통해 형성되며, 게이트 라인(GL)은 게이트 전극(135)과 일체로 연결될 수 있다.The gate electrode 135 may be formed substantially simultaneously with the gate line GL shown in FIG. 1. For example, the gate electrode 135 and the gate line GL may be formed at substantially the same time as the gate line GL shown in FIG. It is formed through an etching process, and the gate line GL may be integrally connected to the gate electrode 135.
도 10을 참조하면, 게이트 절연막(130) 상에 게이트 전극(135)을 덮는 층간 절연막(140)을 형성할 수 있다. Referring to FIG. 10, an interlayer insulating film 140 covering the gate electrode 135 may be formed on the gate insulating film 130.
층간 절연막(140)은 액티브 패턴(120), 제1 및 제2 불순물 패턴들(122, 124), 투과율 조절 패턴(132) 및 게이트 전극(135)의 프로파일에 따라 단차를 포함할 수 있다. 층간 절연막(140)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함하도록 형성될 수 있다.The interlayer insulating film 140 may include steps according to the profiles of the active pattern 120, the first and second impurity patterns 122 and 124, the transmittance adjustment pattern 132, and the gate electrode 135. The interlayer insulating film 140 may be formed to include silicon oxide, silicon nitride, and/or silicon oxynitride.
도 11을 참조하면, 층간 절연막(140) 및 게이트 절연막(130)을 예를 들면, 제1 포토 공정을 통해 부분적으로 제거하여 제1 콘택 홀(142) 및 제2 콘택 홀(144)을 형성할 수 있다.Referring to FIG. 11, the interlayer insulating film 140 and the gate insulating film 130 are partially removed through, for example, a first photo process to form the first contact hole 142 and the second contact hole 144. You can.
제1 콘택 홀(142) 및 제2 콘택 홀(144)은 층간 절연막(140) 및 게이트 절연막(130)을 관통하며 제1 불순물 패턴(122)의 상면 및 제2 불순물 패턴(124)의 상면을 각각 부분적으로 노출시킬 수 있다.The first contact hole 142 and the second contact hole 144 penetrate the interlayer insulating film 140 and the gate insulating film 130 and form the upper surface of the first impurity pattern 122 and the upper surface of the second impurity pattern 124. Each can be partially exposed.
도 2를 다시 참조하면, 제1 콘택 홀(142) 및 제2 콘택 홀(144) 내부에 각각 소스 전극(150) 및 드레인 전극(155)을 형성할 수 있다. 소스 전극(150) 및 드레인 전극(155)은 제1 불순물 패턴(122) 및 제2 불순물 패턴(124)과 각각 접촉할 수 있다.Referring again to FIG. 2, the source electrode 150 and the drain electrode 155 may be formed inside the first contact hole 142 and the second contact hole 144, respectively. The source electrode 150 and the drain electrode 155 may contact the first impurity pattern 122 and the second impurity pattern 124, respectively.
예를 들면, 층간 절연막(140) 상에 제1 콘택 홀(142) 및 제2 콘택 홀(144)을 충분히 채우는 제2 도전막을 형성하고, 상기 제2 금속막을 사진 식각 공정을 통해 패터닝하여 소스 전극(150) 및 드레인 전극(155)을 형성할 수 있다. 상기 제2 도전막은 예를 들면, 금속, 금속 질화물 또는 합금을 사용하여 형성될 수 있다.For example, a second conductive film is formed on the interlayer insulating film 140 to sufficiently fill the first contact hole 142 and the second contact hole 144, and the second metal film is patterned through a photoetching process to form a source electrode. (150) and a drain electrode 155 may be formed. The second conductive film may be formed using, for example, metal, metal nitride, or alloy.
예시적인 실시예들에 따르는 박막 트랜지스터의 제조 방법에 의하면, 박막 트랜지스터의 액티브 패턴의 소스 영역 및 드레인 영역에 불순물을 주입하기 위한 이온 주입 공정 및 활성화 공정 없이, 액티브 패턴(120)의 제1 단부 상에 접촉하여 배치되는 제1 불순물 패턴(122) 및 액티브 패턴(120)의 제2 단부 상에 접촉하여 배치되는 제2 불순물 패턴(124)을 형성할 수 있다.According to the method of manufacturing a thin film transistor according to example embodiments, without an ion implantation process and an activation process for implanting impurities into the source region and drain region of the active pattern of the thin film transistor, the first end of the active pattern 120 A first impurity pattern 122 disposed in contact with and a second impurity pattern 124 disposed in contact with the second end of the active pattern 120 may be formed.
이에 따라, 이온 주입 공정 및 활성화 공정을 수행하지 않음에 의해 제조 단가를 낮출 수 있고, 저온 공정(low temperature process)을 구현할 수 있다.Accordingly, the manufacturing cost can be reduced by not performing the ion implantation process and the activation process, and a low temperature process can be implemented.
제1 및 제2 예비 불순물 패턴들(126, 128)이 예비 액티브 패턴(125) 상에 적층된 상태에서 제1 및 제2 예비 불순물 패턴들(126, 128) 및 예비 액티브 패턴(125)에 대한 레이저 결정화 공정이 수행됨으로, 제1 및 제2 불순물 패턴(122, 124)과 액티브 패턴(125) 간에 우수한 접합 상태를 구현할 수 있다.With the first and second preliminary impurity patterns 126 and 128 stacked on the preliminary active pattern 125, the first and second preliminary impurity patterns 126 and 128 and the preliminary active pattern 125 By performing the laser crystallization process, an excellent bonding state can be achieved between the first and second impurity patterns 122 and 124 and the active pattern 125.
또한, 예시적인 실시예들에 따르면, 투과율 조절 패턴(132)에 의해 액티브 패턴(120)의 균일한 결정화가 가능하며 우수한 전기적 특성을 갖는 박막 트랜지스터를 제조할 수 있다.Additionally, according to exemplary embodiments, the active pattern 120 can be uniformly crystallized by the transmittance control pattern 132 and a thin film transistor with excellent electrical characteristics can be manufactured.
도 12 및 도 13은 예시적인 실시예들에 따른 박막 트랜지스터를 나타내는 단면도들이다. 도 12 및 도 13에 도시된 박막 트랜지스터들은 제1 및 제2 불순물 패턴을 제외하고 도 1 및 도 2에 도시된 박막 트랜지스터와 실질적으로 동일하거나 유사한 구성 및/또는 구조를 가질 수 있다. 이에 따라, 중복되는 구성 및/또는 구조에 대한 상세한 설명은 생략되며, 동일하거나 유사한 구성에 대해서는 동일하거나 유사한 참조부호가 사용된다.12 and 13 are cross-sectional views showing thin film transistors according to example embodiments. The thin film transistors shown in FIGS. 12 and 13 may have substantially the same or similar configuration and/or structure as the thin film transistors shown in FIGS. 1 and 2 except for the first and second impurity patterns. Accordingly, detailed descriptions of overlapping components and/or structures are omitted, and identical or similar reference numerals are used for identical or similar components.
도 12를 참조하면, 박막 트랜지스터는 베이스 기판(100) 상에 배치되며 폴리실리콘을 포함하는 액티브 패턴(120), 불순물이 주입된 폴리실리콘을 포함하는 제1 및 제2 불순물 패턴들(123, 127), 액티브 패턴(120)과 중첩되는 게이트 전극(135) 및 제1 및 제2 불순물 패턴들(123, 127)과 각각 전기적으로 연결되는 소스 전극(150) 및 드레인 전극(155), 제1 및 제2 불순물 패턴들(123, 127) 사이에 배치되는 투과율 조절 패턴(132)을 포함할 수 있다.Referring to FIG. 12, the thin film transistor is disposed on the base substrate 100 and includes an active pattern 120 including polysilicon, and first and second impurity patterns 123 and 127 including polysilicon implanted with impurities. ), a source electrode 150 and a drain electrode 155 electrically connected to the gate electrode 135 overlapping the active pattern 120 and the first and second impurity patterns 123 and 127, respectively, first and It may include a transmittance control pattern 132 disposed between the second impurity patterns 123 and 127.
베이스 기판(100)으로서 투명 절연 기판을 사용할 수 있다. 예를 들면, 베이스 기판(100)은 유리, 또는 투명성 및 소정의 유연성을 갖는 폴리머 재질의 물질을 포함할 수 있다.A transparent insulating substrate can be used as the base substrate 100. For example, the base substrate 100 may include glass or a polymer material that has transparency and a certain degree of flexibility.
배리어 막(110)은 베이스 기판(100)의 상면 상에 형성될 수 있다. 배리어 막(110)에 의해 기판(100)을 통해 침투하는 수분이 차단될 수 있으며, 베이스 기판(100) 및 베이스 기판(100) 상에 형성된 구조물 사이의 불순물 확산이 차단될 수 있다.The barrier film 110 may be formed on the top surface of the base substrate 100. Moisture penetrating through the substrate 100 may be blocked by the barrier film 110, and diffusion of impurities between the base substrate 100 and structures formed on the base substrate 100 may be blocked.
액티브 패턴(120)은 배리어막(110) 상에 배치될 수 있다. 액티브 패턴(120)은 폴리실리콘과 같은 실리콘 화합물을 포함할 수 있다. 액티브 패턴(120) 내에 소스 전극(150)과 드레인 전극(155)을 전기적으로 연결하며 전하가 이동하는 채널이 형성될 수 있다.The active pattern 120 may be disposed on the barrier layer 110 . The active pattern 120 may include a silicon compound such as polysilicon. A channel through which charges move may be formed in the active pattern 120 by electrically connecting the source electrode 150 and the drain electrode 155.
액티브 패턴(120)은 후술하는 제1 및 제2 불순물 패턴들(123, 127) 및 투과율 조절 패턴(132)을 통과하는 레이저에 의해 비정질 실리콘이 결정화된 폴리실리콘을 포함할 수 있다.The active pattern 120 may include polysilicon in which amorphous silicon is crystallized by a laser passing through the first and second impurity patterns 123 and 127 and the transmittance control pattern 132, which will be described later.
제1 및 제2 불순물 패턴들(123, 127)의 레이저 투과율을 고려하여, 후술하는 투과율 조절 패턴(132)의 레이저 투과율을 조절함으로써, 액티브 패턴(120)은 균일한 결정화 정도를 가질 수 있다.By adjusting the laser transmittance of the transmittance control pattern 132, which will be described later, in consideration of the laser transmittance of the first and second impurity patterns 123 and 127, the active pattern 120 may have a uniform degree of crystallization.
제1 불순물 패턴(123)은 액티브 패턴(120)의 제1 단부 상에 접촉하여 배치되고, 불순물이 주입된 폴리실리콘을 포함할 수 있다. 또한, 제2 불순물 패턴(127)은 제1 불순물 패턴(123)과 이격되어 액티브 패턴(120)의 제2 단부 상에 접촉하여 배치되고, 불순물이 주입된 폴리실리콘을 포함할 수 있다. 예를 들어, 상기 불순물은 p형 불순물 또는 n형 불순물을 포함할 수 있다.The first impurity pattern 123 is disposed in contact with the first end of the active pattern 120 and may include polysilicon implanted with impurities. Additionally, the second impurity pattern 127 is spaced apart from the first impurity pattern 123 and is disposed in contact with the second end of the active pattern 120, and may include polysilicon implanted with impurities. For example, the impurities may include p-type impurities or n-type impurities.
제1 불순물 패턴(123)은 액티브 패턴(120)의 소스 영역의 역할을 할 수 있으며, 제2 불순물 패턴(127)은 액티브 패턴(120)의 드레인 영역의 역할을 할 수 있다.The first impurity pattern 123 may serve as a source region of the active pattern 120, and the second impurity pattern 127 may serve as a drain region of the active pattern 120.
투과율 조절 패턴(132)은 제1 및 제2 불순물 패턴들(123, 127) 사이에 배치되고, 액티브 패턴(120) 및 후술하는 게이트 절연막(130) 사이에 개재될 수 있다.The transmittance adjustment pattern 132 may be disposed between the first and second impurity patterns 123 and 127 and may be interposed between the active pattern 120 and the gate insulating layer 130 to be described later.
예시적인 실시예들에 있어서, 투과율 조절 패턴(132)은 실리콘 산질화물(SiOxNy)을 포함할 수 있다.In example embodiments, the transmittance control pattern 132 may include silicon oxynitride (SiOxNy).
투과율 조절 패턴(132)은 제1 두께(t1)를 가질 수 있으며, 제1 및 제2 불순물 패턴들(123, 127)은 제2 두께(t2)를 가질 수 있다.The transmittance adjustment pattern 132 may have a first thickness t1, and the first and second impurity patterns 123 and 127 may have a second thickness t2.
투과율 조절 패턴(132)의 제1 두께(t1) 및 제1 및 제2 불순물 패턴들(123, 127)의 제2 두께(t2)를 조절하여 형성하면, 투과율 조절 패턴의 레이저 투과율과 제1 및 제2 불순물 패턴들(123, 127)의 레이저 투과율을 실질적으로 동일하게 조절할 수 있다.When formed by adjusting the first thickness (t1) of the transmittance control pattern 132 and the second thickness (t2) of the first and second impurity patterns 123 and 127, the laser transmittance of the transmittance control pattern and the first and The laser transmittance of the second impurity patterns 123 and 127 can be adjusted to be substantially the same.
따라서, 제1 두께(t1) 및 제2 두께(t2)를 조절하여 액티브 패턴(120)의 균일한 결정화를 구현할 수 있다.Accordingly, uniform crystallization of the active pattern 120 can be achieved by adjusting the first thickness t1 and the second thickness t2.
예를 들어, 투과율 조절 패턴(132)의 제1 두께(t1)는 제1 및 제2 불순물 패턴들(123, 127)의 제2 두께(t2)보다 작을 수 있다.For example, the first thickness t1 of the transmittance control pattern 132 may be smaller than the second thickness t2 of the first and second impurity patterns 123 and 127.
이와는 달리, 도 13에 도시된 바와 같이, 투과율 조절 패턴(132)의 제1 두께(tw)는 제1 및 제2 불순물 패턴들(223, 227)의 제3 두께(t3)보다 클 수 있다.In contrast, as shown in FIG. 13 , the first thickness tw of the transmittance control pattern 132 may be greater than the third thickness t3 of the first and second impurity patterns 223 and 227 .
또한, 투과율 조절 패턴(132)은 제1 및 제2 불순물 패턴들(123, 127)과 접촉할 수 있다. 투과율 조절 패턴(132) 및 제1 및 제2 불순물 패턴들(123, 127)은 액티브 패턴(120)과 중첩되어, 액티브 패턴(120)의 전체 상면을 커버할 수 있다.Additionally, the transmittance adjustment pattern 132 may contact the first and second impurity patterns 123 and 127. The transmittance adjustment pattern 132 and the first and second impurity patterns 123 and 127 may overlap the active pattern 120 and cover the entire upper surface of the active pattern 120 .
게이트 절연막(130)은 배리어막(110) 상에 형성되어 액티브 패턴(120), 제1 및 제2 불순물 패턴들(123, 127) 및 투과율 조절 패턴(132)을 커버할 수 있다.The gate insulating layer 130 may be formed on the barrier layer 110 to cover the active pattern 120, the first and second impurity patterns 123 and 127, and the transmittance adjustment pattern 132.
게이트 절연막(130) 상에는 게이트 전극(135)이 배치될 수 있다. 게이트 전극(135)은 게이트 절연막(130)을 사이에 두고 액티브 패턴(120)과 실질적으로 중첩될 수 있다.A gate electrode 135 may be disposed on the gate insulating film 130. The gate electrode 135 may substantially overlap the active pattern 120 with the gate insulating film 130 interposed therebetween.
층간 절연막(140)은 게이트 절연막(130) 상에 형성되어 게이트 전극(135)을 커버할 수 있다. 층간 절연막(140)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있다. 층간 절연막(140)은 실리콘 산화막 및 실리콘 질화막을 포함하는 적층 구조를 가질 수도 있다.The interlayer insulating film 140 may be formed on the gate insulating film 130 to cover the gate electrode 135. The interlayer insulating film 140 may include silicon oxide, silicon nitride, and/or silicon oxynitride. The interlayer insulating film 140 may have a stacked structure including a silicon oxide film and a silicon nitride film.
소스 전극(150) 및 드레인 전극(155)은 층간 절연막(140) 및 게이트 절연막(130)을 관통하여 제1 및 제2 불순물 패턴들(123, 127)과 각각 접촉할 수 있다.The source electrode 150 and the drain electrode 155 may penetrate the interlayer insulating layer 140 and the gate insulating layer 130 and contact the first and second impurity patterns 123 and 127, respectively.
예시적인 실시예들에 따르면, 박막 트랜지스터의 액티브 패턴의 소스 영역 및 드레인 영역에 불순물을 주입하기 위한 이온 주입 공정 및 활성화 공정 없이, 액티브 패턴(120)의 상기 제1 단부 상에 접촉하여 배치되는 제1 불순물 패턴(123) 및 액티브 패턴(120)의 상기 제2 단부 상에 접촉하여 배치되는 제2 불순물 패턴(127)을 형성할 수 있다.According to exemplary embodiments, without an ion implantation process and an activation process for implanting impurities into the source region and drain region of the active pattern of the thin film transistor, the first end of the active pattern 120 is disposed in contact with the first end of the active pattern 120. 1 A second impurity pattern 127 disposed in contact with the second end of the impurity pattern 123 and the active pattern 120 may be formed.
이에 따라, 이온 주입 공정 및 활성화 공정을 수행하지 않음에 의해 제조 단가를 낮출 수 있고, 저온 공정(low temperature process)을 구현할 수 있다.Accordingly, the manufacturing cost can be reduced by not performing the ion implantation process and the activation process, and a low temperature process can be implemented.
또한, 예시적인 실시예들에 따르면, 투과율 조절 패턴(132)에 의해 액티브 패턴(120)의 균일한 결정화가 가능하며 우수한 전기적 특성을 갖는 박막 트랜지스터가 제공될 수 있다.Additionally, according to exemplary embodiments, uniform crystallization of the active pattern 120 is possible by the transmittance control pattern 132 and a thin film transistor having excellent electrical characteristics can be provided.
도 14는 예시적인 실시예들에 따른 표시 장치의 일부를 나타내는 평면도이다. 도 15는 도 14의 II-II' 라인을 따라 절단한 단면도이다.FIG. 14 is a plan view illustrating a portion of a display device according to example embodiments. Figure 15 is a cross-sectional view taken along line II-II' of Figure 14.
도 14 및 도 15를 참조하면, 표시 장치는 베이스 기판(100) 상에 배치되는 박막 트랜지스터, 베이스 기판(100) 상에 배치되며 상기 박막 트랜지스터를 커버하는 절연 구조물, 및 상기 박막 트랜지스터와 전기적으로 연결되는 표시 구조물을 포함할 수 있다.14 and 15, the display device includes a thin film transistor disposed on the base substrate 100, an insulating structure disposed on the base substrate 100 and covering the thin film transistor, and electrically connected to the thin film transistor. It may include a display structure that is.
상기 표시 구조물은 예를 들면, 제1 전극(170), 표시층(200) 및 제2 전극(210)을 포함할 수 있다. 상기 절연 구조물은 게이트 절연막(130), 층간 절연막(140), 비아 절연막(160)을 포함할 수 있다.The display structure may include, for example, a first electrode 170, a display layer 200, and a second electrode 210. The insulating structure may include a gate insulating film 130, an interlayer insulating film 140, and a via insulating film 160.
상기 표시 장치는 복수의 화소 영역들(PA)을 포함할 수 있다. 각각의 화소 영역(PA)에는 상기 박막 트랜지스터가 배치될 수 있고, 상기 박막 트랜지스터는 데이터 라인(DL) 및 게이트 라인(GL)과 전기적으로 연결될 수 있다.The display device may include a plurality of pixel areas (PA). The thin film transistor may be disposed in each pixel area PA, and the thin film transistor may be electrically connected to the data line DL and the gate line GL.
박막 트랜지스터로서 도 2를 참조로 설명한 박막 트랜지스터를 채용할 수 있다. 상술한 바와 같이, 상기 박막 트랜지스터는 베이스 기판(100) 상에 배치되며 폴리실리콘을 포함하는 액티브 패턴(120), 불순물이 주입된 폴리실리콘을 포함하는 제1 및 제2 불순물 패턴들(122, 124), 액티브 패턴(120)과 중첩되는 게이트 전극(135) 및 제1 및 제2 불순물 패턴들(122, 124)과 각각 전기적으로 연결되는 소스 전극(150) 및 드레인 전극(155), 제1 및 제2 불순물 패턴들(122, 124) 사이에 배치되는 투과율 조절 패턴(132)을 포함할 수 있다.As a thin film transistor, the thin film transistor described with reference to FIG. 2 can be adopted. As described above, the thin film transistor is disposed on the base substrate 100 and includes an active pattern 120 including polysilicon, and first and second impurity patterns 122 and 124 including polysilicon implanted with impurities. ), a source electrode 150 and a drain electrode 155 electrically connected to the gate electrode 135 overlapping the active pattern 120 and the first and second impurity patterns 122 and 124, respectively, first and It may include a transmittance control pattern 132 disposed between the second impurity patterns 122 and 124.
비아 절연막(160)은 층간 절연막(140) 상에 형성되어 소스 전극(150) 및 드레인 전극(155)을 커버할 수 있다. 비아 절연막(160)은 제1 전극(170)과 드레인 전극(155)을 전기적으로 연결시키는 비아(via) 구조를 수용할 수 있다. 예를 들어, 비아 홀(163)을 통하여 제1 전극(170)과 드레인 전극(155)은 전기적으로 연결될 수 있다.The via insulating film 160 may be formed on the interlayer insulating film 140 to cover the source electrode 150 and the drain electrode 155. The via insulating film 160 may accommodate a via structure that electrically connects the first electrode 170 and the drain electrode 155. For example, the first electrode 170 and the drain electrode 155 may be electrically connected through the via hole 163.
비아 절연막(160)은 폴리이미드, 에폭시계 수지, 아크릴계 수지, 폴리에스테르와 같은 유기 물질을 포함할 수 있다.The via insulation film 160 may include an organic material such as polyimide, epoxy resin, acrylic resin, or polyester.
제1 전극(170)은 비아 절연막(160) 상에 배치되며, 비아 절연막(160)을 관통하여 드레인 전극(155)과 접촉 혹은 전기적으로 연결되는 상기 비아 구조를 포함할 수 있다. 제1 전극(170)은 상기 표시 장치의 화소 전극 또는 양극(anode)으로 제공될 수 있다.The first electrode 170 is disposed on the via insulating film 160 and may include the via structure that penetrates the via insulating film 160 and contacts or is electrically connected to the drain electrode 155. The first electrode 170 may serve as a pixel electrode or an anode of the display device.
화소 정의막(180)은 비아 절연막(160) 상에 형성되어, 제1 전극(170)의 주변부를 커버할 수 있다. 화소 정의막(180)은 폴리이미드 수지 또는 아크릴 수지와 같은 투명 유기 물질을 포함할 수 있다. The pixel defining layer 180 may be formed on the via insulating layer 160 to cover the peripheral portion of the first electrode 170. The pixel defining layer 180 may include a transparent organic material such as polyimide resin or acrylic resin.
표시층(200)은 화소 정의막(180) 및 제1 전극(170) 상에 배치될 수 있다. 예를 들면, 표시층(200)은 화소 정의막(180)의 측벽 및 화소 정의막(180)에 의해 노출된 제1 전극(170)의 상면 상에 배치될 수 있다.The display layer 200 may be disposed on the pixel defining layer 180 and the first electrode 170. For example, the display layer 200 may be disposed on the sidewall of the pixel defining layer 180 and the top surface of the first electrode 170 exposed by the pixel defining layer 180.
표시층(200)은 유기 발광층을 포함할 수 있다. 상기 유기 발광층은 정공 및 전자에 의해 여기되는 호스트(host) 물질, 및 에너지의 흡수 및 방출을 통해 발광효율을 증가시키는 도펀트(dopant) 물질을 포함할 수 있다.The display layer 200 may include an organic light emitting layer. The organic light-emitting layer may include a host material excited by holes and electrons, and a dopant material that increases luminous efficiency through absorption and emission of energy.
일부 실시예들에 있어서, 표시층(200)은 제1 전극(170) 및 상기 유기 발광층 사이에 배치되는 정공 수송층(hole transport layer: HTL)을 더 포함할 수 있다. 또한, 표시층(200)은 상기 유기 발광층 상에 배치되는 전자 수송층(electron transport layer: ETL)을 더 포함할 수 있다.In some embodiments, the display layer 200 may further include a hole transport layer (HTL) disposed between the first electrode 170 and the organic light emitting layer. Additionally, the display layer 200 may further include an electron transport layer (ETL) disposed on the organic light emitting layer.
상기 정공 수송층은 예를 들면, 4,4'-비스[N-(1-나프틸)-N-페닐아미노]비페닐(NPB), 4,4'-비스[N-(3-메틸페닐)-N-페닐아미노]비페닐(TPD), N,N-디-1-나프틸-N,N-디페닐-1,1-비페닐-4,4-디아민(NPD), N-페닐카바졸, 폴리비닐카바졸 등과 같은 정공 수송 물질을 포함할 수 있다.The hole transport layer is, for example, 4,4'-bis[N-(1-naphthyl)-N-phenylamino]biphenyl (NPB), 4,4'-bis[N-(3-methylphenyl)- N-phenylamino]biphenyl (TPD), N,N-di-1-naphthyl-N,N-diphenyl-1,1-biphenyl-4,4-diamine (NPD), N-phenylcarbazole , and may include hole transport materials such as polyvinyl carbazole.
상기 전자 수송층은 예를 들면, 트리스(8-퀴놀리놀라토)알루미늄(Alq3), 2-(4-비페닐릴)-5-(4-터트-부틸페닐-1,3,4-옥시디아졸(PBD), 비스(2-메틸-8-퀴놀리놀라토)-4-페닐페놀라토-알루미늄(BAlq), 바쏘쿠프로인(BCP), 트리아졸(TAZ), 페닐퀴노잘린(phenylquinozaline) 등과 같은 전자 수송 물질을 포함할 수 있다.The electron transport layer is, for example, tris(8-quinolinolato)aluminum (Alq3), 2-(4-biphenylyl)-5-(4-tert-butylphenyl-1,3,4-oxidia) Sol (PBD), bis(2-methyl-8-quinolinolato)-4-phenylphenolato-aluminum (BAlq), bassocuproine (BCP), triazole (TAZ), phenylquinozaline It may include electron transport materials such as the like.
일부 실시예들에 있어서, 표시층(200)은 상술한 유기 발광층 대신 액정층을 포함할 수도 있다. 이 경우, 상기 표시 장치는 액정 표시 장치(Liquid Crystal Display: LCD)로 제공될 수 있다.In some embodiments, the display layer 200 may include a liquid crystal layer instead of the organic light emitting layer described above. In this case, the display device may be provided as a liquid crystal display (LCD).
제2 전극(210)은 화소 정의막(180) 및 표시층(200) 상에 배치될 수 있다. 제2 전극(210)은 표시층(200)을 사이에 두고 제1 전극(170)과 서로 마주보도록 배치될 수 있다. 제2 전극(210)은 공통 전극 또는 상기 표시 장치의 음극(cathode)으로 제공될 수 있다.The second electrode 210 may be disposed on the pixel defining layer 180 and the display layer 200. The second electrode 210 may be arranged to face the first electrode 170 with the display layer 200 interposed therebetween. The second electrode 210 may serve as a common electrode or a cathode of the display device.
제2 전극(210) 상에는 캡핑막(220)이 형성될 수 있다. 캡핑막(220)은 투과도가 양호한 유기 물질을 포함할 수 있다. 일부 실시예들에 있어서, 캡핑막(220)은 상술한 정공 수송 물질과 실질적으로 동일하거나 유사한 계열의 물질을 포함할 수 있다. 이에 따라, 양극으로 제공되는 제2 전극(210)에 의해 화소 영역(PA)에서의 발광 특성이 교란되지 않을 수 있다.A capping film 220 may be formed on the second electrode 210. The capping film 220 may include an organic material with good transmittance. In some embodiments, the capping film 220 may include a material that is substantially the same as or similar to the hole transport material described above. Accordingly, the light emission characteristics in the pixel area PA may not be disturbed by the second electrode 210 serving as the anode.
일부 예시적인 실시예들에 있어서, 도 14에 도시된 바와 같이, 캡핑막(220) 상부에 인캡슐레이션(encapsulation) 기판(250)이 배치되고, 캡핑막(220) 및 인캡슐레이션 기판(250) 사이에는 충전층(240)이 더 포함될 수 있다.In some exemplary embodiments, as shown in FIG. 14, an encapsulation substrate 250 is disposed on the capping film 220, and the capping film 220 and the encapsulation substrate 250 ) A filling layer 240 may be further included between them.
인캡슐레이션 기판(250)으로서 예를 들면, 유리 재질 또는 폴리머 재질 기판을 사용할 수 있다. 충전층(240)은 예를 들면, 실질적으로 투명성 또는 투과성을 갖는 유기 물질을 포함할 수 있다.As the encapsulation substrate 250, for example, a glass or polymer substrate can be used. The filling layer 240 may include, for example, an organic material that is substantially transparent or transparent.
일부 실시예들에 있어서, 인캡슐레이션 기판(250) 및 충전층(240) 대신 유/무기 복합층을 밀봉 필름으로 활용할 수도 있다. 일부 실시예들에 있어서, TFE(Thin Film Encapsulation)를 상기 밀봉필름으로 활용할 수 있다.In some embodiments, an organic/inorganic composite layer may be used as a sealing film instead of the encapsulation substrate 250 and the filling layer 240. In some embodiments, Thin Film Encapsulation (TFE) may be used as the sealing film.
예시적인 실시예들에 따른 표시 장치에 의하면, 박막 트랜지스터의 액티브 패턴의 소스 영역 및 드레인 영역에 불순물을 주입하기 위한 이온 주입 공정 및 활성화 공정 없이, 액티브 패턴의 제1 단부 상에 접촉하여 배치되는 제1 불순물 패턴 및 상기 액티브 패턴의 제2 단부 상에 접촉하여 배치되는 제2 불순물 패턴을 형성할 수 있다.According to a display device according to example embodiments, a display device disposed in contact with the first end of the active pattern without an ion implantation process and an activation process for implanting impurities into the source region and drain region of the active pattern of the thin film transistor. 1. A second impurity pattern disposed in contact with an impurity pattern and a second end of the active pattern may be formed.
또한, 투과율 조절 패턴에 의해 액티브 패턴의 균일한 결정화가 가능하며 우수한 전기적 특성을 갖는 박막 트랜지스터를 포함하는 표시 장치를 제공할 수 있다.In addition, a display device including a thin film transistor capable of uniform crystallization of an active pattern through a transmittance control pattern and having excellent electrical characteristics can be provided.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the present invention has been described above with reference to embodiments, those skilled in the art may make various modifications and changes to the present invention without departing from the technical spirit and scope of the present invention as set forth in the following claims. You will be able to understand that it exists.
PA: 화소 영역 DL: 데이터 라인
GL: 스캔 라인 100: 베이스 기판
110: 배리어 막 120: 액티브 패턴
122: 제1 불순물 패턴 124: 제2 불순물 패턴
130: 게이트 절연막 132: 투과율 조절 패턴
135: 게이트 전극 140: 층간 절연막
142: 제1 콘택 홀 144: 제2 콘택 홀
145: 층간 절연막 패턴 150: 소스 전극
155: 드레인 전극 160: 비아 절연막
163: 비아 홀 170: 제1 전극
180:: 화소 정의막 200: 표시층
210: 제2 전극 220: 캡핑막
240: 충전층 250: 인캡슐레이션 기판PA: Pixel area DL: Data line
GL: scan line 100: base board
110: barrier membrane 120: active pattern
122: first impurity pattern 124: second impurity pattern
130: Gate insulating film 132: Transmittance control pattern
135: gate electrode 140: interlayer insulating film
142: first contact hole 144: second contact hole
145: Interlayer insulating film pattern 150: Source electrode
155: drain electrode 160: via insulation film
163: via hole 170: first electrode
180:: Pixel definition layer 200: Display layer
210: second electrode 220: capping film
240: Filling layer 250: Encapsulation substrate
Claims (20)
상기 액티브 패턴의 제1 단부 상에 접촉하여 배치되며, 불순물을 포함하는 제1 불순물 패턴;
상기 제1 불순물 패턴과 이격되어 상기 액티브 패턴의 제2 단부 상에 접촉하여 배치되며, 불순물을 포함하는 제2 불순물 패턴;
상기 액티브 패턴과 중첩되는 게이트 전극, 및 상기 제1 및 제2 불순물 패턴들과 각각 전기적으로 연결되는 소스 전극 및 드레인 전극; 및
상기 제1 및 제2 불순물 패턴들 사이에 배치되며, 상기 게이트 전극과 상기 액티브 패턴 사이에 개재되는 투과율 조절 패턴을 포함하고,
상기 제1 불순물 패턴, 상기 제2 불순물 패턴, 및 상기 투과율 조절 패턴은 상기 액티브 패턴과 중첩하며 상기 액티브 패턴 상에 배치되고, 서로 동일한 층에 배치되는 박막 트랜지스터.An active pattern disposed on a base substrate;
a first impurity pattern disposed in contact with a first end of the active pattern and including impurities;
a second impurity pattern spaced apart from the first impurity pattern and in contact with a second end of the active pattern, and including an impurity;
a gate electrode overlapping the active pattern, and a source electrode and a drain electrode electrically connected to the first and second impurity patterns, respectively; and
a transmittance control pattern disposed between the first and second impurity patterns and interposed between the gate electrode and the active pattern;
The first impurity pattern, the second impurity pattern, and the transmittance control pattern overlap the active pattern and are disposed on the active pattern, and are disposed on the same layer.
상기 투과율 조절 패턴 및 상기 투과율 조절 패턴에 의해 노출되는 액티브 층의 상면을 커버하며, 불순물이 주입된 비정질 실리콘을 포함하는 불순물 층을 형성하는 단계;
상기 액티브 층을 패터닝하여 예비 액티브 패턴을 형성하고, 상기 불순물 층을 패터닝하여 상기 투과율 조절 패턴을 사이에 두는 제1 및 제2 예비 불순물 패턴들을 형성하는 단계;
상기 제1 및 제2 예비 불순물 패턴들 및 상기 투과율 조절 패턴을 통하여 입사되는 레이저에 의해 상기 예비 액티브 패턴을 폴리실리콘을 포함하는 액티브 패턴으로 변환하는 단계; 및
상기 액티브 패턴과 중첩되는 게이트 전극 및 상기 액티브 패턴과 전기적으로 각각 연결되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고,
상기 제1 및 제2 예비 불순물 패턴들 및 상기 투과율 조절 패턴은 상기 액티브 패턴과 중첩하며 상기 액티브 패턴 상에 배치되고, 서로 동일한 층에 배치되는 박막 트랜지스터의 제조 방법.Forming an active layer including amorphous silicon and a transmittance control pattern on a base substrate;
forming an impurity layer covering the transmittance control pattern and an upper surface of the active layer exposed by the transmittance control pattern and including amorphous silicon implanted with impurities;
patterning the active layer to form a preliminary active pattern, and patterning the impurity layer to form first and second preliminary impurity patterns sandwiching the transmittance control pattern;
converting the preliminary active pattern into an active pattern including polysilicon by using a laser incident through the first and second preliminary impurity patterns and the transmittance control pattern; and
Forming a gate electrode overlapping the active pattern and a source electrode and a drain electrode respectively electrically connected to the active pattern,
The first and second preliminary impurity patterns and the transmittance control pattern overlap the active pattern and are disposed on the active pattern, and are disposed on the same layer as each other.
상기 레이저에 의해 상기 제1 및 제2 예비 불순물 패턴들이 각각 불순물이 주입된 폴리실리콘을 포함하는 제1 및 제2 불순물 패턴들로 변환하는 단계를 포함하고,
상기 소스 전극 및 드레인 전극을 형성하는 단계는,
상기 제1 불순물 패턴과 전기적으로 연결되는 상기 소스 전극 및 상기 제2 불순물 패턴과 전기적으로 연결되는 상기 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.The method of claim 10, wherein converting to an active pattern comprises:
Converting the first and second preliminary impurity patterns into first and second impurity patterns each containing impurity-implanted polysilicon by the laser,
The step of forming the source electrode and drain electrode is,
A method of manufacturing a thin film transistor, comprising forming the source electrode electrically connected to the first impurity pattern and the drain electrode electrically connected to the second impurity pattern.
상기 베이스 기판 상에 배치되며 상기 박막 트랜지스터를 커버하는 절연 구조물; 및
상기 박막 트랜지스터와 전기적으로 연결되는 표시 구조물을 포함하고,
상기 제1 불순물 패턴, 상기 제2 불순물 패턴, 및 상기 투과율 조절 패턴은 상기 액티브 패턴과 중첩하며 상기 액티브 패턴 상에 배치되고, 서로 동일한 층에 배치되는 표시 장치.An active pattern disposed on a base substrate, a first impurity pattern disposed in contact with a first end of the active pattern and including impurities, and spaced apart from the first impurity pattern and in contact with a second end of the active pattern. A second impurity pattern disposed and including impurities, a gate electrode overlapping the active pattern, a source electrode and a drain electrode electrically connected to the first and second impurity patterns, respectively, and the first and second impurity patterns. a thin film transistor disposed between the gate electrode and the active pattern and including a transmittance control pattern interposed between the gate electrode and the active pattern;
an insulating structure disposed on the base substrate and covering the thin film transistor; and
Includes a display structure electrically connected to the thin film transistor,
The first impurity pattern, the second impurity pattern, and the transmittance control pattern overlap the active pattern, are disposed on the active pattern, and are disposed on the same layer.
상기 절연 구조물을 적어도 부분적으로 관통하여 상기 박막 트랜지스터와 전기적으로 연결되는 제1 전극;
상기 제1 전극 상에 배치되며 유기 발광층을 포함하는 표시층; 및
상기 표시층을 사이에 두고 상기 제1 전극과 대향하는 제2 전극을 포함하는 것을 특징으로 하는 표시 장치.The method of claim 15, wherein the display structure:
a first electrode that at least partially penetrates the insulating structure and is electrically connected to the thin film transistor;
a display layer disposed on the first electrode and including an organic light emitting layer; and
A display device comprising a second electrode facing the first electrode with the display layer interposed therebetween.
상기 베이스 기판 상에서 상기 액티브 패턴, 상기 제1 및 제2 불순물 패턴들 및 상기 투과율 조절 패턴을 커버하는 게이트 절연막;
상기 게이트 절연막 상에 형성되며 상기 게이트 전극을 커버하는 층간 절연막; 및
상기 층간 절연막 상에 배치되며 상기 소스 전극 및 상기 드레인 전극을 커버하는 비아 절연막을 포함하고,
상기 소스 전극 및 상기 드레인 전극은 상기 층간 절연막 및 상기 게이트 절연막을 관통하여 상기 제1 및 제2 불순물 패턴들과 각각 접촉하며,
상기 제1 전극은 상기 비아 절연막 상에 배치되며, 상기 비아 절연막을 관통하여 상기 드레인 전극과 접촉하는 것을 특징으로 하는 표시 장치.The method of claim 19, wherein the insulating structure:
a gate insulating layer covering the active pattern, the first and second impurity patterns, and the transmittance control pattern on the base substrate;
an interlayer insulating film formed on the gate insulating film and covering the gate electrode; and
A via insulating film disposed on the interlayer insulating film and covering the source electrode and the drain electrode,
The source electrode and the drain electrode penetrate the interlayer insulating film and the gate insulating film and contact the first and second impurity patterns, respectively,
The display device is characterized in that the first electrode is disposed on the via insulating film and penetrates the via insulating film to contact the drain electrode.
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