KR102570573B1 - Organic light emitting diode display - Google Patents

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Abstract

유기 발광 표시 장치는 기판, 상기 기판 상에 위치하는 액티브 패턴, 상기 액티브 패턴 상에 위치하며, 상기 액티브 패턴의 일부와 중첩하는 컨택홀을 포함하는 절연층, 상기 컨택홀과 이웃하여 상기 절연층 상에 위치하며 상기 액티브 패턴의 테두리와 중첩하는 블록 패턴, 및 상기 블록 패턴 상에 위치하며 상기 블록 패턴을 지나 상기 컨택홀을 통해 상기 액티브 패턴과 연결된 연결부를 포함한다.An organic light emitting display device includes a substrate, an active pattern positioned on the substrate, an insulating layer positioned on the active pattern and including a contact hole overlapping a portion of the active pattern, and an upper portion of the insulating layer adjacent to the contact hole. and a block pattern positioned on and overlapping with an edge of the active pattern, and a connection portion positioned on the block pattern and connected to the active pattern through the contact hole through the block pattern.

Description

유기 발광 표시 장치{ORGANIC LIGHT EMITTING DIODE DISPLAY}Organic light emitting display {ORGANIC LIGHT EMITTING DIODE DISPLAY}

본 기재는 유기 발광 표시 장치에 관한 것이다.The present disclosure relates to an organic light emitting display device.

표시 장치의 일례로서, 유기 발광 표시 장치(organic light emitting diode display) 및 액정 표시 장치(liquid crystal display) 등이 있다.As an example of the display device, there are an organic light emitting diode display and a liquid crystal display.

이 중, 유기 발광 표시 장치는 기판 상에 형성된 복수의 배선들, 복수의 박막 트랜지스터들, 및 복수의 유기 발광 소자들을 포함한다.Among them, the organic light emitting diode display includes a plurality of wires formed on a substrate, a plurality of thin film transistors, and a plurality of organic light emitting elements.

유기 발광 표시 장치에 포함된 복수의 배선들은 절연층에 포함된 컨택홀을 통해 박막 트랜지스터 또는 유기 발광 소자와 연결된다.A plurality of lines included in the organic light emitting diode display are connected to the thin film transistor or the organic light emitting element through a contact hole included in the insulating layer.

일 실시예는, 컨택홀과 이웃하는 절연층의 일 부분이 파손되는 것이 억제된 유기 발광 표시 장치를 제공하고자 한다.An embodiment is intended to provide an organic light emitting display device in which damage to a portion of an insulating layer adjacent to a contact hole is suppressed.

일 측면은 기판, 상기 기판 상에 위치하는 액티브 패턴, 상기 액티브 패턴 상에 위치하며, 상기 액티브 패턴의 일부와 중첩하는 컨택홀을 포함하는 절연층, 상기 컨택홀과 이웃하여 상기 절연층 상에 위치하며, 상기 액티브 패턴의 테두리와 중첩하는 블록 패턴, 및 상기 블록 패턴 상에 위치하며, 상기 블록 패턴을 지나 상기 컨택홀을 통해 상기 액티브 패턴과 연결된 연결부를 포함하는 유기 발광 표시 장치를 제공한다.One side surface includes a substrate, an active pattern located on the substrate, an insulating layer located on the active pattern and including a contact hole overlapping a part of the active pattern, and located on the insulating layer adjacent to the contact hole. and a block pattern overlapping an edge of the active pattern, and a connection portion positioned on the block pattern and connected to the active pattern through the contact hole through the block pattern.

상기 절연층은 상기 컨택홀을 둘러싸는 측면을 더 포함하며, 상기 블록 패턴은 상기 컨택홀의 상기 측면과 동일 평면인 단부면을 포함할 수 있다.The insulating layer may further include a side surface surrounding the contact hole, and the block pattern may include an end surface coplanar with the side surface of the contact hole.

상기 블록 패턴은 섬(island) 형태일 수 있다.The block pattern may have an island shape.

상기 블록 패턴은 상기 컨택홀을 완전히 둘러싸는 폐루프(closed loop) 형태일 수 있다.The block pattern may have a closed loop shape completely surrounding the contact hole.

상기 블록 패턴은 상기 컨택홀의 일부를 둘러싸는 개루프(open loop) 형태일 수 있다.The block pattern may have an open loop shape surrounding a portion of the contact hole.

상기 블록 패턴은 상기 컨택홀을 사이에 두고 서로 이격된 제1 서브 블록 패턴 및 제2 서브 블록 패턴을 포함할 수 있다.The block pattern may include a first sub-block pattern and a second sub-block pattern spaced apart from each other with the contact hole therebetween.

상기 연결부는 상기 블록 패턴과 접촉할 수 있다.The connecting portion may contact the block pattern.

상기 절연층은 상기 액티브 패턴 상에 위치하는 제1 서브 절연층, 및 상기 제1 서브 절연층 상에 위치하는 제2 서브 절연층을 더 포함하며, 상기 블록 패턴은 상기 제1 서브 절연층과 상기 제2 서브 절연층 사이에 위치하는 제3 서브 블록 패턴, 및 상기 제2 서브 절연층 상에 위치하며 상기 제3 서브 블록 패턴과 중첩하는 제4 서브 블록 패턴을 포함할 수 있다.The insulating layer further includes a first sub insulating layer positioned on the active pattern and a second sub insulating layer positioned on the first sub insulating layer, wherein the block pattern comprises the first sub insulating layer and the first sub insulating layer. It may include a third sub-block pattern positioned between the second sub-insulation layer and a fourth sub-block pattern positioned on the second sub-insulation layer and overlapping the third sub-block pattern.

상기 액티브 패턴은 서로 연결된 복수의 서브 액티브 패턴들을 포함하며, 상기 유기 발광 표시 장치는 상기 절연층 상에 위치하며 상기 복수의 서브 액티브 패턴들 중 일부를 제1 방향으로 가로 지르는 제1 배선들, 상기 제1 배선들 상에 위치하여 상기 제1 방향과 교차하는 제2 방향으로 연장된 제2 배선들을 포함하며, 상기 제2 배선들 중 적어도 일부는 상기 연결부와 연결될 수 있다.The active pattern includes a plurality of sub-active patterns connected to each other, and the organic light emitting display device includes first wirings disposed on the insulating layer and crossing some of the plurality of sub-active patterns in a first direction; and second wires positioned on the first wires and extending in a second direction crossing the first direction, and at least a portion of the second wires may be connected to the connection part.

상기 제1 배선들과 상기 제2 배선들 사이의 층에 위치하는 제3 배선을 더 포함하며, 상기 블록 패턴은 상기 제3 배선과 동일 층일 수 있다.It may further include a third wiring positioned on a layer between the first wirings and the second wirings, and the block pattern may be on the same layer as the third wiring.

상기 블록 패턴은 상기 제1 배선들과 동일 층일 수 있다.The block pattern may be on the same layer as the first wires.

상기 연결부는 상기 제2 배선들과 동일 층일 수 있다.The connection part may be on the same layer as the second wires.

상기 유기 발광 표시 장치는 상기 연결부와 연결된 제1 전극, 상기 제1 전극 상에 위치하는 유기 발광층, 상기 유기 발광층 상에 위치하는 제2 전극을 포함하는 유기 발광 소자를 더 포함할 수 있다.The organic light emitting display device may further include an organic light emitting device including a first electrode connected to the connection part, an organic light emitting layer positioned on the first electrode, and a second electrode positioned on the organic light emitting layer.

상기 기판은 유기 재료를 포함할 수 있다.The substrate may include an organic material.

일 실시예에 따르면, 컨택홀과 이웃하는 절연층의 일 부분이 파손되는 것이 억제된 유기 발광 표시 장치가 제공된다.According to an exemplary embodiment, an organic light emitting display device in which a portion of an insulating layer adjacent to a contact hole is prevented from being damaged is provided.

도 1은 일 실시예에 따른 유기 발광 표시 장치를 나타낸 배치도이다.
도 2는 도 1의 유기 발광 표시 장치를 Ⅱ-Ⅱ를 따른 단면도이다.
도 3은 도 2의 A 부분을 확대한 단면도이다.
도 4는 블록 패턴을 포함하지 않는 유기 발광 표시 장치의 일 부분을 나타낸 단면도이다.
도 5는 다른 실시예에 따른 유기 발광 표시 장치를 나타낸 배치도이다.
도 6은 도 5의 유기 발광 표시 장치를 Ⅵ-Ⅵ을 따른 단면도이다.
도 7은 다른 실시예에 따른 유기 발광 표시 장치를 나타낸 배치도이다.1 is a layout view illustrating an organic light emitting display device according to an exemplary embodiment.
FIG. 2 is a cross-sectional view of the organic light emitting diode display of FIG. 1 taken along line II-II.
FIG. 3 is an enlarged cross-sectional view of portion A of FIG. 2 .
4 is a cross-sectional view illustrating a portion of an organic light emitting display device not including a block pattern.
5 is a layout view illustrating an organic light emitting display device according to another exemplary embodiment.
FIG. 6 is a cross-sectional view of the organic light emitting diode display of FIG. 5 along line VI-VI.
7 is a layout view illustrating an organic light emitting display device according to another exemplary embodiment.

이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.Hereinafter, various embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention. This invention may be embodied in many different forms and is not limited to the embodiments set forth herein.

본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.In order to clearly describe the present invention, parts irrelevant to the description are omitted, and the same reference numerals are assigned to the same or similar components throughout the specification.

또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.In addition, since the size and thickness of each component shown in the drawings are arbitrarily shown for convenience of explanation, the present invention is not necessarily limited to the shown bar. In the drawings, the thickness is shown enlarged to clearly express the various layers and regions. And in the drawings, for convenience of explanation, the thicknesses of some layers and regions are exaggerated.

또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.In addition, when a part such as a layer, film, region, plate, etc. is said to be "on" or "on" another part, this includes not only the case where it is "directly on" the other part, but also the case where another part is in the middle. . Conversely, when a part is said to be "directly on" another part, it means that there is no other part in between. In addition, being "above" or "on" a reference part means being located above or below the reference part, and does not necessarily mean being located "above" or "on" in the opposite direction of gravity. .

또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.In addition, throughout the specification, when a certain component is said to "include", it means that it may further include other components without excluding other components unless otherwise stated.

이하, 도 1 내지 도 3을 참조하여 일 실시예에 따른 유기 발광 표시 장치를 설명한다.Hereinafter, an organic light emitting display device according to an exemplary embodiment will be described with reference to FIGS. 1 to 3 .

도 1은 일 실시예에 따른 유기 발광 표시 장치를 나타낸 배치도이다. 도 2는 도 1의 유기 발광 표시 장치를 Ⅱ-Ⅱ를 따른 단면도이다. 도 1은 유기 발광 표시 장치의 일 화소를 나타낼 수 있으나, 이에 한정되지는 않는다.1 is a layout view illustrating an organic light emitting display device according to an exemplary embodiment. FIG. 2 is a cross-sectional view of the organic light emitting diode display of FIG. 1 taken along line II-II. 1 may represent one pixel of an organic light emitting diode display, but is not limited thereto.

도 1 및 도 2에 도시된 바와 같이, 일 실시예에 따른 유기 발광 표시 장치(1000)는 기판(SUB), 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2), 제3 박막 트랜지스터(T3), 제4 박막 트랜지스터(T4), 제5 박막 트랜지스터(T5), 제6 박막 트랜지스터(T6), 제7 박막 트랜지스터(T7), 액티브 패턴(AP), 절연층(IL), 제1 블록 패턴(BP1), 제2 블록 패턴(BP2), 제3 블록 패턴(BP3), 제4 블록 패턴(BP4), 제5 블록 패턴(BP5), 제1 연결부(CT1), 제2 연결부(CT2), 제3 연결부(CT3), 제4 연결부(CT4), 제5 연결부(CT5), 제1 스캔 라인(Sn), 제2 스캔 라인(Sn-1), 제3 스캔 라인(Sn-2), 발광 제어 라인(EM), 제1 배선들(WI1), 커패시터(Cst), 제3 배선(WI3), 데이터 라인(DA), 구동 전원 라인(ELVDD), 게이트 브릿지(GB), 제2 배선들(WI2), 초기화 전원 라인(Vin), 유기 발광 소자(OLED)를 포함한다.As shown in FIGS. 1 and 2 , the organic light emitting display device 1000 according to an exemplary embodiment includes a substrate SUB, a first thin film transistor T1 , a second thin film transistor T2 , and a third thin film transistor ( T3), fourth thin film transistor T4, fifth thin film transistor T5, sixth thin film transistor T6, seventh thin film transistor T7, active pattern AP, insulating layer IL, first block Pattern BP1, second block pattern BP2, third block pattern BP3, fourth block pattern BP4, fifth block pattern BP5, first connection part CT1, second connection part CT2 , the third connection part CT3, the fourth connection part CT4, the fifth connection part CT5, the first scan line Sn, the second scan line Sn-1, the third scan line Sn-2, Emission control line EM, first wires WI1, capacitor Cst, third wire WI3, data line DA, driving power line ELVDD, gate bridge GB, second wires (WI2), an initialization power supply line (Vin), and an organic light emitting diode (OLED).

기판(SUB)은 유기 재료, 무기 재료, 및 유리 중 적어도 하나를 포함할 수 있다. 기판(SUB)은 플렉서블(flexible)하거나, 스트렛쳐블(stretchable)하거나, 롤러블(rollable)하거나, 폴더블(foldable)할 수 있다.The substrate SUB may include at least one of an organic material, an inorganic material, and glass. The substrate SUB may be flexible, stretchable, rollable, or foldable.

제1 박막 트랜지스터(T1)는 기판(SUB) 상에 위치하며, 제1 서브 액티브 패턴(A1) 및 제1 게이트 전극(G1)을 포함한다. The first thin film transistor T1 is positioned on the substrate SUB and includes a first sub-active pattern A1 and a first gate electrode G1.

제1 서브 액티브 패턴(A1)은 제1 소스 전극(S1), 제1 채널 영역(C1), 제1 드레인 전극(D1)을 포함한다. 제1 소스 전극(S1)은 제2 박막 트랜지스터(T2)의 제2 드레인 전극(D2) 및 제5 박막 트랜지스터(T5)의 제5 드레인 전극(D5) 각각과 연결되어 있으며, 제1 드레인 전극(D1)은 제3 박막 트랜지스터(T3)의 제3 소스 전극(S3) 및 제6 박막 트랜지스터(T6)의 제6 소스 전극(S6) 각각과 연결된다. 제1 게이트 전극(G1)과 중첩하는 제1 서브 액티브 패턴(A1)의 채널 영역인 제1 채널 영역(C1)은 적어도 한번 절곡 연장된 형태를 가지고 있다. The first sub-active pattern A1 includes a first source electrode S1, a first channel region C1, and a first drain electrode D1. The first source electrode S1 is connected to the second drain electrode D2 of the second thin film transistor T2 and the fifth drain electrode D5 of the fifth thin film transistor T5, respectively, and the first drain electrode ( D1) is connected to the third source electrode S3 of the third thin film transistor T3 and the sixth source electrode S6 of the sixth thin film transistor T6, respectively. The first channel region C1, which is the channel region of the first sub-active pattern A1 overlapping the first gate electrode G1, has a shape that is bent and extended at least once.

한편, 다른 실시예에서 제1 채널 영역(C1)은 직선 연장된 형태를 가질 수 있다.Meanwhile, in another embodiment, the first channel region C1 may have a straight-extended shape.

제1 서브 액티브 패턴(A1)은 폴리 실리콘 또는 산화물 반도체로 이루어질 수 있다. 제1 서브 액티브 패턴(A1)이 산화물 반도체로 이루어지는 경우에는 고온 등의 외부 환경에 취약한 산화물 반도체를 보호하기 위해 별도의 보호층이 추가될 수 있다. The first sub-active pattern A1 may be made of polysilicon or an oxide semiconductor. When the first sub-active pattern A1 is made of an oxide semiconductor, a separate protective layer may be added to protect the oxide semiconductor, which is vulnerable to an external environment such as a high temperature.

제1 서브 액티브 패턴(A1)의 제1 채널 영역(C1)은 N형 불순물 또는 P형 불순물로 채널 영역 도핑될 수 있으며, 제1 소스 전극(S1) 및 제1 드레인 전극(D1) 각각은 제1 채널 영역(C1)을 사이에 두고 이격되어 제1 채널 영역(C1)에 도핑된 도핑 불순물과 반대 타입의 도핑 불순물이 도핑될 수 있다.The first channel region C1 of the first sub-active pattern A1 may be doped with N-type impurities or P-type impurities, and each of the first source electrode S1 and the first drain electrode D1 is Doping impurities of the opposite type to those doped in the first channel region C1 may be doped with one channel region C1 interposed therebetween.

제1 게이트 전극(G1)은 제1 서브 액티브 패턴(A1)의 제1 채널 영역(C1) 상에 위치하고 있으며, 섬(island) 형태를 가지고 있다. 제1 게이트 전극(G1)은 게이트 브릿지(GB)에 의해 제4 박막 트랜지스터(T4)의 제4 드레인 전극(D4) 및 제3 박막 트랜지스터(T3)의 제3 드레인 전극(D3)과 연결된다. 제1 게이트 전극(G1)은 커패시터 전극(CE)과 중첩한다. 제1 게이트 전극(G1)은 제1 박막 트랜지스터(T1)의 게이트 전극이며, 커패시터(Cst)의 일 전극이다. 제1 게이트 전극(G1)은 커패시터 전극(CE)과 함께 커패시터(Cst)를 형성한다.The first gate electrode G1 is positioned on the first channel region C1 of the first sub-active pattern A1 and has an island shape. The first gate electrode G1 is connected to the fourth drain electrode D4 of the fourth thin film transistor T4 and the third drain electrode D3 of the third thin film transistor T3 by the gate bridge GB. The first gate electrode G1 overlaps the capacitor electrode CE. The first gate electrode G1 is the gate electrode of the first thin film transistor T1 and is one electrode of the capacitor Cst. The first gate electrode G1 forms a capacitor Cst together with the capacitor electrode CE.

제2 박막 트랜지스터(T2)는 기판(SUB) 상에 위치하며, 제2 서브 액티브 패턴(A2) 및 제2 게이트 전극(G2)을 포함한다. 제2 서브 액티브 패턴(A2)은 제2 소스 전극(S2), 제2 채널 영역(C2), 제2 드레인 전극(D2)을 포함한다. 제2 소스 전극(S2)은 절연층(IL)의 제1 컨택홀(CNT1)을 통해 데이터 라인(DA)과 연결되어 있으며, 제2 드레인 전극(D2)은 제1 박막 트랜지스터(T1)의 제1 소스 전극(S1)과 연결된다. 제2 게이트 전극(G2)과 중첩하는 제2 서브 액티브 패턴(A2)의 채널 영역인 제2 채널 영역(C2)은 제2 소스 전극(S2)과 제2 드레인 전극(D2) 사이에 위치한다. 제2 서브 액티브 패턴(A2)은 제1 서브 액티브 패턴(A1)과 연결된다.The second thin film transistor T2 is positioned on the substrate SUB and includes a second sub-active pattern A2 and a second gate electrode G2. The second sub-active pattern A2 includes a second source electrode S2, a second channel region C2, and a second drain electrode D2. The second source electrode S2 is connected to the data line DA through the first contact hole CNT1 of the insulating layer IL, and the second drain electrode D2 is the first thin film transistor T1. 1 is connected to the source electrode (S1). The second channel region C2, which is a channel region of the second subactive pattern A2 overlapping the second gate electrode G2, is positioned between the second source electrode S2 and the second drain electrode D2. The second sub-active pattern A2 is connected to the first sub-active pattern A1.

제2 게이트 전극(G2)은 제2 서브 액티브 패턴(A2)의 제2 채널 영역(C2) 상에 위치하고 있으며, 제1 스캔 라인(Sn)과 일체로 형성된다.The second gate electrode G2 is positioned on the second channel region C2 of the second sub-active pattern A2 and integrally formed with the first scan line Sn.

제3 박막 트랜지스터(T3)는 기판(SUB) 상에 위치하며, 제3 서브 액티브 패턴(A3) 및 제3 게이트 전극(G3)을 포함한다. The third thin film transistor T3 is positioned on the substrate SUB and includes a third sub-active pattern A3 and a third gate electrode G3.

제3 서브 액티브 패턴(A3)은 제3 소스 전극(S3), 제3 채널 영역(C3), 제3 드레인 전극(D3)을 포함한다. 제3 소스 전극(S3)은 제1 드레인 전극(D1)과 연결되어 있으며, 제3 드레인 전극(D3)은 절연층(IL)의 제2 컨택홀(CNT2)을 통하는 게이트 브릿지(GB)에 의해 제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1)과 연결된다. 제3 게이트 전극(G3)과 중첩하는 제3 서브 액티브 패턴(A3)의 채널 영역인 제3 채널 영역(C3)은 제3 소스 전극(S3)과 제3 드레인 전극(D3) 사이에 위치한다. 즉, 제3 서브 액티브 패턴(A3)은 제1 서브 액티브 패턴(A1)과 제1 게이트 전극(G1) 사이를 연결한다.The third sub-active pattern A3 includes a third source electrode S3, a third channel region C3, and a third drain electrode D3. The third source electrode S3 is connected to the first drain electrode D1, and the third drain electrode D3 is connected by the gate bridge GB passing through the second contact hole CNT2 of the insulating layer IL. It is connected to the first gate electrode G1 of the first thin film transistor T1. The third channel region C3, which is a channel region of the third sub-active pattern A3 overlapping the third gate electrode G3, is positioned between the third source electrode S3 and the third drain electrode D3. That is, the third sub-active pattern A3 connects the first sub-active pattern A1 and the first gate electrode G1.

제3 게이트 전극(G3)은 제3 서브 액티브 패턴(A3)의 제3 채널 영역(C3) 상에 위치하고 있으며, 제1 스캔 라인(Sn)과 일체로 형성된다. 제3 게이트 전극(G3)은 듀얼 게이트(dual gate) 전극으로서 형성되어 있으나, 이에 한정되지는 않는다.The third gate electrode G3 is positioned on the third channel region C3 of the third sub-active pattern A3 and integrally formed with the first scan line Sn. The third gate electrode G3 is formed as a dual gate electrode, but is not limited thereto.

제4 박막 트랜지스터(T4)는 기판(SUB) 상에 위치하며, 제4 서브 액티브 패턴(A4) 및 제4 게이트 전극(G4)을 포함한다. The fourth thin film transistor T4 is positioned on the substrate SUB and includes a fourth sub-active pattern A4 and a fourth gate electrode G4.

제4 서브 액티브 패턴(A4)은 제4 소스 전극(S4), 제4 채널 영역(C4), 제4 드레인 전극(D4)을 포함한다. 제4 소스 전극(S4)은 절연층(IL)의 제5 컨택홀(CNT5)을 통해 초기화 전원 라인(Vin)과 연결되어 있으며, 제4 드레인 전극(D4)은 제2 컨택홀(CNT2)을 통하는 게이트 브릿지(GB)에 의해 제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1)과 연결된다. 제4 게이트 전극(G4)과 중첩하는 제4 서브 액티브 패턴(A4)의 채널 영역인 제4 채널 영역(C4)은 제4 소스 전극(S4)과 제4 드레인 전극(D4) 사이에 위치한다. 즉, 제4 서브 액티브 패턴(A4)은 초기화 전원 라인(Vin)과 제1 게이트 전극(G1) 사이를 연결하는 동시에, 제3 서브 액티브 패턴(A3)과 제1 게이트 전극(G1) 각각과 연결된다.The fourth sub-active pattern A4 includes a fourth source electrode S4, a fourth channel region C4, and a fourth drain electrode D4. The fourth source electrode S4 is connected to the initialization power supply line Vin through the fifth contact hole CNT5 of the insulating layer IL, and the fourth drain electrode D4 has the second contact hole CNT2. It is connected to the first gate electrode G1 of the first thin film transistor T1 by the through gate bridge GB. The fourth channel region C4, which is a channel region of the fourth sub-active pattern A4 overlapping the fourth gate electrode G4, is positioned between the fourth source electrode S4 and the fourth drain electrode D4. That is, the fourth sub-active pattern A4 connects between the initialization power supply line Vin and the first gate electrode G1, and is connected to the third sub-active pattern A3 and the first gate electrode G1, respectively. do.

제4 게이트 전극(G4)은 제4 서브 액티브 패턴(A4)의 제4 채널 영역(C4) 상에 위치하고 있으며, 제2 스캔 라인(Sn-1)과 일체로 형성된다. 제4 게이트 전극(G4)은 듀얼 게이트(dual gate) 전극으로서 형성되어 있으나, 이에 한정되지는 않는다.The fourth gate electrode G4 is positioned on the fourth channel region C4 of the fourth sub-active pattern A4 and integrally formed with the second scan line Sn-1. The fourth gate electrode G4 is formed as a dual gate electrode, but is not limited thereto.

제5 박막 트랜지스터(T5)는 기판(SUB) 상에 위치하며, 제5 서브 액티브 패턴(A5) 및 제5 게이트 전극(G5)을 포함한다. The fifth thin film transistor T5 is positioned on the substrate SUB and includes a fifth sub-active pattern A5 and a fifth gate electrode G5.

제5 서브 액티브 패턴(A5)은 제5 소스 전극(S5), 제5 채널 영역(C5), 제5 드레인 전극(D5)을 포함한다. 제5 소스 전극(S5)은 절연층(IL)의 제3 컨택홀(CNT3)을 통해 구동 전원 라인(ELVDD)과 연결되어 있으며, 제5 드레인 전극(D5)은 제1 박막 트랜지스터(T1)의 제1 소스 전극(S1)과 연결된다. 제5 게이트 전극(G5)과 중첩하는 제5 서브 액티브 패턴(A5)의 채널 영역인 제5 채널 영역(C5)은 제5 소스 전극(S5)과 제5 드레인 전극(D5) 사이에 위치한다. 즉, 제5 서브 액티브 패턴(A5)은 구동 전원 라인(ELVDD)과 제1 서브 액티브 패턴(A1) 사이를 연결한다.The fifth sub-active pattern A5 includes a fifth source electrode S5, a fifth channel region C5, and a fifth drain electrode D5. The fifth source electrode S5 is connected to the driving power supply line ELVDD through the third contact hole CNT3 of the insulating layer IL, and the fifth drain electrode D5 is of the first thin film transistor T1. It is connected to the first source electrode S1. The fifth channel region C5, which is a channel region of the fifth sub-active pattern A5 overlapping the fifth gate electrode G5, is positioned between the fifth source electrode S5 and the fifth drain electrode D5. That is, the fifth sub-active pattern A5 connects the driving power line ELVDD and the first sub-active pattern A1.

제5 게이트 전극(G5)은 제5 서브 액티브 패턴(A5)의 제5 채널 영역(C5) 상에 위치하고 있으며, 발광 제어 라인(EM)과 일체로 형성된다.The fifth gate electrode G5 is positioned on the fifth channel region C5 of the fifth sub-active pattern A5 and is integrally formed with the emission control line EM.

제6 박막 트랜지스터(T6)는 기판(SUB) 상에 위치하며, 제6 서브 액티브 패턴(A6) 및 제6 게이트 전극(G6)을 포함한다. The sixth thin film transistor T6 is positioned on the substrate SUB and includes a sixth sub-active pattern A6 and a sixth gate electrode G6.

제6 서브 액티브 패턴(A6)은 제6 소스 전극(S6), 제6 채널 영역(C6), 제6 드레인 전극(D6)을 포함한다. 제6 소스 전극(S6)은 제1 박막 트랜지스터(T1)의 제1 드레인 전극(D1)과 연결되어 있으며, 제6 드레인 전극(D6)은 절연층(IL)의 제4 컨택홀(CNT4)을 통해 유기 발광 소자(OLED)의 제1 전극(E1)과 연결된다. 제6 게이트 전극(G6)과 중첩하는 제6 서브 액티브 패턴(A6)의 채널 영역인 제6 채널 영역(C6)은 제6 소스 전극(S6)과 제6 드레인 전극(D6) 사이에 위치한다. 즉, 제6 서브 액티브 패턴(A6)은 제1 서브 액티브 패턴(A1)과 유기 발광 소자(OLED)의 제1 전극(E1) 사이를 연결한다.The sixth sub-active pattern A6 includes a sixth source electrode S6, a sixth channel region C6, and a sixth drain electrode D6. The sixth source electrode S6 is connected to the first drain electrode D1 of the first thin film transistor T1, and the sixth drain electrode D6 covers the fourth contact hole CNT4 of the insulating layer IL. It is connected to the first electrode E1 of the organic light emitting diode OLED. The sixth channel region C6, which is a channel region of the sixth subactive pattern A6 overlapping the sixth gate electrode G6, is positioned between the sixth source electrode S6 and the sixth drain electrode D6. That is, the sixth sub-active pattern A6 connects the first sub-active pattern A1 and the first electrode E1 of the organic light emitting diode OLED.

제6 게이트 전극(G6)은 제6 서브 액티브 패턴(A6)의 제6 채널 영역(C6) 상에 위치하고 있으며, 발광 제어 라인(EM)과 일체로 형성된다.The sixth gate electrode G6 is positioned on the sixth channel region C6 of the sixth sub-active pattern A6 and is integrally formed with the emission control line EM.

제7 박막 트랜지스터(T7)는 기판(SUB) 상에 위치하며, 제7 서브 액티브 패턴(A7) 및 제7 게이트 전극(G7)을 포함한다. The seventh thin film transistor T7 is positioned on the substrate SUB and includes a seventh sub-active pattern A7 and a seventh gate electrode G7.

제7 서브 액티브 패턴(A7)은 제7 소스 전극(S7), 제7 채널 영역(C7), 제7 드레인 전극(D7)을 포함한다. 제7 소스 전극(S7)은 도 1에 도시되지 않은 다른 픽셀(도 2에 도시된 픽셀의 상측에 위치하는 픽셀일 수 있다)의 유기 발광 소자의 제1 전극과 연결되어 있으며, 제7 드레인 전극(D7)은 제4 박막 트랜지스터(T4)의 제4 소스 전극(S4)과 연결된다. 제7 게이트 전극(G7)과 중첩하는 제7 서브 액티브 패턴(A7)의 채널 영역인 제7 채널 영역(C7)은 제7 소스 전극(S7)과 제7 드레인 전극(D7) 사이에 위치한다. 즉, 제7 서브 액티브 패턴(A7)은 유기 발광 소자의 제1 전극과 제4 서브 액티브 패턴(A4) 사이를 연결한다.The seventh sub-active pattern A7 includes a seventh source electrode S7, a seventh channel region C7, and a seventh drain electrode D7. The seventh source electrode S7 is connected to a first electrode of an organic light emitting element of another pixel not shown in FIG. 1 (which may be a pixel positioned above the pixel shown in FIG. 2), and is connected to a seventh drain electrode. (D7) is connected to the fourth source electrode S4 of the fourth thin film transistor T4. The seventh channel region C7, which is a channel region of the seventh sub-active pattern A7 overlapping the seventh gate electrode G7, is positioned between the seventh source electrode S7 and the seventh drain electrode D7. That is, the seventh sub-active pattern A7 connects the first electrode of the organic light emitting element and the fourth sub-active pattern A4.

제7 게이트 전극(G7)은 제7 서브 액티브 패턴(A7)의 제7 채널 영역(C7) 상에 위치하고 있으며, 제3 스캔 라인(Sn-2)과 일체로 형성된다.The seventh gate electrode G7 is positioned on the seventh channel region C7 of the seventh sub-active pattern A7 and integrally formed with the third scan line Sn-2.

액티브 패턴(AP)은 상술한 제1 서브 액티브 패턴(A1), 제2 서브 액티브 패턴(A2), 제3 서브 액티브 패턴(A3), 제4 서브 액티브 패턴(A4), 제5 서브 액티브 패턴(A5), 제6 서브 액티브 패턴(A6), 제7 서브 액티브 패턴(A7)을 포함한다. 액티브 패턴(AP)의 제1 서브 액티브 패턴(A1), 제2 서브 액티브 패턴(A2), 제3 서브 액티브 패턴(A3), 제4 서브 액티브 패턴(A4), 제5 서브 액티브 패턴(A5), 제6 서브 액티브 패턴(A6), 제7 서브 액티브 패턴(A7)은 일체로 형성된다.The active pattern AP includes the aforementioned first sub-active pattern A1, second sub-active pattern A2, third sub-active pattern A3, fourth sub-active pattern A4, and fifth sub-active pattern ( A5), a sixth sub-active pattern A6, and a seventh sub-active pattern A7. The first sub-active pattern A1, the second sub-active pattern A2, the third sub-active pattern A3, the fourth sub-active pattern A4, and the fifth sub-active pattern A5 of the active pattern AP. , the sixth sub-active pattern A6, and the seventh sub-active pattern A7 are integrally formed.

한편, 액티브 패턴(AP)에 포함된 제1 서브 액티브 패턴(A1), 제2 서브 액티브 패턴(A2), 제3 서브 액티브 패턴(A3), 제4 서브 액티브 패턴(A4), 제5 서브 액티브 패턴(A5), 제6 서브 액티브 패턴(A6), 제7 서브 액티브 패턴(A7)은 서로 이격되어 형성될 수 있다.Meanwhile, the first sub-active pattern A1, the second sub-active pattern A2, the third sub-active pattern A3, the fourth sub-active pattern A4, and the fifth sub-active pattern included in the active pattern AP. The pattern A5, the sixth sub-active pattern A6, and the seventh sub-active pattern A7 may be formed to be spaced apart from each other.

절연층(IL)은 액티브 패턴(AP) 상에 순차적으로 적층된 제1 서브 절연층(SIL1), 제2 서브 절연층(IL), 및 제3 서브 절연층(SIL3)과, 제1 컨택홀(CNT1), 제2 컨택홀(CNT2), 제3 컨택홀(CNT3), 제4 컨택홀(CNT4), 제5 컨택홀(CNT5)을 포함한다.The insulating layer IL includes a first sub insulating layer SIL1, a second sub insulating layer IL, and a third sub insulating layer SIL3 sequentially stacked on the active pattern AP, and a first contact hole. (CNT1), a second contact hole (CNT2), a third contact hole (CNT3), a fourth contact hole (CNT4), and a fifth contact hole (CNT5).

제1 서브 절연층(SIL1), 제2 서브 절연층(SIL2), 제3 서브 절연층(SIL3) 각각은 실리콘 질화물 또는 실리콘 산화물 등의 무기 절연층 또는 유기 절연층일 수 있다. 또한, 제1 서브 절연층(SIL1), 제2 서브 절연층(SIL2), 제3 서브 절연층(SIL3) 각각은 단층 또는 복층으로 형성될 수 있다. Each of the first sub insulating layer SIL1 , the second sub insulating layer SIL2 , and the third sub insulating layer SIL3 may be an inorganic insulating layer or an organic insulating layer made of silicon nitride or silicon oxide. In addition, each of the first sub insulating layer SIL1 , the second sub insulating layer SIL2 , and the third sub insulating layer SIL3 may be formed as a single layer or a multilayer structure.

제1 서브 절연층(SIL1)은 액티브 패턴(AP) 상에 위치한다. 제1 서브 절연층(SIL1)은 액티브 패턴(AP)과 제1 게이트 전극(G1)을 포함하는 제1 배선들(WI1) 사이에 위치하고 있으며, 서로 다른 층에 위치하는 구성들 간의 단락을 방지한다.The first sub insulating layer SIL1 is positioned on the active pattern AP. The first sub-insulation layer SIL1 is positioned between the active pattern AP and the first wires WI1 including the first gate electrode G1 and prevents a short circuit between elements positioned on different layers. .

제2 서브 절연층(SIL2)은 제1 서브 절연층(SIL1) 상에 위치한다. 제2 서브 절연층(SIL2)은 제1 배선들(WI1)과 커패시터 전극(CE)을 포함하는 제3 배선(WI3) 사이에 위치하고 있으며, 서로 다른 층에 위치하는 구성들 간의 단락을 방지한다.The second sub insulating layer SIL2 is positioned on the first sub insulating layer SIL1. The second sub-insulation layer SIL2 is positioned between the first wirings WI1 and the third wiring WI3 including the capacitor electrode CE, and prevents a short circuit between components positioned on different layers.

제3 서브 절연층(SIL3)은 제2 서브 절연층(SIL2) 상에 위치한다. 제3 서브 절연층(SIL3)은 제3 배선(WI3)과 데이터 라인(DA)을 포함하는 제2 배선들(WI2) 사이에 위치하고 있으며, 서로 다른 구성들 간의 단락을 방지한다.The third sub insulating layer SIL3 is positioned on the second sub insulating layer SIL2. The third sub insulating layer SIL3 is positioned between the third wiring WI3 and the second wirings WI2 including the data line DA, and prevents a short circuit between different components.

제1 컨택홀(CNT1), 제2 컨택홀(CNT2), 제3 컨택홀(CNT3), 제4 컨택홀(CNT4), 제5 컨택홀(CNT5) 각각은 액티브 패턴(AP) 상에 위치하며, 제1 서브 절연층(SIL1), 제2 서브 절연층(SIL2), 제3 서브 절연층(SIL3)을 관통하여 액티브 패턴(AP)의 일부와 중첩한다.Each of the first contact hole CNT1, second contact hole CNT2, third contact hole CNT3, fourth contact hole CNT4, and fifth contact hole CNT5 is located on the active pattern AP, , passes through the first sub insulating layer SIL1 , the second sub insulating layer SIL2 , and the third sub insulating layer SIL3 and overlaps a part of the active pattern AP.

제1 컨택홀(CNT1)은 액티브 패턴(AP)의 제2 서브 액티브 패턴(A2)의 제2 소스 전극(S2)과 중첩한다. 제1 컨택홀(CNT1)을 통해 데이터 라인(DA)이 제2 서브 액티브 패턴(A2)과 연결된다.The first contact hole CNT1 overlaps the second source electrode S2 of the second sub-active pattern A2 of the active pattern AP. The data line DA is connected to the second sub-active pattern A2 through the first contact hole CNT1.

제2 컨택홀(CNT2)은 액티브 패턴(AP)의 제3 서브 액티브 패턴(A3)의 제3 드레인 전극(D3)과 중첩한다. 제2 컨택홀(CNT2)을 통해 게이트 브릿지(GB)가 제3 서브 액티브 패턴(A3)과 연결된다.The second contact hole CNT2 overlaps the third drain electrode D3 of the third sub-active pattern A3 of the active pattern AP. The gate bridge GB is connected to the third sub-active pattern A3 through the second contact hole CNT2.

제3 컨택홀(CNT3)은 액티브 패턴(AP)의 제5 서브 액티브 패턴(A5)의 제5 소스 전극(S5)과 중첩한다. 제3 컨택홀(CNT3)을 통해 구동 전원 라인(ELVDD)이 제5 서브 액티브 패턴(A5)과 연결된다.The third contact hole CNT3 overlaps the fifth source electrode S5 of the fifth sub-active pattern A5 of the active pattern AP. The driving power supply line ELVDD is connected to the fifth sub-active pattern A5 through the third contact hole CNT3.

제4 컨택홀(CNT4)은 액티브 패턴(AP)의 제6 서브 액티브 패턴(A6)의 제6 드레인 전극(D6)과 중첩한다. 제4 컨택홀(CNT4)을 통해 유기 발광 소자(OLED)의 제1 전극(E1)이 제6 서브 액티브 패턴(A6)과 연결된다.The fourth contact hole CNT4 overlaps the sixth drain electrode D6 of the sixth sub-active pattern A6 of the active pattern AP. The first electrode E1 of the organic light emitting diode OLED is connected to the sixth sub-active pattern A6 through the fourth contact hole CNT4.

제5 컨택홀(CNT5)은 액티브 패턴(AP)의 제4 서브 액티브 패턴(A4)의 제4 소스 전극(S4)과 중첩한다. 제5 컨택홀(CNT5)을 통해 초기화 전원 라인(Vin)이 제4 서브 액티브 패턴(A4)과 연결된다.The fifth contact hole CNT5 overlaps the fourth source electrode S4 of the fourth sub-active pattern A4 of the active pattern AP. The initialization power supply line Vin is connected to the fourth sub-active pattern A4 through the fifth contact hole CNT5.

제1 블록 패턴(BP1)은 제1 컨택홀(CNT1)과 이웃하여, 제2 서브 절연층(SIL2) 상에 위치한다. 제1 블록 패턴(BP1)은 제2 서브 절연층(SIL2)과 제3 서브 절연층(SIL3) 사이에 위치한다. 제1 블록 패턴(BP1)은 제3 배선(WI3)과 동일한 층에 위치한다. 제1 블록 패턴(BP1)은 액티브 패턴(AP)의 제2 서브 액티브 패턴(A2)의 테두리와 중첩한다. 제1 블록 패턴(BP1)은 섬(island) 형태를 가진다. 제1 블록 패턴(BP1)은 제1 컨택홀(CNT1)을 완전히 둘러싸는 폐루프(closed loop) 형태를 가진다.The first block pattern BP1 is adjacent to the first contact hole CNT1 and is positioned on the second sub insulating layer SIL2. The first block pattern BP1 is positioned between the second sub insulating layer SIL2 and the third sub insulating layer SIL3. The first block pattern BP1 is positioned on the same layer as the third wiring WI3. The first block pattern BP1 overlaps the edge of the second sub-active pattern A2 of the active pattern AP. The first block pattern BP1 has an island shape. The first block pattern BP1 has a closed loop shape completely surrounding the first contact hole CNT1.

도 3은 도 2의 A 부분을 확대한 단면도이다.FIG. 3 is an enlarged cross-sectional view of portion A of FIG. 2 .

도 3에 도시된 바와 같이, 절연층(IL)은 제1 컨택홀(CNT1)을 둘러싸는 측면(SS)을 포함하며, 제1 블록 패턴(BP1)은 제1 컨택홀(CNT1)의 측면(SS)과 동일 평면인 단부면(ES)을 포함한다. As shown in FIG. 3 , the insulating layer IL includes a side surface SS surrounding the first contact hole CNT1, and the first block pattern BP1 has a side surface of the first contact hole CNT1 ( SS) and an end surface ES that are coplanar.

여기서 동일 평면이라 함은 동일 평면 상에 위치함을 의미할 수 있다.Here, coplanar may mean being located on the same plane.

또한, 동일 평면은 실질적으로 동일한 평면을 의미할 수 있다. 또한, 동일 평면은 공정 오차로 인해 발생된 굴곡이 있는 동일 면일 수 있다.Also, the same plane may mean substantially the same plane. Also, the same plane may be the same plane with curves caused by process errors.

일례로, 절연층(IL)에 제1 컨택홀(CNT1)을 형성하는 건식 식각 공정 중 제1 블록 패턴(BP1)이 식각 수단을 블록(block)함으로써, 제1 블록 패턴(BP1)의 단부면(ES)이 제1 컨택홀(CNT1)의 측면(SS)과 동일 평면을 형성할 수 있다. 이와 같이, 제1 블록 패턴(BP1)은 제1 컨택홀(CNT1)이 형성되는 영역을 설정할 수 있다.For example, during the dry etching process of forming the first contact hole CNT1 in the insulating layer IL, the first block pattern BP1 blocks the etching means, thereby blocking the end surface of the first block pattern BP1. (ES) may form the same plane as the side surface (SS) of the first contact hole (CNT1). As such, the first block pattern BP1 may set an area where the first contact hole CNT1 is formed.

도 4는 블록 패턴을 포함하지 않는 유기 발광 표시 장치의 일 부분을 나타낸 단면도이다.4 is a cross-sectional view illustrating a portion of an organic light emitting display device not including a block pattern.

도 4에 도시된 바와 같이, 제1 블록 패턴(BP1)이 포함되지 않은 일 유기 발광 표시 장치(10)의 경우, 마스크를 이용해 절연층(IL)에 제1 컨택홀(CNT1)을 형성하는 건식 식각 공정 중 공정 오차가 발생되면, 제1 컨택홀(CNT1)의 일부 영역이 제2 서브 액티브 패턴(A2)을 벗어나게 된다. 이로 인해, 기판(SUB)과 제2 서브 액티브 패턴(A2) 사이에 위치하는 버퍼층(BU) 또는 절연층(IL)에 크랙(CR)이 발생될 수 있다.As shown in FIG. 4 , in the case of the organic light emitting diode display 10 without the first block pattern BP1, the first contact hole CNT1 is formed in the insulating layer IL using a dry method. If a process error occurs during the etching process, a partial area of the first contact hole CNT1 deviates from the second sub-active pattern A2. As a result, a crack CR may occur in the buffer layer BU or the insulating layer IL positioned between the substrate SUB and the second sub-active pattern A2.

버퍼층(BU) 또는 절연층(IL)에 크랙(CR)이 발생되면 외부로부터 습기가 기판(SUB)을 통해 유기 발광 소자(OLED)로 침투될 수 있으며, 이로 인해 유기 발광 소자(OLED)의 유기 발광층(OL)에 불량이 발생될 수 있다.When cracks CR occur in the buffer layer BU or the insulating layer IL, moisture from the outside may permeate into the organic light emitting diode OLED through the substrate SUB. A defect may occur in the light emitting layer OL.

특히, 기판(SUB)이 유기 재료를 포함하는 플렉서블 기판인 경우, 무기 재료나 유리 대비 유기 재료의 치밀도가 떨어지기 때문에, 외부의 습기가 기판(SUB)을 통해 유기 발광 소자(OLED)로 쉽게 침투되어 유기 발광 소자(OLED)에 불량이 발생될 수 있다.In particular, when the substrate SUB is a flexible substrate including an organic material, since the density of the organic material is lower than that of an inorganic material or glass, external moisture easily penetrates the organic light emitting device OLED through the substrate SUB. Penetration may cause defects in the organic light emitting diode (OLED).

이와는 다르게, 도 1 내지 도 3에 도시된 일 실시예에 따른 유기 발광 표시 장치(1000)는 제1 블록 패턴(BP1)이 제1 컨택홀(CNT1)이 형성되는 영역을 설정함으로써, 절연층(IL)에 제1 컨택홀(CNT1)을 형성하는 건식 식각 공정 중 공정 오차가 발생되더라도, 제1 컨택홀(CNT1)의 일부 영역이 제2 서브 액티브 패턴(A2)을 벗어나지 않는다. Unlike this, in the organic light emitting diode display 1000 according to the exemplary embodiment illustrated in FIGS. 1 to 3 , the first block pattern BP1 sets an area where the first contact hole CNT1 is formed, so that the insulating layer ( Even if a process error occurs during the dry etching process of forming the first contact hole CNT1 in the IL, a partial area of the first contact hole CNT1 does not deviate from the second sub-active pattern A2.

즉, 제1 컨택홀(CNT1)과 이웃하는 절연층(IL)의 일 부분이 파손되는 것이 억제된 유기 발광 표시 장치(1000)가 제공된다. 이로 인해, 기판(SUB)이 유리 대비 치밀도가 떨어지는 유기 재료를 포함하더라도, 외부의 습기가 기판(SUB)을 통해 유기 발광 소자(OLED)로 침투되는 것이 억제됨으로써, 습기에 의해 유기 발광 소자(OLED)에 불량이 발생되는 것이 억제된다. That is, the organic light emitting diode display 1000 is provided in which damage to a portion of the insulating layer IL adjacent to the first contact hole CNT1 is suppressed. As a result, even if the substrate SUB includes an organic material having a lower density than glass, penetration of external moisture into the organic light emitting diode OLED through the substrate SUB is suppressed, so that the organic light emitting diode (OLED) due to moisture ( The generation of defects in OLED is suppressed.

이와 같이, 제1 블록 패턴(BP1)을 포함함으로써, 유기 발광 소자(OLED)의 수명이 향상된 유기 발광 표시 장치(1000)가 제공된다.As such, by including the first block pattern BP1, the organic light emitting diode display 1000 with improved lifespan of the organic light emitting diode OLED is provided.

제2 블록 패턴(BP2)은 제2 컨택홀(CNT2)과 이웃하여, 제2 서브 절연층(SIL2) 상에 위치한다. 제2 블록 패턴(BP2)은 제2 서브 절연층(SIL2)과 제3 서브 절연층(SIL3) 사이에 위치한다. 제2 블록 패턴(BP2)은 제3 배선(WI3)과 동일한 층에 위치한다. 제2 블록 패턴(BP2)은 액티브 패턴(AP)의 제3 서브 액티브 패턴(A3)의 테두리와 중첩한다. 제2 블록 패턴(BP2)은 섬(island) 형태를 가진다. 제2 블록 패턴(BP2)은 제2 컨택홀(CNT2)을 완전히 둘러싸는 폐루프(closed loop) 형태를 가진다. 제2 블록 패턴(BP2)은 제2 컨택홀(CNT2)의 측면과 동일 평면인 단부면을 포함한다. 제2 블록 패턴(BP2)은 제2 컨택홀(CNT2)이 형성되는 영역을 설정할 수 있다.The second block pattern BP2 is adjacent to the second contact hole CNT2 and is positioned on the second sub insulating layer SIL2. The second block pattern BP2 is positioned between the second sub insulating layer SIL2 and the third sub insulating layer SIL3. The second block pattern BP2 is positioned on the same layer as the third wiring WI3. The second block pattern BP2 overlaps the edge of the third sub-active pattern A3 of the active pattern AP. The second block pattern BP2 has an island shape. The second block pattern BP2 has a closed loop shape completely surrounding the second contact hole CNT2. The second block pattern BP2 includes an end surface coplanar with a side surface of the second contact hole CNT2. The second block pattern BP2 may set an area where the second contact hole CNT2 is formed.

제2 블록 패턴(BP2)이 제2 컨택홀(CNT2)이 형성되는 영역을 설정함으로써, 절연층(IL)에 제2 컨택홀(CNT2)을 형성하는 건식 식각 공정 중 공정 오차가 발생되더라도, 제2 컨택홀(CNT2)의 일부 영역이 제3 서브 액티브 패턴(A3)을 벗어나지 않는다. Even if a process error occurs during the dry etching process of forming the second contact hole CNT2 in the insulating layer IL by setting the area where the second contact hole CNT2 is formed in the second block pattern BP2, the second contact hole CNT2 is formed. A partial area of the second contact hole CNT2 does not deviate from the third sub-active pattern A3.

즉, 제2 컨택홀(CNT2)과 이웃하는 절연층(IL)의 일 부분이 파손되는 것이 억제된 유기 발광 표시 장치(1000)가 제공된다. 이와 같이, 제2 블록 패턴(BP2)을 포함함으로써, 유기 발광 소자(OLED)의 수명이 향상된 유기 발광 표시 장치(1000)가 제공된다.That is, the organic light emitting display device 1000 is provided in which a portion of the insulating layer IL adjacent to the second contact hole CNT2 is prevented from being damaged. As such, by including the second block pattern BP2, the organic light emitting diode display 1000 with improved lifespan of the organic light emitting diode OLED is provided.

제3 블록 패턴(BP3)은 제3 컨택홀(CNT3)과 이웃하여, 제2 서브 절연층(SIL2) 상에 위치한다. 제3 블록 패턴(BP3)은 제2 서브 절연층(SIL2)과 제3 서브 절연층(SIL3) 사이에 위치한다. 제3 블록 패턴(BP3)은 제3 배선(WI3)과 동일한 층에 위치한다. 제3 블록 패턴(BP3)은 액티브 패턴(AP)의 제5 서브 액티브 패턴(A5)의 테두리와 중첩한다. 제3 블록 패턴(BP3)은 섬(island) 형태를 가진다. 제3 블록 패턴(BP3)은 제3 컨택홀(CNT3)을 완전히 둘러싸는 폐루프(closed loop) 형태를 가진다. 제3 블록 패턴(BP3)은 제3 컨택홀(CNT3)의 측면과 동일 평면인 단부면을 포함한다. 제3 블록 패턴(BP3)은 제3 컨택홀(CNT3)이 형성되는 영역을 설정할 수 있다.The third block pattern BP3 is adjacent to the third contact hole CNT3 and is positioned on the second sub insulating layer SIL2. The third block pattern BP3 is positioned between the second sub insulating layer SIL2 and the third sub insulating layer SIL3. The third block pattern BP3 is positioned on the same layer as the third wiring WI3. The third block pattern BP3 overlaps the edge of the fifth sub-active pattern A5 of the active pattern AP. The third block pattern BP3 has an island shape. The third block pattern BP3 has a closed loop shape completely surrounding the third contact hole CNT3. The third block pattern BP3 includes an end surface coplanar with a side surface of the third contact hole CNT3. The third block pattern BP3 may set an area where the third contact hole CNT3 is formed.

제3 블록 패턴(BP3)이 제3 컨택홀(CNT3)이 형성되는 영역을 설정함으로써, 절연층(IL)에 제3 컨택홀(CNT3)을 형성하는 건식 식각 공정 중 공정 오차가 발생되더라도, 제3 컨택홀(CNT3)의 일부 영역이 제5 서브 액티브 패턴(A5)을 벗어나지 않는다. Even if a process error occurs during the dry etching process of forming the third contact hole CNT3 in the insulating layer IL by setting the area where the third contact hole CNT3 is formed in the third block pattern BP3, the third contact hole CNT3 is formed. A partial area of the 3 contact hole CNT3 does not deviate from the fifth sub-active pattern A5.

즉, 제3 컨택홀(CNT3)과 이웃하는 절연층(IL)의 일 부분이 파손되는 것이 억제된 유기 발광 표시 장치(1000)가 제공된다. 이와 같이, 제3 블록 패턴(BP3)을 포함함으로써, 유기 발광 소자(OLED)의 수명이 향상된 유기 발광 표시 장치(1000)가 제공된다.That is, the organic light emitting display device 1000 is provided in which a portion of the insulating layer IL adjacent to the third contact hole CNT3 is prevented from being damaged. As described above, by including the third block pattern BP3, the organic light emitting diode display 1000 with improved lifespan of the organic light emitting diode OLED is provided.

제4 블록 패턴(BP4)은 제4 컨택홀(CNT4)과 이웃하여, 제2 서브 절연층(SIL2) 상에 위치한다. 제4 블록 패턴(BP4)은 제2 서브 절연층(SIL2)과 제3 서브 절연층(SIL3) 사이에 위치한다. 제4 블록 패턴(BP4)은 제3 배선(WI3)과 동일한 층에 위치한다. 제4 블록 패턴(BP4)은 액티브 패턴(AP)의 제6 서브 액티브 패턴(A6)의 테두리와 중첩한다. 제4 블록 패턴(BP4)은 섬(island) 형태를 가진다. 제4 블록 패턴(BP4)은 제4 컨택홀(CNT4)을 완전히 둘러싸는 폐루프(closed loop) 형태를 가진다. 제4 블록 패턴(BP4)은 제4 컨택홀(CNT4)의 측면과 동일 평면인 일 단부면을 포함한다. 제4 블록 패턴(BP4)의 타 단부면은 제4 컨택홀(CNT4)의 측면과 이격된다. 제4 블록 패턴(BP4)은 제4 컨택홀(CNT4)이 형성되는 영역의 일부를 설정할 수 있다.The fourth block pattern BP4 is adjacent to the fourth contact hole CNT4 and is positioned on the second sub insulating layer SIL2. The fourth block pattern BP4 is positioned between the second sub insulating layer SIL2 and the third sub insulating layer SIL3. The fourth block pattern BP4 is positioned on the same layer as the third wiring WI3. The fourth block pattern BP4 overlaps the edge of the sixth sub-active pattern A6 of the active pattern AP. The fourth block pattern BP4 has an island shape. The fourth block pattern BP4 has a closed loop shape completely surrounding the fourth contact hole CNT4. The fourth block pattern BP4 includes one end surface coplanar with the side surface of the fourth contact hole CNT4. The other end surface of the fourth block pattern BP4 is spaced apart from the side surface of the fourth contact hole CNT4. The fourth block pattern BP4 may set a part of an area where the fourth contact hole CNT4 is formed.

제4 블록 패턴(BP4)이 제4 컨택홀(CNT4)이 형성되는 영역의 일부를 설정함으로써, 절연층(IL)에 제4 컨택홀(CNT4)을 형성하는 건식 식각 공정 중 공정 오차가 발생되더라도, 제4 컨택홀(CNT4)의 일부 영역이 제6 서브 액티브 패턴(A6)을 벗어나지 않는다. Even if a process error occurs during the dry etching process of forming the fourth contact hole CNT4 in the insulating layer IL by setting a part of the region where the fourth block pattern BP4 is formed, the fourth contact hole CNT4 is formed. , a partial area of the fourth contact hole CNT4 does not deviate from the sixth sub-active pattern A6.

즉, 제4 컨택홀(CNT4)과 이웃하는 절연층(IL)의 일 부분이 파손되는 것이 억제된 유기 발광 표시 장치(1000)가 제공된다. 이와 같이, 제4 블록 패턴(BP4)을 포함함으로써, 유기 발광 소자(OLED)의 수명이 향상된 유기 발광 표시 장치(1000)가 제공된다.That is, the organic light emitting display device 1000 is provided in which a portion of the insulating layer IL adjacent to the fourth contact hole CNT4 is prevented from being damaged. As described above, by including the fourth block pattern BP4, the organic light emitting diode display 1000 with improved lifespan of the organic light emitting diode OLED is provided.

제5 블록 패턴(BP5)은 제5 컨택홀(CNT5)과 이웃하여, 제2 서브 절연층(SIL2) 상에 위치한다. 제5 블록 패턴(BP5)은 제2 서브 절연층(SIL2)과 제3 서브 절연층(SIL3) 사이에 위치한다. 제5 블록 패턴(BP5)은 제3 배선(WI3)과 동일한 층에 위치한다. 제5 블록 패턴(BP5)은 액티브 패턴(AP)의 제4 서브 액티브 패턴(A4)의 테두리와 중첩한다. 제5 블록 패턴(BP5)은 섬(island) 형태를 가진다. 제5 블록 패턴(BP5)은 제5 컨택홀(CNT5)을 완전히 둘러싸는 폐루프(closed loop) 형태를 가진다. 제5 블록 패턴(BP5)은 제5 컨택홀(CNT5)의 측면과 동일 평면인 단부면을 포함한다. 제5 블록 패턴(BP5)은 제5 컨택홀(CNT5)이 형성되는 영역을 설정할 수 있다.The fifth block pattern BP5 is adjacent to the fifth contact hole CNT5 and is positioned on the second sub insulating layer SIL2. The fifth block pattern BP5 is positioned between the second sub insulating layer SIL2 and the third sub insulating layer SIL3. The fifth block pattern BP5 is positioned on the same layer as the third wiring WI3. The fifth block pattern BP5 overlaps the edge of the fourth sub-active pattern A4 of the active pattern AP. The fifth block pattern BP5 has an island shape. The fifth block pattern BP5 has a closed loop shape completely surrounding the fifth contact hole CNT5. The fifth block pattern BP5 includes an end surface coplanar with a side surface of the fifth contact hole CNT5. The fifth block pattern BP5 may set an area where the fifth contact hole CNT5 is formed.

제5 블록 패턴(BP5)이 제5 컨택홀(CNT5)이 형성되는 영역을 설정함으로써, 절연층(IL)에 제5 컨택홀(CNT5)을 형성하는 건식 식각 공정 중 공정 오차가 발생되더라도, 제5 컨택홀(CNT5)의 일부 영역이 제4 서브 액티브 패턴(A4)을 벗어나지 않는다. Even if a process error occurs during the dry etching process of forming the fifth contact hole CNT5 in the insulating layer IL by setting the area where the fifth contact hole CNT5 is formed in the fifth block pattern BP5, the fifth contact hole CNT5 is formed. A partial area of the 5 contact hole CNT5 does not deviate from the fourth sub-active pattern A4.

즉, 제5 컨택홀(CNT5)과 이웃하는 절연층(IL)의 일 부분이 파손되는 것이 억제된 유기 발광 표시 장치(1000)가 제공된다. 이와 같이, 제5 블록 패턴(BP5)을 포함함으로써, 유기 발광 소자(OLED)의 수명이 향상된 유기 발광 표시 장치(1000)가 제공된다.That is, the organic light emitting display device 1000 is provided in which a portion of the insulating layer IL adjacent to the fifth contact hole CNT5 is prevented from being damaged. As described above, by including the fifth block pattern BP5, the organic light emitting diode display 1000 having an improved lifetime of the organic light emitting diode OLED is provided.

제1 연결부(CT1)는 제1 블록 패턴(BP1) 상에 위치한다. 제1 연결부(CT1)는 제1 블록 패턴(BP1)을 지나 제1 컨택홀(CNT1)을 통해 제2 서브 액티브 패턴(A2)과 연결된다. 제1 연결부(CT1)는 제1 블록 패턴(BP1)과 접촉한다. 제1 연결부(CT1)는 제2 배선들(WI2) 중 일부인 데이터 라인(DA)과 연결된다. 제1 연결부(CT1)는 데이터 라인(DA)과 일체이다. 제1 연결부(CT1)는 제2 배선들(WI2)과 동일한 층에 위치한다.The first connection portion CT1 is positioned on the first block pattern BP1. The first connection portion CT1 passes through the first block pattern BP1 and is connected to the second sub-active pattern A2 through the first contact hole CNT1. The first connection portion CT1 contacts the first block pattern BP1. The first connection part CT1 is connected to the data line DA, which is a part of the second wires WI2. The first connection portion CT1 is integral with the data line DA. The first connection part CT1 is positioned on the same layer as the second wires WI2.

제2 연결부(CT2)는 제2 블록 패턴(BP2) 상에 위치한다. 제2 연결부(CT2)는 제2 블록 패턴(BP2)을 지나 제2 컨택홀(CNT2)을 통해 제3 서브 액티브 패턴(A3)과 연결된다. 제2 연결부(CT2)는 제2 블록 패턴(BP2)과 접촉한다. 제2 연결부(CT2)는 제2 배선들(WI2) 중 일부인 게이트 브릿지(GB)와 연결된다. 제2 연결부(CT2)는 게이트 브릿지(GB)와 일체이다. 제2 연결부(CT2)는 제2 배선들(WI2)과 동일한 층에 위치한다.The second connection portion CT2 is positioned on the second block pattern BP2. The second connection portion CT2 passes through the second block pattern BP2 and is connected to the third sub-active pattern A3 through the second contact hole CNT2. The second connection portion CT2 contacts the second block pattern BP2. The second connection part CT2 is connected to the gate bridge GB, which is a part of the second wires WI2. The second connection portion CT2 is integral with the gate bridge GB. The second connection part CT2 is positioned on the same layer as the second wires WI2.

제3 연결부(CT3)는 제3 블록 패턴(BP3) 상에 위치한다. 제3 연결부(CT3)는 제3 블록 패턴(BP3)을 지나 제3 컨택홀(CNT3)을 통해 제5 서브 액티브 패턴(A5)과 연결된다. 제3 연결부(CT3)는 제3 블록 패턴(BP3)과 접촉한다. 제3 연결부(CT3)는 제3 배선(WI3) 중 일부인 구동 전원 라인(ELVDD)과 연결된다. 제3 연결부(CT3)는 구동 전원 라인(ELVDD)과 일체이다. 제3 연결부(CT3)는 제3 배선(WI3)과 동일한 층에 위치한다.The third connection portion CT3 is positioned on the third block pattern BP3. The third connection portion CT3 passes through the third block pattern BP3 and is connected to the fifth sub-active pattern A5 through the third contact hole CNT3. The third connection portion CT3 contacts the third block pattern BP3. The third connection part CT3 is connected to the driving power line ELVDD, which is a part of the third wiring WI3. The third connection portion CT3 is integral with the driving power line ELVDD. The third connection part CT3 is located on the same layer as the third wire WI3.

제4 연결부(CT4)는 제4 블록 패턴(BP4) 상에 위치한다. 제4 연결부(CT4)는 제4 블록 패턴(BP4)을 지나 제4 컨택홀(CNT4)을 통해 제6 서브 액티브 패턴(A6)과 연결된다. 제4 연결부(CT4)는 제4 블록 패턴(BP4)과 접촉한다. 제4 연결부(CT4)는 제6 서브 액티브 패턴(A6)과 유기 발광 소자(OLED)의 제1 전극(E1) 사이를 연결한다. 제4 연결부(CT4)는 제2 배선들(WI2)과 동일한 층에 위치한다.The fourth connection portion CT4 is positioned on the fourth block pattern BP4. The fourth connection portion CT4 passes through the fourth block pattern BP4 and is connected to the sixth sub-active pattern A6 through the fourth contact hole CNT4. The fourth connection portion CT4 contacts the fourth block pattern BP4. The fourth connection portion CT4 connects the sixth sub-active pattern A6 and the first electrode E1 of the organic light emitting diode OLED. The fourth connection part CT4 is positioned on the same layer as the second wires WI2.

제5 연결부(CT5)는 제5 블록 패턴(BP5) 상에 위치한다. 제5 연결부(CT5)는 제5 블록 패턴(BP5)을 지나 제5 컨택홀(CNT5)을 통해 제4 서브 액티브 패턴(A4)과 연결된다. 제5 연결부(CT5)는 제5 블록 패턴(BP5)과 접촉한다. 제5 연결부(CT5)는 제4 서브 액티브 패턴(A4)과 초기화 전원 라인(Vin) 사이를 연결한다. 제5 연결부(CT5)는 제2 배선들(WI2)과 동일한 층에 위치한다.The fifth connection portion CT5 is positioned on the fifth block pattern BP5. The fifth connection portion CT5 passes through the fifth block pattern BP5 and is connected to the fourth sub-active pattern A4 through the fifth contact hole CNT5. The fifth connection portion CT5 contacts the fifth block pattern BP5. The fifth connection part CT5 connects the fourth sub-active pattern A4 and the initialization power supply line Vin. The fifth connection part CT5 is positioned on the same layer as the second wires WI2.

제1 스캔 라인(Sn)은 제1 서브 절연층(SIL1)을 사이에 두고 제2 서브 액티브 패턴(A2) 및 제3 서브 액티브 패턴(A3) 상에 위치하여 제2 서브 액티브 패턴(A2) 및 제3 서브 액티브 패턴(A3)을 가로지르는 제1 방향(X)으로 연장되어 있으며, 제2 게이트 전극(G2) 및 제3 게이트 전극(G3)과 일체로 형성되어 제2 게이트 전극(G2) 및 제3 게이트 전극(G3)과 연결된다.The first scan line Sn is positioned on the second sub-active pattern A2 and the third sub-active pattern A3 with the first sub-insulating layer SIL1 interposed therebetween, thereby forming the second and third sub-active patterns A2 and A3. It extends in the first direction (X) crossing the third sub-active pattern (A3), and is formed integrally with the second gate electrode (G2) and the third gate electrode (G3) to form the second gate electrode (G2 and G3). It is connected to the third gate electrode G3.

제2 스캔 라인(Sn-1)은 제1 스캔 라인(Sn)과 이격되어 제1 서브 절연층(SIL1)을 사이에 두고 제4 서브 액티브 패턴(A4) 상에 위치하며, 제4 서브 액티브 패턴(A4)을 가로지르는 제1 방향(X)으로 연장되어 있으며, 제4 게이트 전극(G4)과 일체로 형성되어 제4 게이트 전극(G4)과 연결된다.The second scan line Sn−1 is spaced apart from the first scan line Sn and positioned on the fourth sub active pattern A4 with the first sub insulating layer SIL1 interposed therebetween, and the fourth sub active pattern It extends in the first direction (X) crossing (A4), and is integrally formed with the fourth gate electrode (G4) and connected to the fourth gate electrode (G4).

제3 스캔 라인(Sn-2)은 제2 스캔 라인(Sn-1)과 이격되어 제1 서브 절연층(SIL1)을 사이에 두고 제7 서브 액티브 패턴(A7) 상에 위치하며, 제7 서브 액티브 패턴(A7)을 가로지르는 제1 방향(X)으로 연장되어 있으며, 제7 게이트 전극(G7)과 일체로 형성되어 제7 게이트 전극(G7)과 연결된다.The third scan line Sn-2 is spaced apart from the second scan line Sn-1 and positioned on the seventh sub-active pattern A7 with the first sub-insulation layer SIL1 interposed therebetween, and is positioned on the seventh sub-active pattern A7. It extends in the first direction X crossing the active pattern A7 and is integrally formed with the seventh gate electrode G7 and connected to the seventh gate electrode G7.

발광 제어 라인(EM)은 제1 스캔 라인(Sn)과 이격되어 제1 서브 절연층(SIL1)을 사이에 두고 제5 서브 액티브 패턴(A5) 및 제6 서브 액티브 패턴(A6) 상에 위치하며, 제5 서브 액티브 패턴(A5) 및 제6 서브 액티브 패턴(A6)을 가로지르는 제1 방향(X)으로 연장되어 있으며, 제5 게이트 전극(G5) 및 제6 게이트 전극(G6)과 일체로 형성되어 제5 게이트 전극(G5) 및 제6 게이트 전극(G6)과 연결된다.The emission control line EM is spaced apart from the first scan line Sn and positioned on the fifth sub-active pattern A5 and the sixth sub-active pattern A6 with the first sub insulating layer SIL1 interposed therebetween, , extends in the first direction (X) crossing the fifth sub-active pattern A5 and the sixth sub-active pattern A6, and integrally with the fifth gate electrode G5 and the sixth gate electrode G6. formed and connected to the fifth gate electrode G5 and the sixth gate electrode G6.

제1 배선들(WI1)은 액티브 패턴(AP)을 가로지르는 제1 방향(X)으로 연장된다. 제1 배선들(WI1)은 상술한 발광 제어 라인(EM), 제3 스캔 라인(Sn-2), 제2 스캔 라인(Sn-1), 제1 스캔 라인(Sn), 제1 게이트 전극(G1), 제2 게이트 전극(G2), 제3 게이트 전극(G3), 제4 게이트 전극(G4), 제5 게이트 전극(G5), 제6 게이트 전극(G6), 제7 게이트 전극(G7)을 포함한다. The first wires WI1 extend in a first direction X crossing the active pattern AP. The first wirings WI1 include the light emitting control line EM, the third scan line Sn-2, the second scan line Sn-1, the first scan line Sn, and the first gate electrode ( G1), second gate electrode G2, third gate electrode G3, fourth gate electrode G4, fifth gate electrode G5, sixth gate electrode G6, and seventh gate electrode G7. includes

제1 배선들(WI1)에 포함된 발광 제어 라인(EM), 제3 스캔 라인(Sn-2), 제2 스캔 라인(Sn-1), 제1 스캔 라인(Sn), 제1 게이트 전극(G1), 제2 게이트 전극(G2), 제3 게이트 전극(G3), 제4 게이트 전극(G4), 제5 게이트 전극(G5), 제6 게이트 전극(G6), 제7 게이트 전극(G7)은 동일한 층에 위치하며, 동일한 재료로 형성된다. The emission control line EM included in the first wires WI1, the third scan line Sn-2, the second scan line Sn-1, the first scan line Sn, and the first gate electrode ( G1), second gate electrode G2, third gate electrode G3, fourth gate electrode G4, fifth gate electrode G5, sixth gate electrode G6, and seventh gate electrode G7. are located on the same layer and are made of the same material.

한편, 본 발명의 다른 실시예에서, 발광 제어 라인(EM), 제3 스캔 라인(Sn-2), 제2 스캔 라인(Sn-1), 제1 스캔 라인(Sn), 제1 게이트 전극(G1), 제2 게이트 전극(G2), 제3 게이트 전극(G3), 제4 게이트 전극(G4), 제5 게이트 전극(G5), 제6 게이트 전극(G6), 제7 게이트 전극(G7) 각각은 선택적으로 서로 다른 층에 위치하여 서로 다른 재료로 형성될 수 있다.Meanwhile, in another embodiment of the present invention, the emission control line (EM), the third scan line (Sn-2), the second scan line (Sn-1), the first scan line (Sn), the first gate electrode ( G1), second gate electrode G2, third gate electrode G3, fourth gate electrode G4, fifth gate electrode G5, sixth gate electrode G6, and seventh gate electrode G7. Each may optionally be located on a different layer and formed from a different material.

커패시터(Cst)는 제2 서브 절연층(SIL2)을 사이에 두고 서로 대향하는 일 전극 및 타 전극을 포함한다. 상술한 일 전극은 커패시터 전극(CE)이며, 타 전극은 제1 게이트 전극(G1)이다. 커패시터 전극(CE)은 제2 서브 절연층(SIL2)을 사이에 두고 제1 게이트 전극(G1) 상에 위치하며, 컨택홀을 통해 구동 전원 라인(ELVDD)과 연결된다.The capacitor Cst includes one electrode and the other electrode facing each other with the second sub insulating layer SIL2 interposed therebetween. One electrode described above is the capacitor electrode CE, and the other electrode is the first gate electrode G1. The capacitor electrode CE is positioned on the first gate electrode G1 with the second sub insulating layer SIL2 interposed therebetween, and is connected to the driving power line ELVDD through a contact hole.

커패시터 전극(CE)은 제2 서브 절연층(SIL2)을 사이에 두고 제1 게이트 전극(G1)상에 위치하며, 제1 게이트 전극(G1)과 함께 커패시터(Cst)를 형성한다. 커패시터 전극(CE)과 제1 게이트 전극(G1) 각각은 서로 다른 층에서 서로 다르거나 서로 동일한 메탈(metal)로 형성된다. The capacitor electrode CE is positioned on the first gate electrode G1 with the second sub insulating layer SIL2 interposed therebetween, and together with the first gate electrode G1 forms the capacitor Cst. Each of the capacitor electrode CE and the first gate electrode G1 is formed of different or identical metals in different layers.

제3 배선(WI3)은 상술한 커패시터 전극(CE)을 포함한다. 제3 배선(WI3)은 제1 배선들(WI1)과 제2 배선들(WI2) 사이의 층에 위치한다. 제3 배선(WI3)은 제1 서브 절연층(SIL1)과 제2 서브 절연층(SIL2) 사이에 위치한다. 제3 배선(WI3)은 제1 방향(X)으로 연장되나, 이에 한정되지 않는다.The third wire WI3 includes the aforementioned capacitor electrode CE. The third wiring WI3 is positioned on a layer between the first wirings WI1 and the second wirings WI2. The third wiring WI3 is positioned between the first sub insulating layer SIL1 and the second sub insulating layer SIL2. The third wiring WI3 extends in the first direction X, but is not limited thereto.

데이터 라인(DA)은 제3 서브 절연층(SIL3)을 사이에 두고 제1 스캔 라인(Sn) 상에 위치하여 제1 스캔 라인(Sn)을 가로지르는 제2 방향(Y)으로 연장된다. 제2 방향(Y)은 제1 방향(X)과 교차한다. 데이터 라인(DA)은 제1 연결부(CT1)와 연결되어 있으며, 제1 컨택홀(CNT1)을 통해 제2 서브 액티브 패턴(A2)의 제2 소스 전극(S2)과 연결된다. 데이터 라인(DA)은 제1 스캔 라인(Sn), 제2 스캔 라인(Sn-1), 제3 스캔 라인(Sn-2), 발광 제어 라인(EM)을 가로질러 연장된다.The data line DA is positioned on the first scan line Sn with the third sub insulating layer SIL3 therebetween and extends in the second direction Y crossing the first scan line Sn. The second direction (Y) intersects the first direction (X). The data line DA is connected to the first connection part CT1 and is connected to the second source electrode S2 of the second sub-active pattern A2 through the first contact hole CNT1. The data line DA extends across the first scan line Sn, the second scan line Sn-1, the third scan line Sn-2, and the emission control line EM.

구동 전원 라인(ELVDD)은 데이터 라인(DA)과 이격되어 제3 서브 절연층(SIL3)을 사이에 두고 제1 스캔 라인(Sn) 상에 위치한다. 구동 전원 라인(ELVDD)은 제1 스캔 라인(Sn)을 가로지르는 제2 방향(Y)으로 연장된다. 구동 전원 라인(ELVDD)은 컨택홀을 통해 커패시터 전극(CE)과 연결된다. 구동 전원 라인(ELVDD)은 제3 연결부(CT3)와 연결되어 있으며, 제3 컨택홀(CNT3)을 통해 제5 서브 액티브 패턴(A5)의 제5 소스 전극(S5)과 연결된다. 구동 전원 라인(ELVDD)은 제1 스캔 라인(Sn), 제2 스캔 라인(Sn-1), 제3 스캔 라인(Sn-2), 발광 제어 라인(EM)을 가로질러 연장된다.The driving power line ELVDD is spaced apart from the data line DA and positioned on the first scan line Sn with the third sub insulating layer SIL3 interposed therebetween. The driving power line ELVDD extends in the second direction Y crossing the first scan line Sn. The driving power line ELVDD is connected to the capacitor electrode CE through a contact hole. The driving power line ELVDD is connected to the third connection part CT3 and is connected to the fifth source electrode S5 of the fifth sub-active pattern A5 through the third contact hole CNT3. The driving power line ELVDD extends across the first scan line Sn, the second scan line Sn-1, the third scan line Sn-2, and the emission control line EM.

게이트 브릿지(GB)는 제3 서브 절연층(SIL3)을 사이에 두고 제1 스캔 라인(Sn) 상에 위치하여 구동 전원 라인(ELVDD)과 이격되어 있다. 게이트 브릿지(GB)는 제2 연결부(CT2)와 연결되어 있으며, 제2 컨택홀(CNT2)을 통해 제3 서브 액티브 패턴(A3)의 제3 드레인 전극(D3)과 연결된다. 게이트 브릿지(GB)는 제3 서브 액티브 패턴(A3)과 제1 게이트 전극(G1) 사이를 연결한다.The gate bridge GB is positioned on the first scan line Sn with the third sub insulating layer SIL3 interposed therebetween, and is spaced apart from the driving power line ELVDD. The gate bridge GB is connected to the second connection part CT2 and is connected to the third drain electrode D3 of the third sub-active pattern A3 through the second contact hole CNT2. The gate bridge GB connects the third sub-active pattern A3 and the first gate electrode G1.

제2 배선들(WI2)은 제1 배선들(WI1) 상에 위치하여 제1 방향(X)과 교차하는 제2 방향(Y)으로 연장된다. 제2 배선들(WI2)은 상술한 데이터 라인(DA), 구동 전원 라인(ELVDD), 게이트 브릿지(GB)를 포함한다.The second wires WI2 are positioned on the first wires WI1 and extend in a second direction Y crossing the first direction X. The second wires WI2 include the aforementioned data line DA, the driving power supply line ELVDD, and the gate bridge GB.

제2 배선들(WI2)에 포함된 데이터 라인(DA), 구동 전원 라인(ELVDD), 게이트 브릿지(GB)는 동일한 층에 위치하며, 동일한 재료로 형성된다. The data line DA, the driving power line ELVDD, and the gate bridge GB included in the second wires WI2 are positioned on the same layer and made of the same material.

한편, 본 발명의 다른 실시예에서, 데이터 라인(DA), 구동 전원 라인(ELVDD), 게이트 브릿지(GB) 각각은 선택적으로 서로 다른 층에 위치하여 서로 다른 재료로 형성될 수 있다.Meanwhile, in another embodiment of the present invention, each of the data line DA, the driving power supply line ELVDD, and the gate bridge GB may be selectively positioned on different layers and formed of different materials.

초기화 전원 라인(Vin)은 제2 스캔 라인(Sn-1) 상에 위치하며, 제5 연결부(CT5)와 연결된다. 초기화 전원 라인(Vin)은 제5 컨택홀(CNT5)을 통해 제4 서브 액티브 패턴(A4)의 제4 소스 전극(S4)과 연결된다. 초기화 전원 라인(Vin)은 유기 발광 소자(OLED)의 제1 전극(E1)과 동일한 층에 위치하여 동일한 재료로 형성된다. 한편, 본 발명의 다른 실시예에서 초기화 전원 라인(Vin)은 제1 전극(E1)과 다른 층에 위치하여 다른 재료로 형성될 수 있다.The initialization power supply line Vin is located on the second scan line Sn-1 and is connected to the fifth connection part CT5. The initialization power supply line Vin is connected to the fourth source electrode S4 of the fourth sub-active pattern A4 through the fifth contact hole CNT5. The initialization power line Vin is positioned on the same layer as the first electrode E1 of the organic light emitting diode OLED and is formed of the same material. Meanwhile, in another embodiment of the present invention, the initialization power line Vin may be positioned on a different layer from the first electrode E1 and formed of a different material.

유기 발광 소자(OLED)는 제1 전극(E1), 유기 발광층(OL), 제2 전극(E2)을 포함한다. 제1 전극(E1)은 제4 연결부(CT4)와 연결되어, 제4 컨택홀(CNT4)을 통해 제6 박막 트랜지스터(T6)의 제6 드레인 전극(D6)과 연결된다. 유기 발광층(OL)은 제1 전극(E1)과 제2 전극(E2) 사이에 위치한다. 제2 전극(E2)은 유기 발광층(OL) 상에 위치한다. 제1 전극(E1) 및 제2 전극(E2) 중 하나 이상의 전극은 광 투과성 전극, 광 반사성 전극, 광 반투과성 전극 중 어느 하나 이상일 수 있으며, 유기 발광층(OL)으로부터 발광된 빛은 제1 전극(E1) 및 제2 전극(E2) 어느 하나 이상의 전극 방향으로 방출될 수 있다.The organic light emitting diode OLED includes a first electrode E1, an organic light emitting layer OL, and a second electrode E2. The first electrode E1 is connected to the fourth connection portion CT4 and connected to the sixth drain electrode D6 of the sixth thin film transistor T6 through the fourth contact hole CNT4. The organic light emitting layer OL is positioned between the first electrode E1 and the second electrode E2. The second electrode E2 is positioned on the organic light emitting layer OL. At least one of the first electrode E1 and the second electrode E2 may be at least one of a light transmissive electrode, a light reflective electrode, and a light transmissive electrode, and the light emitted from the organic light emitting layer OL is emitted from the first electrode ( E1) and the second electrode (E2) may be emitted in the direction of one or more electrodes.

유기 발광 소자(OLED) 상에는 유기 발광 소자(OLED)를 덮는 캡핑층(capping layer)이 위치할 수 있으며, 이 캡핑층을 사이에 두고 유기 발광 소자(OLED) 상에는 박막 밀봉층(thin film encapsulation layer)이 위치하거나, 또는 밀봉 기판이 위치할 수 있다.A capping layer covering the organic light emitting device OLED may be positioned on the organic light emitting device OLED, and a thin film encapsulation layer may be formed on the organic light emitting device OLED with the capping layer interposed therebetween. This position, or a sealing substrate may be located.

이상과 같이, 일 실시예에 따른 유기 발광 표시 장치(1000)는 제1 블록 패턴(BP1), 제2 블록 패턴(BP2), 제3 블록 패턴(BP3), 제4 블록 패턴(BP4), 제5 블록 패턴(BP5) 각각이 제1 컨택홀(CNT1), 제2 컨택홀(CNT2), 제3 컨택홀(CNT3), 제4 컨택홀(CNT4), 제5 컨택홀(CNT5) 각각과 이웃하여 제2 서브 절연층(SIL2) 상에 위치함으로써, 건식 식각 공정 중 제1 블록 패턴(BP1), 제2 블록 패턴(BP2), 제3 블록 패턴(BP3), 제4 블록 패턴(BP4), 제5 블록 패턴(BP5) 각각이 제1 컨택홀(CNT1), 제2 컨택홀(CNT2), 제3 컨택홀(CNT3), 제4 컨택홀(CNT4), 제5 컨택홀(CNT5) 각각이 형성되는 영역을 설정할 수 있다.As described above, the organic light emitting display device 1000 according to an exemplary embodiment includes a first block pattern BP1, a second block pattern BP2, a third block pattern BP3, a fourth block pattern BP4, and a second block pattern BP2. Each of the five block patterns BP5 is adjacent to each of the first contact hole CNT1, second contact hole CNT2, third contact hole CNT3, fourth contact hole CNT4, and fifth contact hole CNT5. and positioned on the second sub insulating layer SIL2, the first block pattern BP1, the second block pattern BP2, the third block pattern BP3, and the fourth block pattern BP4 are formed during the dry etching process. Each of the fifth block patterns BP5 includes a first contact hole CNT1, a second contact hole CNT2, a third contact hole CNT3, a fourth contact hole CNT4, and a fifth contact hole CNT5. The area to be formed can be set.

제1 블록 패턴(BP1), 제2 블록 패턴(BP2), 제3 블록 패턴(BP3), 제4 블록 패턴(BP4), 제5 블록 패턴(BP5) 각각이 제1 컨택홀(CNT1), 제2 컨택홀(CNT2), 제3 컨택홀(CNT3), 제4 컨택홀(CNT4), 제5 컨택홀(CNT5) 각각이 형성되는 영역을 설정함으로써, 절연층(IL)에 제1 컨택홀(CNT1), 제2 컨택홀(CNT2), 제3 컨택홀(CNT3), 제4 컨택홀(CNT4), 제5 컨택홀(CNT5)을 형성하는 건식 식각 공정 중 공정 오차가 발생되더라도, 제1 컨택홀(CNT1), 제2 컨택홀(CNT2), 제3 컨택홀(CNT3), 제4 컨택홀(CNT4), 제5 컨택홀(CNT5) 각각의 일부 영역이 액티브 패턴(AP)을 벗어나지 않는다. The first block pattern BP1, the second block pattern BP2, the third block pattern BP3, the fourth block pattern BP4, and the fifth block pattern BP5 each have a first contact hole CNT1 and a second block pattern BP5. The first contact hole ( Even if a process error occurs during the dry etching process of forming the CNT1), the second contact hole CNT2, the third contact hole CNT3, the fourth contact hole CNT4, and the fifth contact hole CNT5, the first contact hole A partial area of each of the hole CNT1 , the second contact hole CNT2 , the third contact hole CNT3 , the fourth contact hole CNT4 , and the fifth contact hole CNT5 does not deviate from the active pattern AP.

즉, 제1 컨택홀(CNT1), 제2 컨택홀(CNT2), 제3 컨택홀(CNT3), 제4 컨택홀(CNT4), 제5 컨택홀(CNT5)과 이웃하는 절연층(IL)의 일 부분이 파손되는 것이 억제된 유기 발광 표시 장치(1000)가 제공된다. 이로 인해 유기 발광 소자(OLED)의 수명이 향상된 유기 발광 표시 장치(1000)가 제공된다.That is, the first contact hole CNT1 , the second contact hole CNT2 , the third contact hole CNT3 , the fourth contact hole CNT4 , and the fifth contact hole CNT5 are adjacent to each other in the insulating layer IL. An organic light emitting display device 1000 in which one part is prevented from being damaged is provided. As a result, the organic light emitting display device 1000 having an improved lifespan of the organic light emitting diode (OLED) is provided.

이하, 도 5 및 도 6을 참조하여, 다른 실시예에 따른 유기 발광 표시 장치를 설명한다.Hereinafter, an organic light emitting display device according to another exemplary embodiment will be described with reference to FIGS. 5 and 6 .

이하에서는 상술한 일 실시예에 따른 유기 발광 표시 장치와 다른 부분에 대해서 설명한다.Hereinafter, parts different from the organic light emitting display device according to the above-described exemplary embodiment will be described.

도 5는 다른 실시예에 따른 유기 발광 표시 장치를 나타낸 배치도이다. 도 6은 도 5의 Ⅵ-Ⅵ을 따른 단면도이다.5 is a layout view illustrating an organic light emitting display device according to another exemplary embodiment. FIG. 6 is a cross-sectional view taken along line VI-VI of FIG. 5 .

도 5 및 도 6에 도시된 바와 같이, 유기 발광 표시 장치(1000)의 제1 블록 패턴(BP1)은 제1 컨택홀(CNT1)과 이웃하여, 제1 서브 절연층(SIL1) 상에 위치한다. 제1 블록 패턴(BP1)은 제3 서브 블록 패턴(SP3) 및 제4 서브 블록 패턴(SP4)을 포함한다.5 and 6 , the first block pattern BP1 of the organic light emitting diode display 1000 is adjacent to the first contact hole CNT1 and is positioned on the first sub insulating layer SIL1. . The first block pattern BP1 includes a third sub-block pattern SP3 and a fourth sub-block pattern SP4.

제3 서브 블록 패턴(SP3)은 제1 서브 절연층(SIL1)과 제2 서브 절연층(SIL2) 사이에 위치한다. 제3 서브 블록 패턴(SP3)은 제1 배선들(WI1)과 동일한 층에 위치한다.The third sub-block pattern SP3 is positioned between the first sub-insulating layer SIL1 and the second sub-insulating layer SIL2. The third sub-block pattern SP3 is positioned on the same layer as the first interconnections WI1.

제4 서브 블록 패턴(SP4)은 제2 서브 절연층(SIL2) 상에 위치하며, 제3 서브 블록 패턴(SP3)과 중첩한다. 제4 서브 블록 패턴(SP4)은 제3 배선(WI3)과 동일한 층에 위치한다.The fourth sub-block pattern SP4 is positioned on the second sub-insulation layer SIL2 and overlaps the third sub-block pattern SP3. The fourth sub-block pattern SP4 is positioned on the same layer as the third wiring WI3.

즉, 제1 블록 패턴(BP1)은 다층 패턴 구조를 가지고 있다.That is, the first block pattern BP1 has a multi-layer pattern structure.

제2 블록 패턴(BP2), 제3 블록 패턴(BP3), 제4 블록 패턴(BP4), 제5 블록 패턴(BP5) 각각은 선택적으로 제1 블록 패턴(BP1)과 동일 또는 유사한 다층 패턴 구조를 가질 수 있다.Each of the second block pattern BP2, third block pattern BP3, fourth block pattern BP4, and fifth block pattern BP5 selectively has the same or similar multilayer pattern structure as the first block pattern BP1. can have

이상과 같이, 다른 실시예에 따른 유기 발광 표시 장치(1000)는 제1 블록 패턴(BP1), 제2 블록 패턴(BP2), 제3 블록 패턴(BP3), 제4 블록 패턴(BP4), 제5 블록 패턴(BP5) 각각이 선택적으로 다층 패턴 구조를 가짐으로써, 건식 식각 공정 중 제1 컨택홀(CNT1), 제2 컨택홀(CNT2), 제3 컨택홀(CNT3), 제4 컨택홀(CNT4), 제5 컨택홀(CNT5)과 이웃하는 절연층(IL)의 일 부분이 파손되는 것이 억제된다. 이로 인해 유기 발광 소자(OLED)의 수명이 향상된 유기 발광 표시 장치(1000)가 제공된다.As described above, the organic light emitting display device 1000 according to another exemplary embodiment includes a first block pattern BP1, a second block pattern BP2, a third block pattern BP3, a fourth block pattern BP4, and a second block pattern BP2. Since each of the five block patterns BP5 selectively has a multilayer pattern structure, the first contact hole CNT1, the second contact hole CNT2, the third contact hole CNT3, and the fourth contact hole ( Damage to a portion of the insulating layer IL adjacent to the CNT4 and fifth contact holes CNT5 is suppressed. As a result, the organic light emitting display device 1000 having an improved lifespan of the organic light emitting diode (OLED) is provided.

이하, 도 7을 참조하여, 다른 실시예에 따른 유기 발광 표시 장치를 설명한다.Hereinafter, an organic light emitting display device according to another exemplary embodiment will be described with reference to FIG. 7 .

이하에서는 상술한 일 실시예에 따른 유기 발광 표시 장치와 다른 부분에 대해서 설명한다.Hereinafter, parts different from the organic light emitting diode display according to the above-described exemplary embodiment will be described.

도 7은 다른 실시예에 따른 유기 발광 표시 장치를 나타낸 배치도이다.7 is a layout view illustrating an organic light emitting display device according to another exemplary embodiment.

도 7에 도시된 바와 같이, 유기 발광 표시 장치(1000)의 제1 블록 패턴(BP1)은 평면적으로 개루프(open loop) 형태를 가진다. As shown in FIG. 7 , the first block pattern BP1 of the organic light emitting display device 1000 has an open loop shape in plan view.

여기서, 개루프 형태란, 적어도 일부가 개방된 루프 형태를 의미할 수 있다.Here, the open loop shape may mean a loop shape in which at least a part is open.

제2 블록 패턴(BP2)은 제2 컨택홀(CNT2)을 사이에 두고 서로 이격된 제1 서브 블록 패턴(SP1) 및 제2 서브 블록 패턴(SP2)을 포함한다. 제1 서브 블록 패턴(SP1) 및 제2 서브 블록 패턴(SP2)은 서로 동일한 층 또는 서로 다른 층에 위치할 수 있다. 일례로, 제1 서브 블록 패턴(SP1) 및 제2 서브 블록 패턴(SP2) 중 적어도 하나는 제1 배선들(WI1) 및 제3 배선(WI3) 중 적어도 하나와 동일한 층에 위치할 수 있다.The second block pattern BP2 includes a first sub-block pattern SP1 and a second sub-block pattern SP2 spaced apart from each other with the second contact hole CNT2 interposed therebetween. The first sub-block pattern SP1 and the second sub-block pattern SP2 may be positioned on the same layer or on different layers. For example, at least one of the first sub-block pattern SP1 and the second sub-block pattern SP2 may be positioned on the same layer as at least one of the first wirings WI1 and the third wiring WI3.

제3 블록 패턴(BP3) 및 제4 블록 패턴(BP4)은 평면적으로 폐루프(closed loop) 형태를 가진다.The third block pattern BP3 and the fourth block pattern BP4 have a closed loop shape in plan view.

제5 블록 패턴(BP5)은 평면적으로 막대 형태를 가진다.The fifth block pattern BP5 has a rod shape in plan view.

이상과 같이, 다른 실시예에 따른 유기 발광 표시 장치(1000)는 제1 블록 패턴(BP1), 제2 블록 패턴(BP2), 제3 블록 패턴(BP3), 제4 블록 패턴(BP4), 제5 블록 패턴(BP5) 각각이 선택적으로 서로 다른 형태를 가짐으로써, 유기 발광 소자(OLED)와 연결된 화소 회로의 형태에 유연하게 대응할 수 있다. As described above, the organic light emitting display device 1000 according to another exemplary embodiment includes a first block pattern BP1, a second block pattern BP2, a third block pattern BP3, a fourth block pattern BP4, and a second block pattern BP2. Since each of the five block patterns BP5 selectively has a different shape, it is possible to flexibly respond to the shape of a pixel circuit connected to the organic light emitting diode OLED.

즉, 제1 블록 패턴(BP1), 제2 블록 패턴(BP2), 제3 블록 패턴(BP3), 제4 블록 패턴(BP4), 제5 블록 패턴(BP5) 각각이 유기 발광 소자(OLED)와 연결된 다양한 형태의 화소 회로에 대응하여 다양한 형태를 가지고 제1 컨택홀(CNT1), 제2 컨택홀(CNT2), 제3 컨택홀(CNT3), 제4 컨택홀(CNT4), 제5 컨택홀(CNT5) 각각과 이웃함으로써, 건식 식각 공정 중 제1 컨택홀(CNT1), 제2 컨택홀(CNT2), 제3 컨택홀(CNT3), 제4 컨택홀(CNT4), 제5 컨택홀(CNT5)과 이웃하는 절연층(IL)의 일 부분이 파손되는 것이 억제된 유기 발광 표시 장치(1000)가 제공된다.That is, each of the first block pattern BP1, the second block pattern BP2, the third block pattern BP3, the fourth block pattern BP4, and the fifth block pattern BP5 is connected to the organic light emitting diode OLED. The first contact hole (CNT1), the second contact hole (CNT2), the third contact hole (CNT3), the fourth contact hole (CNT4), and the fifth contact hole ( By being adjacent to each of the CNT5), the first contact hole (CNT1), the second contact hole (CNT2), the third contact hole (CNT3), the fourth contact hole (CNT4), and the fifth contact hole (CNT5) during the dry etching process The organic light emitting display device 1000 is provided in which damage to a portion of the insulating layer IL adjacent to is suppressed.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements made by those skilled in the art using the basic concept of the present invention defined in the following claims are also included in the scope of the present invention. that fall within the scope of the right.

기판(SUB), 액티브 패턴(AP), 절연층(IL), 제1 컨택홀(CNT1), 제2 컨택홀(CNT2), 제3 컨택홀(CNT3), 제4 컨택홀(CNT4), 제5 컨택홀(CNT5), 제1 블록 패턴(BP1), 제2 블록 패턴(BP2), 제3 블록 패턴(BP3), 제4 블록 패턴(BP4), 제5 블록 패턴(BP5), 제1 연결부(CT1), 제2 연결부(CT2), 제3 연결부(CT3), 제4 연결부(CT4), 제5 연결부(CT5)Substrate SUB, active pattern AP, insulating layer IL, first contact hole CNT1, second contact hole CNT2, third contact hole CNT3, fourth contact hole CNT4, 5 contact hole (CNT5), first block pattern (BP1), second block pattern (BP2), third block pattern (BP3), fourth block pattern (BP4), fifth block pattern (BP5), first connection part (CT1), second connection part (CT2), third connection part (CT3), fourth connection part (CT4), fifth connection part (CT5)

Claims (14)

기판;
상기 기판 상에 위치하는 액티브 패턴;
상기 액티브 패턴 상에 위치하며, 상기 액티브 패턴의 일부와 중첩하는 컨택홀을 포함하는 절연층;
상기 컨택홀과 이웃하여 상기 절연층 상에 위치하며, 상기 액티브 패턴의 테두리와 중첩하는 블록 패턴; 및
상기 블록 패턴 상에 위치하며, 상기 블록 패턴을 지나 상기 컨택홀을 통해 상기 액티브 패턴과 연결된 연결부
를 포함하며,
상기 블록 패턴은 상기 컨택홀이 형성되는 영역을 설정하는 유기 발광 표시 장치.Board;
an active pattern positioned on the substrate;
an insulating layer disposed on the active pattern and including a contact hole overlapping a portion of the active pattern;
a block pattern positioned on the insulating layer adjacent to the contact hole and overlapping an edge of the active pattern; and
A connection portion located on the block pattern and connected to the active pattern through the contact hole through the block pattern
Including,
The block pattern sets an area where the contact hole is formed. 제1항에서,
상기 절연층은 상기 컨택홀을 둘러싸는 측면을 더 포함하며,
상기 블록 패턴은 상기 컨택홀의 상기 측면과 동일 평면인 단부면을 포함하는 유기 발광 표시 장치.In paragraph 1,
The insulating layer further includes a side surface surrounding the contact hole,
The block pattern includes an end surface coplanar with the side surface of the contact hole. 제1항에서,
상기 블록 패턴은 섬(island) 형태인 유기 발광 표시 장치.In paragraph 1,
The organic light emitting display device of claim 1 , wherein the block pattern has an island shape. 제1항에서,
상기 블록 패턴은 상기 컨택홀을 완전히 둘러싸는 폐루프(closed loop) 형태인 유기 발광 표시 장치.In paragraph 1,
The organic light emitting display device of claim 1 , wherein the block pattern has a closed loop shape completely surrounding the contact hole. 제1항에서,
상기 블록 패턴은 상기 컨택홀의 일부를 둘러싸는 개루프(open loop) 형태인 유기 발광 표시 장치.In paragraph 1,
The organic light emitting display device of claim 1 , wherein the block pattern has an open loop shape surrounding a portion of the contact hole. 제1항에서,
상기 블록 패턴은 상기 컨택홀을 사이에 두고 서로 이격된 제1 서브 블록 패턴 및 제2 서브 블록 패턴을 포함하는 유기 발광 표시 장치.In paragraph 1,
The block pattern includes a first sub-block pattern and a second sub-block pattern spaced apart from each other with the contact hole interposed therebetween. 제1항에서,
상기 연결부는 상기 블록 패턴과 접촉하는 유기 발광 표시 장치.In paragraph 1,
The connection part contacts the block pattern. 제1항에서,
상기 절연층은,
상기 액티브 패턴 상에 위치하는 제1 서브 절연층; 및
상기 제1 서브 절연층 상에 위치하는 제2 서브 절연층
을 더 포함하며,
상기 블록 패턴은,
상기 제1 서브 절연층과 상기 제2 서브 절연층 사이에 위치하는 제3 서브 블록 패턴; 및
상기 제2 서브 절연층 상에 위치하며 상기 제3 서브 블록 패턴과 중첩하는 제4 서브 블록 패턴
을 포함하는 유기 발광 표시 장치.In paragraph 1,
The insulating layer is
a first sub insulating layer on the active pattern; and
A second sub insulating layer positioned on the first sub insulating layer
Including more,
The block pattern,
a third sub-block pattern positioned between the first sub-insulating layer and the second sub-insulating layer; and
A fourth sub-block pattern positioned on the second sub-insulation layer and overlapping the third sub-block pattern
An organic light emitting display device comprising: 제1항에서,
상기 액티브 패턴은 서로 연결된 복수의 서브 액티브 패턴들을 포함하며,
상기 절연층 상에 위치하며, 상기 복수의 서브 액티브 패턴들 중 일부를 제1 방향으로 가로 지르는 제1 배선들;
상기 제1 배선들 상에 위치하여 상기 제1 방향과 교차하는 제2 방향으로 연장된 제2 배선들
을 포함하며,
상기 제2 배선들 중 적어도 일부는 상기 연결부와 연결된 유기 발광 표시 장치.In paragraph 1,
The active pattern includes a plurality of sub-active patterns connected to each other;
first wirings disposed on the insulating layer and crossing some of the plurality of sub-active patterns in a first direction;
Second wires positioned on the first wires and extending in a second direction crossing the first direction
Including,
At least some of the second wires are connected to the connection part. 제9항에서,
상기 제1 배선들과 상기 제2 배선들 사이의 층에 위치하는 제3 배선을 더 포함하며,
상기 블록 패턴은 상기 제3 배선과 동일 층인 유기 발광 표시 장치.In paragraph 9,
Further comprising a third wiring located in a layer between the first wirings and the second wirings,
The block pattern is on the same layer as the third wiring. 제9항에서,
상기 블록 패턴은 상기 제1 배선들과 동일 층인 유기 발광 표시 장치.In paragraph 9,
The block pattern is on the same layer as the first wires. 제9항에서,
상기 연결부는 상기 제2 배선들과 동일 층인 유기 발광 표시 장치.In paragraph 9,
The connection part is on the same layer as the second wires. 제1항에서,
상기 연결부와 연결된 제1 전극, 상기 제1 전극 상에 위치하는 유기 발광층, 상기 유기 발광층 상에 위치하는 제2 전극을 포함하는 유기 발광 소자를 더 포함하는 유기 발광 표시 장치.In paragraph 1,
The organic light emitting display device further includes an organic light emitting element including a first electrode connected to the connection part, an organic light emitting layer positioned on the first electrode, and a second electrode positioned on the organic light emitting layer. 제1항에서,
상기 기판은 유기 재료를 포함하는 유기 발광 표시 장치.In paragraph 1,
The organic light emitting display device of claim 1 , wherein the substrate includes an organic material.
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