KR102556703B1 - Package board and method of manufacturing the same - Google Patents

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Abstract

본 개시의 일 실시예는, 서로 반대에 위치한 제1 및 제2 면을 가지며 상기 제1 및 제2 면을 연결하는 캐비티를 포함하며 적어도 상기 제1 면으로부터 돌출된 부분을 갖는 배선 구조를 구비한 지지 부재;와 상기 지지 부재의 제1 면에 배치되며 상기 배선 구조의 돌출된 부분과 실질적으로 평탄한 공면을 갖는 평탄화층;과, 상기 평탄화층 상에 배치되어 상기 배선 구조와 연결되며, 상기 캐비티와 중첩된 영역에서 위치한 콘택 부분을 갖는 전도성 트레이스;와, 상기 전도성 트레이스를 덮도록 상기 지지 부재의 제1 면에 배치되며 상기 전도성 트레이스와 연결된 재배선층을 갖는 연결 부재;를 포함하는 패키지 기판을 제공한다.An embodiment of the present disclosure includes a wiring structure having first and second surfaces opposite to each other, including a cavity connecting the first and second surfaces, and having at least a portion protruding from the first surface. a support member; and a planarization layer disposed on the first surface of the support member and having a substantially flat coplanar surface with the protruding portion of the wiring structure; disposed on the planarization layer and connected to the wiring structure, the cavity and A conductive trace having a contact portion positioned in an overlapping region; and a connecting member disposed on a first surface of the support member to cover the conductive trace and having a redistribution layer connected to the conductive trace. .

Description

패키지 기판 및 그 제조방법{PACKAGE BOARD AND METHOD OF MANUFACTURING THE SAME}Package substrate and its manufacturing method {PACKAGE BOARD AND METHOD OF MANUFACTURING THE SAME}

본 개시는 패키지 기판 및 그 제조방법에 관한 것이다.
The present disclosure relates to a package substrate and a manufacturing method thereof.

최근 반도체 패키지에 관한 기술 개발의 추세는 소형화 및 박형화에 있다. 특히, 모바일 기기 등에 채용되는 애플리케이션 프로세서(Application processor; AP) 패키지 기판의 두께가 지속적으로 감소되는 추세에 있다. 예를 들어, AP 칩의 두께에 대한 마진을 확보하는 범위에서, 패키지의 두께를 낮추는 시도가 계속되고 있다. Recent trends in technology development for semiconductor packages are miniaturization and thinning. In particular, there is a trend in which the thickness of an application processor (AP) package substrate employed in a mobile device or the like is continuously reduced. For example, attempts are being made to reduce the thickness of the package within the range of securing a margin for the thickness of the AP chip.

하지만, 감소되는 패키지 기판의 두께는 기판 공정 및 패키지 조립 공정에서 설비 구동이 어려운 수준(예, 워피지 제어 등)까지 도달하고 있으며, 이에 따라 새로운 방식과 구조의 패키지 제조방안이 요구되고 있다.
However, the reduced thickness of the package substrate has reached a level where it is difficult to drive equipment in the substrate process and package assembly process (eg, warpage control, etc.), and accordingly, a package manufacturing method with a new method and structure is required.

본 개시의 해결하고자 하는 기술적 과제들 중 하나는, 상대적으로 깊은 칩 실장 공간(캐비티)를 구현하는데 적절한 구조를 갖는 패키지 기판 및 그 제조방법을 제공하는데 있다.
One of the technical problems to be solved by the present disclosure is to provide a package substrate having a structure suitable for implementing a relatively deep chip mounting space (cavity) and a manufacturing method thereof.

본 개시의 일 실시예는, 서로 반대에 위치한 제1 및 제2 면을 가지며 상기 제1 및 제2 면을 연결하는 캐비티를 포함하며 적어도 상기 제1 면으로부터 돌출된 부분을 갖는 배선 구조를 구비한 지지 부재;와 상기 지지 부재의 제1 면에 배치되며 상기 배선 구조의 돌출된 부분과 실질적으로 평탄한 공면을 갖는 평탄화층;과, 상기 평탄화층 상에 배치되어 상기 배선 구조와 연결되며, 상기 캐비티와 중첩된 영역에서 위치한 콘택 부분을 갖는 전도성 트레이스;와, 상기 전도성 트레이스를 덮도록 상기 지지 부재의 제1 면에 배치되며 상기 전도성 트레이스와 연결된 재배선층을 갖는 연결 부재;를 포함하는 패키지 기판을 제공한다.
An embodiment of the present disclosure includes a wiring structure having first and second surfaces opposite to each other, including a cavity connecting the first and second surfaces, and having at least a portion protruding from the first surface. a support member; and a planarization layer disposed on the first surface of the support member and having a substantially flat coplanar surface with the protruding portion of the wiring structure; disposed on the planarization layer and connected to the wiring structure, the cavity and A conductive trace having a contact portion positioned in an overlapping region; and a connecting member disposed on a first surface of the support member to cover the conductive trace and having a redistribution layer connected to the conductive trace. .

본 개시의 일 실시예는, 서로 반대에 위치한 제1 및 제2 면을 가지며, 상기 제1 및 제2 면을 연결하는 캐비티를 포함하며, 상기 제1 및 제2 면으로부터 각각 돌출된 제1 및 제2 배선 패턴을 갖는 배선 구조를 구비한 지지 부재;와, 상기 지지 부재의 제1 및 제2 면에 각각 배치되며, 상기 배선 구조의 돌출된 제1 및 제2 배선 패턴과 실질적으로 평탄한 공면을 갖는 제1 및 제2 평탄화층;과, 상기 제1 평탄화층 상에 배치되어 상기 제1 배선 패턴과 연결되며, 상기 캐비티와 중첩된 영역에서 위치한 콘택 부분을 갖는 전도성 트레이스;와, 상기 전도성 트레이스를 덮도록 상기 지지 부재의 제1 면 상에 배치된 절연 부재와 상기 절연 부재에 배치되어 상기 전도성 트레이스와 연결된 재배선층을 갖는 연결 부재;와, 상기 캐비티의 내부 측벽의 적어도 일부 영역 및 상기 제2 배선 패턴이 노출되도록 상기 지지 부재의 제2 면 상에 배치되는 절연 수지층;을 포함하는 패키지 기판을 제공한다.
An embodiment of the present disclosure has first and second surfaces opposite to each other, includes a cavity connecting the first and second surfaces, and has first and second surfaces protruding from the first and second surfaces, respectively. a support member having a wiring structure having a second wiring pattern; and disposed on the first and second surfaces of the support member, respectively, and substantially flat and coplanar with the protruding first and second wiring patterns of the wiring structure. first and second planarization layers; a conductive trace disposed on the first planarization layer, connected to the first wiring pattern, and having a contact portion positioned in an area overlapping the cavity; and a connection member having an insulating member disposed on the first surface of the support member and a redistribution layer disposed on the insulating member and connected to the conductive trace to cover at least a portion of an inner sidewall of the cavity and the second wire; It provides a package substrate including a; insulating resin layer disposed on the second surface of the support member to expose the pattern.

본 개시의 일 실시예는, 서로 반대에 위치한 제1 및 제2 면을 가지며, 상기 제1 및 제2 면을 연결하는 캐비티를 포함하며, 상기 제1 및 제2 면을 연결하는 배선 구조를 구비한 지지 부재;와, 상기 배선 구조와 연결되며, 상기 캐비티와 중첩된 영역에서 위치한 콘택 부분을 갖는 전도성 트레이스;와, 상기 전도성 트레이스를 덮도록 상기 지지 부재의 제1 면에 배치된 절연 부재와, 상기 절연 부재에 배치되며 상기 전도성 트레이스와 연결된 재배선층을 갖는 연결 부재;와. 상기 캐비티의 내부 측벽 및 상기 지지 부재의 제2 면에 배치된 절연 수지층;과, 상기 절연 수지층에서 상기 지지 부재의 제2 면에 위치한 영역 상에 배치되며, 상기 지지 부재의 배선 구조에 연결되는 상부 배선층을 포함하는 패키지 기판을 제공한다.
An embodiment of the present disclosure has first and second surfaces opposite to each other, includes a cavity connecting the first and second surfaces, and has a wiring structure connecting the first and second surfaces. a support member; a conductive trace connected to the wiring structure and having a contact portion located in an area overlapping the cavity; and an insulating member disposed on a first surface of the support member to cover the conductive trace; a connection member disposed on the insulating member and having a redistribution layer connected to the conductive trace; an insulating resin layer disposed on the inner sidewall of the cavity and on the second surface of the support member; and disposed on a region located on the second surface of the support member in the insulating resin layer and connected to a wiring structure of the support member. Provided is a package substrate including an upper wiring layer to be.

본 개시의 일 실시예는, 서로 반대에 위치한 제1 및 제2 면을 가지며 상기 제1 및 제2 면에 각각 위치한 제1 및 제2 배선 패턴과 상기 제1 및 제2 배선 패턴을 연결하는 관통 비아를 갖는 지지 부재를 마련하는 단계;와, 상기 지지 부재에 상기 제1 및 제2 면을 연결하는 캐비티를 형성하는 단계;와, 상기 지지 부재의 캐비티에 메탈 블럭을 배치하는 단계 - 여기서, 상기 지지 부재의 제1 면의 레벨에 상기 메탈 블럭의 일 면이 위치함 - ;와, 봉합용 수지를 이용하여 상기 지지 부재의 캐비티에 상기 메탈 블럭을 고정하는 단계;와, 상기 지지 부재의 제1 면에서 상기 제1 배선 패턴과 연결되며, 상기 메탈 블럭의 일 면에 위치한 콘택 부분을 갖는 전도성 트레이스를 형성하는 단계;와, 상기 전도성 트레이스를 덮도록, 상기 지지 부재의 제1 면에 상기 전도성 트레이스에 연결되는 재배선층을 갖는 연결 부재를 형성하는 단계;와, 상기 지지 부재로부터 상기 메탈 블럭을 제거하는 단계;를 포함하는 패키지 기판 제조방법을 제공한다.
An embodiment of the present disclosure has first and second surfaces opposite to each other and connects the first and second wiring patterns respectively positioned on the first and second surfaces and the first and second wiring patterns. providing a support member having vias; forming a cavity in the support member to connect the first and second surfaces; and disposing a metal block in the cavity of the support member - wherein the One surface of the metal block is located at the level of the first surface of the support member; And, using a sealing resin to fix the metal block to the cavity of the support member; And, the first surface of the support member forming a conductive trace connected to the first wiring pattern at a surface thereof and having a contact portion located on one surface of the metal block; and placing the conductive trace on the first surface of the support member to cover the conductive trace. Forming a connection member having a redistribution layer connected thereto; and removing the metal block from the support member.

일 실시예에 따른 패키지 기판에서는, 지지 부재의 비평탄한 표면에 미리 평탄화층을 적용함으로써 후속 공정에서 실장되는 반도체 칩(예, 패드)과 연결하기 위한 콘택 부분을 제공하는 전도성 트레이스를 형성할 수 있다. In the package substrate according to an embodiment, a planarization layer may be previously applied to the non-flat surface of the support member to form a conductive trace providing a contact portion for connection with a semiconductor chip (eg, a pad) to be mounted in a subsequent process. .

일 실시예에 따른 패키지 기판에서는, 미리 형성된 캐비티에 임시로 메탈 블럭을 고정하는 봉합 수지(또는 절연 수지층)를 이용하여 패키지의 상부 배선층을 형성함으로써 제조공정을 단순화할 수 있다.
In the package substrate according to an embodiment, a manufacturing process may be simplified by forming an upper wiring layer of the package using an encapsulating resin (or an insulating resin layer) for temporarily fixing a metal block to a pre-formed cavity.

본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
The various beneficial advantages and effects of the present invention are not limited to the above, and will be more easily understood in the process of describing specific embodiments of the present invention.

도 1은 본 개시의 일 실시예에 따른 패키지 기판을 나타내는 개략적인 단면도이다.
도 2는 도 1의 패키지 기판을 Ⅰ-Ⅰ' 선으로 절단하여 본 평면도이다.
도 3은 도1에 도시된 기판을 이용한 반도체 패키지를 나타내는 개략적인 단면도이다.
도 4a 내지 도 4d는 본 개시의 일 실시예에 따른 패키지 기판의 제조방법 중 지지 부재 형성과정을 나타내는 주요한 공정들의 단면도들이다.
도 5a 내지 도 5d는 본 개시의 일 실시예에 따른 패키지 기판의 제조방법 중 연결 부재 형성과정을 나타내는 주요한 공정들의 단면도들이다.
도 6a 내지 도 6d는 본 개시의 일 실시예에 따른 패키지 기판의 제조방법 중 메탈블럭 제거 과정을 나타내는 주요한 공정들의 단면도들이다.
도 7은 본 개시의 일 실시예에 따른 패키지 기판에 반도체 칩을 실장한 상태를 나타내는 단면도이다.
도 8a 및 도 8b는 본 개시의 일 실시예에 따른 패키지 기판의 제조방법 중 메탈블럭 제거 과정을 나타내는 주요한 공정들의 단면도들이다.
도 9는 본 개시의 일 실시예에 따른 패키지 기판에 반도체 칩을 실장한 상태를 나타내는 단면도이다.
도 10a 내지 도 10c는 본 개시의 일 실시예에 따른 패키지 기판의 제조방법 중 상부 배선층 형성과정을 나타내는 주요한 공정들의 단면도들이다.
도 11은 본 개시의 일 실시예에 따른 패키지 기판에 반도체 칩을 실장한 상태를 나타내는 단면도이다.1 is a schematic cross-sectional view illustrating a package substrate according to an exemplary embodiment of the present disclosure.
FIG. 2 is a plan view of the package substrate of FIG. 1 taken along line II'.
3 is a schematic cross-sectional view showing a semiconductor package using the substrate shown in FIG. 1;
4A to 4D are cross-sectional views of major processes illustrating a process of forming a support member in a method of manufacturing a package substrate according to an embodiment of the present disclosure.
5A to 5D are cross-sectional views of major processes illustrating a process of forming a connecting member in a method of manufacturing a package substrate according to an embodiment of the present disclosure.
6A to 6D are cross-sectional views of major processes illustrating a process of removing a metal block in a method of manufacturing a package substrate according to an embodiment of the present disclosure.
7 is a cross-sectional view illustrating a state in which a semiconductor chip is mounted on a package substrate according to an exemplary embodiment of the present disclosure.
8A and 8B are cross-sectional views of major processes illustrating a process of removing a metal block in a method of manufacturing a package substrate according to an embodiment of the present disclosure.
9 is a cross-sectional view illustrating a state in which a semiconductor chip is mounted on a package substrate according to an exemplary embodiment of the present disclosure.
10A to 10C are cross-sectional views of major processes illustrating a process of forming an upper wiring layer in a method of manufacturing a package substrate according to an embodiment of the present disclosure.
11 is a cross-sectional view illustrating a state in which a semiconductor chip is mounted on a package substrate according to an embodiment of the present disclosure.

이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
Hereinafter, the present disclosure will be described with reference to the accompanying drawings. The shapes and sizes of elements in the drawings may be exaggerated or reduced for clearer description.

도 1은 본 개시의 일 실시예에 따른 패키지 기판을 나타낸 개략적인 단면도이며, 도 2는 도 1의 패키지 기판을 Ⅰ-Ⅰ' 선으로 절단하여 본 평면도이다.
FIG. 1 is a schematic cross-sectional view of a package substrate according to an exemplary embodiment of the present disclosure, and FIG. 2 is a plan view of the package substrate of FIG. 1 taken along line II'.

도 9 및 도 10을 참조하면, 본 실시예에 따른 패키지 기판(100)은, 서로 반대에 위치한 제1 및 제2 면(110A,110B)을 가지며 상기 제1 및 제2 면(110A,110B)을 연결하는 캐비티(110H)를 갖는 지지 부재(110)와, 상기 지지 부재(110)의 제1 면(110A)에 제공되며 상기 캐비티(110H)와 중첩된 영역에서 위치한 콘택 부분(148b)을 갖는 전도성 트레이스(R0)와, 상기 전도성 트레이스(R0)를 덮도록 상기 지지 부재(110)의 제1 면(110A)에 배치되며 상기 전도성 트레이스(R0)와 연결된 재배선층(R)을 갖는 연결 부재(140)를 포함한다. Referring to FIGS. 9 and 10 , the package substrate 100 according to the present embodiment has first and second surfaces 110A and 110B located opposite to each other, and the first and second surfaces 110A and 110B A support member 110 having a cavity 110H connecting the , and a contact portion 148b provided on the first surface 110A of the support member 110 and located in an area overlapping the cavity 110H. A connection member having a conductive trace R0 and a redistribution layer R disposed on the first surface 110A of the support member 110 to cover the conductive trace R0 and connected to the conductive trace R0 ( 140).

상기 지지 부재(110)는 제1 면(110A) 및 제2 면(110B)을 연결하는 배선 구조(112a,112b,113)를 포함한다. 본 실시예에 채용된 배선 구조는 상기 제1 및 제2 면(110A,110B)에 각각 배치된 제1 및 제2 배선 패턴(112a,112b)과, 상기 제1 및 제2 배선 패턴(112a,112b)을 연결하는 관통 비아(113)를 포함할 수 있다. 적어도 제1 배선 패턴(112a)은 제1 면(110A)으로부터 돌출된 구조를 갖는다. 본 실시예에서는, 제1 및 제2 배선 패턴(112a,112b)은 제1 및 제2 면(110A,110B)으로부터 각각 돌출된 구조를 갖는 형태로 예시되어 있다. The support member 110 includes wiring structures 112a, 112b, and 113 connecting the first surface 110A and the second surface 110B. The wiring structure employed in this embodiment includes first and second wiring patterns 112a and 112b respectively disposed on the first and second surfaces 110A and 110B, the first and second wiring patterns 112a, 112b) may include a through via 113 connecting them. At least the first wiring pattern 112a has a structure protruding from the first surface 110A. In this embodiment, the first and second wiring patterns 112a and 112b are illustrated as having structures protruding from the first and second surfaces 110A and 110B, respectively.

상기 지지 부재(110)의 제1 및 제2 면(110A,110B)에 제1 및 제2 평탄화층(planarization layer)(119a,119b)을 도입한다. 제1 및 제2 평탄화층(119a,119b)은 상기 배선 구조의 돌출된 부분, 즉 제1 및 제2 배선 패턴(112a,112b)의 상면과 실질적으로 평탄한 공면을 가질 수 있다. 제1 및 제2 평탄화층(119a,119b)은 평탄도를 제공할 수 있는 경화성 절연 물질로 형성할 수 있다. 예를 들어, 제1 및 제2 평탄화층(119a,119b)은, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine)와 같은 절연성 수지를 포함할 수 있다. . First and second planarization layers 119a and 119b are introduced to the first and second surfaces 110A and 110B of the support member 110 . The first and second planarization layers 119a and 119b may have a substantially flat coplanar surface with the protruding portion of the wiring structure, that is, the upper surfaces of the first and second wiring patterns 112a and 112b. The first and second planarization layers 119a and 119b may be formed of a curable insulating material capable of providing flatness. For example, the first and second planarization layers 119a and 119b may include an insulating resin such as prepreg, Ajinomoto Build-up Film (ABF), FR-4, or Bismaleimide Triazine (BT). there is. .

상기 전도성 트레이스(R0)는 상기 제1 평탄화층(119a) 상에 배치되어 상기 배선 구조(특히, 제1 배선 패턴(112a))과 연결된 배선 부분(146a,148a)과 상기 콘택 부분(148b)을 갖는다. 상기 배선 부분(146b,148b)의 일부는 상기 콘택 부분(148a)을 연결되도록 구성될 수 있다. 상기 콘택 부분(148b)은 상술한 바와 같이 캐비티(110H)와 중첩된 영역에 위치하며, 캐비티(110H)에 실장될 반도체 칩의 접속 패드를 위한 콘택 영역으로 제공될 수 있다(도 3 참조). The conductive trace R0 is disposed on the first planarization layer 119a to form wiring parts 146a and 148a connected to the wiring structure (in particular, the first wiring pattern 112a) and the contact part 148b. have A portion of the wiring parts 146b and 148b may be configured to connect the contact part 148a. As described above, the contact portion 148b is positioned in an area overlapping the cavity 110H and may be provided as a contact area for a connection pad of a semiconductor chip to be mounted in the cavity 110H (see FIG. 3 ).

상기 전도성 트레이스(R0)는 지지 부재(110)의 배선구조와 연결되며, 상기 연결 부재(140)의 재배선층(R)과 함께, 팬아웃을 위한 재배선 구조를 구성할 수 있다. 상기 전도성 트레이스(R0)는 전체 재배선 구조에서 제1 레벨의 재배선 요소인 것으로 이해될 수 있다. 반면에, 본 실시예에 채용된 전도성 트레이스(R0)는 재배선층(R)과 달리 재배선 패턴(142a,142b)과 재배선 비아(143a,143b)로 구성되지 않으며 재배선 패턴(142a,142b)과 유사한 2차원 평면구조로 제공될 수 있다. 구체적으로, 전도성 트레이스(R0)는 하위 레벨의 연결 대상(예, 제1 배선 패턴(112a))과 비아로 연결되는 대신에, 직접 면 접촉을 통해서 연결되도록 구성될 수 있다.
The conductive trace R0 is connected to the wiring structure of the support member 110 and together with the redistribution layer R of the connection member 140 may form a redistribution structure for fan-out. The conductive trace R0 may be understood as a redistribution element of a first level in the overall redistribution structure. On the other hand, the conductive trace R0 employed in this embodiment is not composed of the redistribution patterns 142a and 142b and the redistribution vias 143a and 143b, unlike the redistribution layer R, and is not composed of the redistribution patterns 142a and 142b. ) can be provided in a similar two-dimensional planar structure. Specifically, the conductive trace R0 may be configured to be connected to a lower level connection object (eg, the first wiring pattern 112a) through direct surface contact instead of being connected to a via.

도2를 참조하면, 전도성 트레이스(R0)의 콘택 부분(148b)의 일부에 해당되는 레이아웃이 도시되어 있다. 전도성 트레이스(R0)의 콘택 부분(148b)은 2차원 평면 패턴으로 구성되며, 본 예에서는 오픈 영역(O)을 이용하여 그라운드와 같은 다른 영역(148G)으로부터 분리시킴으로써 형성될 수 있다. 전도성 트레이스(R0)의 배선 부분(146b,148b)도 이와 유사한 2차원 평면 패턴으로 구성될 수 있다. Referring to FIG. 2 , a layout corresponding to a portion of the contact portion 148b of the conductive trace R0 is shown. The contact portion 148b of the conductive trace R0 is composed of a two-dimensional planar pattern, and in this example, may be formed by using an open area O to separate it from another area 148G, such as a ground. The wiring portions 146b and 148b of the conductive trace R0 may also have a similar two-dimensional planar pattern.

이러한 2차원 평면 패턴으로 구성된 전도성 트레이스(R0)를 형성하기 위해서 평탄한 표면이 요구된다. 본 실시예에서는, 지지 부재(110)의 제1 면(110A)이 제1 배선 패턴(112a)에 의해 돌출된 표면을 갖더라도 제1 평탄화층(119a)에 의해 평탄화된 표면이 제공되므로, 2차원 구조체인 전도성 트레이스(R0)를 용이하게 형성할 수 있다(도 5a 참조).
A flat surface is required to form the conductive trace R0 composed of such a two-dimensional planar pattern. In this embodiment, even if the first surface 110A of the support member 110 has a surface protruded by the first wiring pattern 112a, the surface flattened by the first planarization layer 119a is provided. The conductive trace R0, which is a dimensional structure, can be easily formed (see FIG. 5A).

본 실시예에서 채용된 전도성 트레이스(R0)는 상기 제1 배선 패턴(112a)과 접속되는 제1 금속층(146a)과, 상기 제1 금속층(146a) 상에 배치된 제2 금속층(148)을 포함할 수 있다. 도1에 도시된 바와 같이, 캐비티(110H)와 중첩된 영역에 위치한 콘택 부분은 제2 금속층(148b)만을 포함하며, 다른 부분(배선 부분)은 상기 제1 배선 패턴(112a)과 접속되는 제1 금속층(146a)과, 상기 제1 금속층(146a) 상에 배치된 제2 금속층(148a)를 포함할 수 있다. The conductive trace R0 employed in this embodiment includes a first metal layer 146a connected to the first wiring pattern 112a and a second metal layer 148 disposed on the first metal layer 146a. can do. As shown in FIG. 1, the contact portion located in the region overlapping the cavity 110H includes only the second metal layer 148b, and the other portion (wiring portion) is connected to the first wiring pattern 112a. It may include a first metal layer 146a and a second metal layer 148a disposed on the first metal layer 146a.

이와 같이, 본 실시예에서는 상기 전도성 트레이스(R0)의 콘택 부분은 상기 제1 금속층 없이 상기 제2 금속층(148b)으로만 제공될 수 있다. 그 결과, 상기 콘택 부분은 상기 전도성 트레이스(R0)의 다른 배선 부분보다 리세스된 구조를 가질 수 있다. 전도성 트레이스(R0)는 본 실시예에 예시된 구조에 한정되지 않으며, 단층 구조(도 9 참조)나, 전체 영역에서 동일한 다층 구조(도 11 참조)로 형성될 수도 있다. As such, in this embodiment, the contact portion of the conductive trace R0 may be provided only with the second metal layer 148b without the first metal layer. As a result, the contact portion may have a more recessed structure than other wiring portions of the conductive trace R0. The conductive trace R0 is not limited to the structure exemplified in this embodiment, and may be formed as a single-layer structure (see FIG. 9) or a multi-layer structure (see FIG. 11) that is identical over the entire area.

상기 제2 금속층(148)은 상기 제1 금속층(146a)과 에칭 선택비를 갖는 금속일 수 있다. 특정 예에서, 상기 제1 금속층(146a)은 상기 제2 금속층(148)을 위한 도금 시드층으로 사용될 수 있다. 예를 들어, 제1 금속층(146a)은 니켈(Ni), 티타늄(Ti) 또는 그 합금을 포함할 수 있으며, 제2 금속층(148)은 구리(Cu)를 포함할 수 있다. 전도성 트레이스(R0)를 구성하는 제1 및 제 금속층의 조건 및 기능에 대해서는 도 5a에서 더욱 상세히 설명하기로 한다.
The second metal layer 148 may be a metal having an etching selectivity with that of the first metal layer 146a. In a specific example, the first metal layer 146a may be used as a plating seed layer for the second metal layer 148 . For example, the first metal layer 146a may include nickel (Ni), titanium (Ti), or an alloy thereof, and the second metal layer 148 may include copper (Cu). Conditions and functions of the first and second metal layers constituting the conductive trace R0 will be described in more detail with reference to FIG. 5A.

지지 부재(110)는 패키지 기판(100)의 강성을 향상시킬 수 있다. 지지 부재(110)에 제1 및 제2 배선 패턴(112a,112b)과 관통 비아(113)와 같은 배선 구조로 도입되므로, POP(Package on Package) 타입의 팬-아웃 패키지로 활용될 수 있다(도 3 참조). The support member 110 may improve the rigidity of the package substrate 100 . Since the support member 110 is introduced with a wiring structure such as the first and second wiring patterns 112a and 112b and the through via 113, it can be used as a POP (Package on Package) type fan-out package ( see Figure 3).

지지 부재(110)는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기 필러와 혼합되거나, 무기 필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric)와 같은 심재에 함침된 수지를 포함할 수 있다. 상기 수지는 예를 들면, 프리프레그, ABF, FR-4, BT 등이 사용될 수 있다. The support member 110 is a thermosetting resin such as epoxy resin, a thermoplastic resin such as polyimide, or a mixture of these resins with an inorganic filler, or a core material such as glass fiber (glass fiber, glass cloth, glass fabric) together with an inorganic filler. It may contain impregnated resins. The resin may be, for example, prepreg, ABF, FR-4, or BT.

본 실시예에 따른 패키지 기판(100)은 지지 부재(110)의 제2 면(110B)과 캐비티(110H)의 내부 측벽에 배치된 절연 수지층(131)을 포함할 수 있다. 상기 절연 수지층(131)는 임시 구조물인 메탈 블럭을 지지하는데 사용된 봉합재로서, 메탈 블럭이 제거되고 잔류한 수지층일 수 있다(도 6c 참조).The package substrate 100 according to the present embodiment may include the insulating resin layer 131 disposed on the second surface 110B of the support member 110 and the inner sidewall of the cavity 110H. The insulating resin layer 131 is a sealing material used to support a metal block, which is a temporary structure, and may be a resin layer remaining after the metal block is removed (see FIG. 6C).

도 1에 도시된 바와 같이, 상기 절연 수지층(131)은 캐비티(110H)의 내부 측벽에 위치한 부분(131a)과 지지 부재(110)의 제2 면(110B)에 위치한 부분(131b)으로 구분될 수 있다. As shown in FIG. 1, the insulating resin layer 131 is divided into a portion 131a located on the inner sidewall of the cavity 110H and a portion 131b located on the second surface 110B of the support member 110. It can be.

본 실시예에서, 지지 부재(110)의 제2 면(110B)에 위치한 부분(131b)은 상부 배선층(117,118)을 형성하기 위한 절연층으로 사용될 수 있다. 상기 지지 부재(110)의 배선 구조(특히, 제2 배선 패턴(112b))에 연결되는 상부 배선층(117,118)을 더 포함할 수 있다. 상부 배선층은 상부 배선 비아(117)와 상부 배선 패턴(118)를 포함할 수 있다. In this embodiment, the portion 131b located on the second surface 110B of the support member 110 may be used as an insulating layer for forming the upper wiring layers 117 and 118 . Upper wiring layers 117 and 118 connected to the wiring structure of the supporting member 110 (in particular, the second wiring pattern 112b) may be further included. The upper wiring layer may include an upper wiring via 117 and an upper wiring pattern 118 .

캐비티(110H)에 실장될 반도체 칩의 높이는 상기 지지 부재(110)의 제2 면(110B)보다 높게 위치할 수 있다. 추가적으로 제공되는 상부 배선층(117,118) 등에 의해 최종 캐비티(110H)의 깊이가 커지므로, 이러한 증가된 깊이를 고려하여, 반도체 칩은 지지 부재(110)의 두께보다 큰 높이를 가질 수 있다.A height of a semiconductor chip to be mounted in the cavity 110H may be higher than that of the second surface 110B of the support member 110 . Since the depth of the final cavity 110H is increased by the additionally provided upper wiring layers 117 and 118 , the semiconductor chip may have a height greater than the thickness of the support member 110 in consideration of the increased depth.

상기 절연 수지층(131) 중 상기 지지 부재의 제2 면에 위치한 부분(131b)은 실질적으로 평탄한 표면을 가질 수 있다. 이로써, 상부 배선층(117,118)은 용이하게 형성될 수 있다. 이 경우에, 돌출된 제2 배선 패턴(112b)을 위한 제2 평탄화층(119b)은 생략될 수 있다. 예를 들어, 절연 수지층(131)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지 등이 사용될 수 있다. 구체적인 예에서, 절연 수지층(131)은 프리프레그, ABF, FR-4, BT 등이 사용될 수 있다. 특정 예에서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지일 수도 있다.
A portion 131b of the insulating resin layer 131 located on the second surface of the support member may have a substantially flat surface. Thus, the upper wiring layers 117 and 118 can be easily formed. In this case, the second planarization layer 119b for the protruding second wiring pattern 112b may be omitted. For example, a thermosetting resin such as epoxy resin or a thermoplastic resin such as polyimide may be used as the insulating resin layer 131 . In a specific example, prepreg, ABF, FR-4, BT, or the like may be used as the insulating resin layer 131 . In a specific example, it may be a Photo Imagable Dielectric (PID) resin.

연결 부재(140)는 절연 부재(141)와 상기 절연 부재(141)에 형성된 재배선층(R)을 포함할 수 있다. 앞서 설명한 바와 같이, 상기 연결 부재(140)는 상기 전도성 트레이스(R0)를 덮도록 상기 지지 부재(110)의 제1 면(110A)에 배치되며, 재배선층(R)은 상기 전도성 트레이스(R0)와 연결될 수 있다. The connecting member 140 may include an insulating member 141 and a redistribution layer R formed on the insulating member 141 . As described above, the connection member 140 is disposed on the first surface 110A of the support member 110 to cover the conductive trace R0, and the redistribution layer R is formed on the conductive trace R0. can be connected with

본 실시예에서, 연결 부재를 구성하는 절연 부재(141)는 제1 및 제2 절연층(141a,141b)을 포함하며, 재배선층(R)은 제1 및 제2 절연층(141a,141b)에 각각 구현된 2층의 재배선 구조(R1,R2)를 포함할 수 있다. In this embodiment, the insulating member 141 constituting the connecting member includes first and second insulating layers 141a and 141b, and the redistribution layer R includes the first and second insulating layers 141a and 141b. It may include a two-layer redistribution structure (R1, R2) implemented in each.

구체적으로, 본 실시예에 채용된 재배선층(R1)은 상기 제1 절연층(141a) 상에 배치된 제1 재배선 패턴(142a)과, 상기 제1 절연층(141a)을 관통하며 전도성 트레이스(R0)와 제1 재배선 패턴(142a)을 연결하는 제1 재배선 비아(143a)와, 상기 제2 절연층(141b) 상에 배치된 제2 재배선 패턴(142b)과, 상기 제2 절연층(141b)을 관통하며 제1 재배선 패턴(142a)과 제2 재배선 패턴(142b)을 연결하는 제2 재배선 비아(143b)를 포함한다. Specifically, the redistribution layer R1 employed in the present embodiment penetrates the first redistribution pattern 142a disposed on the first insulating layer 141a and the first insulating layer 141a to form a conductive trace. A first redistribution via 143a connecting R0 and the first redistribution pattern 142a, a second redistribution pattern 142b disposed on the second insulating layer 141b, and the second A second redistribution via 143b passing through the insulating layer 141b and connecting the first redistribution pattern 142a and the second redistribution pattern 142b is included.

이와 같이, 상기 재배선층(R)은 전도성 트레이스(R0)를 통해서 반도체 칩(120)의 접속 패드(120P)와 지지 부재(110)의 제1 배선 패턴(112a)에 전기적으로 연결될 수 있다. 본 실시예에 채용된 재배선층(R)은 2층의 재배선 구조로 예시되어 있으나, 이와 달리, 단층 또는 다른 수의 다층의 재배선 구조를 가질 수 있다.
As such, the redistribution layer R may be electrically connected to the connection pad 120P of the semiconductor chip 120 and the first wiring pattern 112a of the support member 110 through the conductive trace R0. The redistribution layer R employed in this embodiment is exemplified as a two-layer redistribution structure, but may have a single layer or a multi-layer redistribution structure.

예를 들어, 상기 절연 부재(141)는 상술된 절연성 수지 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 감광성 물질을 사용하는 경우에, 상기 절연층(141)은 보다 얇게 형성될 수 있으며, 보다 용이하게 재배선 비아(143a,143b)의 미세한 피치를 달성할 수 있다. 예를 들어, 상기 제1 및 제2 절연층(141a,141b)은 제1 및 제2 재배선 패턴(142a,142b)을 제외한 패턴 사이의 두께가 약 1㎛ 내지 약 10㎛이 될 수 있다. For example, the insulating member 141 may use a photosensitive insulating material such as PID resin in addition to the above-described insulating resin. In the case of using a photosensitive material, the insulating layer 141 may be formed thinner, and a fine pitch of the redistribution vias 143a and 143b may be more easily achieved. For example, the first and second insulating layers 141a and 141b may have a thickness between about 1 μm and about 10 μm between patterns excluding the first and second redistribution patterns 142a and 142b.

제1 및 제2 재배선 패턴(142a,142b)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 제1 및 제2 재배선 패턴(142a,142b)은 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함할 수 있다. 또한, 비아패드 패턴, 전기연결 구조체 패드 패턴 등을 포함할 수 있다. 예를 들어, 제1 및 제2 재배선 패턴(142a,142b)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금과 같은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 재배선 패턴(142a,142b)의 두께는 약 0.5㎛ 내지 약 15㎛ 정도일 수 있다.The first and second redistribution patterns 142a and 142b may perform various functions according to the design of the corresponding layer. For example, the first and second redistribution patterns 142a and 142b may include a ground (GND) pattern, a power (PoWeR: PWR) pattern, and a signal (Signal: S) pattern. Here, the signal (S) pattern may include various signals other than a ground (GND) pattern and a power (PWR) pattern, for example, a data signal and the like. In addition, a via pad pattern, an electrical connection structure pad pattern, and the like may be included. For example, the first and second redistribution patterns 142a and 142b may include copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead ( It may include a conductive material such as Pb), titanium (Ti), or an alloy thereof. For example, the thickness of the first and second redistribution patterns 142a and 142b may be about 0.5 μm to about 15 μm.

제1 및 제2 재배선 비아(143a,143b)은 다른 레벨에 위치한 요소(예, 전도성 트레이스와 재배선패턴들 또는 다른 절연층의 재배선패턴들을 수직방향으로 연결하는 요소(층간 연결 요소)로 사용된다. 예를 들어, 제1 및 제2 재배선 비아(143a,143b)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti) 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. The first and second redistribution vias 143a and 143b are elements positioned at different levels (eg, conductive traces and redistribution patterns or elements connecting redistribution patterns of other insulating layers in a vertical direction (interlayer connection elements)). For example, the first and second redistribution vias 143a and 143b are made of copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), or nickel (Ni). , lead (Pb), titanium (Ti), or an alloy thereof.

제1 및 제2 재배선 비아(143a,143b)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 및 제1 및 제2 재배선 비아(143a,143b)는 테이퍼 형상 또는 원통형상과 같은 다양한 다른 형상을 가질 수 있다. The first and second redistribution vias 143a and 143b may be completely filled with a conductive material, or the conductive material may be formed along walls of the vias. Also, the first and second redistribution vias 143a and 143b may have various other shapes such as a tapered shape or a cylindrical shape.

상술된 전도성 트레이스(R0)와 연결 부재(140)의 재배선층(R)을 통하여, 반도체 칩의 수십 내지 수백개의 접속 패드(120P)가 재배선될 수 있으며, 전기연결 구조체(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다.
Through the above-described conductive trace R0 and the redistribution layer R of the connection member 140, tens to hundreds of connection pads 120P of the semiconductor chip may be redistributed, and through the electrical connection structure 170 Depending on the function, it may be physically and/or electrically connected to the outside.

언더범프금속(UBM) 층(160)은 제1 전기연결 구조체(170A)의 접속 신뢰성을 향상시켜 반도체 패키지(100)의 보드 레벨 신뢰성을 개선할 수 있다. UBM층(160)은 제1 패시베이션층(150A)에 배치되며 연결 부재(140)의 제2 재배선 패턴(142b)과 연결된다. 제1 전기연결 구조체(170A)는 반도체 패키지(100)를 외부와 물리적 및/또는 전기적으로 연결시킬 수 있다. 예를 들면, 팬-아웃 반도체 패키지(100)는 제1 전기연결 구조체(170A)를 통하여 전자기기의 메인보드에 실장될 수 있다. The under bump metal (UBM) layer 160 may improve connection reliability of the first electrical connection structure 170A, thereby improving board level reliability of the semiconductor package 100 . The UBM layer 160 is disposed on the first passivation layer 150A and connected to the second redistribution pattern 142b of the connecting member 140 . The first electrical connection structure 170A may physically and/or electrically connect the semiconductor package 100 to the outside. For example, the fan-out semiconductor package 100 may be mounted on a main board of an electronic device through the first electrical connection structure 170A.

이와 유사하게, POP 구조를 구현하기 위해서, 반도체 패키지(100)는 제2 패시베이션층(150B) 상에 배치되어 상부 배선 패턴(118)에 연결되는 제2 전기 연결 구조체(170B)를 포함할 수 있다. Similarly, in order to implement the POP structure, the semiconductor package 100 may include a second electrical connection structure 170B disposed on the second passivation layer 150B and connected to the upper wiring pattern 118. .

제1 및 제2 전기연결 구조체(170A,170B)는 도전성 물질, 예를 들면, Sn-Al-Cu와 같은 저융점 합금으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 제1 및 제2 전기연결 구조체(170A,170B)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 제1 및 제2 전기연결 구조체(170A,170B)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 저융점 합금을 포함할 수 있다. 제1 및 제2 전기연결 구조체(170A,170B)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다.
The first and second electrical connection structures 170A and 170B may be formed of a conductive material, for example, a low melting point alloy such as Sn-Al-Cu, but are not limited thereto. The first and second electrical connection structures 170A and 170B may be lands, balls, pins, and the like. The first and second electrical connection structures 170A and 170B may be formed as a multilayer or a single layer. When formed as a multi-layer, it may include a copper pillar and a low melting point alloy. The number, spacing, arrangement, etc. of the first and second electrical connection structures 170A and 170B are not particularly limited, and can be sufficiently modified according to design matters for those skilled in the art.

도 3은 도1에 도시된 반도체 패키지를 포함하는 POP(package on package) 모듈을 나타낸 개략적인 단면도이다.FIG. 3 is a schematic cross-sectional view illustrating a package on package (POP) module including the semiconductor package shown in FIG. 1 .

도 3을 참조하면, 본 실시에에 따른 반도체 장치(500)는, 패키지 기판(100)의 캐비티(110H)에 반도체 칩(120)이 실장된 하부 패키지(200)와, 상기 하부 패키지(200) 상에 배치된 인터포저(250)와, 상기 인터포저(250) 상에 배치된 상부 패키지(300)를 포함한다. Referring to FIG. 3 , the semiconductor device 500 according to the present embodiment includes a lower package 200 in which a semiconductor chip 120 is mounted in a cavity 110H of a package substrate 100 and the lower package 200 It includes an interposer 250 disposed on the interposer 250 and an upper package 300 disposed on the interposer 250 .

하부 패키지(200)에서, 반도체 칩(120)은 캐비티(110H) 내에서 배치될 수 있다. 상기 반도체 칩(120)은 지지 부재(110)의 내부 측벽으로부터 소정거리로 이격되어 배치될 수 있다. In the lower package 200 , the semiconductor chip 120 may be disposed within the cavity 110H. The semiconductor chip 120 may be spaced apart from an inner sidewall of the support member 110 by a predetermined distance.

반도체 칩(120)은 접속 패드(120P) 상에 배치된 도전성 범프(125)를 가질 수 있다. 도전성 범프(125)는 다소 리세스된 콘택 부분(148b)과 접속하기 위한 구조(예, 필라 형상)를 가질 수 있다. 또한, 상기 반도체 칩(120)과 상기 연결 부재(140) 사이에는 배치되는 접착층(127)에 의해 부착될 수 있다. 예를 들어, 상기 반도체 칩(120)의 본딩은 열압착 본딩(thermal compression bonding)을 이용하여 수행될 수 있다. 본 실시예에서, 반도체 칩(120)의 활성면(접속 패드(120P)가 형성된 면은 캐비티(110H)의 바닥면과 직접 접하지 않을 수 있다. The semiconductor chip 120 may have conductive bumps 125 disposed on the connection pads 120P. The conductive bump 125 may have a structure (eg, a pillar shape) to be connected to the slightly recessed contact portion 148b. In addition, an adhesive layer 127 may be disposed between the semiconductor chip 120 and the connection member 140 to be attached. For example, bonding of the semiconductor chip 120 may be performed using thermal compression bonding. In this embodiment, the active surface (the surface on which the connection pad 120P is formed) of the semiconductor chip 120 may not directly contact the bottom surface of the cavity 110H.

반도체 칩(120)은 액티브 웨이퍼를 기반으로 형성된 것일 수 있다. 이 경우 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 접속 패드(120P)는 반도체 칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로서, 알루미늄(Al)과 같은 금속을 사용할 수 있다. The semiconductor chip 120 may be formed based on an active wafer. In this case, silicon (Si), germanium (Ge), gallium arsenide (GaAs), or the like may be used as a base material constituting the body 121 . The connection pad 120P is for electrically connecting the semiconductor chip 120 to other components, and may be made of a metal such as aluminum (Al).

본 실시예에 채용된 봉합재(135)는 반도체 칩(120)을 봉합하도록 캐비티(110H)의 내부 측벽 및 지지 부재(110)의 제2 면(110B) 상에 배치될 수 있다. 상기 봉합재(135)는 상기 절연 수지층(131)와 상기 반도체 칩(120) 사이에 배치될 ㅅ수 있다. 앞서 설명한 바와 같이, 상기 절연 수지층(131)는 메탈 블럭을 지지하는데 사용된 봉합재로서, 메탈 블럭이 제거되고 잔류한 봉합재일 수 있다(도 6c 참조).The sealing material 135 employed in this embodiment may be disposed on the inner sidewall of the cavity 110H and the second surface 110B of the support member 110 to seal the semiconductor chip 120 . The encapsulant 135 may be disposed between the insulating resin layer 131 and the semiconductor chip 120 . As described above, the insulating resin layer 131 is an encapsulant used to support the metal block, and may be an encapsulant remaining after the metal block is removed (see FIG. 6C ).

반도체 칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적 회로(IC: Integrated Circuit)일 수 있다. 예를 들면, 반도체 칩(120)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서, 구체적으로는 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 한정되는 것은 아니며, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩, 또는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리와 같은 메모리 칩일 수도 있다. 또한, 이들이 서로 조합되어 배치될 수도 있음은 물론이다.The semiconductor chip 120 may be an integrated circuit (IC) in which hundreds to millions of elements are integrated into a single chip. For example, the semiconductor chip 120 may include a central processor (eg, CPU), a graphics processor (eg, GPU), a field programmable gate array (FPGA), a digital signal processor, a cryptographic processor, a microprocessor, a microcontroller, and the like. A processor, specifically, may be an application processor (AP: Application Processor), but is not limited thereto, and may be an analog-to-digital converter, a logic chip such as an application-specific IC (ASIC), or a volatile memory (eg, DRAM), - It may be a memory chip such as volatile memory (eg, ROM) or flash memory. In addition, it goes without saying that these may be arranged in combination with each other.

하부 패키지(200)의 제2 전기 연결 구조체(170B)와 인터포저(250)의 전기 연결 구조체(270)가 서로 연결되며, 이와 유사하게, 상부 패키지(300)는 별도의 전기연결 구조체(370)를 이용하여 인터포저(250)와 연결되므로, 인터포저(250)를 통해서 상부 패키지(300)와 하부 패키지(200)가 단일 패키지 구조로 연결될 수 있다. 이 경우에, 봉합재(135)는 인터포저(200)를 하부 패키지(100) 상에 탑재한 후에 제공될 수 있다. The second electrical connection structure 170B of the lower package 200 and the electrical connection structure 270 of the interposer 250 are connected to each other, and similarly, the upper package 300 has a separate electrical connection structure 370 Since it is connected to the interposer 250 using the interposer 250, the upper package 300 and the lower package 200 may be connected in a single package structure. In this case, the encapsulant 135 may be provided after the interposer 200 is mounted on the lower package 100 .

패키지 온 패키지(POP: Package on Package)는 장치의 두께가 감소시킬 수 있을 뿐만 아니라, 신호 경로를 최소화하는 장점을 제공할 수 있다. 예를 들어, 그래픽 프로세서(GPU)의 경우에, 고대역폭 메모리(HBM: High Bandwidth Memory)와 같은 메모리와의 신호 경로를 최소화하는 것이 필요하다. 구체적으로, HBM과 같은 반도체 칩을 포함한 상부 패키지(200)를 GPU와 같은 반도체 칩(120)이 실장된 하부 패키지(200) 상에 적층된 POP 구조로 제공될 수 있다.
A package on package (POP) can reduce the thickness of a device and provide an advantage of minimizing a signal path. For example, in the case of a graphics processor (GPU), it is necessary to minimize signal paths to and from memory, such as high bandwidth memory (HBM). Specifically, an upper package 200 including a semiconductor chip such as HBM may be provided in a stacked POP structure on a lower package 200 on which a semiconductor chip 120 such as a GPU is mounted.

이하, 첨부된 도면을 참조하여, 본 개시의 일 실시예에 따른 패키지 기판 제조방법을 설명한다. 제조방법을 설명하는 과정에서, 본 실시예에 따른 패키지 기판의 다양한 특징들 및 장점들이 구체적으로 이해될 수 있을 것이다.
Hereinafter, a method of manufacturing a package substrate according to an embodiment of the present disclosure will be described with reference to the accompanying drawings. In the process of describing the manufacturing method, various features and advantages of the package substrate according to the present embodiment will be specifically understood.

본 실시예에 따른 패키지 기판(100)의 제조방법은 크게, 지지 부재 형성(도 4a 내지 도 4d 참조)과, 연결 부재 형성과정(도 5a 내지 도 5d 참조)과, 메탈블럭 제거(도 6a 내지 도 6d 참조)로 구분될 수 있다.
The manufacturing method of the package substrate 100 according to the present embodiment largely includes forming a support member (see FIGS. 4A to 4D), forming a connecting member (see FIGS. 5A to 5D), and removing a metal block (see FIGS. 6A to 5D). 6d).

도 4a 내지 도 4d는 본 개시의 일 실시예에 따른 패키지 기판 제조방법 중 지지 부재 형성과정을 나타내는 주요한 공정들의 단면도들이다.
4A to 4D are cross-sectional views of major processes illustrating a process of forming a support member in a method of manufacturing a package substrate according to an embodiment of the present disclosure.

도 4a를 참조하면, 서로 반대에 위치한 제1 및 제2 면(110A,110B)을 갖는 지지 부재(110)에 제1 및 제2 면(110A,110B)을 연결하는 배선 구조(112a,112b,113)를 마련한다. Referring to FIG. 4A , wiring structures 112a and 112b connecting the first and second surfaces 110A and 110B to the support member 110 having the first and second surfaces 110A and 110B located opposite to each other, 113).

상기 배선 구조는 상기 제1 및 제2 면(110A,110B)에 각각 위치한 제1 및 제2 배선 패턴(112a,112b)과 상기 제1 및 제2 배선 패턴(112a,112b)을 연결하는 관통 비아(113)를 포함할 수 있다. The wiring structure includes first and second wiring patterns 112a and 112b respectively positioned on the first and second surfaces 110A and 110B and through vias connecting the first and second wiring patterns 112a and 112b. (113) may be included.

상기 지지 부재(110)는 제1 및 제2 면(110A,110B)에 동박이 형성된 동박적층판(CCL: Copper Clad Laminate)을 가공하여 마련할 수 있다. 레이저 드릴 및/또는 기계적 드릴 및/또는 샌드 블라스트 등을 이용하여 동박 적층판에 홀을 형성한 후, 패터닝된 동박을 시드층으로 전해 및/또는 무전해 도금 공정으로 제1 및 제2 배선 패턴(112a,112b)과 관통 비아(113)를 형성할 수 있다. 상대적으로 깊은 캐비티를 형성하기 위해서 본 실시예와 같이 관통 비아(113)는 양면 가공을 통해서 얻어질 수 있다. 그 결과, 상기 관통 비아(113)는 상기 제1 및 제2 배선 패턴(112a,112b)과 접속되는 면적(또는 폭)보다 작은 단면적(또는 폭)의 중간 영역을 가질 수 있다.
The support member 110 may be prepared by processing a copper clad laminate (CCL) in which copper foil is formed on the first and second surfaces 110A and 110B. After forming a hole in the copper clad laminate using a laser drill and/or mechanical drill and/or sand blast, the first and second wiring patterns 112a are formed by using the patterned copper foil as a seed layer in an electrolytic and/or electroless plating process. , 112b) and through vias 113 may be formed. In order to form a relatively deep cavity, the through-via 113 may be obtained through double-sided processing, as in the present embodiment. As a result, the through via 113 may have a middle region having a cross-sectional area (or width) smaller than an area (or width) connected to the first and second wiring patterns 112a and 112b.

도 4b를 참조하면, 지지 부재(110)의 제1 및 제2 면(110A,110B)에 제1 및 제2 평탄화층(119a,119b)을 형성할 수 있다. Referring to FIG. 4B , first and second planarization layers 119a and 119b may be formed on the first and second surfaces 110A and 110B of the support member 110 .

상기 제1 및 제2 배선 패턴(112a,112b)은 상기 제1 및 제2 면(110A,110B)으로부터 돌출될 수 있다. 상기 제1 및 제2 평탄화층(119a,119b)은 돌출된 제1 및 제2 배선 패턴(112a,112b)과 실질적으로 평탄한 공면을 갖도록 형성될 수 있다. The first and second wiring patterns 112a and 112b may protrude from the first and second surfaces 110A and 110B. The first and second planarization layers 119a and 119b may be formed to have a substantially flat coplanar surface with the protruding first and second wiring patterns 112a and 112b.

예를 들어, 이러한 평탄화 공정은 ABF 또는 RCF (resin coated film)와 같은 빌드업 수지 필름을 도포한 후에, 디스미어 또는 연마 공정을 이용하여 제1 및 제2 배선 패턴(112a,112b)의 표면을 수지 필름으로 노출시킬 수 있다. 이 과정을 통해서, 제1 및 제2 배선 패턴(112a,112b)의 노출된 표면은 절연재(즉, 제1 및 제2 평탄화층)의 표면과 실질적으로 동일할 수 있다. 제1 및 제2 배선 패턴(112a,112b)의 노출된 표면은 전기적 트레이스가 형성 가능한 평탄도를 유지하는 범위에서 절연재보다 다소 높을 수도 있다. For example, in this flattening process, after applying a build-up resin film such as ABF or RCF (resin coated film), the surfaces of the first and second wiring patterns 112a and 112b are cleaned by using a desmear or polishing process. It can be exposed with a resin film. Through this process, exposed surfaces of the first and second wiring patterns 112a and 112b may be substantially the same as surfaces of the insulating material (ie, the first and second planarization layers). The exposed surfaces of the first and second wiring patterns 112a and 112b may be slightly higher than the insulating material within the range of maintaining a flatness capable of forming an electrical trace.

본 실시예와 달리, 이러한 평탄화층은 전도성 트레이스가 형성된 지지 부재(110)의 제1 면(110A)에만 제공될 수 있다. 또한, 지지 부재(110)의 제1 면(110A)이 이미 평탄화된 면을 갖는 경우에, 본 공정은 생략될 수도 있다.
Unlike the present embodiment, such a planarization layer may be provided only on the first surface 110A of the support member 110 on which the conductive traces are formed. In addition, when the first surface 110A of the support member 110 has already been flattened, this process may be omitted.

도 4c를 참조하면, 상기 지지 부재(110)에 상기 제1 및 제2 면(110A,110B)을 연결하는 캐비티(110H)를 형성한다. Referring to FIG. 4C , a cavity 110H connecting the first and second surfaces 110A and 110B is formed in the support member 110 .

캐비티(110H) 형성공정은 이에 한정되지 않으나, 레이저 드릴, 기계적 드릴, 샌드 블라스트와 같은 공정으로 수행될 수 있다. 다음으로, 점착성을 갖는 제1 캐리어 필름(610)을 상기 지지 부재(110)의 제1 면(110A)에 부착시킨다. 예를 들어, 제1 캐리어 필름(610)은 에폭시 수지를 포함하는 테이프일 수 있다.
The process of forming the cavity 110H is not limited thereto, but may be performed by a process such as laser drilling, mechanical drilling, or sand blasting. Next, a first carrier film 610 having adhesiveness is attached to the first surface 110A of the support member 110 . For example, the first carrier film 610 may be a tape containing an epoxy resin.

도 4d를 참조하면, 상기 지지 부재(110)의 캐비티(110H)에 메탈 블럭(MB)을 배치하고, 절연 수지층(131)을 이용하여 상기 캐비티(110H)에 위치한 상기 메탈 블럭(MB)을 고정시킨다. Referring to FIG. 4D , a metal block MB is disposed in the cavity 110H of the support member 110, and the metal block MB located in the cavity 110H is formed using an insulating resin layer 131. fix it

본 실시예에 채용된 메탈 블럭(MB)은 임시 지지체로서 배선 패턴 및 비아를 형성하는 금속과 동일하거나 유사한 금속 블럭일 수 있다. 예를 들어, 메탈 블럭(MB)은 구리 블럭일 수 있다. 상기 메탈 블럭(MB)은 지지 부재(110)의 두께와 동일하거나 작은 두께를 가질 수 있다. 메탈 블럭(MB)은 후속 공정에서 실장될 반도체 칩의 두께보다 작은 두께를 가질 수 있다.The metal block MB employed in this embodiment may be a metal block identical to or similar to a metal forming a wiring pattern and a via as a temporary support. For example, the metal block MB may be a copper block. The metal block MB may have a thickness equal to or smaller than that of the supporting member 110 . The metal block MB may have a thickness smaller than that of a semiconductor chip to be mounted in a subsequent process.

본 실시예에서, 절연 수지층(131)는 상기 캐비티(110H)에 위치한 메탈 블럭(MB)을 봉합하면서 지지 부재(110)의 제2 면(110B)을 덮도록 형성될 수 있다. 절연 수지층(131) 중 지지 부재(110)의 제2 면(110B)에 위치한 부분은 상부 배선층을 형성하기 위한 절연층 부분으로 제공될 수 있다.
In this embodiment, the insulating resin layer 131 may be formed to cover the second surface 110B of the support member 110 while sealing the metal block MB located in the cavity 110H. A portion of the insulating resin layer 131 located on the second surface 110B of the support member 110 may serve as an insulating layer portion for forming an upper wiring layer.

이어, 전도성 트레이스와 연결 부재를 형성하는 공정을 수행한다. 이러한 공정의 주요 단계들은 도 5a 내지 도 5d에 예시되어 있다.
Next, a process of forming the conductive trace and the connecting member is performed. The main steps of this process are illustrated in FIGS. 5A-5D.

우선, 도 5a을 참조하면, 상기 지지 부재(110)의 제1 면(110A)에 전도성 트레이스(R0)를 형성한다. First, referring to FIG. 5A , a conductive trace R0 is formed on the first surface 110A of the support member 110 .

상기 지지 부재(110)의 제2 면(110B)에 제2 캐리어 필름(620)을 부착하고, 상기 지지 부재(110)의 제1 면(110A)으로부터 제1 캐리어 필름(610)을 제거한다. 이로써, 상기 지지 부재(110)의 제1 면(110A)을 향해 상기 메탈 블럭(MB)의 표면이 노출될 수 있다. A second carrier film 620 is attached to the second surface 110B of the support member 110, and the first carrier film 610 is removed from the first surface 110A of the support member 110. Accordingly, the surface of the metal block MB may be exposed toward the first surface 110A of the support member 110 .

본 실시예에 채용된 전도성 트레이스(R0')는 앞서 설명한 바와 같이, 제1 금속층(146)과 제2 금속층(148)을 포함할 수 있다. 제1 금속층(146)은 후속공정에서 메탈 블럭(MB)을 에칭할 때(도 16c 참조)에, 전도성 트레이스(R0') 중 메탈 블럭(MB)과 중첩되는 콘택 부분을 보호하기 위한 에칭 배리어로 사용될 수 있다. 예를 들어, 메탈 블럭(MB)이 Cu인 경우에, 제1 금속층(146)은 Cu와 에칭률이 상이한 Ni. Ti 또는 그 합금이 사용될 수 있다. 제1 금속층(146)은 습식 에칭 등의 패터닝 공정을 이용하여 원하는 전도성 트레이스(R0')를 위한 패턴을 가지며, 패터닝된 제1 금속층(146)을 시드층으로 하여 Cu와 같은 제2 금속층(148)을 형성함으로써 이중층 구조의 전도성 트레이스(R0)를 마련할 수 있다. As described above, the conductive trace R0' employed in this embodiment may include a first metal layer 146 and a second metal layer 148. The first metal layer 146 serves as an etching barrier to protect a contact portion overlapping with the metal block MB among the conductive traces R0' when the metal block MB is etched in a subsequent process (see FIG. 16C). can be used For example, when the metal block MB is Cu, the first metal layer 146 has a different etching rate from Cu and Ni. Ti or its alloys may be used. The first metal layer 146 has a pattern for a desired conductive trace R0' by using a patterning process such as wet etching, and a second metal layer 148 such as Cu using the patterned first metal layer 146 as a seed layer. ), it is possible to prepare the conductive trace R0 of the double layer structure.

앞서 설명한 바와 같이, 전도성 트레이스(R0')는 상기 캐비티(110H)와 중첩된 영역에서 위치한 콘택 부분(146b,148b)과, 다른 배선 부분(146a,148a)을 포함할 수 있다. 상기 콘택 부분(146b,148b)은 메탈 블럭(MB)의 노출된 표면과 접촉하며, 다른 배선 부분(146a,148a)은 상기 제1 배선 패턴(112a)과 연결되거나 제1 평탄화층(119a) 상에 배치될 수 있다. 상기 콘택 부분(146b,148b)과 다른 배선 부분(146a,148a)은 후속 공정에서 형성되는 재배선층(R1,R2)에 의해 서로 연결될 수 있다. As described above, the conductive trace R0' may include contact portions 146b and 148b located in an area overlapping the cavity 110H and other wiring portions 146a and 148a. The contact portions 146b and 148b contact the exposed surface of the metal block MB, and the other wiring portions 146a and 148a are connected to the first wiring pattern 112a or on the first planarization layer 119a. can be placed in The contact portions 146b and 148b and the other wiring portions 146a and 148a may be connected to each other by redistribution layers R1 and R2 formed in a subsequent process.

또한, 본 실시예와 같이, 제2 캐리어 필름(620)을 부착하기 전에, 지지 부재(110)의 제2 면(110B)에 상부 배선 패턴(도5d의 118)을 위한 금속층(118')을 미리 배치할 수 있다.
Also, as in this embodiment, before attaching the second carrier film 620, a metal layer 118' for an upper wiring pattern ( 118 in FIG. 5D ) is formed on the second surface 110B of the support member 110. Can be pre-placed.

이어, 상기 전도성 트레이스(R0')를 덮도록 상기 지지 부재(110)의 제1 면(110A)에 상기 전도성 트레이스(R0')에 연결되는 재배선층(R)을 갖는 연결 부재(140)를 형성한다. 본 실시예에 채용된 연결 부재 형성공정은 지지 부재(110)의 제2 면(110B)에 추가적인 배선층(즉, 상부 배선층)을 형성하는 과정을 결합한 형태를 예시한다(도 5b 내지 도 5d 참조).
Subsequently, a connection member 140 having a redistribution layer R connected to the conductive trace R0' is formed on the first surface 110A of the support member 110 to cover the conductive trace R0'. do. The connection member forming process employed in this embodiment illustrates a form in which a process of forming an additional wiring layer (ie, an upper wiring layer) on the second surface 110B of the support member 110 is combined (see FIGS. 5B to 5D). .

우선, 도 5b에 도시된 바와 같이, 제1 절연층(110)을 형성한 후에 제1 재배선층(R1)을 형성한다. 전도성 트레이스(R1)를 덮도록 감광성 절연물질(PID)을 도포하여 제1 절연층(141a)을 형성하고, 제1 절연층(141a)에 포토리소그래피 방법으로 비아홀을 형성하고, 전해 도금이나 무전해 도금으로 제1 재배선 패턴(142a) 및 제2 재배선 비아(143a)를 형성할 수 있다.
First, as shown in FIG. 5B , the first redistribution layer R1 is formed after the first insulating layer 110 is formed. A photosensitive insulating material (PID) is applied to cover the conductive trace (R1) to form a first insulating layer (141a), a via hole is formed in the first insulating layer (141a) by a photolithography method, and electrolytic plating or electroless The first redistribution pattern 142a and the second redistribution via 143a may be formed by plating.

이어, 도 5c에 도시된 바와 같이, 제2 절연층(141b) 및 금속층(142b')을 형성하고, 제2 캐리어 필름(620)을 제거할 수 있다. 본 공정에서 채용되는 금속층(142b')은 제2 재배선 패턴(142b)을 위한 금속층일 수 있다.
Subsequently, as shown in FIG. 5C , a second insulating layer 141b and a metal layer 142b' may be formed, and the second carrier film 620 may be removed. The metal layer 142b' employed in this process may be a metal layer for the second redistribution pattern 142b.

다음으로, 도 5d에 도시된 바와 같이 지지 부재(110)의 제1 면 및 제2 면에 각각 위치한 금속층들(142b',118a)을 이용하여 제2 재배선 패턴(142b)과 상부 배선 패턴(118)을 형성하고, 제2 재배선 비아(143b)와 상부 배선 비아(117)를 형성한다.Next, as shown in FIG. 5D , the second redistribution pattern 142b and the upper wiring pattern ( 118), and second redistribution vias 143b and upper wiring vias 117 are formed.

이와 같이, 본 실시예에서는, 지지 부재(110)의 제1 면 및 제2 면에 제2 재배선층(R2)과 상부 배선층(117,118)을 동시에 형성할 수 있다.
As described above, in this embodiment, the second redistribution layer R2 and the upper wiring layers 117 and 118 may be simultaneously formed on the first and second surfaces of the support member 110 .

이어, 메탈블럭 제거(실장공간 마련)을 수행한다. 이러한 공정의 주요 단계들은 도 6a 내지 도 6d에 예시되어 있다.Subsequently, removal of the metal block (preparation of mounting space) is performed. The main steps of this process are illustrated in FIGS. 6A-6D.

도 6a를 참조하면, 도5d에서 얻어진 결과물의 상면 및 하면에 각각 제1 및 제2 패시베이션층(150A,150B)은 각각 형성할 수 있다. Referring to FIG. 6A , first and second passivation layers 150A and 150B may be respectively formed on the upper and lower surfaces of the product obtained in FIG. 5D .

제1 및 제2 패시베이션층(150A,150B)은 각각 재배선층(즉, 제2 재배선 패턴(142b))의 일부와 상부 배선층(특히, 상부 배선 패턴(118))의 일부를 노출시키는 제1 및 제2 개구(O1,O2)를 갖는다. 제1 및 제2 개구(O1,O2)에 의해 노출된 부분은 패드 영역으로 제공될 수 있다. 이와 같이, 상하면을 연결하는 구조로 제공되므로, POP 구조를 위한 패키지로 사용될 수 있다. 제1 및 제2 패시베이션층(150A,150B)은 이에 한정되지는 않으나, 예를 들면, 솔더 레지스트를 사용할 수 있다.
The first and second passivation layers 150A and 150B respectively expose a portion of the redistribution layer (ie, the second redistribution pattern 142b) and a portion of the upper wiring layer (particularly, the upper wiring pattern 118). and second openings O1 and O2. A portion exposed by the first and second openings O1 and O2 may serve as a pad area. In this way, since it is provided as a structure connecting the upper and lower surfaces, it can be used as a package for a POP structure. Although the first and second passivation layers 150A and 150B are not limited thereto, for example, a solder resist may be used.

도 6b를 참조하면, 도 6a에 도시된 결과물의 상면 및 하면에 마스크(630)를 형성한다. 상면에 위치한 마스크(630)는 메탈 블럭(MB)에 대응되는 위치가 노출되는 개구(E)를 갖는다. 마스크(630)는 후속 제거공정의 종류에 따라 적절한 재료로 선택될 수 있다.
Referring to FIG. 6B, a mask 630 is formed on the upper and lower surfaces of the result shown in FIG. 6A. The mask 630 located on the upper surface has an opening E through which a position corresponding to the metal block MB is exposed. The mask 630 may be selected from an appropriate material according to the type of subsequent removal process.

도 6c를 참조하면, 상기 메탈 블럭(MB)을 상기 지지 부재(110)로부터 제거한다. 이러한 메탈 블럭 제거공정에서는, 마스크(620)를 이용하여 메탈 블럭(MB)의 상면이 노출되도록 절연 수지층(131)을 부분적으로 제거하고, 메탈 블럭(MB)의 노출된 상면으로부터 에칭(예, 습식 에칭)을 적용하여 메탈 블럭(MB)을 선택적으로 제거할 수 있다. 메탈 블럭(MB)에 대한 선택적 에칭과정에서 연결 부재(140)의 절연 부재(141)와 같은 수지와 에칭 배리어로 채용된 제1 금속층(특히, 146b)은 거의 에칭되지 않을 수 있다. 이와 같이, 제1 금속층(특히, 146b)은 전도성 트레이스의 콘택 부분(즉, 제2 금속층 부분(148b))을 보호할 수 있다. Referring to FIG. 6C , the metal block MB is removed from the support member 110 . In this metal block removal process, the insulating resin layer 131 is partially removed so that the upper surface of the metal block MB is exposed using the mask 620, and etching (eg, Wet etching) may be applied to selectively remove the metal block MB. In the process of selectively etching the metal block MB, the resin such as the insulating member 141 of the connecting member 140 and the first metal layer (particularly, 146b) employed as an etching barrier may hardly be etched. As such, the first metal layer (specifically, 146b) may protect the contact portion of the conductive trace (ie, the second metal layer portion 148b).

메탈 블럭(MB)이 제거된 공간(110H')은 실제로 반도체 칩을 실장하기 위한 공간으로 제공될 수 있다. 또한, 절연 수지층(131)은 잔류하여 상기 지지 부재(110)의 제2 면(110B) 상에 위치한 부분(131a)과 캐비티(110H)의 내부 측벽에 위치한 부분(131b)으로 구성될 수 있다.
The space 110H' from which the metal block MB is removed may be provided as a space for actually mounting a semiconductor chip. In addition, the insulating resin layer 131 remains and may be composed of a portion 131a located on the second surface 110B of the support member 110 and a portion 131b located on the inner sidewall of the cavity 110H. .

도 6d를 참조하면, 노출된 제1 금속층(146b)을 선택적으로 제거하고, 마스크(630)를 제거한다. 본 실시예에서, 제1 금속층(146b)이 전도도가 좋지 않은 경우(예, Ti)에, 반도체 칩(120)의 접속 패드(120P)와 양질의 콘택을 보장하기 위해서 제1 금속층(146b)에 대한 선택적 에칭 공정을 통해서 제거할 수 있다. 이로써, 전도성 트레이스(R0)의 콘택 부분에서는 제2 금속층(148b)만이 잔류하여 다소 리세스된 부분(r)을 가질 수 있다. 이에 반하여, 전도성 트레이스(R0)의 다른 부분(146a,148a), 즉 지지 부재에 중첩된 영역에서는 제1 및 제2 금속층(146a,148a)의 이층 구조가 유지될 수 있다.
Referring to FIG. 6D , the exposed first metal layer 146b is selectively removed and the mask 630 is removed. In this embodiment, when the first metal layer 146b has poor conductivity (eg, Ti), the first metal layer 146b is applied to ensure good contact with the connection pad 120P of the semiconductor chip 120. It can be removed through a selective etching process for Accordingly, only the second metal layer 148b may remain in the contact portion of the conductive trace R0 to have a slightly recessed portion r. In contrast, the two-layer structure of the first and second metal layers 146a and 148a may be maintained in the other portions 146a and 148a of the conductive trace R0, that is, the region overlapping the support member.

이와 같이 제조된 패키지 기판(100)에는 반도체 칩이 실장될 수 있다. 도 7은 본 개시의 일 실시예에 따른 패키지 기판(100)에 반도체 칩(120)을 실장한 상태를 나타내는 단면도이다.A semiconductor chip may be mounted on the package substrate 100 manufactured as described above. 7 is a cross-sectional view illustrating a state in which a semiconductor chip 120 is mounted on a package substrate 100 according to an exemplary embodiment of the present disclosure.

도 7을 참조하면, 상기 메탈 블럭이 제거된 공간(110H')에 상기 반도체 칩(120)을 배치한다. 상기 반도체 칩(120)의 접속 패드(120P)가 상기 전도성 트레이스(R0)의 콘택 부분(148b)에 접속되도록 실장될 수 있다. 본 실시예에서, 리세스된 콘택 부분(148b)에 접속하기 위해서 상기 반도체 칩(120)은 상기 접속 패드(120P)에 배치된 도전성 범프(125)를 포함할 수 있다. 반도체 칩(120)의 활성면과 연결 부재(140)의 표면 사이에는 접착층(127)이 추가로 도입될 수 있다. 이러한 실장 공정은 열압착 공정을 통해서 수행될 수 있다.
Referring to FIG. 7 , the semiconductor chip 120 is disposed in a space 110H' from which the metal block is removed. A connection pad 120P of the semiconductor chip 120 may be mounted to be connected to the contact portion 148b of the conductive trace R0 . In this embodiment, in order to connect to the recessed contact portion 148b, the semiconductor chip 120 may include conductive bumps 125 disposed on the connection pads 120P. An adhesive layer 127 may be additionally introduced between the active surface of the semiconductor chip 120 and the surface of the connecting member 140 . This mounting process may be performed through a thermal compression bonding process.

본 실시예에 따른 제조방법은 다양한 형태로 변경될 수 있으며, 그에 따른 반도체 패키지도 구조적으로 변경되어 구현될 수 있다.
The manufacturing method according to the present embodiment may be changed in various forms, and a semiconductor package according to the manufacturing method may also be structurally changed and implemented.

도 8a 및 도 8b는 본 개시의 다른 실시예에 따른 패키지 기판 제조방법 중 메탈블럭 제거과정을 나타내는 주요한 공정들의 단면도들이다.8A and 8B are cross-sectional views of major processes illustrating a process of removing a metal block in a method of manufacturing a package substrate according to another embodiment of the present disclosure.

본 실시예에 따른 제조공정은 앞선 실시예에 따른 제조공정과 대비하여, 전도성 트레이스(R0)가 단일층 구조를 갖는 점과, 메탈 블럭(MB')이 전도성 트레이스(R0)의 금속과 다른 금속으로 구성된다는 점에서 상이할 수 있다. 반대되는 설명이 없는 한, 도 8a에 도시된 공정은 앞선 실시예 중 도6a에 도시된 공정의 설명을 참조하여 이해될 수 있다.
Compared to the manufacturing process according to the previous embodiment, the manufacturing process according to the present embodiment has a single-layer structure in the conductive trace R0 and a metal block MB′ that is different from the metal of the conductive trace R0. It may be different in that it consists of. Unless otherwise stated, the process shown in FIG. 8A can be understood with reference to the description of the process shown in FIG. 6A of the foregoing embodiment.

우선, 도 8a를 참조하면, 전도성 트레이스(R0)는 에칭 배리어와 같은 다른 금속층 없이 단일한 금속층(148)으로 형성되며, 예를 들어 전도성 트레이스(R0)의 금속층(148)은 Cu와 같은 금속을 포함할 수 있다. 또한, 메탈 블럭(MB')은 전도성 트레이스(R0)의 금속(예, Cu)과 다른, 즉 에칭률이 상이한 금속(Ni 또는Ti)으로 구성될 수 있다. 물론, 본 실시예에서, 메탈 블럭(MB')은 에칭률이 상이한 금속으로 예시되어 있으나, 금속이 아니라 다른 충분한 선택비를 갖는 물질로 구성될 수도 있다.
First, referring to FIG. 8A , the conductive trace R0 is formed of a single metal layer 148 without another metal layer such as an etching barrier. For example, the metal layer 148 of the conductive trace R0 is made of a metal such as Cu. can include In addition, the metal block MB′ may be formed of a metal (eg, Ni or Ti) having a different etching rate from the metal (eg, Cu) of the conductive trace R0. Of course, in this embodiment, the metal block MB' is exemplified as a metal having a different etching rate, but may be made of a material having a sufficient selectivity other than the metal.

다음으로, 도 8b에 도시된 바와 같이, 메탈 블럭(MB')의 상면이 노출되도록 절연 수지층(131)을 부분적으로 제거하고, 메탈 블럭(MB')의 노출된 상면을 습식 에칭을 이용하여 선택적으로 제거할 수 있다(도 6b 및 도 6c 참조). Next, as shown in FIG. 8B, the insulating resin layer 131 is partially removed so that the upper surface of the metal block MB' is exposed, and the exposed upper surface of the metal block MB' is wet-etched. It can be selectively removed (see Figs. 6b and 6c).

본 실시예에서, 메탈 블럭(MB')은 선택적으로 에칭되고, 제거된 공간의 바닥면(110B)에는 전도성 트레이스(R0)의 콘택 부분(148b)은 노출되며, 콘택 부분(148b)은 실질적으로 바닥면(110B)과 실질적으로 평탄한 공면을 가질 수 있다.
In this embodiment, the metal block MB' is selectively etched, the contact portion 148b of the conductive trace R0 is exposed on the bottom surface 110B of the removed space, and the contact portion 148b is substantially It may have a substantially flat coplanar surface with the bottom surface 110B.

도 8b에서 제조된 패키지 기판(100A)에는 반도체 칩이 실장될 수 있다. 도 9은 본 개시의 일 실시예에 따른 패키지 기판(100A)에 반도체 칩(120)을 실장한 상태를 나타내는 단면도이다.A semiconductor chip may be mounted on the package substrate 100A manufactured in FIG. 8B. 9 is a cross-sectional view illustrating a state in which a semiconductor chip 120 is mounted on a package substrate 100A according to an exemplary embodiment of the present disclosure.

상기 메탈 블럭(MB')이 제거된 공간(110H')에 상기 반도체 칩(120)을 배치한다. 상기 반도체 칩(120)의 접속 패드(120P)가 상기 전도성 트레이스(R0)의 콘택 부분(148b)에 접속되도록 실장될 수 있다. 상기 반도체 칩(120)은 상기 접속 패드(120P)에 배치된 도전성 범프(125)를 포함할 수 있다. 반도체 칩(120)의 활성면과 연결 부재(140)의 표면 사이에는 접착층(127)이 추가로 도입될 수 있다.
The semiconductor chip 120 is disposed in the space 110H' from which the metal block MB' is removed. A connection pad 120P of the semiconductor chip 120 may be mounted to be connected to the contact portion 148b of the conductive trace R0 . The semiconductor chip 120 may include conductive bumps 125 disposed on the connection pads 120P. An adhesive layer 127 may be additionally introduced between the active surface of the semiconductor chip 120 and the surface of the connecting member 140 .

도 10a 내지 도 10c는 본 개시의 일 실시예에 따른 패키지 기판 제조방법 중 메탈블럭 제거과정(특히, 상부 배선층 형성)을 나타내는 주요한 공정들의 단면도들이다.10A to 10C are cross-sectional views of major processes illustrating a process of removing a metal block (particularly, forming an upper wiring layer) in a method of manufacturing a package substrate according to an embodiment of the present disclosure.

본 실시예에 따른 제조공정은 앞선 실시예와 대비하여, 추가적인 상부 배선층을 채용하지 않은 점과 전도성 트레이스의 콘택 부분을 추가적으로 제거하지 않는 점에서 상이할 수 있다. The manufacturing process according to this embodiment may differ from the previous embodiment in that an additional upper wiring layer is not employed and a contact portion of the conductive trace is not additionally removed.

우선, 도 10a을 참조하면, 앞선 실시예와 같이 상부 배선층 형성을 위해서 재배선층 공정을 중단하지 않고(도 5c 및 도 5d 참조), 제2 캐리어 필름(620)을 제거하지 않은 상태에서 제2 배선층(R2)까지 형성하여 연결 부재(140)를 완성할 수 있다.First, referring to FIG. 10A , the second wiring layer process is not interrupted to form the upper wiring layer (see FIGS. 5C and 5D ) and the second carrier film 620 is not removed as in the previous embodiment. It is possible to complete the connecting member 140 by forming up to (R2).

이어, 도 10b에 도시된 바와 같이, 연결 부재의 패시베이션층(150A)을 형성하고, 제2 캐리어 필름(620)을 제거한 후에, 도 10c에 도시된 바와 같이, 마스크(630)를 이용하여 절연 수지층(131)을 선택적으로 제거하여 메탈 블럭(MB)을 노출시키고 메탈 블럭(MB)을 제거한다. 본 제거 과정에서, 전도성 트레이스(R0')의 콘택 부분에 위치한 제1 금속층(146b)은 에칭 배리어로 작용할 수 있다. 또한, 본 공정에서, 지지 부재(110)의 제2 면(110B)에 위치한 절연 수지층 부분(131b)을 일부 개방되도록 함으로써 상부 전기연결 구조체를 형성하기 위한 패드 영역(e)을 확보할 수 있다.
Subsequently, as shown in FIG. 10B, after forming the passivation layer 150A of the connecting member and removing the second carrier film 620, as shown in FIG. 10C, the mask 630 may be used to insulate. The metal block MB is exposed by selectively removing the stratum 131 and the metal block MB is removed. During this removal process, the first metal layer 146b located on the contact portion of the conductive trace R0' may act as an etch barrier. In addition, in this process, by partially opening the insulating resin layer portion 131b located on the second surface 110B of the support member 110, the pad area e for forming the upper electrical connection structure can be secured. .

도 10c에서 제조된 패키지 기판(100B)에는 반도체 칩이 실장될 수 있다. 도 11은 본 개시의 일 실시예에 따른 패키지 기판(100B)에 반도체 칩(120)을 실장한 상태를 나타내는 단면도이다.A semiconductor chip may be mounted on the package substrate 100B manufactured in FIG. 10C. 11 is a cross-sectional view illustrating a state in which a semiconductor chip 120 is mounted on a package substrate 100B according to an exemplary embodiment of the present disclosure.

도 11을 참조하면, 상기 메탈 블럭(MB)이 제거된 공간(110H')에 상기 반도체 칩(120)을 배치한다. 앞선 실시예들과 유사하게, 상기 반도체 칩(120)의 접속 패드(120P)가 상기 전도성 트레이스(R0)의 콘택 부분(148b)에 접속되도록 실장될 수 있다. 반도체 칩(120)은 상기 접속 패드(120P)에 배치된 도전성 범프(125)를 포함할 수 있다. 반도체 칩(120)의 활성면과 연결 부재(140)의 표면 사이에는 접착층(127)이 추가로 도입될 수 있다. Referring to FIG. 11 , the semiconductor chip 120 is disposed in a space 110H' from which the metal block MB is removed. Similar to the previous embodiments, the connection pad 120P of the semiconductor chip 120 may be mounted to be connected to the contact portion 148b of the conductive trace R0. The semiconductor chip 120 may include conductive bumps 125 disposed on the connection pads 120P. An adhesive layer 127 may be additionally introduced between the active surface of the semiconductor chip 120 and the surface of the connecting member 140 .

본 실시예에서는, 콘택 부분에서 에칭 배리어로 사용된 제1 금속층(146b)은 제거되지 않을 수 있다. 이러한 제1 금속층(146b)은 Ni과 같이 전도성이 우수한 금속일 경우에는 제거하지 않아도 무방하다. 이와 같이, 본 실시예에서 제1 금속층(146)은 최종 전도성 트레이스(R0')의 콘택 부분(146b,148b)을 구성할 수 있다. 상기 반도체 칩(120)의 접속 패드(12OP)는 콘택 부분의 제1 금속층(146b)과 접속될 수 있다.
In this embodiment, the first metal layer 146b used as an etching barrier in the contact portion may not be removed. The first metal layer 146b may not be removed when it is made of a metal having excellent conductivity, such as Ni. As such, in the present embodiment, the first metal layer 146 may form the contact portions 146b and 148b of the final conductive trace R0'. The connection pad 12OP of the semiconductor chip 120 may be connected to the first metal layer 146b of the contact portion.

본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
In the present disclosure, the meaning of being connected is a concept including not only being directly connected but also being indirectly connected through an adhesive layer or the like. In addition, the meaning of being electrically connected is a concept that includes both physically connected and non-connected cases. In addition, expressions such as first and second are used to distinguish one component from another, and do not limit the order and/or importance of the components. In some cases, without departing from the scope of rights, a first element may be named a second element, and similarly, a second element may be named a first element.

본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
The expression "one example" used in the present disclosure does not mean the same embodiments, and is provided to emphasize and describe different unique characteristics. However, the examples presented above are not excluded from being implemented in combination with features of other examples. For example, even if a matter described in a specific example is not described in another example, it may be understood as a description related to another example, unless there is a description contrary to or contradictory to the matter in the other example.

본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.Terms used in this disclosure are only used to describe an example, and are not intended to limit the disclosure. In this case, singular expressions include plural expressions unless the context clearly indicates otherwise.

Claims (23)

서로 반대에 위치한 제1 및 제2 면을 가지며, 상기 제1 및 제2 면을 연결하는 캐비티를 포함하며, 적어도 상기 제1 면으로부터 돌출된 부분을 갖는 배선 구조를 구비한 지지 부재;
상기 지지 부재의 제1 면에 배치되며, 상기 배선 구조의 돌출된 부분과 실질적으로 평탄한 공면을 갖는 평탄화층;
상기 평탄화층 상에 배치되어 상기 배선 구조와 연결되며, 상기 캐비티와 중첩된 영역에서 위치한 콘택 부분을 갖는 전도성 트레이스; 및
상기 전도성 트레이스를 덮도록 상기 지지 부재의 제1 면에 배치되며, 상기 전도성 트레이스와 연결된 재배선층을 갖는 연결 부재;를 포함하고,
상기 전도성 트레이스는 상기 배선 구조의 상기 돌출된 부분과 접하는 제1 금속층 및 상기 제1 금속층 상에 배치된 제2 금속층을 가지고,
상기 전도성 트레이스의 콘택 부분의 적어도 일부는 상기 제1 금속층 없이 상기 제2 금속층으로 제공되어 상기 전도성 트레이스의 다른 영역보다 리세스된 구조를 가지는, 패키지 기판.
a support member having first and second surfaces opposite to each other, including a cavity connecting the first and second surfaces, and having a wiring structure having at least a portion protruding from the first surface;
a planarization layer disposed on the first surface of the support member and having a substantially flat coplanar surface with the protruded portion of the wiring structure;
a conductive trace disposed on the planarization layer, connected to the wiring structure, and having a contact portion positioned in an area overlapping the cavity; and
A connection member disposed on a first surface of the support member to cover the conductive trace and having a redistribution layer connected to the conductive trace;
the conductive trace has a first metal layer in contact with the protruding portion of the wiring structure and a second metal layer disposed on the first metal layer;
At least a portion of the contact portion of the conductive trace is provided as the second metal layer without the first metal layer to have a structure that is more recessed than other areas of the conductive trace.
 삭제delete 삭제delete 제1항에 있어서,
상기 재배선층은 재배선 패턴과 상기 재배선 패턴과 상기 전도성 트레이스를 연결하는 재배선 비아를 포함하는 패키지 기판.
According to claim 1,
The redistribution layer includes a redistribution pattern and a redistribution via connecting the redistribution pattern and the conductive trace.
 제1항에 있어서,
상기 캐비티의 내부 측벽 및 상기 지지 부재의 제2 면에 배치된 절연 수지층을 더 포함하는 패키지 기판.
According to claim 1,
The package substrate further comprises an insulating resin layer disposed on the inner sidewall of the cavity and the second surface of the support member.
 제5항에 있어서,
상기 절연 수지층에서 상기 지지 부재의 제2 면에 위치한 영역은 실질적으로 평탄한 표면을 갖는 패키지 기판.
According to claim 5,
A region of the insulating resin layer located on the second surface of the support member has a substantially flat surface.
 제5항에 있어서,
상기 절연 수지층에서 상기 지지 부재의 제2 면에 위치한 영역 상에 배치되며, 상기 지지 부재의 상기 배선 구조에 연결되는 상부 배선층을 더 포함하는 패키지 기판.
According to claim 5,
The package substrate further includes an upper wiring layer disposed on a region of the insulating resin layer located on the second surface of the support member and connected to the wiring structure of the support member.
 제1항에 있어서,
상기 배선 구조는 상기 지지 부재의 제2 면으로부터 돌출된 표면을 가지며,
상기 지지 부재의 제2 면에 배치되며, 상기 배선 구조의 돌출된 표면과 실질적으로 평탄한 공면을 갖는 추가적인 평탄화층을 더 포함하는 패키지 기판.
According to claim 1,
The wiring structure has a surface protruding from the second surface of the support member,
and an additional planarization layer disposed on the second surface of the support member and having a substantially flat coplanar surface with the protruding surface of the wiring structure.
 서로 반대에 위치한 제1 및 제2 면을 가지며, 상기 제1 및 제2 면을 연결하는 캐비티를 포함하며, 상기 제1 및 제2 면으로부터 각각 돌출된 제1 및 제2 배선 패턴을 갖는 배선 구조를 구비한 지지 부재;
상기 지지 부재의 제1 및 제2 면에 각각 배치되며, 상기 배선 구조의 돌출된 제1 및 제2 배선 패턴과 실질적으로 평탄한 공면을 갖는 제1 및 제2 평탄화층;
상기 제1 평탄화층 상에 배치되어 상기 제1 배선 패턴과 연결되며, 상기 캐비티와 중첩된 영역에서 위치한 콘택 부분을 갖는 전도성 트레이스;
상기 전도성 트레이스를 덮도록 상기 지지 부재의 제1 면 상에 배치된 절연 부재와, 상기 절연 부재에 배치되어 상기 전도성 트레이스와 연결된 재배선층을 갖는 연결 부재; 및
상기 캐비티의 내부 측벽의 적어도 일부 영역 및 상기 제2 배선 패턴이 노출되도록 상기 지지 부재의 제2 면 상에 배치되는 절연 수지층;을 포함하고,
상기 제1 평탄화층과 연결된 상기 절연부재의 일면은 상기 캐비티의 바닥면과 코플래너한 패키지 기판.
A wiring structure having first and second surfaces opposite to each other, including a cavity connecting the first and second surfaces, and having first and second wiring patterns protruding from the first and second surfaces, respectively. A support member having a;
first and second planarization layers respectively disposed on the first and second surfaces of the support member and having a substantially flat coplanar surface with the protruding first and second wiring patterns of the wiring structure;
a conductive trace disposed on the first planarization layer, connected to the first wiring pattern, and having a contact portion positioned in an area overlapping the cavity;
a connecting member having an insulating member disposed on a first surface of the support member to cover the conductive trace, and a redistribution layer disposed on the insulating member and connected to the conductive trace; and
An insulating resin layer disposed on the second surface of the support member to expose at least a portion of the inner sidewall of the cavity and the second wiring pattern;
One surface of the insulating member connected to the first planarization layer is coplanar with a bottom surface of the cavity.
 제9항에 있어서,
상기 배선 구조는 상기 지지 부재를 관통하며 상기 제1 및 제2 배선 패턴을 연결하는 관통 비아를 포함하는 패키지 기판.
According to claim 9,
The wiring structure includes a through via penetrating the support member and connecting the first and second wiring patterns.
 제10항에 있어서,
상기 관통 비아는 상기 제1 및 제2 배선 패턴과 접속되는 면적보다 작은 폭의 중간 영역을 갖는 패키지 기판.
According to claim 10,
The through-via has a middle region having a smaller width than an area connected to the first and second wiring patterns.
 제9항에 있어서,
상기 재배선층은 재배선 패턴과 상기 재배선 패턴과 상기 전도성 트레이스를 연결하는 재배선 비아를 포함하는 패키지 기판.
According to claim 9,
The redistribution layer includes a redistribution pattern and a redistribution via connecting the redistribution pattern and the conductive trace.
 서로 반대에 위치한 제1 및 제2 면을 가지며, 상기 제1 및 제2 면을 연결하는 제1 캐비티를 포함하며, 상기 제1 및 제2 면을 연결하는 배선 구조를 구비한 지지 부재;
상기 배선 구조와 연결되며, 상기 캐비티와 중첩된 영역에서 위치한 콘택 부분을 갖는 전도성 트레이스;
상기 전도성 트레이스를 덮도록 상기 지지 부재의 제1 면에 배치된 절연 부재와, 상기 절연 부재에 배치되며 상기 전도성 트레이스와 연결된 재배선층을 갖는 연결 부재;
상기 제1 캐비티의 내부 측벽 및 상기 지지 부재의 제2 면에 배치되며 상기 제1 캐비티에 대응되는 제2 캐비티를 갖는 절연 수지층; 및,
상기 절연 수지층에서 상기 지지 부재의 제2 면에 위치한 영역 상에 배치되며, 상기 지지 부재의 배선 구조에 연결되는 상부 배선층을 포함하는 패키지 기판.
a support member having first and second surfaces opposite to each other, including a first cavity connecting the first and second surfaces, and having a wiring structure connecting the first and second surfaces;
a conductive trace connected to the wiring structure and having a contact portion located in an area overlapping the cavity;
a connecting member having an insulating member disposed on a first surface of the support member to cover the conductive trace, and a redistribution layer disposed on the insulating member and connected to the conductive trace;
an insulating resin layer disposed on an inner sidewall of the first cavity and a second surface of the supporting member and having a second cavity corresponding to the first cavity; and,
A package substrate comprising an upper wiring layer disposed on a region located on a second surface of the support member in the insulating resin layer and connected to a wiring structure of the support member.
 제13항에 있어서,
상기 절연 수지층에서 상기 지지 부재의 제2 면에 위치한 영역은 실질적으로 평탄한 표면을 갖는 패키지 기판.
According to claim 13,
A region of the insulating resin layer located on the second surface of the support member has a substantially flat surface.
 서로 반대에 위치한 제1 및 제2 면을 가지며 상기 제1 및 제2 면에 각각 위치한 제1 및 제2 배선 패턴과 상기 제1 및 제2 배선 패턴을 연결하는 관통 비아를 갖는 지지 부재를 마련하는 단계;
상기 지지 부재에 상기 제1 및 제2 면을 연결하는 캐비티를 형성하는 단계;
상기 지지 부재의 캐비티에 메탈 블럭을 배치하는 단계 - 여기서, 상기 지지 부재의 제1 면의 레벨에 상기 메탈 블럭의 일 면이 위치함 - ;
봉합용 수지를 이용하여 상기 지지 부재의 캐비티에 상기 메탈 블럭을 고정하는 단계;
상기 지지 부재의 제1 면에서 상기 제1 배선 패턴과 연결되며, 상기 메탈 블럭의 일 면에 위치한 콘택 부분을 갖는 전도성 트레이스를 형성하는 단계;
상기 전도성 트레이스를 덮도록, 상기 지지 부재의 제1 면에 상기 전도성 트레이스에 연결되는 재배선층을 갖는 연결 부재를 형성하는 단계; 및
상기 지지 부재로부터 상기 메탈 블럭을 제거하는 단계;를 포함하는 패키지 기판 제조방법.
Providing a support member having first and second surfaces opposite to each other and having through-vias connecting first and second wiring patterns respectively positioned on the first and second surfaces and the first and second wiring patterns step;
forming a cavity connecting the first and second surfaces to the support member;
arranging a metal block in the cavity of the support member, wherein one surface of the metal block is positioned at the level of the first surface of the support member;
fixing the metal block to the cavity of the support member using a sealing resin;
forming a conductive trace connected to the first wiring pattern on a first surface of the support member and having a contact portion located on one surface of the metal block;
forming a connection member having a redistribution layer connected to the conductive trace on a first surface of the support member to cover the conductive trace; and
A package substrate manufacturing method comprising: removing the metal block from the support member.
 제15항에 있어서,
상기 제1 배선 패턴은 상기 제1 면으로부터 돌출되며,
상기 지지 부재를 마련하는 단계는, 상기 제1 배선 패턴과 실질적으로 평탄한 공면을 갖는 평탄화층을 형성하는 단계를 포함하는 패키지 기판 제조방법
According to claim 15,
The first wiring pattern protrudes from the first surface;
The preparing of the support member includes forming a planarization layer having a substantially flat coplanar surface with the first wiring pattern.
 제15항에 있어서,
상기 메탈 블럭을 배치하는 단계는,
캐리어 필름에 상기 지지 부재의 제1 면이 접하도록 상기 캐리어 필름 상에 상기 지지 부재를 배치하는 단계와, 상기 지지 부재의 캐비티에 노출된 상기 캐리어 필름 부분에 상기 메탈 블럭을 배치하는 단계를 포함하는 패키지 기판 제조방법.
According to claim 15,
The step of arranging the metal block,
Disposing the support member on the carrier film so that the first surface of the support member is in contact with the carrier film, and disposing the metal block on a portion of the carrier film exposed to the cavity of the support member. A method for manufacturing a package substrate.
 제15항에 있어서,
상기 메탈 블럭을 고정하는 단계는, 상기 봉합용 수지를 이용하여 상기 지지 부재의 제2 면을 덮는 절연 수지층을 형성하는 단계를 포함하는 패키지 기판 제조방법.
According to claim 15,
The fixing of the metal block includes forming an insulating resin layer covering the second surface of the support member using the sealing resin.
 제18항에 있어서,
상기 절연 수지층을 형성하는 단계 후에, 상기 제2 배선 패턴에 연결되도록 상기 절연 수지층 상에 상부 배선층을 형성하는 단계를 더 포함하는 패키지 기판 제조방법.
According to claim 18,
The method of manufacturing a package substrate further comprising forming an upper wiring layer on the insulating resin layer to be connected to the second wiring pattern after the forming of the insulating resin layer.
 제15항에 있어서,
상기 메탈 블럭을 제거하는 단계 후에, 상기 캐비티의 내부 측벽에 상기 봉합용 수지가 잔류하는 패키지 기판 제조방법.
According to claim 15,
After the step of removing the metal block, the sealing resin remains on the inner sidewall of the cavity.
 제15항에 있어서,
상기 메탈 블럭은 상기 전도성 트레이스를 구성하는 금속과 다른 금속으로 이루어진 패키지 기판 제조방법.
According to claim 15,
The method of manufacturing a package substrate in which the metal block is made of a metal different from the metal constituting the conductive trace.
 제15항에 있어서,
상기 전도성 트레이스를 형성하는 단계는, 상기 메탈 블럭의 금속과 다른 금속으로 이루어진 제1 금속층을 형성하는 단계와, 상기 제1 금속층 상에 제2 금속층을 형성하는 단계를 포함하는 패키지 기판 제조방법.
According to claim 15,
The forming of the conductive trace includes forming a first metal layer made of a metal different from a metal of the metal block, and forming a second metal layer on the first metal layer.
 제22항에 있어서,
상기 메탈 블럭을 제거하는 단계 후에, 상기 콘택 부분에서 상기 제2 금속층이 노출되도록 상기 제1 금속층을 제거하는 단계를 더 포함하는 패키지 기판 제조방법. The method of claim 22,
After the removing of the metal block, the method of manufacturing the package substrate further comprising removing the first metal layer to expose the second metal layer in the contact portion.
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