KR102544653B1 - Plc 동기화 방법 및 그 장치 - Google Patents

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Abstract

본 발명은 PLC 동기화 방법 및 그 장치에 관한 것이다.
이에 따른 본 발명은, 변조 심볼을 구성하는 동위상 및 직교 성분의 크기 제공의 합이 기설정된 범위 내인지 여부에 따라, 복수의 변조 심볼들에 대하여 양의 값 또는 음의 값을 할당하는 단계, 상기 복수의 변조 심볼들에 할당된 값에 대한 1차 이동합 및 2차 이동합을 연산하는 단계 및 상기 1차 이동합 값 및 상기 2차 이동합 값이 최대가 되는 변조 심볼을 기초로, PLC(Physical Layer Link Channel) 동기화를 수행하는 단계를 포함하는 것을 특징으로 하는 PLC 동기화 방법 및 그 장치에 관한 것이다.

Description

PLC 동기화 방법 및 그 장치{Method and apparatus for synchronizing physical layer link channel}
본 발명은 PLC 동기화 방법 및 그 장치에 관한 것이다.
최근 케이블 방송망에서 최대 10Gbps 데이터 전송을 위한 DOCSIS 3.1(Data Over Cable Service Interface Specifications 3.1) 표준이 개발 중에 있다. DOCSIS 3.1은 광케이블이 가내까지 설치되어야 가능할 것이라고 여겨졌던 10Gbps 급 전송이 기존의 케이블망으로 가능할 것임을 보여주어 주요한 기술로 주목받고 있다.
DOCSIS 3.1은 이전 버전의 DOCSIS와 채널 오류 정정 방식 및 변조 방식에서 차이를 갖는다. 변조 방식에 있어서 DOCSIS 3.1은 다중 반송파 전송 방식인 직교 주파수 분할 다중(Orthogonal Frequency Division Multiplexing; OFDM)을 사용하며, 각 부반송파 별로 하향 최대 4096 QAM, 상향 최대 1024 QAM을 적용하여 스펙트럼 효율을 최대 50% 이상 향상시켰다. OFDM을 사용하는 다중 반송파 시스템은, 단일 반송파에 비해 심볼 동기 및 채널 등화를 비교적 쉽게 수행할 수 있으며, 주파수 대역을 구성하는 복수의 서브 캐리어 중 일부분을 송수신 제어용으로 사용할 수 있다는 장점을 갖는다.
DOCSIS 3.1에서 상향 및 하향 스트림 전송을 위한 주파수 대역은 광대역 채널 전송 및 최대 10Gbps 전송을 위해 확장되었다. 확장된 주파수 대역은 기존 단일 반송파 채널이 존재할 수 있는 구간에 해당하므로, DOCSIS 3.1에서는 단순한 주파수 튜닝에 의한 채널 수신이 불가능하게 되었다.
따라서, DOCSIS 3.1에서는 하향 광역 채널 수신을 위해 광대역 채널 내에 특별한 구조의 부채널을 제공한다. 이를 PLC(Physical Layer Link Channel)라 한다. PLC는 주파수 대역을 구성하는 복수의 서브 캐리어 중 제어용을 사용되는 일부의 서브 캐리어에 할당된다. PLC는 수신기의 시스템 운용을 위해 타임스탬프, 전력 관리 정보, 하향 채널 운용 프로파일 정의 정보 및 다중 반송파 채널 정보, 송신기에서 OFDM 신호를 생성하기 위해 사용한 서브 캐리어 수, 타이밍 동기 및 채널 등화를 위해 사용되는 파일롯의 서브 캐리어 위치, 채널 정정 부호화기의 부호화율 등과 같은 변조 파라미터를 전달한다. 따라서, 수신기는 전체 대역을 수신하기에 앞서 PLC 채널을 먼저 획득하여 전체 채널에 대한 정보 및 시스템 정보를 얻고, 획득된 정보를 이용하여 수신된 OFDM 신호를 복조 및 복호한다.
이를 위하여, 수신기는 PLC를 올바르게 수신하기 위하여 PLC 동기를 수행하여야 한다.
본 발명은 DOCSIS 3.1 시스템에서, 주파수 축에서 N개의 서브 캐리어 중 PLC 가 위치한 서브 캐리어를 찾고, 시간 축에서 PLC 프리앰블과 PLC 데이터를 구분하는 PLC 동기화를 수행하는 방법 및 장치에 관한 것이다.
상술한 과제를 해결하기 위한 본 발명에 따른 PLC 동기화 방법은, 변조 심볼을 구성하는 동위상 및 직교 성분의 크기 제공의 합이 기설정된 범위 내인지 여부에 따라, 복수의 변조 심볼들에 대하여 양의 값 또는 음의 값을 할당하는 단계, 상기 복수의 변조 심볼들에 할당된 값에 대한 1차 이동합 및 2차 이동합을 연산하는 단계 및 상기 1차 이동합 값 및 상기 2차 이동합 값이 최대가 되는 변조 심볼을 기초로, PLC(Physical Layer Link Channel) 동기화를 수행하는 단계를 포함하는 것을 특징으로 한다.
또한, 상술한 과제를 해결하기 위한 본 발명에 따른 PLC 동기화 장치는, 동위상 성분 및 직교 성분으로 구성되는 복수의 변조 심볼을 입력받고, 변조 심볼의 상기 동위상 성분의 크기 제곱 및 상기 직교 성분의 크기 제곱의 합이 기설정된 범위 내인지 여부에 따라 임의의 값을 할당하는 바운더리 매퍼, 상기 바운더리 매퍼의 출력값을 이용하여 1차 이동합 및 2차 이동합을 연산하는 이동합 연산부 및 상기 1차 이동합 연산부의 출력값 및 상기 2차 이동합 연산부의 출력값을 기초로 PLC 프리앰블 및 PLC 데이터를 판단하는 판단부를 포함하는 되 것을 특징으로 한다.
본 발명에 따른 PLC 동기화 방법 및 장치는 DOCSIS 3.1 시스템에서 정확한 PLC 동기를 획득하여 데이터 송수신을 수행할 수 있도록 한다.
도 1은 본 발명이 적용될 수 있는 네트워크 시스템의 일 예를 나타낸 도면이다.
도 2는 본 발명에 적용될 수 있는 네트워크 시스템의 무선 프레임 구성을 나타낸 도면이다.
도 3은 본 발명에 따른 송신 장치의 구조를 나타낸 블록도이다.
도 4는 본 발명에 따른 수신 장치의 구조를 나타낸 블록도이다.
도 5는 본 발명에 따른 수신 장치에 있어서, PLC 동기화부의 구조를 보다 구체적으로 나타낸 블록도이다.
도 6은 PLC 동기화부로 입력되는 변조 심볼의 Q-I 그래프에 대한 일 예를 나타낸 도면이다.
도 7은 리미터의 출력값에 대한 일 예를 나타낸 도면이다.
도 8은 도 7의 리미터의 출력값에 대한 일 예를 표로 나타낸 도면이다.
도 9는 제2 이동합 연산부의 출력값에 대한 일 예를 나타낸 도면이다.
도 10은 본 발명에 따른 PLC 동기화부의 시뮬레이션 결과를 나타낸 도면이다.
도 11은 본 발명에 따른 PLC 동기화 방법을 나타낸 순서도이다.
본 명세서의 실시 예를 설명함에 있어 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 명세서의 요지를 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략될 수 있다.
본 명세서에서 어떤 구성 요소가 다른 구성 요소에 “연결되어 있다.”거나 “접속되어 있다.”라고 언급된 때에는, 해당 구성 요소가 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있는 경우뿐만 아니라, 해당 구성 요소와 다른 구성 요소의 사이에 다른 구성 요소가 존재하는 경우도 포함하는 것으로 이해되어야 할 것이다.
본 명세서에서 사용되는 "포함한다," "포함할 수 있다." 등의 표현은 개시된 해당 기능, 동작, 구성요소 등의 존재를 가리키며, 추가적인 하나 이상의 기능, 동작, 구성요소 등을 제한하지 않는다. 또한, 본 명세서에서, "포함하다." 또는 "가지다." 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 　
본 명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명을 설명한다.
도 1은 본 발명이 적용될 수 있는 네트워크 시스템의 일 예를 나타낸 도면이다.
도 1을 참조하면 본 발명이 적용될 수 있는 네트워크 시스템(1)은 송신 장치(2) 및 수신 장치(3)를 포함하여 구성된다.
송신 장치(2)와 수신 장치(3)는 케이블망으로 연결될 수 있으며, 송신 장치(2)와 수신 장치(3)는 케이블망을 통하여 직교 주파수 분할 다중 방식으로 데이터를 송수신한다.
다양한 실시 예에서, 수신 장치(3)는 송신 장치(2)로부터 수신되는 하향 채널에 대해 채널 오류 정정 방식으로 BCH(Bose, Chaudhuri, and Hocquenghem) 및 LDPC(Low Density Parity Check) 부호를 적용할 수 있다. 송신 장치(2)는 수신 장치(3)로부터 수신되는 상향 채널에 대하여 LDPC 부호를 적용할 수 있다.
송신 장치(2)는 하향 채널 주파수 대역을 구성하는 N개의 서브 캐리어 중 일부를 제어 채널로 할당하고, 제어 채널을 통하여 수신 장치(3)로 PLC를 전송할 수 있다. 이때, 송신 장치(2)로부터 수신 장치(3)로 전송되는 하향 채널은 도 2에 도시된 것과 같은 무선 프레임 구성을 가질 수 있다.
도 2를 참조하면, PLC는 주파수 축에서 전체 N개의 서브 캐리어 중 보호 대역에 할당된 서브 캐리어를 제외한 나머지 서브 캐리어 중에서, 임의의 Nprm개의 서브 캐리어에 할당될 수 있다. 일 실시 예에서, 사용되는 서브 캐리어의 수가 4K-FFT인 경우 PLC는 8개의 서브 캐리어에 할당될 수 있고, 사용되는 서브 캐리어의 수가 8K-FFT인 경우 PLC는 16개의 서브 캐리어에 할당될 수 있다.
도 2에서는 4096개의 전체 서브 캐리어 중 보호 대역에 할당된 296개의 서브 캐리어를 제외하고, 실제 데이터 송신을 위해 사용되는 서브 캐리어 수(Neff)가 3800개인 경우를 도시하였다. PLC는 3800개의 서브 캐리어 중 임의의 서브 캐리어에 위치에 할 수 있으며, 도 2에서는 서브 캐리어 인덱스 k=2717부터 k=2724까지 Nprm=8개의 서브 캐리어에 PLC가 할당된 예를 도시하였다.
도 2를 참조하면, PLC는 시간 축에서 128개의 심볼에 할당될 수 있다. 이중 J개의 심볼에는 PLC 프리앰블이 할당되고 나머지 128-Jprm개의 심볼에는 PLC 데이터가 할당될 수 있다. 도 2에서는 8개의 심볼에는 PLC 프리앰블이 할당되고, 나머지 120개의 심볼에는 PLC 데이터가 할당된다.
PLC 데이터에는 다양한 제어 정보가 포함될 수 있으며, 일 예로 제어 정보는 다중 반송파 채널 정보, 송신기에서 OFDM 신호를 생성하기 위해 사용한 서브 캐리어 수, 타이밍 동기 및 채널 등화를 위해 사용되는 파일롯의 서브 캐리어 위치, 채널 정정 부호화기의 부호화율 등과 같은 변조 파라미터가 포함될 수 있다.
도 2에서는 심볼 인덱스 j=0부터 j=7까지 Jprm=8개의 심볼에 PLC 프리앰블이 할당된 예를 도시하였다.
PLC 프리앰블은 BPSK 방식으로 변조될 수 있으며, 이 경우, PLC 프리앰블의 OFDM 심볼은 +1 또는 -1의 값을 가질 수 있다. 한편, PLC 데이터는 16 QAM 방식으로 변조될 수 있다.
수신 장치(3)는 PLC에 동기화를 수행하여 PLC가 할당된 서브 캐리어의 인덱스 및 해당 서브 캐리어 인덱스 내에서 PLC 프리앰블과 PLC 데이터 영역을 구분하고, PLC 데이터로부터 제어 정보를 획득할 수 있다. 수신 장치(3)는 획득된 정보를 기초로 OFDM 신호를 복조 및 복호한다.
도 3은 본 발명에 따른 송신 장치의 구조를 나타낸 블록도이다.
도 3을 참조하면 본 발명에 따른 송신 장치(2)는 채널 코딩 및 변조부(210), S/P(Serial-to-Parallel) 변환부(220), N 사이즈 IFFT(Inverse Fast Fourier Transform)(230), 순환 부호(cyclic prefix) 부가부(240) 및 P/S 변환부(250)를 포함하여 구성될 수 있다.
채널 코딩 및 변조부(210)는 입력 데이터 스트림을 수신하고, 코딩(예를 들어, LDPC 코딩)을 적용하며, 입력 비트들을 변조하여 주파수 영역 변조 심볼(QAM 심볼)들의 시퀀스를 생성한다. 이때, 입력 비트들은 QAM(Quadrature Amplitude Modulation) 방식으로 변조될 수 있다. 다양한 실시 예에서, 채널 코딩 및 변조부(210)는 심볼 동기 및 채널 등화를 위한 파일롯, 인접 채널 간 간섭 제어를 위한 보호 대역 및 채널 제어를 위한 PLC 데이터를 입력받아 변조할 수 있다. 채널 코딩 및 변조부(210)는 PLC에 있어서 PLC 프리앰블은 BPSK 방식으로 변조하고, PLC 데이터는 16QAM 방식으로 변조할 수 있다.
S/P 변환부(220)는 직렬 변조 심볼들을 병렬 데이터로 변환(역다중화)하여 N개의 병렬 심볼 스트림을 생성한다. 여기서, N은 IFFT(230)의 사이즈로, 하향 채널 주파수 대역을 구성하는 서브 캐리어의 수에 대응될 수 있다. IFFT(230)는 N개의 병렬 심볼 스트림에 대해 IFFT 연산을 수행하여 시간 영역 출력 신호들을 생성한다. 순환 부호 부가부(240)는 시간 영역 신호에 순환 부호를 삽입한다. P/S 변환부(250)는 순환 부호가 부가된 병렬 시간 영역 출력 심볼들을 변환(다중화)하여 직렬 시간 영역 신호를 생성한다.
송신 장치(2) 내에서 상술한 구성 요소들은 하나의 제어부로 구성될 수 있다.
통신부(260)는 생성된 직렬 시간 영역 신호를 무선 주파수로 변조하여 무선 채널을 통해 수신 장치(3)로 송신한다. 이를 위해 통신부(260)는 주파수 상향 변환기(up-converter; UC) 등을 포함할 수 있다.
도 4는 본 발명에 따른 수신 장치의 구조를 나타낸 블록도이다.
도 4를 참조하면 본 발명에 따른 수신 장치(3)는 통신부(310), 심볼 동기화부(320), 순환 부호 제거부(330), S/P 변환부(340), N사이즈 FFT(350), P/S 변환부(360), 보호대역 제거부(370), PLC 동기화부(380), 채널 디코딩 및 복조부(390)를 포함하여 구성될 수 있다.
통신부(310)는 무선 채널을 통해 수신된 신호를 기저 대역 주파수로 하향 변환한다. 이를 위하여 통신부(310)는 주파수 하향 변환기 등을 포함할 수 있다.
심볼 동기화부(320)는 채널을 통과하여 수신된 신호의 순환 부호를 이용하여 심볼 동기를 획득한다. 순환 부호 제거부(330)는 수신 신호로부터 순환 전치를 제거하여 직렬 시간 영역 기저 대역 신호를 생성한다. S/P 변환부(340)는 시간 영역 기저 대역 신호를 병렬 시간 영역 신호들로 변환한다. FFT(350)는 FFT 알고리즘을 수행하여 N개의 병렬 주파수 영역 신호들을 생성한다. P/S 변환부(360)는 병렬 주파수 영역 신호들을 주파수 영역 변조 심볼들의 시퀀스로 변환한다. 보호대역 제거부(370)는 변조 심볼들의 시퀀스에서 보호 대역에 해당하는 변조 심볼을 제거한다.
PLC 동기화부(380)는 본 발명에 따른 PLC 동기화를 수행하여, 변조 심볼 내에서 PLC 프리앰블 및 PLC 데이터를 식별한다. 채널 디코딩 및 복조부(390)는 변조 심볼들을 복조하여 원래의 입력 데이터 스트림을 복원한다. 이때, 채널 디코딩 및 복조부(390)는 PLC 동기화부(380)에서 식별된 PLC 프리앰블 및 PLC 데이터로부터 채널 정보를 수신하고, 수신된 채널 정보를 기초로 변조 심볼을 복조한다.
수신 장치(3) 내에서 상술한 구성 요소들은 하나의 제어부로 구성될 수 있다.
도 5는 본 발명에 따른 수신 장치에 있어서, PLC 동기화부의 구조를 보다 구체적으로 나타낸 블록도이다.
도 5를 참조하면, PLC 동기화부(380)는 바운더리 매퍼(381), 제1 이동합(moving sum) 연산부(382), 리미터(383), 제2 이동합 연산부(384) 및 판단부(385)를 포함하여 구성된다.
PLC 동기화부(380)는 보호대역 제거부(370)로부터 출력되는 변조 심볼들을 수신한다. 각각의 변조 심볼은 인덱스 n을 가질 수 있으며, 변조 심볼 인덱스 n은 해당 변조 심볼이 할당된 서브 캐리어의 인덱스 k 및 심볼의 인덱스 j로부터 다음의 수학식 1과 같이 결정될 수 있다.
Figure 112016007000930-pat00001
PLC 동기화부(380)로 입력되는 변조 심볼들은 위상 차가 90°인 2개인 반송파의 각 성분, 즉 동위상 성분인 I 신호와 직교 성분인 Q 신호로 구성된다. 또한, PLC 프리앰블을 포함한 변조 심볼에는 심볼 타이밍 오프셋의 영향으로 위상 회전이 발생한다.
PLC 동기화부(380)가 수신하는 변조 심볼들에 대하여 Q 신호와 I 신호를 각각 x축 및 y축에 나타내면, 도 6에 도시된 바와 같다. 도 6에 도시된 변조 심볼들 중, PLC 프리앰블은 BPSK 방식으로 변조되기 때문에, PLC 프리앰블의 변조 심볼은 위상 회전을 고려할 때 I2+Q2 값이 1인 단위 원 상의 특정 영역(네모로 표시)에 분포하게 된다.
바운더리 매퍼(381)는 수신된 변조 심볼들 중 단위 원 상에 존재하는 변조 심볼에 대하여 +1을 할당하고, 그렇지 않은 변조 심볼에 대하여는 -1을 할당한다. 즉, 바운더리 매퍼(381)는 동위상 및 직교 성분의 크기 제곱의 합이 기설정된 범위 내에 존재하는 변조 심볼에 대하여 +1을 할당하고, 그렇지 않은 변조 심볼에 대하여 -1을 할당한다.
이를 위하여, 바운더리 매퍼(381)는 입력되는 변조 심볼의 I2+Q2 값을 계산하여 변조 심볼의 위상 성분을 제거하고, 해당 값이 1에 대응하는 변조 심볼에 대하여 +1을 출력한다. 이때, 바운더리 매퍼(381)는 변조 심볼이 단위 원 상에 정확히 위치하지 않더라도, 단위 원으로부터 일정 범위 내에 존재하는 변조 심볼이면 +1을 할당할 수 있다.
구체적으로, 바운더리 매퍼(381)는 변조 심볼들의 I2+Q2 값이 1-T/2 내지 1+T/2 범위 내에 존재하는지 여부를 판단하여, 해당 범위 내에 존재하는 변조 심볼에 대하여는 +1을, 나머지 변조 심볼에 대하여는 -1을 할당한다. 여기서, T는 해당 변조 심볼이 단위 원 상에 위치하는 것으로 인정할 수 있는 범위를 정의하기 위해 미리 설정된 임의의 값이다.
결과적으로, 바운더리 매퍼(381)에서 출력되는 값 x(n)은 변조 심볼 n의 I2+Q2 값에 따라 +1 또는 -1의 값을 갖게 된다.
제1 이동합 연산부(382)는 바운더리 매퍼(381)로부터 출력되는 값들에 대하여 주파수 축 Nprm개 샘플 단위로 이동합을 연산한다. 이동합 연산에 따른 제1 이동합 연산부(382)의 출력값을 수학식으로 나타내면 다음의 수학식 2와 같다.
Figure 112016007000930-pat00002
여기서, l은 이동합 샘플 인덱스로, 이동합되는 샘플 변조 심볼들 중 마지막 샘플 변조 심볼의 인덱스일 수 있다. Y1(l)은 l번째 제1 이동합 연산부(382)의 출력값, n은 샘플 변조 심볼 인덱스, x(n)은 바운더리 매퍼(381)의 출력값이다.
바운더리 매퍼(381)의 출력값이 +1 또는 -1을 갖기 때문에, 제1 이동합 연산부(382)의 출력값은 -Nprm 내지 +Nprm의 범위를 갖는다. 여기서, 제1 이동합 연산부(382)의 출력값은 PLC 프리앰블이 할당된 Nprm개의 서브캐리어를 이동합한 경우에 최대값 +Nprm을 가짐을 알 수 있다.
리미터(383)는 제1 이동합 연산부(382)의 출력값 중 음수인 출력값에 대하여 0을 할당함으로써, PLC 프리앰블이 할당되지 않은 서브 캐리어에 대한 이후 연산의 부호 비트를 줄이고 하드웨어의 복잡도를 감소시킬 수 있다.
리미터(383)의 출력값을 수학식으로 나타내면 다음의 수학식 3과 같다.
Figure 112016007000930-pat00003
여기서, l은 샘플 인덱스로 제1 이동합 연산부(382)에서 이동합된 샘플 변조 심볼들 중 마지막 샘플 변조 심볼의 인덱스일 수 있다. Q1(l)은 리미터(383)의 출력값, Y1(l)은 제1 이동합 연산부(382)의 출력값이다.
도 7은 리미터(383)의 출력값에 대한 일 예를 나타낸 도면이다. 상술한 바와 같이 리미터(383)의 출력값은 PLC 프리앰블이 할당된 Nprm 개의 서브 캐리어에 대하여 최대값 +Nprm을 가짐을 알 수 있다. 그에 따라, 도 2와 같이 PLC 프리앰블이 할당되었을 때, 심볼 인덱스 j=0에 대한 리미터(383)의 출력값은 도 7에 도시된 바와 같이 샘플 변조 심볼 인덱스 2724(서브 캐리어 인덱스 2724, 심볼 인덱스 0)에서 최대값 8을 갖는다. 또한, 도 2와 같이 PLC 프리앰블이 할당되었을 때, 심볼 인덱스 j=1에 대한 리미터(383)의 출력값은 도 7에 도시된 바와 같이 샘플 변조 심볼 인덱스 6524(서브 캐리어 인덱스 2724, 심볼 인덱스 1)에서 최대값 8을 갖는다.
도 2에서 PLC 프리앰블은 심볼 인덱스 0 내지 7의 8개 심볼 구간에 할당되므로, 도 7에서 최대값은 8개 심볼 구간동안 8번 발생하는 것을 알 수 있다.
도 7에 도시된 리미터(383) 출력값을 표로 나타내면 도 8에 도시된 바와 같다.
제2 이동합 연산부(384)는 리미터(383)로부터 출력되는 값들에 대하여 시간 축 Jprm개 샘플 단위로 이동합을 연산한다. 이동합 연산에 따른 제2 이동합 연산부(384)의 출력값을 수학식으로 나타내면 다음의 수학식 4와 같다.
Figure 112016007000930-pat00004
여기서, l은 이동합 샘플 인덱스로 이동합되는 리미터(383) 출력값들 중 첫 번째 샘플 인덱스이고, 결과적으로 제1 이동합 연산부(382)에서 이동합된 샘플 변조 심볼들 중 마지막 샘플 변조 심볼의 인덱스일 수 있다. Y2(l)은 제2 이동합 연산부(384)의 출력값이다.
판단부(385)는 제2 이동합 연산부(384)의 출력값 중에서 최대값에 대응하는 샘플 인덱스를 판단한다. 판단부(385)는 판단된 최대값에 대응하는 샘플 인덱스를 기초로 PLC 프리앰블 영역 및 PLC 데이터 영역을 판단한 후, 판단된 PLC 관련 정보를 출력할 수 있다.
리미터(383)의 출력값이 0 내지 +Nprm의 범위를 갖기 때문에, 제2 이동합 연산부(384)의 출력값은 0 내지 +Jprm×Nprm의 값을 갖는다. 여기서, 제2 이동합 연산부(384)의 출력값은 PLC 프리앰블이 할당된 Jprm개의 시간 축을 이동합한 경우에 최대값 +Jprm×Nprm을 가짐을 알 수 있다.
도 9는 제2 이동합 연산부(384)의 출력값에 대한 일 예를 나타낸 도면이다. 도 2와 같이 PLC 프리앰블이 할당되었을 때, 제2 이동합 연산부(384)의 출력값은 도 9에 도시된 바와 같이 샘플 변조 심볼 인덱스 2724에서 최대값 64를 갖는다. 그에 따라, 판단부(385)는 PLC 프리앰블이 할당된 서브 캐리어 인덱스가 2717부터 2724까지임을 알 수 있고, PLC 프리앰블이 할당된 심볼 인덱스가 0부터 7까지임을 알 수 있다. PLC 데이터는 PLC 프리앰블과 동일한 서브 캐리어 인덱스에 할당되며, PLC 프리앰블이 할당된 심볼의 다음 심볼부터 120개 심볼에 할당되므로, 판단부(385)는 PLC 데이터가 할당된 서브 캐리어 인덱스가 2717부터 2724까지임을 알 수 있고, PLC 데이터가 할당된 심볼 인덱스가 8부터 127까지임을 알 수 있다.
다양한 실시 예에서, 판단부(385)는 제2 이동합 연산부(384)의 출력값 중 기설정된 임계값을 초과하는 출력값을 선별하고, 선별된 출력값 중에서 최대값을 판단할 수 있다. 도 2와 같이 PLC 프리앰플이 할당된 실시 예에서, 임계값은 60일 수 있다.
도 10은 본 발명에 따른 PLC 동기화부(380)의 시뮬레이션 결과를 나타낸 도면이다. 도 10을 참조하면, AWGN(Additive White Gaussian Noise)과 FO(Frequency Offset) 환경에서 다중 경로에 대한 PLC 동기가 정상적으로 이루어지고 있음을 확인할 수 있다.
도 11은 본 발명에 따른 PLC 동기화 방법을 나타낸 순서도이다.
도 11을 참조하면, 본 발명에 따른 PLC 동기화부(380)는 먼저 복수의 변조 심볼들을 수신한다(1101). 각각의 변조 심볼은 인덱스 n을 가질 수 있으며, 변조 심볼 인덱스 n은 해당 변조 심볼이 할당된 서브 캐리어의 인덱스 k 및 심볼의 인덱스 j로부터 상기한 수학식 1과 같이 결정될 수 있다. 또한, 변조 심볼들은 위상차가 90°인 2개인 반송파의 각 성분, 즉 동위상 성분인 I 신호와 직교 성분인 Q 신호로 구성된다.
다음으로, PLC 동기화부(380)는 수신된 변조 심볼들에 대하여 동위상 및 직교 성분의 크기 제곱의 합이 기설정된 범위 내에 존재하면 양수 값을, 그렇지 않으면 음수 값을 할당한다(1102). 즉, PLC 동기화부(380)는 변조 심볼의 I2+Q2 값이 1-T/2 내지 1+T/2 범위 내에 존재하면 +1을 할당하고, 그렇지 않은 변조 심볼에 대하여 -1을 할당한다.
다음으로, PLC 동기화부(380)는 변조 심볼에 할당된 값들을 Nprm개 샘플 단위로 1차 이동합한다(1103). 여기서, Nprm은 PLC 동기화부(380)가 동작하는 네트워크 시스템에서 PLC가 할당되는 서브 캐리어 인덱스 수이다.
PLC 동기화부(380)는 음수인 1차 이동합 값에 대하여 0을 할당할 수 있다(1104).
PLC 동기화부(380)는 1차 이동합 값이 최대가 되는 Nprm개의 변조 심볼들을 기초로, PLC 프리앰블이 할당된 주파수 인덱스를 판단한다(1105).
다음으로, PLC 동기화부(380)는 1차 이동합 값들을 Neff 간격의 Jprm개 샘플 단위로 2차 이동합한다(1106). 여기서 Neff는 PLC 동기화부(380)가 동작하는 네트워크 시스템에서 실제 데이터 송신을 위해 사용되는 서브 캐리어의 수, Jprm은 PLC 동기화부(380)가 동작하는 네트워크 시스템에서 PLC 프리앰블이 할당되는 심볼 인덱스 수이다.
다음으로, PLC 동기화부(380)는 2차 이동합 값이 최대가 되는 8개의 1차 이동합 값의 변조 심볼들을 기초로, PLC 프리앰블이 할당된 심볼 인덱스를 판단한다(1107).
PLC 동기화부(380)는 판단된 PLC 프리앰블이 할당된 서브 캐리어 인덱스 및 심볼 인덱스를 기초로, PLC 데이터가 할당된 서브 캐리어 인덱스 및 심볼 인덱스를 판단할 수 있다(1108).
PLC 동기화부(380)에서 판단된 PLC 정보에 따라 수신된 변조 심볼들은 복조된다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 그리고 본 명세서와 도면에 개시된 실시 예들은 본 발명의 내용을 쉽게 설명하고, 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 따라서 본 발명의 범위는 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상을 바탕으로 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1: 네트워크 시스템 2: 송신 장치
210: 채널 코딩 및 변조부 220: S/P 변환부
230: IFFT 240: 순환 부호 부가부
250: P/S 변환부 260: 통신부
3: 수신 장치 310: 통신부
320: 심볼 동기화부 330: 순환 부호 제거부
340: S/P 변환부 350: FFT
360: P/S 변환부 370: 보호 대역 제거부
380: PLC 동기화부 381: 바운더리 매퍼
382: 제1 이동합 연산부 383: 리미터
384: 제2 이동합 연산부 385: 판단부
390: 채널 디코딩 및 복조부

Claims (17)

  1. 변조 심볼을 구성하는 동위상 성분 및 직교 성분의 크기 제곱의 합이 기설정된 범위 내인지 여부에 따라, 복수의 변조 심볼들에 대하여 임의의 값을 할당하는 단계;
    상기 복수의 변조 심볼들에 할당된 값에 대한 1차 이동합 값 및 2차 이동합값을 연산하는 단계; 및
    상기 1차 이동합 값 및 상기 2차 이동합 값이 최대가 되는 변조 심볼을 기초로, PLC(Physical Layer Link Channel) 동기화를 수행하는 단계를 포함하는 것을 특징으로 하는 PLC 동기화 방법.
  2. 제1항에 있어서, 상기 1차 이동합 값 및 2차 이동합 값을 연산하는 단계는,
    상기 복수의 변조 심볼들에 할당된 값을 제1 개수 단위로 1차 이동합하는 단계; 및
    상기 1차 이동합 값을 기설정된 간격의 제2 개수 단위로 2차 이동합하는 단계를 포함하되,
    상기 제1 개수는 네트워크 시스템에서 PLC 프리앰블이 할당되는 서브 캐리어 인덱스 수, 상기 기설정된 간격은 상기 네트워크 시스템에서 실제 데이터 송신을 위해 사용되는 서브 캐리어 수, 상기 제2 개수는 상기 네트워크 시스템에서 상기 PLC 프리앰블이 할당되는 심볼 인덱스 수인 것을 특징으로 하는 PLC 동기화 방법.
  3. 제2항에 있어서, 상기 복수의 변조 심볼들에 대하여 양의 값 또는 음의 값을 할당하는 단계는,
    상기 변조 심볼의 동위상 성분의 크기 제곱 및 직교 성분의 크기 제곱의 합이 기설정된 범위 내에 존재하면 +1을 할당하고, 범위 내에 존재하지 않으면 -1을 할당하는 단계를 포함하는 것을 특징으로 하는 PLC 동기화 방법.
  4. 제2항에 있어서, 상기 1차 이동합하는 단계는,
    n번째 변조 심볼로부터 제1 개수의 변조 심볼들에 할당된 값들을 더하여 l번째 1차 이동합 값을 연산하는 단계를 포함하는 것을 특징으로 하는 PLC 동기화 방법.
  5. 제2항에 있어서, 상기 1차 이동합하는 단계는,
    상기 1차 이동합 값이 음수인 경우, 상기 1차 이동합 값을 0으로 할당하는 단계를 포함하는 것을 특징으로 하는 PLC 동기화 방법.
  6. 제2항에 있어서, 상기 2차 이동합하는 단계는,
    n번째 변조 심볼로부터 상기 기설정된 간격의 제2 개수의 변조 심볼들에 대한 상기 1차 이동합 값을 더하여 l번째 2차 이동합 값을 연산하는 단계를 포함하는 것을 특징으로 하는 PLC 동기화 방법.
  7. 제2항에 있어서, 상기 PLC 동기화를 수행하는 단계는,
    상기 1차 이동합 값이 최대가 되는 제1 개수의 변조 심볼이 할당된 서브 캐리어 인덱스를, 상기 PLC 프리앰블이 할당된 서브 캐리어 인덱스로 판단하는 단계; 및
    상기 2차 이동합 값이 최대가 되는 제2 개수의 1차 이동합 값에 대응하는 변조 심볼이 할당된 심볼 인덱스를, 상기 PLC 프리앰블이 할당된 심볼 인덱스로 판단하는 단계를 포함하는 것을 특징으로 하는 PLC 동기화 방법.
  8. 제2항에 있어서,
    상기 제1 개수는 8, 상기 기설정된 간격은 3800, 상기 제2 개수는 8인 것을 특징으로 하는 PLC 동기화 방법.
  9. 동위상 성분 및 직교 성분으로 구성되는 복수의 변조 심볼을 입력 받고, 변조 심볼의 상기 동위상 성분의 크기 제곱 및 상기 직교 성분의 크기 제곱의 합이 기설정된 범위 내인지 여부에 따라 임의의 값을 할당하는 바운더리 매퍼;
    상기 바운더리 매퍼의 출력값을 이용하여 1차 이동합 값 및 2차 이동합 값을 연산하는 이동합 연산부; 상기 1차 이동합 값 및 상기 2차 이동합 값이 최대가 되는 변조 심볼을 기초로 PLC 프리앰블 및 PLC 데이터를 판단하는 판단부를 포함하는
    것을 특징으로 하는 PLC 동기화 장치.
  10. 제9항에 있어서, 상기 바운더리 매퍼는,
    상기 동위상 성분의 크기 제곱 및 상기 직교 성분의 크기 제곱의 합이 기설정된 범위 내이면 +1을 할당하고, 범위 내가 아니면 -1을 할당하는 것을 특징으로 하는 PLC 동기화 장치.
  11. 제10항에 있어서, 상기 이동합 연산부는,
    상기 바운더리 매퍼의 출력값을 제1 개수 단위로 1차 이동합하는 1차 이동합 연산부; 및
    상기 1차 이동합 연산부의 출력값을 기설정된 간격의 제2 개수 단위로 2차 이동합하는 2차 이동합 연산부를 포함하되,
    상기 제1 개수는 네트워크 시스템에서 PLC 프리앰블이 할당되는 서브 캐리어 인덱스 수, 상기 기설정된 간격은 상기 네트워크 시스템에서 실제 데이터 송신을 위해 사용되는 서브 캐리어 수, 상기 제2 개수는 상기 네트워크 시스템에서 상기 PLC 프리앰블이 할당되는 심볼 인덱스 수인 것을 특징으로 하는 PLC 동기화 장치.
  12. 제11항에 있어서, 기설정된 범위는
    1을 중심으로 하는 기설정된 임계 범위인 것을 특징으로 하는 PLC 동기화 장치.
  13. 제11항에 있어서, 상기 1차 이동합 연산부는,
    n번째 변조 심볼로부터 제1 개수의 변조 심볼들에 할당된 값들을 더하여 l번째 1차 이동합 값을 연산하는 것을 특징으로 하는 PLC 동기화 장치.
  14. 제11항에 있어서,
    상기 1차 이동합 연산부의 출력값이 음수인 경우, 상기 1차 이동합 값을 0으로 할당하는 리미터를 더 포함하는 것을 특징으로 하는 PLC 동기화 장치.
  15. 제11항에 있어서, 상기 2차 이동합 연산부는,
    n번째 변조 심볼로부터 상기 기설정된 간격의 제2 개수의 변조 심볼들에 대한 상기 1차 이동합 값을 더하여 l번째 2차 이동합 값을 연산하는 것을 특징으로 하는 PLC 동기화 장치.
  16. 제11항에 있어서, 상기 판단부는,
    상기 1차 이동합 값이 최대가 되는 제1 개수의 변조 심볼이 할당된 서브 캐리어 인덱스를, 상기 PLC 프리앰블이 할당된 서브 캐리어 인덱스로 판단하고, 상기 2차 이동합 값이 최대가 되는 제2 개수의 1차 이동합 값에 대응하는 변조 심볼이 할당된 심볼 인덱스를, 상기 PLC 프리앰블이 할당된 심볼 인덱스로 판단하는 것을 특징으로 하는 PLC 동기화 장치.
  17. 제11항에 있어서,
    상기 제1 개수는 8, 상기 기설정된 간격은 3800, 상기 제2 개수는 8인 것을 특징으로 하는 PLC 동기화 장치.
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