KR102535702B1 - method for manufacturing semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법 및 그의 제조 장치를 개시한다. 그의 방법은, 기판의 일부를 노출시키는 홀을 갖는 몰드 막을 형성하는 단계와, 상기 홀 내에서 보이드를 갖는 상전이 막을 형성하는 단계와, 상기 기판을 열처리하여 상기 보이드를 제거하는 단계를 포함한다. 상기 상전이 막을 열처리하는 단계는 상기 기판을 상기 상전이 막의 융점의 55% 이하로 가열하여 상기 상전이 막 내에 확산 층을 형성하는 단계를 포함할 수 있다.The present invention discloses a method for manufacturing a semiconductor device and an apparatus for manufacturing the same. Its method includes forming a mold film having a hole exposing a portion of a substrate, forming a phase change film having a void within the hole, and heat treating the substrate to remove the void. Heat-treating the phase change film may include forming a diffusion layer in the phase change film by heating the substrate to 55% or less of a melting point of the phase change film.

Description

반도체 소자의 제조방법{method for manufacturing semiconductor device}Manufacturing method of semiconductor device {method for manufacturing semiconductor device}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 상세하게는 상전이 메모리 소자를 포함하는 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device including a phase change memory device.

일반적으로 상전이 메모리 소자는 상전이 막을 구성하는 칼코게나이드(chalcogenide) 화합물의 상 변화에 따른 저항 차이를 이용하여 데이터를 저장할 수 있다. 예를 들어, 상전이 막은 비정질 상태와 결정 상태에서 서로 다른 저항값을 가질 수 있다.In general, a phase change memory device may store data using a resistance difference according to a phase change of a chalcogenide compound constituting a phase change film. For example, the phase change film may have different resistance values in an amorphous state and a crystalline state.

본 발명이 해결하고자 하는 과제는 상전이 막 내의 보이드를 제거할 수 있는 반도체 소자의 제조방법을 제공하는 데 있다. An object to be solved by the present invention is to provide a method for manufacturing a semiconductor device capable of removing voids in a phase change film.

본 발명은 반도체 소자의 제조방법을 개시한다. 그의 방법은, 기판의 일부를 노출시키는 홀을 갖는 몰드 막을 형성하는 단계; 상기 홀 내에 상전이 막을 형성하는 단계, 상기 상전이 막은 보이드 또는 오버 행을 갖되; 및 상기 기판을 열처리하여 상기 상전이 막의 상기 보이드 또는 상기 오버 행을 제거하는 단계를 포함한다. 여기서, 상기 상전이 막을 열처리하는 단계는 상기 기판을 상기 상전이 막의 융점의 55% 이하로 가열하여 상기 상전이 막 내에 확산 층을 형성하는 단계를 포함할 수 있다.The present invention discloses a method of manufacturing a semiconductor device. Its method includes forming a mold film having a hole exposing a portion of a substrate; forming a phase change film in the hole, wherein the phase change film has voids or overhangs; and removing the void or the overhang of the phase change layer by heat-treating the substrate. Here, the step of heat-treating the phase change film may include forming a diffusion layer in the phase change film by heating the substrate to 55% or less of a melting point of the phase change film.

본 발명의 일 예에 따른 반도체 소자의 제조방법은, 기판의 일부를 노출시키는 홀을 갖는 몰드 막을 형성하는 단계; 상온보다 높은 제 1 온도에서 상기 홀 내에 상전이 막을 형성하는 단계, 상기 상전이 막은 보이드를 갖되; 및 상기 제 1 온도보다 높은 제 2 온도에서 상기 기판을 열처리하여 상기 보이드를 제거하는 단계를 포함한다. 여기서, 상기 제 2 온도는 상기 상전이 막의 융점의 55% 이하일 수 있다.A method of manufacturing a semiconductor device according to an embodiment of the present invention includes forming a mold film having a hole exposing a portion of a substrate; forming a phase change film in the hole at a first temperature higher than room temperature, wherein the phase change film has voids; and removing the voids by heat treating the substrate at a second temperature higher than the first temperature. Here, the second temperature may be 55% or less of the melting point of the phase change film.

본 발명의 개념에 따른 반도체 소자의 제조방법은 상전이 막의 융점의 55%이하의 온도로 기판을 열처리하여 상기 상전이 막 내의 보이드를 제거할 수 있다.In the method of manufacturing a semiconductor device according to the concept of the present invention, voids in the phase change film may be removed by heat-treating a substrate at a temperature of 55% or less of the melting point of the phase change film.

도 1은 본 발명의 개념에 따른 반도체 소자의 제조방법을 보여주는 플로우 챠트이다.
도 2 내지 도 11은 도 1의 반도체 소자의 제조방법을 보여주는 공정 단면도들이다.
도 12는 도 1의 상전이 막을 형성하는 단계의 일 예를 보여주는 플로우 챠트이다.
도 13은 도 12의 상전이 막을 증착하는 반도체 소자의 제조장치 의 일 예를 보여주는 평면도이다.
도 14는 도 13의 I-I' 선상을 절취하여 보여주는 단면도이다.
도 15 내지 도 18은 도 1의 상전이 막을 형성하는 단계의 일 예를 보여주는 공정 단면도들이다. 1 is a flow chart showing a method of manufacturing a semiconductor device according to the concept of the present invention.
2 to 11 are cross-sectional views illustrating a method of manufacturing the semiconductor device of FIG. 1 .
FIG. 12 is a flow chart showing an example of a step of forming a phase change film of FIG. 1 .
FIG. 13 is a plan view showing an example of an apparatus for manufacturing a semiconductor device for depositing the phase change film of FIG. 12 .
14 is a cross-sectional view taken along the line II′ of FIG. 13;
15 to 18 are process cross-sectional views showing an example of a step of forming the phase change film of FIG. 1 .

도 1은 본 발명의 개념에 따른 반도체 소자의 제조방법을 보여준다.1 shows a method of manufacturing a semiconductor device according to the concept of the present invention.

도 1을 참조하면, 본 발명의 반도체 소자의 제조방법은 상전이 메모리 소자의 제조방법을 포함할 수 있다. 일 예에 따르면, 본 발명의 반도체 소자의 제조방법은, 워드 라인을 형성하는 단계(S10), 제 1 몰드 막을 형성하는 단계(S20), 다이오드를 형성하는 단계(S30), 하부 전극을 형성하는 단계(S40), 제 2 몰드 막을 형성하는 단계(S50), 상전이 막을 형성하는 단계(S60), 상부 전극을 형성하는 단계(S70), 비트 라인을 형성하는 단계(S80)를 포함할 수 있다.Referring to FIG. 1 , the method of manufacturing a semiconductor device according to the present invention may include a method of manufacturing a phase change memory device. According to an example, the method of manufacturing a semiconductor device of the present invention includes forming a word line (S10), forming a first mold film (S20), forming a diode (S30), and forming a lower electrode. It may include step S40, forming a second mold layer (S50), forming a phase change layer (S60), forming an upper electrode (S70), and forming a bit line (S80).

도 2 내지 도 11은 도 1의 반도체 소자의 제조방법을 보여주는 공정 단면도들이다.2 to 11 are cross-sectional views illustrating a method of manufacturing the semiconductor device of FIG. 1 .

도 1 및 도 2를 참조하면, 기판(W) 상에 워드 라인(102)을 형성한다(S10). 상기 기판(W)은 실리콘 웨이퍼를 포함할 수 있다. 상기 워드 라인(102)은 도전 층(ex, 실리콘 불순물 층 또는 금속)을 포함할 수 있다. 상기 워드 라인(102)은 상기 기판(W) 내에 도핑될 도전성 불순물의 이온주입공정으로 형성될 수 있다. 이와 달리, 상기 워드 라인(102)은 포토리소그래피 공정, 식각 공정, 박막 증착 공정 및 연마 공정으로 형성된 금속 층을 포함할 수 있다. 상기 워드 라인(102)은 상기 기판(W) 상에 제 1 방향(미도시)으로 연장할 수 있다.Referring to FIGS. 1 and 2 , a word line 102 is formed on a substrate W (S10). The substrate W may include a silicon wafer. The word line 102 may include a conductive layer (eg, a silicon impurity layer or metal). The word line 102 may be formed by an ion implantation process of conductive impurities to be doped into the substrate (W). Alternatively, the word line 102 may include a metal layer formed through a photolithography process, an etching process, a thin film deposition process, and a polishing process. The word line 102 may extend in a first direction (not shown) on the substrate (W).

도 1 및 도 3을 참조하면, 상기 워드 라인(102)의 일부와 상기 기판(W) 상에 제 1 몰드 막(104)을 형성한다(S20). 상기 제 1 몰드 막(104)은 유전체 층(ex, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물)을 포함할 수 있다. 상기 제 1 몰드 막(104)은 상기 유전체 층의 박막증착공정(ex, CVD)으로 형성될 수 있다. 상기 제 1 몰드 막(104)은 제 1 콘택 홀105)을 가질 수 있다. 상기 제 1 콘택 홀(105)은 상기 워드 라인(102)의 일부를 외부로 노출시킬 수 있다. 상기 제 1 콘택 홀(105)은 포토리소그래피 공정 및 상기 제 1 몰드 막(104)의 식각 공정으로 형성될 수 있다.Referring to FIGS. 1 and 3 , a first mold layer 104 is formed on a portion of the word line 102 and the substrate W (S20). The first mold layer 104 may include a dielectric layer (eg, silicon oxide, silicon nitride, or silicon oxynitride). The first mold layer 104 may be formed through a thin film deposition process (eg, CVD) of the dielectric layer. The first mold layer 104 may have a first contact hole 105 . The first contact hole 105 may expose a portion of the word line 102 to the outside. The first contact hole 105 may be formed through a photolithography process and an etching process of the first mold layer 104 .

도 1 및 도 4를 참조하면, 상기 제 1 몰드 막(104)의 제 1 콘택 홀(105) 내에 다이오드(110)를 형성한다(S30). 상기 다이오드(110)는 상기 제 1 콘택 홀(105)의 하부 내에 형성될 수 있다. 상기 다이오드(110)는 폴리 실리콘의 증착 공정 및 도전성 불순물(ex, 보론, 아세닉)의 이온주입공정으로 형성될 수 있다. 상기 다이오드(110)는 GeSe 비정질의 칼코게나이드 화합물을 포함하는 OTS(Ovonic Threshold Switching) 소자로 대체될 수 있다. 상기 다이오드(110)는 제 1 도핑 영역(106)과 제 2 도핑 영역(108)을 포함할 수 있다. 상기 제 1 도핑 영역(106)은 상기 제 1 콘택 홀(105) 내의 상기 워드 라인(102) 상에 형성될 수 있다. 상기 제 2 도핑 영역(108)은 상기 제 1 도핑 영역(106) 상에 형성될 수 있다. 상기 제 1 도핑 영역(106) 내의 도전성 불순물은 상기 제 2 도핑 영역(108) 내의 도전성 불순물과 다를 수 있다. 예를 들어, 상기 제 1 도핑 영역(106) 내의 도전성 불순물이 보론일 경우, 상기 제 2 도핑 영역(108) 내의 도전성 불순물은 아세닉일 수 있다.Referring to FIGS. 1 and 4 , a diode 110 is formed in the first contact hole 105 of the first mold layer 104 (S30). The diode 110 may be formed in a lower portion of the first contact hole 105 . The diode 110 may be formed by a polysilicon deposition process and a conductive impurity (ex, boron, arsenic) ion implantation process. The diode 110 may be replaced with an OTS (Ovonic Threshold Switching) device including a GeSe amorphous chalcogenide compound. The diode 110 may include a first doped region 106 and a second doped region 108 . The first doped region 106 may be formed on the word line 102 in the first contact hole 105 . The second doped region 108 may be formed on the first doped region 106 . Conductive impurities in the first doped region 106 may be different from those in the second doped region 108 . For example, when the conductive impurity in the first doped region 106 is boron, the conductive impurity in the second doped region 108 may be arsenic.

도 1 및 도 5를 참조하면, 상기 다이오드(110) 상에 하부 전극(112)을 형성한다(S40). 상기 하부 전극(112)은 상기 제 1 콘택 홀(105)의 상부에 형성될 수 있다. 상기 하부 전극(112)은 다마신 공정으로 형성될 수 있다. 예를 들어, 상기 하부 전극(112)은 금속 및/또는 금속 실리사이드의 증착 공정과, 연마 공정으로 형성될 수 있다. Referring to FIGS. 1 and 5 , a lower electrode 112 is formed on the diode 110 (S40). The lower electrode 112 may be formed above the first contact hole 105 . The lower electrode 112 may be formed through a damascene process. For example, the lower electrode 112 may be formed through a deposition process of metal and/or metal silicide and a polishing process.

도 1 및 도 6을 참조하면, 상기 하부 전극(112) 및 상기 제 1 몰드 막(104) 상에 제 2 몰드 막(114)을 형성한다(S50). 상기 제 2 몰드 막(114)은 유전체 층(ex, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물)을 포함할 수 있다. 상기 제 2 몰드 막(114)은 상기 유전체 층의 박막증착공정(ex, CVD)으로 형성될 수 있다. 상기 제 2 몰드 막(114)은 상기 하부 전극(112)을 노출시키는 제 2 콘택 홀(115)을 가질 수 있다. 상기 제 2 콘택 홀(115)은 포토리소그래피 공정 및 상기 제 2 몰드 막(114)의 식각 공정으로 형성될 수 있다. 예를 들어, 상기 제 2 콘택 홀(115)은 약 20nm 이하의 폭을 갖고, 약 60nm 이상의 깊이를 가질 수 있다. 상기 제 2 콘택 홀(115)은 약 3.0 이상의 종횡비(ex, 깊이/폭)를 가질 수 있다. 상기 제 2 콘택 홀(115)의 종횡비는 상기 상전이 메모리 소자의 전압 특성(ex, 문턱 전압(Vth))에 비례하여 증가할 수 있다.1 and 6 , a second mold layer 114 is formed on the lower electrode 112 and the first mold layer 104 (S50). The second mold layer 114 may include a dielectric layer (eg, silicon oxide, silicon nitride, or silicon oxynitride). The second mold layer 114 may be formed through a thin film deposition process (eg, CVD) of the dielectric layer. The second mold layer 114 may have a second contact hole 115 exposing the lower electrode 112 . The second contact hole 115 may be formed through a photolithography process and an etching process of the second mold layer 114 . For example, the second contact hole 115 may have a width of about 20 nm or less and a depth of about 60 nm or more. The second contact hole 115 may have an aspect ratio (eg, depth/width) of about 3.0 or greater. An aspect ratio of the second contact hole 115 may increase in proportion to a voltage characteristic (eg, threshold voltage (V th )) of the phase change memory device.

도 1, 및 도 7 내지 도 9를 참조하면, 상기 제 2 콘택 홀(115) 내의 상기 하부 전극(112) 상에 상전이 막(116)을 형성한다(S60). 상기 상전이 막(116)은 다마신 공정으로 형성될 수 있다. Referring to FIGS. 1 and 7 to 9 , a phase change layer 116 is formed on the lower electrode 112 in the second contact hole 115 (S60). The phase change layer 116 may be formed through a damascene process.

도 12는 도 1의 상전이 막(116)을 형성하는 단계(S60)의 일 예를 보여준다.FIG. 12 shows an example of forming the phase change film 116 of FIG. 1 ( S60 ).

도 12를 참조하면, 상기 상전이 막(116)을 형성하는 단계(S60)는 상기 상전이 막(116)을 증착하는 단계(S62), 상기 상전이 막(116)을 열처리하는 단계(S64) 및 상기 상전이 막(116)을 연마하는 단계(S66)를 포함할 수 있다.Referring to FIG. 12 , forming the phase change film 116 (S60) includes depositing the phase change film 116 (S62), heat-treating the phase change film 116 (S64), and A step of polishing the film 116 (S66) may be included.

도 13은 도 12의 상전이 막(116)을 증착하는 반도체 소자의 제조장치 (111)의 일 예를 보여준다. 도 14는 도 13의 I-I' 선상을 절취하여 보여주는 단면도이다.FIG. 13 shows an example of a semiconductor device manufacturing apparatus 111 depositing the phase change film 116 of FIG. 12 . 14 is a cross-sectional view taken along line II' of FIG. 13;

도 7 및 도 12 내지 도 15를 참조하면, 반도체 소자의 제조장치(111)는 상기 플라즈마(33)을 이용하여 상기 상전이 막(116)을 증착한다(S62). 상기 상전이 막(116)은 스퍼터링 방법의 물리기상증착방법으로 형성될 수 있다. 예를 들어, 상기 반도체 소자의 제조장치(111)는 스퍼터의 물리기상증착 설비를 포함할 수 있다. 일 예에 따르면, 상기 반도체 소자의 제조장치(111)는 챔버(10), 히터 척(20), 플라즈마 전극(30), 타깃(40), 쉴드(50), 셔터(60), 및 에지 가열 부(70)를 포함할 수 있다. Referring to FIGS. 7 and 12 to 15 , the semiconductor device manufacturing apparatus 111 deposits the phase change film 116 using the plasma 33 (S62). The phase change film 116 may be formed by a physical vapor deposition method such as a sputtering method. For example, the semiconductor device manufacturing apparatus 111 may include a sputter physical vapor deposition facility. According to an example, the semiconductor device manufacturing apparatus 111 includes a chamber 10, a heater chuck 20, a plasma electrode 30, a target 40, a shield 50, a shutter 60, and edge heating A portion 70 may be included.

상기 챔버(10)는 상기 기판(W)에 대해 외부로부터 밀폐된 공간을 제공할 수 있다. 일 예에 따르면, 상기 챔버(10)는 하우징(12) 및 슬릿 밸브(14)를 포함할 수 있다. 상기 기판(W)은 상기 하우징(12) 내에 제공될 수 있다. 상기 슬릿 밸브(14)는 상기 하우징(12)의 밸브 개구부(11)를 개폐할 수 있다. 상기 슬릿 밸브(14)가 열린 후, 상기 기판(W)은 상기 하우징(12) 내에 제공될 수 있다. 상기 상전이 막(116)이 상기 기판(W) 상에 증착되기 전에 상기 슬릿 밸브(14)은 닫혀질 수 있다. 상기 슬릿 밸브(14)가 닫혀지면, 상기 하우징(12) 내의 공기 및/또는 가스는 펌핑될 수 있다. 이후, 상기 상전이 막(116)은 상기 기판(W) 상에 증착될 수 있다. 상기 기판(W)이 상기 하우징(12) 내에서 배출될 때, 상기 슬릿 밸브(14)는 다시 열릴 수 있다.The chamber 10 may provide an airtight space for the substrate W from the outside. According to one example, the chamber 10 may include a housing 12 and a slit valve 14 . The substrate W may be provided within the housing 12 . The slit valve 14 may open and close the valve opening 11 of the housing 12 . After the slit valve 14 is opened, the substrate W may be provided in the housing 12 . The slit valve 14 may be closed before the phase change layer 116 is deposited on the substrate W. When the slit valve 14 is closed, air and/or gas within the housing 12 may be pumped. Then, the phase change layer 116 may be deposited on the substrate (W). When the substrate W is discharged from the housing 12, the slit valve 14 may be opened again.

상기 히터 척(20)는 상기 하우징(12) 내의 샤프트(22) 상에 배치될 수 있다. 상기 히터 척(20)은 상기 기판(W)을 수납할 수 있다. 또한, 상기 히터 척(20)은 히팅 파워를 이용하여 상기 기판(W)을 가열할 수 있다. The heater chuck 20 may be disposed on a shaft 22 within the housing 12 . The heater chuck 20 may accommodate the substrate (W). Also, the heater chuck 20 may heat the substrate W using heating power.

상기 플라즈마 전극(30)은 고주파 파워(38)를 이용하여 플라즈마(33)를 상기 하우징(12) 내의 상기 타깃(40)과 상기 기판(W) 사이에 생성할 수 있다. 상기 고주파 파워 공급 부(32)는 상기 고주파 파워(38)를 상기 플라즈마 전극(30)에 제공할 수 있다. 상기 고주파 파워(38)는 약 1KW 내지 약 100KW일 수 있다.The plasma electrode 30 may generate plasma 33 between the target 40 in the housing 12 and the substrate W by using the high frequency power 38 . The high frequency power supply unit 32 may provide the high frequency power 38 to the plasma electrode 30 . The high frequency power 38 may be about 1KW to about 100KW.

상기 타깃(40)은 상기 플라즈마 전극(30)의 하부 면 상에 배치될 수 있다. 상기 타깃(40)은 상기 기판(W) 상의 상기 상전이 막(116)의 소스를 포함할 수 있다. 예를 들어, 상기 타깃(40)은 약 2 : 3 : 5의 성분비의 Ge:Sb:Te의 칼코게나이드 화합물을 포함할 수 있다. 이와 달리, 상기 타깃(40)은 약 2 : 2 : 5의 성분비의 Ge:Sb:Te의 칼코게나이드 화합물을 포함할 수 있다. 상기 플라즈마(33)는 상기 상전이 막(116)의 소스 입자(미도시)를 생성할 수 있다. 상기 소스 입자는 상기 기판(W) 상에 증착되어 상기 상전이 막(116)으로 형성될 수 있다.The target 40 may be disposed on a lower surface of the plasma electrode 30 . The target 40 may include a source of the phase change layer 116 on the substrate (W). For example, the target 40 may include a Ge:Sb:Te chalcogenide compound in a composition ratio of about 2:3:5. Alternatively, the target 40 may include a chalcogenide compound of Ge:Sb:Te in a composition ratio of about 2:2:5. The plasma 33 may generate source particles (not shown) of the phase change layer 116 . The source particles may be deposited on the substrate W to form the phase change layer 116 .

상기 쉴드(50)는 상기 타깃(40)과 상기 히터 척(20) 사이의 상기 챔버(10)의 내벽에 배치될 수 있다. 상기 플라즈마 전극(30)에 상기 고주파 파워(38)가 제공되면, 상기 플라즈마(33)는 상기 쉴드(50) 내에 생성될 수 있다. 상기 쉴드(50)는 상기 플라즈마(33)의 열 손실을 방지 및/또는 제거할 수 있다. 또한, 상기 쉴드(50)는 상기 기판(W)의 열 손실을 방지 및/또는 최소화할 수 있다. 일 예에 따르면, 상기 쉴드(50)는 튜브 쉴드(52) 그리고 제 1 및 제 2 섹터 쉴드들(54, 56)를 포함할 수 있다. 상기 튜브 쉴드(52)는 상기 히터 척(20) 및 상기 플라즈마 전극(30)을 둘러쌀 수 있다. 상기 튜브 쉴드(52)는 제 1 및 제 2 쉴드 개구부들(51, 53)을 가질 수 있다. 상기 제 1 쉴드 개구부(51)는 상기 밸브 개구부(11)에 인접하여 배치될 수 있다. 상기 밸브 개구부(11)와 상기 제 1 쉴드 개구부(51)는 상기 기판(W)의 이동 홀일 수 있다. 상기 제 2 쉴드 개구부(53)는 상기 제 1 쉴드 개구부(51)과 마주보며 배치될 수 있다. 상기 제 2 쉴드 개구부(53)는 상기 셔터(60)의 이동 홀일 수 있다. 상기 제 1 및 제 2 섹터 쉴드들(54, 56)은 상기 제 1 및 제 2 쉴드 개구부들(51, 53)을 개폐할 수 있다. 상기 제 1 및 제 2 섹터 쉴드들(54, 56)은 상기 제 1 및 제 2 쉴드 개구부들(51, 53)에 인접하는 상기 기판(W) 에지의 열 손실을 방지 및/또는 최소화할 수 있다. 제 1 및 제 2 쉴드 암들(57, 58)은 상기 제 1 및 제 2 섹터 쉴드들(54, 56)을 각각 상기 샤프트(22)에 연결할 수 있다. 예를 들어, 상기 제 1 및 제 2 섹터 쉴드들(54, 56)은 상기 샤프트(22)의 회전에 따라 상기 제 1 및 제 2 쉴드 개구부들(51, 53)을 개폐할 수 있다. The shield 50 may be disposed on an inner wall of the chamber 10 between the target 40 and the heater chuck 20 . When the high frequency power 38 is provided to the plasma electrode 30 , the plasma 33 may be generated within the shield 50 . The shield 50 may prevent and/or remove heat loss of the plasma 33 . Also, the shield 50 may prevent and/or minimize heat loss of the substrate W. According to one example, the shield 50 may include a tube shield 52 and first and second sector shields 54 and 56 . The tube shield 52 may surround the heater chuck 20 and the plasma electrode 30 . The tube shield 52 may have first and second shield openings 51 and 53 . The first shield opening 51 may be disposed adjacent to the valve opening 11 . The valve opening 11 and the first shield opening 51 may be moving holes of the substrate W. The second shield opening 53 may be disposed facing the first shield opening 51 . The second shield opening 53 may be a moving hole of the shutter 60 . The first and second sector shields 54 and 56 may open and close the first and second shield openings 51 and 53 . The first and second sector shields 54 and 56 may prevent and/or minimize heat loss of an edge of the substrate W adjacent to the first and second shield openings 51 and 53. . First and second shield arms 57 and 58 may connect the first and second sector shields 54 and 56 to the shaft 22 , respectively. For example, the first and second sector shields 54 and 56 may open and close the first and second shield openings 51 and 53 according to the rotation of the shaft 22 .

상기 셔터(60)는 유사 시에 상기 기판(W) 상에 제공되어 상기 상전이 막(116)의 형성 및/또는 상기 소스 입자의 증착을 제어할 수 있다. 또한, 상기 셔터(60)는 상기 기판(W)을 상기 플라즈마(33)로부터 보호할 수 있다. 상기 셔터(60)는 셔터 구동 부(62), 셔터 플레이트(64) 및 셔터 암(66)을 포함할 수 있다. 상기 셔터 구동 부(62)는 상기 쉴드(50) 외곽에 배치될 수 있다. 상기 셔터 플레이트(64)는 상기 기판(W)과 동일한 크기 및/또는 면적을 가질 수 있다. 상기 셔터 암(66)은 상기 셔터 플레이트(64)를 상기 셔터 구동 부(62)에 연결시킬 수 있다. 상기 셔터 구동 부(62)는 상기 셔터 암(66)를 회전시켜 상기 셔터 플레이터(64)를 상기 기판(W) 상에 제공하거나 상기 기판(W) 상에서 제거시킬 수 있다. 먼저, 상기 셔터 플레이트(64)가 상기 기판(W) 상에서 제거되면, 상기 상전이 막(116)은 상기 플라즈마(33) 내의 소스 입자에 의해 상기 기판(W) 상에 형성될 수 있다. 상기 셔터(60)가 상기 기판(W) 상에 제공되면, 상기 상전이 막(116)은 상기 기판(W) 상에 증착되지 않을 수 있다. The shutter 60 may be provided on the substrate W in case of emergency to control the formation of the phase change film 116 and/or the deposition of the source particles. Also, the shutter 60 may protect the substrate W from the plasma 33 . The shutter 60 may include a shutter driving unit 62 , a shutter plate 64 and a shutter arm 66 . The shutter driving unit 62 may be disposed outside the shield 50 . The shutter plate 64 may have the same size and/or area as the substrate W. The shutter arm 66 may connect the shutter plate 64 to the shutter driving unit 62 . The shutter driver 62 may rotate the shutter arm 66 to provide the shutter plate 64 on the substrate W or remove it from the substrate W. First, when the shutter plate 64 is removed from the substrate W, the phase change layer 116 may be formed on the substrate W by source particles in the plasma 33 . When the shutter 60 is provided on the substrate W, the phase change layer 116 may not be deposited on the substrate W.

상기 에지 가열 부(70)는 상기 쉴드(50)를 가열하고, 상기 쉴드(50)의 복사 열로 상기 기판(W)의 에지를 가열할 수 있다. 상기 에지 가열 부(70)는 상기 쉴드(50)의 복사 열을 이용하여 상기 기판(W) 에지의 열 손실을 보상할 수 있다. The edge heating unit 70 may heat the shield 50 and heat the edge of the substrate W with radiant heat of the shield 50 . The edge heating unit 70 may compensate for heat loss of the edge of the substrate W by using radiant heat of the shield 50 .

한편, 상기 상전이 막(116)의 두께는 상기 고주파 파워(38) 및/또는 상기 플라즈마(33)의 세기에 비례하여 증가할 수 있다. 상기 고주파 파워(38)가 약 1K 내지 약 100KW일 경우, 상기 상전이 막(116)은 수 내지 수백 nm 두께의 제어 가능한 증착율을 가질 수 있다. 상기 상전이 막(116)의 증착율은 약 1nm/min 내지 약 100nm/min일 수 있다. 반면, 상기 고주파 파워(38)가 약 1MW 내지 약 100MW일 경우, 상기 상전이 막(116)은 수 내지 수백 nm 두께의 제어 불가능한 증착율을 가질 수 있다. 상기 상전이 막(116)의 증착율은 약 500nm/min 내지 약 1㎛/min일 수 있다. Meanwhile, the thickness of the phase change layer 116 may increase in proportion to the intensity of the high frequency power 38 and/or the plasma 33 . When the high frequency power 38 is about 1K to about 100KW, the phase change film 116 may have a controllable deposition rate of several to several hundred nm in thickness. A deposition rate of the phase change layer 116 may be about 1 nm/min to about 100 nm/min. On the other hand, when the high frequency power 38 is about 1 MW to about 100 MW, the phase change film 116 may have an uncontrollable deposition rate of several to several hundred nm in thickness. A deposition rate of the phase change layer 116 may be about 500 nm/min to about 1 μm/min.

또한, 상기 상전이 막(116)의 두께는 상기 기판(W)의 온도에 반비례할 수 있다. 여기서, 상기 기판(W)의 온도는 실제 온도일 수 있다. 먼저, 상기 기판(W)의 온도가 일정수준 이하로 낮으면, 상기 상전이 막(116)은 주로 두껍게 형성될 수 있다. 상기 고주파 파워(38)가 약 1KW 내지 약 100KW 이고, 상기 기판(W)의 온도가 약 200℃ 이하일 경우, 상기 상전이 막(116)은 수 내지 수백 nm 두께의 제어 불가능한 증착율을 가질 수 있다. 상기 상전이 막(116)은 약 300nm/min 이상의 증착율을 갖고, 상기 제 2 콘택 홀(115) 내에 충진되지 않을 수 있다.In addition, the thickness of the phase change layer 116 may be inversely proportional to the temperature of the substrate (W). Here, the temperature of the substrate W may be an actual temperature. First, when the temperature of the substrate W is lower than a certain level, the phase change layer 116 may be mainly formed thick. When the high frequency power 38 is about 1KW to about 100KW and the temperature of the substrate W is about 200° C. or less, the phase change film 116 may have an uncontrollable deposition rate of several to several hundred nm in thickness. The phase change layer 116 may have a deposition rate of about 300 nm/min or more and may not fill the second contact hole 115 .

상기 기판(W)의 온도가 일정수준 이상으로 높을 경우, 상기 상전이 막(116)은 100nm/min 이하의 제어 가능한 증착율을 가질 수 있다. 상기 상전이 막(116)은 상기 제 2 콘택 홀(115) 내에 충진될 수 있다. 일 예에 따르면, 상기 히터 척(20) 및 상기 에지 가열 부(70)는 상기 기판(W)을 상기 상전이 막(116)의 융점의 40% 내지 50%의 온도로 가열하여 상기 상전이 막(116)을 증착시킬 수 있다. 상기 타깃(40) 또는 상기 상전이 막(116)이 약 2 : 3 : 5의 성분비의 Ge:Sb:Te의 칼코게나이드 화합물을 포함할 때, 상기 상전이 막(116)의 융점은 약 620℃일 수 있다. 상기 상전이 막(116)의 융점이 약 620℃일 때, 상기 기판(W)은 약 248℃ 내지 약 310℃로 가열될 수 있다. 상기 타깃(40) 또는 상기 상전이 막(116)이 약 2 : 2 : 5의 성분비의 Ge:Sb:Te의 칼코게나이드 화합물을 포함할 때, 상기 상전이 막(116)의 융점은 약 600℃일 수 있다. 상기 상전이 막(116)의 융점이 약 600℃일 때, 상기 기판(W)은 약 240℃ 내지 약 300℃로 가열될 수 있다. When the temperature of the substrate W is higher than a predetermined level, the phase change layer 116 may have a controllable deposition rate of 100 nm/min or less. The phase change layer 116 may be filled in the second contact hole 115 . According to an example, the heater chuck 20 and the edge heating unit 70 heat the substrate W to a temperature of 40% to 50% of the melting point of the phase change film 116, so that the phase change film 116 ) can be deposited. When the target 40 or the phase change film 116 includes a chalcogenide compound of Ge:Sb:Te in a composition ratio of about 2:3:5, the melting point of the phase change film 116 is about 620°C. can When the melting point of the phase change film 116 is about 620°C, the substrate W may be heated to about 248°C to about 310°C. When the target 40 or the phase change film 116 includes a chalcogenide compound of Ge:Sb:Te in a composition ratio of about 2:2:5, the melting point of the phase change film 116 is about 600°C. can When the melting point of the phase change film 116 is about 600°C, the substrate W may be heated to about 240°C to about 300°C.

일 예에 따르면, 상기 기판(W)이 상기 상전이 막(116)의 융점의 40% 내지 50%의 온도로 가열되면, 상기 제 2 콘택 홀(115) 내의 상기 상전이 막(116)은 보이드(117)를 가질 수 있다. 상기 보이드(117)는 상기 상전이 막(116)의 결함으로 작용할 수 있다. 상기 보이드(117)는 상기 제 2 콘택 홀(115)의 깊이보다 작은 높이를 갖고, 상기 제 2 콘택 홀(115)의 폭보다 작은 폭을 가질 수 있다. According to an example, when the substrate W is heated to a temperature of 40% to 50% of the melting point of the phase change film 116, the phase change film 116 in the second contact hole 115 forms a void 117 ) can have. The void 117 may act as a defect of the phase change layer 116 . The void 117 may have a height smaller than the depth of the second contact hole 115 and a width smaller than the width of the second contact hole 115 .

상기 기판(W)이 상기 상전이 막(116)의 융점의 40% 이하로 가열될 경우, 상기 상전이 막(116)은 상기 제 2 콘택 홀(115) 내에 충진되지 않을 만큼 빠르게 형성될 수 있다. 이는 상기 플라즈마(33) 내의 상기 상전이 막(116)의 소스 입자가 상기 기판(W)에 급속하게 흡착되기 때문일 수 있다. When the substrate W is heated to 40% or less of the melting point of the phase change layer 116 , the phase change layer 116 may be formed quickly enough not to fill the second contact hole 115 . This may be because source particles of the phase change film 116 in the plasma 33 are rapidly adsorbed to the substrate W.

상기 기판(W)이 상기 상전이 막(116)의 융점의 50%이상으로 가열될 경우, 상전이 막(116)의 소스 입자는 상기 기판(W)의 고열에 의해 거의 증착되지 않고 상기 챔버(10)의 외부로 펌핑되어 제거될 수 있다. 예를 들어, 예를 들어, 상기 기판(W)이 약 360℃ 이상으로 가열될 경우, 상기 상전이 막(116)은 약 1분동안 약 수 Å 이하의 두께로 형성될 수 있다. 또한, 약 360℃이상에서 형성된 상기 상전이 막(116)은 칼코게나이드 화합물의 금속 성분을 포함하지 않을 수 있다. 상전이 막(116)은 When the substrate W is heated to 50% or more of the melting point of the phase change film 116, the source particles of the phase change film 116 are hardly deposited due to the high heat of the substrate W and the chamber 10 It can be pumped out to remove it. For example, when the substrate W is heated to about 360° C. or more, the phase change layer 116 may be formed to a thickness of about several Å or less in about one minute. In addition, the phase change film 116 formed at about 360° C. or higher may not include a metal component of a chalcogenide compound. The phase change film 116 is

도 8 및 도 13 및 도 15를 참조하면, 상기 히터 척(20 및 상기 에지 가열 부(70)는 상기 상전이 막(116)을 열처리하여 상기 보이드(117) 내에 확산 층(118)을 형성한다(S64). 상기 플라즈마(33)는 상기 쉴드(50) 내에서 제거되거나, 상기 셔터(60)는 상기 기판(W) 상에 제공될 수 있다. 상기 기판(W)은 상기 상전이 막(116)의 증착 온도(ex, 융점의 50%)이상의 온도로 가열될 수 있다. 일 예에 따르면, 상기 기판(W)은 상기 상전이 막(116)의 융점의 약 55% 이하의 온도로 가열될 수 있다. 상기 상전이 막(116)이 약 620℃의 융점을 가질 때, 상기 기판(W)은 약 310℃ 내지 약 340℃로 가열될 수 있다. 상기 상전이 막(116)이 약 600℃의 융점을 가질 때, 상기 기판(W)은 약 300℃ 내지 약 330℃의 온도로 가열될 수 있다. 8, 13, and 15, the heater chuck 20 and the edge heating unit 70 heat-treat the phase change film 116 to form a diffusion layer 118 in the void 117 ( S64). The plasma 33 may be removed from within the shield 50, or the shutter 60 may be provided on the substrate W. The substrate W may be a layer of the phase change film 116. It may be heated to a temperature equal to or higher than the deposition temperature (eg, 50% of the melting point.) According to an example, the substrate W may be heated to a temperature equal to or lower than about 55% of the melting point of the phase change layer 116. When the phase change layer 116 has a melting point of about 620° C., the substrate W may be heated to about 310° C. to about 340° C. When the phase change layer 116 has a melting point of about 600° C. , The substrate W may be heated to a temperature of about 300 °C to about 330 °C.

상기 기판(W)이 상기 상전이 막(116)의 융점의 약 50% 내지 약 55% 이하의 온도로 가열될 경우, 상기 확산 층(118)은 상기 보이드(117) 내에 형성될 수 있다. 상기 보이드(117)는 상기 확산 층(118)의 충진에 의해 사라지거나 제거될 수 있다. 상기 확산 층(118)은 상기 상전이 막(116) 내의 금속 성분(ex, Sb, Te)을 포함할 수 있다. When the substrate W is heated to a temperature of about 50% to about 55% or less of the melting point of the phase change layer 116 , the diffusion layer 118 may be formed in the void 117 . The void 117 may disappear or be removed by filling the diffusion layer 118 . The diffusion layer 118 may include a metal component (eg, Sb, Te) in the phase change layer 116 .

(실험예)(experimental example)

상기 기판(W)이 340℃에서 열처리되었을 때, 약 3.2의 종횡 비를 갖는 상기 제 2 몰드 막(114)의 상부면 상의 상기 상전이 막(116)의 Ge : Sb : Te의 성분비는 약 18 : 37 : 45이고, 상기 제 2 콘택 홀(115) 내의 상기 상전이 막(116)의 Ge : Sb : Te의 성분비는 약 6 : 38 : 56이었다. 상기 상전이 막(116) 내의 비금속(ex, Ge)에 대한 금속(ex, Sb, Te)의 성분비는 상기 제 2 몰드 막(114)의 상부 면보다 상기 제 2 콘택 홀(115) 내에서 약 3배로 높을 수 있었다. 이는, 상기 제 2 몰드 막(114) 상의 상기 상전이 막(116) 상부의 상기 금속 성분(ex, Sb, Te)이 상기 제 2 콘택 홀(115) 내에 확산되어, 상기 확산 층(118)을 형성하였음을 의미한다. When the substrate W is heat-treated at 340° C., the Ge:Sb:Te component ratio of the phase change film 116 on the upper surface of the second mold film 114 having an aspect ratio of about 3.2 is about 18: 37:45, and the composition ratio of Ge:Sb:Te of the phase change film 116 in the second contact hole 115 was about 6:38:56. The component ratio of the metal (ex, Sb, Te) to the non-metal (ex, Ge) in the phase change layer 116 is about three times higher in the second contact hole 115 than the upper surface of the second mold layer 114. could be high This is because the metal component (eg, Sb, Te) on the phase change layer 116 on the second mold layer 114 diffuses into the second contact hole 115 to form the diffusion layer 118. means it did

(실험예)(experimental example)

상기 기판(W)이 340℃에서 열처리되었을 때, 약 3.7의 종횡 비를 갖는 상기 제 2 콘택 홀들(115) 사이의 상기 제 2 몰드 막(114) 상의 상기 상전이 막(116)의 Ge : Sb : Te의 성분비는 약 18 : 37 : 45이고, 상기 제 2 콘택 홀(115) 내의 상기 상전이 막(116)의 Ge : Sb : Te의 성분비는 약 11 : 34 : 55이었다. 상기 상전이 막(116) 내의 비금속(ex, Ge)에 대한 금속(ex, Sb, Te)의 성분비는 상기 제 2 몰드 막(114)의 상부 면보다 상기 제 2 콘택 홀(115) 내에서 약 2배정도로 높을 수 있었다. 마찬가지로, 이는 상기 제 2 몰드 막(114) 상의 상기 상전이 막(116) 상부의 상기 금속 성분(ex, Sb, Te)이 상기 제 2 콘택 홀(115) 내에 확산되어, 상기 확산 층(118)을 형성하였음을 의미한다.When the substrate W is heat treated at 340° C., Ge:Sb of the phase change layer 116 on the second mold layer 114 between the second contact holes 115 having an aspect ratio of about 3.7: The component ratio of Te was about 18:37:45, and the component ratio of Ge:Sb:Te of the phase change layer 116 in the second contact hole 115 was about 11:34:55. The composition ratio of the metal (ex, Sb, Te) to the non-metal (ex, Ge) in the phase change layer 116 is about twice as high in the second contact hole 115 as in the upper surface of the second mold layer 114. could be as high as Similarly, this means that the metal component (ex, Sb, Te) on the phase change layer 116 on the second mold layer 114 diffuses into the second contact hole 115, forming the diffusion layer 118. means formed.

상기 기판(W)이 상기 상전이 막(116)의 융점의 약 55% 이상 초과하여 가열될 경우, 상기 상전이 막(116)은 연소(burn)될 수 있다. 예를 들어, 상기 기판(W)이 약 360℃이상의 온도로 가열될 경우, 상기 상전이 막(116)은 상기 칼코게나이드 내의 금속 성분(ex, Sb, Te)의 승화에 따라 대부분 상전이 특성을 잃을 수 있다. When the substrate W is heated to a temperature exceeding about 55% or more of the melting point of the phase change film 116, the phase change film 116 may be burned. For example, when the substrate (W) is heated to a temperature of about 360° C. or higher, the phase change film 116 mostly loses phase change characteristics due to sublimation of metal components (eg, Sb, Te) in the chalcogenide. can

도 9 및 도 12를 참조하면, 상기 상전이 막(116)을 연마한다(S66). 상기 상전이 막(116)은 화학적기계적연마(CMP) 방법으로 연마될 수 있다. 상기 상전이 막(116)는 상기 기판(W)의 상부면이 노출될 때까지 연마될 수 있다. 이로써, 상전이 막(116)은 상기 제 2 콘택 홀(115) 내에 형성될 수 있다.9 and 12, the phase change film 116 is polished (S66). The phase change layer 116 may be polished using a chemical mechanical polishing (CMP) method. The phase change layer 116 may be polished until the upper surface of the substrate W is exposed. Thus, the phase change layer 116 may be formed in the second contact hole 115 .

도 1 및 도 10를 참조하면, 상기 상전이 막(116) 및 상기 제 2 몰드 막(114) 상에 상부 전극(120)을 형성한다(S60). 상기 상부 전극(120)은 금속(ex, Al, Mo, Co, W)의 박막증착공정(ex, PVD 또는 CVD), 포토리소그래피 공정, 및 식각 공정으로 형성될 수 있다.1 and 10 , an upper electrode 120 is formed on the phase change layer 116 and the second mold layer 114 (S60). The upper electrode 120 may be formed by a thin film deposition process (eg, PVD or CVD) of a metal (eg, Al, Mo, Co, W), a photolithography process, and an etching process.

도 1 및 도 11을 참조하면, 상기 상부 전극(120) 상에 비트 라인(122)을 형성한다(S70). 상기 비트 라인(122)은 금속(ex, Al, Mo, Co, W)의 박막증착공정(ex, PVD 또는 CVD), 포토리소그래피 공정, 및 식각 공정으로 형성될 수 있다. 상기 비트 라인(122)은 상기 워드 라인(102)의 제 1 방향과 다른 제 2 방향으로 연장할 수 있다. 상기 워드 라인(102)과 상기 비트 라인(122) 사이에 상전이 전압(ex, erase voltage, writing voltage)제공되면, 상기 상전이 막(116)의 상(phase)은 변화될 수 있다. 상기 상전이 막(116)은 아몰퍼스 상에서 폴리 상으로 변화되거나 폴리 상에서 아몰퍼스 상으로 변화될 수 있다. 상기 확산 층(118)은 상기 상전이 막(116)의 상 변화에 의해 상기 상전이 막(116) 내에 흡수되어 사라질 수 있다. Referring to FIGS. 1 and 11 , a bit line 122 is formed on the upper electrode 120 (S70). The bit line 122 may be formed by a thin film deposition process (eg, PVD or CVD) of a metal (eg, Al, Mo, Co, W), a photolithography process, and an etching process. The bit line 122 may extend in a second direction different from the first direction of the word line 102 . When a phase change voltage (eg, an erase voltage or writing voltage) is provided between the word line 102 and the bit line 122, the phase of the phase change film 116 may be changed. The phase change film 116 may be changed from an amorphous phase to a poly phase or from a poly phase to an amorphous phase. The diffusion layer 118 may disappear after being absorbed into the phase change layer 116 due to a phase change of the phase change layer 116 .

도 15 내지 도 18은 도 1의 상전이 막(116)을 형성하는 단계(S60)의 일 예를 보여주는 공정 단면도들이다. 15 to 18 are cross-sectional views illustrating an example of forming the phase change film 116 of FIG. 1 ( S60 ).

도 1 및 도 15 내지 도 17을 참조하면, 상기 상전이 막(116)을 형성하는 단계(S60)는 상전이 막(116)을 부분적으로 증착하는 단계마다 상기 기판(W)을 열처리하는 단계를 포함할 수 있다. 상기 상전이 막(116)을 부분적으로 증착하는 단계와 상기 기판(W)을 열처리하는 단계는 반복적으로 진행 및/또는 수행될 수 있다. 1 and 15 to 17, the step of forming the phase change film 116 (S60) may include heat-treating the substrate W at each step of partially depositing the phase change film 116. can Partially depositing the phase change layer 116 and heat-treating the substrate W may be repeatedly performed and/or performed.

도 13 내지 도 15를 참조하면, 상기 플라즈마 전극(30)은 플라즈마(33)을 이용하여 상기 하부 상전이 막(116a)을 상기 제 2 몰드 막(114) 및 상기 하부 전극(112) 상에 증착한다. 예를 들어, 상기 하부 상전이 막(116a)은 칼코게나이드 화합물(ex, Ge, Sb, Te)을 포함할 수 있다. 상기 플라즈마 전극(30)이 상기 기판(W) 상에 플라즈마(33)를 유도하면, 상기 히터 척(20) 및 상기 에지 가열 부(70)는 상기 기판(W)을 상기 하부 상전이 막(116a)의 융점의 40% 내지 50%의 온도로 가열할 수 있다. 상기 하부 상전이 막(116a)은 오버 행(119) 및 상기 오버 행(119) 아래의 트렌치(117a) 및/또는 보이드를 가질 수 있다. 상기 오버 행(19)은 상기 트렌치(117a)의 입구의 폭이 상기 트렌치(117a) 중심의 폭보다 작은 것으로 정의될 수 있다. 상기 오버 행(119)은 도 7의 상기 상전이 막(116) 내의 보이드(117)를 형성시키는 원인이 될 수 있다. 13 to 15, the plasma electrode 30 deposits the lower phase change layer 116a on the second mold layer 114 and the lower electrode 112 using plasma 33. . For example, the lower phase change layer 116a may include a chalcogenide compound (eg, Ge, Sb, or Te). When the plasma electrode 30 induces the plasma 33 on the substrate W, the heater chuck 20 and the edge heating unit 70 heat the substrate W to the lower phase change film 116a. It can be heated to a temperature of 40% to 50% of the melting point of The lower phase change layer 116a may have an overhang 119 and a trench 117a under the overhang 119 and/or a void. The overhang 19 may be defined as having a width of an inlet of the trench 117a smaller than a central width of the trench 117a. The overhang 119 may cause formation of voids 117 in the phase change layer 116 of FIG. 7 .

도 13, 도 14 및 도 16을 참조하면, 상기 상기 기판(W)을 열처리하여 상기 하부 상전이 막(116)의 상기 오버 행(119)을 제거한다. 상기 플라즈마(33)가 제거되면, 상기 히터 척(20) 및 상기 에지 가열 부(70)는 상기 기판(W)을 상기 하부 상전이 막(116a)의 융점의 50% 내지 55%의 온도로 가열할 수 있다. 상기 기판(W)이 상기 하부 상전이 막(116a)의 융점의 50% 내지 55%의 온도로 가열되면, 상기 트렌치(117a) 내에 확산 층(118)이 형성될 수 있다. 상기 확산 층(118)은 상기 제 2 몰드 막(114) 상부 면 상의 상기 상전이 막(116) 내에서 확산된 켈코게나이드 화합물의 금속 성분(ex, Sb, Te)을 포함할 수 있다. 상기 제 2 몰드 막(114) 상의 상전이 막(116)의 표면적이 감소하기 때문에 상기 오버 행(119)은 제거될 수 있다. 상기 오버 행(119)은 완화되거나 사라질 수 있다. 이와 달리, 상기 확산 층(118)은 상기 트렌치(117a)의 측벽을 따라 흘러내린 상기 칼코게니이드 화합물의 금속 성분(ex, Sb, Te)을 포함할 수 있다. 트렌치(117a)의 입구의 폭은 상기 트렌치(117a) 중심의 폭보다 커질 수 있다.Referring to FIGS. 13, 14, and 16 , the overhang 119 of the lower phase change layer 116 is removed by heat-treating the substrate W. When the plasma 33 is removed, the heater chuck 20 and the edge heating unit 70 heat the substrate W to a temperature of 50% to 55% of the melting point of the lower phase change film 116a. can When the substrate W is heated to a temperature of 50% to 55% of the melting point of the lower phase change layer 116a, a diffusion layer 118 may be formed in the trench 117a. The diffusion layer 118 may include a metal component (eg, Sb, Te) of a chalcogenide compound diffused within the phase change layer 116 on the upper surface of the second mold layer 114 . Since the surface area of the phase change layer 116 on the second mold layer 114 is reduced, the overhang 119 may be removed. The overhang 119 may be relieved or disappear. Alternatively, the diffusion layer 118 may include a metal component (eg, Sb, Te) of the chalcogenide compound flowing down along the sidewall of the trench 117a. A width of an inlet of the trench 117a may be greater than a width of the center of the trench 117a.

도 1 내지 도 14 및 도 17을 참조하면, 상기 플라즈마 전극(30)은 상기 플라즈마(33)를 유도하여 상기 하부 상전이 막(116a) 및 상기 확산 층(118) 상에 상부 상전이 막(116b)을 형성한다. 상기 상부 상전이 막(116b)은 칼코게니이드 화학물(Ge, Sb, Te)을 포함할 수 있다. 상기 플라즈마(33)가 상기 기판(W) 상에 유도되면, 상기 히터 척(20) 및 상기 에지 가열 부(70)는 상기 기판(W)을 상기 상부 상전이 막(116b)의 융점의 40% 내지 50%의 온도로 가열할 수 있다. 상기 상부 상전이 막(116b)은 상기 트렌치(117a) 내에 충진될 수 있다. 1 to 14 and 17, the plasma electrode 30 induces the plasma 33 to form an upper phase change film 116b on the lower phase change film 116a and the diffusion layer 118. form The upper phase change layer 116b may include chalcogenide chemicals (Ge, Sb, Te). When the plasma 33 is induced on the substrate W, the heater chuck 20 and the edge heating unit 70 heat the substrate W to 40% to 40% of the melting point of the upper phase change film 116b. It can be heated to a temperature of 50%. The upper phase change layer 116b may fill the trench 117a.

도 18을 참조하면, 상기 하부 상전이 막(116a) 및 상기 상부 상전이 막(116b)을 연마하여 상전이 막(116)을 형성한다. 상기 확산 층(118)은 상기 상전이 막(116) 내에 형성될 수 있다. 이후, 상부 전극(120) 및 상기 비트 라인(122)은 상기 상전이 막(116) 및 상기 제 2 몰드 막(114) 상에 순차적으로 형성될 수 있다. Referring to FIG. 18 , a phase change layer 116 is formed by polishing the lower phase change layer 116a and the upper phase change layer 116b. The diffusion layer 118 may be formed in the phase change layer 116 . Then, the upper electrode 120 and the bit line 122 may be sequentially formed on the phase change layer 116 and the second mold layer 114 .

이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.As described above, embodiments have been disclosed in the drawings and specifications. Although specific terms have been used herein, they are only used for the purpose of describing the present invention and are not used to limit the scope of the present invention described in the claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention should be determined by the technical spirit of the appended claims.

Claims (10)

기판의 일부를 노출시키는 홀을 갖는 몰드 막을 형성하는 단계;
상기 홀 내에 칼코게나이드 화합물을 포함하는 상전이 막을 형성하는 단계, 상기 상전이 막은 보이드 또는 오버 행을 갖되; 및
상기 기판을 열처리하여 상기 상전이 막의 상기 보이드 또는 상기 오버 행을 제거하는 단계를 포함하되,
상기 상전이 막을 열처리하는 단계는 상기 기판을 상기 상전이 막의 융점의 55% 이하로 가열하여 상기 보이드 내에 상기 칼코게나이드 화합물의 금속 성분을 포함하는 확산 층을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
forming a mold film having a hole exposing a part of the substrate;
forming a phase change film containing a chalcogenide compound in the hole, wherein the phase change film has voids or overhangs; and
Heat-treating the substrate to remove the void or the overhang of the phase change film,
The step of heat-treating the phase change film comprises forming a diffusion layer containing a metal component of the chalcogenide compound in the void by heating the substrate to 55% or less of a melting point of the phase change film Manufacturing method of a semiconductor device.
 제 1 항에 있어서,
상기 상전이 막은 상기 융점의 40% 내지 50%의 온도에서 형성되는 반도체 소자의 제조방법.
According to claim 1,
The method of manufacturing a semiconductor device in which the phase change film is formed at a temperature of 40% to 50% of the melting point.
 제 2 항에 있어서,
상기 상전이 막의 융점이 620℃일 때, 상기 상전이 막은 248℃ 내지 310℃의 온도에서 형성되는 반도체 소자의 제조방법.
According to claim 2,
When the melting point of the phase change film is 620 ° C, the phase change film is a method of manufacturing a semiconductor device formed at a temperature of 248 ° C to 310 ° C.
 제 3 항에 있어서,
상기 기판은 상기 기판의 융점의 50% 이상의 온도에서 열처리되되,
상기 기판은 310℃ 내지 340℃의 온도에서 열처리되는 반도체 소자의 제조방법.
According to claim 3,
The substrate is heat treated at a temperature of 50% or more of the melting point of the substrate,
The method of manufacturing a semiconductor device in which the substrate is heat treated at a temperature of 310 ° C to 340 ° C.
 제 2 항에 있어서,
상기 상전이 막의 융점이 600℃일 때, 상기 상전이 막은 240℃ 내지 300℃의 온도에서 형성되는 반도체 소자의 제조방법.
According to claim 2,
When the melting point of the phase change film is 600 ° C, the phase change film is a method of manufacturing a semiconductor device formed at a temperature of 240 ° C to 300 ° C.
 제 5 항에 있어서,
상기 기판은 상기 기판의 융점의 50% 이상의 온도에서 열처리되되,
상기 기판은 300℃ 내지 330℃의 온도에서 열처리되는 반도체 소자의 제조방법.
According to claim 5,
The substrate is heat treated at a temperature of 50% or more of the melting point of the substrate,
The method of manufacturing a semiconductor device in which the substrate is heat treated at a temperature of 300 ° C to 330 ° C.
 제 1 항에 있어서,
상기 상전이 막은 물리기상증착방법 또는 스퍼터링 방법으로 형성되는 반도체 소자의 제조방법.
According to claim 1,
The method of manufacturing a semiconductor device in which the phase change film is formed by a physical vapor deposition method or a sputtering method.
 제 1 항에 있어서,
상기 상전이 막은 2:3:5의 Ge : Sb : Te를 포함하되,
상기 보이드는 상기 Sb 및 상기 Te로 충진되는 반도체 소자의 제조방법.
According to claim 1,
The phase change film includes 2:3:5 Ge: Sb: Te,
The method of manufacturing a semiconductor device in which the void is filled with the Sb and the Te.
 제 1 항에 있어서,
상기 상전이 막은:
하부 상전이 막; 및
상기 하부 상전이 막 상에 형성되는 상부 상전이 막을 포함하되,
상기 확산 층은 상기 홀 내의 상기 하부 상전이 막과 상기 상부 상전이 막 사이에 형성되는 반도체 소자의 제조방법.
According to claim 1,
The phase transition is prevented by:
lower phase change membrane; and
Including an upper phase change film formed on the lower phase change film,
The diffusion layer is formed between the lower phase change film and the upper phase change film in the hole.
 제 1 항에 있어서,
상기 상전이 막을 연마하는 단계를 더 포함하는 반도체 소자의 제조방법.
According to claim 1,
Method of manufacturing a semiconductor device further comprising the step of polishing the phase change film.
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