KR102527502B1 - Display panel with slope active layer and method of fabricating thereof - Google Patents

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Abstract

본 발명은 슬로프 액티브층을 포함하는 표시패널 및 이를 제조하는 방법에 관한 것으로 본 발명의 일 실시예에 의한 표시패널은 기판의 소자 영역에서 기판을 기준으로 제1높이에 배치되는 제1액티브층과, 기판을 기준으로 제2높이에 배치되는 제2액티브층과, 제1액티브층 및 제2액티브층 사이에 배치되어 제1액티브층과 제2액티브층을 연결하며 제1기울기를 가지는 슬로프 액티브층을 포함하는 박막 트랜지스터가 배치된다.The present invention relates to a display panel including a slope active layer and a method for manufacturing the same, and a display panel according to an embodiment of the present invention includes a first active layer disposed at a first height with respect to the substrate in an element region of a substrate; , A second active layer disposed at a second height relative to the substrate, and a slope active layer disposed between the first active layer and the second active layer to connect the first active layer and the second active layer and having a first slope A thin film transistor including a is disposed.

Description

슬로프 액티브층을 포함하는 표시패널 및 이를 제조하는 방법{DISPLAY PANEL WITH SLOPE ACTIVE LAYER AND METHOD OF FABRICATING THEREOF}Display panel including slope active layer and method for manufacturing the same

본 발명은 슬로프 액티브층을 포함하는 표시패널 및 이를 제조하는 방법에 관한 기술이다. The present invention relates to a display panel including a slope active layer and a method for manufacturing the same.

표시장치(디스플레이 장치)는 데이터를 시각적으로 표시하는 장치로, 액정표시장치(Liquid Crystal Display), 전기영동; 표시장치(Electrophoretic Display), 유기 발광 표시장치(Organic Light Emitting Display), 무기 EL 표시장치, (Electro Luminescent Display), 전계 방출 표시장치(Field Emission Display), 표면 전도 전자 방출 표시장치(Surface-conduction Electron-emitter Display), 플라즈마 표시장치(Plasma Display), 및 음극선관 표시장치(Cathode Ray, Display) 등이 있다.A display device (display device) is a device that visually displays data, such as a liquid crystal display (Liquid Crystal Display), electrophoresis; Electrophoretic Display, Organic Light Emitting Display, Inorganic EL Display, Electro Luminescent Display, Field Emission Display, Surface-conduction Electron Display -emitter Display), plasma display, and cathode ray tube display (Cathode Ray, Display).

표시패널은 각각의 화소영역에 박막 트랜지스터들이 형성되어 있으며, 박막 트랜지스터의 크기와 전기적 특성은 표시패널의 성능을 좌우한다. 고해상도의 표시패널, 또는 고화질의 표시패널. 또는 투명 디스플레이 등과 같이 고기능의 표시패널을 제조하기 위해서는 박막 트랜지스터의 크기를 줄여야하는데, 박막 트랜지스터의 크기를 줄일 경우 전기적 특성이 열화되는 문제가 있다. In the display panel, thin film transistors are formed in each pixel area, and the size and electrical characteristics of the thin film transistors influence the performance of the display panel. A high-resolution display panel or a high-resolution display panel. Alternatively, in order to manufacture a high-performance display panel such as a transparent display, the size of the thin film transistor must be reduced. When the size of the thin film transistor is reduced, electrical characteristics deteriorate.

따라서, 고해상도의 표시패널을 구현하기 위해 소자 성능이 뛰어나면서도 크기가 작은 박막 트랜지스터를 배치하는 것이 필요하다. Therefore, in order to implement a high-resolution display panel, it is necessary to dispose thin film transistors with excellent device performance and small size.

본 발명은 슬로프 액티브층이 포함된 박막 트랜지스터를 구현하여 액티브층의 공간 마진을 줄인 표시패널 및 이를 제조하는 방법을 제시한다 The present invention proposes a display panel in which a space margin of an active layer is reduced by implementing a thin film transistor including a slope active layer and a method for manufacturing the same

본 발명은 버퍼층을 패터닝하여 슬로프 액티브층이 배치될 수 있도록 하며, 버퍼층의 패터닝 결과 액티브층이 선택적으로 배치 및 단선시킴으로써 박막 트랜지스터의 성능을 유지하면서도 공간을 줄이는 표시패널 및 이를 제조하는 방법을 제시한다. The present invention provides a display panel in which a slope active layer can be disposed by patterning a buffer layer, and a space is reduced while maintaining the performance of a thin film transistor by selectively disposing and disconnecting the active layer as a result of patterning the buffer layer, and a method for manufacturing the same. .

본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.The objects of the present invention are not limited to the above-mentioned objects, and other objects and advantages of the present invention not mentioned above can be understood by the following description and will be more clearly understood by the examples of the present invention. It will also be readily apparent that the objects and advantages of the present invention may be realized by means of the instrumentalities and combinations indicated in the claims.

본 발명의 일 실시예에 의한 표시패널은 기판의 소자 영역에서 기판을 기준으로 제1높이에 배치되는 제1액티브층과, 기판을 기준으로 제2높이에 배치되는 제2액티브층과, 제1액티브층 및 제2액티브층 사이에 배치되어 제1액티브층과 제2액티브층을 연결하며 제1기울기를 가지는 슬로프 액티브층을 포함하는 박막 트랜지스터가 배치된다. A display panel according to an embodiment of the present invention includes a first active layer disposed at a first height with respect to a substrate in an element region of a substrate, a second active layer disposed at a second height with respect to the substrate, and a first A thin film transistor including a slope active layer disposed between the active layer and the second active layer to connect the first active layer and the second active layer and having a first slope is disposed.

본 발명의 다른 실시예에 의한 표시패널은 소자 영역에서 기판을 기준으로 제1높이에 배치되는 제1액티브층과, 제2높이에 배치되는 제2액티브층, 및 제1높이보다 작거나 같거나 또는 제2높이보다 크거나 같은 제3높이에 배치되며 제1액티브층과 구분되는 제3액티브층을 포함하는 박막 트랜지스터가 배치된다. A display panel according to another embodiment of the present invention includes a first active layer disposed at a first height relative to a substrate in an element region, a second active layer disposed at a second height, and a height smaller than, equal to, or equal to the first height. Alternatively, a thin film transistor is disposed at a third height greater than or equal to the second height and includes a third active layer separated from the first active layer.

본 발명의 일 실시예에 의한 표시패널을 제조하는 방법은, 버퍼층 중 각 소자 영역의 일부를 식각하여 제1높이의 제1버퍼층, 제2높이의 제2버퍼층 및 제1버퍼층과 제2버퍼층 사이에 제1기울기를 가지는 제1슬로프 영역을 형성하는 단계와, 액티브층을 구성하는 물질을 제1버퍼층, 제2버퍼층, 제1슬로프 영역에 배치하는 단계와, 물질을 결정화하여 제1버퍼층 상에 제1액티브층, 제2버퍼층 상에 제2액티브층, 제1슬로프 영역 상에 슬로프 액티브층을 배치하는 단계를 포함한다. A method of manufacturing a display panel according to an embodiment of the present invention includes a first buffer layer having a first height, a second buffer layer having a second height, and between the first buffer layer and the second buffer layer by etching a portion of each element region of the buffer layer. forming a first slope region having a first slope; arranging a material constituting the active layer on the first buffer layer, the second buffer layer, and the first slope region; and crystallizing the material on the first buffer layer. Disposing a second active layer on the first active layer and the second buffer layer and a slope active layer on the first slope region.

본 발명의 다른 실시예에 의한 표시패널을 제조하는 방법은, 버퍼층 중 각 소자 영역의 일부를 식각하여 제1높이의 제1버퍼층, 제2높이의 제2버퍼층, 제3높이의 버퍼층, 제1버퍼층과 제2버퍼층 사이에 제1기울기를 가지는 제1슬로프 영역, 제2버퍼층과 제3버퍼층 사이의 제1기울기를 가지는 제2슬로프 영역을 형성하는 단계와, 액티브층을 구성하는 물질을 제1버퍼층, 제2버퍼층, 제3버퍼층, 제1슬로프 영역, 제2슬로프영역에 배치하는 단계와, 물질을 결정화하여 제1버퍼층 상에 제1액티브층, 제2버퍼층 상에 제2액티브층, 제3버퍼층 상에 제3액티브층, 제1슬로프 영역 상에 제1슬로프 액티브층, 제2슬로프 영역 상에 제2슬로프 액티브층을 배치하는 단계를 포함한다. A method of manufacturing a display panel according to another embodiment of the present invention includes a first buffer layer having a first height, a second buffer layer having a second height, a buffer layer having a third height, and a first buffer layer having a first height by etching a portion of each element region of the buffer layer. Forming a first slope region having a first slope between the buffer layer and the second buffer layer and a second slope region having a first slope between the second buffer layer and the third buffer layer; Disposing a buffer layer, a second buffer layer, a third buffer layer, a first slope region, and a second slope region; crystallizing a material to form a first active layer on the first buffer layer, a second active layer on the second buffer layer, and a second active layer on the second buffer layer. and disposing a third active layer on the buffer layer, a first slope active layer on the first slope region, and a second slope active layer on the second slope region.

본 발명을 적용할 경우, 박막 트랜지스터는 슬로프 액티브층을 포함하게 되며, 이는 고해상도 디스플레이에 적합한 LTPS 소자 제작을 위하여 ACT 패턴(pattern) 간 스페이스 마진(space margin) 공간을 최소화 할 수 있다.When the present invention is applied, the thin film transistor includes a slope active layer, which can minimize a space margin between ACT patterns in order to manufacture an LTPS device suitable for a high-resolution display.

본 발명을 적용할 경우, 박막 트랜지스터는 서로 상이한 높이에 연결되어 배치됨으로 인해 수평 거리는 짧으면서도 실제 거리를 증가시킨 액티층을 구현할 수 있다. When the present invention is applied, since the thin film transistors are connected and disposed at different heights, an active layer having a shorter horizontal distance and increased actual distance can be implemented.

본 발명의 효과는 전술한 효과에 한정되지 않으며, 본 발명의 당업자들은 본 발명의 구성에서 본 발명의 다양한 효과를 쉽게 도출할 수 있다. The effects of the present invention are not limited to the above-mentioned effects, and those skilled in the art can easily derive various effects of the present invention from the configuration of the present invention.

도 1은 저온 폴리실리콘 박막 트랜지스터의 구조를 보여주는 도면이다.
도 2 내지 도 4는 본 발명의 일 실시예에 의한 버퍼층이 이중 테이퍼를 가지도록 제조하는 공정 및 구조를 보여주는 도면이다.
도 5 내지 도 9는 본 발명의 일 실시예에 의한 이중 테이퍼를 가지는 버퍼층 상에 액티브층이 배치되는 과정을 보여주는 도면이다.
도 10은 본 발명의 일 실시예에 의한 도 9의 구성을 상측에서 도시한 도면이다.
도 11은 본 발명의 일 실시예에 의한 슬로프를 가지는 액티브층의 구성을 도시한 도면이다.
도 12는 본 발명의 일 실시예에 의한 도 11의 구성에서 게이트 전극과 소스전극, 그리고 드레인 전극이 배치된 구성을 보여주는 도면이다.
도 13은 본 발명의 일 실시예에 의한 액티브층의 구성을 보여주는 도면이다.
도 14는 본 발명의 일 실시예에 의한 도 13의 G-G' 단면 및 H-H' 단면을 보여주는 도면이다.
도 15는 본 발명의 일 실시예에 의한 도 13의 구성에 게이트전극 및 소스 전극, 드레인 전극이 배치된 구성을 보여주는 도면이다.
도 16은 본 발명의 일 실시예에 의한 슬로프 액티브층을 포함하는 기판을 제조하는 과정을 보여주는 도면이다.
도 17은 본 발명의 다른 실시예에 의한 슬로프 액티브층을 포함하는 기판을 제조하는 과정을 보여주는 도면이다.1 is a diagram showing the structure of a low-temperature polysilicon thin film transistor.
2 to 4 are views showing a process and structure for manufacturing a buffer layer according to an embodiment of the present invention to have a double taper.
5 to 9 are diagrams illustrating a process of disposing an active layer on a buffer layer having a double taper according to an embodiment of the present invention.
10 is a view showing the configuration of FIG. 9 from above according to an embodiment of the present invention.
11 is a diagram showing the configuration of an active layer having a slope according to an embodiment of the present invention.
12 is a view showing a configuration in which a gate electrode, a source electrode, and a drain electrode are disposed in the configuration of FIG. 11 according to an embodiment of the present invention.
13 is a diagram showing the configuration of an active layer according to an embodiment of the present invention.
14 is a view showing cross-sections GG' and HH' of FIG. 13 according to an embodiment of the present invention.
15 is a view showing a configuration in which a gate electrode, a source electrode, and a drain electrode are disposed in the configuration of FIG. 13 according to an embodiment of the present invention.
16 is a view showing a process of manufacturing a substrate including a slope active layer according to an embodiment of the present invention.
17 is a view showing a process of manufacturing a substrate including a slope active layer according to another embodiment of the present invention.

이하, 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings so that those skilled in the art can easily carry out the present invention. This invention may be embodied in many different forms and is not limited to the embodiments set forth herein.

본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 또한, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.In order to clearly describe the present invention, parts irrelevant to the description are omitted, and the same reference numerals are assigned to the same or similar components throughout the specification. In addition, some embodiments of the present invention are described in detail with reference to exemplary drawings. In adding reference numerals to components of each drawing, the same components may have the same numerals as much as possible even if they are displayed on different drawings. In addition, in describing the present invention, if it is determined that a detailed description of a related known configuration or function may obscure the gist of the present invention, the detailed description may be omitted.

이하에서 기재의 "상부 (또는 하부)" 또는 기재의 "상 (또는 하)"에 임의의 구성이 구비 또는 배치된다는 것은, 임의의 구성이 기재의 상면 (또는 하면)에 접하여 구비 또는 배치되는 것을 의미할 뿐만 아니라, 기재와 기재 상에 (또는 하에) 구비 또는 배치된 임의의 구성 사이에 다른 구성을 포함하지 않는 것으로 한정하는 것은 아니다. 또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.Hereinafter, the provision or arrangement of an arbitrary element on the “upper (or lower)” or “upper (or lower)” side of a substrate means that an arbitrary element is provided or disposed in contact with the upper (or lower) surface of the substrate. It is meant, but not limited to, not including other features between the substrate and any features provided or disposed on (or under) the substrate. Also, terms such as first, second, A, B, (a), and (b) may be used in describing the components of the present invention. These terms are only used to distinguish the component from other components, and the nature, sequence, order, or number of the corresponding component is not limited by the term. When an element is described as being “connected,” “coupled to,” or “connected” to another element, that element is or may be directly connected to that other element, but intervenes between each element. It will be understood that may be "interposed", or each component may be "connected", "coupled" or "connected" through other components.

표시장치는 외부로부터 제공되는 영상 데이터를 다양한 광원을 이용하여 외부로 출력한다. 이 과정에서 영상 데이터는 R(적색), G(녹색), B(청색)으로 나뉘어져 표시장치에 제공되며, 선택적으로 W(백색) 또는 Black(흑색)이 포함될 수 있다. The display device outputs image data provided from the outside to the outside using various light sources. In this process, the image data is divided into R (red), G (green), and B (blue) and provided to the display device, and W (white) or Black (black) may optionally be included.

표시장치에서 박막 트랜지스터가 배치되는 구성요소를 표시패널이라고 지시한다. 표시패널은 다양한 표시장치, 예를 들어 액정표시장치 혹은 유기발광표시장치 등에 적용될 수 있으며, 특정한 표시장치에 한정되지 않는다. In a display device, a component in which a thin film transistor is disposed is referred to as a display panel. The display panel may be applied to various display devices, such as a liquid crystal display device or an organic light emitting display device, and is not limited to a specific display device.

도 1은 저온 폴리실리콘 박막 트랜지스터의 구조를 보여주는 도면이다. 저온 폴리실리콘(Low Temperature Polycrystalline Silicon), 즉 LTPS를 이용한 TFT가 표시패널의 스위칭 소자를 구성할 수 있다. LTPS TFT의 구성을 살펴본다. 1 is a diagram showing the structure of a low-temperature polysilicon thin film transistor. A TFT using low-temperature polycrystalline silicon, that is, LTPS, may constitute a switching element of a display panel. Let's take a look at the composition of LTPS TFT.

기판(10) 상에 형성된 버퍼층(11) 상에 LTPS 박막 트랜지스터의 액티브층(12)이 형성되고, 액티브층(12) 상에 제1 절연층(13)이 형성되고, 제1 절연층(13) 상에 LTPS 박막 트랜지스터의 게이트 전극(14)이 형성되고, LTPS 박막 트랜지스터의 게이트 전극(14) 상에 제2 절연층(15) 및 제3 절연층(16)이 형성되고, 제1 절연층(13), 제2 절연층(15) 및 제3 절연층(16)에 형성된 컨택홀을 통해 LTPS 박막 트랜지스터의 소스 전극(17s) 및 드레인 전극(17d)이 LTPS 박막 트랜지스터의 액티브층(13)에 접촉한다.The active layer 12 of the LTPS thin film transistor is formed on the buffer layer 11 formed on the substrate 10, the first insulating layer 13 is formed on the active layer 12, and the first insulating layer 13 ), the gate electrode 14 of the LTPS thin film transistor is formed, the second insulating layer 15 and the third insulating layer 16 are formed on the gate electrode 14 of the LTPS thin film transistor, and the first insulating layer (13), the source electrode 17s and the drain electrode 17d of the LTPS thin film transistor are connected to the active layer 13 of the LTPS thin film transistor through contact holes formed in the second insulating layer 15 and the third insulating layer 16. to contact

도 1과 같은 구조에서 액티브층(13)을 패터닝함에 있어서, 액티브층의 길이를 길게 하면서도 전체 TFT의 면적을 늘리지 않을 경우 고화질의 표시패널을 구현할 수 있다. In patterning the active layer 13 in the structure shown in FIG. 1 , a high-quality display panel can be implemented when the length of the active layer is increased and the area of the entire TFT is not increased.

이를 위해, 본 명세서에서는 TFT를 구성하는 액티브층, 게이트전극, 그리고 소스 전극 또는 드레인 전극이 전기적으로 접촉하는 액티브층의 도전된 구성요소 중에서 일부는 상이한 높이를 가지도록 구성한다.To this end, in the present specification, some of the conductive components of the active layer constituting the TFT, the gate electrode, and the active layer to which the source electrode or the drain electrode electrically contact are configured to have different heights.

이를 위해 본 명세서에서는 TFT가 배치되는 영역의 버퍼층(도 1의 11)이 상이한 높이를 가지는 영역을 포함하는 것을 일 실시예로 한다. 그리고 상이한 높이를 가지는 영역 사이에 소정의 기울기를 가지는 슬로프 영역이 있으며, 이 슬로프 영역에 액티브층이 배치될 수 있다. To this end, in the present specification, as an embodiment, the buffer layer (11 in FIG. 1) of the region where the TFT is disposed includes regions having different heights. In addition, there is a slope region having a predetermined slope between regions having different heights, and the active layer may be disposed in the slope region.

도 2 내지 도 4는 본 발명의 일 실시예에 의한 버퍼층이 이중 테이퍼를 가지도록 제조하는 공정 및 구조를 보여주는 도면이다. 2 to 4 are views showing a process and structure for manufacturing a buffer layer according to an embodiment of the present invention to have a double taper.

도 5 내지 도 9는 본 발명의 일 실시예에 의한 이중 테이퍼를 가지는 버퍼층 상에 액티브층이 배치되는 과정을 보여주는 도면이다. 5 to 9 are diagrams illustrating a process of disposing an active layer on a buffer layer having a double taper according to an embodiment of the present invention.

도 2는 기판(10) 상에 버퍼층(111)을 배치하고(31), 버퍼층(111)의 일부 영역을 패터닝한 결과(32)를 도시한다. 32은 제1높이(H1)의 버퍼층(111a)과 제2높이(H2)의 버퍼층(111b), 그리고 소정의 기울기를 가지는 제1슬로프영역(111s)을 나타낸다. FIG. 2 shows a result (32) of disposing the buffer layer 111 on the substrate 10 (31) and patterning a partial area of the buffer layer 111. Reference numeral 32 denotes a buffer layer 111a having a first height H1, a buffer layer 111b having a second height H2, and a first slope region 111s having a predetermined slope.

31에서 마스크를 이용하여 제2높이의 버퍼층(111b)을 형성할 수 있으며, 이 과정에서 제1슬로프 영역(111s)은 기울기를 가지게 된다. In step 31, a buffer layer 111b having a second height may be formed using a mask, and in this process, the first slope region 111s has a slope.

도 3은 도 2의 32에 기반하여 2차 패터닝을 수행한 결과이다. 2차 패터닝은 제1슬로프 영역(111s) 중 일부를 식각한다. 식각한 결과 111p와 같이 일정한 기울기를 가지는 제2슬로프 영역(111p)을 가진다. FIG. 3 is a result of performing secondary patterning based on 32 of FIG. 2 . In the secondary patterning, a part of the first slope region 111s is etched. As a result of etching, it has a second slope region 111p having a constant slope like 111p.

도 3에서 제1슬로프 영역(111s)의 기울기와 제2슬로프 영역(111p)의 기울기를 비교하면 도 4와 같다. A-A' 및 B-B' 단면을 도 4에서 살펴본다. 35에서 지시되는 A-A'의 단면에서 111s로 지시되는 제1슬로프영역의 기울기 θ1은 36에서 지시되는 B-B'의 단면에서 111p로 지시되는 제2슬로프영역의 기울기 θ2 보다 작다. 패터닝 과정에서 θ2는 90도에 가깝거나 혹은 90도를 넘어갈 수도 있다. A comparison between the slope of the first slope area 111s and the slope of the second slope area 111p in FIG. 3 is as shown in FIG. 4 . A-A' and B-B' cross sections are examined in FIG. 4 . In the cross section A-A' indicated at 35, the slope θ1 of the first slope region indicated by 111s is smaller than the slope θ2 of the second slope region indicated by 111p in the cross section B-B' indicated by 36. In the patterning process, θ2 may be close to 90 degrees or exceed 90 degrees.

도 4에서 111s 영역의 버퍼층의 빗면의 길이 L2는 L1 보다 길다. 따라서, 동일한 높이의 버퍼층에 액티브층을 배치할 경우보다 더 긴 길이의 반도체 영역을 제공할 수 있다. In FIG. 4, the length L2 of the oblique plane of the buffer layer in the 111s region is longer than L1. Accordingly, it is possible to provide a longer semiconductor region than when the active layer is disposed on the buffer layer having the same height.

도 5는 도 3과 같이 패터닝된 버퍼층(111) 상에 액티브층을 배치한 구성을 보여주는 도면이다. FIG. 5 is a view showing a configuration in which an active layer is disposed on the buffer layer 111 patterned as shown in FIG. 3 .

액티브층을 제1높이의 버퍼층(111a) 및 제2높이의 버퍼층(111b), 그리고 제1슬로프 영역(111s)과 제2슬로프영역(111p) 상에 일체로 액티브층의 재료가 되는 프리커서(precursor)인 비정질의 실리콘(Amorphous Silicon)을 배치한다. 배치되는 비정질 실리콘은 이후 액티브층을 구성하므로, 이들에 대해 액티브층이라고 지시하며, 이들은 이후 결정화 과정에서 물성적으로 변화한다. The active layer is integrally formed on the buffer layer 111a of the first height, the buffer layer 111b of the second height, and the first slope region 111s and the second slope region 111p, a precursor that becomes a material of the active layer ( Arrange the precursor, amorphous silicon. Since the disposed amorphous silicon constitutes an active layer thereafter, it is referred to as an active layer, and they change in physical properties during a subsequent crystallization process.

제2슬로프영역(111p)에도 프리커서인 물질이 배치되지만, 제2슬로프 영역(111p)이 가지는 기울기로 인하여 제2슬로프 영역(111p)과 제1높이의 버퍼층(111a) 상에는 액티브층이 단절될 수 있다. 또는 후속하는 결정화 공정에서 제1높이의 버퍼층(111a) 상에 배치되는 액티브층이 제거될 수 있다. Although a precursor material is also disposed in the second slope region 111p, the active layer may be disconnected from the second slope region 111p and the buffer layer 111a of the first height due to the slope of the second slope region 111p. can Alternatively, the active layer disposed on the buffer layer 111a of the first height may be removed in a subsequent crystallization process.

제1높이의 버퍼층(111a)에 배치된 프리커서를 제1액티브층(120a)이라 지시하고, 제2높이의 버퍼층(111b)에 배치된 액티브층을 제2액티브층(120b)이라 지시하며, 제1슬로프 영역(111s)에 배치되는 액티브층을 슬로프 액티브층(120s)이라 지시한다. The precursor disposed on the buffer layer 111a of the first height is designated as the first active layer 120a, and the active layer disposed on the buffer layer 111b of the second height is designated as the second active layer 120b, An active layer disposed on the first slope region 111s is referred to as a slope active layer 120s.

도 5의 단면을 살펴보면 도 6과 같다. 앞서 도 4에서 살펴본 위치와 동일하다. Looking at the cross section of FIG. 5, it is the same as FIG. It is the same as the position seen in FIG. 4 above.

도 6의 37에서 지시되는 부분은 프리커서로 배치된 액티브층의 구성을 보여준다. 제1슬로프 영역(111s)의 기울기는 완만한 기울기(θ1)가 되도록 배치하였기 때문에 111a, 111s, 111b 전반에서 단절 없이 배치되어 액티브층(120a, 120s, 120b)을 구성한다. A portion indicated at 37 in FIG. 6 shows the configuration of an active layer disposed as a precursor. Since the slope of the first slope region 111s is arranged to have a gentle slope θ1, it is arranged without a break in the first half of 111a, 111s, and 111b to form the active layers 120a, 120s, and 120b.

반면, 도 6의 38에서 지시되는 부분은 제2슬로프영역(111p)의 급격한 기울기(θ1)로 인하여 38a에서 지시하는 부분에 프리커서가 배치되지 않는다. 또는 프리커서의 일부만 배치될 수 있다. 그 결과 111p 영역에 배치되는 액티브층은 120a와 전기적으로 분리된다. On the other hand, in the part indicated by 38 of FIG. 6, the precursor is not disposed in the part indicated by 38a due to the sharp slope θ1 of the second slope region 111p. Alternatively, only a part of the precursor may be arranged. As a result, the active layer disposed in the 111p region is electrically separated from the 120a.

도 6은 도 4에서 살펴본 바와 같이, L1 보다 L2가 더 큰 값을 가진다. 그 결과 슬로프 액티브층(120s)의 길이는 제1높이(H1) 및 제2높이(H2)가 같은 경우 보다 더 긴 길이의 액티브층(120s)을 구성할 수 있고, 전기적 특징을 향상시킬 수 있다.As seen in FIG. 4, in FIG. 6, L2 has a larger value than L1. As a result, the length of the slope active layer 120s can constitute a longer active layer 120s than when the first height H1 and the second height H2 are the same, and the electrical characteristics can be improved. .

이후 탈수소 및 결정화를 수행할 수 있다. 그 결과 도 7과 같은 액티브층은 결정화된 폴리 실리콘의 물성을 가지게 된다. 제2슬로프영역(111p) 및 제2높이의 버퍼층(111b) 상에 잔존하는 일부 프리커서들이 제거될 수 있다.Dehydrogenation and crystallization can then be carried out. As a result, the active layer as shown in FIG. 7 has physical properties of crystallized polysilicon. Some precursors remaining on the second slope region 111p and the buffer layer 111b of the second height may be removed.

이후 도 8에 제시된 바와 같이 액티브층을 패터닝한다. 패터닝 과정에서 제2슬로프 영역(111p)에 잔존하는 액티브층과 이에 근접하여 제2높이의 버퍼층(111b) 상에 잔존하는 일부 액티브층이 제거될 수 있다.Then, as shown in FIG. 8, the active layer is patterned. During the patterning process, the active layer remaining on the second slope region 111p and a part of the active layer remaining on the buffer layer 111b of the second height adjacent to the active layer may be removed.

도 9는 도 8의 패터닝한 액티브층 상에 게이트 절연층(Gate Insulator, 또는 게이트 절연막)이 배치되고(도면에 미도시) 그 위에 게이트전극(130)이 배치된다. 게이트 전극(130)은 제2슬로프 영역(111p) 및 그에 인접한 제2높이의 버퍼층(111b) 상의 제2액티브층(120b)에도 배치될 수 있다. In FIG. 9 , a gate insulator (or gate insulating film) is disposed on the patterned active layer of FIG. 8 (not shown) and a gate electrode 130 is disposed thereon. The gate electrode 130 may also be disposed on the second active layer 120b on the second slope region 111p and the buffer layer 111b of the second height adjacent thereto.

도 10은 본 발명의 일 실시예에 의한 도 9의 구성을 상측에서 도시한 도면이다. 이후 게이트 증착 후 도핑을 통해 소스 영역과 드레인 영역을 각각 제1액티브층(120a) 및 제2액티브층(120b)에 배치할 수 있다. 도 10에서 제1액티브층(120a)과 제2액티브층(120b)의 거리는 실질적인 3차원 높이를 적용할 경우 그 거리는 L2가 된다. 따라서, 제1액티브층(120a)과 제2액티브층(120b)의 거리를 설계 마진에 적합하게 맞추면서도 슬로프 액티브층(120s)의 거리를 증가시킬 수 있다. 10 is a view showing the configuration of FIG. 9 from above according to an embodiment of the present invention. Thereafter, after gate deposition, a source region and a drain region may be disposed on the first active layer 120a and the second active layer 120b through doping, respectively. In FIG. 10 , the distance between the first active layer 120a and the second active layer 120b becomes L2 when a substantial three-dimensional height is applied. Accordingly, the distance of the slope active layer 120s may be increased while adjusting the distance between the first active layer 120a and the second active layer 120b to suit the design margin.

도 2 내지 도 10에서 살펴본 바와 같이 제1슬로프영역(111s)과 제2슬로프영역(111p)과 같이 이중 테이퍼(Taper)를 가지는 버퍼층 위에 액티브층을 배치하는 프리커서(precursor)를 증착한다. 그리고 SLS(Sequential Lateral Solidification) 또는 ELA(Excimer Laser Annealing) 결정화 공정을 적용하여 높은 기울기를 가지는 영역(High taper)인 제2슬로프 영역(111p)에서는 액티브층이 단선이 되도록 유도한다. 2 to 10, a precursor for disposing an active layer is deposited on a buffer layer having a double taper like the first slope region 111s and the second slope region 111p. In addition, the active layer is induced to be disconnected in the second slope region 111p, which is a high taper, by applying a sequential lateral solidification (SLS) or excimer laser annealing (ELA) crystallization process.

반면, 결정화 과정에서 도 6의 38a 또는 도 8의 111p와 같이 낮은 기울기를 가지는 영역(Low Taper)인 제1슬로프영역(111s)에서는 액티브층이 유지된다. 그 결과 액티브층의 채널 스페이스 마진 간격(수평 거리인 L1에 대응)을 최소화하면서도 이를 3차원적으로 배치하여 실질적인 간격(3차원 거리인 L2)을 증가시켜 TFT 소자의 특성을 확보할 수 있다. On the other hand, in the crystallization process, the active layer is maintained in the first slope region 111s, which is a low taper region as shown in 38a of FIG. 6 or 111p of FIG. 8 . As a result, while minimizing the channel space margin interval (corresponding to the horizontal distance L1) of the active layer, it is possible to secure the characteristics of the TFT device by arranging them three-dimensionally to increase the actual interval (three-dimensional distance L2).

특히, 기존에 L1의 간격을 2~3um 정도로 필요했었으나 본 발명에서 제시하는 슬로프를 이용함으로써 L1은 0.2um 이하로 줄일 수 있다. 이러한 스페이스 마진의 한계를 줄임으로써 초고해상도 및 내로우 베젤(Narrow bezel)의 구현이 가능하다. 또한, 듀얼 채널을 가지는 TFT를 제작할 경우 마진을 0.2um 이내로 조절할 수 있다. 예를 들어 도 6의 111p에서 지시하는 거리만큼 마진을 줄일 수도 있다. In particular, although the distance of L1 was previously required to be about 2 to 3 μm, by using the slope proposed in the present invention, L1 can be reduced to 0.2 μm or less. By reducing the limitations of such a space margin, it is possible to implement ultra-high resolution and a narrow bezel. In addition, when manufacturing a TFT having a dual channel, the margin can be adjusted within 0.2um. For example, the margin may be reduced by the distance indicated by 111p of FIG. 6 .

제2슬로프영역(111p)은 기울기로 인하여 액티브층이 단절되어 배치되도록 한다. 이는 프리커서를 배치하는 과정에서 단절될 수도 있고, 결정화 과정에서 단절될 수도 있다. H1과 H2의 차이를 증가시킬 경우 소스 영역 및 드레인 영역이 높이 차이로 거리가 증가하는 구조의 TFT 소자를 구현할 수 있다. The second slope region 111p is arranged so that the active layer is disconnected due to the inclination. This may be disconnected in the process of arranging the precursor or in the process of crystallization. When the difference between H1 and H2 is increased, a TFT device having a structure in which the distance between the source region and the drain region increases due to the height difference can be implemented.

도 2 내지 도 10을 정리하면 다음과 같다. 액티브층이 배치되는 버퍼층이 둘 이상의 상이한 높이를 가지도록 패터닝하여 액티브층의 길이를 수직적으로 증가시킴으로써 액티브층이 수평적으로 많은 면적을 차지하지 않으면서도 전자적 소자 특성을 증가시킬 수 있다.2 to 10 are summarized as follows. By patterning a buffer layer on which the active layer is disposed to have two or more different heights to vertically increase the length of the active layer, characteristics of an electronic device can be increased without the active layer occupying a large area horizontally.

도 11은 본 발명의 일 실시예에 의한 슬로프를 가지는 액티브층의 구성을 도시한 도면이다. 설명의 편의를 위하여 버퍼층 및 버퍼층 상에 배치되는 액티브층의 형상만을 도시하였다.11 is a diagram showing the configuration of an active layer having a slope according to an embodiment of the present invention. For convenience of explanation, only the shapes of the buffer layer and the active layer disposed on the buffer layer are illustrated.

픽셀 전극이 배치되는 화소 영역과 픽셀 전극에 연결되는 TFT 소자가 배치되는 소자 영역이 각각 구비된 복수의 화소를 포함하는 기판 상의 하나의 소자 영역에 배치되는 액티브층의 구성을 살펴본다. A configuration of an active layer disposed in one element region on a substrate including a plurality of pixels including a pixel region where a pixel electrode is disposed and a device region where a TFT element connected to the pixel electrode is disposed will be described.

도 4 및 도 6에서 살펴본 바와 같이 소자 영역에서 기판을 기준으로 제1높이(H1)에 배치되는 제1액티브층(120a), 기판을 기준으로 제2높이(H2)에 배치되는 제2액티브층(120b), 그리고 이들 두 개의 액티브층(120a, 120b)을 연결하며 제1기울기(도 6의 θ1)를 가지는 슬로프 액티브층(120s)을 포함하는 박막 트랜지스터가 배치된다. 이때, 제2액티브층(120b)은 제1액티브층(120a)과 단선된 부분(120b1)을 더 포함할 수 있다. 물론, 120b1은 액티브층의 패터닝 과정에서 제거될 수도 있다. 4 and 6, the first active layer 120a disposed at a first height H1 with respect to the substrate in the device area, and the second active layer disposed at a second height H2 with respect to the substrate 120b, and a slope active layer 120s connecting the two active layers 120a and 120b and having a first slope (θ1 in FIG. 6). In this case, the second active layer 120b may further include a portion 120b1 disconnected from the first active layer 120a. Of course, 120b1 may be removed during the patterning process of the active layer.

도 11에서 제1액티브층(120a)과 제2액티브층(120b) 사이에 배치되어 이들 제1액티브층(120a)과 제2액티브층(120b)을 분리시키며 제2기울기(도 6의 θ2)를 가지는 슬로프 영역(111p)이 배치될 수 있다. In FIG. 11, it is disposed between the first active layer 120a and the second active layer 120b to separate the first active layer 120a and the second active layer 120b, and the second slope (θ2 in FIG. 6) A slope area 111p having ? may be disposed.

물론, 두 개의 기울기의 관계는 도 6에서 살펴본 바와 같이 θ1 < θ2의 관계를 만족한다. 이는 θ1의 기울기에서는 비정질의 실리콘이 배치되지만, θ2의 기울기에서는 비정질의 실리콘이 배치되지 않는다. 또는 θ1의 기울기에서는 ELA 등의 결정화 과정에서 슬로프 액티브층(120s)이 배치되지만, 슬로프 영역(111p)에는 결정화 과정에서 일부 잔존하는 비정질의 실리콘들이 제1액티브층(120a)과 분리되어 단선된다. 일부 잔류하지만 제1액티브층(120a)과 분리되어 단선된 영역은 120x와 같다. 즉, 슬로프 영역(111p) 상에는 제1액티브층(120a)과 분리되며 제1액티브층(120a)의 물질과 동일한 물질이 배치될 수 있다.Of course, the relationship between the two slopes satisfies the relationship of θ1 < θ2 as seen in FIG. 6 . This means that amorphous silicon is disposed at the slope of θ1, but amorphous silicon is not disposed at the slope of θ2. Alternatively, at a slope of θ1, the slope active layer 120s is disposed in the crystallization process such as ELA, but in the slope region 111p, some remaining amorphous silicon is separated from the first active layer 120a and disconnected during the crystallization process. A portion remaining but disconnected from the first active layer 120a is equal to 120x. That is, a material that is separated from the first active layer 120a and the same as that of the first active layer 120a may be disposed on the slope region 111p.

패터닝 과정에서 120b1 및 120x는 제거될 수도 있고 잔류할 수도 있다. 그러나 슬로프 영역(111p)의 기울기로 인해 이들은 제1액티브층(120a)과는 단선된다. 또한, 이들 120b1 및 120x는 슬로프 액티브층(120s)과도 분리된다. During the patterning process, 120b1 and 120x may be removed or may remain. However, due to the slope of the slope region 111p, they are disconnected from the first active layer 120a. Also, these 120b1 and 120x are separated from the slope active layer 120s.

도 12는 본 발명의 일 실시예에 의한 도 11의 구성에서 게이트 전극과 소스전극, 그리고 드레인 전극이 배치된 구성을 보여주는 도면이다. 12 is a view showing a configuration in which a gate electrode, a source electrode, and a drain electrode are disposed in the configuration of FIG. 11 according to an embodiment of the present invention.

도 12에서 게이트 전극(130)이 제1액티브층(120a)과 슬로프 액티브층(120s), 그리고 제2액티브층(120b) 상에 배치됨을 확인할 수 있다. 또한, 제1액티브층(120a)의 일부분에 소스 전극(140s)이 배치되고, 제2액티브층(120b)의 일부분에 드레인 전극(140s)이 배치될 수 있다. 12, it can be confirmed that the gate electrode 130 is disposed on the first active layer 120a, the slope active layer 120s, and the second active layer 120b. In addition, the source electrode 140s may be disposed on a portion of the first active layer 120a, and the drain electrode 140s may be disposed on a portion of the second active layer 120b.

보다 상세히, 기판 상에 게이트 절연막(미도시)을 배치한 후, 게이트 전극(130)을 배치한 후, 도핑하여 게이트전극(130)에 의해 가려지지 않는 제1액티브층(120a)의 영역 및 제2액티브층(120b)의 영역은 도 10에서 살펴본 바와 같이 도핑되며 도핑된 영역은 도체화되는 것을 일 실시예로 한다. 그리고 전체 기판에 층간 절연층(미도시)이 배치된 후, 층간 절연층과 게이트 절연막의 일부를 식각하여 컨택홀을 배치하여 도체화된 제1액티브층(120a) 및 제2 액티브층(120b)의 일부를 노출시킨다. In more detail, after disposing a gate insulating film (not shown) on the substrate, disposing the gate electrode 130, and then doping the area of the first active layer 120a that is not covered by the gate electrode 130 and the first active layer 120a. As shown in FIG. 10, the region of the second active layer 120b is doped, and the doped region is made conductive. In addition, after an interlayer insulating layer (not shown) is disposed on the entire substrate, a portion of the interlayer insulating layer and the gate insulating film is etched to form a contact hole to form a conductive first active layer 120a and a second active layer 120b. expose part of

소스 전극(140s)및 드레인 전극(140s)과 전술한 노출된 영역에서 제1액티브층(120a) 및 제2액티브층(120b)이 전기적으로 연결된다. 그 결과 게이트전극(130)과 중첩되는 영역은 액티브층의 채널 영역이 되며 게이트 전극(130)에 중첩되지 않는 영역은 도체화되어 소스 전극(140s)및 드레인 전극(140s)과 연결될 수 있다. The source electrode 140s and the drain electrode 140s are electrically connected to the first active layer 120a and the second active layer 120b in the exposed region. As a result, a region overlapping the gate electrode 130 becomes a channel region of the active layer, and a region not overlapping the gate electrode 130 may be conductive and connected to the source electrode 140s and the drain electrode 140s.

도 12에 도시된 바와 달리, 본 발명의 다른 실시예에 의할 경우, 게이트 전극(130)은 슬로프 액티브층(120s)에만 배치될 수도 있다. 또는 슬로프 액티브층(120s) 상에 게이트 전극(130)이 배치되고, 또한, 제1액티브층(120a) 및 제2액티브층(120b)의 일부에 게이트 전극(130)이 배치될 수도 있다. 게이트 전극(130)은 다양한 방식 및 위치에서 배치될 수 있다. 게이트 전극(130)은 게이트라인에 전기적으로 연결될 수 있으며, 게이트 전극과 동일한 층에 배치될 수 있다. Unlike shown in FIG. 12 , according to another embodiment of the present invention, the gate electrode 130 may be disposed only on the slope active layer 120s. Alternatively, the gate electrode 130 may be disposed on the slope active layer 120s, and the gate electrode 130 may also be disposed on portions of the first active layer 120a and the second active layer 120b. The gate electrode 130 may be disposed in various ways and positions. The gate electrode 130 may be electrically connected to the gate line and may be disposed on the same layer as the gate electrode.

게이트 전극(130)과 소스/드레인 전극(140s, 140d) 사이에는 층간절연층이 배치될 수 있다. 또한, 소스/드레인 전극(140s, 140d) 상에 보호층(Passivation layer)을 배치한 후 이들 전극에 전기적으로 연결되는 픽셀 전극과 데이터라인 등이 배치될 수 있다. An interlayer insulating layer may be disposed between the gate electrode 130 and the source/drain electrodes 140s and 140d. In addition, after disposing a passivation layer on the source/drain electrodes 140s and 140d, pixel electrodes and data lines electrically connected to these electrodes may be disposed.

본 발명의 일 실시예에 의하면, 두 개의 높이가 다른 버퍼층 사이에는 두 개의 기울기가 상이한 슬로프 영역이 배치되며, 이 중에서 기울기가 낮은 슬로프 영역에 슬로프 액티브층이 배치되고, 수평한 높이를 가지는 두 개의 버퍼층 상에 각각 두 개의 액티브층이 배치된다. 그리고 슬로프 액티브층과 두 개의 액티브층은 연결되어 전체적인 면적을 줄이면서도 액티브층의 채널 길이를 증가시킨다. According to an embodiment of the present invention, two slope regions having different slopes are disposed between the two buffer layers having different heights, and among them, a slope active layer is disposed in a slope region having a low slope, and two slope regions having a horizontal height are disposed. Two active layers are respectively disposed on the buffer layer. Also, the slope active layer and the two active layers are connected to increase the channel length of the active layer while reducing the overall area.

또한, 기울기가 상이한 슬로프 영역이 배치됨으로 인하여, 기울기가 큰 슬로프 영역, 예를 들어 직각에 근접하거나 역테이퍼를 가지는 슬로프 영역에는 액티브층이 배치되지 않을 수 있다. 또는 수평한 높이를 가지는 두 개의 버퍼층 중 높은 높이의 액티브층과 기울기가 큰 슬로프 영역의 액티브층은 단선된 형태로 배치되어 채널 거리를 증가시킬 수 있다. 또한, 액티브층 패터닝 과정에서 기울기가 큰 슬로프 영역의 액티브층은 제거할 수 있다. Also, since slope regions having different slopes are disposed, the active layer may not be disposed in a slope region having a large slope, for example, a slope region that is close to a right angle or has a reverse taper. Alternatively, an active layer having a high height among two buffer layers having a horizontal height and an active layer having a slope region having a large slope may be disposed in a disconnected form to increase a channel distance. In addition, in the process of patterning the active layer, the active layer of the slope region having a large slope may be removed.

액티브층이 배치되는 버퍼층에 소정의 기울기를 가지도록 단차를 배치하여 별도의 패터닝 없이도 특정 영역에서는 액티브층이 잔류하고, 다른 영역에서는 액티브층이 잔류하지 않도록 할 수 있다.It is possible to arrange steps to have a predetermined slope in the buffer layer on which the active layer is disposed so that the active layer remains in a specific region and does not remain in another region without separate patterning.

도 13은 본 발명의 일 실시예에 의한 액티브층의 구성을 보여주는 도면이다. 도 13은 기판 상에 세 개의 높이의 액티브층이 배치되며 두 개의 슬로프 액티브층이 배치되는 구성을 보여준다. 소자 영역에서 기판을 기준으로 제1높이(H1)에 배치되는 제1액티브층(120a)과, 제2높이(H2)에 배치되는 제2액티브층(120b), 및 제1높이보다 작거나 같거나 또는 제2높이보다 크거나 같은 제3높이(H3)에 배치되며 제1액티브층과 구분되는 제3액티브층(120c)이 박막 트랜지스터를 구성한다. 여기서 H1 > H2 이며 H3 ≥ H2 이며 H3 ≤ H1인 관계를 유지할 수 있다. 13 is a diagram showing the configuration of an active layer according to an embodiment of the present invention. 13 shows a configuration in which three height active layers are disposed and two slope active layers are disposed on a substrate. In the device region, the first active layer 120a disposed at the first height H1 relative to the substrate, the second active layer 120b disposed at the second height H2, and a height smaller than or equal to the first height. The third active layer 120c disposed at a third height H3 greater than or equal to or equal to the second height and distinguished from the first active layer constitutes a thin film transistor. Here, the relationship H1 > H2, H3 ≥ H2, and H3 ≤ H1 can be maintained.

또한, 도 13에 도시된 바와 같이 박막 트랜지스터는 제1액티브층(120a)과 제2액티브층(120b) 사이에 배치되며 제1액티브층(120a)과 제2액티브층(120b)을 연결하며 제1기울기를 가지는 제1슬로프 액티브층(120s1)을 더 포함한다. 또한, 박막 트랜지스터는 제2액티브층(120b)과 제3액티브층(120c) 사이에 배치되며 제2액티브층(120b)과 제3액티브층(120c)을 연결하며 제2기울기를 가지는 제2슬로프 액티브층(120s2)을 더 포함한다. In addition, as shown in FIG. 13, the thin film transistor is disposed between the first active layer 120a and the second active layer 120b, connects the first active layer 120a and the second active layer 120b, and A first slope active layer 120s1 having a slope of 1 is further included. In addition, the thin film transistor is disposed between the second active layer 120b and the third active layer 120c, connects the second active layer 120b and the third active layer 120c, and has a second slope having a second slope. An active layer 120s2 is further included.

도 14는 본 발명의 일 실시예에 의한 도 13의 G-G' 단면 및 H-H' 단면을 보여주는 도면이다. 14 is a view showing cross-sections G-G' and H-H' of FIG. 13 according to an embodiment of the present invention.

도 14의 단면은 버퍼층들의 높이에 따라 버퍼층(111)을 111e, 111f, 111g로 구분하였다. 또한, 상이한 높이의 버퍼층들 상에는 각각 제1높이(H1)에 배치되는 제1액티브층(120a)과, 제2높이(H2)에 배치되는 제2액티브층(120b), 및 제1높이보다 작거나 같거나 또는 제2높이보다 크거나 같은 제3높이(H3)에 배치되며 제1액티브층과 구분되는 제3액티브층(120c)이 배치된다. In the cross section of FIG. 14 , the buffer layers 111 are classified into 111e, 111f, and 111g according to the heights of the buffer layers. In addition, on the buffer layers having different heights, the first active layer 120a disposed at the first height H1, the second active layer 120b disposed at the second height H2, and the first active layer 120b disposed at the second height H2, and A third active layer 120c disposed at a third height H3 equal to or greater than or equal to the second height and distinguished from the first active layer is disposed.

또한, 이들 사이에서 비정질의 실리콘이 결정화 과정에서도 단절되지 않는 기울기를 가지는 제1, 2슬로프 영역(111s, 111r)이 배치되며, 이들 슬로프 영역에 도 13에서 살펴본 제1슬로프 액티브층(120s1)과 제2슬로프 액티브층(120s2)이 배치된다. In addition, between them, first and second slope regions 111s and 111r having slopes in which amorphous silicon is not disconnected even during the crystallization process are disposed, and the first slope active layer 120s1 shown in FIG. A second slope active layer 120s2 is disposed.

한편, 도 13의 급격한 기울기를 가지는 제3, 4슬로프 영역(111p1, 111p2)을 포함하는 단면(H-H')를 살펴보면, 두 개의 액티브층(120a, 120c) 사이가 단절됨을 확인할 수 있다. 또한 제3, 4슬로프 영역(111p1, 111p2) 역시 급격한 기울기를 가지므로 111s, 111r와 달리 액티브층을 구성하는 물질이 배치되지 않음을 확인할 수 있다. On the other hand, looking at the cross section (H-H') including the third and fourth slope regions 111p1 and 111p2 having a steep slope in FIG. 13, it can be seen that the two active layers 120a and 120c are disconnected. In addition, since the third and fourth slope regions 111p1 and 111p2 also have sharp slopes, it can be seen that unlike the regions 111s and 111r, materials constituting the active layer are not disposed.

물론, 비정질의 실리콘을 결정화시키는 과정에서 제3, 4슬로프 영역(111p1, 111p2)의 하단부에는 일부 폴리실리콘이 잔류할 수는 있으나, 이들은 두 개의 액티브층(120a, 120c)과 단선되어 잔류한다. 또한, 패터닝 과정에서 잔류한하는 폴리실리콘이 제거될 수 있다. Of course, some polysilicon may remain at the lower ends of the third and fourth slope regions 111p1 and 111p2 in the process of crystallizing amorphous silicon, but they remain disconnected from the two active layers 120a and 120c. In addition, polysilicon remaining in the patterning process may be removed.

도 14에서 H2 ≤ H3 ≤ H1의 관계를 만족하면서 또한 각 슬로프 영역(111p1, 111p2)이 가지는 기울기 역시 다음과 같은 관계를 가진다. In FIG. 14, while satisfying the relationship H2 ≤ H3 ≤ H1, the slopes of the respective slope areas 111p1 and 111p2 also have the following relationship.

제1슬로프 액티브층(120s1)의 기울기(즉, 제1슬로프 영역인 111s의 기울기)인 θ5는 제3슬로프 영역(111p1)의 기울기 θ6 보다 작다(θ5 < θ6). 마찬가지로, 제2슬로프 액티브층(120s2)의 기울기(즉 제2슬로프 영역인 111r의 기울기)인 θ7는 제2슬로프 영역(111p2)의 기울기 θ8 보다 작다(θ7 < θ8). The slope θ5 of the first slope active layer 120s1 (that is, the slope of the first slope region 111s) is smaller than the slope θ6 of the third slope region 111p1 (θ5 < θ6). Similarly, the slope θ7 of the second slope active layer 120s2 (that is, the slope of the second slope region 111r) is smaller than the slope θ8 of the second slope region 111p2 (θ7 < θ8).

도 13 및 도 14를 정리하면 다음과 같다. 박막 트랜지스터는 3개의 액티브층(120a, 120b, 120c) 및 2개의 슬로프 액티브층(120s1, 120s2)를 포함한다. 제1슬로프 액티브층(120s1)는 제1기울기(θ5)를 가지며, 제2슬로프 액티브층(120s2)은 제2기울기(θ7)를 가진다. 13 and 14 are summarized as follows. The thin film transistor includes three active layers 120a, 120b, and 120c and two slope active layers 120s1 and 120s2. The first slope active layer 120s1 has a first slope θ5, and the second slope active layer 120s2 has a second slope θ7.

또한, 제1액티브층(120a) 및 제2액티브층(120b) 사이에 배치되며 제1액티브층(120a)과 제2액티브층(120b)을 분리시키며 제3기울기(θ6)를 가지는 제3슬로프 영역(111p1)에 있어서, θ5 < θ6의 관계를 만족시킨다.In addition, a third slope disposed between the first active layer 120a and the second active layer 120b and separating the first active layer 120a and the second active layer 120b and having a third slope θ6 In the region 111p1, the relation of θ5 < θ6 is satisfied.

그리고, 제2액티브층(120b) 및 제3액티브층(120c) 사이에 배치되며 제2액티브층(120b)과 제3액티브층(120c)을 분리시키며 제4기울기(θ8)를 가지는 제4슬로프 영역(111p2)에 있어서, θ7 < θ8의 관계를 만족시킨다.And, a fourth slope disposed between the second active layer 120b and the third active layer 120c and having a fourth slope θ8 separating the second active layer 120b and the third active layer 120c. In the region 111p2, the relationship of θ7 < θ8 is satisfied.

도 15는 본 발명의 일 실시예에 의한 도 13의 구성에 게이트전극 및 소스 전극, 드레인 전극이 배치된 구성을 보여주는 도면이다. 15 is a view showing a configuration in which a gate electrode, a source electrode, and a drain electrode are disposed in the configuration of FIG. 13 according to an embodiment of the present invention.

도 15에서 게이트 전극(130)이 제1액티브층(120a)과 두 개의 슬로프 액티브층(120s1, 120s2), 그리고 제2액티브층(120b) 및 제3액티브층(120c) 상에 배치됨을 확인할 수 있다. 또한, 제1액티브층(120a)의 일부분에 소스 전극(140s)이 배치되고, 제3액티브층(120c)의 일부분에 드레인 전극(140s)이 배치될 수 있다. 15, it can be confirmed that the gate electrode 130 is disposed on the first active layer 120a, the two slope active layers 120s1 and 120s2, and the second active layer 120b and the third active layer 120c. there is. In addition, the source electrode 140s may be disposed on a portion of the first active layer 120a, and the drain electrode 140s may be disposed on a portion of the third active layer 120c.

소스 전극(140s)및 드레인 전극(140s)과 전기적으로 연결되는 제1액티브층(120a) 및 제3액티브층(120c)의 일부 영역은 도핑 등에 의해 도체화가 된 상태를 일 실시예로 한다. 그 결과 게이트전극(130)과 중첩되는 영역은 액티브층의 채널 영역이 되며 게이트 전극(130)에 중첩되지 않는 영역은 도체화되어 소스 전극(140s)및 드레인 전극(140s)과 연결될 수 있다. In one embodiment, some regions of the first active layer 120a and the third active layer 120c electrically connected to the source electrode 140s and the drain electrode 140s are made conductive by doping or the like. As a result, a region overlapping the gate electrode 130 becomes a channel region of the active layer, and a region not overlapping the gate electrode 130 may be conductive and connected to the source electrode 140s and the drain electrode 140s.

도 13 내지 도 15에서 H1과 H3는 같은 높이를 구성할 수 있다. 이 경우, H2 높이 및 슬로프 액티브층(120s1, 120s2)이 배치되는 버퍼층을 형성하기 위해 버퍼층에 대해 1차 식각 및 2차 식각을 수행할 수 있다. 13 to 15, H1 and H3 may have the same height. In this case, in order to form a buffer layer on which the H2 height and slope active layers 120s1 and 120s2 are disposed, first etching and second etching may be performed on the buffer layer.

도 13 내지 도 15의 버퍼층 패터닝은 도 2 내지 도 12에서 살펴본 구성의 버퍼층 패터닝과 동일한 공정으로 이루어질 수 있다. 마찬가지로, 슬로프 액티브층을 증가시킴으로 인해 액티브층의 수평 거리는 증가시키지 않으면서 수직 거리를 증가시켜 전체 액티브층의 채널 거리를 증가시킬 수 있다. The patterning of the buffer layer of FIGS. 13 to 15 may be performed in the same process as the patterning of the buffer layer of the configuration described in FIGS. 2 to 12 . Similarly, the channel distance of the entire active layer can be increased by increasing the vertical distance without increasing the horizontal distance of the active layer by increasing the slope active layer.

도 2 내지 도 15에서 살펴본 바와 같이, 슬로프 액티브층이 배치되는 영역(111s, 111r)과 액티브층이 배치되지 않거나 단선되는 영역(111p, 111p1, 111p2)과 같이 버퍼층을 이중의 테이퍼(Taper)를 가지도록 패터닝한 버퍼층 상에 액티브층을 구성하기 위한 물질인 프리커서를 증착하고, 결정화(ELA 등)를 수행하여 큰 기울기(높은 테이퍼)를 가지는 버퍼층 상단(111p, 111p1, 111p2 상단)은 제1액티브층(120a)과 단선을 유도한다. 2 to 15, the buffer layer has a double taper, such as regions 111s and 111r where the slope active layer is disposed and regions 111p, 111p1 and 111p2 where the active layer is not disposed or disconnected. A precursor, which is a material for constituting an active layer, is deposited on the buffer layer patterned to have, and crystallization (ELA, etc.) is performed, so that the top of the buffer layer (top of 111p, 111p1, 111p2) having a large slope (high taper) is the first A disconnection with the active layer 120a is induced.

반면 낮은 기울기(낮은 테이퍼)를 가지는 영역(111s, 111r)에서는 액티브층을 구성하는 물질이 잔류하여 유지됨으로써, 액티브층의 채널 간격을 최소화하면서도 박막 트랜지스터의 전기적 특성을 향상시킬 수 있다. 이와 같은 구조는 이중 채널의 TFT를 제작할 경우 스페이스 마진을 0.2um 이내로 조절할 수도 있다. On the other hand, in the regions 111s and 111r having a low slope (low taper), the material constituting the active layer remains and is maintained, thereby minimizing the channel spacing of the active layer and improving the electrical characteristics of the thin film transistor. Such a structure can adjust the space margin within 0.2um in the case of manufacturing a dual-channel TFT.

도 16은 본 발명의 일 실시예에 의한 슬로프 액티브층을 포함하는 기판을 제조하는 과정을 보여주는 도면이다. 앞서 도 2 내지 도 13의 구조 및 공정을 살펴본다.16 is a view showing a process of manufacturing a substrate including a slope active layer according to an embodiment of the present invention. The structures and processes of FIGS. 2 to 13 are described above.

기판 상에 버퍼층을 배치한 후(S51), 도 2에 도시된 바와 같이, 버퍼층 중 각 소자 영역의 일부를 식각하여 제1높이(H1)의 제1버퍼층(111a), 제2높이(H1)의 제2버퍼층(111b) 및 제1버퍼층(111a)과 제2버퍼층(111b) 사이에 제1기울기를 가지는 제1슬로프 영역(111s)을 형성한다(S52). After disposing the buffer layer on the substrate (S51), as shown in FIG. A first slope region 111s having a first slope is formed between the second buffer layer 111b and the first buffer layer 111a and the second buffer layer 111b (S52).

이후, 선택적으로 제1버퍼층(111a)과 제2버퍼층(111b) 사이에 제2기울기를 가지는 가지는 제2슬로프 영역(도 3의 111p)을 형성한다. 그리고 액티브층을 구성하는 물질(예를 들어 비정질 또는 다정질의 실리콘)을 제1버퍼층(111a), 제2버퍼층(111b), 제1슬로프 영역(111s)에 배치한다(S53). 이 과정에서 도 5에서 살펴본 제2슬로프 영역에도 일부 물질이 잔류할 수 있다. Thereafter, a second slope region ( 111p in FIG. 3 ) having a second slope is selectively formed between the first buffer layer 111a and the second buffer layer 111b. A material constituting the active layer (for example, amorphous or polycrystalline silicon) is disposed on the first buffer layer 111a, the second buffer layer 111b, and the first slope region 111s (S53). During this process, some materials may remain in the second slope region shown in FIG. 5 .

액티브층을 구성하는 물질을 배치한 후, 이를 결정화하여 제1버퍼층(111a) 상에 제1액티브층(120a)을 배치하고, 제2버퍼층(111b) 상에 제2액티브층(120b)을 배치하며, 제1슬로프영역(111s) 상에 슬로프 액티브층(120s)을 배치한다(S54). 이 과정에서 제2슬로프 영역에 도 11의 120x와 같이 액티브층이 배치될 수도 있으나 이는 제1액티브층(120a)과 단선된 형태이다. After disposing the material constituting the active layer, crystallizing it to dispose the first active layer 120a on the first buffer layer 111a, and disposing the second active layer 120b on the second buffer layer 111b. and the slope active layer 120s is disposed on the first slope region 111s (S54). In this process, an active layer may be disposed in the second slope region as shown in 120x of FIG. 11, but it is disconnected from the first active layer 120a.

이후, 선택적으로 액티브층을 패터닝한 후(S55), 액티브층 및 버퍼층 상에 게이트 절연막을 배치하고 슬로프 액티브층(120s) 상에 게이트 전극(130)을 배치한다(S56). 이때 게이트 전극(130)은 슬로프 액티브층(120s) 상에 배치되며, 또한 제1 액티브층(120a)의 일부 또는 제2액티브층(120b)의 일부와도 중첩되도록 배치될 수 있다. 이는 도 12에서 살펴보았다. Then, after selectively patterning the active layer (S55), a gate insulating film is disposed on the active layer and the buffer layer, and the gate electrode 130 is disposed on the slope active layer 120s (S56). In this case, the gate electrode 130 is disposed on the slope active layer 120s and may also be disposed to overlap a portion of the first active layer 120a or a portion of the second active layer 120b. This was examined in Figure 12.

이후, 제1액티브층(120a)의 일부 및 제2액티브층(120b)의 일부를 도핑하여 도체화하고, 소스전극(140s) 및 드레인 전극(140d)을 배치한다. 보다 상세히, 도체화된 제1액티브층(120a)에 전기적으로 연결되는 소스 전극(140s)을 배치하고 도체화된 제2액티브층(120b)에 전기적으로 연결되는 드레인 전극(140d)을 배치할 수 있다. 물론, 그 역으로 도체화된 제1액티브층(120a)에 전기적으로 연결되는 드레인 전극(140d)을 배치하고 도체화된 제2액티브층(120b)에 전기적으로 연결되는 소스 전극(140s)을 배치할 수도 있다. Thereafter, a portion of the first active layer 120a and a portion of the second active layer 120b are doped to conduct, and a source electrode 140s and a drain electrode 140d are disposed. In more detail, a source electrode 140s electrically connected to the conductive first active layer 120a may be disposed and a drain electrode 140d electrically connected to the conductive second active layer 120b may be disposed. there is. Of course, conversely, a drain electrode 140d electrically connected to the conductive first active layer 120a is disposed and a source electrode 140s electrically connected to the conductive second active layer 120b is disposed. You may.

버퍼층에 배치되는 두 개의 슬로프영역(111s, 111p) 중에서 제1기울기가 제2기울기보다 작도록 하여, 제1슬로프 영역(111s)에는 액티브층이 배치되며 제2슬로프 영역(111p)에는 액티브층이 배치되지 않도록 제어할 수 있다. 이는 프리 커서를 배치한 후 기울기 및 결정화 과정에서 제2슬로프 영역(111p)은 제1액티브층(120a)과 단선이 발생하여 분리되는 것을 일 실시예로 한다. Among the two slope regions 111s and 111p disposed in the buffer layer, the first slope is smaller than the second slope, so that the active layer is disposed in the first slope region 111s and the active layer is disposed in the second slope region 111p. It can be controlled not to be placed. In one embodiment, the second slope region 111p is disconnected from the first active layer 120a during the gradient and crystallization process after the pre-cursor is placed.

도 17은 본 발명의 다른 실시예에 의한 슬로프 액티브층을 포함하는 기판을 제조하는 과정을 보여주는 도면이다. 도 13 내지 도 15의 구성에도 적용할 수 있다. 17 is a view showing a process of manufacturing a substrate including a slope active layer according to another embodiment of the present invention. 13 to 15 can also be applied.

기판 상에 버퍼층을 배치한 후(S61), 도 14에 도시된 바와 같이, 버퍼층 중 각 소자 영역의 일부를 식각하여 제1높이(H1)의 제1버퍼층(111e), 제2높이(H2)의 제2버퍼층(111f), 제3높이(H3)의 제3버퍼층(111g) 및 제1버퍼층(111e)과 제2버퍼층(111f) 사이에 제1기울기를 가지는 제1슬로프 영역(111s), 제2버퍼층(111f)과 제3버퍼층(111g) 사이에 제2기울기를 가지는 제2슬로프 영역(111r)을 형성한다(S62). After disposing the buffer layer on the substrate (S61), as shown in FIG. 14, a portion of each element region in the buffer layer is etched to form the first buffer layer 111e of the first height H1 and the second height H2. of the second buffer layer 111f, the third buffer layer 111g of the third height H3, and the first slope region 111s having a first slope between the first buffer layer 111e and the second buffer layer 111f, A second slope region 111r having a second slope is formed between the second buffer layer 111f and the third buffer layer 111g (S62).

이후, 선택적으로 제1버퍼층(111a)과 제2버퍼층(111b) 사이에 제3기울기를 가지는 제3슬로프 영역(도 14의 111p1)과 제2버퍼층(111f)과 제3버퍼층(111g) 사이에 제4기울기를 가지는 제4슬로프 영역(도 14의 111p2)을 형성한다. 그리고 액티브층을 구성하는 물질(예를 들어 비정질 또는 다정질의 실리콘)을 제1버퍼층(111e), 제2버퍼층(111f), 제3버퍼층(111g), 제1슬로프 영역(111s), 제2슬로프 영역(111r) 상에 배치한다(S63). 이 과정에서 도 11의 120x와 같이, 제3슬로프 영역(도 14의 111p1)과 제4슬로프 영역(도 14의 111p2)에도 일부 물질이 잔류할 수 있다. Thereafter, selectively, a third slope region (111p1 in FIG. 14) having a third slope between the first buffer layer 111a and the second buffer layer 111b and between the second buffer layer 111f and the third buffer layer 111g. A fourth slope region (111p2 in FIG. 14) having a fourth slope is formed. A material constituting the active layer (for example, amorphous or polycrystalline silicon) is applied to the first buffer layer 111e, the second buffer layer 111f, the third buffer layer 111g, the first slope region 111s, and the second slope region. It is arranged on the area 111r (S63). In this process, as in 120x of FIG. 11 , some materials may remain in the third slope area ( 111p1 in FIG. 14 ) and the fourth slope area ( 111p2 in FIG. 14 ).

액티브층을 구성하는 물질을 배치한 후, 이를 결정화하여 제1버퍼층(111e) 상에 제1액티브층(120a)을 배치하고, 제2버퍼층(111f) 상에 제2액티브층(120b)을 배치하며, 제3버퍼층(111g) 상에 제3액티브층(120c)을 배치하고, 제1슬로프영역(111s) 상에 제1슬로프 액티브층(120s1)을, 그리고 제2슬로프영역(111r) 상에 제2슬로프 액티브층(120s2)을 배치한다(S64). 이 과정에서 제3슬로프 영역(도 14의 111p1)과 제4슬로프 영역(도 14의 111p2)에도 도 11의 120x와 같이 액티브층이 배치될 수도 있으나 이는 제1액티브층(120a)과 단선된 형태이다. After disposing the material constituting the active layer, crystallizing it to dispose the first active layer 120a on the first buffer layer 111e, and disposing the second active layer 120b on the second buffer layer 111f. The third active layer 120c is disposed on the third buffer layer 111g, the first slope active layer 120s1 is formed on the first slope region 111s, and the second slope region 111r is formed. A second slope active layer 120s2 is disposed (S64). In this process, active layers may also be disposed in the third slope area (111p1 in FIG. 14) and the fourth slope area (111p2 in FIG. 14) as shown in 120x in FIG. 11, but they are disconnected from the first active layer 120a. am.

이후, 선택적으로 액티브층을 패터닝한 후(S65), 액티브층 및 버퍼층 상에 게이트 절연막을 배치하고 제1, 2슬로프 액티브층(120s1, 120s2) 및 제2액티브층(120b) 상에 게이트 전극(130)을 배치한다(S66). 이때 게이트 전극(130)은 제1 액티브층(120a)의 일부 또는 제3액티브층(120c)의 일부와도 중첩되도록 배치될 수 있다. 이는 도 15에서 살펴보았다. Thereafter, after selectively patterning the active layer (S65), a gate insulating film is disposed on the active layer and the buffer layer, and a gate electrode ( 130) is placed (S66). In this case, the gate electrode 130 may be disposed to overlap a portion of the first active layer 120a or a portion of the third active layer 120c. This was examined in Figure 15.

이후, 제1액티브층(120a)의 일부 및 제3액티브층(120c)의 일부를 도핑하여 도체화하고, 소스전극(140s) 및 드레인 전극(140d)을 배치한다. 보다 상세히, 도체화된 제1액티브층(120a)에 전기적으로 연결되는 소스 전극(140s)을 배치하고 도체화된 제3액티브층(120c)에 전기적으로 연결되는 드레인 전극(140d)을 배치할 수 있다. 물론, 그 역으로 도체화된 제1액티브층(120a)에 전기적으로 연결되는 드레인 전극(140d)을 배치하고 도체화된 제3액티브층(120c)에 전기적으로 연결되는 소스 전극(140s)을 배치할 수도 있다. Thereafter, a portion of the first active layer 120a and a portion of the third active layer 120c are doped to conduct, and a source electrode 140s and a drain electrode 140d are disposed. In more detail, a source electrode 140s electrically connected to the conductive first active layer 120a may be disposed and a drain electrode 140d electrically connected to the conductive third active layer 120c may be disposed. there is. Of course, in reverse, a drain electrode 140d electrically connected to the conductive first active layer 120a is disposed and a source electrode 140s electrically connected to the conductive third active layer 120c is disposed. You may.

버퍼층에 생성된 4개의 슬로프 영역들의 기울기의 관계는 앞서 도 14에서 살펴보았다. 높은 기울기를 가지는 슬로프영역(111p1, 111p2)에는 프리 커서를 배치한 후 기울기 및 결정화 과정에서 제3, 4슬로프 영역(111p1, 111p2)은 각각 제1액티브층(120a) 및 제3액티브층(120c)과 단선이 발생하여 분리되는 것을 일 실시예로 한다. The relationship between the slopes of the four slope regions generated in the buffer layer has been previously reviewed in FIG. 14 . After placing a pre-cursor on the slope regions 111p1 and 111p2 having a high slope, the third and fourth slope regions 111p1 and 111p2 are respectively formed in the first active layer 120a and the third active layer 120c during the gradient and crystallization process. ) and disconnection occurs and is separated as an embodiment.

도 16 및 도 17과 같은 공정은 버퍼층을 3차원적으로 구성하여 액티브층의 길이를 공간적으로 증가시킬 수 있다. 특히, 버퍼층을 패터닝하여 두 개의 슬로프 영역이 배치되도록 하는 공정을 추가하여 이후 공정에서는 다양한 TFT 공정에 기반하여 박막 트랜지스터를 형성할 수 있으므로 공정의 활용도가 높다.The process of FIGS. 16 and 17 can spatially increase the length of the active layer by constructing the buffer layer three-dimensionally. In particular, since a process of patterning the buffer layer and disposing two slope regions is added, thin film transistors can be formed based on various TFT processes in subsequent processes, so the utilization of the process is high.

본 발명을 적용할 경우, 박막 트랜지스터는 슬로프 액티브층을 포함하게 되며, 이는 고해상도 디스플레이에 적합한 LTPS 소자 제작을 위하여 ACT 패턴(pattern) 간 스페이스 마진(space margin) 공간을 최소화 할 수 있다. 이를 위해 액티브층의 높이를 상이하게 배치하고 그 사이에 기울기를 가지는 슬로프 액티브층을 배치하여 액티브층의 패턴 간격을 최소화하면서도 픽셀 크기를 저감하여 내로우 배젤(narrow bezel)을 구현할 수 있다. When the present invention is applied, the thin film transistor includes a slope active layer, which can minimize a space margin between ACT patterns in order to manufacture an LTPS device suitable for a high-resolution display. To this end, a narrow bezel may be implemented by reducing a pixel size while minimizing a pattern interval of the active layer by disposing the active layer at different heights and disposing a slope active layer having a slope therebetween.

이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 통상의 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 따라서, 이러한 변경과 변형이 본 발명의 범위를 벗어나지 않는 한 본 발명의 범주 내에 포함되는 것으로 이해할 수 있을 것이다.Although the above has been described based on the embodiments of the present invention, various changes or modifications may be made at the level of those skilled in the art. Accordingly, it will be understood that such changes and modifications are included within the scope of the present invention as long as they do not depart from the scope of the present invention.

10: 기판 111: 버퍼층
120: 액티브층 120s, 120r: 슬로프 액티브층
130: 게이트전극 140s, 140d: 소스 및 드레인 전극10: substrate 111: buffer layer
120: active layer 120s, 120r: slope active layer
130: gate electrode 140s, 140d: source and drain electrodes

Claims (18)

픽셀 전극이 배치되는 화소 영역과 상기 픽셀 전극에 연결되는 TFT 소자가 배치되는 소자 영역이 각각 구비된 복수의 화소를 포함하는 기판;
상기 기판 상에 위치하고, 제1 높이의 제1 버퍼층, 상기 제1 높이보다 낮은 제2 높이의 제2 버퍼층, 상기 제1 버퍼층과 상기 제2 버퍼층 사이의 제1 영역에서 제1기울기의 제1 경사면을 가지는 제1 슬로프 버퍼층을 포함하는 버퍼층;
상기 제1 버퍼층과 접촉하고 상기 기판의 제1방향으로 배치되는 제1액티브층, 상기 제2 버퍼층과 접촉하고 상기 제1액티브층과 동일한 제1방향으로 배치되는 제2액티브층, 및 상기 제1 슬로프 버퍼층의 제1 경사면과 접촉하여 배치되고 상기 제1 방향과 다르면서 상기 제1 경사면의 길이방향인 제2 방향을 따라 연장하는 슬로프 액티브층을 포함하는 액티브층;
상기 액티브층 상에 배치된 게이트 절연층;
상기 게이트 절연층을 사이에 두고 상기 슬로프 액티브층 상에 위치하고 상기 제1액티브층 및 상기 제2액티브층과 중첩하도록 상기 제2 방향으로 연장하면서, 상기 제1방향으로 배치된 상기 제1액티브층의 일부 영역 및 상기 제2액티브층의 일부 영역을 노출시키는 게이트 전극;
상기 게이트 전극과 중첩되는 채널 영역; 및
상기 노출된 제1액티브층과 전기적으로 연결되며, 상기 제2 방향으로 배치되는 소스 전극 및 상기 노출된 제2액티브층과 전기적으로 연결되며, 상기 제2 방향으로 배치되는 드레인 전극을 포함하되,
상기 제1 영역은 상기 제1 버퍼층 및 상기 제2 버퍼층을 연결하면서 상기 제1기울기보다 큰 제2기울기의 제2 경사면을 가지는 제2 슬로프 버퍼층을 더 포함하는 박막 트랜지스터가 배치된, 표시패널.a substrate including a plurality of pixels each having a pixel region where a pixel electrode is disposed and a device region where a TFT element connected to the pixel electrode is disposed;
Located on the substrate, a first buffer layer having a first height, a second buffer layer having a second height lower than the first height, and a first inclined surface having a first slope in a first region between the first buffer layer and the second buffer layer. a buffer layer including a first slope buffer layer having
A first active layer in contact with the first buffer layer and disposed in a first direction of the substrate; a second active layer in contact with the second buffer layer and disposed in the same first direction as the first active layer; an active layer including a slope active layer disposed in contact with the first inclined surface of the slope buffer layer and extending along a second direction different from the first direction, which is a longitudinal direction of the first inclined surface;
a gate insulating layer disposed on the active layer;
of the first active layer disposed on the slope active layer with the gate insulating layer interposed therebetween and extending in the second direction so as to overlap the first active layer and the second active layer, and disposed in the first direction; a gate electrode exposing a partial region and a partial region of the second active layer;
a channel region overlapping the gate electrode; and
A source electrode electrically connected to the exposed first active layer and disposed in the second direction and a drain electrode electrically connected to the exposed second active layer and disposed in the second direction,
The first region further includes a second slope buffer layer connecting the first buffer layer and the second buffer layer and having a second slope having a second slope greater than the first slope, wherein the thin film transistor is disposed. 삭제delete 제1항에 있어서,
상기 슬로프 액티브층의 일측 단부는 상기 제1 방향으로 배치된 제1액티브층의 측면 일부와 연결되고, 상기 슬로프 액티브층의 타측 단부는 상기 제1 방향으로 배치된 제2액티브층의 측면 일부와 연결되되,
상기 제1방향으로 배치된 상기 제1액티브층 및 상기 제2액티브층의 길이는 상기 제2방향으로 배치된 상기 슬로프 액티브층의 길이보다 큰 크기를 가지는, 표시패널.According to claim 1,
One end of the slope active layer is connected to a part of the side of the first active layer disposed in the first direction, and the other end of the slope active layer is connected to a part of the side of the second active layer disposed in the first direction. do it,
The display panel of claim 1 , wherein lengths of the first active layer and the second active layer disposed in the first direction are greater than lengths of the slope active layer disposed in the second direction. 제1항에 있어서,
상기 제2액티브층은 상기 제2버퍼층으로부터 상기 제2슬로프 버퍼층 방향으로 연장하면서 상기 제1액티브층과 연결되지 않게 상기 제2 슬로프 버퍼층의 제2기울기의 제2 경사면을 일부 덮으면서 상기 제1액티브층과 동일한 물질이 배치되는, 표시패널.According to claim 1,
The second active layer extends from the second buffer layer in the direction of the second slope buffer layer and partially covers the second inclined surface of the second slope of the second slope buffer layer so as not to be connected to the first active layer. A display panel on which the same material as the layer is disposed. 제1항에 있어서,
상기 채널영역은 상기 게이트 전극과 중첩하는 상기 슬로프 액티브층의 경사면의 길이, 상기 소스 전극 및 드레인 전극이 배치되지 않은 상기 제1액티브층의 일부 영역과 중첩된 길이 및 상기 제2액티브층의 일부 영역과 중첩된 길이를 포함하는 채널 길이를 가지는, 표시패널.According to claim 1,
The channel region may include a length of an inclined surface of the slope active layer overlapping the gate electrode, a length overlapping a partial region of the first active layer where the source and drain electrodes are not disposed, and a partial region of the second active layer. A display panel having a channel length including a length overlapping with . 픽셀 전극이 배치되는 화소 영역과 상기 픽셀 전극에 연결되는 TFT 소자가 배치되는 소자 영역이 각각 구비된 복수의 화소를 포함하는 기판;
상기 기판 상에 위치하고, 제1 높이의 제1 버퍼층, 상기 제1 버퍼층과 이격하여 위치하고 상기 제1 높이보다 낮은 제2 높이의 제2 버퍼층, 상기 제2 버퍼층과 이격하여 위치하고 상기 제2 높이보다 높은 제3 높이의 제3 버퍼층, 상기 제1 버퍼층과 상기 제2 버퍼층 사이에서 제1 기울기의 제1 경사면을 가지는 제1 슬로프 버퍼층, 및 상기 제2 버퍼층과 상기 제3 버퍼층 사이에서 제2 기울기의 제2 경사면을 가지는 제2 슬로프 버퍼층을 포함하는 버퍼층;
상기 제1 버퍼층과 접촉하고 상기 기판의 제1 방향으로 배치된 제1액티브층, 상기 제3 버퍼층과 접촉하고 상기 제1액티브층과 동일한 제1방향으로 배치된 제3액티브층, 상기 제1 슬로프 버퍼층의 제1경사면과 접촉하고 상기 제1 방향과 다르면서 상기 제1 경사면의 길이방향인 제2 방향으로 연장된 제1 슬로프 액티브층, 상기 제2 슬로프 버퍼층의 제2경사면과 접촉하고 상기 제1 방향과 다르면서 상기 제2 경사면의 길이방향인 제2 방향으로 연장된 제2 슬로프 액티브층, 및 상기 제2 버퍼층 상에 위치하고 상기 제1 슬로프 액티브층 및 제2 슬로프 액티브층을 연결하는 제2 액티브층을 포함하는 액티브층;
상기 제1슬로프 액티브층 및 제2슬로프 액티브층 상에 위치하고 상기 제2방향으로 연장하여 상기 제1액티브층, 상기 제2액티브층 및 상기 제3액티브층과 중첩하면서, 상기 제1방향으로 배치된 상기 제1액티브층의 일부 영역 및 상기 제3액티브층의 일부 영역을 노출시키는 게이트 전극;
상기 게이트 전극과 중첩되는 채널 영역; 및
상기 노출된 제1액티브층과 전기적으로 연결되며, 상기 제2 방향으로 배치되는 소스 전극 및 상기 노출된 제3액티브층과 전기적으로 연결되며, 상기 제2 방향으로 배치되는 드레인 전극을 포함하는 박막 트랜지스터가 배치된, 표시패널.a substrate including a plurality of pixels each having a pixel region where a pixel electrode is disposed and a device region where a TFT element connected to the pixel electrode is disposed;
A first buffer layer disposed on the substrate and having a first height, a second buffer layer located apart from the first buffer layer and having a second height lower than the first height, located apart from the second buffer layer and higher than the second height A third buffer layer having a third height, a first slope buffer layer having a first slope having a first slope between the first buffer layer and the second buffer layer, and a second slope having a second slope between the second buffer layer and the third buffer layer. a buffer layer including a second slope buffer layer having 2 inclined surfaces;
A first active layer in contact with the first buffer layer and disposed in a first direction of the substrate, a third active layer in contact with the third buffer layer and disposed in the same first direction as the first active layer, the first slope A first slope active layer contacting the first inclined surface of the buffer layer and extending in a second direction different from the first direction, which is the longitudinal direction of the first inclined surface, and contacting the second inclined surface of the second slope buffer layer and extending the first slope active layer a second slope active layer extending in a second direction different from the direction of the second slope, and a second active layer positioned on the second buffer layer and connecting the first slope active layer and the second slope active layer. an active layer comprising a layer;
located on the first slope active layer and the second slope active layer, extending in the second direction, overlapping the first active layer, the second active layer, and the third active layer, and disposed in the first direction. a gate electrode exposing a partial region of the first active layer and a partial region of the third active layer;
a channel region overlapping the gate electrode; and
A thin film transistor including a source electrode electrically connected to the exposed first active layer and disposed in the second direction and a drain electrode electrically connected to the exposed third active layer and disposed in the second direction is placed, the display panel. 삭제delete 제6항에 있어서,
상기 채널영역은 상기 게이트 전극과 중첩하는 상기 제1슬로프 액티브층의 경사면의 길이, 제2슬로프 액티브층의 경사면의 길이, 상기 제2액티브층과 중첩된 영역의 길이, 상기 소스 전극 및 드레인 전극이 배치되지 않은 상기 제1액티브층의 일부 영역과 중첩된 길이 및 상기 제3액티브층의 일부 영역과 중첩된 길이를 포함하는 채널 길이를 가지는, 표시패널.According to claim 6,
The channel region includes the length of the slope of the first slope active layer overlapping the gate electrode, the length of the slope of the second slope active layer, the length of the region overlapping the second active layer, and the source and drain electrodes. A display panel having a channel length including a length overlapping a partial region of the first active layer that is not disposed and a length overlapping a partial region of the third active layer. 기판 상에 버퍼층을 형성하는 단계;
상기 버퍼층 중 각 소자 영역의 일부를 식각하여 제1높이의 제1버퍼층, 상기 제1높이보다 낮은 제2높이의 제2버퍼층 및 상기 제1버퍼층과 제2버퍼층 사이의 제1영역에서 제1기울기의 제1 경사면을 가지는 제1슬로프 버퍼층을 형성하는 단계;
액티브층을 구성하는 물질을 상기 제1버퍼층, 상기 제2버퍼층, 상기 제1슬로프 버퍼층에 배치하는 단계;
상기 물질을 결정화하여 제1버퍼층과 접촉하면서 상기 기판의 제1방향으로 배치되는 제1액티브층, 상기 제2버퍼층과 접촉하면서 상기 제1액티브층과 동일한 제1방향으로 배치되는 제2액티브층, 및 상기 제1슬로프 버퍼층의 제1 경사면과 접촉하여 배치되고 상기 제1 방향과 다르면서 상기 제1 경사면의 길이방향인 제2 방향을 따라 연장하는 슬로프 액티브층을 포함하는 액티브층을 형성하는 단계;
상기 액티브층 및 버퍼층 상에 게이트 절연막을 배치하는 단계;
상기 슬로프 액티브층과 중첩하고 상기 제1액티브층 및 상기 제2 액티브층과 중첩하도록 상기 제2 방향으로 연장하면서 상기 제1 방향으로 배치된 제1액티브층의 일부 영역 및 상기 제2액티브층의 일부 영역을 노출시키는 게이트 전극을 형성하는 단계;
상기 게이트 전극과 중첩되지 않고 노출된 상기 제1 방향으로 배치된 제1액티브층의 일부 영역 및 상기 제2액티브층의 일부 영역을 도핑하여 도체화하고, 상기 게이트 전극과 중첩된 영역을 채널 영역으로 형성하는 단계;
상기 액티브층 및 상기 게이트전극 상에 층간 절연층을 배치하는 단계; 및
상기 노출된 제1액티브층과 전기적으로 연결되며, 상기 제2 방향으로 배치되는 소스 전극 및 상기 노출된 제2액티브층과 전기적으로 연결되며, 상기 제2 방향으로 배치되는 드레인 전극을 배치하는 단계를 포함하되,
상기 제1 영역은 상기 제1 버퍼층 및 상기 제2 버퍼층을 연결하면서 상기 제1기울기보다 큰 제2기울기의 제2 경사면을 가지는 제2 슬로프 버퍼층을 더 포함하는, 표시패널을 제조하는 방법. Forming a buffer layer on the substrate;
Part of each element region of the buffer layer is etched to obtain a first buffer layer having a first height, a second buffer layer having a second height lower than the first height, and a first gradient in a first region between the first buffer layer and the second buffer layer. forming a first slope buffer layer having a first inclined surface of;
disposing a material constituting the active layer on the first buffer layer, the second buffer layer, and the first slope buffer layer;
A first active layer disposed in a first direction of the substrate by crystallizing the material and in contact with the first buffer layer, a second active layer disposed in the same first direction as the first active layer while in contact with the second buffer layer, and forming an active layer including a slope active layer disposed in contact with the first inclined surface of the first slope buffer layer and extending in a second direction different from the first direction, which is a longitudinal direction of the first inclined surface;
disposing a gate insulating film on the active layer and the buffer layer;
A portion of the first active layer and a portion of the second active layer disposed in the first direction extending in the second direction so as to overlap with the slope active layer and overlap with the first active layer and the second active layer. forming a gate electrode exposing the region;
A partial region of the first active layer and a partial region of the second active layer exposed in the first direction that do not overlap with the gate electrode are doped and made conductive, and the region overlapping with the gate electrode is used as a channel region. forming;
disposing an interlayer insulating layer on the active layer and the gate electrode; and
Disposing a source electrode electrically connected to the exposed first active layer and disposed in the second direction and a drain electrode electrically connected to the exposed second active layer and disposed in the second direction include,
The method of claim 1 , wherein the first region further includes a second slope buffer layer having a second slope having a second slope greater than the first slope while connecting the first buffer layer and the second buffer layer. 삭제delete 제9항에 있어서,
상기 슬로프 액티브층의 일측 단부는 상기 제1 방향으로 배치된 제1액티브층의 측면 일부와 연결되고, 상기 슬로프 액티브층의 타측 단부는 상기 제1 방향으로 배치된 제2액티브층의 측면 일부와 연결되되,
상기 제1방향으로 배치된 상기 제1액티브층 및 상기 제2액티브층의 길이는 상기 제2방향으로 배치된 상기 슬로프 액티브층의 길이보다 큰 크기를 가지는, 표시패널을 제조하는 방법.According to claim 9,
One end of the slope active layer is connected to a part of the side of the first active layer disposed in the first direction, and the other end of the slope active layer is connected to a part of the side of the second active layer disposed in the first direction. do it,
The method of manufacturing a display panel, wherein lengths of the first active layer and the second active layer disposed in the first direction are greater than lengths of the slope active layer disposed in the second direction. 기판 상에 버퍼층을 형성하는 단계;
상기 버퍼층 중 각 소자 영역의 일부를 식각하여 제1높이의 제1버퍼층, 상기 제1버퍼층으로부터 이격하여 위치하고 상기 제1버퍼층보다 낮거나 같은 제3높이의 제3버퍼층, 상기 제1버퍼층과 상기 제3버퍼층 사이에 위치하고 상기 제1높이 및 상기 제3높이보다 낮은 제2높이의 제2버퍼층, 상기 제1버퍼층과 제2버퍼층 사이의 제1영역에서 제1기울기의 제1경사면을 가지는 제1슬로프 버퍼층 및 상기 제2버퍼층과 상기 제3버퍼층 사이의 제2기울기의 제2경사면을 가지는 제2슬로프 버퍼층을 형성하는 단계;
액티브층을 구성하는 물질을 상기 제1버퍼층, 상기 제2버퍼층, 상기 제3버퍼층, 상기 제1슬로프 버퍼층 및 상기 제2슬로프 버퍼층에 배치하는 단계;
상기 물질을 결정화하여 상기 제1버퍼층과 접촉하면서 제1방향으로 배치되는 제1액티브층, 상기 제3버퍼층과 접촉하면서 상기 제1액티브층과 동일한 제1방향으로 배치되는 제3액티브층, 상기 제1슬로프 버퍼층의 제1경사면과 접촉하고 상기 제1방향과 다르면서 상기 제1경사면의 길이방향인 제2방향으로 연장된 제1슬로프 액티브층 및 상기 제2슬로프 버퍼층의 제2 경사면과 접촉하고 상기 제1 방향과 다르면서 상기 제2 경사면의 길이방향인 제2방향으로 연장된 제2슬로프 액티브층, 및 상기 제2 버퍼층 상에 위치하고 상기 제1 슬로프 액티브층 및 제2 슬로프 액티브층을 연결하는 제2액티브층을 포함하는 액티브층을 배치하는 단계;
상기 액티브층 및 버퍼층 상에 게이트 절연막을 배치하고 상기 제1슬로프 액티브층 및 상기 제2슬로프액티브층 상에 위치하면서 상기 제2방향으로 연장하여 상기 제1액티브층, 상기 제2액티브층 및 상기 제3액티브층과 중첩하되, 상기 제1방향으로 배치된 상기 제1액티브층의 일부 영역 및 상기 제3액티브층의 일부 영역을 노출시키는 게이트 전극을 형성하는 단계;
상기 게이트 전극과 중첩되지 않고 노출된 상기 제1액티브층의 일부 영역 및 상기 제3액티브층의 일부 영역을 도핑하여 도체화하고, 상기 게이트 전극과 중첩된 영역을 채널 영역으로 형성하는 단계;
상기 액티브층 및 상기 게이트전극 상에 층간 절연층을 배치하는 단계; 및
상기 노출된 제1액티브층과 전기적으로 연결되며, 상기 제2 방향으로 배치되는 소스 전극 및 상기 노출된 제3액티브층과 전기적으로 연결되며, 상기 제2 방향으로 배치되는 드레인 전극을 배치하는 단계를 포함하는, 표시패널을 제조하는 방법. Forming a buffer layer on the substrate;
A portion of each element region of the buffer layer is etched to form a first buffer layer having a first height, a third buffer layer spaced apart from the first buffer layer and having a third height equal to or lower than the first buffer layer, and the first buffer layer and the first buffer layer. A second buffer layer located between three buffer layers and having a second height lower than the first height and the third height, and a first slope having a first slope of a first slope in a first region between the first buffer layer and the second buffer layer forming a buffer layer and a second slope buffer layer having a second slope of a second slope between the second buffer layer and the third buffer layer;
disposing a material constituting the active layer on the first buffer layer, the second buffer layer, the third buffer layer, the first slope buffer layer, and the second slope buffer layer;
A first active layer disposed in a first direction by crystallizing the material and in contact with the first buffer layer, a third active layer disposed in the same first direction as the first active layer while in contact with the third buffer layer, A first slope active layer that contacts the first inclined surface of the first slope buffer layer and extends in a second direction that is different from the first direction and is the longitudinal direction of the first inclined surface and contacts the second inclined surface of the second slope buffer layer, A second slope active layer extending in a second direction different from the first direction, which is the longitudinal direction of the second slope, and a second slope active layer located on the second buffer layer and connecting the first slope active layer and the second slope active layer. disposing an active layer including two active layers;
A gate insulating film is disposed on the active layer and the buffer layer, and is positioned on the first slope active layer and the second slope active layer and extends in the second direction so as to extend the first active layer, the second active layer, and the second slope active layer. forming a gate electrode overlapping the third active layer and exposing a partial region of the first active layer and a partial region of the third active layer disposed in the first direction;
doping and conducting a partial region of the first active layer and a partial region of the third active layer exposed without overlapping with the gate electrode, and forming a region overlapping with the gate electrode as a channel region;
disposing an interlayer insulating layer on the active layer and the gate electrode; and
Disposing a source electrode electrically connected to the exposed first active layer and disposed in the second direction and a drain electrode electrically connected to the exposed third active layer and disposed in the second direction A method of manufacturing a display panel comprising: 제12항에 있어서,
상기 제1슬로프 액티브층은 제1기울기의 경사면을 가지며, 상기 제2슬로프액티브층은 제2기울기의 경사면을 가지는, 표시패널을 제조하는 방법.According to claim 12,
wherein the first slope active layer has an inclined surface with a first slope, and the second slope active layer has an inclined surface with a second slope. 제12항에 있어서, 상기 버퍼층 중 각 소자 영역의 일부를 식각하는 단계는,
상기 제1영역을 제외한 제2영역의 상기 제1버퍼층과 제2버퍼층 사이에서 제3기울기의 경사면을 가지는 제3슬로프 버퍼층과, 상기 제2영역의 상기 제2버퍼층과 상기 제3버퍼층 사이에서 제4기울기의 경사면을 가지는 제4슬로프 버퍼층을 형성하는 단계를 더 포함하되,
상기 제1슬로프 액티브층은 상기 제3슬로프 버퍼층을 제외한 상기 제1 슬로프 버퍼층상에만 위치하고, 제2슬로프 액티브층은 상기 제4 슬로프 버퍼층을 제외한 상기 제2슬로프 버퍼층 상에만 위치하는, 표시패널을 제조하는 방법.13. The method of claim 12, wherein the etching of a portion of each device region of the buffer layer comprises:
A third slope buffer layer having an inclined surface having a third slope between the first buffer layer and the second buffer layer in the second region excluding the first region, and between the second buffer layer and the third buffer layer in the second region Further comprising forming a fourth slope buffer layer having a slope of 4 slopes,
The first slope active layer is positioned only on the first slope buffer layer excluding the third slope buffer layer, and the second slope active layer is positioned only on the second slope buffer layer excluding the fourth slope buffer layer. How to. 제14항에 있어서,
상기 제1기울기는 상기 제3기울기보다 더 작고, 상기 제2기울기는 상기 제4기울기보다 작은 값을 가지는, 표시패널을 제조하는 방법.According to claim 14,
The method of manufacturing a display panel, wherein the first slope is smaller than the third slope, and the second slope has a value smaller than the fourth slope. 제12항에 있어서,
상기 채널 영역은 상기 게이트 전극과 중첩하는 상기 제1슬로프 액티브층 및 제2슬로프 액티브층과, 상기 소스 전극 및 드레인 전극이 배치되지 않은 상기 제1액티브층의 일부 영역 및 상기 제3액티브층의 일부 영역까지 연장된 표시패널을 제조하는 방법.According to claim 12,
The channel region includes the first and second slope active layers overlapping the gate electrode, a portion of the first active layer where the source electrode and the drain electrode are not disposed, and a portion of the third active layer. A method of manufacturing a display panel extending to an area. 픽셀 전극이 배치되는 화소 영역과 상기 픽셀 전극에 연결되는 TFT 소자가 배치되는 소자 영역이 각각 구비된 복수의 화소를 포함하는 기판;
상기 기판 상에 위치하고, 제1 높이의 제1 버퍼층, 상기 제1 버퍼층으로부터 이격하고 상기 제1 높이보다 낮은 제2 높이의 제2 버퍼층, 상기 제1 버퍼층 및 상기 제2 버퍼층 사이의 제1 영역에서 상기 제1 버퍼층 및 상기 제2 버퍼층을 연결하면서 제1 기울기의 제1 경사면을 가지는 제1 슬로프 버퍼층을 포함하는 버퍼층;
상기 제1 버퍼층과 접촉하고 제1 높이에 위치하는 제1 액티브층, 상기 제2 버퍼층과 접촉하고 제2 높이에 위치하는 제2 액티브층, 및 상기 제1 슬로프 버퍼층의 제1 경사면과 접촉하고 일단은 상기 제1 액티브층과 연결되고 타단은 상기 제2 액티브층과 연결되어 경사면을 가지는 슬로프 액티브층을 포함하는 액티브층;
상기 액티브층 상에 배치된 게이트 절연층;
상기 게이트 절연층 사이에 두고 상기 슬로프 액티브층의 경사면 상에 위치하면서 상기 제1 액티브층과 중첩하고 상기 제2 액티브층과 중첩하도록 연장하면서, 상기 제1 액티브층의 일부 영역 및 상기 제2 액티브층의 일부 영역을 노출시키는 게이트 전극;
상기 게이트 전극과 중첩되고, 상기 슬로프 액티브층의 경사면의 길이, 상기 제1 액티브층과 중첩된 영역의 길이 및 상기 제2 액티브층과 중첩된 영역의 길이를 포함하는 채널 길이를 가지는 채널 영역; 및
상기 노출된 제1 액티브층의 일부 영역 및 상기 노출된 제2 액티브층의 일부 영역에 각각 전기적으로 연결된 소스 전극 및 드레인 전극을 포함하되,
상기 제1 영역은 상기 제1 버퍼층 및 상기 제2 버퍼층을 연결하면서 상기 제1기울기보다 큰 제2기울기의 제2 경사면을 가지는 제2 슬로프 버퍼층을 더 포함하는 박막 트랜지스터가 배치된, 표시패널.a substrate including a plurality of pixels each having a pixel region where a pixel electrode is disposed and a device region where a TFT element connected to the pixel electrode is disposed;
Located on the substrate, a first buffer layer having a first height, a second buffer layer spaced apart from the first buffer layer and having a second height lower than the first height, in a first region between the first buffer layer and the second buffer layer a buffer layer including a first slope buffer layer having a first slope having a first slope while connecting the first buffer layer and the second buffer layer;
A first active layer in contact with the first buffer layer and located at a first height, a second active layer in contact with the second buffer layer and located at a second height, and in contact with the first inclined surface of the first slope buffer layer, and once an active layer including a slope active layer having an inclined surface connected to the first active layer and the other end connected to the second active layer;
a gate insulating layer disposed on the active layer;
A partial region of the first active layer and the second active layer overlapping the first active layer and extending to overlap the second active layer while being positioned on the inclined surface of the slope active layer between the gate insulating layer and overlapping with the first active layer. a gate electrode exposing a part of the region;
a channel region overlapping the gate electrode and having a channel length including a length of an inclined surface of the slope active layer, a length of a region overlapping the first active layer, and a length of a region overlapping the second active layer; and
A source electrode and a drain electrode electrically connected to the exposed partial region of the first active layer and the exposed partial region of the second active layer, respectively;
The first region further includes a second slope buffer layer connecting the first buffer layer and the second buffer layer and having a second slope having a second slope greater than the first slope, wherein the thin film transistor is disposed. 픽셀 전극이 배치되는 화소 영역과 상기 픽셀 전극에 연결되는 TFT 소자가 배치되는 소자 영역이 각각 구비된 복수의 화소를 포함하는 기판;
상기 기판 상에 위치하고, 제1 높이의 제1 버퍼층, 상기 제1 버퍼층으로부터 이격하고 상기 제1 높이보다 낮은 제2 높이의 제2 버퍼층, 상기 제2 버퍼층과 이격하여 위치하고 상기 제2 높이보다 높은 제3 높이의 제3 버퍼층, 상기 제1 버퍼층과 상기 제2 버퍼층 사이의 제1 영역에서 상기 제1 버퍼층 및 상기 제2 버퍼층을 연결하면서 제1 기울기의 제1 경사면을 가지는 제1 슬로프 버퍼층, 및 상기 제2 버퍼층과 상기 제3 버퍼층 사이에서 제2 기울기의 제2 경사면을 가지는 제2 슬로프 버퍼층을 포함하는 버퍼층;
상기 제1 높이에 위치한 상기 제1 버퍼층과 접촉하여 배치된 제1 액티브층, 상기 제3 높이에 위치한 상기 제3 버퍼층과 접촉하여 배치된 제3액티브층, 상기 제2 높이에 위치한 상기 제2버퍼층과 접촉하여 배치된 제2액티브층, 상기 제1 슬로프 버퍼층의 제1 경사면과 접촉하고 일단은 상기 제1 액티브층과 연결되고 타단은 상기 제2 액티브층과 연결되어 경사면을 가지는 제1 슬로프 액티브층, 및 상기 제2 슬로프 버퍼층의 제2 경사면과 접촉하고 일단은 상기 제2 액티브층과 연결되고 타단은 상기 제3 액티브층과 연결되어 경사면을 가지는 제2 슬로프 액티브층을 포함하는 액티브층;
상기 액티브층 상에 배치된 게이트 절연층;
상기 게이트 절연층 사이에 두고 상기 제1 슬로프 액티브층의 경사면 및 상기 제2슬로프 액티브층의 경사면 상에 위치하면서 상기 제1 액티브층, 제2 액티브층 및 제3액티브층과 중첩하도록 연장하면서, 상기 제1 액티브층의 일부 영역 및 상기 제3 액티브층의 일부 영역을 노출시키는 게이트 전극;
상기 게이트 전극과 중첩되고, 상기 제1슬로프 액티브층의 경사면의 길이, 상기 제2슬로프 액티브층의 경사면의 길이, 상기 제1 액티브층, 제2액티브층 및 제3액티브층과 각각 중첩된 영역의 길이를 포함하는 채널 길이를 가지는 채널 영역; 및
상기 노출된 제1 액티브층의 일부 영역 및 상기 노출된 제3 액티브층의 일부 영역에 각각 전기적으로 연결된 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터가 배치된, 표시패널.a substrate including a plurality of pixels each having a pixel region where a pixel electrode is disposed and a device region where a TFT element connected to the pixel electrode is disposed;
A first buffer layer disposed on the substrate and having a first height, a second buffer layer having a second height lower than the first height and spaced apart from the first buffer layer, and a second buffer layer located apart from the second buffer layer and higher than the second height. A third buffer layer having a height of 3, a first slope buffer layer having a first slope having a first slope while connecting the first buffer layer and the second buffer layer in a first region between the first buffer layer and the second buffer layer, and the a buffer layer including a second slope buffer layer having a second slope having a second slope between the second buffer layer and the third buffer layer;
A first active layer disposed in contact with the first buffer layer located at the first height, a third active layer disposed in contact with the third buffer layer located at the third height, and the second buffer layer disposed at the second height A second active layer disposed in contact with the first slope active layer, which is in contact with the first sloped surface of the first slope buffer layer, has one end connected to the first active layer, and the other end connected to the second active layer and has an inclined surface. and a second slope active layer contacting the second sloped surface of the second slope buffer layer and having one end connected to the second active layer and the other end connected to the third active layer to have an inclined surface;
a gate insulating layer disposed on the active layer;
It is placed between the gate insulating layer and extends to overlap the first active layer, the second active layer, and the third active layer while being positioned on the inclined surface of the first slope active layer and the inclined surface of the second slope active layer. a gate electrode exposing a partial region of the first active layer and a partial region of the third active layer;
The length of the inclined surface of the first slope active layer, the length of the inclined surface of the second slope active layer, and the area overlapping the gate electrode and overlapping with the first active layer, the second active layer, and the third active layer, respectively. a channel region having a channel length including a length; and
A display panel comprising a thin film transistor including a source electrode and a drain electrode electrically connected to the exposed partial region of the first active layer and the exposed partial region of the third active layer, respectively.
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