KR102519809B1 - Methods of Updating Weight of Synapses of Neuromorphic Devices - Google Patents
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Abstract
트랜지스터 및 상기 트랜지스터의 소스 전극과 연결된 제1 전극을 갖는 멤리스터를 포함하는 뉴로모픽 소자의 시냅스의 가중치를 업데이트 하는 방법이 제안된다.
상기 방법은 제1 타이밍에 상기 트랜지스터의 드레인 전극에 로우 스파이크를 입력하고, 제2 타이밍에 상기 시냅스의 멤리스터의 제2 전극에 컬럼 스파이크를 입력하고, 상기 제2 타이밍으로부터 제1 지연 시간만큼 지연된 제3 타이밍에 상기 트랜지스터의 상기 드레인 전극에 로우 펄스를 입력하고, 상기 제2 타이밍으로부터 제2 지연 시간만큼 지연된 제4 타이밍에 상기 멤리스터의 상기 제2 전극에 컬럼 펄스를 입력하고, 및 상기 제4 타이밍으로부터 제3 지연 시간만큼 지연된 제5 타이밍에 상기 트랜지스터의 게이트 전극에 게이팅 펄스를 입력하는 것을 포함한다.A method of updating synaptic weights of a neuromorphic device including a transistor and a memristor having a first electrode connected to a source electrode of the transistor is proposed.
The method inputs a low spike to the drain electrode of the transistor at a first timing, inputs a column spike to the second electrode of the memristor of the synapse at a second timing, and delays by a first delay time from the second timing. A low pulse is input to the drain electrode of the transistor at a third timing, a column pulse is input to the second electrode of the memristor at a fourth timing delayed by a second delay time from the second timing, and and inputting a gating pulse to the gate electrode of the transistor at a fifth timing delayed from timing 4 by a third delay time.
Description
본 발명의 기술적 사상은 뉴로모픽 소자의 시냅스들의 가중치를 업데이트하는 방법들에 관한 것이다. The technical spirit of the present invention relates to methods for updating weights of synapses of a neuromorphic device.
최근 인간의 뇌를 모방한 뉴로모픽 기술이 주목 받고 있다. 뉴로모픽 기술은 다수의 프리-시냅스 뉴런들, 다수의 포스트-시냅스 뉴런들, 및 다수의 시냅스들을 포함한다. 뉴로모픽 기술에 이용되는 뉴로모픽 소자는 학습된 상태에 따라 다양한 레벨, 크기, 또는 시간에 따른 펄스 또는 스파이크를 출력한다. 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법으로 STDP(spike-time-dependent plasticity) 방법이 제안되었다. STDP 방법은 프리-시냅틱 뉴런과 포스트-시냅틱 뉴런에서 각각 펄스들을 발생시켜 그 펄스들의 중첩된 영역에 따라 시냅스의 가중치를 업데이트 하는 방법이다. 이 STDP 기술을 구현하기 위하여 TDM(Time Division Multiplexing) 방법 및 다수 개의 멤리스터를 이용하는 방법이 제안되었다. 그러나, TDM 방법은 STDP를 구현하기 위하여 글로벌 클록에 동기된 다수의 타이밍 주기를 이용한다. 따라서, TDM 방법은 긴 시간을 필요로 하기 때문에 업데이트 속도가 매우 느리고, 다수 개의 멤리스터를 이용하는 방법은 모든 멤리스터들이 정상적으로 동작해야 하기 때문에 업데이트의 안정성이 낮다.Recently, neuromorphic technology that imitates the human brain is attracting attention. Neuromorphic technology includes multiple pre-synaptic neurons, multiple post-synaptic neurons, and multiple synapses. Neuromorphic devices used in neuromorphic technology output pulses or spikes of various levels, sizes, or time according to learned states. A spike-time-dependent plasticity (STDP) method has been proposed as a method of updating the weights of synapses of a neuromorphic device. The STDP method is a method of generating pulses in a pre-synaptic neuron and a post-synaptic neuron, respectively, and updating synaptic weights according to overlapping regions of the pulses. In order to implement this STDP technology, a time division multiplexing (TDM) method and a method using a plurality of memristors have been proposed. However, the TDM method uses multiple timing periods synchronized to the global clock to implement STDP. Therefore, the TDM method requires a long time, so the update speed is very slow, and the method using a plurality of memristors has low stability of update because all the memristors must operate normally.
본 발명이 해결하고자 하는 과제는 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법들을 제공하는 것이다.An object to be solved by the present invention is to provide methods for updating the weights of synapses of a neuromorphic device.
본 발명이 해결하고자 하는 빠른 시간 내에 뉴로모픽 소자의 시냅스들의 가중치를 강화하거나 억제할 수 있는 하는 방법들을 제공하는 것이다.An object of the present invention is to provide methods capable of strengthening or suppressing the weight of synapses of a neuromorphic device within a short period of time.
본 발명이 해결하고자 하는 과제는 뉴로모픽 소자의 시냅스들의 강화율 및 억제율을 효과적으로 조절할 수 있는 방법들을 제공하는 것이다.An object to be solved by the present invention is to provide methods capable of effectively controlling the enhancement rate and inhibition rate of synapses of a neuromorphic device.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.Various problems to be solved by the present invention are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the description below.
본 발명의 기술적 사상의 일 실시예에 의한 트랜지스터 및 상기 트랜지스터의 소스 전극과 연결된 제1 전극을 갖는 멤리스터를 포함하는 뉴로모픽 소자의 시냅스의 가중치를 업데이트 하는 방법은 제1 타이밍에 상기 트랜지스터의 드레인 전극에 로우 스파이크를 입력하고, 제2 타이밍에 상기 시냅스의 멤리스터의 제2 전극에 컬럼 스파이크를 입력하고, 상기 제2 타이밍으로부터 제1 지연 시간만큼 지연된 제3 타이밍에 상기 트랜지스터의 상기 드레인 전극에 로우 펄스를 입력하고, 상기 제2 타이밍으로부터 제2 지연 시간만큼 지연된 제4 타이밍에 상기 멤리스터의 상기 제2 전극에 컬럼 펄스를 입력하고, 및 상기 제4 타이밍으로부터 제3 지연 시간만큼 지연된 제5 타이밍에 상기 트랜지스터의 게이트 전극에 게이팅 펄스를 입력하는 것을 포함할 수 있다.A method for updating a synaptic weight of a neuromorphic device including a transistor and a memristor having a first electrode connected to a source electrode of the transistor according to an embodiment of the technical idea of the present invention includes A low spike is input to the drain electrode, a column spike is input to the second electrode of the memristor of the synapse at a second timing, and the drain electrode of the transistor is input at a third timing delayed by a first delay time from the second timing. A low pulse is input to , a column pulse is input to the second electrode of the memristor at a fourth timing delayed by a second delay time from the second timing, and a column pulse is inputted to the second electrode delayed by a third delay time from the fourth timing. It may include inputting a gating pulse to the gate electrode of the transistor at timing 5 .
상기 로우 스파이크는 프리-시냅틱 뉴런에서 발생하여 로우 라인을 통하여 상기 트랜지스터의 상기 드레인 전극으로 입력될 수 있다.The low spike may be generated in a pre-synaptic neuron and input to the drain electrode of the transistor through a low line.
상기 컬럼 스파이크는 포스트-시냅틱 뉴런에서 발생하여 컬럼 라인을 통하여 상기 멤리스터의 상기 제2 전극으로 입력될 수 있다.The column spike may be generated in a post-synaptic neuron and input to the second electrode of the memristor through a column line.
상기 로우 펄스는 프리-시냅틱 뉴런에서 발생하여 로우 라인을 통하여 상기 트랜지스터의 상기 드레인 전극으로 입력될 수 있다.The low pulse may be generated in a pre-synaptic neuron and input to the drain electrode of the transistor through a low line.
상기 컬럼 펄스는 포스트-시냅틱 뉴런에서 발생하여 컬럼 라인을 통하여 상기 멤리스터의 상기 제2 전극으로 입력될 수 있다.The column pulse may be generated in a post-synaptic neuron and input to the second electrode of the memristor through a column line.
상기 로우 스파이크 및 상기 컬럼 스파이크는 상기 트랜지스터의 게이트 전극으로 게이팅 신호가 입력되는 동안 발생할 수 있다.The row spike and the column spike may occur while a gating signal is input to a gate electrode of the transistor.
상기 게이팅 신호는 게이팅 컨트롤러에서 발생하여 게이팅 라인을 통하여 상기 트랜지스터의 상기 게이트 전극으로 입력될 수 있다.The gating signal may be generated by a gating controller and input to the gate electrode of the transistor through a gating line.
상기 시냅스의 가중치를 업데이트하는 것은 상기 로우 펄스, 상기 컬럼 펄스, 및 상기 게이팅 펄스가 중첩하는 시간 동안 수행될 수 있다.Updating the synaptic weight may be performed during overlapping times of the row pulse, the column pulse, and the gating pulse.
본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법은 제1 타이밍에 제1 뉴런으로부터 제1 시냅스로 제1 스파이크가 입력되고, 상기 제1 타이밍보다 지연된 제2 타이밍에 제2 뉴런으로부터 제2 시냅스로 제2 스파이크가 입력되고, 제3 타이밍에 제3 뉴런으로부터 상기 제1 시냅스 및 상기 제2 시냅스로 제3 스파이크가 각각, 입력되고, 상기 제3 타이밍으로부터 지연된 제4 타이밍에 상기 제1 뉴런으로부터 상기 제1 시냅스로 제1 펄스가 입력되고, 상기 제3 타이밍으로부터 지연된 제5 타이밍에 상기 제2 뉴런으로부터 상기 제2 시냅스로 제2 펄스가 입력되고, 제6 타이밍에 상기 제3 뉴런으로부터 상기 제1 시냅스 및 상기 제2 시냅스로 제3 펄스가 입력되고, 제7 타이밍에 상기 제1 시냅스로 제1 게이팅 펄스가 입력되고, 및 제8 타이밍에 상기 제2 시냅스로 제2 게이팅 펄스가 입력되는 것을 포함할 수 있다.In a method for updating weights of synapses of a neuromorphic device according to an embodiment of the technical idea of the present invention, a first spike is input from a first neuron to a first synapse at a first timing, and a second spike delayed from the first timing At
상기 제1 타이밍으로부터 상기 제3 타이밍까지의 제1 스파이크 시간 차가 상기 제2 타이밍으로부터 상기 제3 타이밍까지의 제2 스파이크 시간 차보다 작으면, 상기 제6 타이밍으로부터 상기 제7 타이밍까지의 제1 게이팅 시간 차가 상기 제6 타이밍으로부터 상기 제8 타이밍까지의 제2 게이팅 시간 차보다 작을 수 있다.If the first spike time difference from the first timing to the third timing is smaller than the second spike time difference from the second timing to the third timing, first gating from the sixth timing to the seventh timing The time difference may be smaller than the second gating time difference from the sixth timing to the eighth timing.
상기 제1 게이팅 시간 차가 상기 제2 게이팅 시간 차보다 작으면, 상기 제1 시냅스의 가중치는 상기 제2 시냅스의 가중치보다 더 많이 업데이트될 수 있다.When the first gating time difference is smaller than the second gating time difference, the weight of the first synapse may be updated more than the weight of the second synapse.
상기 제1 시냅스는 제1 트랜지스터, 및 상기 제1 트랜지스터의 소스 전극과 연결된 제1 전극을 갖는 제1 멤리스터를 포함할 수 있다. 상기 제2 시냅스는 제2 트랜지스터, 및 상기 제2 트랜지스터의 소스 전극과 연결된 제1 전극을 갖는 제2 멤리스터를 포함할 수 있다. 상기 제1 뉴런은 상기 제1 시냅스의 상기 제1 트랜지스터의 드레인 전극과 연결될 수 있다. 상기 제2 뉴런은 상기 제2 시냅스의 상기 제2 트랜지스터의 드레인 전극과 연결될 수 있다. 상기 제3 뉴런은 상기 제1 시냅스의 상기 제1 멤리스터의 제2 전극 및 상기 제2 시냅스의 상기 제2 멤리스터의 제2 전극과 연결될 수 있다.The first synapse may include a first memristor having a first transistor and a first electrode connected to a source electrode of the first transistor. The second synapse may include a second memristor having a second transistor and a first electrode connected to a source electrode of the second transistor. The first neuron may be connected to the drain electrode of the first transistor of the first synapse. The second neuron may be connected to a drain electrode of the second transistor of the second synapse. The third neuron may be connected to a second electrode of the first memristor of the first synapse and a second electrode of the second memristor of the second synapse.
상기 제1 게이팅 펄스는 상기 제1 트랜지스터의 게이트 전극과 연결된 제1 게이팅 컨트롤러로부터 발생할 수 있다. 상기 제2 게이팅 펄스는 상기 제2 트랜지스터의 게이트 전극과 연결된 제2 게이팅 컨트롤러로부터 발생할 수 있다.The first gating pulse may be generated from a first gating controller connected to a gate electrode of the first transistor. The second gating pulse may be generated from a second gating controller connected to a gate electrode of the second transistor.
본 발명의 기술적 사상의 일 실시예에 의한 제1 트랜지스터 및 상기 제1 트랜지스터의 소스 전극과 연결된 제1 전극을 갖는 제1 멤리스터를 포함하는 제1 시냅스, 및 제2 트랜지스터 및 상기 제2 트랜지스터의 소스 전극과 연결된 제1 전극을 갖는 제2 멤리스터를 포함하는 제2 시냅스의 가중치들을 업데이트 하는 방법은 제1 게이팅 컨트롤러로부터 발생한 제1 게이팅 신호가 상기 제1 트랜지스터의 게이트 전극으로 입력되고 및 제2 게이팅 컨트롤러로부터 발생한 제2 게이팅 신호가 상기 제2 트랜지스터의 게이트 전극으로 입력되어 상기 제1 트랜지스터 및 상기 제2 트랜지스터가 턴-온되고, 상기 제1 시냅스와 연결된 제1 프리-시냅틱 뉴런으로부터 발생한 제1 로우 스파이크가 제1 로우 라인을 통하여 상기 제1 시냅스의 상기 제1 트랜지스터의 드레인 전극으로 입력되고 및 상기 제2 시냅스와 연결된 제2 프리-시냅틱 뉴런으로부터 발생한 제2 로우 스파이크가 제2 로우 라인을 통하여 상기 제2 시냅스의 상기 제2 트랜지스터의 드레인 전극으로 입력되고, 상기 제1 시냅스 및 상기 제2 시냅스와 공통적으로 연결된 포스트-시냅틱 뉴런으로부터 발생한 컬럼 스파이크가 컬럼 라인을 통하여 상기 제1 멤리스터의 제2 전극 및 상기 제2 멤리스터의 제2 전극으로 입력되고, 상기 제1 및 제2 게이팅 신호들이 중단되어 상기 제1 트랜지스터 및 상기 제2 트랜지스터가 턴-오프되고, 상기 제1 프리-시냅틱 뉴런으로부터 발생한 제1 로우 펄스가 상기 제1 트랜지스터의 상기 드레인 전극으로 입력되고 및 상기 제2 프리-시냅틱 뉴런으로부터 발생한 제2 로우 펄스가 상기 제2 트랜지스터의 상기 드레인 전극으로 입력되고, 상기 포스트-시냅틱 뉴런으로부터 발생한 컬럼 펄스가 상기 제1 멤리스터의 상기 제2 전극 및 상기 제2 멤리스터의 상기 제2 전극으로 입력되고, 및 상기 제1 게이팅 컨트롤러로부터 발생한 제1 게이팅 펄스가 상기 제1 트랜지스터의 상기 게이트 전극으로 입력되고 및 상기 제2 게이팅 컨트롤러로부터 발생한 제2 게이팅 펄스가 상기 제2 트랜지스터의 상기 게이트 전극으로 입력되어 상기 제1 트랜지스터 및 상기 제2 트랜지스터가 턴-온되는 것을 포함할 수 있다.A first synapse including a first memristor having a first transistor and a first electrode connected to a source electrode of the first transistor according to an embodiment of the technical idea of the present invention, and a second transistor and the second transistor A method of updating weights of a second synapse including a second memristor having a first electrode connected to a source electrode includes inputting a first gating signal generated from a first gating controller to a gate electrode of the first transistor, and The second gating signal generated from the gating controller is input to the gate electrode of the second transistor to turn on the first transistor and the second transistor, and a first signal generated from a first pre-synaptic neuron connected to the first synapse. A low spike is input to the drain electrode of the first transistor of the first synapse through a first row line and a second row spike generated from a second pre-synaptic neuron connected to the second synapse is connected through a second row line. A column spike generated from a post-synaptic neuron input to the drain electrode of the second transistor of the second synapse and connected to the first synapse and the second synapse in common is passed through a column line to the second of the first memristor. electrode and the second electrode of the second memristor, the first and second gating signals are stopped, the first transistor and the second transistor are turned off, and the first pre-synaptic neuron A first low pulse is input to the drain electrode of the first transistor, a second low pulse generated from the second pre-synaptic neuron is input to the drain electrode of the second transistor, and generated from the post-synaptic neuron A column pulse is input to the second electrode of the first memristor and the second electrode of the second memristor, and a first gating pulse generated from the first gating controller is applied to the gate electrode of the first transistor. and a second gating pulse generated from the second gating controller is input to the gate electrode of the second transistor to turn on the first transistor and the second transistor.
상기 제1 로우 스파이크가 발생한 타이밍으로부터 상기 컬럼 스파이크가 발생한 타이밍까지의 제1 스파이크 시간 차가 상기 제2 로우 스파이크가 발생한 타이밍으로부터 상기 컬럼 스파이크가 발생한 타이밍까지의 제2 스파이크 시간 차보다 작으면, 상기 컬럼 펄스가 발생한 타이밍으로부터 상기 제1 게이팅 펄스가 발생한 타이밍까지의 제1 게이팅 시간 차가 상기 컬럼 펄스가 발생한 타이밍으로부터 상기 제2 게이팅 펄스가 발생한 타이밍까지의 제2 게이팅 시간 차보다 작을 수 있다.If a first spike time difference from the first row spike to the column spike is smaller than a second spike time difference from the second row spike to the column spike, the column A first gating time difference from a timing at which a pulse is generated to a timing at which the first gating pulse is generated may be less than a second gating time difference from a timing at which the column pulse is generated to a timing at which the second gating pulse is generated.
상기 제1 로우 스파이크가 발생한 타이밍으로부터 상기 컬럼 스파이크가 발생한 타이밍까지의 제1 스파이크 시간 차가 상기 제2 로우 스파이크가 발생한 타이밍으로부터 상기 컬럼 스파이크가 발생한 타이밍까지의 제2 스파이크 시간 차보다 크면, 상기 컬럼 펄스가 발생한 타이밍으로부터 상기 제1 게이팅 펄스가 발생한 타이밍까지의 제1 게이팅 시간 차가 상기 컬럼 펄스가 발생한 타이밍으로부터 상기 제2 게이팅 펄스가 발생한 타이밍까지의 제2 게이팅 시간 차보다 클 수 있다.If a first spike time difference from the first row spike to the column spike is greater than a second spike time difference from the second row spike to the column spike, the column pulse A first gating time difference from a timing at which the first gating pulse occurs to a timing at which the first gating pulse is generated may be greater than a second gating time difference from a timing at which the column pulse is generated to a timing at which the second gating pulse is generated.
상기 제1 및 제2 로우 펄스들이 양(+)의 전압을 가지면 상기 컬럼 펄스는 음(-)의 전압을 가질 수 있다.When the first and second row pulses have positive (+) voltages, the column pulses may have negative (-) voltages.
상기 제1 및 제2 로우 펄스들이 음(-)의 전압을 가지면 상기 컬럼 펄스는 양(+)의 전압을 가질 수 있다.When the first and second row pulses have negative (-) voltages, the column pulses may have positive (+) voltages.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. Details of other embodiments are included in the detailed description and drawings.
본 발명의 기술적 사상에 의하면 짧은 시간 내에 시냅스들의 가중치들이 빠르게 업데이트 될 수 있다.According to the technical idea of the present invention, the weights of synapses can be rapidly updated within a short time.
본 발명의 기술적 사상에 의하면 시냅스들이 하나의 멤리스터만을 가지므로 시냅스의 점유 면적이 최소화될 수 있다.According to the technical concept of the present invention, since synapses have only one memristor, the area occupied by synapses can be minimized.
본 발명의 기술적 사상에 의하면 시냅스들의 가중치들이 다양하게 업데이트 될 수 있다. 즉, 강화율 및 억제율이 조절될 수 있다.According to the technical concept of the present invention, weights of synapses can be updated in various ways. That is, the reinforcement rate and suppression rate can be controlled.
기타 언급되지 않은 본 발명의 다양한 실시예들에 의한 효과들은 본문 내에서 언급될 것이다.Other effects by various embodiments of the present invention that are not mentioned will be mentioned within the text.
도 1a 내지 1c는 본 발명의 기술적 사상의 다양한 실시예들에 의한 뉴로모픽 소자들을 개념적으로 도시한 블록다이아그램들이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 일부를 상세하게 도시한 블록 다이아그램이다.
도 3a는 도 2에 도시된 상기 뉴로모픽 소자의 시냅스를 강화하는 방법을 설명하는 타이밍 도이고, 및 도 3b는 상기 뉴로모픽 소자의 시냅스를 억제하는 방법을 설명하는 타이밍 도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 일부를 상세하게 도시한 블록 다이아그램이다.
도 5a는 도 4에 도시된 상기 뉴로모픽 소자의 시냅스들을 선택적으로 강화시키는 방법을 설명하는 타이밍도이고, 및 도 5b는 중첩된 펄스들의 타이밍도들이다.
도 6은 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 일부를 상세하게 도시한 블록 다이아그램이다.
도 7a는 도 6에 도시된 상기 뉴로모픽 소자의 시냅스들을 선택적으로 억제시키는 방법을 설명하는 타이밍도이고, 및 도 7b는 중첩된 펄스들의 타이밍도들이다.
도 8은 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 일부를 상세하게 도시한 블록다이아그램이다.
도 9는 도 8에 도시된 상기 뉴로모픽 소자의 시냅스들을 선택적으로 강화시키는 방법을 설명하는 타이밍도이다.
도 10은 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 일부를 상세하게 도시한 블록다이아그램이다.
도 11는 도 10에 도시된 상기 뉴로모픽 소자의 시냅스들을 선택적으로 억제시키는 방법을 설명하는 타이밍도이다.
도 12는 본 발명의 기술적 사상의 일 실시예에 따른 패턴 인식 시스템을 개념적으로 도시한 블록다이아그램이다.1A to 1C are block diagrams conceptually illustrating neuromorphic devices according to various embodiments of the inventive concept.
2 is a block diagram showing in detail a part of a neuromorphic device according to an embodiment of the technical idea of the present invention.
FIG. 3A is a timing diagram illustrating a method of enhancing synapses of the neuromorphic device shown in FIG. 2, and FIG. 3B is a timing diagram illustrating a method of inhibiting synapses of the neuromorphic device.
4 is a block diagram showing in detail a part of a neuromorphic device according to an embodiment of the technical concept of the present invention.
5A is a timing diagram illustrating a method of selectively strengthening synapses of the neuromorphic device shown in FIG. 4, and FIG. 5B is timing diagrams of superimposed pulses.
6 is a block diagram showing in detail a part of a neuromorphic device according to an embodiment of the technical idea of the present invention.
7A is a timing diagram illustrating a method of selectively inhibiting synapses of the neuromorphic device shown in FIG. 6, and FIG. 7B is timing diagrams of superimposed pulses.
8 is a block diagram showing in detail a part of a neuromorphic device according to an embodiment of the technical idea of the present invention.
FIG. 9 is a timing diagram illustrating a method of selectively strengthening synapses of the neuromorphic device shown in FIG. 8 .
10 is a block diagram showing in detail a part of a neuromorphic device according to an embodiment of the technical idea of the present invention.
FIG. 11 is a timing diagram illustrating a method of selectively inhibiting synapses of the neuromorphic device shown in FIG. 10 .
12 is a block diagram conceptually illustrating a pattern recognition system according to an embodiment of the technical idea of the present invention.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.Advantages and features of the present invention, and methods for achieving them, will become clear with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below and may be implemented in various different forms, but only the present embodiments make the disclosure of the present invention complete, and the common knowledge in the art to which the present invention belongs It is provided to fully inform the holder of the scope of the invention, and the present invention is only defined by the scope of the claims.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.Terms used in this specification are for describing embodiments and are not intended to limit the present invention. In this specification, singular forms also include plural forms unless specifically stated otherwise in a phrase. As used herein, 'comprises' and/or 'comprising' means that a stated component, step, operation, and/or element is the presence of one or more other components, steps, operations, and/or elements. or do not rule out additions.
하나의 소자(elements)가 다른 소자와 ‘접속된(connected to)’ 또는 ‘커플링된(coupled to)’ 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 ‘직접 접속된(directly connected to)’ 또는 ‘직접 커플링된(directly coupled to)’으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. ‘및/또는’은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.One element is referred to as 'connected to' or 'coupled to' with another element when it is directly connected or coupled to another element or through another element in the middle. include all cases. On the other hand, when one element is referred to as 'directly connected to' or 'directly coupled to' with another element, it indicates that another element is not intervened. “And/or” includes each and every combination of one or more of the recited items.
공간적으로 상대적인 용어인 ‘아래(below)’, ‘아래(beneath)’, ‘하부(lower)’, ‘위(above)’, ‘상부(upper)’ 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관 관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 ‘아래(below)’ 또는 ‘아래(beneath)’로 기술된 소자는 다른 소자의 ‘위(above)’에 놓여질 수 있다. The spatially relative terms 'below', 'beneath', 'lower', 'above', 'upper', etc. It can be used to easily describe the correlation between elements or components and other elements or components. Spatially relative terms should be understood as encompassing different orientations of elements in use or operation in addition to the orientations shown in the figures. For example, when an element shown in the drawing is reversed, an element described as 'below' or 'beneath' another element may be placed 'above' the other element.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.In addition, the embodiments described in this specification will be described with reference to cross-sectional views and/or plan views, which are ideal exemplary views of the present invention. In the drawings, the thicknesses of films and regions are exaggerated for effective explanation of technical content. Accordingly, the shape of the illustrative drawings may be modified due to manufacturing techniques and/or tolerances. Therefore, embodiments of the present invention are not limited to the specific shapes shown, but also include changes in shapes generated according to manufacturing processes. For example, a region shown at right angles may be rounded or have a predetermined curvature. Accordingly, the regions illustrated in the drawings have schematic properties, and the shapes of the regions illustrated in the drawings are intended to illustrate a specific shape of a region of a device and are not intended to limit the scope of the invention.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.Like reference numbers designate like elements throughout the specification. Accordingly, the same reference numerals or similar reference numerals may be described with reference to other drawings, even if not mentioned or described in the drawings. Also, even if reference numerals are not indicated, description may be made with reference to other drawings.
본 명세서에서, 강화(potentiation), 셋(set), 및 학습(learning)이 동일하거나 유사한 용어로 사용되고, 및 억제(depressing), 리셋(reset), 및 초기화(initiation)가 동일하거나 유사한 의미로 사용될 것이다. 예를 들어, 시냅스들의 저항을 낮추는 동작이 강화, 셋, 또는 학습으로 설명될 것이고, 및 시냅스들의 저항을 높이는 동작이 억제, 리셋, 또는 초기화로 설명될 것이다. 또한, 시냅스들이 강화, 셋, 또는 학습되면 전도도가 증가하므로 점진적으로 높은 전압/전류가 출력될 수 있고, 및 시냅스들이 억제, 리셋, 또는 초기화되면 전도도가 감소하므로 점진적으로 낮은 전압/전류가 출력될 수 있다. 설명의 편의를 위하여, 데이터 패턴, 전기적 신호, 펄스, 스파이크, 및 파이어(fire)는 동일하거나, 유사하거나, 또는 호환되는 의미인 것으로 해석될 수 있다. 또한, 전압과 전류도 동일하거나 호환되는 의미인 것으로 해석될 수 있다.In this specification, potentiation, set, and learning are used with the same or similar terms, and depressing, reset, and initiation are used with the same or similar meanings. will be. For example, an operation to lower the resistance of synapses will be described as reinforcement, set, or learning, and an operation to increase the resistance of synapses will be described as inhibition, reset, or initialization. In addition, when the synapses are strengthened, set, or learned, a progressively higher voltage/current can be output because the conductance increases, and when the synapses are inhibited, reset, or initialized, a gradually lower voltage/current can be output because the conductance decreases. can For convenience of description, data patterns, electrical signals, pulses, spikes, and fires may be interpreted as having the same, similar, or interchangeable meanings. In addition, voltage and current may be interpreted as having the same or interchangeable meanings.
도 1a 내지 1c는 본 발명의 기술적 사상의 다양한 실시예들에 의한 뉴로모픽 소자들을 개념적으로 도시한 블록다이아그램들이다.1A to 1C are block diagrams conceptually illustrating neuromorphic devices according to various embodiments of the inventive concept.
도 1a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자는 다수 개의 프리-시냅틱 뉴런들(10_1~10_n), 로우 라인들(15_1~15_n), 포스트-시냅틱 뉴런들(20_1~20_n), 컬럼 라인들(25_1~25_n), 시냅스들(30_11~30_nn), 로우 게이팅 컨트롤러들(41_1~41_n), 및 로우 게이팅 라인들(46_1~46_n)을 포함할 수 있다. 상기 시냅스들(30_11~30_nn)는 각각 직렬로 연결된 트랜지스터들(31_11~31_nn) 및 멤리스터들(35_11~35_nn)를 포함할 수 있다. 포스트-시냅틱 뉴런들(20_1~20_n)은 각각, 적분기들(21_1~21_n) 및 비교기들(22_1~22_n)를 포함할 수 있다. 로우 라인들(15_1~15_n)과 로우 게이팅 라인들(46_1~46_n)은 평행할 수 있다.Referring to FIG. 1A, a neuromorphic device according to an embodiment of the technical idea of the present invention includes a plurality of pre-synaptic neurons 10_1 to 10_n, row lines 15_1 to 15_n, and post-synaptic neurons ( 20_1 to 20_n), column lines 25_1 to 25_n, synapses 30_11 to 30_nn, row gating controllers 41_1 to 41_n, and row gating lines 46_1 to 46_n. The synapses 30_11 to 30_nn may include transistors 31_11 to 31_nn and memristors 35_11 to 35_nn connected in series, respectively. The post-synaptic neurons 20_1 to 20_n may include integrators 21_1 to 21_n and comparators 22_1 to 22_n, respectively. The row lines 15_1 to 15_n and the row gating lines 46_1 to 46_n may be parallel.
시냅스들(30_11~30_nn)의 트랜지스터들(31_11~31_nn)의 게이트 전극들은 각각 로우 게이팅 라인들(46_1~46_n)을 통하여 로우 게이팅 컨트롤러들(41_1~41_n)과 전기적으로 연결될 수 있고, 트랜지스터들(31_11~31_nn)의 드레인 전극들은 각각, 로우 라인들(15_1~15_n)을 통하여 프리-시냅틱 뉴런들(10_1~10_n)과 전기적으로 연결될 수 있고, 및 트랜지스터들(31_11~31_nn)의 소스 전극들은 각각, 멤리스터들(35_11~35_nn)의 제1 전극들과 전기적으로 연결될 수 있다. 멤리스터들(35_11~35_nn)의 제2 전극들은 컬럼 라인들(25_1~25_n)을 통하여 각각, 포스트-시냅틱 뉴런들(20_1~20_n)과 전기적으로 연결될 수 있다.The gate electrodes of the transistors 31_11 to 31_nn of the synapses 30_11 to 30_nn may be electrically connected to the row gating controllers 41_1 to 41_n through row gating lines 46_1 to 46_n, respectively, and the transistors ( Drain electrodes of 31_11 to 31_nn) may be electrically connected to pre-synaptic neurons 10_1 to 10_n through row lines 15_1 to 15_n, and source electrodes of transistors 31_11 to 31_nn are respectively , It may be electrically connected to the first electrodes of the memristors 35_11 to 35_nn. The second electrodes of the memristors 35_11 to 35_nn may be electrically connected to the post-synaptic neurons 20_1 to 20_n through the column lines 25_1 to 25_n, respectively.
포스트-시냅틱 뉴런들(20_1~20_n)의 적분기들(31_1~31_n)의 입력 단자들은 각각 컬럼 라인들(25_1~25_n)을 통하여 멤리스터들(35_1~35_n)의 제2 전극들과 전기적으로 연결될 수 있고, 및 비교기들(22_1~22_n)의 입력 단자들은 각각 적분기들(21_1~21_n)의 출력 단자들과 전기적으로 연결될 수 있다.The input terminals of the integrators 31_1 to 31_n of the post-synaptic neurons 20_1 to 20_n are electrically connected to the second electrodes of the memristors 35_1 to 35_n through the column lines 25_1 to 25_n, respectively. input terminals of the comparators 22_1 to 22_n may be electrically connected to output terminals of the integrators 21_1 to 21_n, respectively.
프리-시냅틱 뉴런들(10_1~10_n)은 학습 모드 (learning mode), 리셋 모드(reset mode), 또는 독출 모드 (reading mode) 에서 로우 라인들(15_1~15_n)을 통하여 시냅스들(30_11~30_nn)로 전기적 신호들을 전송할 수 있다.Pre-synaptic neurons 10_1 to 10_n have synapses 30_11 to 30_nn through low lines 15_1 to 15_n in learning mode, reset mode, or reading mode electrical signals can be transmitted.
포스트-시냅틱 뉴런들(20_1~20_n)은 학습 모드 또는 리셋 모드에서 컬럼 라인들(25_1~25_n)을 통하여 시냅스들(30_11~30_nn)로 전기적 펄스를 전송할 수 있고, 및 독출 모드에서 컬럼 라인들(25_1~25_n)을 통하여 시냅스들(30_11~30_nn)로부터 전기적 신호들을 수신할 수 있다.The post-synaptic neurons 20_1 to 20_n may transmit electrical pulses to the synapses 30_11 to 30_nn through the column lines 25_1 to 25_n in the learning mode or reset mode, and the column lines ( Electrical signals may be received from synapses 30_11 to 30_nn through 25_1 to 25_n.
로우 라인들(15_1~15_n)은 각각 프리-시냅틱 뉴런들(10_1~10_n) 중 하나로부터 로우 방향으로 연장하여 다수 개의 시냅스들(30_11~30_nn)과 전기적으로 연결될 수 있다.Each of the row lines 15_1 to 15_n may be electrically connected to a plurality of synapses 30_11 to 30_nn by extending in a row direction from one of the pre-synaptic neurons 10_1 to 10_n.
컬럼 라인들(25_1~25_n)은 각각 포스트-시냅틱 뉴런들(20_1~20_n) 중 하나로부터 컬럼 방향으로 연장하여 다수 개의 시냅스들(30_11~30_nn)과 전기적으로 연결될 수 있다. Each of the column lines 25_1 to 25_n may extend in a column direction from one of the post-synaptic neurons 20_1 to 20_n and be electrically connected to a plurality of synapses 30_11 to 30_nn.
로우 게이팅 컨트롤러들(41_1~41_n)는 로우 게이팅 라인들(46_1~46_n)을 통하여 시냅스들(30_11~30_nn)로 게이팅 신호를 제공할 수 있다.The row gating controllers 41_1 to 41_n may provide gating signals to the synapses 30_11 to 30_nn through the row gating lines 46_1 to 46_n.
로우 게이팅 라인들(46_1~46_n)은 각각 로우 게이팅 컨트롤러들(41_1~41_n) 중 하나로부터 로우 방향으로 연장하여 다수 개의 시냅스들(30_11~30_nn)과 전기적으로 연결될 수 있다. Each of the row gating lines 46_1 to 46_n may extend in a row direction from one of the row gating controllers 41_1 to 41_n and be electrically connected to a plurality of synapses 30_11 to 30_nn.
시냅스들(30_11~30_nn)은 로우 라인들(15_1~15_n)과 컬럼 라인들(25_1~25_n)의 교차점들에 배치될 수 있다. 동일한 로우 라인(15_1~15_n)을 공유하는 시냅스들(30_11~30_nn)은 동일한 로우 게이팅 라인(46_1~46_n)을 공유할 수 있다. Synapses 30_11 to 30_nn may be disposed at intersections of row lines 15_1 to 15_n and column lines 25_1 to 25_n. Synapses 30_11 to 30_nn sharing the same row line 15_1 to 15_n may share the same row gating line 46_1 to 46_n.
도 1b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자는 다수 개의 프리-시냅틱 뉴런들(10_1~10_n), 로우 라인들(15_1~15_n), 포스트-시냅틱 뉴런들(20_1~20_n), 컬럼 라인들(25_1~25_n), 시냅스들(30_11~30_nn), 컬럼 게이팅 컨트롤러들(42_1~42_n), 및 컬럼 게이팅 라인들(47_1~47_n)을 포함할 수 있다. 컬럼 게이팅 컨트롤러들(42_1~42_n)은 컬럼 게이팅 라인들(47_1~47_n)을 통하여 시냅스들(30_11~30_nn)로 게이팅 신호를 제공할 수 있다. 컬럼 게이팅 라인들(47_1~47_n)은 각각 컬럼 게이팅 컨트롤러들(42_1~42_n) 중 하나로부터 컬럼 방향으로 연장하여 다수 개의 시냅스들(30_11~30_nn)과 전기적으로 연결될 수 있다. 동일한 컬럼 라인(25_1~25_n)을 공유하는 시냅스들(30_11~30_nn)은 동일한 컬럼 게이팅 라인(47_1~47_n)을 공유할 수 있다. 시냅스들(30_11~30_nn)의 트랜지스터들(31_11~31_nn)의 게이트 전극들은 각각 컬럼 게이팅 라인들(47_1~47_n)을 통하여 컬럼 게이팅 컨트롤러들(42_1~42_n)과 전기적으로 연결될 수 있고, 트랜지스터들(31_11~31_nn)의 드레인 전극들은 각각, 로우 라인들(15_1~15_n)을 통하여 프리-시냅틱 뉴런들(10_1~10_n)과 전기적으로 연결될 수 있고, 및 트랜지스터들(31_11~31_nn)의 소스 전극들은 각각, 멤리스터들(35_11~35_nn)의 제1 전극들과 전기적으로 연결될 수 있다.Referring to FIG. 1B, the neuromorphic device according to an embodiment of the technical idea of the present invention includes a plurality of pre-synaptic neurons 10_1 to 10_n, row lines 15_1 to 15_n, and post-synaptic neurons ( 20_1 to 20_n), column lines 25_1 to 25_n, synapses 30_11 to 30_nn, column gating controllers 42_1 to 42_n, and column gating lines 47_1 to 47_n. The column gating controllers 42_1 to 42_n may provide gating signals to the synapses 30_11 to 30_nn through the column gating lines 47_1 to 47_n. Each of the column gating lines 47_1 to 47_n may extend in a column direction from one of the column gating controllers 42_1 to 42_n and be electrically connected to a plurality of synapses 30_11 to 30_nn. Synapses 30_11 to 30_nn sharing the same column line 25_1 to 25_n may share the same column gating line 47_1 to 47_n. The gate electrodes of the transistors 31_11 to 31_nn of the synapses 30_11 to 30_nn may be electrically connected to the column gating controllers 42_1 to 42_n through the column gating lines 47_1 to 47_n, respectively, and the transistors ( Drain electrodes of 31_11 to 31_nn) may be electrically connected to pre-synaptic neurons 10_1 to 10_n through row lines 15_1 to 15_n, and source electrodes of transistors 31_11 to 31_nn are respectively , It may be electrically connected to the first electrodes of the memristors 35_11 to 35_nn.
도 1c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자는 다수 개의 프리-시냅틱 뉴런들(10_1~10_n), 로우 라인들(15_1~15_n), 포스트-시냅틱 뉴런들(20_1~20_n), 컬럼 라인들(25_1~25_n), 시냅스들(30_11~30_nn), 로우 게이팅 컨트롤러들(41_1~41_n), 컬럼 게이팅 컨트롤러들(42_1~42_n), 로우 게이팅 라인들(46_1~46_n), 및 컬럼 게이팅 라인들(47_1~47_n)을 포함할 수 있다. 로우 게이팅 컨트롤러들(41_1~41_n)은 로우 게이팅 라인들(46_1~46_n)을 통하여 시냅스들(30_11~30_nn)로 게이팅 신호를 제공할 수 있고, 및 컬럼 게이팅 컨트롤러들(42_1~42_n)은 컬럼 게이팅 라인들(47_1~47_n)을 통하여 시냅스들(30_11~30_nn)로 게이팅 신호를 제공할 수 있다. 동일한 로우 라인(15_1~15_n)을 공유하는 시냅스들(30_11~30_nn)은 동일한 로우 게이팅 라인(46_1~46_n)을 공유할 수 있고, 및 동일한 컬럼 라인(25_1~25_n)을 공유하는 시냅스들(30_11~30_nn)은 동일한 컬럼 게이팅 라인(47_1~47_n)을 공유할 수 있다. 즉, 시냅스들(30_11~30_nn)은 각각 하나의 로우 라인(15_1~15_n), 하나의 컬럼 라인(25_1~25_n), 하나의 로우 게이팅 라인(46_1~46_n), 및 하나의 컬럼 게이팅 라인(47_1~47_n)과 전기적으로 연결될 수 있다. Referring to FIG. 1C, the neuromorphic device according to an embodiment of the technical idea of the present invention includes a plurality of pre-synaptic neurons 10_1 to 10_n, row lines 15_1 to 15_n, and post-synaptic neurons ( 20_1 to 20_n), column lines 25_1 to 25_n, synapses 30_11 to 30_nn, row gating controllers 41_1 to 41_n, column gating controllers 42_1 to 42_n, row gating lines 46_1 to 46_n ), and column gating lines 47_1 to 47_n. The row gating controllers 41_1 to 41_n may provide gating signals to the synapses 30_11 to 30_nn through the row gating lines 46_1 to 46_n, and the column gating controllers 42_1 to 42_n may perform column gating. A gating signal may be provided to the synapses 30_11 to 30_nn through the lines 47_1 to 47_n. Synapses 30_11 to 30_nn sharing the same row line 15_1 to 15_n may share the same row gating line 46_1 to 46_n, and synapses 30_11 to share the same column line 25_1 to 25_n ~30_nn) may share the same column gating line (47_1~47_n). That is, the synapses 30_11 to 30_nn include one row line 15_1 to 15_n, one column line 25_1 to 25_n, one row gating line 46_1 to 46_n, and one column gating line 47_1. ~47_n) and can be electrically connected.
시냅스들(30_11~30_nn)은 로우 트랜지스터들(31r_11~31r_nn), 컬럼 트랜지스터들(31c_11~31c_nn), 및 멤리스터들(35_11~25_nn)을 포함할 수 있다. 로우 트랜지스터들(31r_11~31r_nn)의 게이트 전극들은 각각 로우 게이팅 라인들(46_1~46_n)을 통하여 로우 게이팅 컨트롤러들(41_1~41_n)과 전기적으로 연결될 수 있고, 컬럼 트랜지스터들(31c_11~31c_nn)의 게이트 전극들은 각각 컬럼 게이팅 라인들(47_1~47_n)을 통하여 컬럼 게이팅 컨트롤러들(42_1~42_n)과 전기적으로 연결될 수 있다. 로우 트랜지스터들(31r_11~31r_nn)의 게이트 전극들 및 컬럼 트랜지스터들(31r_11~31r_nn)의 드레인 전극들은 각각, 로우 라인들(15_1~15_n)을 통하여 프리-시냅틱 뉴런들(10_1~10_n)과 전기적으로 연결될 수 있고, 및 로우 트랜지스터들(31r_11~31r_nn)의 게이트 전극들 및 컬럼 트랜지스터들(31r_11~31r_nn)의 소스 전극들은 각각, 멤리스터들(35_11~35_nn)의 제1 전극들과 전기적으로 연결될 수 있다. The synapses 30_11 to 30_nn may include row transistors 31r_11 to 31r_nn, column transistors 31c_11 to 31c_nn, and memristors 35_11 to 25_nn. Gate electrodes of the row transistors 31r_11 to 31r_nn may be electrically connected to the row gating controllers 41_1 to 41_n through the row gating lines 46_1 to 46_n, respectively, and the gate electrodes of the column transistors 31c_11 to 31c_nn The electrodes may be electrically connected to the column gating controllers 42_1 to 42_n through the column gating lines 47_1 to 47_n, respectively. The gate electrodes of the row transistors 31r_11 to 31r_nn and the drain electrodes of the column transistors 31r_11 to 31r_nn are electrically connected to the pre-synaptic neurons 10_1 to 10_n through the row lines 15_1 to 15_n, respectively. and the gate electrodes of the row transistors 31r_11 to 31r_nn and the source electrodes of the column transistors 31r_11 to 31r_nn may be electrically connected to the first electrodes of the memristors 35_11 to 35_nn, respectively. there is.
도 2a 및 2b는 본 발명의 기술적 사상의 실시예들에 의한 뉴로모픽 소자의 일부를 상세하게 도시한 블록 다이아그램들이다.2a and 2b are block diagrams showing in detail a part of a neuromorphic device according to embodiments of the technical idea of the present invention.
도 2a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스(30)는 트랜지스터(31) 및 멤리스터(35)를 포함할 수 있고, 및 포스트-시냅틱 뉴런(20)는 적분기(21) 및 비교기(22)를 포함할 수 있다. 시냅스(30)의 트랜지스터(31)의 게이트 전극은 게이팅 라인(45)을 통하여 게이팅 컨트롤러(40)와 전기적으로 연결될 수 있고, 트랜지스터(31)의 드레인 전극은 로우 라인(15)을 통하여 프리-시냅틱 뉴런(10)과 전기적으로 연결될 수 있고, 및 트랜지스터(31)의 소스 전극은 멤리스터(35)의 제1 전극과 전기적으로 연결될 수 있다. 멤리스터(35)의 제2 전극은 컬럼 라인(25)을 통하여 포스트-시냅틱 뉴런(20)과 전기적으로 연결될 수 있다. 도 1a 및 1b를 더 참조하여, 게이팅 컨트롤러(40)는 로우 게이팅 컨트롤러(41_nn) 또는 컬럼 게이팅 컨트롤러(42_nn) 중 하나일 수 있고, 게이팅 라인(45)은 로우 게이팅 라인(46_nn) 또는 컬럼 게이팅 라인(47_nn) 중 하나일 수 있다. 포스트-시냅틱 뉴런(20)의 적분기(21)의 입력 단자는 컬럼 라인(25)을 통하여 멤리스터(35)의 제2 전극과 전기적으로 연결될 수 있고, 및 비교기(22)의 입력 단자는 적분기(21)의 출력 단자와 전기적으로 연결될 수 있다.Referring to FIG. 2A, the
도 2b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스(30)는 로우 트랜지스터(31r), 컬럼 트랜지스터(31c), 및 멤리스터(35)를 포함할 수 있고, 및 포스트-시냅틱 뉴런(20)는 적분기(21) 및 비교기(22)를 포함할 수 있다. 따라서, 시냅스(30)는 로우 트랜지스터(31r) 또는 컬럼 트랜지스터(31c) 중 적어도 하나가 턴-온되면 전기적으로 동작할 수 있다. Referring to FIG. 2B, the
도 3a는 도 2에 도시된 상기 뉴로모픽 소자의 시냅스(30)를 강화하는 방법을 설명하는 타이밍 도이고, 및 도 3b는 상기 뉴로모픽 소자의 시냅스(30)를 억제하는 방법을 설명하는 타이밍 도이다.FIG. 3A is a timing diagram illustrating a method of strengthening the
도 2 및 3a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스(30)를 강화하는 방법은, 먼저 시냅스(30)의 트랜지스터(31)가 턴-온 상태, 즉 게이트 전극에 게이팅 신호(Gs)가 입력되고 있는 상태에서, 로우 라인(15)을 통하여 프리-시냅틱 뉴런(10)로부터 시냅스(30)의 트랜지스터(31)의 드레인 전극으로 로우 스파이크들(Rs)을 주기적, 반복적으로 입력하는 것을 포함할 수 있다. 마지막 로우 스파이크(Rs)가 제1 타이밍(t1)에 라이징(rising)하는 것으로 가정, 설명된다. 즉, 마지막 로우 스파이크(Rs)의 라이징 에지(rising edge)가 제1 타이밍(t1)에 위치할 수 있다. 본 발명의 기술적 사상의 다른 실시예에서, 제1 타이밍(t1)에 마지막 로우 스파이크(Rs)가 폴링(falling)하는 것으로 가정될 수도 있다. 즉, 마지막 로우 스파이크(Rs)의 폴링 에지(falling edge)가 제1 타이밍(t1)에 위치할 수 있다. 2 and 3a, in the method of strengthening the
상기 방법은 강화시키기 위한 시냅스(30)를 선택하기 위한 컬럼 스파이크(Cs)를 포스트-시냅틱 뉴런(20)으로부터 발생시키는 것을 포함할 수 있다. 또는, 다수 개의 로우 스파이크들(Rs)이 누적됨에 따라 포스트-시냅틱 뉴런(20)으로부터 컬럼 스파이크(Cs)를 제2 타이밍(t2)에 발생시키는 것을 포함할 수 있다. 예를 들어, 로우 스파이크들(Rs)이 누적됨에 따라 포스트-시냅틱 뉴런(20)의 적분기(21)에서 적분된 전압/전류 값이 비교기(22)의 리퍼런스 전압보다 높아지면 포스트-시냅틱 뉴런(20)이 파이어(fire)될 수 있다. 컬럼 스파이크(Cs)가 발생한 타이밍, 즉 제2 타이밍(t2)은 마지막 로우 스파이크(Rs)가 발생한 타이밍, 즉 제1 타이밍(t1)과 스파이크 시간 차(Δts)를 가질 수 있다. (Δts = t2 - t1) 본 발명의 기술적 사상의 확장된 실시예들에서, 스파이크 시간 차(Δts)는 마지막 로우 스파이크(Rs)가 소멸되는 타이밍(폴링 타이밍)으로부터 컬럼 스파이크(Cs)가 발생한 타이밍까지의 시간일 수도 있다. The method may include generating a column spike (Cs) from a post-synaptic neuron (20) to select a synapse (30) to strengthen. Alternatively, it may include generating a column spike Cs from the
상기 방법은 컬럼 스파이크(Cs)가 발생하는 제2 타이밍(t2)에 게이팅 컨트롤러(40)로부터 트랜지스터(31)의 게이트 전극으로 제공되는 게이팅 신호(Gs)를 중단하는 것을 포함할 수 있다. 즉, 시냅스(30)의 트랜지스터(31)가 턴-오프 될 수 있다. 또한, 상기 방법은 컬럼 스파이크(Cs)가 발생하면 로우 스파이크(Rs)의 발생을 중단하는 것을 포함할 수 있다. 스파이크 시간 차(Δts)는 로우 스파이크들(Rs)의 시간 간격(ΔtRs)보다 작을 수 있다. 따라서, 마지막 로우 스파이크(Rs)와 컬럼 스파이크(Cs) 사이에 더 이상 다른 로우 스파이크(Rs)가 발생하지 않을 수 있다. The method may include stopping the gating signal Gs provided from the gating controller 40 to the gate electrode of the
상기 방법은 컬럼 스파이크(Cs)가 발생한 후, 프리-시냅틱 뉴런(10)에서 지연 시간(td)만큼 지연된 제3 타이밍(t3)에 로우 펄스(Rp)를 발생시키는 것을 포함할 수 있다. 즉, 프리-시냅틱 뉴런(10)으로부터 시냅스(30)의 트랜지스터(31)의 드레인 전극으로 시냅스(30)를 강화시키기 위한 로우 펄스(Rp)가 입력될 수 있다. 예를 들어, 로우 펄스(Rp)는 셋 전압(Vset)의 1/2 이상의 양(+)의 전압(+Vset/2)을 가질 수 있다. 상기 방법은 제3 타이밍(t3)으로부터 약간의 시간이 지연된 제4 타이밍(t4)에 포스트-시냅틱 뉴런(20)에서 시냅스(30)를 강화시키기 위한 컬럼 펄스(Cp)를 발생시키는 것을 포함할 수 있다. 즉, 포스트-시냅틱 뉴런(20)으로부터 시냅스(30)의 멤리스터(35)의 제2 전극으로 시냅스(30)를 강화시키기 위한 컬럼 펄스(Cp)를 입력하는 것을 포함할 수 있다. 컬럼 펄스(Cp)는 셋 전압(Vset)의 1/2 이하의 음(-)의 전압(-Vset/2)을 가질 수 있다. 컬럼 펄스(Cp)가 음(-)의 전압을 갖지 않더라도, 로우 펄스(Rp)와 컬럼 펄스(Cp)의 전압 차이가 셋 전압(Vset)보다 클 경우, 전류는 시냅스(30)의 트랜지스터(31)의 드레인 전극으로부터 멤리스터(35)의 제2 전극으로 흐를 것이다. 따라서, 시냅스(30)의 멤리스터(35)의 저항이 낮아질 수 있고, 및 시냅스(30)가 강화될 수 있다. The method may include generating a low pulse Rp at a third timing t3 delayed by a delay time td in the
로우 펄스(Rp)와 컬럼 펄스(Cp)는 대부분 중첩할 수 있다. 예를 들어, 로우 펄스(Rp)의 듀레이션(dRp)은 컬럼 펄스(Cp)의 듀레이션(dCp)보다 클 수 있다. 본 실시예에서, 로우 펄스(Rp)는 컬럼 펄스(Cp)보다 먼저 라이징하여 컬럼 펄스(Cp)보다 나중에 폴링하는 것으로 예시되었다. 로우 펄스(Rp)와 컬럼 펄스(Cp)는 실질적으로 동일한 타이밍에 라이징/폴링할 수 있고, 및 폴링/라이징할 수 있다. 본 발명의 기술적 사상의 확장된 다른 실시예들에서, 로우 펄스(Rp)와 컬럼 펄스(Cp)는 다양하게 중첩할 수 있다. 예를 들어, 로우 펄스(Rp)가 컬럼 펄스(Cp)보다 나중에 라이징할 수도 있고, 및 먼저 폴링할 수도 있다. The row pulse Rp and the column pulse Cp may mostly overlap. For example, the duration dRp of the row pulse Rp may be greater than the duration dCp of the column pulse Cp. In this embodiment, the row pulse Rp rises earlier than the column pulse Cp and falls later than the column pulse Cp. The row pulse Rp and the column pulse Cp may rise/fall and may fall/rise at substantially the same timing. In other extended embodiments of the technical concept of the present invention, the row pulse Rp and the column pulse Cp may overlap in various ways. For example, the row pulse Rp may rise later than the column pulse Cp, and may poll first.
상기 방법은 컬럼 펄스(Cp)가 발생한 후, 또는 컬럼 펄스(Cp)가 시냅스(30)로 입력된 제4 타이밍(t4)으로부터 게이팅 시간 차(Δtg)가 지난 제5 타이밍(t5)에 게이팅 컨트롤러(40)에서 게이팅 펄스(Gp)를 발생시키는 것을 포함할 수 있다. 즉, 게이팅 컨트롤러(40)로부터 발생한 게이팅 펄스(Gp)가 게이팅 라인(45)을 통하여 시냅스(30)의 트랜지스터(31)의 게이트 전극으로 입력될 수 있다.The method is performed by the gating controller at a fifth timing t5 after the gating time difference Δtg has elapsed from the fourth timing t4 when the column pulse Cp is generated or when the column pulse Cp is input to the
게이팅 펄스(Gp)가 입력되어 트랜지스터(31)가 턴-온 상태가 되면, 로우 펄스(Rp)와 컬럼 펄스(Cp)가 중첩된 영역, 즉 로우 펄스(Rp)와 컬럼 펄스(Cp)가 모두 입력되고 있는 강화 시간(ΔtP = t6 - t5)동안 시냅스(30)의 멤리스터(35)가 강화될 수 있다. 즉, STDP(spike-timing-dependent plasticity) 기술이 기존의 TDM (time division multiplexing) 기술 보다 짧은 시간 내에 간단하고 효과적으로 구현될 수 있다. 또한, 하나의 멤리스터만을 포함하므로 다수 개의 멤리스터를 이용할 때보다 멤리스터의 불균일성에 의한 시냅스 오차가 최소화될 수 있다. When the
컬럼 펄스(Cp) 및 로우 펄스(Rp) 입력이 종료되어 시냅스(30)의 강화가 종료되면 게이팅 펄스(Gp)의 입력도 종료될 수 있다. 이후, 다음 주기의 게이팅 신호(Gs)가 시냅스(30)의 트랜지스터(31)의 게이트 전극에 입력되면서, 다시 다른 시냅스(30)를 강화 또는 억제시키기 위한 준비 상태로 진입할 수 있다.When the input of the column pulse (Cp) and the row pulse (Rp) are terminated and the reinforcement of the
도 2 및 3b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스(30)를 억제하는 방법은, 먼저 시냅스(30)의 트랜지스터(31)가 턴-온 상태, 즉 게이트 전극에 게이팅 신호(Gs)가 입력되고 있는 상태에서, 컬럼 라인(25)을 통하여 포스트-시냅틱 뉴런(20)로부터 시냅스(30)의 멤리스터(35)의 제2 전극으로 컬럼 스파이크(Cs)를 주기적, 반복적으로 입력하는 것을 포함할 수 있다. 마지막 컬럼 스파이크(Cs)가 제1 타이밍(t1)에 라이징하는 것으로 가정, 설명된다. 즉, 마지막 컬럼 스파이크(Cs)의 라이징 에지가 제1 타이밍(t1)에 위치할 수 있다. 본 발명의 기술적 사상의 다른 실시예에서, 제1 타이밍(t1)에 마지막 컬럼 스파이크(Cs)가 폴링하는 것으로 가정될 수도 있다. 즉, 마지막 컬럼 스파이크(Cs)의 폴링 에지가 제1 타이밍(t1)에 위치할 수 있다. Referring to Figures 2 and 3b, in the method of suppressing the
상기 방법은 억제시키기 위한 시냅스(30)를 선택하기 위한 로우 스파이크(Rs)를 프리-시냅틱 뉴런(10)으로부터 발생시키는 것을 포함할 수 있다. 또는, 상기 방법은 다수 개의 컬럼 스파이크들(Cs)이 누적됨에 따라 프리-시냅틱 뉴런(10)으로부터 로우 스파이크(Rs)를 제2 타이밍(t2)에 발생시키는 것을 포함할 수 있다. 예를 들어, 컬럼 스파이크들(Cs)이 누적됨에 따라 프리-시냅틱 뉴런(10)으로부터 로우 스파이크(Rs)를 제2 타이밍(t2)에 발생시키는 것을 포함할 수 있다. 예를 들어, 컬럼 스파이크들(Cs)이 누적됨에 따라 프리-시냅틱 뉴런(10)이 파이어될 수 있다. 앞서 언급되었듯이, 제2 타이밍(t2)은 제1 타이밍(t1)과 스파이크 시간 차(Δts)를 가질 수 있다. (Δts = t2 - t1)The method may include generating a low spike (Rs) from a pre-synaptic neuron (10) to select a synapse (30) to inhibit. Alternatively, the method may include generating a row spike Rs from the
상기 방법은 로우 스파이크(Rs)가 발생하는 제2 타이밍(t2)에 게이팅 컨트롤러(40)로부터 트랜지스터(31)의 게이트 전극으로 제공되는 게이팅 신호(Gs)를 중단하는 것을 포함할 수 있다. 즉, 시냅스(30)의 트랜지스터(31)가 턴-오프 될 수 있다. 또한, 상기 방법은 로우 스파이크(Rs)가 발생하면 컬럼 스파이크(Cs)의 발생을 중단하는 것을 포함할 수 있다. 스파이크 시간 차(Δts)는 컬럼 스파이크들(Cs)의 시간 간격(ΔtCs)보다 클 수 있다. 따라서, 마지막 컬럼 스파이크(Cs)와 로우 스파이크(Rs) 사이에 더 이상 다른 컬럼 스파이크(Cs)가 발생하지 않을 수 있다. The method may include stopping the gating signal Gs provided from the gating controller 40 to the gate electrode of the
상기 방법은 로우 스파이크(Rs)가 발생한 후, 포스트-시냅틱 뉴런(20)에서 지연 시간(td)만큼 지연된 제3 타이밍(t3)에 컬럼 펄스(Cp)를 발생시키는 것을 포함할 수 있다. 즉, 포스트-시냅틱 뉴런(20)으로부터 시냅스(30)의 멤리스터(35)의 제2 전극으로 시냅스(30)를 강화시키기 위한 컬럼 펄스(Cp)가 입력될 수 있다. 예를 들어, 컬럼 펄스(Cp)는 셋 전압(Vet)의 1/2 이상의 양(+)의 전압(+Vset/2)을 가질 수 있다. 상기 방법은 제3 타이밍(t3)으로부터 약간의 시간이 지연된 제4 타이밍(t4)에 프리-시냅틱 뉴런(10)에서 시냅스(30)를 억제시키기 위한 로우 펄스(Rp)를 발생시키는 것을 포함할 수 있다. 즉, 프리-시냅틱 뉴런(10)으로부터 시냅스(30)의 트랜지스터(31)의 드레인 전극으로 시냅스(30)를 억제시키기 위한 로우 펄스(Rp)를 입력하는 것을 포함할 수 있다. 예를 들어, 로우 펄스(Rp)는 셋 전압(Vset)의 1/2 이하의 음(-)의 전압(-Vset/2)을 가질 수 있다. 로우 펄스(Rp)가 음(-)의 전압을 갖지 않더라도, 컬럼 펄스(Cp)와 로우 펄스(Rp)의 차이가 셋 전압(Vset)보다 클 경우, 전류는 시냅스(30)의 멤리스터(32)의 제2 전극으로부터 트랜지스터(31)의 드레인 전극으로 흐를 것이다. 따라서, 시냅스(30)의 멤리스터(35)의 저항이 높아질 수 있고, 및 시냅스(30)가 억제될 수 있다. 앞서 언급되었듯이, 본 발명의 기술적 사상의 확장된 실시예들에서, 컬럼 펄스(Cp)와 로우 펄스(Rp)는 실질적으로 동일한 타이밍에 라이징/폴링 및 폴링/라이징할 수 있고, 및 시냅스(30)로 입력될 수 있다. The method may include generating a column pulse Cp at a third timing t3 delayed by a delay time td in the
상기 방법은 로우 펄스(Rp)가 발생한 후 또는 로우 펄스(Rp)가 시냅스(30)로 입력된 제4 타이밍(t4)으로부터 게이팅 시간 차(Δtg)가 지난 제5 타이밍(t5)에 게이팅 컨트롤러(40)에서 게이팅 펄스(Gp)를 발생시키는 것을 포함할 수 있다. 즉, 게이팅 컨트롤러(40)로부터 발생한 게이팅 펄스(Gp)가 게이팅 라인(45)을 통하여 시냅스(30)의 트랜지스터(31)의 게이트 전극으로 입력될 수 있다. 앞서 언급되었듯이, 게이팅 시간 차(Δtg)는 스파이크 시간 차(Δts)에 비례할 수 있다. In the method, the gating controller ( 40) may include generating a gating pulse (Gp). That is, the gating pulse Gp generated from the gating controller 40 may be input to the gate electrode of the
게이팅 펄스(Gp)가 입력되어 트랜지스터(31)가 턴-온 상태가 되면, 컬럼 펄스(Cp)와 로우 펄스(Rp)가 중첩된 영역, 즉 컬럼 펄스(Cp)와 로우 펄스(Rp)가 모두 입력되고 있는 억제 시간(ΔtP = t6 - t5)동안 시냅스(30)의 멤리스터(35)가 억제될 수 있다. When the
도 4는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 일부를 상세하게 도시한 블록 다이아그램이다. 예를 들어, 하나의 포스트-시냅틱 뉴런(20_n) 및 하나의 컬럼 라인(25_n)을 공유하는 다수 개의 프리-시냅틱 뉴런들(10_1~10_n) 및 다수 개의 로우 게이팅 컨트롤러들(41_1~41_n)이 도시되었다.4 is a block diagram showing in detail a part of a neuromorphic device according to an embodiment of the technical concept of the present invention. For example, a plurality of pre-synaptic neurons 10_1 to 10_n and a plurality of row gating controllers 41_1 to 41_n sharing one post-synaptic neuron 20_n and one column line 25_n are shown. It became.
도 5a는 도 4에 도시된 상기 뉴로모픽 소자의 시냅스들(30_1n~30_nn)을 선택적으로 강화시키는 방법을 설명하는 타이밍도이고, 및 도 5b는 중첩된 펄스들의 타이밍도들이다.FIG. 5A is a timing diagram illustrating a method of selectively strengthening the synapses 30_1n to 30_nn of the neuromorphic device shown in FIG. 4, and FIG. 5B is timing diagrams of superimposed pulses.
도 4 및 5a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스들(30_1n~30_nn)을 선택적으로 강화시키는 방법은 먼저, 각 로우 게이팅 컨트롤러들(41_1~41_n)로부터 발생된 게이팅 신호들(Gs1~Gsn)이 각 시냅스들(30_1n~30_nn)의 트랜지스터들(31_1n~31_nn)의 게이트 전극들로 입력되고 있는 상태에서, 각 프리-시냅틱 뉴런들(10_1~10_n)로부터 발생된 로우 스파이크들(Rs1~Rsn)이 각 시냅스들(30_1n~30_nn)의 트랜지스터들(31_1n~31_nn)의 드레인 전극들로 입력되는 것을 포함할 수 있다. Referring to FIGS. 4 and 5A , a method for selectively strengthening synapses 30_1n to 30_nn of a neuromorphic device according to an embodiment of the technical idea of the present invention is first performed by using each row gating controller 41_1 to 41_n In a state where the gating signals (Gs1 to Gsn) generated from each of the synapses (30_1n to 30_nn) are being input to the gate electrodes of the transistors (31_1n to 31_nn), each pre-synaptic neuron (10_1 to 10_n) It may include that the low spikes Rs1 to Rsn generated from are input to the drain electrodes of the transistors 31_1n to 31_nn of the respective synapses 30_1n to 30_nn.
강화시킬 시냅스들(30_1n~30_nn)이 공통으로 연결된 컬럼 라인(25_n)과 연결된 포스트-시냅틱 뉴런(20_n)으로부터 컬럼 스파이크(Csn)가 발생할 수 있다. 또는 각 로우 스파이크들(Rs1~Rsn)이 누적됨에 따라 포스트-시냅틱 뉴런(20_n)이 파이어될 수 있다. 파이어된 포스트-시냅틱 뉴런(20_n)은 도 1a에 도시된 다수 개의 포스트-시냅틱 뉴런들(20_1~20_n) 중 누적 전압/전류가 가장 먼저 비교기들(22_1n~2_nn)의 리퍼런스 전압보다 커진 하나일 수 있다. A column spike Csn may occur from a post-synaptic neuron 20_n connected to a column line 25_n to which synapses 30_1n to 30_nn to be strengthened are connected in common. Alternatively, the post-synaptic neuron 20_n may fire as each of the low spikes Rs1 to Rsn accumulates. The fired post-synaptic neuron 20_n may be one of the plurality of post-synaptic neurons 20_1 to 20_n shown in FIG. 1A , in which the cumulative voltage/current first becomes larger than the reference voltage of the comparators 22_1n to 2_nn. there is.
도 1a를 참조하여, 하나의 포스트-시냅틱 뉴런(20_n)이 파이어되면, 즉 컬럼 스파이크(Csn)가 발생하면 나머지 포스트-시냅틱 뉴런들(20_1~20_n)은 더 이상 파이어되지 않을 수 있다. 즉, 승자 독식(Winner Takes All) 룰이 적용될 수 있다. 또한, 더 이상의 로우 스파이크들(Rs1~Rsn)도 발생하지 않을 수 있다. 각 로우 스파이크들(Rs1~Rsn)의 발생 주기들(ΔtRs1~ΔtRsn)은 서로 다를 수도 있다. 각 로우 스파이크들(Rs1~Rsn)의 발생 주기들(ΔtRs1~ΔtRsn)은 각 로우 스파이크들(Rs1~Rsn)과 컬럼 스파이크(Csn)의 스파이크 발생 시간 차들(Δts1~Δtsn) 보다 각각 클 수 있다. Referring to FIG. 1A , when one post-synaptic neuron 20_n is fired, that is, when a column spike (Csn) occurs, the remaining post-synaptic neurons 20_1 to 20_n may not be fired any more. That is, the Winner Takes All rule may be applied. Also, no more low spikes Rs1 to Rsn may occur. Generation periods ΔtRs1 to ΔtRsn of the row spikes Rs1 to Rsn may be different from each other. Generation periods ΔtRs1 to ΔtRsn of the row spikes Rs1 to Rsn may be greater than spike generation time differences Δts1 to Δtsn between the row spikes Rs1 to Rsn and the column spike Csn.
컬럼 스파이크(Csn)가 발생하면, 게이팅 신호들(Gs1~Gsn)의 발생 및 입력이 중단될 수 있다. 즉, 각 시냅스들(30_1n~30_nn)의 트랜지스터들(31_1n~31_nn)이 턴-오프 될 수 있다. 컬럼 스파이크(Csn)가 발생한 타이밍(tCs)으로부터 제1 지연 시간(td1)만큼 지연된 타이밍(tRp)에 로우 펄스들(Rp1~Rpn)이 발생할 수 있고, 및 제2 지연 시간(td2)만큼 지연된 타이밍(tCp)에 컬럼 펄스(Cpn)가 발생할 수 있다. 예를 들어, 로우 펄스들(Rp1~Rpn)은 실질적으로 동일한 타이밍(tRp)에 발생할 수 있다. 본 발명의 기술적 사상의 확장된 실시예들에서, 컬럼 펄스(Cpn)가 발생하는 타이밍(tCp)이 로우 펄스들(Rp1~Rpn)이 발생하는 타이밍(tRp) 보다 빠를 수도 있고, 또는 로우 펄스들(Rp1~Rpn)이 발생하는 타이밍(tRp)과 컬럼 펄스(Cpn)가 발생하는 타이밍(tCp)이 실질적으로 동일할 수도 있다. When the column spike Csn occurs, generation and input of the gating signals Gs1 to Gsn may be stopped. That is, the transistors 31_1n to 31_nn of each of the synapses 30_1n to 30_nn may be turned off. Low pulses Rp1 to Rpn may occur at a timing tRp delayed by a first delay time td1 from the timing tCs at which the column spike Csn occurred, and a timing delayed by a second delay time td2 A column pulse Cpn may occur at (tCp). For example, the low pulses Rp1 to Rpn may occur at substantially the same timing tRp. In extended embodiments of the technical concept of the present invention, the timing tCp at which the column pulse Cpn is generated may be earlier than the timing tRp at which the row pulses Rp1 to Rpn are generated, or the low pulses The timing tRp at which Rp1 to Rpn occurs may be substantially the same as the timing tCp at which the column pulse Cpn occurs.
로우 펄스들(Rp1~Rpn)은 프리-시냅틱 뉴런들(10_1~10_n)로부터 각 시냅스들(30_1n~30_nn)의 트랜지스터들(31_1n~31_nn)의 드레인 전극들로 입력될 수 있고, 및 컬럼 펄스(Cpn)는 파이어된 포스트-시냅틱 뉴런(20_n)으로부터 각 시냅스들(30_1n~_30nn)의 멤리스터들(35_1n~35_nn)의 제2 전극들로 입력될 수 있다. 이때, 각 시냅스들(30_1n~30_nn)의 트랜지스터들(31_1n~31_nn)은 아직 턴-온되지 않을 수 있다. The row pulses Rp1 to Rpn may be input from the pre-synaptic neurons 10_1 to 10_n to the drain electrodes of the transistors 31_1n to 31_nn of the respective synapses 30_1n to 30_nn, and the column pulse ( Cpn) may be input from the fired post-synaptic neuron 20_n to the second electrodes of the memristors 35_1n to 35_nn of the respective synapses 30_1n to _30nn. At this time, the transistors 31_1n to 31_nn of each of the synapses 30_1n to 30_nn may not be turned on yet.
각 스파이크 시간 차들(Δts1~Δtsn)에 비례하는 게이팅 시간 차들(Δtg1~Δtgn)에 따라 각 로우 게이팅 컨트롤러들(41_1~41_n)로부터 게이팅 펄스들(Gp1~Gpn)이 발생할 수 있다. 예를 들어, 게이팅 시간 차들(Δtg1~Δtgn)은 해당하는 각 스파이크 시간 차들(Δts1~Δtsn)이 클수록 클 수 있고, 작을수록 작을 수 있다. 즉, 가장 작은 스파이크 시간 차(Δtg1)를 갖는 시냅스(30_1n)에 가장 먼저 게이팅 펄스(Gp1)가 입력될 수 있다. 가장 큰 스파이크 시간 차(Δtgn)를 갖는 시냅스(30_nn)에 가장 나중에 게이팅 펄스(Gpn)가 입력될 수 있다. 각 게이팅 펄스들(Gp1~Gpn)은 해당하는 각 로우 게이팅 컨트롤러들(41_1~41_n)에서 발생하여 해당하는 각 로우 게이팅 라인들(46_1~46_n)을 통하여 해당하는 각 시냅스들(30_1n~30_nn)의 트랜지스터들(31_1n~31_nn)의 게이트 전극들로 입력될 수 있다.Gating pulses Gp1 to Gpn may be generated from the row gating controllers 41_1 to 41_n according to the gating time differences Δtg1 to Δtgn that are proportional to the spike time differences Δts1 to Δtsn. For example, the gating time differences Δtg1 to Δtgn may be larger as the respective spike time differences Δts1 to Δtsn are larger, and may be smaller as the respective spike time differences Δts1 to Δtsn are smaller. That is, the gating pulse Gp1 may be input first to the synapse 30_1n having the smallest spike time difference Δtg1. The gating pulse Gpn may be input last to the synapse 30_nn having the largest spike time difference Δtgn. Each of the gating pulses (Gp1 to Gpn) is generated from the corresponding row gating controllers 41_1 to 41_n, and the respective synapses 30_1n to 30_nn are generated through the corresponding row gating lines 46_1 to 46_n. It may be input to the gate electrodes of the transistors 31_1n to 31_nn.
게이팅 펄스들(Gp1~Gpn)이 입력됨에 따라 각 시냅스들(30_1n~30_nn)이 순차적으로 턴-온될 수 있다. 따라서 각 시냅스들(30_1n~30_nn)이 순차적으로 강화될 수 있다. 이때, 각 로우 펄스들(Rp1~Rpn), 컬럼 펄스(Cpn), 및 각 게이팅 펄스들(Gp1~Gpn)이 중첩하는 영역들(S1~Sn)만큼 각 시냅스들(30_1n~30_nn)의 멤리스터들(35_1n~35_nn)이 강화될 수 있다. As the gating pulses Gp1 to Gpn are input, synapses 30_1n to 30_nn may be sequentially turned on. Therefore, each synapse (30_1n ~ 30_nn) can be sequentially strengthened. At this time, the memristors of each synapse 30_1n to 30_nn are as much as the regions S1 to Sn overlapped by the row pulses Rp1 to Rpn, the column pulses Cpn, and the gating pulses Gp1 to Gpn. (35_1n to 35_nn) may be reinforced.
각 시냅스들(30_1n~30_nn)이 강화된 후, 다른 포스트-시냅틱 뉴런(20_n)에 연결된 시냅스들(30_11~30_nn)을 강화 시키기 위한 준비를 위한 게이팅 신호들(Gs1~Gsn)이 각 시냅스들(30_11~30_nn)의 트랜지스터들(31_11~31_nn)의 게이트 전극들로 입력될 수 있다. After each synapse (30_1n to 30_nn) is strengthened, the gating signals (Gs1 to Gsn) for preparation for strengthening the synapses (30_11 to 30_nn) connected to other post-synaptic neurons (20_n) are applied to each synapse ( It may be input to the gate electrodes of the transistors 31_11 to 31_nn of 30_11 to 30_nn.
본 발명의 기술적 사상에서, 게이팅 펄스들(Gp1~Gpn)은 사각형 모양 또는 삼각형 모양을 가질 수 있다. 본 발명의 기술적 사상의 다양한 실시예들을 보이기 위하여 도 3a 및 3b와 비교하여, 게이트 펄스들(Gp1~Gpn)이 삼각형 모양으로 도시되었다. In the spirit of the present invention, the gating pulses Gp1 to Gpn may have a square shape or a triangular shape. In order to show various embodiments of the technical idea of the present invention, the gate pulses Gp1 to Gpn are shown in a triangular shape compared to FIGS. 3A and 3B.
도 5b에 각 로우 펄스들(Rp1~Rpn), 컬럼 펄스(Cp), 및 각 게이팅 펄스들(Gp1~Gpn)이 중첩하는 영역들(S1~Sn)이 오른 쪽에 해칭을 이용하여 도시되었다. 해칭된 영역들은 해당하는 각 로우 펄스들(Rp1~Rpn), 컬럼 펄스(Cp), 및 해당하는 각 게이팅 펄스들(Gp1~Gpn)의 중첩된 적분 값일 수 있다. 도 5b를 참조하면, 게이팅 시간 차들(Δtg1~Δtgn)에 따라 로우 펄스들(Rp1~Rpn), 컬럼 펄스(Cpn), 및 게이팅 펄스들(Gp1~Gp2)이 중첩하는 면적들이 달라지는 것을 알 수 있다. 즉, 게이팅 시간 차들(Δtg1~Δtgn)에 따라 각 시냅스들(30_1n~30_nn)이 강화되는 정도가 다른 것을 알 수 있다. 상세하게, 가장 짧은 스파이크 시간 차(Δts1)에 따라 가장 짧은 게이팅 시간 차(Δtg1)에 게이팅 펄스(Gp1)가 발생함으로써, 특정 시냅스(30_1n)가 가장 긴 시간(Δtp1) 동안 강화될 수 있다. 가장 긴 스파이크 시간 차(Δtgn)에 따라 가장 긴 게이팅 시간 차(Δtgn)에 게이팅 펄스(Gpn)가 발생됨으로써, 특정 시냅스(30_nn)가 가장 짧은 시간(Δtpn)동안 강화될 수 있다. 부가하여, 게이팅 펄스들(Gp1~Gpn)이 삼각형 모양을 가지므로, 스파이크 시간 차들(Δts1~Δtsn) 및 게이팅 시간 차들(Δtg1~Δtgn)에 따른 시냅스들(30_1n~30_nn)의 강화 시간들(Δtp1~tpn)의 차이는 게이팅 펄스들(Gp1~Gpn)이 사각형 모양을 가질 경우보다 더욱 커질 수 있다. 본 발명의 기술적 사상에 의하면, 게이팅 시간 차들(Δtg1~Δtgn), 즉 게이팅 펄스들(Gp1~Gpn)이 발생하는 타이밍들(tg1~tgn) 및 게이팅 펄스들(Gp1~Gpn)의 모양들에 따라 시냅스들(30_11~30_nn)의 강화율(potentiation ratio)이 달라 질 수 있다.In FIG. 5B , regions S1 to Sn overlapped by row pulses Rp1 to Rpn, column pulses Cp, and gating pulses Gp1 to Gpn are shown by hatching on the right side. The hatched regions may be overlapped integral values of corresponding row pulses Rp1 to Rpn, column pulses Cp, and corresponding gating pulses Gp1 to Gpn. Referring to FIG. 5B , it can be seen that overlapping areas of the row pulses Rp1 to Rpn, the column pulses Cpn, and the gating pulses Gp1 to Gp2 vary according to the gating time differences Δtg1 to Δtgn. . That is, it can be seen that the degree of strengthening of each of the synapses 30_1n to 30_nn is different according to the gating time differences Δtg1 to Δtgn. In detail, by generating the gating pulse Gp1 at the shortest gating time difference (Δtg1) according to the shortest spike time difference (Δts1), the specific synapse 30_1n can be strengthened for the longest time (Δtp1). Since the gating pulse Gpn is generated at the longest gating time difference Δtgn according to the longest spike time difference Δtgn, a specific synapse 30_nn can be strengthened for the shortest time Δtpn. In addition, since the gating pulses Gp1 to Gpn have a triangular shape, the spike time differences Δts1 to Δtsn and the reinforcement times Δtp1 of the synapses 30_1n to 30_nn according to the gating time differences Δtg1 to Δtgn. ~tpn) may be larger than when the gating pulses Gp1 to Gpn have a rectangular shape. According to the technical idea of the present invention, according to the gating time differences (Δtg1 to Δtgn), that is, the timings (tg1 to tgn) at which the gating pulses (Gp1 to Gpn) are generated and the shapes of the gating pulses (Gp1 to Gpn) The potentiation ratio of synapses (30_11 to 30_nn) may vary.
도 6은 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 일부를 상세하게 도시한 블록 다이아그램이다. 예를 들어, 하나의 로우 라인(15_n)을 통하여 하나의 프리-시냅틱 뉴런(10_n) 및 하나의 로우 게이팅 라인(46_n)을 통하여 하나의 로우 게이팅 컨트롤러(41_n)을 공유하는 다수 개의 포스트-시냅틱 뉴런들(20_1~20_n)이 도시되었다.6 is a block diagram showing in detail a part of a neuromorphic device according to an embodiment of the technical idea of the present invention. For example, a plurality of post-synaptic neurons sharing one pre-synaptic neuron 10_n through one row line 15_n and one row gating controller 41_n through one row gating line 46_n Fields 20_1 to 20_n are shown.
도 7a는 도 6에 도시된 상기 뉴로모픽 소자의 시냅스들(30_n1~30_nn)을 선택적으로 억제시키는 방법을 설명하는 타이밍도이고, 및 도 7b는 중첩된 펄스들의 타이밍도들이다.FIG. 7A is a timing diagram illustrating a method of selectively inhibiting the synapses 30_n1 to 30_nn of the neuromorphic device shown in FIG. 6, and FIG. 7B is timing diagrams of superimposed pulses.
도 6 및 7a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스들(30_n1~30_nn)을 선택적으로 억제시키는 방법은 먼저, 해당하는 로우 게이팅 컨트롤러(41_n)로부터 발생된 게이팅 신호(Gsn)가 해당하는 시냅스들(30_n1~30_nn)의 트랜지스터들(31_n1~31_nn)의 게이트 전극들로 입력되고 있는 상태에서, 포스트-시냅틱 뉴런들(20_1~20_n)로부터 발생된 컬럼 스파이크들(Cs1~Csn)이 각 시냅스들(30_1n~30_nn)의 멤리스터들(35_1n~35_nn)의 제2 전극들로 입력되는 것을 포함할 수 있다. 컬럼 스파이크들(Cs1~Csn)의 발생 주기들(ΔtCs1~ΔtCsn)은 서로 다를 수 있다. Referring to FIGS. 6 and 7A , a method for selectively inhibiting synapses 30_n1 to 30_nn of a neuromorphic device according to an embodiment of the technical idea of the present invention is first generated from a corresponding row gating controller 41_n. Column spikes generated from the post-synaptic neurons 20_1 to 20_n in a state where the gating signal Gsn is being input to the gate electrodes of the transistors 31_n1 to 31_nn of the corresponding synapses 30_n1 to 30_nn It may include inputting the fields Cs1 to Csn to the second electrodes of the memristors 35_1n to 35_nn of the respective synapses 30_1n to 30_nn. Generation periods ΔtCs1 to ΔtCsn of the column spikes Cs1 to Csn may be different from each other.
각 컬럼 스파이크들(Cs1~Csn)이 각 시냅스들(30_n1~30_nn)로 입력되는 동안, 억제될 시냅스들(30_n1~30_nn)이 공통으로 연결된 프리-시냅틱 뉴런(10_n)으로부터 시냅스들(30_n1~30_nn)의 트랜지스터(31_n1~31_nn)의 드레인 전극들로 로우 스파이크(Rs)가 발생 및 입력될 수 있다. 즉, 억제될 시냅스들(30_n1~30_nn)이 선택될 수 있다.While each column spike (Cs1 ~ Csn) is input to each synapse (30_n1 ~ 30_nn), synapses (30_n1 ~ 30_nn) from pre-synaptic neurons (10_n) to which synapses to be inhibited (30_n1 ~ 30_nn) are commonly connected A low spike Rs may be generated and input to drain electrodes of the transistors 31_n1 to 31_nn of ). That is, synapses 30_n1 to 30_nn to be inhibited may be selected.
로우 스파이크(Rs)가 발생하면, 로우 게이팅 신호들(Gs1~Gsn)의 발생 및 입력이 중단될 수 있다. 즉, 시냅스들(30_n1~30_nn)의 트랜지스터들(31_n1~31_nn)이 턴-오프 될 수 있다. 로우 스파이크(Rs)가 발생한 타이밍(tRs)로부터 제1 지연 시간(td1)만큼 지연된 타이밍(tCp)에 컬럼 펄스들(Cp1~Cpn)이 발생할 수 있고, 및 제2 지연 시간(td2)만큼 지연된 타이밍(tRp)에 로우 펄스(Rpn)가 발생할 수 있다. 예를 들어, 컬럼 펄스들(Cp1~Cpn)은 실질적으로 동일한 타이밍(tCp)에 발생할 수 있다. 본 발명의 기술적 사상의 확장된 실시예들에서, 로우 펄스(Rpn)가 발생하는 타이밍(tRp)이 컬럼 펄스들(Cp1~Cpn)이 발생하는 타이밍(tCp) 보다 빠를 수도 있고, 또는 컬럼 펄스들(Cp1~Cpn)이 발생하는 타이밍(tCp)과 로우 펄스(Rpn)가 발생하는 타이밍(tRp)이 실질적으로 동일할 수도 있다. When the low spike Rs occurs, generation and input of the low gating signals Gs1 to Gsn may be stopped. That is, the transistors 31_n1 to 31_nn of the synapses 30_n1 to 30_nn may be turned off. Column pulses Cp1 to Cpn may be generated at a timing tCp delayed by a first delay time td1 from the timing tRs at which the row spike Rs occurred, and a timing delayed by a second delay time td2 A low pulse Rpn may occur at (tRp). For example, the column pulses Cp1 to Cpn may occur at substantially the same timing tCp. In extended embodiments of the technical idea of the present invention, the timing tRp of generating the row pulse Rpn may be earlier than the timing tCp of generating the column pulses Cp1 to Cpn, or the column pulses The timing tCp at which (Cp1 to Cpn) occurs may be substantially the same as the timing tRp at which the low pulse Rpn occurs.
컬럼 펄스들(Cp1~Cpn)은 포스트-시냅틱 뉴런들(20_1~20_n)로부터 발생하여 각 시냅스들(30_n1~30_nn)의 멤리스터들(35_n1~35_nn)의 제2 전극들로 입력될 수 있고, 및 로우 펄스(Rp)는 프리-시냅틱 뉴런(10_n)으로부터 발생하여 각 시냅스들(30_n1~30_nn)의 트랜지스터들(31_n1~31_nn)의 드레인 전극들로 입력될 수 있다. 컬럼 펄스들(Cp1~Cpn)은 실질적으로 동일한 타이밍(tp)에 발생할 수 있다. 예를 들어, 컬럼 펄스들(Cp1~Cpn)은 셋(set) 전압(Vset)의 1/2 이상의 양(+)의 전압(+Vset/2)을 가질 수 있고, 및 로우 펄스(Rpn)는 셋 전압(Vset)의 1/2 이하의 음(-)의 전압(-Vset/2)을 가질 수 있다. 이때, 각 시냅스들(30_n1~30_nn)의 트랜지스터들(31_n1~31_nn)은 아직 턴-온되지 않을 수 있다. Column pulses Cp1 to Cpn may be generated from post-synaptic neurons 20_1 to 20_n and input to second electrodes of memristors 35_n1 to 35_nn of synapses 30_n1 to 30_nn, And the low pulse Rp may be generated from the pre-synaptic neuron 10_n and input to the drain electrodes of the transistors 31_n1 to 31_nn of the respective synapses 30_n1 to 30_nn. The column pulses Cp1 to Cpn may occur at substantially the same timing tp. For example, the column pulses Cp1 to Cpn may have a positive (+) voltage (+Vset/2) of 1/2 or more of the set voltage (Vset), and the low pulse (Rpn) may be It may have a negative (-) voltage (-Vset/2) less than 1/2 of the set voltage (Vset). At this time, the transistors 31_n1 to 31_nn of each of the synapses 30_n1 to 30_nn may not be turned on yet.
마지막 컬럼 스파이크들(Cs1~Csn)과 로우 스파이크(Rsn) 사이의 스파이크 시간 차들(Δts1~Δtsn)에 따라 게이팅 펄스들(Gp1~Gpn)이 각각 서로 다른 타이밍들(tg1~tgn)에 로우 게이팅 컨트롤러들(41_1~41_n)로부터 발생되어 시냅스들(30_n1~30_nn)의 트랜지스터들(31_n1~31_nn)의 게이트 전극들로 입력될 수 있다. 앞서 언급되었듯이, 스파이크 시간 차들(Δts1~Δtsn)이 짧을수록 게이팅 시간 차들(Δtg1~Δtgn)도 짧을 수 있다. 즉, 스파이크 시간 차들(Δts1~Δtsn)이 짧을수록 게이팅 펄스(Gp1~Gpn)가 빠른 타이밍에 발생할 수 있고, 및 스파이크 시간 차들(Δts1~Δtsn)이 길수록 게이팅 펄스(Gp1~Gpn)가 지연된 타이밍에 발생할 수 있다. According to the spike time differences (Δts1 to Δtsn) between the last column spikes (Cs1 to Csn) and the row spike (Rsn), the gating pulses (Gp1 to Gpn) are set at different timings (tg1 to tgn). It may be generated from the synapses 41_1 to 41_n and input to the gate electrodes of the transistors 31_n1 to 31_nn of the synapses 30_n1 to 30_nn. As mentioned above, the shorter the spike time differences Δts1 to Δtsn, the shorter the gating time differences Δtg1 to Δtgn. That is, as the spike time differences Δts1 to Δtsn are shorter, the gating pulses Gp1 to Gpn may be generated at a faster timing, and as the spike time differences Δts1 to Δtsn are longer, the gating pulses Gp1 to Gpn may be generated at a delayed timing. can happen
게이팅 펄스들(Gp1~Gpn)에 의해 시냅스들(30_n1~30_nn)의 트랜지스터들(31_n1~31_nn)이 턴-온 될 수 있고, 각 시냅스들(30_n1~30_nn)의 멤리스터들(35_n1~35_nn)이 억제될 수 있다. The transistors 31_n1 to 31_nn of the synapses 30_n1 to 30_nn may be turned on by the gating pulses Gp1 to Gpn, and the memristors 35_n1 to 35_nn of the synapses 30_n1 to 30_nn this can be suppressed.
각 시냅스들(30_n1~30_nn)이 억제된 후, 다른 프리-시냅틱 뉴런(10_n)에 연결된 시냅스들(30_11~30_nn)을 억제 시키기 위한 준비를 위한 게이팅 신호들(Gs1~Gsn)이 각 시냅스들(30_11~30_nn)의 트랜지스터들(31_11~31_nn)의 게이트 전극들로 입력될 수 있다. 앞서 언급되었듯이, 게이팅 펄스들(Gp1~Gpn)은 사각형 모양 또는 삼각형 모양을 가질 수 있다. After each synapse (30_n1 ~ 30_nn) is inhibited, the gating signals (Gs1 ~ Gsn) for preparation for inhibiting synapses (30_11 ~ 30_nn) connected to other pre-synaptic neurons (10_n) are applied to each synapse ( It may be input to the gate electrodes of the transistors 31_11 to 31_nn of 30_11 to 30_nn. As mentioned above, the gating pulses Gp1 to Gpn may have a square shape or a triangular shape.
도 7b에 각 컬럼 펄스들(Cp1~Cpn), 로우 펄스(Rp), 및 각 게이팅 펄스들(Gp1~Gpn)이 중첩하는 영역들(S1~Sn)이 오른 쪽에 해칭을 이용하여 도시되었다. 해칭된 영역들은 해당하는 각 컬럼 펄스들(Cp1~Cpn), 로우 펄스(Rp), 및 해당하는 각 게이팅 펄스들(Gp1~Gpn)의 중첩된 적분 값일 수 있다. 도 7b를 참조하면, 게이팅 시간 차들(Δtg1~Δtgn)에 따라 컬럼 펄스들(Cp1~Cpn), 로우 펄스(Rpn), 및 게이팅 펄스들(Gp1~Gpn)이 중첩하는 영역들(S1~Sn)이 달라질 수 있다. 각 영역들(S1~Sn)의 크기에 따라 시냅스들(30_1n~30_nn)이 각각 억제될 수 있다. 즉, 컬럼 펄스들(Cp1~Cpn) 및 로우 펄스(Rpn)가 중첩하는 영역들(S1~Sn)만큼 각 시냅스들(30_n1~30_nn)의 멤리스터들(35_n1~35_nn)의 억제율이 달라질 수 있다. In FIG. 7B , regions S1 to Sn overlapped by the column pulses Cp1 to Cpn, the row pulse Rp, and the gating pulses Gp1 to Gpn are shown using hatching on the right side. The hatched regions may be overlapped integral values of corresponding column pulses Cp1 to Cpn, row pulse Rp, and corresponding gating pulses Gp1 to Gpn. Referring to FIG. 7B , regions S1 to Sn overlap with column pulses Cp1 to Cpn, row pulses Rpn, and gating pulses Gp1 to Gpn according to gating time differences Δtg1 to Δtgn. this may vary. Synapses 30_1n to 30_nn may be inhibited according to the size of each region S1 to Sn. That is, the suppression rate of the memristors 35_n1 to 35_nn of the synapses 30_n1 to 30_nn may vary by the area S1 to Sn where the column pulses Cp1 to Cpn and the row pulse Rpn overlap. .
본 발명의 기술적 사상에 의하면, 게이팅 시간 차들(Δtg1~Δtgn), 즉 게이팅 펄스들(Gp1~Gpn)이 발생하는 타이밍들(tg1~tgn) 및 게이팅 펄스들(Gp1~Gpn)의 모양들에 따라 시냅스들(30_11~30_nn)의 억제율(deprssion ratio)이 달라 질 수 있다.According to the technical idea of the present invention, according to the gating time differences (Δtg1 to Δtgn), that is, the timings (tg1 to tgn) at which the gating pulses (Gp1 to Gpn) are generated and the shapes of the gating pulses (Gp1 to Gpn) A deprssion ratio of synapses (30_11 to 30_nn) may vary.
도 8은 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 일부를 상세하게 도시한 블록다이아그램이다. 예를 들어, 하나의 포스트-시냅틱 뉴런(20_n), 하나의 컬럼 라인(25_n), 하나의 컬럼 게이팅 컨트롤러(43_n), 하나의 컬럼 게이팅 라인(47_n)을 공유하는 다수 개의 프리-시냅틱 뉴런들(10_1~10_n)이 도시되었다. 도 9는 도 8에 도시된 상기 뉴로모픽 소자의 시냅스들(30_1n~30_nn)을 선택적으로 강화시키는 방법을 설명하는 타이밍도이다.8 is a block diagram showing in detail a part of a neuromorphic device according to an embodiment of the technical idea of the present invention. For example, a plurality of pre-synaptic neurons sharing one post-synaptic neuron 20_n, one column line 25_n, one column gating controller 43_n, and one column gating line 47_n ( 10_1 to 10_n) are shown. FIG. 9 is a timing diagram illustrating a method of selectively strengthening synapses 30_1n to 30_nn of the neuromorphic device shown in FIG. 8 .
도 8 및 9를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스들(30_1n~30_nn)을 선택적으로 강화시키는 방법은 먼저, 컬럼 게이팅 컨트롤러(42_n)로부터 발생된 게이팅 신호들(Gs1~Gsn)이 각 시냅스들(30_1n~30_nn)의 트랜지스터들(31_1n~31_nn)의 게이트 전극들로 입력되고 있는 상태에서, 각 프로-시냅틱 뉴런들(10_1~10_n)로부터 발생된 로우 스파이크들(Rs1~Rsn)이 각 시냅스들(30_1n~30_nn)의 트랜지스터들(31_1n~31_nn)의 드레인 전극들로 입력되는 것을 포함할 수 있다. Referring to FIGS. 8 and 9 , a method for selectively strengthening synapses 30_1n to 30_nn of a neuromorphic device according to an embodiment of the technical idea of the present invention first uses gating generated from a column gating controller 42_n. Low generated from each of the pro-synaptic neurons 10_1 to 10_n while the signals Gs1 to Gsn are being input to the gate electrodes of the transistors 31_1n to 31_nn of the respective synapses 30_1n to 30_nn Spikes Rs1 to Rsn may be input to drain electrodes of transistors 31_1n to 31_nn of synapses 30_1n to 30_nn.
강화시킬 시냅스들(30_1n~30_nn)이 공통으로 연결된 컬럼 라인(25_n)과 연결된 포스트-시냅틱 뉴런(20_n)으로부터 컬럼 스파이크(Csn)가 발생할 수 있다. 또는 각 로우 스파이크들(Rs1~Rsn)이 누적됨에 따라 포스트-시냅틱 뉴런(20_n)이 파이어될 수 있다. 파이어된 포스트-시냅틱 뉴런(20_n)은 도 1b에 도시된 다수 개의 포스트-시냅틱 뉴런들(20_1~20_n) 중 누적 전압/전류가 가장 먼저 비교기들(22_1n~22_nn)의 리퍼런스 전압보다 커진 하나일 수 있다. 앞서 언급되었듯이, 승자 독식 룰이 적용될 수 있다. 도 1b를 참조하여, 하나의 포스트-시냅틱 뉴런(20_n)이 파이어되면, 즉 컬럼 스파이크(Csn)가 발생하면 나머지 포스트-시냅틱 뉴런들(20_1~20_n)은 더 이상 파이어되지 않을 수 있다. 또한, 더 이상의 로우 스파이크들(Rs1~Rsn)도 발생하지 않을 수 있다. A column spike Csn may occur from a post-synaptic neuron 20_n connected to a column line 25_n to which synapses 30_1n to 30_nn to be strengthened are connected in common. Alternatively, the post-synaptic neuron 20_n may fire as each of the low spikes Rs1 to Rsn accumulates. The fired post-synaptic neuron 20_n may be one of the plurality of post-synaptic neurons 20_1 to 20_n shown in FIG. 1B , in which the cumulative voltage/current first becomes larger than the reference voltage of the comparators 22_1n to 22_nn. there is. As mentioned earlier, a winner-takes-all rule may apply. Referring to FIG. 1B , when one post-synaptic neuron 20_n is fired, that is, when a column spike (Csn) occurs, the remaining post-synaptic neurons 20_1 to 20_n may not be fired any more. Also, no more low spikes Rs1 to Rsn may occur.
컬럼 스파이크(Csn)가 발생하면, 게이팅 신호들(Gs1~Gsn)의 발생 및 입력이 중단될 수 있다. 즉, 각 시냅스들(30_1n~30_nn)의 트랜지스터들(31_1n~31_nn)이 턴-오프 될 수 있다. 컬럼 스파이크(Csn)가 발생한 타이밍(tCs)으로부터 제1 지연 시간(td1)만큼 지연된 타이밍(tRp)에 로우 펄스들(Rp1~Rpn)이 발생할 수 있고, 및 제2 지연 시간(td2)만큼 지연된 타이밍(tCp)에 컬럼 펄스(Cpn)가 발생할 수 있다. When the column spike Csn occurs, generation and input of the gating signals Gs1 to Gsn may be stopped. That is, the transistors 31_1n to 31_nn of each of the synapses 30_1n to 30_nn may be turned off. Low pulses Rp1 to Rpn may occur at a timing tRp delayed by a first delay time td1 from the timing tCs at which the column spike Csn occurred, and a timing delayed by a second delay time td2 A column pulse Cpn may occur at (tCp).
로우 펄스들(Rp1~Rpn)은 프리-시냅틱 뉴런들(10_1~10_n)로부터 각 시냅스들(30_1n~30_nn)의 트랜지스터들(31_1n~31_nn)의 드레인 전극들로 입력될 수 있고, 및 컬럼 펄스(Cpn)는 포스트-시냅틱 뉴런(20_n)으로부터 각 시냅스들(30_1n~_30nn)의 멤리스터들(35_1n~35_nn)의 제2 전극들로 입력될 수 있다. 이때, 각 시냅스들(30_1n~30_nn)의 트랜지스터들(31_1n~31_nn)은 아직 턴-온되지 않을 수 있다. The row pulses Rp1 to Rpn may be input from the pre-synaptic neurons 10_1 to 10_n to the drain electrodes of the transistors 31_1n to 31_nn of the respective synapses 30_1n to 30_nn, and the column pulse ( Cpn) may be input from the post-synaptic neuron 20_n to the second electrodes of the memristors 35_1n to 35_nn of the respective synapses 30_1n to _30nn. At this time, the transistors 31_1n to 31_nn of each of the synapses 30_1n to 30_nn may not be turned on yet.
각 스파이크 시간 차들(Δts1~Δtsn)에 비례하는 게이팅 시간 차들(Δtg1~Δtgn)에 따라 각 컬럼 게이팅 컨트롤러들(42_1~42_n)로부터 게이팅 펄스들(Gp1~Gpn)이 발생할 수 있다. 예를 들어, 게이팅 시간 차들(Δtg1~Δtgn)은 해당하는 각 스파이크 시간 차들(Δts1~Δtsn)이 클수록 클 수 있고, 작을수록 작을 수 있다. 각 게이팅 펄스들(Gp1~Gpn)은 해당하는 각 컬럼 게이팅 컨트롤러들(42_1~42_n)에서 발생하여 해당하는 각 컬럼 게이팅 라인들(47_1~47_n)을 통하여 해당하는 각 시냅스들(30_1n~30_nn)의 트랜지스터들(31_1n~31_nn)의 게이트 전극들로 입력될 수 있다.Gating pulses Gp1 to Gpn may be generated from the column gating controllers 42_1 to 42_n according to the gating time differences Δtg1 to Δtgn that are proportional to the spike time differences Δts1 to Δtsn. For example, the gating time differences Δtg1 to Δtgn may be larger as the respective spike time differences Δts1 to Δtsn are larger, and may be smaller as the respective spike time differences Δts1 to Δtsn are smaller. Each of the gating pulses Gp1 to Gpn is generated from the corresponding column gating controllers 42_1 to 42_n and passes through the corresponding column gating lines 47_1 to 47_n to the corresponding synapses 30_1n to 30_nn. It may be input to the gate electrodes of the transistors 31_1n to 31_nn.
게이팅 펄스들(Gp1~Gpn)이 입력됨에 따라 각 시냅스들(30_1n~30_nn)이 순차적으로 턴-온될 수 있다. 따라서 각 시냅스들(30_1n~30_nn)이 순차적으로 강화될 수 있다. 이때, 각 로우 펄스들(Rp1~Rpn), 컬럼 펄스(Cpn), 및 각 게이팅 펄스들(Gp1~Gpn)이 중첩하는 영역들(S1~Sn)만큼 각 시냅스들(30_1n~30_nn)의 멤리스터들(35_1n~35_nn)이 강화될 수 있다. 본 발명의 기술적 사상에 의하면, 각 게이팅 시간 차들(Δtg1~Δtgn), 즉 각 게이팅 펄스들(Gp1~Gpn)의 발생 타이밍들(tg1~tgn)에 따라 시냅스들(30_1n~30_nn)의 강화율이 달라질 수 있다. As the gating pulses Gp1 to Gpn are input, synapses 30_1n to 30_nn may be sequentially turned on. Therefore, each synapse (30_1n ~ 30_nn) can be sequentially strengthened. At this time, the memristors of each synapse 30_1n to 30_nn are as much as the regions S1 to Sn overlapped by the row pulses Rp1 to Rpn, the column pulses Cpn, and the gating pulses Gp1 to Gpn. (35_1n to 35_nn) may be reinforced. According to the technical idea of the present invention, the reinforcement rate of the synapses 30_1n to 30_nn is increased according to the respective gating time differences Δtg1 to Δtgn, that is, the generation timings tg1 to tgn of the respective gating pulses Gp1 to Gpn. It can vary.
각 시냅스들(30_1n~30_nn)이 강화된 후, 다른 포스트-시냅틱 뉴런(20_n)에 연결된 시냅스들(30_11~30_nn)을 강화 시키기 위한 준비를 위한 게이팅 신호들(Gs1~Gsn)이 각 시냅스들(30_11~30_nn)의 트랜지스터들(31_11~31_nn)의 게이트 전극들로 입력될 수 있다. After each synapse (30_1n to 30_nn) is strengthened, the gating signals (Gs1 to Gsn) for preparation for strengthening the synapses (30_11 to 30_nn) connected to other post-synaptic neurons (20_n) are applied to each synapse ( It may be input to the gate electrodes of the transistors 31_11 to 31_nn of 30_11 to 30_nn.
본 발명의 기술적 사상에 의하면, 게이팅 시간 차들(Δtg1~Δtgn), 즉 게이팅 펄스들(Gp1~Gpn)이 발생하는 타이밍들(tg1~tgn) 및 게이팅 펄스들(Gp1~Gpn)의 모양들에 따라 시냅스들(30_11~30_nn)의 강화율이 달라 질 수 있다.According to the technical idea of the present invention, according to the gating time differences (Δtg1 to Δtgn), that is, the timings (tg1 to tgn) at which the gating pulses (Gp1 to Gpn) are generated and the shapes of the gating pulses (Gp1 to Gpn) Reinforcement rates of synapses (30_11 to 30_nn) may vary.
도 10은 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 일부를 상세하게 도시한 블록다이아그램이다. 예를 들어, 하나의 프리-시냅틱 뉴런(10_n) 및 하나의 로우 라인(21_n)을 공유하는 다수 개의 포스트-시냅틱 뉴런들(20_1~20_n), 다수 개의 컬럼 라인들(25_1~25_n), 다수 개의 컬럼 게이팅 컨트롤러들(42_1~42_n), 및 다수 개의 컬럼 게이팅 라인들(47_1~47_n)이 도시되었다. 도 11는 도 10에 도시된 상기 뉴로모픽 소자의 시냅스들(30_n1~30_nn)을 선택적으로 억제시키는 방법을 설명하는 타이밍도이다.10 is a block diagram showing in detail a part of a neuromorphic device according to an embodiment of the technical idea of the present invention. For example, a plurality of post-synaptic neurons (20_1 to 20_n) sharing one pre-synaptic neuron (10_n) and one row line (21_n), a plurality of column lines (25_1 to 25_n), a plurality of Column gating controllers 42_1 to 42_n and a plurality of column gating lines 47_1 to 47_n are shown. FIG. 11 is a timing diagram illustrating a method of selectively inhibiting synapses 30_n1 to 30_nn of the neuromorphic device shown in FIG. 10 .
도 10 및 11을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스들(30_n1~30_nn)을 선택적으로 억제시키는 방법은 먼저, 컬럼 게이팅 컨트롤러들(42_1~42_n)로부터 발생된 게이팅 신호들(Gs1~Gsn)이 각각 해당하는 시냅스들(30_n1~30_nn)의 트랜지스터들(31_n1~31_nn)의 게이트 전극들로 입력되고 있는 상태에서, 포스트-시냅틱 뉴런들(20_1~20_n)로부터 발생된 컬럼 스파이크들(Cs1~Csn)이 각 시냅스들(30_n1~30_nn)의 멤리스터들(35_n1~35_nn)의 제2 전극들로 입력되는 것을 포함할 수 있다. 컬럼 스파이크들(Cs1~Csn)의 발생 주기들(ΔtCs1~ΔtCsn)은 서로 다를 수 있다. 10 and 11, a method for selectively suppressing synapses 30_n1 to 30_nn of a neuromorphic device according to an embodiment of the technical idea of the present invention is first obtained from column gating controllers 42_1 to 42_n. In a state in which the generated gating signals (Gs1 to Gsn) are input to the gate electrodes of the transistors (31_n1 to 31_nn) of the corresponding synapses (30_n1 to 30_nn), the post-synaptic neurons (20_1 to 20_n) It may include that the column spikes Cs1 to Csn generated from are input to the second electrodes of the memristors 35_n1 to 35_nn of the respective synapses 30_n1 to 30_nn. Generation periods ΔtCs1 to ΔtCsn of the column spikes Cs1 to Csn may be different from each other.
각 컬럼 스파이크들(Cs1~Csn)이 각 시냅스들(30_n1~30_nn)로 입력되는 동안, 억제될 시냅스들(30_n1~30_nn)이 공통으로 연결된 프리-시냅틱 뉴런(10_n)으로부터 시냅스들(30_n1~30_nn)의 트랜지스터(31_n1~31_nn)의 드레인 전극들로 로우 스파이크(Rs)가 발생 및 입력될 수 있다. While each column spike (Cs1 ~ Csn) is input to each synapse (30_n1 ~ 30_nn), synapses (30_n1 ~ 30_nn) from pre-synaptic neurons (10_n) to which synapses to be inhibited (30_n1 ~ 30_nn) are commonly connected A low spike Rs may be generated and input to drain electrodes of the transistors 31_n1 to 31_nn of ).
로우 스파이크(Rs)가 발생하면, 컬럼 게이팅 신호들(Gs1~Gsn)의 발생 및 입력이 중단될 수 있다. 즉, 시냅스들(30_n1~30_nn)의 트랜지스터들(31_n1~31_nn)이 턴-오프 될 수 있다. 로우 스파이크(Rs)가 발생한 타이밍(tRs)로부터 제1 지연 시간(td1)만큼 지연된 타이밍(tCp)에 컬럼 펄스들(Cp1~Cpn)이 발생할 수 있고, 및 제2 지연 시간(td2)만큼 지연된 타이밍(tRp)에 로우 펄스(Rpn)가 발생할 수 있다. When the low spike Rs occurs, generation and input of the column gating signals Gs1 to Gsn may be stopped. That is, the transistors 31_n1 to 31_nn of the synapses 30_n1 to 30_nn may be turned off. Column pulses Cp1 to Cpn may be generated at a timing tCp delayed by a first delay time td1 from the timing tRs at which the row spike Rs occurred, and a timing delayed by a second delay time td2 A low pulse Rpn may occur at (tRp).
컬럼 펄스들(Cp1~Cpn)은 포스트-시냅틱 뉴런들(20_1~20_n)로부터 발생하여 각 시냅스들(30_n1~30_nn)의 멤리스터들(35_n1~35_nn)의 제2 전극들로 입력될 수 있고, 및 로우 펄스(Rp)는 프리-시냅틱 뉴런(10_n)으로부터 발생하여 각 시냅스들(30_n1~30_nn)의 트랜지스터들(31_n1~31_nn)의 드레인 전극들로 입력될 수 있다. 컬럼 펄스들(Cp1~Cpn)은 실질적으로 동일한 타이밍(tp)에 발생할 수 있다. 예를 들어, 컬럼 펄스들(Cp1~Cpn)은 셋 전압(Vset)의 1/2 이상의 양(+)의 전압(+Vset/2)을 가질 수 있고, 및 로우 펄스(Rpn)는 셋 전압(Vset)의 1/2 이하의 음(-)의 전압(-Vset/2)을 가질 수 있다. 본 발명의 기술적 사상의 확장된 실시예들에서, 로우 펄스(Rpn)는 컬럼 펄스들(Cp1~Cpn)보다 낮은 양(+)의 전압을 가질 수도 있다. 이때, 각 시냅스들(30_n1~30_nn)의 트랜지스터들(31_n1~31_nn)은 아직 턴-온되지 않을 수 있다. Column pulses Cp1 to Cpn may be generated from post-synaptic neurons 20_1 to 20_n and input to second electrodes of memristors 35_n1 to 35_nn of synapses 30_n1 to 30_nn, And the low pulse Rp may be generated from the pre-synaptic neuron 10_n and input to the drain electrodes of the transistors 31_n1 to 31_nn of the respective synapses 30_n1 to 30_nn. The column pulses Cp1 to Cpn may occur at substantially the same timing tp. For example, the column pulses Cp1 to Cpn may have a positive voltage (+Vset/2) equal to or greater than 1/2 of the set voltage Vset, and the low pulse Rpn may have a set voltage ( It may have a negative (-) voltage (-Vset/2) of 1/2 or less of Vset. In extended embodiments of the technical idea of the present invention, the row pulse Rpn may have a lower positive (+) voltage than the column pulses Cp1 to Cpn. At this time, the transistors 31_n1 to 31_nn of each of the synapses 30_n1 to 30_nn may not be turned on yet.
마지막 컬럼 스파이크들(Cs1~Csn)과 로우 스파이크(Rsn) 사이의 스파이크 시간 차들(Δts1~Δtsn)에 따라 게이팅 펄스들(Gp1~Gpn)이 각각 서로 다른 타이밍들(tg1~tgn)에 컬럼 게이팅 컨트롤러들(42_1~42_n)로부터 발생되어 시냅스들(30_n1~30_nn)의 트랜지스터들(31_n1~31_nn)의 게이트 전극들로 입력될 수 있다. 앞서 언급되었듯이, 스파이크 시간 차들(Δts1~Δtsn)이 짧을수록 게이팅 시간 차들(Δtg1~Δtgn)도 짧을 수 있다. Column gating controller at different timings (tg1 to tgn) according to spike time differences (Δts1 to Δtsn) between the last column spikes (Cs1 to Csn) and the row spike (Rsn) It may be generated from the fields 42_1 to 42_n and input to the gate electrodes of the transistors 31_n1 to 31_nn of the synapses 30_n1 to 30_nn. As mentioned above, the shorter the spike time differences Δts1 to Δtsn, the shorter the gating time differences Δtg1 to Δtgn.
게이팅 펄스들(Gp1~Gpn)에 의해 시냅스들(30_n1~30_nn)의 트랜지스터들(31_n1~31_nn)이 턴-온 될 수 있고, 각 시냅스들(30_n1~30_nn)의 멤리스터들(35_n1~35_nn)이 억제될 수 있다. The transistors 31_n1 to 31_nn of the synapses 30_n1 to 30_nn may be turned on by the gating pulses Gp1 to Gpn, and the memristors 35_n1 to 35_nn of the synapses 30_n1 to 30_nn this can be suppressed.
각 시냅스들(30_n1~30_nn)이 억제된 후, 다른 프리-시냅틱 뉴런(10_n)에 연결된 시냅스들(30_11~30_nn)을 억제 시키기 위한 준비를 위한 게이팅 신호들(Gs1~Gsn)이 각 시냅스들(30_11~30_nn)의 트랜지스터들(31_11~31_nn)의 게이트 전극들로 입력될 수 있다. 앞서 언급되었듯이, 게이팅 펄스들(Gp1~Gpn)은 사각형 모양 또는 삼각형 모양을 가질 수 있다. After each synapse (30_n1 ~ 30_nn) is inhibited, the gating signals (Gs1 ~ Gsn) for preparation for inhibiting synapses (30_11 ~ 30_nn) connected to other pre-synaptic neurons (10_n) are applied to each synapse ( It may be input to the gate electrodes of the transistors 31_11 to 31_nn of 30_11 to 30_nn. As mentioned above, the gating pulses Gp1 to Gpn may have a square shape or a triangular shape.
본 발명의 기술적 사상에 의하면, 게이팅 시간 차들(Δtg1~Δtgn), 즉 게이팅 펄스들(Gp1~Gpn)이 발생하는 타이밍들(tg1~tgn) 및 게이팅 펄스들(Gp1~Gpn)의 모양들에 따라 시냅스들(30_11~30_nn)의 억제율이 달라 질 수 있다.According to the technical idea of the present invention, according to the gating time differences (Δtg1 to Δtgn), that is, the timings (tg1 to tgn) at which the gating pulses (Gp1 to Gpn) are generated and the shapes of the gating pulses (Gp1 to Gpn) The inhibition rate of synapses (30_11 to 30_nn) may vary.
도 12는 본 발명의 기술적 사상의 일 실시예에 따른 패턴 인식 시스템(900)을 개념적으로 도시한 블록다이아그램이다. 예를 들어, 상기 패턴 인식 시스템(900)은 음성 인식 시스템(speech recognition system), 영상 인식 시스템(imaging recognition system), 코드 인식 시스템(code recognition system), 신호 인식 시스템(signal recognition system), 또는 기타 다양한 패턴들을 인식하기 위한 시스템들 중 하나일 수 있다. 12 is a block diagram conceptually illustrating a
도 12를 참조하면, 본 발명의 기술적 사상의 일 실시예의 패턴 인식 시스템(900)은 중앙 처리 유닛(910), 메모리 유닛(920), 통신 제어 유닛(930), 네트워크(940), 출력 유닛(950), 입력 유닛(960), 아날로그-디지털 변환기(970), 뉴로모픽 유닛(980), 및/또는 버스(990)를 포함할 수 있다. Referring to FIG. 12 , the
중앙 처리 유닛(910)은 뉴로모픽 유닛(980)의 학습을 위하여 다양한 신호를 생성 및 전달하고, 및 뉴로모픽 유닛(980)으로부터의 출력에 따라 음성, 영상 등과 같은 패턴을 인식하기 위한 다양한 처리 및 기능을 수행할 수 있다. 상기 중앙 처리 유닛(910)은 메모리 유닛(920), 통신 제어 유닛(930), 출력 유닛(950), 아날로그-디지털 변환기(970) 및 뉴로모픽 유닛(980)과 버스(990)을 통하여 연결될 수 있다. The
메모리 유닛(920)은 패턴 인식 시스템(900)에서 저장이 요구되는 다양한 정보를 저장할 수 있다. 메모리 유닛(920)은 디램(DRAM) 또는 에스램(SRAM) 같은 휘발성 메모리 소자, 피램(PRAM), 엠램(MRAM), 알이램(ReRAM), 또는 낸드 플래시 메모리(NAND flash memory) 같은 비휘발성 메모리, 또는 하드 디스크 드라이브(HDD) 또는 솔리드 스테이트 드라이브(SSD) 같은 다양한 기억 유닛들 중 적어도 하나를 포함할 수 있다. The
통신 제어 유닛(930)은 인식된 음성, 영상 등의 데이터를 네트워크(940)를 통하여 다른 시스템의 통신 제어 유닛으로 전송하거나 및/또는 수신할 수 있다. The
출력 유닛(950)은 인식된 음성, 영상 등의 데이터를 다양한 방식으로 출력할 수 있다. 예컨대, 출력 유닛(950)은 스피커, 프린터, 모니터, 디스플레이 패널, 빔 프로젝터, 홀로그래머, 또는 기타 다양한 출력 장치를 포함할 수 있다.The
입력 유닛(960)은 마이크로폰, 카메라, 스캐너, 터치 패드, 키보드, 마우스, 마우스 펜, 또는 다양한 센서들 중 적어도 하나를 포함할 수 있다. The
아날로그-디지털 변환기(970)는 입력 장치(960)로부터 입력된 아날로그 데이터를 디지털 데이터로 변환할 수 있다. The analog-to-
뉴로모픽 유닛(980)은 아날로그-디지털 변환기(970)로부터 출력된 데이터를 이용하여 학습(learning), 인식(recognition) 등을 수행할 수 있고, 인식된 패턴에 대응하는 데이터를 출력할 수 있다. 뉴로모픽 유닛(980)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 뉴로모픽 소자들 중 적어도 하나를 포함할 수 있다. The
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. Although the embodiments of the present invention have been described with reference to the accompanying drawings, those skilled in the art can implement the present invention in other specific forms without changing the technical spirit or essential features. You will understand that there is Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.
10: 프리-시냅틱 뉴런
15: 로우 라인
20: 포스트-시냅틱 뉴런
21: 적분기
25: 비교기
25: 컬럼 라인
30: 시냅스
31: 트랜지스터
35: 멤리스터
40: 게이팅 컨트롤러
41: 로우 게이팅 컨트롤러
42: 컬럼 게이팅 컨트롤러
45: 게이팅 라인
46: 로우 게이팅 라인
47: 컬럼 게이팅 라인
Δtsn: 스파이크 시간 차
Δtgn: 게이팅 시간 차10: pre-synaptic neurons
15: low line
20: post-synaptic neuron
21: integrator
25: comparator
25: column line
30: Synapse
31: transistor
35: memristor
40: gating controller
41: low gating controller
42: column gating controller
45: gating line
46: low gating line
47: column gating line
Δtsn: spike time difference
Δtgn: gating time difference
Claims (18)
제1 타이밍에 상기 트랜지스터의 드레인 전극에 로우 스파이크를 입력하고,
제2 타이밍에 상기 시냅스의 멤리스터의 제2 전극에 컬럼 스파이크를 입력하고,
상기 제2 타이밍으로부터 제1 지연 시간만큼 지연된 제3 타이밍에 상기 트랜지스터의 상기 드레인 전극에 로우 펄스를 입력하고,
상기 제2 타이밍으로부터 제2 지연 시간만큼 지연된 제4 타이밍에 상기 멤리스터의 상기 제2 전극에 컬럼 펄스를 입력하고, 및
상기 제4 타이밍으로부터 제3 지연 시간만큼 지연된 제5 타이밍에 상기 트랜지스터의 게이트 전극에 게이팅 펄스를 입력하는 것을 포함하는 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법.
A method for updating a weight of a synapse comprising a transistor and a memristor having a first electrode connected to a source electrode of the transistor,
A low spike is input to the drain electrode of the transistor at a first timing;
At a second timing, a column spike is input to the second electrode of the memristor of the synapse;
inputting a low pulse to the drain electrode of the transistor at a third timing delayed by a first delay time from the second timing;
inputting a column pulse to the second electrode of the memristor at a fourth timing delayed by a second delay time from the second timing; and
A method of updating weights of synapses of a neuromorphic device comprising inputting a gating pulse to a gate electrode of the transistor at a fifth timing delayed by a third delay time from the fourth timing.
상기 로우 스파이크는 프리-시냅틱 뉴런에서 발생하여 로우 라인을 통하여 상기 트랜지스터의 상기 드레인 전극으로 입력되는 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법.According to claim 1,
The low spike is generated in a pre-synaptic neuron and is input to the drain electrode of the transistor through a low line to update weights of synapses of a neuromorphic device.
상기 컬럼 스파이크는 포스트-시냅틱 뉴런에서 발생하여 컬럼 라인을 통하여 상기 멤리스터의 상기 제2 전극으로 입력되는 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법.
According to claim 1,
The column spike is generated in a post-synaptic neuron and is input to the second electrode of the memristor through a column line to update weights of synapses of a neuromorphic device.
상기 로우 펄스는 프리-시냅틱 뉴런에서 발생하여 로우 라인을 통하여 상기 트랜지스터의 상기 드레인 전극으로 입력되는 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법.
According to claim 1,
The low pulse is generated in a pre-synaptic neuron and is input to the drain electrode of the transistor through a low line to update weights of synapses of a neuromorphic device.
상기 컬럼 펄스는 포스트-시냅틱 뉴런에서 발생하여 컬럼 라인을 통하여 상기 멤리스터의 상기 제2 전극으로 입력되는 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법.
According to claim 1,
The column pulse is generated in a post-synaptic neuron and is input to the second electrode of the memristor through a column line to update weights of synapses of a neuromorphic device.
상기 로우 스파이크 및 상기 컬럼 스파이크는 상기 트랜지스터의 게이트 전극으로 게이팅 신호가 입력되는 동안 발생하는 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법.
According to claim 1,
The row spike and the column spike occur while a gating signal is input to the gate electrode of the transistor.
상기 게이팅 신호는 게이팅 컨트롤러에서 발생하여 게이팅 라인을 통하여 상기 트랜지스터의 상기 게이트 전극으로 입력되는 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법.
According to claim 6,
The gating signal is generated in a gating controller and is input to the gate electrode of the transistor through a gating line to update weights of synapses of a neuromorphic device.
상기 시냅스의 가중치를 업데이트하는 것은 상기 로우 펄스, 상기 컬럼 펄스, 및 상기 게이팅 펄스가 중첩하는 시간 동안 수행되는 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법.
According to claim 1,
Updating the weights of the synapses is performed during the overlapping time of the row pulse, the column pulse, and the gating pulse.
상기 제1 타이밍보다 지연된 제2 타이밍에 제2 뉴런으로부터 제2 시냅스로 제2 스파이크가 입력되고,
제3 타이밍에 제3 뉴런으로부터 상기 제1 시냅스 및 상기 제2 시냅스로 제3 스파이크가 각각, 입력되고,
상기 제3 타이밍으로부터 지연된 제4 타이밍에 상기 제1 뉴런으로부터 상기 제1 시냅스로 제1 펄스가 입력되고,
상기 제3 타이밍으로부터 지연된 제5 타이밍에 상기 제2 뉴런으로부터 상기 제2 시냅스로 제2 펄스가 입력되고,
제6 타이밍에 상기 제3 뉴런으로부터 상기 제1 시냅스 및 상기 제2 시냅스로 제3 펄스가 입력되고,
제7 타이밍에 상기 제1 시냅스로 제1 게이팅 펄스가 입력되고, 및
제8 타이밍에 상기 제2 시냅스로 제2 게이팅 펄스가 입력되는 것을 포함하는 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법.
A first spike is input from a first neuron to a first synapse at a first timing;
A second spike is input from a second neuron to a second synapse at a second timing delayed from the first timing,
At a third timing, a third spike is input from a third neuron to the first synapse and the second synapse, respectively;
A first pulse is input from the first neuron to the first synapse at a fourth timing delayed from the third timing;
A second pulse is input from the second neuron to the second synapse at a fifth timing delayed from the third timing;
A third pulse is input from the third neuron to the first synapse and the second synapse at a sixth timing;
A first gating pulse is input to the first synapse at a seventh timing, and
A method of updating weights of synapses of a neuromorphic device comprising inputting a second gating pulse to the second synapse at an eighth timing.
상기 제1 타이밍으로부터 상기 제3 타이밍까지의 제1 스파이크 시간 차가 상기 제2 타이밍으로부터 상기 제3 타이밍까지의 제2 스파이크 시간 차보다 작으면,
상기 제6 타이밍으로부터 상기 제7 타이밍까지의 제1 게이팅 시간 차가 상기 제6 타이밍으로부터 상기 제8 타이밍까지의 제2 게이팅 시간 차보다 작은 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법.
According to claim 9,
If a first spike time difference from the first timing to the third timing is smaller than a second spike time difference from the second timing to the third timing,
The method of updating weights of synapses of a neuromorphic device where a first gating time difference from the sixth timing to the seventh timing is less than a second gating time difference from the sixth timing to the eighth timing.
상기 제1 게이팅 시간 차가 상기 제2 게이팅 시간 차보다 작으면, 상기 제1 시냅스의 가중치는 상기 제2 시냅스의 가중치보다 더 많이 업데이트되는 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법.
According to claim 10,
If the first gating time difference is smaller than the second gating time difference, the weight of the first synapse is updated more than the weight of the second synapse.
상기 제1 시냅스는 제1 트랜지스터, 및 상기 제1 트랜지스터의 소스 전극과 연결된 제1 전극을 갖는 제1 멤리스터를 포함하고,
상기 제2 시냅스는 제2 트랜지스터, 및 상기 제2 트랜지스터의 소스 전극과 연결된 제1 전극을 갖는 제2 멤리스터를 포함하고,
상기 제1 뉴런은 상기 제1 시냅스의 상기 제1 트랜지스터의 드레인 전극과 연결되고,
상기 제2 뉴런은 상기 제2 시냅스의 상기 제2 트랜지스터의 드레인 전극과 연결되고, 및
상기 제3 뉴런은 상기 제1 시냅스의 상기 제1 멤리스터의 제2 전극 및 상기 제2 시냅스의 상기 제2 멤리스터의 제2 전극과 연결되는 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법.
According to claim 9,
The first synapse includes a first transistor and a first memristor having a first electrode connected to a source electrode of the first transistor,
The second synapse includes a second transistor and a second memristor having a first electrode connected to a source electrode of the second transistor,
The first neuron is connected to the drain electrode of the first transistor of the first synapse,
The second neuron is connected to the drain electrode of the second transistor of the second synapse, and
wherein the third neuron is connected to a second electrode of the first memristor of the first synapse and a second electrode of the second memristor of the second synapse.
상기 제1 게이팅 펄스는 상기 제1 트랜지스터의 게이트 전극과 연결된 제1 게이팅 컨트롤러로부터 발생하고, 및
상기 제2 게이팅 펄스는 상기 제2 트랜지스터의 게이트 전극과 연결된 제2 게이팅 컨트롤러로부터 발생하는 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법.
According to claim 12,
The first gating pulse is generated from a first gating controller connected to the gate electrode of the first transistor, and
The method of claim 1 , wherein the second gating pulse is generated from a second gating controller connected to the gate electrode of the second transistor.
제1 게이팅 컨트롤러로부터 발생한 제1 게이팅 신호가 상기 제1 트랜지스터의 게이트 전극으로 입력되고 및 제2 게이팅 컨트롤러로부터 발생한 제2 게이팅 신호가 상기 제2 트랜지스터의 게이트 전극으로 입력되어 상기 제1 트랜지스터 및 상기 제2 트랜지스터가 턴-온되고,
상기 제1 시냅스와 연결된 제1 프리-시냅틱 뉴런으로부터 발생한 제1 로우 스파이크가 제1 로우 라인을 통하여 상기 제1 시냅스의 상기 제1 트랜지스터의 드레인 전극으로 입력되고 및 상기 제2 시냅스와 연결된 제2 프리-시냅틱 뉴런으로부터 발생한 제2 로우 스파이크가 제2 로우 라인을 통하여 상기 제2 시냅스의 상기 제2 트랜지스터의 드레인 전극으로 입력되고,
상기 제1 시냅스 및 상기 제2 시냅스와 공통적으로 연결된 포스트-시냅틱 뉴런으로부터 발생한 컬럼 스파이크가 컬럼 라인을 통하여 상기 제1 멤리스터의 제2 전극 및 상기 제2 멤리스터의 제2 전극으로 입력되고,
상기 제1 및 제2 게이팅 신호들이 중단되어 상기 제1 트랜지스터 및 상기 제2 트랜지스터가 턴-오프되고,
상기 제1 프리-시냅틱 뉴런으로부터 발생한 제1 로우 펄스가 상기 제1 트랜지스터의 상기 드레인 전극으로 입력되고 및 상기 제2 프리-시냅틱 뉴런으로부터 발생한 제2 로우 펄스가 상기 제2 트랜지스터의 상기 드레인 전극으로 입력되고,
상기 포스트-시냅틱 뉴런으로부터 발생한 컬럼 펄스가 상기 제1 멤리스터의 상기 제2 전극 및 상기 제2 멤리스터의 상기 제2 전극으로 입력되고, 및
상기 제1 게이팅 컨트롤러로부터 발생한 제1 게이팅 펄스가 상기 제1 트랜지스터의 상기 게이트 전극으로 입력되고 및 상기 제2 게이팅 컨트롤러로부터 발생한 제2 게이팅 펄스가 상기 제2 트랜지스터의 상기 게이트 전극으로 입력되어 상기 제1 트랜지스터 및 상기 제2 트랜지스터가 턴-온되는 것을 포함하는 뉴로모픽 소자의 시냅스들의 가중치를 업데이트하는 방법.
A first synapse comprising a first memristor having a first transistor and a first electrode connected to the source electrode of the first transistor, and a second synapse having a second transistor and a first electrode connected to the source electrode of the second transistor. A method for updating weights of a second synapse including a memristor,
A first gating signal generated from a first gating controller is input to a gate electrode of the first transistor, and a second gating signal generated from a second gating controller is input to a gate electrode of the second transistor, thereby controlling the first transistor and the second gating signal. 2 transistor is turned on,
A first row spike generated from a first pre-synaptic neuron connected to the first synapse is input to a drain electrode of the first transistor of the first synapse through a first row line and a second free spike connected to the second synapse - A second row spike generated from a synaptic neuron is input to a drain electrode of the second transistor of the second synapse through a second row line;
A column spike generated from a post-synaptic neuron commonly connected to the first synapse and the second synapse is input to a second electrode of the first memristor and a second electrode of the second memristor through a column line;
The first and second gating signals are stopped so that the first transistor and the second transistor are turned off;
a first low pulse generated from the first pre-synaptic neuron is input to the drain electrode of the first transistor and a second low pulse generated from the second pre-synaptic neuron is input to the drain electrode of the second transistor; become,
A column pulse generated from the post-synaptic neuron is input to the second electrode of the first memristor and the second electrode of the second memristor, and
A first gating pulse generated from the first gating controller is input to the gate electrode of the first transistor, and a second gating pulse generated from the second gating controller is input to the gate electrode of the second transistor to generate the first gating pulse. A method of updating weights of synapses of a neuromorphic device comprising turning on a transistor and the second transistor.
상기 제1 로우 스파이크가 발생한 타이밍으로부터 상기 컬럼 스파이크가 발생한 타이밍까지의 제1 스파이크 시간 차가 상기 제2 로우 스파이크가 발생한 타이밍으로부터 상기 컬럼 스파이크가 발생한 타이밍까지의 제2 스파이크 시간 차보다 작으면,
상기 컬럼 펄스가 발생한 타이밍으로부터 상기 제1 게이팅 펄스가 발생한 타이밍까지의 제1 게이팅 시간 차가 상기 컬럼 펄스가 발생한 타이밍으로부터 상기 제2 게이팅 펄스가 발생한 타이밍까지의 제2 게이팅 시간 차보다 작은 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법.
According to claim 14,
If a first spike time difference from the first row spike to the column spike is smaller than a second spike time difference from the second row spike to the column spike,
A first gating time difference from the timing at which the column pulse is generated to the timing at which the first gating pulse is generated is less than a second gating time difference from the timing at which the column pulse is generated to the timing at which the second gating pulse is generated. How to update the weights of synapses of .
상기 제1 로우 스파이크가 발생한 타이밍으로부터 상기 컬럼 스파이크가 발생한 타이밍까지의 제1 스파이크 시간 차가 상기 제2 로우 스파이크가 발생한 타이밍으로부터 상기 컬럼 스파이크가 발생한 타이밍까지의 제2 스파이크 시간 차보다 크면,
상기 컬럼 펄스가 발생한 타이밍으로부터 상기 제1 게이팅 펄스가 발생한 타이밍까지의 제1 게이팅 시간 차가 상기 컬럼 펄스가 발생한 타이밍으로부터 상기 제2 게이팅 펄스가 발생한 타이밍까지의 제2 게이팅 시간 차보다 큰 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법.
According to claim 15,
If a first spike time difference from the first row spike to the column spike is greater than a second spike time difference from the second row spike to the column spike;
A first gating time difference from the timing at which the column pulse is generated to the timing at which the first gating pulse is generated is greater than a second gating time difference from the timing at which the column pulse is generated to the timing at which the second gating pulse is generated. How to update the weights of synapses of .
상기 제1 및 제2 로우 펄스들이 양(+)의 전압을 가지면 상기 컬럼 펄스는 음(-)의 전압을 갖는 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법.
According to claim 14,
The method of updating weights of synapses of a neuromorphic device in which the first and second row pulses have a positive (+) voltage and the column pulse has a negative (-) voltage.
상기 제1 및 제2 로우 펄스들이 음(-)의 전압을 가지면 상기 컬럼 펄스는 양(+)의 전압을 갖는 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법.According to claim 14,
The method of updating weights of synapses of a neuromorphic device in which the first and second row pulses have a negative (-) voltage and the column pulse has a positive (+) voltage.
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Legal Events
Date | Code | Title | Description |
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GRNT | Written decision to grant |