KR102515659B1 - Metal-oxide-semiconductor field effect transistor with planar or vertical nano-sheet channel wrapped by gate all around and fabricating method thereof - Google Patents

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Abstract

본 발명에 따른 3차원 금속 산화막 반도체 전계효과 트랜지스터는, 기판, 상기 기판 상의 제1 영역에 형성되는 수평형 제1 나노시트, 기판 상의 제2 영역에 형성되는 수직형 제2 나노시트 및 제1 나노시트 채널 및 제2 나노시트 채널을 둘러싸는 게이트 전극을 포함하고, 제1 나노시트는 밑변보다 높이가 짧은 저 종횡비로 이루어지고, 제2 나노시트는 밑변보다 높이가 긴 고 종횡비로 이루어진다. 이에 의하면, 기존의 2차원 평면 트랜지스터 대비 더 높은 구동 전류를 얻을 수 있으며, 단채널 효과를 보다 더 효율적으로 억제할 수 있으며, 동일한layout 상의 단위 평면적당 보다 우수한 전기적 특성을 나타낼 수 있다. 그리고, 단채널 효과에 더 강한 내성을 나타낼 수 있기 때문에 소자의 동작 특성면에서 우수한 장점을 지닐 뿐만 아니라, 종래의 PMOSFET에서 나타나는 한계점인 넓은 평면적에 의한 레이아웃의 손실을 방지할 수 있으며 결과적으로 칩의 단가를 줄일 수 있으며, 동일한 단면적에서 더 높은 구동 전류를 얻을 수 있는 기술적 효과를 도모한다.A three-dimensional metal oxide semiconductor field effect transistor according to the present invention includes a substrate, a horizontal first nanosheet formed in a first region on the substrate, a vertical second nanosheet formed in a second region on the substrate, and a first nanosheet formed in a first region on the substrate. It includes a sheet channel and a gate electrode surrounding the second nanosheet channel, wherein the first nanosheet has a low aspect ratio with a height shorter than the base, and the second nanosheet has a high aspect ratio with a height greater than the base. According to this, a higher drive current can be obtained compared to conventional two-dimensional planar transistors, the short-channel effect can be more effectively suppressed, and better electrical characteristics per unit plane area on the same layout can be exhibited. And, since it can exhibit stronger resistance to short-channel effects, it not only has excellent advantages in terms of operating characteristics of the device, but also can prevent loss of layout due to a wide plane area, which is a limitation of conventional PMOSFETs, and as a result, The unit cost can be reduced, and the technical effect of obtaining a higher driving current in the same cross-sectional area is sought.

Description

3차원 게이트 올 어라운드 구조의 수평형 및 수직형 나노시트 채널을 갖는 전계효과 트랜지스터 및 그 제조방법{METAL-OXIDE-SEMICONDUCTOR FIELD EFFECT TRANSISTOR WITH PLANAR OR VERTICAL NANO-SHEET CHANNEL WRAPPED BY GATE ALL AROUND AND FABRICATING METHOD THEREOF}Field effect transistor having horizontal and vertical nanosheet channels of three-dimensional gate all-around structure and manufacturing method thereof }

본 발명은 3차원 전면 게이트(Gate-All-Around) 구조의 수평형 및 수직형 나노시트 채널을 가지는 전계효과 트랜지스터 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 저 종횡비 수평형 나노시트의 N-channel(N형) MOSFET과 고 종횡비 수직형 나노시트의 P-channel(P형) MOSFET의 융합 구조를 갖는 3차원 전면 게이트 구조의 수평형 및 수직형 나노시트 채널을 가지는 금속 산화막 반도체 전계효과 트랜지스터 및 그 제조방법에 관한 것이다.The present invention relates to a field effect transistor having horizontal and vertical nanosheet channels of a three-dimensional front gate (Gate-All-Around) structure and a method for manufacturing the same, and more particularly, to a low aspect ratio horizontal nanosheet N- A metal oxide semiconductor field effect transistor having horizontal and vertical nanosheet channels of a three-dimensional front gate structure having a fusion structure of a channel (N-type) MOSFET and a P-channel (P-type) MOSFET of a high aspect ratio vertical nanosheet, and It is about its manufacturing method.

상보성 금속 산화막 반도체(CMOS; Complementary metal-oxide-semiconductor)의 경우, n-channel MOSFET(NMOSFET)과 p-channel MOSFET(PMOSFET)을 포함한다. 여기서 PMOSFET의 경우, 홀의 이동도가 상대적으로 전자의 이동도에 비해 낮기 때문에, 전류의 양이 NMOSFET에 비해 적을 수 밖에 없다. 따라서 PMOSFET이 NMOSFET과 함께 CMOS를 구성하게 되는 경우에는, PMOSFET의 채널 폭을 NMOSFET에 비해 상대적으로 넓게 설계하는 방식으로 낮은 이동도에 따른 전류값 손실을 보상하게 된다.Complementary metal-oxide-semiconductor (CMOS) includes n-channel MOSFET (NMOSFET) and p-channel MOSFET (PMOSFET). In the case of the PMOSFET, since the hole mobility is relatively lower than the electron mobility, the amount of current is inevitably smaller than that of the NMOSFET. Therefore, when the PMOSFET and the NMOSFET constitute CMOS, the loss of current value due to low mobility is compensated by designing the channel width of the PMOSFET relatively wider than that of the NMOSFET.

하지만, 전류 손실을 보상하기 위한 레이아웃상의 평면적(footprint) 증대는, NMOSFET에 비해 상대적으로 큰 면적을 차지하는 PMOSFET이 회로의 집적도 저하를 유발하기 때문에 칩의 단가를 상승시키게 된다. 따라서, 디자인 레이아웃의 변경을 통하지 않고 소자의 동작 특성 및 구조를 개선시켜 PMOSFET의 전류량을 증가시킬 수 있는 근본적인 해결책이 요구된다.However, the increase in the footprint of the layout to compensate for the current loss increases the cost of the chip because the PMOSFET, which occupies a relatively large area compared to the NMOSFET, causes a decrease in circuit integration. Therefore, a fundamental solution capable of increasing the amount of current of the PMOSFET by improving the operating characteristics and structure of the device without changing the design layout is required.

전자와 홀의 이동도는 그들의 유효 질량에 의해 결정되며 유효 질량은 캐리어가 움직이는 결정 방향에 의해 그 값이 변한다. 다시 말해, 전자의 경우에는 유효 질량이 가장 낮은 (100) 결정면에서 이동도가 가장 높으며, 홀의 경우에는 (110) 결정면에서 가장 높은 이동도를 가진다. 따라서, 전자와 홀은 각각 서로 다른 면에서 가장 높은 이동도를 지니기 때문에 (100) 결정면 웨이퍼 상에 평면형 CMOS 소자로 제작될 경우에, PMOSFET의 홀은 최대의 이동도를 가지지 못한다. The mobility of electrons and holes is determined by their effective mass, and the effective mass changes according to the crystal direction in which carriers move. In other words, electrons have the highest mobility on the (100) crystal plane with the lowest effective mass, and holes have the highest mobility on the (110) crystal plane. Therefore, since electrons and holes have the highest mobility on different planes, when a planar CMOS device is fabricated on a (100) crystal plane wafer, the hole of the PMOSFET does not have the maximum mobility.

게이트가 채널의 한 면만을 통제하는 종래의 평면형 MOSFET 구조에서, 채널의 양면에 게이트가 달려있는 Double-gate FET(DGFET)가 등장했다. 다음으로, 2차원 구조를 벗어나 3차원 구조인 Fin Field-Effect Transistor(FinFET)가 등장하면서 채널에 대한 게이트 단자의 통제가 더욱 강해지게 되었고, 이는 단채널 효과(SCE; short-channel effect)에 따른 소자 특성 저하를 더욱 효율적으로 억제하였다. 이어서, 궁극적인 3차원 형태인 게이트 올 어라운드(gate-all-around, 'GAA') 구조의 트랜지스터가 등장했고, 이는 채널의 전 영역을 게이트가 입체적으로 감싸는 구조를 취한다.In the conventional planar MOSFET structure in which the gate controls only one side of the channel, a double-gate FET (DGFET) with gates on both sides of the channel has appeared. Next, as the Fin Field-Effect Transistor (FinFET), which is a three-dimensional structure beyond the two-dimensional structure, appeared, the gate terminal's control over the channel became stronger, which is due to the short-channel effect (SCE). The deterioration of device characteristics was more effectively suppressed. Subsequently, a transistor with a gate-all-around (GAA) structure, which is the ultimate three-dimensional form, appeared, which takes a structure in which the gate surrounds the entire area of the channel in three dimensions.

종래의 GAA 트랜지스터를 p-channel과 n-channel을 가지는 MOSFET으로 제조하게 되면, 각 MOSFET을 별개 공정을 통해 개별적으로 제조해야하는 번거로움이 있었다. 그리고, 단위 평면당 전기적 특성을 더욱 향상시켜야 하는 기술적 요구를 안고 있을 뿐만 아니라, 기존의 PMOSFET에서 나타나는 넓은 평면적에 따른 레이아웃 손실과 같은 한계점, 칩의 단가 상승, 낮은 구동 전류 등 해결해야 할 과제가 적지 않다.When a conventional GAA transistor is manufactured with a MOSFET having a p-channel and an n-channel, it is inconvenient to individually manufacture each MOSFET through a separate process. In addition, there are not only technical requirements to further improve the electrical characteristics per unit plane, but there are few challenges to be solved, such as limitations such as layout loss due to the wide plane area of existing PMOSFETs, increase in chip cost, and low drive current. not.

본 발명은 상술한 기술적 과제를 감안하여 안출된 것으로, 본 발명의 목적은 3차원 저 종횡비의 수평형 나노시트 채널을 가지는 N형 금속 산화막 반도체 전계 효과 트랜지스터와 고 종횡비의 수직형 나노시트 채널을 가지는 P형 금속 산화막 전계 효과 트랜지스터의 융합 구조 및 그 제조 방법을 제공함에 있다.The present invention has been devised in view of the above-described technical problem, and an object of the present invention is an N-type metal oxide semiconductor field effect transistor having a three-dimensional low aspect ratio horizontal nanosheet channel and a high aspect ratio vertical nanosheet channel It is to provide a fusion structure of a P-type metal oxide field effect transistor and a manufacturing method thereof.

본 발명에 따른 3차원 금속 산화막 반도체 전계효과 트랜지스터는 기판; 상기 기판 상의 제1 영역에 형성되는 수평형 제1 나노시트; 상기 기판 상의 제2 영역에 형성되는 수직형 제2 나노시트; 및 상기 제1 나노시트 채널 및 제2 나노시트 채널을 둘러싸는 게이트 전극;을 포함하고, 상기 제1 나노시트 채널은 밑변보다 높이가 짧은 저 종횡비로 이루어지고, 상기 제2 나노시트는 밑변보다 높이가 긴 고 종횡비로 이루어진다.A three-dimensional metal oxide semiconductor field effect transistor according to the present invention includes a substrate; a horizontal first nanosheet formed in a first region on the substrate; a vertical second nanosheet formed in a second region on the substrate; and a gate electrode surrounding the first nanosheet channel and the second nanosheet channel, wherein the first nanosheet channel has a low aspect ratio with a height shorter than a base, and the second nanosheet has a height greater than a base. is made with a long high aspect ratio.

한편, 본 발명에 따른 3차원 금속 산화막 반도체 전계효과 트랜지스터 제조방법은 기판을 제공하는 단계; 상기 기판 상의 제1 영역에 수평형 제1 나노시트를 형성하고, 제2 영역에 수직형 제2 나노시트를 형성하는 채널 형성 단계; 및 상기 제1 나노시트 및 제2 나노시트를 둘러싸는 게이트 전극;을 형성하는 단계;를 포함하고, 상기 채널 형성 단계는, 상기 제1 나노시트는 밑변보다 높이가 짧은 저 종횡비로 형성하고, 상기 제2 나노시트는 밑변보다 높이가 긴 고 종횡비로 형성한다.On the other hand, the method of manufacturing a three-dimensional metal oxide semiconductor field effect transistor according to the present invention includes providing a substrate; a channel forming step of forming a horizontal first nanosheet in a first region on the substrate and forming a second vertical nanosheet in a second region; and forming a gate electrode surrounding the first nanosheet and the second nanosheet, wherein in the channel forming step, the first nanosheet is formed at a low aspect ratio with a height shorter than a base, and the The second nanosheet is formed with a high aspect ratio that is longer than the base.

본 발명에 의하면, 3차원 저 종횡비의 수평형 나노시트 채널을 가지는 n-channel 금속 산화막 반도체 전계 효과 트랜지스터와 고 종횡비의 수직형 나노시트 채널을 가지는 p-channel 금속 산화막 반도체 전계효과 트랜지스터를 동시에 제조함으로써, 기존의 2차원 평면 트랜지스터 대비 더 높은 구동 전류를 얻을 수 있으며, 단채널 효과를 보다 더 효율적으로 억제할 수 있으며, 동일한 레이아웃 상의 단위 평면적당 보다 우수한 전기적 특성을 나타낼 수 있다.According to the present invention, by simultaneously manufacturing an n-channel metal oxide semiconductor field effect transistor having a three-dimensional low aspect ratio horizontal nanosheet channel and a p-channel metal oxide semiconductor field effect transistor having a high aspect ratio vertical nanosheet channel, , Higher drive current can be obtained compared to conventional two-dimensional planar transistors, short-channel effects can be more effectively suppressed, and better electrical characteristics per unit area of plane on the same layout can be exhibited.

그리고, 3차원 저 종횡비의 수평형 나노시트 채널을 가지는 n-channel 금속 산화막 반도체 전계 효과 트랜지스터 및 3차원 고 종횡비의 수직형 나노시트 채널을 가지는 p-channel 금속 산화막 반도체 전계 효과 트랜지스터를 제조함으로써, 단채널 효과에 더 강한 내성을 나타낼 수 있기 때문에 소자의 동작 특성면에서 우수한 장점을 지닐 뿐만 아니라, 종래의 PMOSFET에서 나타나는 한계점인 넓은 평면적에 의한 레이아웃의 손실을 방지할 수 있으며 결과적으로 칩의 단가를 줄일 수 있으며, 동일한 단면적에서 더 높은 구동 전류를 얻을 수 있는 기술적 효과를 도모한다.In addition, by manufacturing an n-channel metal oxide semiconductor field effect transistor having a three-dimensional low aspect ratio horizontal nanosheet channel and a p-channel metal oxide semiconductor field effect transistor having a three-dimensional high aspect ratio vertical nanosheet channel, Since it can exhibit stronger resistance to the channel effect, it not only has excellent advantages in terms of device operation characteristics, but also can prevent loss of layout due to a wide plane area, which is a limitation of conventional PMOSFETs, and consequently reduce the unit cost of the chip. It can achieve the technical effect of obtaining a higher driving current in the same cross-sectional area.

도 1a는 본 발명에 따른 트랜지스터가 적용되는 상보성 금속 산화막 반도체(CMOS)의 회로도의 일 실시예를 도시한다.
도 1b는 나노시트로 구성된 저 종횡비 수평형 NMOSFET과 고 종횡비 적층형 PMOSFET에 대한 사시도를 도시한다.
도 2a는 저 종횡비 수평형 나노시트 채널을 가지는 게이트 올 어라운드 구조의 NMOSFET과 고 종횡비 수직형 나노시트 채널을 가지는 FinFET 구조의 PMOSFET에 대한 사시도를 도시한다.
도 2b는 저 종횡비 수평형 나노시트 채널을 가지는 게이트 올 어라운드 구조의 NMOSFET과 고 종횡비 수직형 나노시트 채널을 가지는 게이트 올 어라운드 구조의 PMOSFET에 대한 사시도를 도시한다.
도 3a 내지 3d는 희생층 활용 공정을 이용하여 저 종횡비 수평형 나노시트를 채널로 가지는 게이트 올 어라운드 구조의 NMOSFET과 고 종횡비 수직형 나노시트 채널을 가지는 FinFET 구조의 PMOSFET을 제작하기 위한 제조 공정을 도시한다.
3e 및 3f는 저 종횡비 수평형 나노시트를 채널로 가지는 게이트 올 어라운드 구조의 NMOSFET과 고 종횡비 수직형 나노시트 채널을 가지는 게이트 올 어라운드 구조의 PMOSFET을 제작하기 위한 제조 공정을 도시한다.
도 4는 본 발명에 따른 3차원 금속 산화막 반도체 전계효과 트랜지스터 제조방법을 나타내는 흐름도이다.1A shows an embodiment of a circuit diagram of a complementary metal oxide semiconductor (CMOS) to which a transistor according to the present invention is applied.
Figure 1b shows a perspective view of a low aspect ratio horizontal NMOSFET and a high aspect ratio stacked PMOSFET composed of nanosheets.
FIG. 2a shows a perspective view of a gate all-around NMOSFET having a low aspect ratio horizontal nanosheet channel and a PMOSFET having a FinFET structure having a high aspect ratio vertical nanosheet channel.
2B shows a perspective view of a gate all-around NMOSFET having a low aspect ratio horizontal nanosheet channel and a gate all around PMOSFET having a high aspect ratio vertical nanosheet channel.
3a to 3d show a manufacturing process for fabricating a gate all-around NMOSFET having a low aspect ratio horizontal nanosheet as a channel and a FinFET structure PMOSFET having a high aspect ratio vertical nanosheet channel using a sacrificial layer utilization process; do.
3e and 3f show manufacturing processes for fabricating a gate-all-around NMOSFET having a low-aspect-ratio horizontal nanosheet as a channel and a gate-all-around PMOSFET having a high-aspect-ratio vertical nanosheet channel.
4 is a flowchart illustrating a method of manufacturing a three-dimensional metal oxide semiconductor field effect transistor according to the present invention.

이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. Hereinafter, the embodiments disclosed in this specification will be described in detail with reference to the accompanying drawings, but the same or similar elements are given the same reference numerals regardless of reference numerals, and redundant description thereof will be omitted. The suffix "part" for components used in the following description is given or used interchangeably in consideration of ease of writing the specification, and does not itself have a meaning or role distinct from each other. In addition, in describing the embodiments disclosed in this specification, if it is determined that a detailed description of a related known technology may obscure the gist of the embodiment disclosed in this specification, the detailed description thereof will be omitted. In addition, the accompanying drawings are only for easy understanding of the embodiments disclosed in this specification, the technical idea disclosed in this specification is not limited by the accompanying drawings, and all changes included in the spirit and technical scope of the present invention , it should be understood to include equivalents or substitutes.

이하, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세하게 설명하도록 한다. Hereinafter, embodiments according to the present invention will be described in detail with reference to the accompanying drawings.

논리회로 및 마이크로프로세서를 비롯한 집적 회로를 구성하는 상보성 금속 산화막 반도체(CMOS; Complementary metal-oxide-semiconductor)의 경우, n-channel MOSFET(NMOSFET)과 p-channel MOSFET(PMOSFET)이 한 쌍이 되어 디지털 회로를 구성하게 되며(도 1a 참조), PMOSFET과 NMOSFET을 포함하는 본 발명에 따른 3차원 금속 산화막 반도체 전계효과 트랜지스터가 적용될 수 있다. In the case of complementary metal-oxide-semiconductor (CMOS) constituting integrated circuits including logic circuits and microprocessors, an n-channel MOSFET (NMOSFET) and a p-channel MOSFET (PMOSFET) are paired to form a digital circuit. (see FIG. 1a), and a three-dimensional metal oxide semiconductor field effect transistor according to the present invention including a PMOSFET and an NMOSFET can be applied.

2차원 구조의 Double-gate FET(DGFET), 3차원 구조인 Fin Field-Effect Transistor(FinFET), 게이트 올 어라운드(gate-all-around, 'GAA') 구조의 트랜지스터에 이어 MBCFET(Multi Bridge Channel FET)에 이르는 구조적 발전은 소형화에 따른 소자의 특성 저하를 방지하는 데 핵심적인 역할을 했다. 3차원 구조인 나노시트(nano-sheet)를 채널로 사용하는 트랜지스터 경우에는 나노시트를 따라 (100) 결정 방향과 (110) 결정 방향이 공존하는 구조를 가진다. In addition to the two-dimensional Double-gate FET (DGFET), three-dimensional Fin Field-Effect Transistor (FinFET), gate-all-around (GAA) structure transistor, MBCFET (Multi Bridge Channel FET) ) played a key role in preventing the deterioration of device characteristics due to miniaturization. A transistor using a three-dimensional nano-sheet as a channel has a structure in which (100) and (110) crystal directions coexist along the nano-sheet.

나노시트는 게이트의 접촉 면적을 최대한 넓힐 수 있기 때문에, 나노와이어를 이용하는 GAA구조의 트랜지스터 대비 누설전류 컨트롤이 용이할 뿐만 아니라 성능면에서 다양한 이점을 갖는다. Since the nanosheet can maximize the contact area of the gate, it is easier to control the leakage current compared to the transistor of the GAA structure using nanowires, and has various advantages in terms of performance.

CMOS에 사용되는 PMOSFET의 경우 홀의 이동도가 NMOSFET의 전자에 비해 낮기 때문에, 전류량이 떨어진다는 한계점을 지닌다. 따라서 CMOS를 구동하기 위해서는 PMOSFET의 전류량을 NMOSFET과 동일하게 설계해야 하는데, 이를 위해서 기존 방식은 해당 소자의 폭을 NMOSFET에 비해 상대적으로 넓게 설계하는 방식을 사용해왔다. 그러나 이러한 의도적인 레이아웃의 조정은, 칩의 집적도를 감소시켜 단가를 높이는 원인이 된다. 따라서 칩의 집적도를 높이는 동시에 CMOS의 동작 속도를 높이기 위해서, PMOSFET의 동작 특성을 개선하되 레이아웃 조정이 아닌 근본적인 구조적 접근 방법이 필요하며, 본 발명에 따른 3차원 금속 산화막 반도체 전계효과 트랜지스터는 이에 대한 근본적인 해결책을 제시한다.In the case of a PMOSFET used in CMOS, since the mobility of holes is lower than that of electrons in NMOSFETs, the amount of current is reduced. Therefore, in order to drive the CMOS, the amount of current of the PMOSFET must be designed to be the same as that of the NMOSFET. To this end, the conventional method has used a method of designing the width of the device relatively wider than that of the NMOSFET. However, such intentional layout adjustment reduces the degree of integration of the chip, thereby increasing unit cost. Therefore, in order to increase the chip integration and simultaneously increase the CMOS operation speed, a fundamental structural approach is needed to improve the operating characteristics of the PMOSFET but not to adjust the layout, and the 3D metal oxide semiconductor field effect transistor according to the present invention is fundamental to this. Offer a solution.

2차원 평면형 트랜지스터에 비해서 3차원 게이트 올 어라운드 구조를 가지는 나노시트 채널 트랜지스터의 경우, 채널의 아랫면과 윗면은 (100) 결정 방향을 띠며 채널의 양 옆면은 (110) 결정 방향을 띠게 된다. 이러한 3차원 구조는 결정면에 따라 전자와 홀의 이동도가 다르기 때문에, 나노시트의 종횡비를 조절함으로써 NMOSFET과 PMOSFET의 구동전류를 동시에 증가시킬 수 있다.Compared to a two-dimensional planar transistor, in the case of a nanosheet channel transistor having a three-dimensional gate-all-around structure, the bottom and top surfaces of the channel have a (100) crystal orientation, and both side surfaces of the channel have a (110) crystal orientation. Since the mobility of electrons and holes in this three-dimensional structure is different depending on the crystal plane, the drive current of the NMOSFET and PMOSFET can be simultaneously increased by adjusting the aspect ratio of the nanosheet.

또한, 결정구조뿐만 아니라 채널의 물질 특성 및 기계적 스트레스에 따라서도 전자와 홀의 이동도가 달라질 수 있다. 예를 들어, 실리콘 저마늄에 의한 기계적 스트레스 효과(strain effect)와 실리콘 저마늄의 물질 특성에서 비롯되는 이동도 증대 효과를 함께 적용하는 경우, 소자의 동작 특성 향상이 극대화될 수 있다. In addition, the mobility of electrons and holes may vary depending on the material properties and mechanical stress of the channel as well as the crystal structure. For example, when a mechanical stress effect (strain effect) by silicon germanium and a mobility enhancement effect derived from material properties of silicon germanium are applied together, the improvement in operating characteristics of the device can be maximized.

본 발명의 다양한 실시예에 따른 트랜지스터는, 게이트가 채널의 전면을 3차원으로 감싸는 형태이므로 기존의 평면 트랜지스터에 비해 높은 채널 조정력을 지니며 결과적으로 단채널 효과에 강한 특성을 가진다. 또한 트랜지스터의 대기 상태 누설 전류를 획기적으로 줄일 수 있다. 나아가, CMOS에 적용되는 p-channel형 트랜지스터의 전류값을 높이기 위해 소자의 폭을 늘릴 필요가 없기 때문에 레이아웃 평면적을 줄일 수 있으며 칩의 단가를 절감할 수 있다.Since the transistor according to various embodiments of the present invention has a gate covering the entire surface of the channel in three dimensions, it has a higher channel control ability than conventional planar transistors, and as a result, has characteristics that are resistant to short channel effects. In addition, the standby leakage current of the transistor can be drastically reduced. Furthermore, since there is no need to increase the width of a device to increase the current value of a p-channel type transistor applied to CMOS, the layout plane area can be reduced and the unit cost of a chip can be reduced.

이하의 설명에 있어서, 마스크(mask)와 감광성 수지(photoresist)를 이용한 노광 공정, 패터닝 과정 등 일반적인 반도체 제조 공정에 대해서는 설명을 최소화한다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 기존의 다양한 반도체 제조 공정을 적용, 응용 및 변형하여 본 발명에 적용할 수 있을 것이다.In the following description, descriptions of general semiconductor manufacturing processes, such as an exposure process using a mask and a photoresist and a patterning process, will be minimized. Those skilled in the art to which the present invention belongs will be able to apply, apply, and modify various existing semiconductor manufacturing processes to the present invention.

도 1a는 NMOSFET과 PMOSFET으로 구성되어 있는 상보성 금속 산화막 반도체의 회로도의 일 실시예를 도시하며, 도 1b는 나노시트로 구성된 저 종횡비 수평형 NMOSFET과 고 종횡비 적층형 PMOSFET에 대한 사시도를 도시한다.1A shows an embodiment of a circuit diagram of a complementary metal oxide semiconductor composed of an NMOSFET and a PMOSFET, and FIG. 1B shows a perspective view of a low aspect ratio horizontal NMOSFET and a high aspect ratio stacked PMOSFET composed of nanosheets.

도 1a에 도시된 바와 같이, PMOSFET과 NMOSFET의 게이트가 연결되어 입력 전압(Vin)을 인가받고, PMOSFET과 NMOSFET의 드레인이 연결되어 출력 전압(Vout)이 출력된다. 도 1a의 회로 구성을 갖는 소자는 게이트 인가 전압에 따라 NMOS가 온(ON)되면 PMOS는 오프(OFF)되고, PMOS가 온(ON)되면 NMOS가 오프(OFF)되는 CMOS 인버터(inverter)로 동작할 수 있다. 도 1a에 도시된 회로도는 본 발명에 따른 트랜지스터가 적용될 수 있는 일 실시예에 불과하고, 그외 다양한 방식으로 동작하는 회로를 구현하는 데 적용 가능하다.As shown in FIG. 1A, gates of the PMOSFET and NMOSFET are connected to receive an input voltage Vin, and drains of the PMOSFET and NMOSFET are connected to output an output voltage Vout. The device having the circuit configuration of FIG. 1A operates as a CMOS inverter in which the PMOS is turned off when the NMOS is turned on and the NMOS is turned off when the PMOS is turned on according to the gate applied voltage. can do. The circuit diagram shown in FIG. 1A is only an example to which the transistor according to the present invention can be applied, and can be applied to realize circuits operating in various other ways.

도 1b에 도시된 바와 같이, 본 발명에 따른 트랜지스터는 수평으로 배열된 다수의 고 종횡비 수직형 나노시트 채널을 가지는 PMOSFET과 수직으로 적층된 다수의 저 종횡비 평면형 나노시트 채널을 가지는 NMOSFET을 포함한다. As shown in FIG. 1B, a transistor according to the present invention includes a PMOSFET having a plurality of horizontally arranged high aspect ratio vertical nanosheet channels and an NMOSFET having a plurality of vertically stacked low aspect ratio planar nanosheet channels.

NMOSFET의 경우 (100) 결정 방향의 면적을 늘림으로써 구동 전류를 증가시키고, PMOSFET의 경우 (110) 결정 방향의 면적을 늘림으로써 구동 전류를 증가시킬 수 있게 된다. 또한 NMOSFET의 경우 수직 방향으로 적층하고, PMOSFET의 경우 수평 방향으로 나노시트를 촘촘하게 배치하여 추가적으로 구동 전류를 증가시킨다. 도 1b에서는 각각 3개의 나노시트가 수평 혹은 수직으로 배열된 것으로 도시되었으나, 다른 실시에에서는 이보다 많거나 적은 수의 나노시트가 수평 혹은 수직으로 배열될 수 있다. 더 많은 수의 나노시트를 포함하는 경우, 더 높은 구동 전류를 얻을 수 있을 것이다. In the case of NMOSFETs, the driving current can be increased by increasing the area in the (100) crystal direction, and in the case of PMOSFETs, the driving current can be increased by increasing the area in the (110) crystal direction. In addition, in the case of NMOSFETs, the nanosheets are stacked in the vertical direction, and in the case of PMOSFETs, the nanosheets are densely arranged in the horizontal direction to further increase the driving current. In FIG. 1B, each of three nanosheets is shown as being arranged horizontally or vertically, but in other embodiments, more or fewer nanosheets may be arranged horizontally or vertically. In the case of including a larger number of nanosheets, a higher driving current may be obtained.

도 1b에 도시된 화살표는 결정방향을 나타낸다. 실리콘 웨이퍼에서의 결정 방향(crystal orientation)과 관련하여, (100) 결정방향은 세 좌표축에서 1개만 교차, (110) 결정방향은 2개의 좌표축과 교차, (111) 결정방향은 3개의 좌표축과 모두 교차하는 것을 의미한다. An arrow shown in FIG. 1B indicates a crystal direction. Regarding crystal orientation on a silicon wafer, (100) crystal orientation crosses only one of the three coordinate axes, (110) crystal orientation crosses two coordinate axes, and (111) crystal orientation crosses all three coordinate axes. means to cross.

웨이퍼 표면의 수직 방향은 (100) 방향이고, 돌출 또는 함몰된 채널 구조의 측면은 (110) 결정 방향을 갖는다. 그러므로, 기판 위에 제작되는 NMOSFET의 경우 나노시트의 윗면과 아랫면인 (100) 결정 방향을 따라 전자가 이동할 경우 구동 전류를 비롯한 소자의 동작 특성이 극대화될 수 있다. The vertical direction of the wafer surface is the (100) direction, and the side surface of the protruding or recessed channel structure has the (110) crystal direction. Therefore, in the case of an NMOSFET fabricated on a substrate, when electrons move along the (100) crystal direction, which is the upper and lower surfaces of the nanosheet, operating characteristics of the device including driving current can be maximized.

이러한 저종횡비 나노시트를 수직으로 적층(multi-stacking)할 경우, 동일한 단면적을 유지하는 동시에 소자의 동작 특성을 최대한으로 끌어올릴 수 있다. 여기에서, 종횡비는 "높이/밑변 길이 비"로 정의된다. 즉, 저 종횡비는 밑변의 길이가 높이의 길이보다 긴 사각형상(가로로 긴 사각형상)을 취하고, 고 종횡비는 밑변의 길이가 높이의 길이보다 짧은 사각형상(세로로 긴 사각형상)을 취한다. 도 2a의 좌표도를 참조하면, 저 종횡비의 사각형상은 x축 방향으로 길쭉한 사각형상이고, 고 종황비의 사각형상은 z축 방향으로 길쭉한 사각형상일 수 있다.When such low-aspect-ratio nanosheets are vertically stacked (multi-stacking), the operating characteristics of the device can be maximized while maintaining the same cross-sectional area. Here, the aspect ratio is defined as "height/base length ratio". That is, a low aspect ratio takes a rectangular shape in which the length of the base is longer than the length of the height (a horizontally long rectangle), and a high aspect ratio takes a rectangular shape in which the length of the base is shorter than the length of the height (a vertically long rectangle). . Referring to the coordinate diagram of FIG. 2A , the rectangular shape having a low aspect ratio may be a rectangular shape elongated in the x-axis direction, and the rectangular shape having a high aspect ratio may be a rectangular shape elongated in the z-axis direction.

마찬가지로 PMOSFET의 경우, 3차원 구조의 트랜지스터의 양쪽 옆면, 즉 절단면을 따라 (110) 결정 방향이 존재하고, 홀이 이 면을 따라 이동할 경우 최상의 동작 전류를 가질 수 있다. 또한 (110) 결정 방향의 단면적을 최대한으로 하는 고 종횡비로 제작할 경우, PMOS의 동작 특성을 더 향상시킬 수 있다. 나아가, 실리콘 저마늄의 기계적 스트레스 효과에 따른 이동도 증대 효과를 위해 희생층으로서 존재하는 실리콘 저마늄 층을 제거하지 않고 채널로 사용할 수 있다. 따라서 본 발명은 PMOSFET의 동작 전류를 높이는 동시에 칩의 단면적을 줄이기 위해서, 실리콘과 실리콘 저마늄 희생층으로 구성된 3차원 Fin의 종횡비를 늘리는 동시에 이러한 고 종횡비 나노시트를 서로 근접시켜 배열하는 트랜지스터 구조를 제안한다.Similarly, in the case of a PMOSFET, the (110) crystal direction exists along both sides of the three-dimensional transistor, that is, along the cut plane, and the best operating current can be obtained when the hole moves along this plane. In addition, when fabricated with a high aspect ratio that maximizes the cross-sectional area in the (110) crystal direction, the operating characteristics of the PMOS can be further improved. Furthermore, the silicon germanium layer may be used as a channel without removing the silicon germanium layer existing as a sacrificial layer for the effect of increasing the mobility according to the mechanical stress effect of silicon germanium. Therefore, the present invention proposes a transistor structure in which the aspect ratio of a 3D Fin composed of silicon and silicon germanium sacrificial layers is increased and at the same time, these high aspect ratio nanosheets are arranged close to each other in order to increase the operating current of the PMOSFET and at the same time reduce the cross-sectional area of the chip. do.

도 2a는 저 종횡비 수평형 나노시트 채널을 가지는 게이트 올 어라운드 구조의 NMOSFET과 고 종횡비 수직형 나노시트 채널을 가지는 FinFET 구조의 PMOSFET에 대한 사시도이다. 2A is a perspective view of a gate all-around NMOSFET having a low aspect ratio horizontal nanosheet channel and a FinFET structure PMOSFET having a high aspect ratio vertical nanosheet channel.

도 2a에 도시된 바와 같이, 본 발명에 따른 3차원 금속 산화막 반도체 전계효과 트랜지스터는 기판(312), 제1 나노시트(N1 내지 N5), 제2 나노시트(P1,P2)를 포함한다. 제1 나노시트(N1 내지 N5)는 밑변보다 높이가 짧은 저 종횡비로 이루어지고, 제2 나노시트(P1,P2)는 밑변보다 높이가 긴 고 종횡비로 이루어진다. 도 2에서는 5개의 제1 나노시트와 2개의 제2 나노시트로 도시되었으나, 다른 실시예에서는 제1 나노시트와 제2 나노시트의 개수가 달라질 수 있다. 본 발명의 권리범위는 제1 나노시트와 제2 나노시트의 개수에 한정되지 않고, 필요에 따라 다양한 개수로 구현될 수 있다.As shown in FIG. 2A, the three-dimensional metal oxide semiconductor field effect transistor according to the present invention includes a substrate 312, first nanosheets N1 to N5, and second nanosheets P1 and P2. The first nanosheets N1 to N5 have a low aspect ratio with a height shorter than the base, and the second nanosheets P1 and P2 have a high aspect ratio with a height longer than the base. In FIG. 2, five first nanosheets and two second nanosheets are shown, but in other embodiments, the number of first nanosheets and second nanosheets may be different. The scope of the present invention is not limited to the number of first nanosheets and second nanosheets, and may be implemented in various numbers as needed.

도 2a에 도시된 바와 같이, 제1 영역에는 다수의 제1 나노시트(N1 내지 N5)가 수직으로 적층된 구조를 가지며, NMOSFET을 형성하는 영역이다. 제2 영역에는 다수의 제2 나노시트(P1,P2)가 수평으로 배열된 구조를 가진다. As shown in FIG. 2A , the first region has a structure in which a plurality of first nanosheets N1 to N5 are vertically stacked and forms an NMOSFET. The second region has a structure in which a plurality of second nanosheets P1 and P2 are horizontally arranged.

각각의 제1 나노시트(N1 내지 N5)는 단일 실리콘 나노시트 채널층에 대응된다. 단일 실리콘 나노시트 채널층이 저 종횡비, 즉, 밑변보다 높이가 짧도록 형성됨으로써, 저 종횡비의 제1 나노시트(N1 내지 N5)를 형성한다. 반면, 제2 나노시트(P1,P2)는 교번하여 적층되는 실리콘 나노시트 채널층과 희생층, 또는, 실리콘 나노시트 채널층과 공기층으로 구성될 수 있다. 이는, 고 종횡비의 제2 나노시트(P1,P2)를 제작함에 있어 증착이나 식각 등의 반도체 제조 공정을 이용하기 때문이다. 한편, 도 2a에서 수평 방향은 xy평면에서의 x축 또는 y축 배열방향을 의미하며, 수직 방향은 z축 방향을 의미한다.Each of the first nanosheets N1 to N5 corresponds to a single silicon nanosheet channel layer. A single silicon nanosheet channel layer is formed to have a low aspect ratio, that is, a height shorter than a base, thereby forming first nanosheets N1 to N5 having a low aspect ratio. On the other hand, the second nanosheets P1 and P2 may include a silicon nanosheet channel layer and a sacrificial layer, or a silicon nanosheet channel layer and an air layer, which are alternately stacked. This is because a semiconductor manufacturing process such as deposition or etching is used in manufacturing the high aspect ratio second nanosheets P1 and P2. Meanwhile, in FIG. 2A, the horizontal direction means the x-axis or y-axis arrangement direction in the xy plane, and the vertical direction means the z-axis direction.

도 2a의 구조를 제조하기 위한 공정에 대해 설명한다. 먼저, 희생층 활용 공정을 이용하여 저 종횡비 수평형 나노시트를 가지는 게이트 올 어라운드 구조의 NMOSFET과 고 종횡비 수직형 나노시트를 가지는 게이트 올 어라운드 구조의 PMOSFET을 제작하는 과정에서, NMOSFET 적층 나노시트 제작시 필요했던 희생층을 제거한다. 이때, 저 종횡비 수평형 나노시트 채널을 가지는 NMOSFET의 희생층을 제거하는 공정에서, PMOSFET 영역을 감광성 수지 또는 보호 층으로 덮어 보호하여 국부적으로 NMOSFET 영역의 실리콘 저마늄 희생층만을 선택적으로 제거할 수 있다. A process for manufacturing the structure of FIG. 2A is described. First, in the process of manufacturing an NMOSFET of a gate all-around structure having a low aspect ratio horizontal nanosheet and a PMOSFET of a gate all around structure having a high aspect ratio vertical nanosheet using a sacrificial layer utilization process, in the manufacture of NMOSFET stacked nanosheets The necessary sacrificial layer is removed. At this time, in the process of removing the sacrificial layer of the NMOSFET having the low aspect ratio horizontal nanosheet channel, the PMOSFET region is covered and protected with a photosensitive resin or a protective layer to selectively remove only the silicon germanium sacrificial layer of the NMOSFET region. .

그 결과, NMOSFET은 실리콘으로 구성된 저 종횡비의 수평형 나노시트 채널(=제1 나노시트)이 수직으로 적층된 형태를 띠게 되고, PMOSFET은 고 종횡비의 수직형 실리콘/실리콘저마늄층이 교번하여 적층된 형태를 띠게 된다. 제2 나노시트는 교번하여 적층된 실리콘/실리콘저마늄층으로 구성된다. As a result, the NMOSFET has a form in which low aspect ratio horizontal nanosheet channels (= first nanosheets) made of silicon are vertically stacked, and the PMOSFET has a high aspect ratio vertical silicon/silicon germanium layer alternately stacked. take shape The second nanosheet is composed of alternately stacked silicon/silicon germanium layers.

이 경우, 도 2a에 도시된 바와 같이 PMOSFET은 FinFET 구조로 구현될 수 있다. FinFET은 단면으로 봤을 때 게이트와 채널이 총 3개 면에서 접촉하는 구조이다. FinFET으로 구현되는 PMOSFET의 경우 (110) 결정 면을 따라 이동하는 정공에 의한 효과에 더해, 실리콘 저마늄 층의 높은 이동도 효과 및 실리콘 저마늄이 실리콘에 인가하는 기계적 스트레스에 의한 이동도 증대 효과가 더해져 동일한 레이아웃 바닥면적에서 더 뛰어난 소자 특성을 얻을 수 있다.In this case, as shown in FIG. 2A , the PMOSFET may be implemented as a FinFET structure. FinFET has a structure in which the gate and the channel are in contact on a total of three surfaces when viewed in cross section. In the case of a PMOSFET implemented with FinFET, in addition to the effect of holes moving along the (110) crystal plane, the high mobility effect of the silicon germanium layer and the effect of increasing the mobility due to the mechanical stress applied to silicon by the silicon germanium layer are In addition, better device characteristics can be obtained in the same layout footprint.

한편, 기판 상에 제1 및 제2 나노시트를 제작하는 과정에서, 기존의 노광 기술의 분해능 한계점을 극복함으로써 미세회로를 구현할 수 있는 스페이서 리소그래피(spacer lithography; double patterning technology, quadruple patterning technology를 모두 포함) 방식을 활용할 수 있다. 이는 기존의 일반 리소그래피 방식에 비해 소자의 선폭을 더욱 줄이고 나노시트의 종횡비를 늘려 소자의 구동 전류를 향상 시키는 동시에 단채널 효과에 대한 억제력을 키울 수 있다. On the other hand, in the process of manufacturing the first and second nanosheets on the substrate, spacer lithography (including both double patterning technology and quadruple patterning technology) capable of implementing microcircuits by overcoming the resolution limitations of existing exposure technologies ) method can be used. This can further reduce the line width of the device and increase the aspect ratio of the nanosheet compared to the existing general lithography method, thereby improving the driving current of the device and at the same time increasing the suppression of the short-channel effect.

도 2a는 저 종횡비 수평형 나노시트 채널을 가지는 게이트 올 어라운드 구조의 NMOSFET과, 고 종횡비 수직형 나노시트 채널을 가지는 FinFET 구조의 PMOSFET을 제작하는 과정에서, NMOSFET의 희생층만 선택적으로 제거된 모습을 나타낸 것으로, NMOSFET의 희생막으로 사용되었던 실리콘 저마늄이 남아있는 FinFET 구조의 PMOSFET은 실리콘 저마늄의 높은 이동도 및 스트레스 효과를 얻을 수 있어 추가적인 구동 전류 증가를 얻을 수 있다.FIG. 2a shows a state in which only the sacrificial layer of the NMOSFET is selectively removed in the process of fabricating an NMOSFET of a gate all-around structure having a low aspect ratio horizontal nanosheet channel and a PMOSFET of a FinFET structure having a high aspect ratio vertical nanosheet channel. As shown, the PMOSFET of the FinFET structure in which the silicon germanium used as the sacrificial film of the NMOSFET remains can obtain the high mobility and stress effect of silicon germanium, so that additional driving current can be increased.

도 2b는 저 종횡비 수평형 나노시트 채널을 가지는 게이트 올 어라운드 구조의 NMOSFET과 고 종횡비 수직형 나노시트 채널을 가지는 게이트 올 어라운드 구조의 PMOSFET에 대한 사시도를 도시한다. 단면으로 봤을 때 게이트와 채널이 총 3개에서 만나는 FinFET 구조와 달리 게이트 올 어라운드 구조는 게이트와 채널이 총 4개 면에서 접촉하기 때문에 게이트의 통제력이 더욱 향상된다.2B shows a perspective view of a gate all-around NMOSFET having a low aspect ratio horizontal nanosheet channel and a gate all around PMOSFET having a high aspect ratio vertical nanosheet channel. In terms of cross-section, unlike the FinFET structure where the gate and channel meet on three sides, the gate all-around structure makes contact between the gate and channel on a total of four surfaces, further improving gate controllability.

도 2b에 도시된 바와 같이, NMOSFET과 PMOSFET에서 실리콘 나노시트 채널층 사이에 존재하는 희생층을 모두 제거하면, NMOSFET은 저 종횡비 수평형 나노시트 채널을 가지는 게이트 올 어라운드 구조를 띠게 되고, PMOSFET은 고 종횡비 수직형 나노시트 채널을 가지는 게이트 올 어라운드 구조를 가지게 된다. 도 2b에 도시된 구조의 트랜지스터는 수평형 MOSFET에 비해 더욱 우수한 채널 구동력과 적은 누설 전류로 동작할 수 있게 된다. 희생층의 제거는 NMOSFET 제작 공정과 동시에 이루어질 수 있다. As shown in FIG. 2B, when all the sacrificial layers existing between the silicon nanosheet channel layers in the NMOSFET and the PMOSFET are removed, the NMOSFET has a gate all-around structure with a low aspect ratio horizontal nanosheet channel, and the PMOSFET has a high aspect ratio. It has a gate all-around structure with a vertical aspect ratio nanosheet channel. The transistor having the structure shown in FIG. 2B can operate with a better channel driving force and less leakage current than a horizontal type MOSFET. Removal of the sacrificial layer may be performed simultaneously with the NMOSFET fabrication process.

도 3a 내지 3f는 본 발명에 따른 3차원 금속 산화막 반도체 전계효과 트랜지스터 제조 공정을 도시한다.3a to 3f show a process for fabricating a three-dimensional metal oxide semiconductor field effect transistor according to the present invention.

구체적으로, 도 3a 내지 3d는 희생층 활용 공정을 이용하여 저 종횡비 수평형 나노시트를 채널로 가지는 게이트 올 어라운드 구조의 NMOSFET과 고 종횡비 수직형 나노시트 채널을 가지는 FinFET 구조의 PMOSFET을 제작하기 위한 공정 과정을 나타낸 것이고, 3e 및 3f는 저 종횡비 수평형 나노시트를 채널로 가지는 게이트 올 어라운드 구조의 NMOSFET과 고 종횡비 수직형 나노시트 채널을 가지는 게이트 올 어라운드 구조의 PMOSFET을 제작하기 위한 후속 공정 과정을 나타낸 것이다.Specifically, FIGS. 3A to 3D show a process for fabricating a gate all-around structure NMOSFET having a low aspect ratio horizontal nanosheet as a channel and a FinFET structure PMOSFET having a high aspect ratio vertical nanosheet channel using a sacrificial layer utilization process. 3e and 3f show the subsequent process for fabricating a gate-all-around NMOSFET having a low-aspect-ratio horizontal nanosheet as a channel and a gate-all-around PMOSFET having a high-aspect-ratio vertical nanosheet channel. will be.

먼저, 도 3a에 도시된 바와 같이, 본 발명에 따른 3차원 금속 산화막 반도체 전계효과 트랜지스터는 에피텍셜 성장(epitaxial growth) 기법을 활용해 기판(312) 상에 실리콘층(310)과 희생층(311)을 교번하여 성장시킨다. 여기서, 기판(312)은 3차원 구조의 p-channel 나노시트 트랜지스터를 제작하기 위하여, (100) 방향의 벌크 실리콘 웨이퍼 기판을 이용할 수 있지만, 이에 한정되지 않는다. First, as shown in FIG. 3A, the three-dimensional metal oxide semiconductor field effect transistor according to the present invention utilizes an epitaxial growth technique to form a silicon layer 310 and a sacrificial layer 311 on a substrate 312. ) are grown alternately. Here, the substrate 312 may be a (100)-direction bulk silicon wafer substrate in order to fabricate a 3-dimensional p-channel nanosheet transistor, but is not limited thereto.

이후, 노광 공정을 통한 패터닝과 식각 공정을 활용하여 NMOSFET과 PMOSFET 영역을 식각하여, 도 3b에 도시된 바와 같이, 실리콘층(310)에 의한 실리콘 나노시트 채널과 희생층(311)에 의한 실리콘 저마늄 나노시트 채널이 형성된다. 또한, 기판(312) 상에 소자 분리 절연막(313)이 형성될 수 있다. 소자 분리 절연막(313)은 노광 식각 공정에 의한 패터닝 이후 추가 절연막의 증착 공정에 의해 형성될 수 있다. Thereafter, the NMOSFET and PMOSFET regions are etched using a patterning and etching process through an exposure process, and as shown in FIG. nium nanosheet channels are formed. In addition, an element isolation insulating layer 313 may be formed on the substrate 312 . The element isolation insulating film 313 may be formed by a deposition process of an additional insulating film after patterning by an exposure etching process.

여기서, PMOSFET 영역을 식각함에 있어서는, 실리콘층(310)으로 형성된 실리콘 나노시트 채널과 희생층(311)에 의해 형성된 실리콘 저마늄 나노시트 채널의 종횡비를 조절함으로써 트랜지스터의 구동 전류를 조절(증감)할 수 있다. 또한, 종횡비의 조절을 통하여 트랜지스터의 동작 특성 및 온/오프 비율을 제어하고, 누설 전류를 감소시킬 수 있다.Here, in etching the PMOSFET region, the driving current of the transistor can be adjusted (increased or decreased) by adjusting the aspect ratio of the silicon nanosheet channel formed of the silicon layer 310 and the silicon germanium nanosheet channel formed by the sacrificial layer 311. can In addition, the operation characteristics and on/off ratio of the transistor may be controlled by adjusting the aspect ratio, and leakage current may be reduced.

그 다음, 제1 영역, 즉, PMOSFET 영역에 존재하는 희생층(311) 채널은 유지한 채로, NMOSFET 영역의 희생층만을 선택적으로 제거한다. 감광성 수지(316) 또는 보호층으로 PMOSFET이 존재하는 영역을 국부적으로 커버하여, 식각 공정으로부터 희생층(311)이 식각되는 것을 방지한다. 도 3c는 희생층 활용 공정을 통해 제작된 저 종횡비 수평형 나노시트 채널을 가지는 게이트 올 어라운드 구조의 NMOSFET 영역과 고 종횡비 수직형 나노시트 채널을 가지는 FinFET 구조의 PMOSFET 영역이 형성된 상태를 도시한다.Next, only the sacrificial layer of the NMOSFET region is selectively removed while maintaining the channel of the sacrificial layer 311 existing in the first region, that is, the PMOSFET region. The photosensitive resin 316 or the protective layer locally covers the region where the PMOSFET exists, preventing the sacrificial layer 311 from being etched from the etching process. FIG. 3C shows a state in which an NMOSFET region of a gate all-around structure having a low-aspect-ratio horizontal nanosheet channel and a PMOSFET region of a FinFET structure having a high-aspect-ratio vertical nanosheet channel are formed through a sacrificial layer utilization process.

마지막으로, 도 3d에 도시된 바와 같이, 도 3d에 도시된 바와 같이 게이트 절연막(317) 및 게이트(318)가 증착 공정을 통해 형성된다. 게이트(318)는 수직으로 적층된 제1 나노시트(N1 내지 N5)를 전체적으로 둘러싸도록 형성될 수 있다. 또한, 수평으로 배열된 제2 나노시트 중 하나(P1)를 전체적으로 둘러싸는 게이트와 제2 나노시트 중 다른 하나(P2)를 전체적으로 둘러싸는 게이트가 각각 형성될 수 있다. 다시 말해, NMOSFET을 구성하는 다수의 제1 나노시트를 전체적으로 둘러싸는 제1 게이트와 각각의 PMOSFET을 둘러싸는 다수의 제2 게이트가 형성될 수 있다.Finally, as shown in FIG. 3D , a gate insulating film 317 and a gate 318 are formed through a deposition process. The gate 318 may be formed to entirely surround the vertically stacked first nanosheets N1 to N5 . In addition, a gate entirely surrounding one of the horizontally arranged second nanosheets P1 and a gate entirely surrounding the other one of the second nanosheets P2 may be formed. In other words, a first gate entirely surrounding a plurality of first nanosheets constituting an NMOSFET and a plurality of second gates surrounding each PMOSFET may be formed.

도 3a 내지 3d의 공정을 통해, 저 종횡비 수평형 나노시트 채널을 가지는 ㄱ게이트 올 어라운드 구조의 NMOSFET과 고 종횡비 수직형 나노시트 채널을 가지는 FinFET 구조의 PMOSFET 채널층을 둘러싼 형태의 트랜지스터를 제조할 수 있다.Through the processes of FIGS. 3A to 3D, a transistor having an A gate all-around structure having a low aspect ratio horizontal nanosheet channel and a FinFET structure having a high aspect ratio vertical nanosheet channel surrounding the PMOSFET channel layer can be manufactured. there is.

한편, 도 3b에 이어서, NMOSFET과 PMOSFET의 실리콘층(310) 사이에 존재하는 희생층(311)을 모두 제거하면, 도 3e에 도시된 바와 같이, NMOSFET은 저 종횡비 수평형 나노시트 채널을 가지는 게이트 올 어라운드 구조를 띠게 되고, PMOSFET도 고 종횡비 수직형 나노시트 채널을 가지는 게이트 올 어라운드 구조를 가지게 된다. On the other hand, if all of the sacrificial layer 311 present between the silicon layer 310 of the NMOSFET and PMOSFET is removed following FIG. 3B, as shown in FIG. 3E, the NMOSFET has a gate having a low aspect ratio horizontal nanosheet channel. It has an all-around structure, and the PMOSFET also has a gate all-around structure with a high aspect ratio vertical nanosheet channel.

마찬가지로, NMOSFET과 PMOSFET의 채널이 형성되면, 게이트 절연막(317) 및 게이트(318)가 증착 공정을 통해 게이트 올 어라운드 구조의 NMOSFET과 PMOSFET의 나노시트 채널층을 둘러싼 형태로 제조된다. NMOSFET과 PMOSFET의 채널에는 채널 구조에 적합하게 소스 전극과 드레인 전극이 연결될 수 있다.Similarly, when the channels of the NMOSFET and PMOSFET are formed, the gate insulating film 317 and the gate 318 are formed surrounding the NMOSFET and PMOSFET nanosheet channel layers of the gate all-around structure through a deposition process. A source electrode and a drain electrode may be connected to channels of the NMOSFET and the PMOSFET to suit the channel structure.

도 4는 본 발명에 따른 3차원 금속 산화막 반도체 전계효과 트랜지스터 제조방법을 나타내는 흐름도이다. 세부 공정에 대해서는 도 3a 내지 3f를 참조하며 상세히 설명한 바, 여기서는 간략히 설명하기로 한다.4 is a flowchart illustrating a method of manufacturing a three-dimensional metal oxide semiconductor field effect transistor according to the present invention. The detailed process has been described in detail with reference to FIGS. 3A to 3F , and will be briefly described here.

본 발명에 따른 3차원 금속 산화막 반도체 전계효과 트랜지스터 제조방법은 기판을 제공하는 단계(S400), 기판 상의 제1 영역에 제1 나노시트를 형성하고, 제2 영역에 제2 나노시트를 형성하는 채널 형성 단계(S410), 및 제1 나노시트 및 제2 나노시트를 둘러싸는 게이트 전극을 형성하는 단계(S420)을 포함한다.A method for manufacturing a three-dimensional metal oxide semiconductor field effect transistor according to the present invention includes providing a substrate (S400), forming a first nanosheet in a first region on the substrate, and forming a channel in which a second nanosheet is formed in a second region. A forming step (S410), and a step of forming a gate electrode surrounding the first nanosheet and the second nanosheet (S420) are included.

이때, S410단계는, 에피택셜 성장 기법으로 상기 기판 상에 실리콘층과 희생층을 교번하여 성장시키는 단계(S410-1) 및 제1 영역에 성장된 희생층만 선택적으로 식각하는 단계(S410-2)를 포함할 수 있다.At this time, step S410 includes alternately growing a silicon layer and a sacrificial layer on the substrate using an epitaxial growth technique (S410-1) and selectively etching only the sacrificial layer grown in the first region (S410-2). ) may be included.

다른 실시예에서는, S410단계가 에피택셜 성장 기법으로 상기 기판 상에 실리콘층과 희생층을 교번하여 성장시키는 단계(S410-3) 및 상기 제1 영역 및 제2 영역에 성장된 희생층을 모두 식각하는 단계(S410-4)를 포함할 수 있다. 이때, 제1 나노시트는 밑변보다 높이가 짧은 저 종횡비로 형성되고, 제2 나노시트는 밑변보다 높이가 긴 고 종횡비로 형성되는 것이 바람직하다.In another embodiment, step S410 is a step of alternately growing a silicon layer and a sacrificial layer on the substrate by an epitaxial growth technique (S410-3) and etching both the sacrificial layers grown on the first and second regions It may include a step (S410-4). At this time, it is preferable that the first nanosheet is formed with a low aspect ratio and the height is shorter than the base, and the second nanosheet is formed with a high aspect ratio, with a height longer than the base.

한편, 수평형 제1 나노시트는 밑변보다 높이가 짧은 저 종횡비의 제1 나노시트 채널이고, 상기 채널 형성 단계에서, 다수의 제1 나노시트가 상기 제1 영역에서 소정의 이격거리를 갖도록 수직 배치될 수 있다.Meanwhile, the horizontal first nanosheet is a low aspect ratio first nanosheet channel having a height shorter than the base, and in the channel formation step, a plurality of first nanosheets are vertically arranged to have a predetermined separation distance in the first region. It can be.

수직형 제2 나노시트는 교번하여 적층되는 실리콘층과 희생층을 포함한다. 선택적 식각을 통해 제2 영역에서의 희생층이 제거되지 않았기 때문에, 잔존 희생층이 제2 나노시트 채널을 구성하게 된다. 부가적인 공정으로, 제1 나노시트 및 제2 나노시트의 일부 또는 전체를 둘러싸는 게이트 절연막을 형성하는 단계 및/또는 기판 상에 소자 분리 절연막을 증착하는 단계를 더 포함할 수 있다.The vertical second nanosheet includes a silicon layer and a sacrificial layer that are alternately stacked. Since the sacrificial layer in the second region is not removed through selective etching, the remaining sacrificial layer constitutes the second nanosheet channel. As an additional process, the method may further include forming a gate insulating film surrounding part or all of the first nanosheet and the second nanosheet and/or depositing an element isolation insulating film on the substrate.

저 종횡비 수평형 나노시트 N-channel (N형) 금속 산화막 반도체 전계 효과 트랜지스터 및 고 종횡비 수직형 나노시트 P-channel (P형) 금속 산화막 반도체 전계 효과 트랜지스터를 적용할 시, 3차원 채널 구조에서 (110) 결정 구조의 높은 이동도로부터 동일한 면적에서 평면형 트랜지스터 대비 더 우수한 성능을 나타낼 수 있으며 단면적을 줄이는 데 용이할 수 있다. When applying a low aspect ratio horizontal nanosheet N-channel (N-type) metal oxide semiconductor field effect transistor and a high aspect ratio vertical nanosheet P-channel (P type) metal oxide semiconductor field effect transistor ( 110) Due to the high mobility of the crystal structure, it can exhibit better performance than planar transistors in the same area and can be easily reduced in cross-sectional area.

위에서 설명한 트랜지스터 제조방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 컴퓨터 판독 가능 기록 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.The transistor manufacturing method described above may be implemented in the form of program instructions that can be executed through various computer means and recorded in a computer readable medium. A computer-readable recording medium may include program instructions, data files, data structures, etc. alone or in combination. Program instructions recorded on the medium may be those specially designed and configured for the present invention or those known and usable to those skilled in computer software. Examples of computer-readable recording media include magnetic media such as hard disks, floppy disks and magnetic tapes, optical media such as CD-ROMs and DVDs, and magnetic media such as floptical disks. - includes hardware devices specially configured to store and execute program instructions, such as magneto-optical media, and ROM, RAM, flash memory, and the like. Examples of program instructions include high-level language codes that can be executed by a computer using an interpreter, as well as machine language codes such as those produced by a compiler. The hardware devices described above may be configured to act as one or more software modules to perform the operations of the present invention, and vice versa.

이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 하나 의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.Features, structures, effects, etc. described in the embodiments above are included in one embodiment of the present invention, and are not necessarily limited to only one embodiment. Furthermore, the features, structures, and effects illustrated in each embodiment can be combined or modified with respect to other embodiments by those skilled in the art in the field to which the embodiments belong. Therefore, contents related to these combinations and variations should be construed as being included in the scope of the present invention.

N1 내지 N5: 제1 나노시트
P1, P2 : 제2 나노시트
310: 실리콘층(나노시트 채널, 나노시트 채널층)
311: 희생층(희생층 채널층)
312: 기판(실리콘 기판)
313: 소자 분리 절연막
316: 감광성 수지
317: 게이트 절연막
318: 게이트(게이트 전극)N1 to N5: first nanosheet
P1, P2: Second nanosheet
310: silicon layer (nanosheet channel, nanosheet channel layer)
311: sacrificial layer (sacrificial layer channel layer)
312 Substrate (silicon substrate)
313: element isolation insulating film
316 photosensitive resin
317: gate insulating film
318: gate (gate electrode)

Claims (15)

기판;
상기 기판 상의 제1 영역에 형성되며 수직 방향으로 배치된 복수의 수평형 제1 나노시트;
상기 기판 상의 제2 영역에 형성되며 수평 방향으로 배치된 복수의 수직형 제2 나노시트; 및
상기 제1 나노시트 채널 및 제2 나노시트 채널을 둘러싸는 게이트 전극;을 포함하고,
상기 제1 나노시트는 밑변보다 높이가 짧은 저 종횡비로 이루어지고, 상기 제2 나노시트는 밑변보다 높이가 긴 고 종횡비로 이루어지고,
상기 복수의 수직형 제2 나노시트는 소정의 이격 거리를 갖도록 배치되고,
상기 복수의 수평형 제1 나노시트는 상기 제1 영역에 N형 MOSFET을 형성하고,
상기 복수의 수직형 제2 나노시트는 상기 제2 영역에 P형 MOSFET을 형성하는, 3차원 금속 산화막 반도체 전계효과 트랜지스터.Board;
a plurality of horizontal first nanosheets formed in a first region on the substrate and arranged in a vertical direction;
a plurality of vertical second nanosheets formed in a second region on the substrate and arranged in a horizontal direction; and
A gate electrode surrounding the first nanosheet channel and the second nanosheet channel;
The first nanosheet has a low aspect ratio with a height shorter than the base, and the second nanosheet has a high aspect ratio with a height longer than the base,
The plurality of vertical second nanosheets are arranged to have a predetermined separation distance,
The plurality of horizontal first nanosheets form an N-type MOSFET in the first region,
The plurality of vertical second nanosheets form a P-type MOSFET in the second region, a three-dimensional metal oxide semiconductor field effect transistor. 제1항에 있어서,
상기 수평형 제1 나노시트는 게이트 올 어라운드(GAA) 구조로 이루어진, 3차원 금속 산화막 반도체 전계효과 트랜지스터.According to claim 1,
The horizontal first nanosheet is made of a gate all around (GAA) structure, a three-dimensional metal oxide semiconductor field effect transistor. 제1항에 있어서,
상기 수평형 제1 나노시트는 밑변보다 높이가 짧은 저 종횡비의 제1 나노시트 채널인, 3차원 금속 산화막 반도체 전계효과 트랜지스터.According to claim 1,
The horizontal first nanosheet is a low aspect ratio first nanosheet channel having a height shorter than a base, a three-dimensional metal oxide semiconductor field effect transistor. 제1항에 있어서,
상기 수직형 제2 나노시트는 게이트 올 어라운드(GAA) 구조로 이루어진, 3차원 금속 산화막 반도체 전계효과 트랜지스터.According to claim 1,
The vertical second nanosheet is made of a gate all around (GAA) structure, a three-dimensional metal oxide semiconductor field effect transistor. 제1항에 있어서,
상기 수직형 제2 나노시트는 교번하여 적층되는 제2 나노시트 채널 및 희생층으로 구성되는, 3차원 금속 산화막 반도체 전계효과 트랜지스터.According to claim 1,
The vertical second nanosheet is composed of alternately stacked second nanosheet channels and sacrificial layers, a three-dimensional metal oxide semiconductor field effect transistor. 제4항에 있어서,
상기 수직형 제2 나노시트는 소정의 이격거리를 갖는 다수의 제2 나노시트 채널로 구성되는, 3차원 금속 산화막 반도체 전계효과 트랜지스터.According to claim 4,
The vertical second nanosheet is composed of a plurality of second nanosheet channels having a predetermined separation distance, a three-dimensional metal oxide semiconductor field effect transistor. 제4항에 있어서,
상기 게이트 전극은 각각의 수직형 제2 나노시트를 둘러싸는 단위 게이트 전극을 포함하는, 3차원 금속 산화막 반도체 전계효과 트랜지스터.According to claim 4,
The gate electrode includes a unit gate electrode surrounding each vertical second nanosheet, a three-dimensional metal oxide semiconductor field effect transistor. 제1항에 있어서,
상기 채널 양단에 연결되는 소스 전극 및 드레인 전극;
상기 기판 상에 형성되는 소자 분리 절연막; 및
상기 제1 나노시트 및 제2 나노시트의 일부 또는 전체를 둘러싸는 게이트 절연막;을 더 포함하는, 3차원 금속 산화막 반도체 전계효과 트랜지스터. According to claim 1,
a source electrode and a drain electrode connected to both ends of the channel;
an element isolation insulating film formed on the substrate; and
A three-dimensional metal oxide semiconductor field effect transistor further comprising: a gate insulating film surrounding part or all of the first nanosheet and the second nanosheet. 기판을 제공하는 단계;
상기 기판 상의 제1 영역에 수직 방향으로 배치되는 복수의 수평형 제1 나노시트를 형성하고, 제2 영역에 수평 방향으로 배치되며 소정의 이격 거리를 갖는 복수의 수직형 제2 나노시트를 형성하는 채널 형성 단계; 및
상기 제1 나노시트 및 제2 나노시트를 둘러싸는 게이트 전극을 형성하는 단계;를 포함하고,
상기 채널 형성 단계는,
상기 제1 나노시트는 밑변보다 높이가 짧은 저 종횡비로 형성하고, 상기 제2 나노시트는 밑변보다 높이가 긴 고 종횡비로 형성하고,
상기 복수의 수평형 제1 나노시트는 상기 제1 영역에 N형 MOSFET을 형성하고,
상기 복수의 수직형 제2 나노시트는 상기 제2 영역에 P형 MOSFET을 형성하는, 3차원 금속 산화막 반도체 전계효과 트랜지스터 제조방법.providing a substrate;
Forming a plurality of horizontal first nanosheets disposed in a vertical direction in a first region on the substrate, and forming a plurality of vertical second nanosheets disposed in a horizontal direction in a second region and having a predetermined separation distance channel formation step; and
Forming a gate electrode surrounding the first nanosheet and the second nanosheet,
The channel formation step,
The first nanosheet is formed with a low aspect ratio shorter than the base, and the second nanosheet is formed with a high aspect ratio taller than the base,
The plurality of horizontal first nanosheets form an N-type MOSFET in the first region,
The plurality of vertical second nanosheets form a P-type MOSFET in the second region, a three-dimensional metal oxide semiconductor field effect transistor manufacturing method. 제9항에 있어서,
상기 채널 형성 단계는,
에피택셜 성장 기법으로 상기 기판 상에 실리콘층과 희생층을 교번하여 성장시키는 단계; 및
상기 제1 영역 및 제2 영역에 존재하는 희생층 모두를 식각하는 단계;를 포함하는, 3차원 금속 산화막 반도체 전계효과 트랜지스터 제조방법.According to claim 9,
The channel formation step,
alternately growing a silicon layer and a sacrificial layer on the substrate using an epitaxial growth technique; and
Etching both of the sacrificial layers present in the first region and the second region; including, a method of manufacturing a three-dimensional metal oxide semiconductor field effect transistor. 삭제delete 제9항에 있어서,
상기 채널 형성 단계는,
에피택셜 성장 기법으로 상기 기판 상에 실리콘층과 희생층을 교번하여 성장시키는 단계; 및
상기 제1 영역에 성장된 희생층만 선택적으로 식각하는 단계;를 포함하는, 3차원 금속 산화막 반도체 전계효과 트랜지스터 제조방법.According to claim 9,
The channel formation step,
alternately growing a silicon layer and a sacrificial layer on the substrate using an epitaxial growth technique; and
A method of manufacturing a three-dimensional metal oxide semiconductor field effect transistor comprising the steps of selectively etching only the sacrificial layer grown on the first region. 제12항에 있어서,
상기 제2 나노시트는 교번하여 적층되는 상기 실리콘층과 상기 희생층을 포함하는, 3차원 금속 산화막 반도체 전계효과 트랜지스터 제조방법.According to claim 12,
The second nanosheet comprises the silicon layer and the sacrificial layer that are alternately stacked, a three-dimensional metal oxide semiconductor field effect transistor manufacturing method. 제9항에 있어서,
상기 제1 나노시트 및 제2 나노시트의 일부 또는 전체를 둘러싸는 게이트 절연막을 형성하는 단계;를 더 포함하는, 3차원 금속 산화막 반도체 전계효과 트랜지스터 제조방법.According to claim 9,
Forming a gate insulating film surrounding part or all of the first nanosheet and the second nanosheet; further comprising a three-dimensional metal oxide semiconductor field effect transistor manufacturing method. 제9항에 있어서,
상기 기판 상에 소자 분리 절연막을 증착하는 단계;를 더 포함하는, 3차원 금속 산화막 반도체 전계효과 트랜지스터 제조방법.According to claim 9,
Depositing an element isolation insulating film on the substrate; further comprising a three-dimensional metal oxide semiconductor field effect transistor manufacturing method.
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