KR102505548B1 - 전류 발란싱 회로의 오프셋 상쇠 회로 - Google Patents

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Abstract

본 발명은 전류 발란싱 회로의 오프셋 상쇠 회로에 관한 것으로서, 소자의 부정합(mismatch), PVT 변동(process, voltage, temperature) 등에 의하여 생되는 오프셋에 의한 전류 불균형을 해소하기 위한 것이다.
보다 더 구체적으로 본 발명의 전류 발란싱 회로는 두 개의 입력에 제1 오프셋 전압이 형성되고, 어느 하나의 입력으로 오프셋 소거 전압이 입력되는 제1 비교기부; 두 개의 입력에 제2 오프셋 전압이 형성되고, 어느 하나의 입력으로 제1 비교기부의 출력 전압이 입력되고, 다른 하나의 입력으로 기준 전압이 입력되는 제2 비교기부; 두 개의 입력에 제3 오프셋 전압이 형성되고, 어느 하나의 입력으로 제2 비교기부의 출력 전압이 입력되고, 다른 하나의 입력으로 기준 전압이 입력되는 제3 비교기부를 포함하며, 캘리브레이션 과정에서 시간에 따라 증가하는 오프셋 소거 전압을 형성하여 출력하고, 오프셋 소거 전압이 제1 오프셋 전압과 제2 오프셋 전압 및 제3 오프셋 전압의 합보다 클 때의 오프셋 소거 전압을 출력하는 제어부를 포함한다.

Description

전류 발란싱 회로의 오프셋 상쇠 회로{OFFSET CANCELLATION CIRCUIT FOR CURRENT BALANCING CIRCTUIT}
본 기술은 전류 발란싱 회로의 오프셋 상쇠 회로에 관한 것으로서, 소자의 부정합(mismatch), PVT 변동(process, voltage, temperature) 등에 의하여 생되는 오프셋에 의한 전류 불균형을 해소하기 위한 것이다.
컨버터(converter)는 교류 전력을 직류 전력으로 변환하거나 직류 전압을 승압 혹은 강압하는 장치를 통칭한다. 특히 직류 - 직류 컨버터(DC-DC converter)는 입력된 전압을 승압하는 부스트 컨버터, 입력된 전압을 감압하는 벅 컨버터 등이 있으며, 산업뿐만 아니라 가정에서도 흔히 사용된다.
이러한 컨버터들은 스위칭 소자들이 구동 전압과 기준 전압 사이에서 직렬로 연결되고, 스위칭 소자가 연결된 노드에서 출력된 전류가 인덕터를 통하여 부하에 제공된다.
다상 컨버터가 출력하는 전류는 각 상에서 출력되는 전류의 합에 상응하며, 각 상이 출력하는 전류가 고르게 분산되었을 때 높은 효율을 가진다. 그러나, 각 상 중 어느 한 상에서 전류가 집중되면 구동 회로에 부하가 집중되어 효율이 저하된다. 따라서, 전류가 집중되어 발생하는 효율 감소를 방지하기 위하여 전류 발란싱 회로(current balancing circuit)을 둔다.
그러나, 전류 발란싱 회로는 필연적으로 소자의 부정합(mismatch), PVT 변동(process, voltage, temperature) 등에 의하여 비이상적인 특성인 오프셋이 발생하며, 이로부터 전류 균형이 깨질 수 있다. 본 발명은 이와 같이 발생하는 전류 불균형을 해소하기 위한 것이다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 전류 발란싱 회로는 두 개의 입력에 제1 오프셋 전압이 형성되고, 어느 하나의 입력으로 오프셋 소거 전압이 입력되는 제1 비교기부; 두 개의 입력에 제2 오프셋 전압이 형성되고, 어느 하나의 입력으로 제1 비교기부의 출력 전압이 입력되고, 다른 하나의 입력으로 기준 전압이 입력되는 제2 비교기부; 두 개의 입력에 제3 오프셋 전압이 형성되고, 어느 하나의 입력으로 제2 비교기부의 출력 전압이 입력되고, 다른 하나의 입력으로 기준 전압이 입력되는 제3 비교기부를 포함하며, 캘리브레이션 과정에서 시간에 따라 증가하는 오프셋 소거 전압을 형성하여 출력하고, 오프셋 소거 전압이 제1 오프셋 전압과 제2 오프셋 전압 및 제3 오프셋 전압의 합보다 클 때의 오프셋 소거 전압을 출력하는 제어부를 포함한다.
본 발명의 어느 한 실시예에 의하면, 제1 비교기부는, 두 개의 입력에 제1 오프셋 전압이 형성되고, 어느 하나의 입력으로 오프셋 소거 전압이 입력되는 트랜스컨덕턴스 증폭기(transconductance amplifier); 두 개의 입력에 연결된 센싱 저항; 센싱 저항과 병렬로 연결된 스위치를 포함하며, 트랜스컨덕턴스 증폭기는, 센싱 저항을 흐르는 전류에 의하여 형성되는 전압을 제공받고, 상응하는 전류를 출력한다.
본 발명의 어느 한 실시예에 의하면, 캘리브레이션 과정에서, 제어부는 스위치가 도통되도록 제어하고, 트랜스컨덕턴스 증폭기는 제1 오프셋 전압과 오프셋 소거 전압과의 크기를 비교한다.
본 발명의 어느 한 실시예에 의하면, 제2 비교기부는, 연산 증폭기 및 연산 증폭기의 궤환 루프(feedback loop)에 연결된 리액턴스 소자를 포함하며 평균 전류와 채널 전류의 차이를 연산하는 저역 통과 필터이다.
본 발명의 어느 한 실시예에 의하면, 제2 비교기부는, 캘리브레이션 과정에서 기준 전압이 일 입력으로 제공된다.
본 발명의 어느 한 실시예에 의하면, 제3 비교기부는, 오프셋 소거 전압과 제1 오프셋 전압과 제2 오프셋 전압 및 제3 오프셋 전압의 합의 크기를 비교하여 상응하는 신호를 출력한다.
본 발명의 어느 한 실시예에 의하면, 제어부는, 클록 펄스가 입력되고, 입력된 클록 펄스의 개수를 계수하는 카운터; 카운터의 계수 결과에 상응하도록 시간에 따라 증가하는 오프셋 소거 전압을 생성하는 디지털 아날로그 변환기(DAC, digital analog converter); 카운터의 계수 결과를 저장하는 메모리 소자를 포함한다.
본 발명의 어느 한 실시예에 의하면, 제어부는, 다중화기(MUX)를 더 포함하고, 오프셋 소거 전압이 제1 오프셋 전압과 제2 오프셋 전압 및 제3 오프셋 전압의 합보다 클 때 메모리 소자는 카운터의 계수 결과를 저장하며, 캘리브레이션 과정이 종료되면 메모리 소자는 저장된 카운터의 계수 결과를 DAC에 제공하고, DAC는 카운터의 계수 결과에 상응하는 오프셋 소거 전압을 출력한다.
본 발명의 어느 한 실시예에 의하면, 전류 발란싱 회로는, 다상(multi-phase) 컨버터의 각 상별 전류를 발란싱한다.
본 발명에 의하면, 컨버터 회로의 소자에 형성되는 오프셋에 의하여 발생하는 각 상별 전류 부정합(mismatch)을 소거하여 전류를 발란싱할 수 있는 효과가 있다.
본 발명의 효과는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 해결과제들은 아래의 기재로부터 당업자에게 명확하게 이해되어질 수 있을 것이다.
도 1은 본 발명의 전류 발란싱 회로를 포함하는 다상 컨버터의 개요를 도시한 도면.
도 2(a)는 본 발명의 전류 발란싱 회로를 포함하는 다상 컨버터에서 불균형이 발생한 각 상별 전류의 개요를 도시한 도면이고, 도 2(b)는 듀티비를 조절한 상태의 전류를 예시한 도면이며, 도 2(c)는 다상 컨버터의 모든 상에 흐르는 전류가 발란싱된 상태를 도시한 도면.
도 3(a)는 오프셋에 의한 전류 불균형을 해소하기 위하여 수행되는 캘리브레이션 과정에서 전류 발란싱 회로에 포함된 어느 한 상의 등가 회로이고, 도 3(b)는 캘리브레이션 과정에서 전류 발란싱 회로 어느 한 상의 간략화된 등가 회로.
도 4는 캘리브레이션 과정에서 본 실시예에 의한 전류 발란싱 회로의 동작을 설명하기 위한 개요적인 타이밍도.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 1은 본 발명의 전류 발란싱 회로를 포함하는 다상 컨버터(1)의 개요를 도시한 도면이다. 도 1을 참조하면, 다상 컨버터는 구동 전압(VIN)과 기준 전압 사이에서 직렬로 연결된 복수의 스위칭 소자들(SWa1, SWa2, SWb1, SWb2, SWc1, SWc2) 과, 각 상에서 출력된 전류(ILa, ILb, ILc)를 센싱하여 상응하는 전류를 출력하는 트랜스컨덕턴스 증폭기부(100a, 100b, 100c)와 트랜스컨덕턴스 증폭기부(100a, 100b, 100c)가 출력하는 전류를 평균화하여 출력하는 저역 통과 필터(210)와 평균 전류와 트랜스컨덕턴스 증폭기부(100a, 100b, 100c)가 출력하는 전류의 차이를 연산하는 연산부(220a, 220b, 220c) 및 연산부가 연산한 전류의 차이로부터 각 상에 포함된 복수의 스위칭 소자들(SWa1, SWa2, SWb1, SWb2, SWc1, SWc2)의 게이팅 신호를 형성하여 듀티비를 제어하는 듀티비 제어부(300a, 300b, 300c)를 포함한다.
도 2(a)는 본 발명의 전류 발란싱 회로를 포함하는 다상 컨버터(1)에서 불균형이 발생한 각 상별 전류의 개요를 도시한 도면이다. 도 1과 도 2(a)를 참조하면, 불균형에 의하여 c 상에서 출력된 전류(ILc)가 증가한다. 증가한 전류에 의하여 열이 발생하여 구동 회로의 효율이 저하된다. 본 발명의 전류 발란싱 회로에 의하면 트랜스 컨덕턴스 증폭기(Gma, Gmb, Gmc) 들은 각 상에 흐르는 각 상에 흐르는 전류를 검출하고, 전류에 상응하는 신호를 저역 통과 필터(210)에 제공한다.
저역 통과 필터(210)는 제공된 전류의 평균에 상응하는 전류 신호(IAVG)를 출력하고, 연산부(220a, 220b, 220c)에 제공한다. 연산부(220a, 220b, 220c)는 트랜스 컨덕턴스 증폭기(Gma, Gmb, Gmc)가 각 상의 출력 전류를 검출하여 출력한 신호와 평균 전류(IAVG)와의 차이를 연산하여 듀티비 제어부(300a, 300b, 300c)에 제공한다. 듀티비 제어부(300a, 300b, 300c)는 연산된 차이 신호(IDUTYa, IDUTYb, IDUTYc)를 제공받고, 각 스위치들의 게이팅 신호를 형성하여 각 상 출력의 듀티비를 조절한다. 이와 같이 조절된 듀티비에 의하여 도 2(b)로 예시된 것과 같이 전류 불균형이 다소 해소된다.
그러나, 전류 발란싱 회로의 각 상에 포함된 소자들에 오프셋 등의 비이상적인 특성이 형성되며, 이로부터 도 2(c)로 예시된 것과 같이 모든 상에 흐르는 전류(IL1, IL2, IL3)를 고르게 발란싱하는 것이 곤란할 수 있다.
도 3(a)는 오프셋에 의한 전류 불균형을 해소하기 위하여 수행되는 캘리브레이션 과정에서 전류 발란싱 회로에 포함된 어느 한 상의 등가 회로이고, 도 3(b)는 캘리브레이션 과정에서 전류 발란싱 회로 어느 한 상의 간략화된 등가 회로이다. 일 실시예로, 캘리브레이션 과정은 컨버터가 구동을 시작할 때 수행될 수 있다. 도 3(a) 및 도 3(b)를 참조하면, 트랜스컨덕턴스 증폭기부(100a, 100b, 100c, 도 1 참조)의 두 입력 사이에는 제1 오프셋 전압(Vos1)이 형성되고, 어느 하나의 입력으로 오프셋 소거 전압(Vosc)이 입력된다. 캘리브레이션 과정에서 트랜스컨덕턴스 증폭기는 제1 비교기(100)로 모델될 수 있으며, 비교기와 등가로 동작한다.
저역 통과 필터(210)와 연산부(220a, 220b, 220c, 도 1 참조)의 두 입력 사이에는 오프셋 전압(Vos2)이 형성된다. 또한, 저역 통과 필터(210)와 연산부(220)는 캘리브레이션 과정에서 제2 비교기(200)로 모델될 수 있으며 비교기와 등가로 동작한다. 또한, 듀티비 제어부(300)는 두 입력 사이에 오프셋 전압(Vos3)이 형성되며, 캘리브레이션 과정에서 제3 비교기(300)로 모델될 수 있으며, 비교기와 등가로 동작한다.
따라서, 본 실시예에 의한 전류 발란싱 회로는 캘리브레이션 과정에서 두 입력 사이에 제1 오프셋 전압(Vos1)이 형성되고, 어느 하나의 입력으로 오프셋 소거 전압(Vosc)이 입력되는 제1 비교기부(100)와, 두 개의 입력에 제2 오프셋 전압(Vos2)이 형성되고, 어느 하나의 입력으로 제1 비교기부(100)의 출력 전압이 입력되고, 다른 하나의 입력으로 기준 전압(Vref)이 입력되는 제2 비교기부(200)와 두 개의 입력에 제3 오프셋 전압(Vos3)이 형성되고, 어느 하나의 입력으로 제2 비교기부(200)의 출력 전압이 입력되고, 다른 하나의 입력으로 기준 전압(Vref)이 입력되는 제3 비교기부(300)를 포함하며, 캘리브레이션 과정에서 시간에 따라 증가하는 오프셋 소거 전압을 형성하여 출력하고, 오프셋 소거 전압이 제1 오프셋 전압과 제2 오프셋 전압 및 제3 오프셋 전압의 합보다 클 때의 오프셋 소거 전압을 출력하는 제어부(400)를 포함한다.
도 4는 캘리브레이션 과정에서 본 실시예에 의한 전류 발란싱 회로의 동작을 설명하기 위한 개요적인 타이밍도이다. 도 3 및 도 4를 참조하면, 컨버터에 전원이 인가되어 구동되면 캘리브레이션 시작 신호(CALON)의 상태가 변화하여 오프셋을 소거하기 위한 캘리브레이션 과정이 시작된다. 도 4로 예시된 실시예에서, 캘리브레이션 시작 신호(CALON)는 논리 하이 상태에서 캘리브레이션 과정이 시작되는 것으로 예시되었다. 그러나, 도시되지 않은 실시예에서, 캘리브레이션 과정에서 캘리브레이션 시작 신호(CALON)는 논리 로우 상태일 수 있다.
카운터(counter)에는 캘리브레이션 시작 신호(CALON)가 제공됨에 따라 클록 펄스가 제공된다. 카운터(counter)는 입력된 클록 펄스의 개수를 계수(counter)하고, 계수 결과(CAL count)를 출력한다. 메모리(Memory)는 카운터(counter)가 출력한 계수 결과를 제공받고 저장한다.
캘리브레이션 시작 신호(CALON)가 논리 하이 상태로 유지됨에 따라 캘리브레이션 다중화기(CAL MUX)는 카운터(counter)가 출력한 계수 결과(CAL count) 신호를 디지털 아날로그 변환기(DAC)에 출력한다. DAC은 제공된 계수 결과(CAL count) 신호에 상응하도록 시간의 경과에 따라 증가하는 오프셋 소거 신호(Vosc)를 형성하여 제1 비교기부(100)의 일 입력으로 제공한다.
제1 비교기부(100)는 상술한 바와 같이 각 상의 전류를 센싱하고, 센싱 결과에 상응하는 전류를 출력하는 트랜스컨덕턴스 증폭기(Gma, Gmb, Gmc, 도 1 참조)일 수 있다. 따라서, 각 상의 전류(IL)가 흘려 상응하는 전압이 형성되는 저항이 제1 비교기부(100)의 두 입력 사이에 연결되어 있다. 그러나, 저항이 연결된 상태에서는 오프셋 전압에 의한 영향을 정확하게 측정할 수 없으므로, 스위치(SW)를 도통시켜 각 상의 전류(IL)를 기준 전압으로 우회한다. 일 예로, 스위치(SW)의 도통 및 차단은 캘리브레이션 시작 신호(CALON)에 의하여 수행될 수 있다.
DAC는 기준 전압(Vref)을 형성하여 출력할 수 있으며, 캘리브레이션 과정에서 다중화기(MUX)를 통하여 제2 비교기(200) 및 제3 비교기(300)의 어느 한 입력으로 제공된다.
상술한 바와 같이, DAC은 카운터(counter)가 클록 펄스의 개수를 계수한 계수 결과 신호를 제공받고, 계수 결과 신호에 상응하는 오프셋 소거 신호(Vosc)를 형성하여 출력한다. 따라서, 오프셋 소거 신호(Vosc)는 시간이 경과함에 따라서 증가한다.
제1 비교기(100)로 제공되는 오프셋 소거 신호(Vosc)의 크기와 제1 오프셋 신호(Vos1), 제2 오프셋 신호(Vos2) 및 제3 오프셋 신호(Vos3) 합의 크기가 역전될 때, 제3 비교기(300)의 출력 CP_OUT 신호가 변화한다. 일 예로, 트랜스컨덕턴스 증폭기(100)에 형성되는 제1 오프셋 전압(Vos1)이 5mV, 저역 통과 필터(200)에 형성되는 제2 오프셋 전압(Vos2)의 크기가 -3mV, 듀티 제어부(300)에서 형성되는 제3 오프셋 전압(Vos3)의 크기가 2mV일 때, 오프셋 소거 전압(Vosc)의 크기가 4mV를 초과할 때 비로소 제3 비교기가 출력하는 CP_OUT 신호가 변화한다.
메모리(Memory)는 CP_OUT 신호의 변화를 검출하고, 카운터(counter)가 제공한 계수 결과 신호(CAL count)를 저장한다. 도시된 실시예에서, 메모리는 CP_OUT 신호가 변화하기 직전의 계수 결과 신호(CAL count)를 저장한다. 그러나, 도시되지 않은 실시예에서, 메모리는 CP_OUT 신호가 변화한 직후의 계수 결과 신호(CAL count)를 저장한다.
일 실시예로, CP_OUT 신호가 변화한 이후에, 메모리(momory)는 카운터(counter)가 출력하는 계수 결과 신호(CAL count)의 값이 변화하더라도 저장한 값을 갱신(update)하지 않는다.
카운터(counter)가 계수할 수 있는 최대값에 도달하면 캘리브레이션 과정은 종료되고, 캘리브레이션 시작 신호(CAL_ON)의 상태는 변화한다. 캘리브레이션 과정이 종료함에 따라 메모리(memroy)는 저장한 계수 결과 신호(CAL count)를 출력하고, 다중화기(MUX)는 메모리가 출력한 계수 결과 신호를 DAC에 제공한다. DAC은 동일한 제공된 계수 결과 신호(CAL count) 신호에 상응하는 오프셋 소거 신호(Vosc)를 형성하여 출력한다.
따라서 본 실시예에서, 캘리브레이션 과정 이후 컨버터가 동작할 때 컨버터에 포함된 소자들의 오프셋을 제거할 수 있으며, 컨버터 각 상의 전류를 높은 정밀도로 발란싱할 수 있다.
이상 본 발명의 구체적 실시형태와 관련하여 본 발명을 설명하였으나 이는 예시에 불과하며 본 발명은 이에 제한되지 않는다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 범위를 벗어나지 않고 설명된 실시형태를 변경 또는 변형할 수 있으며, 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능하다.
1: 다상 컨버터
SWa1, SWa2, SWb1, SWb2, SWc1, SWc2: 스위칭 소자
100a, 100b, 100c: 트랜스컨덕턴스 증폭기부
210: 저역 통과 필터
220a, 220b, 220c: 연산부
300a, 300b, 300c: 듀티비 제어부
400:제어부

Claims (9)

  1. 두 개의 입력에 제1 오프셋 전압이 형성되고, 어느 하나의 입력으로 오프셋 소거 전압이 입력되는 제1 비교기부;
    두 개의 입력에 제2 오프셋 전압이 형성되고, 어느 하나의 입력으로 상기 제1 비교기부의 출력 전압이 입력되고, 다른 하나의 입력으로 기준 전압이 입력되는 제2 비교기부;
    두 개의 입력에 제3 오프셋 전압이 형성되고, 어느 하나의 입력으로 상기 제2 비교기부의 출력 전압이 입력되고, 다른 하나의 입력으로 상기 기준 전압이 입력되는 제3 비교기부; 및
    캘리브레이션 과정에서 시간에 따라 증가하는 상기 오프셋 소거 전압을 형성하여 출력하고, 상기 오프셋 소거 전압이 상기 제1 오프셋 전압과 상기 제2 오프셋 전압 및 상기 제3 오프셋 전압의 합보다 클 때의 오프셋 소거 전압을 출력하는 제어부;
    를 포함하는 전류 발란싱 회로(current balancing circuit).
  2. 제1항에 있어서, 상기 제1 비교기부는,
    상기 두 개의 입력에 제1 오프셋 전압이 형성되고, 어느 하나의 입력으로 오프셋 소거 전압이 입력되는 트랜스컨덕턴스 증폭기(transconductance amplifier);
    상기 두 개의 입력에 연결된 센싱 저항; 및
    상기 센싱 저항과 병렬로 연결된 스위치;를 포함하며,
    상기 트랜스컨덕턴스 증폭기는, 상기 센싱 저항을 흐르는 전류에 의하여 형성되는 전압을 제공받고, 상응하는 전류를 출력하는 전류 발란싱 회로.
  3. 제2항에 있어서,
    상기 캘리브레이션 과정에서, 상기 제어부는 상기 스위치가 도통되도록 제어하고, 상기 트랜스컨덕턴스 증폭기는 상기 제1 오프셋 전압과 상기 오프셋 소거 전압과의 크기를 비교하는 전류 발란싱 회로.
  4. 제1항에 있어서, 상기 제2 비교기부는,
    연산 증폭기 및 상기 연산 증폭기의 궤환 루프(feedback loop)에 연결된 리액턴스 소자를 포함하여 입력된 전류의 평균전류를 출력하는 저역 통과 필터 및 평균 전류와 채널 전류의 차이를 연산하는 연산부를 포함하는 전류 발란싱 회로.
  5. 제4항에 있어서, 상기 제2 비교기부는,
    상기 캘리브레이션 과정에서 상기 기준 전압이 상기 다른 하나의 입력으로 제공되는 전류 발란싱 회로.
  6. 제1항에 있어서, 상기 제3 비교기부는,
    상기 오프셋 소거 전압과 상기 제1 오프셋 전압과 상기 제2 오프셋 전압 및 상기 제3 오프셋 전압의 합의 크기를 비교하여 상응하는 신호를 출력하는 전류 발란싱 회로.
  7. 제1항에 있어서, 상기 제어부는,
    클록 펄스가 입력되고, 입력된 상기 클록 펄스의 개수를 계수하는 카운터;
    상기 카운터의 계수 결과에 상응하도록 시간에 따라 증가하는 상기 오프셋 소거 전압을 생성하는 디지털 아날로그 변환기(DAC, digital analog converter); 및
    상기 카운터의 계수 결과를 저장하는 메모리 소자;를 포함하는 전류 발란싱 회로.
  8. 제7항에 있어서, 상기 제어부는,
    다중화기(MUX)를 더 포함하고,
    상기 오프셋 소거 전압이 상기 제1 오프셋 전압과 상기 제2 오프셋 전압 및 상기 제3 오프셋 전압의 합보다 클 때 상기 메모리 소자는 상기 카운터의 계수 결과를 저장하며,
    상기 캘리브레이션 과정이 종료되면, 상기 메모리 소자는 저장된 상기 카운터의 계수 결과를 상기 DAC에 제공하고,
    상기 DAC는 상기 카운터의 계수 결과에 상응하는 상기 오프셋 소거 전압을 출력하는 전류 발란싱 회로.
  9. 제1항에 있어서, 상기 전류 발란싱 회로는,
    다상(multi-phase) 컨버터의 각 상별 전류를 발란싱하는 전류 발란싱 회로.
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