KR102490567B1 - Semiconductor memory apparatus for preventing diturbance - Google Patents

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Abstract

반도체 메모리 장치는 액세스 라인 제어 회로를 포함할 수 있다. 상기 액세스 라인 제어 회로는 타겟 메모리 셀과 연결된 선택된 액세스 라인으로 선택 바이어스 전압을 인가하고, 상기 선택된 액세스 라인과 인접한 비선택 액세스 라인으로 제 1 비선택 바이어스 전압을 인가할 수 있다. 상기 선택된 비트라인과 인접하지 않은 비선택 액세스 라인으로 제 2 비선택 바이어스 전압이 인가될 수 있다.A semiconductor memory device may include an access line control circuit. The access line control circuit may apply a selection bias voltage to a selected access line connected to a target memory cell, and may apply a first unselect bias voltage to an unselected access line adjacent to the selected access line. A second unselected bias voltage may be applied to an unselected access line not adjacent to the selected bit line.

Description

디스터번스를 방지하는 반도체 메모리 장치 {SEMICONDUCTOR MEMORY APPARATUS FOR PREVENTING DITURBANCE}Semiconductor memory device preventing disturbance {SEMICONDUCTOR MEMORY APPARATUS FOR PREVENTING DITURBANCE}

본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 반도체 장치 및 반도체 메모리 장치에 관한 것이다.The present invention relates to integrated circuit technology, and more particularly to semiconductor devices and semiconductor memory devices.

전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템 반도체로 구성된 많은 전자 구성요소들을 포함할 수 있다. 상기 컴퓨터 시스템은 메모리 장치를 포함할 수 있다. DRAM은 빠르고 일정한 속도로 데이터를 저장 및 출력할 수 있고, 랜덤 억세스가 가능하다는 장점이 있기 때문에 일반적인 메모리 장치로 널리 사용되고 있다. 하지만, DRAM은 캐패시터로 구성된 메모리 셀을 구비하기 때문에, 전원공급이 차단되면 저장된 데이터를 잃어버리는 휘발성 특징을 갖는다. 위와 같은 DRAM의 단점을 개선하기 위해 플래쉬 메모리 장치가 개발되었다. 플래쉬 메모리 장치는 플로팅 게이트로 구성된 메모리 셀을 포함하여 전원공급이 차단되더라도 저장된 데이터를 유지할 수 있는 비휘발성 특징을 가질 수 있다. 하지만, DRAM에 비해 데이터의 저장 및 출력 속도가 느리고, 랜덤 억세스가 어렵다는 단점이 있다.An electronic device includes many electronic components, among which many electronic components made of computer system semiconductors may be included. The computer system may include a memory device. DRAM is widely used as a general memory device because it has the advantage of being able to store and output data at a fast and constant speed and enabling random access. However, since DRAM includes memory cells composed of capacitors, it has a volatile characteristic in that stored data is lost when power supply is cut off. Flash memory devices have been developed to improve the above disadvantages of DRAM. A flash memory device may include a memory cell composed of a floating gate and may have a non-volatile feature capable of retaining stored data even when power supply is cut off. However, compared to DRAM, data storage and output speeds are slow and random access is difficult.

최근에는 빠른 동작 속도 및 비휘발성 특징을 갖는 상변화 메모리 (Phase change RAM), 자기 메모리 (Magnetic RAM), 저항성 메모리 (Resistive RAM) 및 강유전 메모리 (Ferroelectric RAM)과 같은 차세대 메모리 장치들이 개발되고 있다. 상기 차세대 메모리 장치들은 비휘발성 특징을 가지면서도 빠른 속도로 동작할 수 있는 장점을 갖고 있다. 특히, 상기 PRAM은 칼코겐화물로 구성된 메모리 셀을 포함하고, 메모리 셀의 저항 값을 변화시킴으로써 데이터를 저장할 수 있다.Recently, next-generation memory devices such as phase change RAM, magnetic RAM, resistive RAM, and ferroelectric RAM having high operating speed and non-volatile characteristics are being developed. The next-generation memory devices have the advantage of being able to operate at a high speed while having non-volatile characteristics. In particular, the PRAM may include a memory cell made of chalcogenide and store data by changing a resistance value of the memory cell.

본 발명의 실시예는 선택된 액세스 라인과 인접한 액세스 라인의 전압 레벨을 조절하여 타겟 메모리 셀과 인접한 메모리 셀의 디스터번스를 완화 또는 방지할 수 있는 반도체 메모리 장치를 제공할 수 있다.Embodiments of the present invention may provide a semiconductor memory device capable of mitigating or preventing disturbance in a memory cell adjacent to a target memory cell by adjusting a voltage level of an access line adjacent to a selected access line.

본 발명의 실시예에 따른 반도체 메모리 장치는 타겟 메모리 셀과 연결된 선택된 액세스 라인으로 선택 바이어스 전압을 인가하고, 상기 선택된 액세스 라인과 인접한 비선택 액세스 라인으로 제 1 비선택 바이어스 전압을 인가하는 액세스 라인 제어 회로를 포함하고, 상기 선택된 비트라인과 인접하지 않은 비선택 액세스 라인으로 제 2 비선택 바이어스 전압을 인가할 수 있다.A semiconductor memory device according to an embodiment of the present invention includes access line control for applying a selection bias voltage to a selected access line connected to a target memory cell and applying a first unselect bias voltage to an unselected access line adjacent to the selected access line. A second unselected bias voltage may be applied to an unselected access line not adjacent to the selected bit line.

본 발명의 실시예에 따른 반도체 메모리 장치는 타겟 메모리 셀과 연결된 선택된 비트라인으로 선택 비트라인 바이어스 전압을 인가하고, 상기 선택된 비트라인과 인접한 비선택 비트라인으로 제 1 비선택 비트라인 바이어스 전압을 인가하는 비트라인 제어 회로; 및 상기 타겟 메모리 셀과 연결된 선택된 워드라인으로 선택 워드라인 바이어스 전압을 인가하고, 상기 선택된 워드라인과 인접한 비선택 워드라인으로 제 1 비선택 워드라인 바이어스 전압을 인가하는 워드라인 제어 회로를 포함하고, 상기 선택된 비트라인과 인접하지 않는 비선택 비트라인으로 제 2 비선택 비트라인 바이어스 전압을 인가하고, 상기 선택된 워드라인과 인접하지 않는 비선택 워드라인으로 제 2 비선택 워드라인 바이어스 전압을 인가할 수 있다.In a semiconductor memory device according to an embodiment of the present invention, a selected bit line bias voltage is applied to a selected bit line connected to a target memory cell, and a first unselected bit line bias voltage is applied to an unselected bit line adjacent to the selected bit line. a bit line control circuit; and a word line control circuit for applying a selected word line bias voltage to a selected word line connected to the target memory cell and applying a first unselected word line bias voltage to an unselected word line adjacent to the selected word line; A second unselected bit line bias voltage may be applied to an unselected bit line not adjacent to the selected bit line, and a second unselected word line bias voltage may be applied to an unselected word line not adjacent to the selected word line. there is.

본 발명의 실시예에 따른 반도체 메모리 장치는 타겟 메모리 셀과 연결되는 선택된 비트라인으로 선택 비트라인 바이어스 전압을 인가하고, 상기 선택된 비트라인으로부터 비선택 비트라인까지의 거리에 비례하여 제 1 비선택 비트라인 바이어스 전압 및 제 2 비선택 비트라인 바이어스 전압 사이에서 증가되는 레벨을 갖는 전압을 상기 비선택 비트라인으로 인가하는 비트라인 제어 회로; 및 상기 타겟 메모리 셀과 연결되는 선택된 워드라인으로 선택 워드라인 바이어스 전압을 인가하고, 상기 선택된 워드라인으로부터 비선택 워드라인까지의 거리에 비례하여 제 1 비선택 워드라인 바이어스 전압으로부터 제 2 비선택 워드라인 바이어스 전압 사이에서 감소되는 레벨을 갖는 전압을 상기 비선택 워드라인으로 인가하는 워드라인 제어 회로를 포함할 수 있다.In a semiconductor memory device according to an embodiment of the present invention, a selected bit line bias voltage is applied to a selected bit line connected to a target memory cell, and a first unselected bit is generated in proportion to a distance from the selected bit line to the unselected bit line. a bit line control circuit for applying a voltage having an increased level between a line bias voltage and a second unselected bit line bias voltage to the unselected bit line; and applying a selected word line bias voltage to a selected word line connected to the target memory cell, and generating a second unselected word from the first unselected word line bias voltage in proportion to a distance from the selected word line to the unselected word line. and a word line control circuit for applying a voltage having a level that decreases between line bias voltages to the unselected word line.

본 발명의 실시예에 따른 반도체 메모리 장치는 복수의 글로벌 비트라인; 상기 복수의 글로벌 비트라인과 각각 연결되는 복수의 비트라인을 각각 포함하는 복수의 비트라인 그룹; 및 비트라인 선택 신호에 기초하여 상기 복수의 비트라인 그룹 중 적어도 하나를 선택하고, 상기 복수의 글로벌 비트라인으로 서로 다른 비트라인 바이어스 전압을 인가하는 비트라인 제어 회로를 포함할 수 있다.A semiconductor memory device according to an embodiment of the present invention includes a plurality of global bit lines; a plurality of bit line groups each including a plurality of bit lines respectively connected to the plurality of global bit lines; and a bit line control circuit that selects at least one of the plurality of bit line groups based on a bit line selection signal and applies different bit line bias voltages to the plurality of global bit lines.

본 발명의 실시예에서, 서로 다른 비트라인 바이어스 전압은 선택 비트라인 바이어스 전압, 제 1 비선택 비트라인 바이어스 전압과, 제 2 비선택 비트라인 바이어스 전압 및 제 3 비선택 비트라인 바이어스 전압 중 적어도 하나를 포함하고, 상기 제 1 비선택 비트라인 바이어스 전압은 상기 제 3 비선택 비트라인 바이어스 전압보다 낮은 레벨을 갖고, 상기 제 3 비선택 비트라인 바이어스 전압은 상기 제 2 비선택 비트라인 바이어스 전압보다 낮은 레벨을 가지며, 상기 제 2 비선택 비트라인 바이어스 전압은 상기 선택 비트라인 바이어스 전압보다 낮은 레벨을 가질 수 있다.In an embodiment of the present invention, the different bit line bias voltages are at least one of a selected bit line bias voltage, a first unselected bit line bias voltage, a second unselected bit line bias voltage, and a third unselected bit line bias voltage. wherein the first unselected bit line bias voltage has a lower level than the third unselected bit line bias voltage, and the third unselected bit line bias voltage has a lower level than the second unselected bit line bias voltage level, and the second unselected bit line bias voltage may have a lower level than the selected bit line bias voltage.

본 발명의 실시예에 따른 반도체 메모리 장치는 복수의 글로벌 워드라인; 상기 복수의 글로벌 워드라인과 각각 연결되는 복수의 워드라인을 각각 포함하는 복수의 워드라인 그룹; 및 워드라인 선택 신호에 기초하여 상기 복수의 워드라인 그룹 중 적어도 하나를 선택하고, 상기 복수의 글로벌 워드라인으로 서로 다른 워드라인 바이어스 전압을 인가하는 워드라인 제어 회로를 포함할 수 있다.A semiconductor memory device according to an embodiment of the present invention includes a plurality of global word lines; a plurality of word line groups each including a plurality of word lines respectively connected to the plurality of global word lines; and a word line control circuit that selects at least one of the plurality of word line groups based on a word line selection signal and applies different word line bias voltages to the plurality of global word lines.

본 발명의 실시예에서, 서로 다른 워드라인 바이어스 전압은 선택 워드라인 바이어스 전압, 제 1 비선택 워드라인 바이어스 전압과, 제 2 비선택 워드라인 바이어스 전압 및 제 3 비선택 워드라인 바이어스 전압 중 적어도 하나를 포함하고, 상기 제 1 비선택 워드라인 바이어스 전압은 상기 제 3 비선택 워드라인 바이어스 전압보다 낮은 레벨을 갖고, 상기 제 3 비트라인 바이어스 전압은 상기 제 2 비트라인 바이어스 전압보다 낮은 레벨을 가지며, 상기 제 2 비트라인 바이어스 전압은 상기 선택 비트라인 바이어스 전압보다 낮은 레벨을 가질 수 있다.In an embodiment of the present invention, the different word line bias voltages are at least one of a selected word line bias voltage, a first unselected word line bias voltage, a second unselected word line bias voltage, and a third unselected word line bias voltage. wherein the first unselected word line bias voltage has a lower level than the third unselected word line bias voltage, and the third bit line bias voltage has a lower level than the second bit line bias voltage; The second bit line bias voltage may have a lower level than the selected bit line bias voltage.

본 발명의 실시예는 반도체 메모리 장치의 내구성을 유지시키고, 신뢰성을 향상시킬 수 있다. An embodiment of the present invention can maintain durability and improve reliability of a semiconductor memory device.

도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성 및 동작을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치 및 메모리 셀 어레이를 보여주는 도면,
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 보여주는 도면,
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 또 다른 동작을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치 및 메모리 셀 어레이를 보여주는 도면,
도 6은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 보여주는 도면,
도 7은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 보여주는 도면,
도 8은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 보여주는 도면,
도 9는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 보여주는 도면,
도 10은 본 발명의 실시예에 따른 반도체 메모리 장치를 구비하는 메모리 카드를 나타낸 개략도,
도 11은 본 발명의 실시예에 따른 반도체 메모리 장치를 구비하는 전자 장치를 설명하기 위한 블록도,
도 12는 본 발명의 실시예에 따른 반도체 메모리 장치를 구비하는 데이터 저장 장치를 나타낸 블록도,
도 13은 본 발명의 실시예에 따른 반도체 메모리 장치를 구비하는 전자 시스템 블록도이다.1 is a diagram showing the configuration and operation of a semiconductor memory device according to an embodiment of the present invention;
2 is a diagram showing a semiconductor memory device and a memory cell array according to an embodiment of the present invention;
3 is a diagram showing an operation of a semiconductor memory device according to an embodiment of the present invention;
4 is a diagram showing another operation of a semiconductor memory device according to an embodiment of the present invention;
5 is a diagram showing a semiconductor memory device and a memory cell array according to an embodiment of the present invention;
6 is a diagram showing the configuration of a semiconductor memory device according to an embodiment of the present invention;
7 is a diagram showing the configuration of a semiconductor memory device according to an embodiment of the present invention;
8 is a diagram showing the configuration of a semiconductor memory device according to an embodiment of the present invention;
9 is a diagram showing the configuration of a semiconductor memory device according to an embodiment of the present invention;
10 is a schematic diagram showing a memory card including a semiconductor memory device according to an embodiment of the present invention;
11 is a block diagram for explaining an electronic device including a semiconductor memory device according to an embodiment of the present invention;
12 is a block diagram showing a data storage device including a semiconductor memory device according to an embodiment of the present invention;
13 is a block diagram of an electronic system including a semiconductor memory device according to an embodiment of the present invention.

도 1은 본 발명의 실시예에 따른 반도체 메모리 장치(1)의 구성 및 동작을 보여주는 도면이다. 도 1에서, 상기 반도체 메모리 장치(1)는 메모리 셀(110)을 포함할 수 있다. 상기 메모리 셀(110)은 저항성 소자(111) 및 스위칭 소자(112)를 포함할 수 있다. 상기 메모리 셀(110)의 저항성 소자(111)는 라이트 동작 중에 인가되는 전류 및/또는 전압에 따라 서로 다른 저항 상태를 가질 수 있다. 예를 들어, 상기 메모리 셀(110)은 고저항 상태 및/또는 리셋 상태를 가질 수 있고, 저저항 상태 및/또는 셋 상태를 가질 수 있다. 상기 메모리 셀(110)은 상기 저항 상태에 따라 서로 다른 데이터를 저장할 수 있다. 일 실시예에서, 상기 메모리 셀(110)은 2개의 상태가 아닌 복수개의 상태로 변화될 수 있고, 2비트 이상의 멀티 비트 데이터를 저장할 수도 있다. 상기 스위칭 소자(112)는 상기 메모리 셀(110)로 임계 값 이상의 전류가 인가되거나 상기 메모리 셀(110) 양 단의 전압 차이가 임계 값 이상이 인가되는 경우 턴온될 수 있고, 턴온되었을 때 상기 메모리 셀(110)을 통해 제한 없는 양의 전류가 흐를 수 있도록 한다. 상기 스위칭 소자(112)는 오보닉 임계 스위치(Ovonic Threshold Switch, OTS)일 수 있다.1 is a diagram showing the configuration and operation of a semiconductor memory device 1 according to an embodiment of the present invention. In FIG. 1 , the semiconductor memory device 1 may include a memory cell 110 . The memory cell 110 may include a resistive element 111 and a switching element 112 . The resistive element 111 of the memory cell 110 may have different resistance states depending on the current and/or voltage applied during the write operation. For example, the memory cell 110 may have a high resistance state and/or a reset state, and may have a low resistance state and/or a set state. The memory cell 110 may store different data according to the resistance state. In one embodiment, the memory cell 110 may change to a plurality of states instead of two states, and may store multi-bit data of 2 bits or more. The switching element 112 may be turned on when a current higher than a threshold value is applied to the memory cell 110 or when a voltage difference between both ends of the memory cell 110 is higher than a threshold value, and when turned on, the memory cell 112 may be turned on. Allows an unlimited amount of current to flow through the cell 110. The switching element 112 may be an ovonic threshold switch (OTS).

상기 메모리 셀(110)은 글로벌 비트라인(GBL) 및 글로벌 워드라인(GWL) 사이에 연결될 수 있다. 상기 메모리 셀(110)은 일 단이 글로벌 비트라인(GBL)과 연결되고, 타 단이 글로벌 워드라인(GWL)과 연결될 수 있다. 상기 반도체 메모리 장치(1)는 계층적 비트라인 및 워드라인 구조를 가질 수 있다. 상기 메모리 셀(110)의 일 단은 비트라인(BL)과 연결되고 상기 비트라인(BL)은 컬럼 스위치(160)를 통해 상기 글로벌 비트라인(GBL)과 연결될 수 있다. 상기 컬럼 스위치(160)는 비트라인 선택 신호(BLS)에 기초하여 상기 비트라인(BL)과 상기 글로벌 비트라인(GBL)을 연결할 수 있다. 상기 메모리 셀(110)의 타 단은 워드라인(WL)과 연결되고 상기 워드라인(WL)은 로우 스위치(170)를 통해 상기 글로벌 워드라인(GWL)과 연결될 수 있다. 상기 로우 스위치(170)는 워드라인 선택 신호(WLS)에 기초하여 상기 워드라인(WL)과 상기 글로벌 워드라인(GWL)을 연결할 수 있다.The memory cell 110 may be connected between a global bit line GBL and a global word line GWL. The memory cell 110 may have one end connected to the global bit line GBL and the other end connected to the global word line GWL. The semiconductor memory device 1 may have a hierarchical bit line and word line structure. One end of the memory cell 110 may be connected to a bit line BL, and the bit line BL may be connected to the global bit line GBL through a column switch 160 . The column switch 160 may connect the bit line BL and the global bit line GBL based on a bit line select signal BLS. The other end of the memory cell 110 may be connected to a word line WL, and the word line WL may be connected to the global word line GWL through a low switch 170 . The low switch 170 may connect the word line WL and the global word line GWL based on the word line select signal WLS.

상기 반도체 메모리 장치(1)는 비트라인 서플라이(130) 및 워드라인 서플라이(140)를 포함할 수 있다. 상기 비트라인 서플라이(130)는 반도체 메모리 장치(1)가 라이트 동작 및 리드 동작을 수행할 때 상기 글로벌 비트라인(GBL)으로 비트라인 바이어스 전압을 공급할 수 있다. 상기 비트라인 서플라이(130)는 고전압(VH)을 수신하고, 상기 라이트 동작 및 리드 동작 중에 상기 글로벌 비트라인(GBL)으로 비트라인 바이어스 전압을 공급하여 상기 글로벌 비트라인(GBL)의 전압 레벨을 상승시킬 수 있다. 상기 고전압(VH)은 충분히 높은 전압 레벨을 갖는 전원전압일 수 있다. 상기 워드라인 서플라이(140)는 상기 반도체 메모리 장치(1)가 라이트 동작 및 리드 동작을 수행할 때 상기 글로벌 워드라인(GWL)으로 워드라인 바이어스 전압을 공급할 수 있다. 상기 워드라인 서플라이(140)는 저전압(VL)을 수신하고, 상기 글로벌 워드라인(GWL)으로 워드라인 바이어스 전압을 공급하여 상기 글로벌 워드라인(GWL)의 전압 레벨을 하강시킬 수 있다. 상기 저전압(VL)은 상기 고전압(VH)보다 낮은 레벨을 가질 수 있고, 접지전압 또는 상기 접지전압 이하의 낮은 레벨을 갖는 전원전압일 수 있다. 상기 비트라인 서플라이(130)에 의해 상승된 글로벌 비트라인(GBL)의 전압 레벨과 상기 워드라인 서플라이(140)에 의해 하강된 글로벌 워드라인(GWL)의 전압 레벨의 차이는 상기 메모리 셀(110)로 데이터를 프로그래밍하기 위한 라이트 전압 또는 상기 메모리 셀에 저장된 데이터를 리드하기 위한 리드 전압에 대응할 수 있다.The semiconductor memory device 1 may include a bit line supply 130 and a word line supply 140 . The bit line supply 130 may supply a bit line bias voltage to the global bit line GBL when the semiconductor memory device 1 performs a write operation and a read operation. The bit line supply 130 receives a high voltage (VH) and supplies a bit line bias voltage to the global bit line (GBL) during the write and read operations to increase the voltage level of the global bit line (GBL). can make it The high voltage VH may be a power supply voltage having a sufficiently high voltage level. The word line supply 140 may supply a word line bias voltage to the global word line GWL when the semiconductor memory device 1 performs a write operation and a read operation. The word line supply 140 may receive the low voltage VL and supply a word line bias voltage to the global word line GWL to lower the voltage level of the global word line GWL. The low voltage VL may have a level lower than the high voltage VH, and may be a ground voltage or a power supply voltage having a level lower than or equal to the ground voltage. The difference between the voltage level of the global bit line GBL raised by the bit line supply 130 and the voltage level of the global word line GWL lowered by the word line supply 140 is the memory cell 110 may correspond to a write voltage for programming raw data or a read voltage for reading data stored in the memory cell.

도 1에서, 상기 반도체 메모리 장치(1)의 셋 라이트 동작에 대한 타이밍도를 예시하였다. 상기 반도체 메모리 장치(1)가 셋 라이트 동작을 수행하기 전에 상기 비트라인(BL)은 비선택 비트라인 바이어스 전압(BUSV)의 레벨로 유지되고, 상기 워드라인(WL)은 비선택 워드라인 바이어스 전압(WUSV)의 레벨로 유지될 수 있다. 상기 반도체 메모리 장치(1)가 상기 메모리 셀(110)에 대한 라이트 동작을 수행하면, 상기 비트라인 선택 신호(BLS) 및 워드라인 선택 신호(WLS)가 인에이블되어 상기 메모리 셀(110)과 연결된 컬럼 스위치(160) 및 로우 스위치(170)를 턴온시킬 수 있다. 상기 메모리 셀(110)을 셋 상태로 프로그래밍하기 위해 상기 비트라인 서플라이(130)는 상기 글로벌 비트라인(GBL) 및 상기 비트라인(BL)의 전압 레벨을 상승시키고, 상기 워드라인 서플라이(140)는 상기 글로벌 워드라인(GWL) 및 상기 워드라인(WL)의 전압 레벨을 하강시킬 수 있다. 상기 비트라인(BL)의 전압 레벨과 상기 워드라인(WL)의 전압 레벨의 차이가 임계 값(Vth)에 도달하면, 상기 메모리 셀(110)의 스냅백이 발생하고, 상기 메모리 셀(110)을 통해 흐르는 전류(Icell)의 양은 급격하게 증가될 수 있다. 스냅백이 발생되면, 상기 비트라인(BL)의 전압 레벨은 소정 레벨만큼 하강될 수 있고, 하강된 전압이 일정 시간동안 인가되면서 상기 메모리 셀(110)은 셋 상태로 그로그래밍될 수 있다. 일정 시간이 경과되고 셋 라이트 동작이 종료되면, 상기 비트라인(BL) 및 상기 글로벌 비트라인(GBL)의 전압 레벨은 비선택 비트라인 바이어스 전압(BUSV)의 레벨로 변화되고 상기 워드라인(WL) 및 상기 글로벌 워드라인(GWL)의 전압 레벨은 다시 비선택 워드라인 바이어스 전압(WUSV)의 레벨로 변화될 수 있다. 일 실시예에서, 상기 비선택 비트라인 바이어스 전압(BUSV) 및 비선택 워드라인 바이어스 전압(WUSV)의 레벨은 상기 임계 값(Vth)의 중간에 대응하는 레벨을 가질 수 있다. 상기 비선택 워드라인 바이어스 전압(WUSV)은 상기 비선택 비트라인 바이어스 전압(BUSV)과 동일한 레벨을 가질 수 있다. 또는 상기 비선택 워드라인 바이어스 전압(WUSV)은 상기 비선택 비트라인 바이어스 전압(BUSV)보다 높은 레벨을 가질 수 있다.In FIG. 1 , a timing chart for a set write operation of the semiconductor memory device 1 is illustrated. Before the semiconductor memory device 1 performs a set write operation, the bit line BL is maintained at the level of the unselected bit line bias voltage BUSV, and the word line WL is maintained at the unselected word line bias voltage. (WUSV). When the semiconductor memory device 1 performs a write operation on the memory cell 110, the bit line selection signal BLS and word line selection signal WLS are enabled and connected to the memory cell 110. The column switch 160 and the row switch 170 may be turned on. To program the memory cell 110 in the set state, the bit line supply 130 increases the voltage levels of the global bit line GBL and the bit line BL, and the word line supply 140 Voltage levels of the global word line GWL and the word line WL may be decreased. When the difference between the voltage level of the bit line BL and the voltage level of the word line WL reaches the threshold value Vth, a snapback of the memory cell 110 occurs, and the memory cell 110 The amount of current (Icell) flowing through can be rapidly increased. When snapback occurs, the voltage level of the bit line BL may drop by a predetermined level, and the memory cell 110 may be programmed in a set state while the lowered voltage is applied for a predetermined time. When a predetermined time elapses and the set write operation ends, the voltage levels of the bit line BL and the global bit line GBL change to the level of the unselected bit line bias voltage BUSV, and the word line WL The voltage level of the global word line GWL may be changed to the level of the unselected word line bias voltage WUSV. In an embodiment, the levels of the unselected bit line bias voltage BUSV and the unselected word line bias voltage WUSV may have levels corresponding to the middle of the threshold value Vth. The unselected word line bias voltage WUSV may have the same level as the unselected bit line bias voltage BUSV. Alternatively, the unselected word line bias voltage WUSV may have a higher level than the unselected bit line bias voltage BUSV.

도 2는 본 발명의 실시예에 따른 반도체 메모리 장치(2) 및 메모리 셀 어레이(200)를 보여주는 도면이고, 도 3은 본 발명의 실시예에 따른 반도체 메모리 장치(2)의 동작과, 선택된 비트라인(SBL), 선택된 워드라인(SWL), 비선택 비트라인(UBL) 및 비선택 워드라인(UWL)의 전압 레벨을 보여주는 도면이다. 도 2에서, 상기 메모리 셀 어레이(200)는 복수의 액세스 라인을 포함할 수 있다. 상기 복수의 액세스 라인은 컬럼 방향으로 배치되는 복수의 제 1 액세스 라인과 로우 방향으로 배치되는 복수의 제 2 액세스 라인을 포함할 수 있다. 상기 복수의 제 1 액세스 라인 중 특정 액세스 라인이 선택되고 포함하고, 상기 복수의 제 2 액세스 라인 중 특정 액세스 라인이 선택되면서, 상기 선택된 액세스 라인과 연결되는 메모리 셀에 대해 라이트 동작 및/또는 리드 동작이 수행될 수 있다. 예를 들어, 상기 제 1 액세스 라인은 비트라인일 수 있고, 상기 제 2 액세스 라인은 워드라인일 수 있다. 복수의 비트라인과 복수의 워드라인이 교차하는 지점에는 각각 복수의 메모리 셀이 연결될 수 있다. 타겟 메모리 셀(T)에 대한 라이트 동작을 수행하거나 리드 동작을 수행하기 위해서는 타겟 메모리 셀(T)의 일 단과 연결된 비트라인(SBL)과 상기 타겟 메모리 셀의 타 단과 연결된 워드라인(SWL)을 선택할 수 있다. 도 3에 도시된 것과 같이, 상기 선택된 비트라인(SBL)의 전압 레벨은 상승될 수 있고, 상기 선택된 비트라인(SBL)의 전압 레벨은 하강될 수 있다. 상기 선택된 비트라인(SBL) 및 선택된 워드라인(SWL)의 전압 레벨 차이가 임계 값(Vth)에 도달하면, 상기 타겟 메모리 셀(T)이 턴온되어 스냅백이 발생할 수 있다. 따라서, 상기 타겟 메모리 셀(T)을 통해 상기 선택된 비트라인(SBL)으로부터 상기 선택된 워드라인(SWL)으로 전류가 흘러 상기 타겟 메모리 셀(T)에 대한 라이트 동작 또는 리드 동작이 수행될 수 있다. 상기 선택된 비트라인(SBL)으로 선택 비트라인 바이어스 전압(BSV)이 인가될 수 있고, 상기 비선택 비트라인(UBL)으로 비선택 비트라인 바이어스 전압(BUSV)이 인가될 수 있다. 상기 선택된 워드라인(SWL)으로 선택 워드라인 바이어스 전압(WSV)이 인가될 수 있고, 상기 비선택 워드라인(UWL)으로 비선택 워드라인 바이어스 전압(WUSV)이 인가될 수 있다. 이 때, A 메모리 셀은 타 단이 비선택 워드라인(UWL)과 연결되지만, 일 단이 상기 선택된 비트라인(SBL)과 연결될 수 있다. 따라서, 상기 A 메모리 셀이 연결된 비트라인과 워드라인 사이의 전압 레벨 차이는 VA일 수 있다. 또한, B 메모리 셀은 일 단이 비선택 비트라인(UBL)과 연결되지만, 타 단이 상기 선택된 워드라인(SWL)과 연결될 수 있다. 따라서, 상기 B 메모리 셀이 연결된 비트라인과 워드라인 사이의 전압 레벨은 VB일 수 있다. 통상적으로, VA 또는 VB는 메모리 셀의 임계 값보다 작으므로, 타겟 메모리 셀(T)을 제외한 메모리 셀은 턴온되지 않을 수 있다. 하지만, 공정, 전압 또는 온도 변동에 따라 상기 메모리 셀의 임계 전압은 변동될 수 있고, VA 또는 VB의 전압에 응답하여 턴온되는 경우가 발생할 수 있다. 따라서, 타겟 메모리 셀(T)과 인접하는 메모리 셀이 턴온되면서, 상기 메모리 셀이 저장된 데이터를 유실하는 디스터번스가 발생될 수 있다.2 is a diagram showing a semiconductor memory device 2 and a memory cell array 200 according to an embodiment of the present invention, and FIG. 3 shows operations of the semiconductor memory device 2 and selected bits according to an embodiment of the present invention. This diagram shows voltage levels of the line SBL, the selected word line SWL, the unselected bit line UBL, and the unselected word line UWL. In FIG. 2 , the memory cell array 200 may include a plurality of access lines. The plurality of access lines may include a plurality of first access lines disposed in a column direction and a plurality of second access lines disposed in a row direction. While a specific access line among the plurality of first access lines is selected and included, and a specific access line among the plurality of second access lines is selected, a write operation and/or a read operation is performed on a memory cell connected to the selected access line. this can be done For example, the first access line may be a bit line, and the second access line may be a word line. A plurality of memory cells may be respectively connected to points where the plurality of bit lines and the plurality of word lines intersect. In order to perform a write operation or a read operation on the target memory cell T, a bit line SBL connected to one end of the target memory cell T and a word line SWL connected to the other end of the target memory cell T are selected. can As shown in FIG. 3 , the voltage level of the selected bit line SBL may increase and the voltage level of the selected bit line SBL may decrease. When the voltage level difference between the selected bit line SBL and the selected word line SWL reaches the threshold value Vth, the target memory cell T is turned on and snapback may occur. Accordingly, a write operation or a read operation may be performed on the target memory cell T by flowing current from the selected bit line SBL to the selected word line SWL through the target memory cell T. A selected bit line bias voltage BSV may be applied to the selected bit line SBL, and an unselected bit line bias voltage BUSV may be applied to the unselected bit line UBL. A selected word line bias voltage WSV may be applied to the selected word line SWL, and an unselected word line bias voltage WUSV may be applied to the unselected word line UWL. In this case, the other end of memory cell A is connected to the unselected word line UWL, but one end may be connected to the selected bit line SBL. Accordingly, a voltage level difference between the bit line and the word line to which the memory cell A is connected may be VA. In addition, one end of the B memory cell may be connected to the unselected bit line UBL, but the other end may be connected to the selected word line SWL. Accordingly, a voltage level between the bit line and the word line to which the B memory cell is connected may be VB. Typically, since VA or VB is less than the threshold value of a memory cell, memory cells other than the target memory cell T may not be turned on. However, the threshold voltage of the memory cell may vary according to a process, voltage, or temperature change, and may be turned on in response to a voltage of VA or VB. Accordingly, when a memory cell adjacent to the target memory cell T is turned on, a disturbance in which data stored in the memory cell is lost may occur.

도 4는 본 발명의 실시예에 따른 반도체 메모리 장치(2)의 또 다른 동작을 보여주는 도면이다. 본 발명의 실시예에 따른 반도체 메모리 장치(2)는 타겟 메모리 셀(T)과 연결되는 선택된 비트라인(SBL)으로 선택 비트라인 바이어스 전압(BSV)을 인가하고, 상기 타겟 메모리 셀(T)과 연결되는 선택된 워드라인(SWL)으로 선택 워드라인 바이어스 전압(WSV)을 인가할 수 있다. 상기 선택 비트라인 바이어스 전압(BSV) 및 상기 선택 워드라인 바이어스 전압(WSV) 사이의 레벨 차이는 라이트 전압 또는 리드 전압에 대응될 수 있다. 상기 반도체 메모리 장치(2)는 상기 선택된 비트라인(SBL)과 인접한 비선택 비트라인(UBL)으로 제 1 비선택 비트라인 바이어스 전압(BUSV1)을 인가할 수 있다. 상기 반도체 메모리 장치(2)는 상기 선택된 비트라인(SBL)과 인접하지 않는 비선택 비트라인(도시되지 않음)으로 제 2 비선택 비트라인 바이어스 전압(BUSV2)을 인가할 수 있다. 상기 반도체 메모리 장치(2)는 상기 선택된 워드라인(SWL)과 인접한 비선택 워드라인(UWL)으로 상기 제 1 비선택 워드라인 바이어스 전압(WUSV1)을 인가할 수 있다. 상기 반도체 메모리 장치(2)는 상기 선택된 워드라인(SWL)과 인접하지 않는 비선택 워드라인(도시되지 않음)으로 제 2 비선택 워드라인 바이어스 전압(WUSV2)을 인가할 수 있다. 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1)은 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)보다 낮은 레벨을 가질 수 있고, 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)은 상기 선택 비트라인 바이어스 전압(BSV)보다 낮은 레벨을 가질 수 있다. 상기 제 1 비선택 워드라인 바이어스 전압(WUSV1)은 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)보다 높은 레벨을 가질 수 있고, 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)은 상기 선택 워드라인 바이어스 전압(WSV)보다 높은 레벨을 가질 수 있다. 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)은 상기 선택 비트라인 바이어스 전압(BSV)과 상기 선택 워드라인 바이어스 전압(WSV)의 중간에 대응하는 전압 레벨을 가질 수 있다. 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)은 상기 선택 비트라인 바이어스 전압(BSV)과 상기 선택 워드라인 바이어스 전압(WSV)의 중간에 대응하는 전압 레벨을 가질 수 있다. 예를 들어, 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2) 및 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)은 각각 접지전압에 대응하는 전압 레벨을 가질 수 있다. 일 실시예에서, 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)은 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)보다 낮은 레벨을 가질 수 있다. 상기 반도체 메모리 장치(2)는 상기 선택된 비트라인(SBL) 및 상기 비선택 비트라인(UBL)으로 상기 선택 비트라인 바이어스 전압(BSV), 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1) 및 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)을 인가할 수 있는 비트라인 제어 회로를 포함할 수 있다. 상기 반도체 메모리 장치(2)는 상기 선택된 워드라인(SWL) 및 상기 비선택 워드라인(UWL)으로 상기 선택 워드라인 바이어스 전압(WSV), 상기 제 1 비선택 워드라인 바이어스 전압(WUSV1) 및 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)을 인가할 수 있는 워드라인 제어 회로를 더 포함할 수 있다. 4 is a diagram showing another operation of the semiconductor memory device 2 according to an embodiment of the present invention. In the semiconductor memory device 2 according to an embodiment of the present invention, a selected bit line bias voltage BSV is applied to a selected bit line SBL connected to a target memory cell T, and The selected word line bias voltage WSV may be applied to the connected selected word line SWL. A level difference between the selected bit line bias voltage BSV and the selected word line bias voltage WSV may correspond to a write voltage or a read voltage. The semiconductor memory device 2 may apply a first unselected bit line bias voltage BUSV1 to an unselected bit line UBL adjacent to the selected bit line SBL. The semiconductor memory device 2 may apply the second unselected bit line bias voltage BUSV2 to an unselected bit line (not shown) that is not adjacent to the selected bit line SBL. The semiconductor memory device 2 may apply the first unselected word line bias voltage WUSV1 to an unselected word line UWL adjacent to the selected word line SWL. The semiconductor memory device 2 may apply the second unselected word line bias voltage WUSV2 to an unselected word line (not shown) that is not adjacent to the selected word line SWL. The first unselected bit line bias voltage BUSV1 may have a level lower than that of the second unselected bit line bias voltage BUSV2, and the second unselected bit line bias voltage BUSV2 corresponds to the selected bit line bias voltage BUSV2. It may have a level lower than the bias voltage BSV. The first unselected word line bias voltage WUSV1 may have a higher level than the second unselected word line bias voltage WUSV2, and the second unselected word line bias voltage WUSV2 corresponds to the selected word line bias voltage. It may have a higher level than the bias voltage WSV. The second unselected bit line bias voltage BUSV2 may have a voltage level intermediate between the selected bit line bias voltage BSV and the selected word line bias voltage WSV. The second unselected word line bias voltage WUSV2 may have a voltage level intermediate between the selected bit line bias voltage BSV and the selected word line bias voltage WSV. For example, the second unselected bit line bias voltage BUSV2 and the second unselected word line bias voltage WUSV2 may each have a voltage level corresponding to a ground voltage. In an embodiment, the second unselected bit line bias voltage BUSV2 may have a lower level than the second unselected word line bias voltage WUSV2. The semiconductor memory device 2 outputs the selected bit line bias voltage BSV, the first unselected bit line bias voltage BUSV1 and the first unselected bit line bias voltage BUSV1 to the selected bit line SBL and the unselected bit line UBL. 2 A bit line control circuit capable of applying the unselected bit line bias voltage BUSV2 may be included. The semiconductor memory device 2 outputs the selected word line bias voltage WSV, the first unselected word line bias voltage WUSV1 and the first unselected word line bias voltage WUSV1 to the selected word line SWL and the unselected word line UWL. A word line control circuit capable of applying 2 unselected word line bias voltages WUSV2 may be further included.

도 4에 도시된 것과 같이, 비트라인과 워드라인이 선택되지 않았을 때 비트라인은 제 2 비선택 비트라인 바이어스 전압(BUSV2)의 레벨을 유지하고, 워드라인은 제 2 비선택 워드라인 바이어스 전압(WUSV2)의 레벨을 유지할 수 있다. 타겟 메모리 셀(T)에 대한 라이트 동작 및/또는 리드 동작을 수행하기 위해 선택된 비트라인(SBL)의 전압 레벨은 상승될 수 있고, 상기 선택된 워드라인(SWL)의 전압 레벨은 하강될 수 있다. 상기 선택된 비트라인(SBL)은 상기 선택 비트라인 바이어스 전압(BSV)의 레벨까지 상승할 수 있고, 상기 선택된 워드라인(SWL)은 상기 선택 워드라인 바이어스 전압(WSV)의 레벨까지 상승할 수 있다. 상기 선택된 비트라인(SBL)과 인접하지 않는 비선택 비트라인은 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)의 레벨을 유지할 수 있고, 상기 선택된 워드라인(SWL)과 인접하지 않는 비선택 워드라인은 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)의 레벨을 유지할 수 있다. 이 때, 상기 선택된 비트라인(SBL)과 인접하는 비선택 비트라인(UBL)은 제 1 비선택 비트라인 바이어스 전압(BUSV1)의 레벨로 하강될 수 있고, 상기 선택된 워드라인(SWL)과 인접하는 비선택 워드라인(UWL)은 제 1 비선택 워드라인 바이어스 전압(WUSV1)의 레벨로 하강될 수 있다. 따라서, 도 2에 도시된 A 메모리 셀이 연결된 비트라인과 워드라인의 전압 레벨 차이는 Va가 될 수 있고, B 메모리 셀이 연결된 비트라인과 워드라인의 전압 레벨 차이는 Vb가될 수 있다. Va는 VA에 비해 상기 제 1 비선택 워드라인 바이어스 전압(WUSV1))과 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)의 차이만큼 감소될 수 있고, Vb는 VB에 비해 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1)과 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)의 차이만큼 감소될 수 있다. 따라서, 타겟 메모리 셀(T)과 인접하는 A 및 B 메모리 셀의 양 단의 전압 레벨 차이가 감소되고, 디스터번스가 감소될 수 있다.As shown in FIG. 4, when the bit line and the word line are not selected, the bit line maintains the level of the second unselected bit line bias voltage BUSV2, and the word line maintains the second unselected word line bias voltage ( The level of WUSV2) can be maintained. In order to perform a write operation and/or a read operation on the target memory cell T, the voltage level of the selected bit line SBL may increase, and the voltage level of the selected word line SWL may decrease. The selected bit line SBL may rise to the level of the selected bit line bias voltage BSV, and the selected word line SWL may rise to the level of the selected word line bias voltage WSV. An unselected bit line not adjacent to the selected bit line SBL may maintain the level of the second unselected bit line bias voltage BUSV2, and an unselected word line not adjacent to the selected word line SWL. may maintain the level of the second unselected word line bias voltage WUSV2. In this case, the unselected bit line UBL adjacent to the selected bit line SBL may drop to the level of the first unselected bit line bias voltage BUSV1, and the adjacent unselected bit line SWL The unselected word line UWL may drop to the level of the first unselected word line bias voltage WUSV1. Accordingly, a voltage difference between the bit line and the word line to which memory cell A is connected may be Va, and a voltage level difference between the bit line and word line to which memory cell B is connected may be Vb. Va may be reduced by a difference between the first unselected word line bias voltage (WUSV1) and the second unselected word line bias voltage (WUSV2) compared to VA, and Vb may be reduced by the first unselected bit compared to VB. It may be reduced by a difference between the line bias voltage BUSV1 and the second unselected bit line bias voltage BUSV2. Accordingly, a voltage level difference between both terminals of memory cells A and B adjacent to the target memory cell T may be reduced, and disturbance may be reduced.

도 5는 본 발명의 실시예에 따른 반도체 메모리 장치(3) 및 메모리 셀 어레이(300)를 보여주는 도면이다. 도 5에서, 상기 메모리 셀 어레이(300)는 복수의 비트라인 및 복수의 워드라인을 포함할 수 있다. 상기 복수의 비트라인과 상기 복수의 워드라인이 교차하는 지점에서 복수의 메모리 셀이 각각 연결될 수 있다. 상기 반도체 메모리 장치(3)는 특정 비트라인과 특정 워드라인을 선택하여 타겟 메모리 셀(T)에 대한 라이트 동작 또는 리드 동작을 수행할 수 있다. 상기 라이트 동작 또는 리드 동작이 수행될 수 있도록 상기 선택된 비트라인(SBL)으로 상기 선택 비트라인 바이어스 전압(BSV)이 인가될 수 있고, 상기 선택된 워드라인(SWL)으로 상기 선택 워드라인 바이어스 전압(WSV)이 인가될 수 있다. 본 발명의 실시예에서, 타겟 메모리 셀(T)과 인접하는 메모리 셀의 디스터번스를 완화 또는 방지하기 위해 상기 선택된 비트라인(SBL)과 인접한 제 1 비선택 비트라인(UBL1)으로 제 1 비선택 비트라인 바이어스 전압(BUSV1)이 인가될 수 있다. 상기 선택된 비트라인(SBL)과 인접하지 않는 제 2 비선택 비트라인(UBL2)으로 제 3 비선택 비트라인 바이어스 전압(BUSV3)이 인가될 수 있고, 제 3 비선택 비트라인(UBL3)으로 제 2 비선택 비트라인 바이어스 전압(BUSV2)이 인가될 수 있다. 상기 제 3 비선택 비트라인 바이어스 전압(BUSV3)은 상기 제 1 및 제 2 비선택 비트라인 바이어스 전압(BUSV1, BUSV2) 사이의 전압 레벨을 가질 수 있다. 상기 제 2 비선택 비트라인(UBL2)은 상기 제 3 비선택 비트라인(UBL3)보다 상기 선택된 비트라인(SBL)과 상대적으로 인접할 수 있다. 따라서, 상기 제 2 비선택 비트라인(UBL2)으로 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)보다 낮은 레벨을 갖는 상기 제 3 비선택 비트라인 바이어스 전압(BUSV3)을 인가하여 상기 제 2 비선택 비트라인(UBL2)과 연결되는 메모리 셀의 디스터번스 발생 확률을 더욱 감소시킬 수 있다. 일 실시예에서, 상기 반도체 메모리 장치(3)는 선택된 비트라인(SBL)으로부터 비선택 비트라인까지의 거리에 비례하여 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1)과 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2) 사이에서 증가되는 레벨을 갖는 전압을 상기 비선택 비트라인으로 인가할 수 있다. 5 is a diagram showing a semiconductor memory device 3 and a memory cell array 300 according to an embodiment of the present invention. In FIG. 5 , the memory cell array 300 may include a plurality of bit lines and a plurality of word lines. A plurality of memory cells may be connected to each other at points where the plurality of bit lines and the plurality of word lines cross each other. The semiconductor memory device 3 may perform a write operation or a read operation on the target memory cell T by selecting a specific bit line and a specific word line. The selected bit line bias voltage BSV may be applied to the selected bit line SBL so that the write operation or the read operation may be performed, and the selected word line bias voltage WSV may be applied to the selected word line SWL. ) can be authorized. In an embodiment of the present invention, in order to mitigate or prevent disturbance of a memory cell adjacent to the target memory cell T, a first unselected bit is provided as a first unselected bit line UBL1 adjacent to the selected bit line SBL. A line bias voltage BUSV1 may be applied. A third unselected bit line bias voltage BUSV3 may be applied to a second unselected bit line UBL2 not adjacent to the selected bit line SBL, and a second unselected bit line UBL3 may be applied. An unselected bit line bias voltage BUSV2 may be applied. The third unselected bit line bias voltage BUSV3 may have a voltage level between the first and second unselected bit line bias voltages BUSV1 and BUSV2 . The second unselected bit line UBL2 may be relatively adjacent to the selected bit line SBL than the third unselected bit line UBL3 . Accordingly, the third unselected bit line bias voltage BUSV3 having a lower level than the second unselected bit line bias voltage BUSV2 is applied to the second unselected bit line UBL2 to generate the second unselected bit line bias voltage BUSV3. A probability of occurrence of disturbance in a memory cell connected to the bit line UBL2 may be further reduced. In an exemplary embodiment, the semiconductor memory device 3 outputs the first unselected bit line bias voltage BUSV1 and the second unselected bit line in proportion to a distance from the selected bit line SBL to the unselected bit line. A voltage having an increased level between the bias voltages BUSV2 may be applied to the unselected bit line.

본 발명의 실시예에서, 타겟 메모리 셀(T)과 인접하는 메모리 셀의 디스터번스를 완화 또는 방지하기 위해 상기 선택된 워드라인(SWL)과 인접한 제 1 비선택 워드라인(UWL1)으로 제 1 비선택 워드라인 바이어스 전압(WUSV1)이 인가될 수 있다. 상기 선택된 워드라인(SWL)과 인접하지 않는 제 2 비선택 워드라인(UWL2)으로 제 3 비선택 워드라인 바이어스 전압(WUSV3)이 인가될 수 있고, 제 3 비선택 워드라인(UWL3)으로 제 2 비선택 워드라인 바이어스 전압(WUSV2)이 인가될 수 있다. 상기 제 3 비선택 워드라인 바이어스 전압(WUSV3)은 상기 제 1 및 제 2 비선택 워드라인 바이어스 전압(WUSV1, WUSV2) 사이의 전압 레벨을 가질 수 있다. 상기 제 2 비선택 워드라인(UWL2)은 상기 제 3 비선택 워드라인(UWL3)보다 상기 선택된 워드라인(SWL)과 상대적으로 인접할 수 있다. 따라서, 상기 제 2 비선택 워드라인(UWL2)으로 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)보다 높은 레벨을 갖는 상기 제 3 비선택 워드라인 바이어스 전압(WUSV3)을 인가하여 상기 제 2 비선택 워드라인(UWL2)과 연결되는 메모리 셀의 디스터번스 발생 확률을 더욱 감소시킬 수 있다. 일 실시예에서, 상기 반도체 메모리 장치(3)는 선택된 워드라인(SWL)으로부터 비선택 워드라인까지의 거리에 비례하여 상기 제 1 비선택 워드라인 바이어스 전압(WUSV1)과 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2) 사이에서 증가되는 레벨을 갖는 전압을 상기 비선택 워드라인으로 인가할 수 있다. 상기 반도체 메모리 장치(3)는 선택 비트라인 및 비선택 비트라인으로 상기 선택 비트라인 바이어스 전압(BSV), 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1), 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2) 및 상기 제 3 비선택 비트라인 바이어스 전압(BUSV3)을 인가하기 위해 비트라인 제어 회로를 포함할 수 있다. 상기 반도체 메모리 장치(3)는 선택 워드라인 및 비선택 워드라인으로 상기 선택 워드라인 바이어스 전압(WSV), 상기 제 1 비선택 워드라인 바이어스 전압(WUSV1), 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2) 및 상기 제 3 비선택 워드라인 바이어스 전압(WUSV3)을 인가하기 위해 워드라인 제어 회로를 포함할 수 있다.In an embodiment of the present invention, a first unselected word is transmitted to a first unselected word line UWL1 adjacent to the selected word line SWL in order to mitigate or prevent disturbance of a memory cell adjacent to the target memory cell T. A line bias voltage WUSV1 may be applied. A third unselected word line bias voltage WUSV3 may be applied to a second unselected word line UWL2 not adjacent to the selected word line SWL, and a second unselected word line UWL3 may be applied. An unselected word line bias voltage WUSV2 may be applied. The third unselected word line bias voltage WUSV3 may have a voltage level between the first and second unselected word line bias voltages WUSV1 and WUSV2 . The second unselected word line UWL2 may be relatively closer to the selected word line SWL than the third unselected word line UWL3 . Accordingly, the third unselected word line bias voltage WUSV3 having a higher level than the second unselected word line bias voltage WUSV2 is applied to the second unselected word line UWL2 to generate the second unselected word line bias voltage WUSV3. A probability of occurrence of disturbance in a memory cell connected to the word line UWL2 may be further reduced. In an exemplary embodiment, the semiconductor memory device 3 outputs the first unselected word line bias voltage WUSV1 and the second unselected word line in proportion to a distance from the selected word line SWL to the unselected word line. A voltage having an increased level between the bias voltages WUSV2 may be applied to the unselected word line. The semiconductor memory device 3 generates a selected bit line bias voltage (BSV), the first unselected bit line bias voltage (BUSV1), and the second unselected bit line bias voltage ( BUSV2) and a bit line control circuit to apply the third unselected bit line bias voltage BUSV3. The semiconductor memory device 3 generates a selected word line bias voltage (WSV), the first unselected word line bias voltage (WUSV1), and the second unselected word line bias voltage ( A word line control circuit may be included to apply WUSV2) and the third unselected word line bias voltage WUSV3.

도 6은 본 발명의 실시예에 따른 반도체 메모리 장치(4)의 구성을 보여주는 도면이다. 도 6에서, 상기 반도체 메모리 장치(4)는 메모리 셀 어레이(401) 및 비트라인 제어 회로(402)를 포함할 수 있다. 상기 메모리 셀 어레이(401)는 복수의 글로벌 비트라인 및 복수의 비트라인을 포함할 수 있다. 도 6에서, 상기 메모리 셀 어레이(401)는 제 1 글로벌 비트라인(GBL1), 제 2 글로벌 비트라인(GBL2), 제 3 글로벌 비트라인(GBL3) 및 제 4 글로벌 비트라인(GBL4)을 포함할 수 있다. 상기 메모리 셀 어레이(401)는 복수의 비트라인 그룹을 포함할 수 있다. 상기 복수의 비트라인 그룹은 제 1 비트라인 그룹(BG1), 제 2 비트라인 그룹(BG2) 및 제 3 비트라인 그룹(BG3)을 포함할 수 있고, 상기 제 1 내지 제 3 비트라인 그룹(BG1, BG2, BG3)은 각각 글로벌 비트라인의 개수에 대응하는 개수의 비트라인을 포함할 수 있다. 제 1 내지 제 3 비트라인 그룹(BG1, BG2, BG3)은 각각 4개의 비트라인 포함할 수 있다. 상기 제 1 비트라인 그룹(BG1)의 제 1 내지 제 4 비트라인(BL1, BL2, BL3, BL4)은 각각 상기 제 1 내지 제 4 글로벌 비트라인(GBL1, GBL2, GBL3, GBL4)과 연결될 수 있다. 상기 제 2 비트라인 그룹(BG2)의 제 1 내지 제 4 비트라인(BL5, BL6, BL7, BL8)은 상기 제 1 내지 제 4 글로벌 비트라인(GBL1, GBL2, GBL3, GBL4)과 각각 연결될 수 있고, 상기 제 2 비트라인 그룹(BG2)의 제 1 비트라인(BL5)은 상기 제 1 비트라인 그룹(BG1)의 제 4 비트라인(BL4)과 인접할 수 있다. 상기 제 3 비트라인 그룹(BG3)의 제 1 내지 제 4 비트라인(BL9, BL10, BL11, BL12)은 상기 제 1 내지 제 4 글로벌 비트라인(GBL1, GBL2, GBL3, GBL4)과 각각 연결될 수 있고, 상기 제 3 비트라인 그룹(BG3)의 제 1 비트라인(BL9)은 상기 제 2 비트라인 그룹(BG2)의 제 4 비트라인(BL8)과 인접할 수 잇다. 도 6에서, 상기 비트라인 그룹의 개수를 3개로 예시하였으나, 이에 한정하는 것은 아니고, 상기 비트라인 그룹의 개수는 4개 이상일 수도 있다. 또한, 상기 글로벌 비트라인의 개수 및 비트라인 그룹이 포함하는 비트라인의 개수는 4개인 것으로 예시하였으나, 상기 글로벌 비트라인의 개수 및 비트라인 그룹이 포함하는 비트라인의 개수는 4개보다 많을 수도 있고, 4개보다 적을 수도 있다. 6 is a diagram showing the configuration of a semiconductor memory device 4 according to an embodiment of the present invention. In FIG. 6 , the semiconductor memory device 4 may include a memory cell array 401 and a bit line control circuit 402 . The memory cell array 401 may include a plurality of global bit lines and a plurality of bit lines. 6, the memory cell array 401 may include a first global bit line GBL1, a second global bit line GBL2, a third global bit line GBL3, and a fourth global bit line GBL4. can The memory cell array 401 may include a plurality of bit line groups. The plurality of bit line groups may include a first bit line group BG1, a second bit line group BG2, and a third bit line group BG3, and the first to third bit line groups BG1 , BG2, and BG3) may each include a number of bit lines corresponding to the number of global bit lines. Each of the first to third bit line groups BG1 , BG2 , and BG3 may include four bit lines. The first to fourth bit lines BL1, BL2, BL3, and BL4 of the first bit line group BG1 may be connected to the first to fourth global bit lines GBL1, GBL2, GBL3, and GBL4, respectively. . The first to fourth bit lines BL5, BL6, BL7, and BL8 of the second bit line group BG2 may be connected to the first to fourth global bit lines GBL1, GBL2, GBL3, and GBL4, respectively. , the first bit line BL5 of the second bit line group BG2 may be adjacent to the fourth bit line BL4 of the first bit line group BG1. The first to fourth bit lines BL9, BL10, BL11, and BL12 of the third bit line group BG3 may be connected to the first to fourth global bit lines GBL1, GBL2, GBL3, and GBL4, respectively. , the first bit line BL9 of the third bit line group BG3 may be adjacent to the fourth bit line BL8 of the second bit line group BG2. In FIG. 6 , the number of bit line groups is exemplified as three, but it is not limited thereto, and the number of bit line groups may be four or more. In addition, although the number of global bit lines and the number of bit lines included in the bit line group are illustrated as four, the number of global bit lines and the number of bit lines included in the bit line group may be more than four. , may be less than four.

상기 메모리 셀 어레이(401)는 제 1 그룹 스위치(411), 제 2 그룹 스위치(412) 및 제 3 그룹 스위치(413)를 포함할 수 있다. 상기 제 1 그룹 스위치(411)는 제 1 그룹 선택 신호(GY1)에 기초하여 상기 제 1 비트라인 그룹(BG1)의 제 1 내지 제 4 비트라인(BL1, BL2, BL3, BL4)을 상기 제 1 내지 제 4 글로벌 비트라인(GBL1, GBL2, GBL3, GBL4)과 각각 연결할 수 있다. 예를 들어, 상기 제 1 그룹 스위치(411)는 상기 제 1 그룹 선택 신호(GY1)가 인에이블되었을 때 상기 제 1 비트라인 그룹(BG1)의 제 1 내지 제 4 비트라인(BL1, BL2, BL3, BL4)을 상기 제 1 내지 제 4 글로벌 비트라인(GBL1, GBL22, GBL3, GBL4)과 각각 연결하고, 상기 제 1 그룹 선택 신호(GY1)가 디스에이블되었을 때 상기 제 1 비트라인 그룹(BG1)의 제 1 내지 제 4 비트라인(BL1, BL2, BL3, BL4)을 상기 제 1 내지 제 4 글로벌 비트라인(GBL1, GBL2, GBL3, GBL4)과 연결하지 않을 수 있다. 상기 제 2 그룹 스위치(412)는 제 2 그룹 선택 신호(GY2)에 기초하여 상기 제 2 비트라인 그룹(BG2)의 제 1 내지 제 4 비트라인(BL5, BL6, BL7, BL8)을 상기 제 1 내지 제 4 글로벌 비트라인(GBL1, GBL2, GBL3, GBL4)과 각각 연결할 수 있다. 예를 들어, 상기 제 2 그룹 스위치(412)는 상기 제 2 그룹 선택 신호(GY2)가 인에이블되었을 때 상기 제 2 비트라인 그룹(BG2)의 제 1 내지 제 4 비트라인(BL5, BL6, BL7, BL8)을 상기 제 1 내지 제 4 글로벌 비트라인(GBL1, GBL2, GBL3, GBL4)과 각각 연결하고, 상기 제 2 그룹 선택 신호(GY2)가 디스에이블되었을 때 상기 제 2 비트라인 그룹(BG2)의 제 1 내지 제 4 비트라인(BL5, BL6, BL7, BL8)을 상기 제 1 내지 제 4 글로벌 비트라인(GBL1, GBL2, GBL3, GBL4)과 연결하지 않을 수 있다. 상기 제 3 그룹 스위치(413)는 제 3 그룹 선택 신호(GY3)에 기초하여 상기 제 3 비트라인 그룹(BG3)의 제 1 내지 제 4 비트라인(BL9, BL10, BL11, BL12)을 상기 제 1 내지 제 4 글로벌 비트라인(GBL1, GBL2, GBL3, GBL4)과 각각 연결할 수 있다. 예를 들어, 상기 제 3 그룹 스위치(413)는 상기 제 3 그룹 선택 신호(GY3)가 인에이블되었을 때 상기 제 3 비트라인 그룹(BG3)의 제 1 내지 제 4 비트라인(BL9, BL10, BL11, BL12)을 상기 제 1 내지 제 4 글로벌 비트라인(GBL1, GBL2, GBL3, GBL4)과 각각 연결하고, 상기 제 3 그룹 선택 신호(GY3)가 디스에이블되었을 때 상기 제 3 비트라인 그룹(BG3)의 제 1 내지 제 4 비트라인(BL9, BL10, BL11, BL12)을 상기 제 1 내지 제 4 글로벌 비트라인(GBL1, GBL2, GBL3, GBL4)과 연결하지 않을 수 있다.The memory cell array 401 may include a first group switch 411 , a second group switch 412 and a third group switch 413 . The first group switch 411 switches the first to fourth bit lines BL1, BL2, BL3, and BL4 of the first bit line group BG1 based on the first group selection signal GY1. to fourth global bit lines GBL1, GBL2, GBL3, and GBL4, respectively. For example, when the first group selection signal GY1 is enabled, the first group switch 411 controls the first to fourth bit lines BL1, BL2, and BL3 of the first bit line group BG1. , BL4) to the first to fourth global bit lines (GBL1, GBL22, GBL3, and GBL4), respectively, and when the first group selection signal (GY1) is disabled, the first bit line group (BG1) The first to fourth bit lines BL1 , BL2 , BL3 , and BL4 of may not be connected to the first to fourth global bit lines GBL1 , GBL2 , GBL3 , and GBL4 . The second group switch 412 converts the first to fourth bit lines BL5, BL6, BL7, and BL8 of the second bit line group BG2 to the first group based on the second group selection signal GY2. to fourth global bit lines GBL1, GBL2, GBL3, and GBL4, respectively. For example, when the second group selection signal GY2 is enabled, the second group switch 412 controls the first through fourth bit lines BL5, BL6, and BL7 of the second bit line group BG2. , BL8) to the first to fourth global bit lines (GBL1, GBL2, GBL3, GBL4), respectively, and when the second group selection signal (GY2) is disabled, the second bit line group (BG2) The first to fourth bit lines BL5 , BL6 , BL7 , and BL8 of may not be connected to the first to fourth global bit lines GBL1 , GBL2 , GBL3 , and GBL4 . The third group switch 413 converts the first to fourth bit lines BL9, BL10, BL11, and BL12 of the third bit line group BG3 to the first group based on the third group selection signal GY3. to fourth global bit lines GBL1, GBL2, GBL3, and GBL4, respectively. For example, when the third group selection signal GY3 is enabled, the third group switch 413 controls the first through fourth bit lines BL9, BL10, and BL11 of the third bit line group BG3. , BL12) to the first to fourth global bit lines (GBL1, GBL2, GBL3, GBL4), respectively, and when the third group selection signal (GY3) is disabled, the third bit line group (BG3) The first to fourth bit lines BL9 , BL10 , BL11 , and BL12 of may not be connected to the first to fourth global bit lines GBL1 , GBL2 , GBL3 , and GBL4 .

상기 비트라인 제어 회로(402)는 비트라인 선택 신호(BLS)를 수신할 수 있다. 상기 비트라인 제어 회로(402)는 비트라인 선택 신호(BLS)에 기초하여 상기 제 1 내지 제 3 그룹 선택 신호(GY1, GY2, GY3)를 생성할 수 있다. 상기 상기 비트라인 제어 회로(402)는 상기 선택된 비트라인이 포함되는 비트라인 그룹을 선택하기 위해 상기 제 1 내지 제 3 그룹 선택 신호(GY1, GY2, GY3)를 선택적으로 인에이블시킬 수 있다. 예를 들어, 상기 비트라인 선택 신호(BLS)에 기초하여 상기 제 1 비트라인 그룹(BG1)의 제 1 내지 제 4 비트라인(BL1, BL2, BL3, BL4) 중 하나가 선택될 때, 상기 비트라인 제어 회로(402)는 제 1 그룹 선택 신호(GY1)를 인에이블시키고, 제 2 및 제 3 그룹 선택 신호(GY2, GY3)를 디스에이블시킬 수 있다. 상기 비트라인 선택 신호(BLS)에 기초하여 상기 제 2 비트라인 그룹(BG2)의 제 1 내지 제 4 비트라인(BL5, BL6, BL7, BL8) 중 하나가 선택될 때, 상기 비트라인 제어 회로(402)는 제 2 그룹 선택 신호(GY2)를 인에이블시키고, 제 1 및 제 3 그룹 선택 신호(GY1, GY3)를 디스에이블시킬 수 있다. 마찬가지로, 상기 비트라인 선택 신호(BLS)에 기초하여 상기 제 3 비트라인 그룹(BG3)의 제 1 내지 제 4 비트라인(BL9, BL10, BL11, BL12) 중 어느 하나가 선택될 때, 상기 비트라인 제어 회로(402)는 제 3 그룹 선택 신호(GY3)를 인에이블시키고, 제 1 및 제 2 그룹 선택 신호(GY1, GY2)를 디스에이블시킬 수 있다. The bit line control circuit 402 may receive a bit line selection signal BLS. The bit line control circuit 402 may generate the first to third group selection signals GY1 , GY2 , and GY3 based on the bit line selection signal BLS. The bit line control circuit 402 may selectively enable the first to third group selection signals GY1 , GY2 , and GY3 to select a bit line group including the selected bit line. For example, when one of the first to fourth bit lines BL1, BL2, BL3, and BL4 of the first bit line group BG1 is selected based on the bit line selection signal BLS, the bit The line control circuit 402 may enable the first group selection signal GY1 and disable the second and third group selection signals GY2 and GY3. When one of the first to fourth bit lines BL5, BL6, BL7, and BL8 of the second bit line group BG2 is selected based on the bit line selection signal BLS, the bit line control circuit ( 402) may enable the second group selection signal GY2 and disable the first and third group selection signals GY1 and GY3. Similarly, when any one of the first to fourth bit lines BL9, BL10, BL11, and BL12 of the third bit line group BG3 is selected based on the bit line selection signal BLS, the bit line The control circuit 402 may enable the third group selection signal GY3 and disable the first and second group selection signals GY1 and GY2.

상기 비트라인 제어 회로(402)는 상기 비트라인 선택 신호(BLS)에 기초하여 상기 제 1 내지 제 4 글로벌 비트라인(GBL1, GBL2, GBL3, GBL4)을 서로 다른 비트라인 바이어스 전압으로 구동할 수 있다. 상기 서로 다른 비트라인 바이어스 전압은 선택 비트라인 바이어스 전압(BSV), 제 1 비선택 비트라인 바이어스 전압(BUSV1), 제 2 비선택 비트라인 바이어스 전압(BUSV2) 및 제 3 비선택 비트라인 바이어스 전압(BUSV3) 중 전부 또는 일부를 포함할 수 있다. 일 실시예에서, 상기 서로 다른 비트라인 바이어스 전압은 선택 비트라인 바이어스 전압(BSV) 및 제 1 비선택 비트라인 바이어스 전압(BUSV1)을 포함할 수 있다. 상기 비트라인 제어 회로(402)는 상기 비트라인 선택 신호(BLS)에 기초하여 선택된 비트라인이 연결된 글로벌 비트라인으로 상기 선택 비트라인 바이어스 전압(BSV)을 인가할 수 있다. 상기 비트라인 제어 회로는 상기 비트라인 선택 신호에 기초하여 선택된 비트라인과 연결되지 않는 글로벌 비트라인으로 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1)을 인가할 수 있다. 예를 들어, 상기 비트라인 제어 회로(402)는 상기 비트라인 선택 신호(BLS)에 기초하여 상기 제 2 비트라인 그룹(BG2)의 제 2 비트라인(BL6)이 선택될 때, 상기 제 2 비트라인(BL6)과 연결된 제 2 글로벌 비트라인(GBL2)으로 상기 선택 비트라인 바이어스 전압(BSV)을 인가하고, 제 1 글로벌 비트라인(GBL1), 제 3 글로벌 비트라인(GBL3) 및 제 4 글로벌 비트라인(GBL4)으로 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1)을 인가할 수 있다. The bit line control circuit 402 may drive the first to fourth global bit lines GBL1 , GBL2 , GBL3 , and GBL4 with different bit line bias voltages based on the bit line selection signal BLS. . The different bit line bias voltages include a selected bit line bias voltage (BSV), a first unselected bit line bias voltage (BUSV1), a second unselected bit line bias voltage (BUSV2) and a third unselected bit line bias voltage ( BUSV3) may include all or part. In one embodiment, the different bit line bias voltages may include a selected bit line bias voltage (BSV) and a first unselected bit line bias voltage (BUSV1). The bit line control circuit 402 may apply the selected bit line bias voltage BSV to a global bit line to which a selected bit line is connected based on the bit line selection signal BLS. The bit line control circuit may apply the first unselected bit line bias voltage BUSV1 to a global bit line not connected to a selected bit line based on the bit line selection signal. For example, the bit line control circuit 402 outputs the second bit line when the second bit line BL6 of the second bit line group BG2 is selected based on the bit line selection signal BLS. The selected bit line bias voltage BSV is applied to the second global bit line GBL2 connected to line BL6, and the first global bit line GBL1, the third global bit line GBL3 and the fourth global bit The first unselected bit line bias voltage BUSV1 may be applied to the line GBL4.

상기 메모리 셀 어레이(401)는 비선택 전압 공급부(421, 422, 423)를 더 포함할 수 있다. 상기 비선택 전압 공급부(421, 422, 423)는 상기 제 1 내지 제 3 비트라인 그룹(BG1, BG2, BG3)과 각각 연결될 수 있다. 상기 비선택 전압 공급부(421, 422, 423)는 상기 제 1 그룹 선택 신호(GY1), 제 2 그룹 선택 신호(GY2) 및 제 3 그룹 선택 신호(GY3)에 기초하여 제 1 내지 3 비트라인 그룹(BG1, BG2, BG3)의 제 1 내지 제 4 비트라인(BL1, BL2, BL3, BL4, BL5, BL6, BL7, BL8, BL9, BL10, BL11, BL12)으로 제 2 비선택 비트라인 바이어스 전압(BUSV2)을 각각 인가할 수 있다. 상기 비선택 전압 공급부(421, 422, 423)는 상기 제 1 내지 제 3 그룹 선택 신호(GY1, GY2, GY3)가 디스에이블되었을 때, 상기 제 1 내지 제 3 비트라인 그룹(BG1, BG2, BG3)의 제 1 내지 제 4 비트라인(BL1, BL2, BL3, BL4, BL5, BL6, BL7, BL8, BL9, BL10, BL11, BL12)으로 각각 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)을 인가할 수 있다. 예를 들어, 상기 제 2 그룹 선택 신호(GY2)가 인에이블되고 상기 제 1 및 제 3 그룹 선택 신호(GY1, GY3)가 디스에이블되었을 때, 상기 비선택 전압 공급부(421)는 상기 제 1 비트라인 그룹(BG1)의 제 1 내지 제 4 비트라인(BL1, BL2, BL3, BL4)을 각각 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)으로 구동하고, 상기 비선택 전압 공급부(423)는 상기 제 3 비트라인 그룹(BG3)의 제 1 내지 제 4 비트라인(BL9, BL10, BL11, BL12)을 각각 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)으로 구동할 수 있다. 상기 비선택 전압 공급부(422)는 상기 제 2 비트라인 그룹(BG2)의 제 1 내지 제 4 비트라인(BL5, BL6, BL7, BL8)으로 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)을 인가하지 않을 수 있다. The memory cell array 401 may further include non-select voltage supply units 421 , 422 , and 423 . The unselected voltage supply units 421, 422, and 423 may be connected to the first to third bit line groups BG1, BG2, and BG3, respectively. The non-selection voltage supply units 421, 422, and 423 supply first to third bit line groups based on the first group selection signal GY1, the second group selection signal GY2, and the third group selection signal GY3. The second unselected bit line bias voltage ( BUSV2) can be applied respectively. When the first to third group selection signals GY1, GY2, and GY3 are disabled, the non-selection voltage supply units 421, 422, and 423 supply the first to third bit line groups BG1, BG2, and BG3 ), the second unselected bit line bias voltage BUSV2 is applied to the first to fourth bit lines BL1, BL2, BL3, BL4, BL5, BL6, BL7, BL8, BL9, BL10, BL11, and BL12, respectively. can do. For example, when the second group selection signal GY2 is enabled and the first and third group selection signals GY1 and GY3 are disabled, the unselect voltage supply unit 421 outputs the first bit The first to fourth bit lines BL1, BL2, BL3, and BL4 of the line group BG1 are driven with the second unselected bit line bias voltage BUSV2, and the unselected voltage supply unit 423 The first to fourth bit lines BL9, BL10, BL11, and BL12 of the third bit line group BG3 may be driven with the second unselected bit line bias voltage BUSV2. The unselected voltage supply unit 422 applies the second unselected bit line bias voltage BUSV2 to the first to fourth bit lines BL5, BL6, BL7, and BL8 of the second bit line group BG2. may not

일 실시예에서, 상기 서로 다른 비트라인 바이어스 전압은 선택 비트라인 바이어스 전압(BSV), 제 1 비선택 비트라인 바이어스 전압(BUSV1) 및 제 2 비선택 비트라인 바이어스 전압(BUSV2)을 포함할 수 있다. 상기 비트라인 제어 회로(402)는 상기 비트라인 선택 신호(BLS)에 기초하여 선택된 비트라인이 연결된 글로벌 비트라인으로 상기 선택 비트라인 바이어스 전압(BSV)을 인가할 수 있다. 상기 비트라인 제어 회로(402)는 상기 비트라인 선택 신호(BLS)에 기초하여 선택된 비트라인과 인접하는 비트라인이 연결되는 글로벌 비트라인으로 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1)을 인가할 수 있다. 상기 비트라인 제어 회로(402)는 상기 비트라인 선택 신호(BLS)에 기초하여 선택된 비트라인과 인접하지 않는 비트라인이 연결되는 글로벌 비트라인으로 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)을 인가할 수 있다. 예를 들어, 상기 비트라인 제어 회로(402)는 상기 비트라인 선택 신호(BLS)에 기초하여 상기 제 2 비트라인 그룹(BG2)의 제 2 비트라인(BL6)이 선택될 때, 상기 제 2 비트라인(BL6)과 연결된 제 2 글로벌 비트라인(GBL2)으로 상기 선택 비트라인 바이어스 전압(BSV)을 인가할 수 있다. 상기 비트라인 제어 회로(402)는 상기 제 2 비트라인(BL6)과 인접하는 제 1 비트라인(BL5) 및 제 3 비트라인(BL7)과 각각 연결되는 제 1 글로벌 비트라인(GBL1) 및 제 3 글로벌 비트라인(GBL3)으로 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1)을 인가할 수 있다. 상기 비트라인 제어 회로(402)는 상기 제 2 비트라인(BL6)과 인접하지 않는 제 4 비트라인(BL8)과 연결되는 제 4 글로벌 비트라인(GBL4)으로 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)을 인가할 수 있다.In one embodiment, the different bit line bias voltages may include a selected bit line bias voltage (BSV), a first unselected bit line bias voltage (BUSV1) and a second unselected bit line bias voltage (BUSV2). . The bit line control circuit 402 may apply the selected bit line bias voltage BSV to a global bit line to which a selected bit line is connected based on the bit line selection signal BLS. The bit line control circuit 402 applies the first unselected bit line bias voltage BUSV1 to a global bit line to which a bit line selected based on the bit line selection signal BLS and an adjacent bit line are connected. can The bit line control circuit 402 applies the second unselected bit line bias voltage BUSV2 to a global bit line to which a bit line that is not adjacent to the bit line selected based on the bit line select signal BLS is connected. can do. For example, the bit line control circuit 402 outputs the second bit line when the second bit line BL6 of the second bit line group BG2 is selected based on the bit line selection signal BLS. The selected bit line bias voltage BSV may be applied to the second global bit line GBL2 connected to the line BL6. The bit line control circuit 402 includes a first global bit line GBL1 and a third bit line GBL1 respectively connected to a first bit line BL5 and a third bit line BL7 adjacent to the second bit line BL6. The first unselected bit line bias voltage BUSV1 may be applied to the global bit line GBL3. The bit line control circuit 402 outputs the second unselected bit line bias voltage ( BUSV2) can be applied.

일 실시예에서, 상기 서로 다른 비트라인 바이어스 전압은 선택 비트라인 바이어스 전압(BSV), 제 1 비선택 비트라인 바이어스 전압(BUSV1) 및 제 3 비선택 비트라인 바이어스 전압(BUSV3)을 포함할 수도 있다. 상기 비트라인 제어 회로(402)는 상기 비트라인 선택 신호(BLS)에 기초하여 선택된 비트라인이 연결된 글로벌 비트라인으로 상기 선택 비트라인 바이어스 전압(BSV)을 인가할 수 있다. 상기 비트라인 제어 회로(402)는 상기 비트라인 선택 신호(BLS)에 기초하여 선택된 비트라인과 인접하는 비트라인이 연결되는 글로벌 비트라인으로 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1)을 인가할 수 있다. 상기 비트라인 제어 회로(402)는 상기 비트라인 선택 신호(BLS)에 기초하여 선택된 비트라인과 직접 인접하지는 않지만, 직접적으로 인접한 비트라인과 인접한 비트라인이 연결되는 글로벌 비트라인으로 상기 제 3 비선택 비트라인 바이어스 전압(BUSV3)을 인가할 수 있다. 예를 들어, 상기 비트라인 제어 회로(402)는 상기 비트라인 선택 신호(BLS)에 기초하여 상기 제 2 비트라인 그룹(BG2)의 제 2 비트라인(BL6)이 선택될 때, 상기 제 2 비트라인(BL6)과 연결된 제 2 글로벌 비트라인(GBL2)으로 상기 선택 비트라인 바이어스 전압(BSV)을 인가할 수 있다. 상기 비트라인 제어 회로(402)는 상기 제 2 비트라인(BL6)과 인접하는 제 1 비트라인(BL5) 및 제 3 비트라인(BL7)과 각각 연결되는 제 1 글로벌 비트라인(GBL1) 및 제 3 글로벌 비트라인(GBL3)으로 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1)을 인가할 수 있다. 상기 비트라인 제어 회로(402)는 상기 제 2 비트라인(BL6)과 인접하지는 않지만, 상기 제 3 비트라인(BL7)과 인접하는 제 4 비트라인(BL8)과 연결되는 제 4 글로벌 비트라인(GBL4)으로 상기 제 3 비선택 비트라인 바이어스 전압(BUSV3)을 인가할 수 있다.In one embodiment, the different bit line bias voltages may include a selected bit line bias voltage (BSV), a first unselected bit line bias voltage (BUSV1) and a third unselected bit line bias voltage (BUSV3). . The bit line control circuit 402 may apply the selected bit line bias voltage BSV to a global bit line to which a selected bit line is connected based on the bit line selection signal BLS. The bit line control circuit 402 applies the first unselected bit line bias voltage BUSV1 to a global bit line to which a bit line selected based on the bit line selection signal BLS and an adjacent bit line are connected. can The bit line control circuit 402 is not directly adjacent to the selected bit line based on the bit line selection signal BLS, but directly connects the adjacent bit line with the adjacent bit line as a global bit line. A bit line bias voltage BUSV3 may be applied. For example, the bit line control circuit 402 outputs the second bit line when the second bit line BL6 of the second bit line group BG2 is selected based on the bit line selection signal BLS. The selected bit line bias voltage BSV may be applied to the second global bit line GBL2 connected to the line BL6. The bit line control circuit 402 includes a first global bit line GBL1 and a third bit line GBL1 respectively connected to a first bit line BL5 and a third bit line BL7 adjacent to the second bit line BL6. The first unselected bit line bias voltage BUSV1 may be applied to the global bit line GBL3. The bit line control circuit 402 includes a fourth global bit line GBL4 connected to a fourth bit line BL8 adjacent to the third bit line BL7 but not adjacent to the second bit line BL6. ), the third unselected bit line bias voltage BUSV3 may be applied.

도 7은 본 발명의 실시예에 따른 반도체 메모리 장치(5)의 구성을 보여주는 도면이다. 도 7에서, 상기 반도체 메모리 장치(5)는 메모리 셀 어레이(501) 및 비트라인 제어 회로(502)를 포함할 수 있다. 상기 메모리 셀 어레이(501)는 복수의 글로벌 비트라인 및 복수의 비트라인을 포함할 수 있다. 도 7에서, 상기 메모리 셀 어레이(501)는 제 1 글로벌 비트라인(GBL1), 제 2 글로벌 비트라인(GBL2), 제 3 글로벌 비트라인(GBL3), 제 4 글로벌 비트라인(GBL4), 제 5 글로벌 비트라인(GBL5), 제 6 글로벌 비트라인(GBL6), 제 7 글로벌 비트라인(GBL7) 및 제 8 글로벌 비트라인(GBL8)을 포함할 수 있다. 상기 메모리 셀 어레이(501)는 복수의 비트라인 그룹을 포함할 수 있다. 상기 복수의 비트라인 그룹은 제 1 비트라인 그룹(BG1), 제 2 비트라인 그룹(BG2) 및 제 3 비트라인 그룹(BG3)을 포함할 수 있고, 상기 제 1 내지 제 3 비트라인 그룹(BG1, BG2, BG3)은 각각 글로벌 비트라인의 개수의 절반의 개수의 비트라인을 포함할 수 있다. 제 1 내지 제 3 비트라인 그룹(BG1, BG2, BG3)은 각각 4개의 비트라인 포함할 수 있다. 상기 제 1 비트라인 그룹(BG1)의 제 1 내지 제 4 비트라인(BL1, BL2, BL3, BL4)은 각각 상기 제 1 내지 제 4 글로벌 비트라인(GBL1, GBL2, GBL3, GBL4)과 연결될 수 있다. 상기 제 2 비트라인 그룹(BG2)의 제 1 내지 제 4 비트라인(BL5, BL6, BL7, BL8)은 상기 제 5 내지 제 8 글로벌 비트라인(GBL5, GBL6, GBL7, GBL8)과 각각 연결될 수 있고, 상기 제 2 비트라인 그룹(BG2)의 제 1 비트라인(BL5)은 상기 제 1 비트라인 그룹(BG1)의 제 4 비트라인(BL4)과 인접할 수 있다. 상기 제 3 비트라인 그룹(BG3)의 제 1 내지 제 4 비트라인(BL9, BL10, BL11, BL12)은 상기 제 1 내지 제 4 글로벌 비트라인(GBL1, GBL2, GBL3, GBL4)과 각각 연결될 수 있고, 상기 제 3 비트라인 그룹(BG3)의 제 1 비트라인(BL9)은 상기 제 2 비트라인 그룹(BG2)의 제 4 비트라인(BL8)과 인접할 수 있다. 도 7에서, 상기 비트라인 그룹의 개수를 3개로 예시하였으나, 이에 한정하는 것은 아니고, 상기 비트라인 그룹의 개수는 4개 이상일 수도 있다. 예를 들어, 상기 제 3 비트라인 그룹(BG3)과 인접하는 제 4 비트라인 그룹이 존재한다면, 상기 제 4 비트라인 그룹의 비트라인은 상기 제 2 비트라인 그룹(BG2)과 마찬가지로 상기 제 5 내지 제 8 글로벌 비트라인(GBL5, GBL6, GBL7, GBL8)과 각각 연결될 것이다.7 is a diagram showing the configuration of a semiconductor memory device 5 according to an embodiment of the present invention. In FIG. 7 , the semiconductor memory device 5 may include a memory cell array 501 and a bit line control circuit 502 . The memory cell array 501 may include a plurality of global bit lines and a plurality of bit lines. 7, the memory cell array 501 includes a first global bit line GBL1, a second global bit line GBL2, a third global bit line GBL3, a fourth global bit line GBL4, and a fifth global bit line GBL4. A global bit line GBL5 , a sixth global bit line GBL6 , a seventh global bit line GBL7 , and an eighth global bit line GBL8 may be included. The memory cell array 501 may include a plurality of bit line groups. The plurality of bit line groups may include a first bit line group BG1, a second bit line group BG2, and a third bit line group BG3, and the first to third bit line groups BG1 , BG2, and BG3) may each include half the number of bit lines as the number of global bit lines. Each of the first to third bit line groups BG1 , BG2 , and BG3 may include four bit lines. The first to fourth bit lines BL1, BL2, BL3, and BL4 of the first bit line group BG1 may be connected to the first to fourth global bit lines GBL1, GBL2, GBL3, and GBL4, respectively. . The first to fourth bit lines BL5, BL6, BL7, and BL8 of the second bit line group BG2 may be connected to the fifth to eighth global bit lines GBL5, GBL6, GBL7, and GBL8, respectively. , the first bit line BL5 of the second bit line group BG2 may be adjacent to the fourth bit line BL4 of the first bit line group BG1. The first to fourth bit lines BL9, BL10, BL11, and BL12 of the third bit line group BG3 may be connected to the first to fourth global bit lines GBL1, GBL2, GBL3, and GBL4, respectively. , the first bit line BL9 of the third bit line group BG3 may be adjacent to the fourth bit line BL8 of the second bit line group BG2. In FIG. 7 , the number of bit line groups is exemplified as 3, but is not limited thereto, and the number of bit line groups may be 4 or more. For example, if there is a fourth bit line group adjacent to the third bit line group BG3, the bit lines of the fourth bit line group, like the second bit line group BG2, may include the fifth to fifth bit line groups. It will be connected to the eighth global bit lines GBL5, GBL6, GBL7, and GBL8, respectively.

상기 메모리 셀 어레이(501)는 제 1 그룹 스위치(511), 제 2 그룹 스위치(512) 및 제 3 그룹 스위치(513)를 포함할 수 있다. 상기 제 1 그룹 스위치(511)는 제 1 그룹 선택 신호(GY1)에 기초하여 상기 제 1 비트라인 그룹(BG1)의 제 1 내지 제 4 비트라인(BL1, BL2, BL3, BL4)을 상기 제 1 내지 제 4 글로벌 비트라인(GBL1, GBL2, GBL3, GBL4)과 각각 연결할 수 있다. 상기 제 2 그룹 스위치(512)는 제 2 그룹 선택 신호(GY2)에 기초하여 상기 제 2 비트라인 그룹(BG2)의 제 1 내지 제 4 비트라인(BL5, BL6, BL7, BL8)을 상기 제 5 내지 제 8 글로벌 비트라인(GBL5, GBL6, GBL7, GBL8)과 각각 연결할 수 있다. 상기 제 3 그룹 스위치(513)는 제 3 그룹 선택 신호(GY3)에 기초하여 상기 제 3 비트라인 그룹(BG3)의 제 1 내지 제 4 비트라인(BL9, BL10, BL11, BL12)을 상기 제 1 내지 제 4 글로벌 비트라인(GBL1, GBL2, GBL3, GBL4)과 각각 연결할 수 있다. The memory cell array 501 may include a first group switch 511 , a second group switch 512 and a third group switch 513 . The first group switch 511 switches the first to fourth bit lines BL1, BL2, BL3, and BL4 of the first bit line group BG1 based on the first group selection signal GY1. to fourth global bit lines GBL1, GBL2, GBL3, and GBL4, respectively. The second group switch 512 converts the first to fourth bit lines BL5, BL6, BL7, and BL8 of the second bit line group BG2 to the fifth group based on the second group selection signal GY2. to the eighth global bit lines GBL5, GBL6, GBL7, and GBL8, respectively. The third group switch 513 converts the first to fourth bit lines BL9, BL10, BL11, and BL12 of the third bit line group BG3 to the first group based on the third group selection signal GY3. to fourth global bit lines GBL1, GBL2, GBL3, and GBL4, respectively.

상기 비트라인 제어 회로(502)는 비트라인 선택 신호(BLS)를 수신할 수 있다. 상기 비트라인 제어 회로(502)는 비트라인 선택 신호(BLS)에 기초하여 상기 제 1 내지 제 3 그룹 선택 신호(GY1, GY2, GY3)를 생성할 수 있다. 상기 상기 비트라인 제어 회로(502)는 상기 선택된 비트라인을 포함하는 비트라인 그룹을 선택하기 위해 상기 제 1 내지 제 3 그룹 선택 신호(GY1, GY2, GY3)를 선택적으로 인에이블시킬 수 있다. 상기 비트라인 제어 회로(502)는 상기 비트라인 선택신호(BLS)에 기초하여 하나 이상의 그룹 선택 신호를 인에이블시킬 수 있다. 상기 비트라인 제어 회로(502)는 특정 비트라인이 선택될 때, 선택된 비트라인이 속하는 비트라인 그룹의 그룹 선택 신호뿐만 아니라 상기 선택된 비트라인이 인접하는 비트라인이 속하는 다른 비트라인 그룹의 그룹 선택 신호도 함께 인에이블시킬 수 있다. 예를 들어, 상기 비트라인 선택 신호(BLS)에 기초하여 상기 제 1 비트라인 그룹(BG1)의 제 1 내지 제 3 비트라인(BL1, BL2, BL3) 중 하나가 선택될 때, 상기 비트라인 제어 회로(502)는 제 1 그룹 선택 신호(GY1)를 인에이블시킬 수 있다. 상기 비트라인 선택 신호(BLS)에 기초하여 상기 제 2 비트라인 그룹(BG2)의 제 2 및 제 3 비트라인(BL6, BL7) 중 하나가 선택될 때, 상기 비트라인 제어 회로(502)는 제 2 그룹 선택 신호(GY2)를 인에이블시킬 수 있다. 상기 비트라인 선택 신호(BLS)에 기초하여 상기 제 3 비트라인 그룹(BG3)의 제 2 내지 제 4 비트라인(BL10, BL11, BL12) 중 어느 하나가 선택될 때, 상기 비트라인 제어 회로(502)는 제 3 그룹 선택 신호(GY3)를 인에이블시킬 수 있다. 상기 비트라인 선택 신호(BLS)에 기초하여 상기 제 1 비트라인 그룹(BG1)의 제 4 비트라인(BL4) 또는 상기 제 2 비트라인 그룹(BG2)의 제 1 비트라인(BL5)이 선택될 때, 상기 비트라인 제어 회로(502)는 상기 제 1 그룹 선택 신호(GY1)와 상기 제 2 그룹 선택 신호(GY2)를 함께 인에이블시킬 수 있다. 상기 비트라인 선택 신호(BLS)에 기초하여 상기 제 2 비트라인 그룹(BG2)의 제 4 비트라인(BL8) 또는 상기 제 3 비트라인 그룹(BG3)의 제 1 비트라인(BL9)이 선택될 때, 상기 비트라인 제어 회로(502)는 제 2 그룹 선택 신호(GY2)와 상기 제 3 그룹 선택 신호(GY3)를 함께 인에이블시킬 수 있다.The bit line control circuit 502 may receive a bit line selection signal BLS. The bit line control circuit 502 may generate the first to third group selection signals GY1 , GY2 , and GY3 based on the bit line selection signal BLS. The bit line control circuit 502 may selectively enable the first to third group selection signals GY1 , GY2 , and GY3 to select a bit line group including the selected bit line. The bit line control circuit 502 may enable one or more group selection signals based on the bit line selection signal BLS. When a specific bit line is selected, the bit line control circuit 502 outputs a group selection signal of a bit line group to which the selected bit line belongs as well as a group selection signal of another bit line group to which a bit line adjacent to the selected bit line belongs. can also be enabled together. For example, when one of the first to third bit lines BL1, BL2, and BL3 of the first bit line group BG1 is selected based on the bit line selection signal BLS, the bit line control The circuit 502 may enable the first group selection signal GY1. When one of the second and third bit lines BL6 and BL7 of the second bit line group BG2 is selected based on the bit line selection signal BLS, the bit line control circuit 502 2 group selection signal GY2 can be enabled. When any one of the second to fourth bit lines BL10, BL11, and BL12 of the third bit line group BG3 is selected based on the bit line selection signal BLS, the bit line control circuit 502 ) may enable the third group selection signal GY3. When the fourth bit line BL4 of the first bit line group BG1 or the first bit line BL5 of the second bit line group BG2 is selected based on the bit line selection signal BLS , the bit line control circuit 502 may enable the first group selection signal GY1 and the second group selection signal GY2 together. When the fourth bit line BL8 of the second bit line group BG2 or the first bit line BL9 of the third bit line group BG3 is selected based on the bit line selection signal BLS , the bit line control circuit 502 may enable the second group selection signal GY2 and the third group selection signal GY3 together.

상기 비트라인 제어 회로(502)는 상기 비트라인 선택 신호(BLS)에 기초하여 상기 제 1 내지 제 8 글로벌 비트라인(GBL1, GBL2, GLB3, GBL4, GBL5, GBL6, GBL7, GBL8)의 전부 또는 일부를 서로 다른 비트라인 바이어스 전압으로 구동할 수 있다. 상기 서로 다른 비트라인 바이어스 전압은 선택 비트라인 바이어스 전압(BSV), 제 1 비선택 비트라인 바이어스 전압(BUSV1), 제 2 비선택 비트라인 바이어스 전압(BUSV2) 및 제 3 비선택 비트라인 바이어스 전압(BUSV3) 중 전부 또는 일부를 포함할 수 있다. 일 실시예에서, 상기 서로 다른 비트라인 바이어스 전압은 선택 비트라인 바이어스 전압(BSV) 및 제 1 비선택 비트라인 바이어스 전압(BUSV1)을 포함할 수 있다. 상기 비트라인 제어 회로(502)는 상기 비트라인 선택 신호(BLS)에 기초하여 선택된 비트라인이 연결된 글로벌 비트라인으로 상기 선택 비트라인 바이어스 전압(BSV)을 인가할 수 있다. 상기 비트라인 제어 회로(502)는 상기 비트라인 선택 신호(BLS)에 기초하여 선택된 비트라인과 연결되지 않는 글로벌 비트라인으로 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1)을 인가할 수 있다. The bit line control circuit 502 controls all or part of the first to eighth global bit lines GBL1 , GBL2 , GLB3 , GBL4 , GBL5 , GBL6 , GBL7 , and GBL8 based on the bit line selection signal BLS. can be driven with different bit line bias voltages. The different bit line bias voltages include a selected bit line bias voltage (BSV), a first unselected bit line bias voltage (BUSV1), a second unselected bit line bias voltage (BUSV2) and a third unselected bit line bias voltage ( BUSV3) may include all or part. In one embodiment, the different bit line bias voltages may include a selected bit line bias voltage (BSV) and a first unselected bit line bias voltage (BUSV1). The bit line control circuit 502 may apply the selected bit line bias voltage BSV to the global bit line to which the selected bit line is connected based on the bit line selection signal BLS. The bit line control circuit 502 may apply the first unselected bit line bias voltage BUSV1 to a global bit line not connected to a selected bit line based on the bit line selection signal BLS.

일 실시예에서, 상기 서로 다른 비트라인 바이어스 전압은 선택 비트라인 바이어스 전압(BSV), 제 1 비선택 비트라인 바이어스 전압(BUSV1) 및 제 2 비선택 비트라인 바이어스 전압(BUSV2)을 포함할 수 있다. 상기 비트라인 제어 회로(502)는 상기 비트라인 선택 신호(BLS)에 기초하여 선택된 비트라인이 연결된 글로벌 비트라인으로 상기 선택 비트라인 바이어스 전압(BSV)을 인가할 수 있다. 상기 비트라인 제어 회로(502)는 상기 비트라인 선택 신호(BLS)에 기초하여 선택된 비트라인과 인접하는 비트라인이 연결되는 글로벌 비트라인으로 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1)을 인가할 수 있다. 상기 비트라인 제어 회로(502)는 상기 비트라인 선택 신호(BLS)에 기초하여 선택된 비트라인과 인접하지 않는 비트라인이 연결되는 글로벌 비트라인으로 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)을 인가할 수 있다. In one embodiment, the different bit line bias voltages may include a selected bit line bias voltage (BSV), a first unselected bit line bias voltage (BUSV1), and a second unselected bit line bias voltage (BUSV2). . The bit line control circuit 502 may apply the selected bit line bias voltage BSV to the global bit line to which the selected bit line is connected based on the bit line selection signal BLS. The bit line control circuit 502 applies the first unselected bit line bias voltage BUSV1 to a global bit line to which a bit line selected based on the bit line selection signal BLS and an adjacent bit line are connected. can The bit line control circuit 502 applies the second unselected bit line bias voltage BUSV2 to a global bit line to which a bit line that is not adjacent to the bit line selected based on the bit line selection signal BLS is connected. can do.

일 실시예에서, 상기 서로 다른 비트라인 바이어스 전압은 선택 비트라인 바이어스 전압(BSV), 제 1 비선택 비트라인 바이어스 전압(BUSV1) 및 제 3 비선택 비트라인 바이어스 전압(BUSV3)을 포함할 수 있다. 상기 비트라인 제어 회로(502)는 상기 비트라인 선택 신호(BLS)에 기초하여 선택된 비트라인이 연결된 글로벌 비트라인으로 상기 선택 비트라인 바이어스 전압(BSV)을 인가할 수 있다. 상기 비트라인 제어 회로(502)는 상기 비트라인 선택 신호(BLS)에 기초하여 선택된 비트라인과 인접하는 비트라인이 연결되는 글로벌 비트라인으로 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1)을 인가할 수 있다. 상기 비트라인 제어 회로(502)는 상기 비트라인 선택 신호(BLS)에 기초하여 선택된 비트라인과 직접 인접하지는 않지만, 직접적으로 인접한 비트라인과 인접한 비트라인이 연결되는 글로벌 비트라인으로 상기 제 3 비선택 비트라인 바이어스 전압(BUSV3)을 인가할 수 있다. In one embodiment, the different bit line bias voltages may include a selected bit line bias voltage (BSV), a first unselected bit line bias voltage (BUSV1) and a third unselected bit line bias voltage (BUSV3). . The bit line control circuit 502 may apply the selected bit line bias voltage BSV to the global bit line to which the selected bit line is connected based on the bit line selection signal BLS. The bit line control circuit 502 applies the first unselected bit line bias voltage BUSV1 to a global bit line to which a bit line selected based on the bit line selection signal BLS and an adjacent bit line are connected. can The bit line control circuit 502 is not directly adjacent to the selected bit line based on the bit line selection signal BLS, but directly connects the adjacent bit line with the adjacent bit line as a global bit line. A bit line bias voltage BUSV3 may be applied.

상기 메모리 셀 어레이(501)는 비선택 전압 공급부(521, 522, 523)를 더 포함할 수 있다. 상기 비선택 전압 공급부(521, 522, 523)는 각각 상기 제 1 내지 제 3 비트라인 그룹(BG1, BG2, BG3)과 연결될 수 있다. 상기 비선택 전압 공급부(521, 522, 523)는 상기 제 1 그룹 선택 신호(GY1), 제 2 그룹 선택 신호(GY2) 및 제 3 그룹 선택 신호(GY3)에 기초하여 제 1 내지 3 비트라인 그룹(BG1, BG2, BG3)의 제 1 내지 제 4 비트라인(BL1, BL2, BL3, BL4, BL5, BL6, BL7, BL8, BL9, BL10, BL11, BL12)으로 제 2 비선택 비트라인 바이어스 전압(BUSV2)을 각각 인가할 수 있다. 상기 비선택 전압 공급부(521, 522, 523)는 상기 제 1 내지 제 3 그룹 선택 신호(GY1, GY2, GY3)가 디스에이블되었을 때, 상기 제 1 내지 제 3 비트라인 그룹(BG1, BG2, BG3)의 제 1 내지 제 3 비트라인(BL1, BL2, BL3, BL4, BL5, BL6, BL7, BL8, BL9, BL10, BL11, BL12)으로 각각 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)을 인가할 수 있다. 예를 들어, 상기 제 2 그룹 선택 신호(GY2)가 인에이블되고 상기 제 1 및 제 3 그룹 선택 신호(GY1, GY3)가 디스에이블되었을 때, 상기 비선택 전압 공급부(521)는 상기 제 1 비트라인 그룹(BG1)의 제 1 내지 제 4 비트라인(BL1, BL2, BL3, BL4)을 각각 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)으로 구동하고, 상기 비선택 전압 공급부(523)는 상기 제 3 비트라인 그룹(BG3)의 제 1 내지 제 4 비트라인(BL9, BL10, BL11, BL12)을 각각 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)으로 구동할 수 있다. 상기 비선택 전압 공급부(522)는 상기 제 2 비트라인 그룹(BG2)의 제 1 내지 제 4 비트라인(BL5, BL6, BL7, BL8)으로 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)을 인가하지 않을 수 있다.The memory cell array 501 may further include non-select voltage supply units 521 , 522 , and 523 . The unselected voltage supply units 521, 522, and 523 may be connected to the first to third bit line groups BG1, BG2, and BG3, respectively. The non-selection voltage supply units 521, 522, and 523 supply first to third bit line groups based on the first group selection signal GY1, the second group selection signal GY2, and the third group selection signal GY3. The second unselected bit line bias voltage ( BUSV2) can be applied respectively. When the first to third group selection signals GY1, GY2, and GY3 are disabled, the non-select voltage supply units 521, 522, and 523 supply the first to third bit line groups BG1, BG2, and BG3 ), the second unselected bit line bias voltage BUSV2 is applied to the first to third bit lines BL1, BL2, BL3, BL4, BL5, BL6, BL7, BL8, BL9, BL10, BL11, and BL12, respectively. can do. For example, when the second group selection signal GY2 is enabled and the first and third group selection signals GY1 and GY3 are disabled, the unselect voltage supply unit 521 outputs the first bit The first to fourth bit lines BL1, BL2, BL3, and BL4 of the line group BG1 are driven with the second unselected bit line bias voltage BUSV2, and the unselected voltage supply unit 523 The first to fourth bit lines BL9, BL10, BL11, and BL12 of the third bit line group BG3 may be driven with the second unselected bit line bias voltage BUSV2. The unselected voltage supply unit 522 applies the second unselected bit line bias voltage BUSV2 to the first to fourth bit lines BL5, BL6, BL7, and BL8 of the second bit line group BG2. may not

본 발명의 실시예에 따른 반도체 메모리 장치(5)의 동작을 설명하면 다음과 같다. 상기 비트라인 선택 신호(BLS)에 기초하여 상기 제 2 비트라인 그룹(BG2)의 제 2 비트라인(BL2)이 선택될 때 상기 비트라인 제어 회로(502)는 상기 제 2 그룹 선택 신호(GY2)를 인에이블시키고, 상기 제 1 및 제 3 그룹 선택 신호(GY1, GY3)를 디스에이블시킬 수 있다. 상기 비선택 전압 공급부(521, 523)는 디스에이블된 상기 제 1 및 제 3 그룹 선택 신호(GY1, GY3)에 기초하여 상기 제 1 비트라인 그룹(BG1)의 제 1 내지 제 4 비트라인(BL1, BL2, BL3, BL4)과 상기 제 3 비트라인 그룹(BG3)의 제 1 내지 제 4 비트라인(BL9, BL10, BL11, BL12)으로 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)을 인가할 수 있다. 상기 비트라인 선택 신호(BLS)에 기초하여 제 2 비트라인(BL6)이 선택될 때, 상기 비트라인 제어 회로(502)는 상기 제 6 글로벌 비트라인(GBL6)으로 상기 선택 비트라인 바이어스 전압(BSV)을 인가하고, 상기 제 5 글로벌 비트라인(GBL5), 제 7 글로벌 비트라인(GBL7) 및 제 8 글로벌 비트라인(GBL8)으로 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1)을 인가할 수 있다. 일 실시예에서, 상기 비트라인 제어 회로(502)는 상기 제 6 글로벌 비트라인(GBL6)으로 상기 선택 비트라인 바이어스 전압(BSV)을 인가하고, 상기 제 5 글로벌 비트라인(GBL5) 및 제 7 글로벌 비트라인(GBL7)으로 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1)을 인가하며, 상기 제 8 글로벌 비트라인(GBL8)으로 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)을 인가할 수 있다. 일 실시예에서, 상기 비트라인 제어 회로(502)는 상기 제 6 글로벌 비트라인(GBL6)으로 상기 선택 비트라인 바이어스 전압(BSV)을 인가하고, 상기 제 5 글로벌 비트라인(GBL5) 및 제 7 글로벌 비트라인(GBL7)으로 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1)을 인가하며, 상기 제 8 글로벌 비트라인(GBL8)으로 상기 제 3 비선택 비트라인 바이어스 전압(BUSV3)을 인가할 수 있다.An operation of the semiconductor memory device 5 according to an exemplary embodiment of the present invention will be described. When the second bit line BL2 of the second bit line group BG2 is selected based on the bit line selection signal BLS, the bit line control circuit 502 outputs the second group selection signal GY2. may be enabled, and the first and third group selection signals GY1 and GY3 may be disabled. The non-selection voltage supply units 521 and 523 supply the first to fourth bit lines BL1 of the first bit line group BG1 based on the disabled first and third group selection signals GY1 and GY3. , BL2, BL3, BL4) and the first to fourth bit lines BL9, BL10, BL11, and BL12 of the third bit line group BG3. can When the second bit line BL6 is selected based on the bit line selection signal BLS, the bit line control circuit 502 uses the sixth global bit line GBL6 as the selected bit line bias voltage BSV. ), and the first unselected bit line bias voltage BUSV1 may be applied to the fifth global bit line GBL5, the seventh global bit line GBL7, and the eighth global bit line GBL8. . In an exemplary embodiment, the bit line control circuit 502 applies the selected bit line bias voltage BSV to the sixth global bit line GBL6, and applies the selected bit line bias voltage BSV to the fifth global bit line GBL5 and the seventh global bit line GBL6. The first unselected bit line bias voltage BUSV1 may be applied to the bit line GBL7, and the second unselected bit line bias voltage BUSV2 may be applied to the eighth global bit line GBL8. In an exemplary embodiment, the bit line control circuit 502 applies the selected bit line bias voltage BSV to the sixth global bit line GBL6, and applies the selected bit line bias voltage BSV to the fifth global bit line GBL5 and the seventh global bit line GBL6. The first unselected bit line bias voltage BUSV1 may be applied to the bit line GBL7, and the third unselected bit line bias voltage BUSV3 may be applied to the eighth global bit line GBL8.

따라서, 상기 선택된 제 2 비트라인(BL6)은 상기 제 6 글로벌 비트라인(GBL6)과 연결되어 상기 선택 비트라인 바이어스 전압(BSV)으로 구동될 수 있고, 상기 비선택된 비트라인 중 상기 제 2 비트라인(BL6)과 인접하는 제 1 및 제 3 비트라인(BL5, BL7)은 각각 상기 제 5 및 제 7 글로벌 비트라인(GBL5, GBL7)과 연결되어 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1)으로 구동될 수 있다. 상기 제 2 비트라인(BL6)과 인접하지 않는 제 1 비트라인 그룹(BG1)의 제 1 내지 제 4 비트라인(BL1, BL2, BL3, BL4) 및 상기 제 3 비트라인 그룹(BG3)의 제 1 내지 제 4 비트라인(BL9, BL10, BL11, BL12)은 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)으로 구동될 수 있고, 상기 제 2 비트라인 그룹(BG2)의 제 4 비트라인(BL8)은 상기 제 8 글로벌 비트라인(GBL8)과 연결되어 상기 제 1 내지 제 3 비선택 비트라인 전압(BUSV1, BUSV2, BUSV3) 중 하나로 구동될 수 있다. 상기 선택된 제 2 비트라인(BL6)과 인접하는 제 1 및 제 3 비트라인(BL5, BL7)은 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)보다 낮은 레벨을 갖는 제 1 비선택 비트라인 바이어스 전압(BUSV1)으로 구동될 수 있고, 상기 제 1 및 제 3 비트라인(BL5, BL7)과 연결된 메모리 셀의 디스터번스 발생을 완화 또는 방지할 수 있다. 상기 비트라인 제어 회로(502)는 상기 제 1 비트라인 그룹(BG1)의 제 1 내지 제 3 비트라인(BL1, BL2, BL3), 상기 제 2 비트라인 그룹(BG2)의 제 3 비트라인(BL7), 상기 제 3 비트라인 그룹(BG3)의 제 2 내지 제 4 비트라인(BL10, BL11, BL12)이 선택되었을 때 앞서 설명된 것과 유사한 동작을 수행할 수 있다.Accordingly, the selected second bit line BL6 is connected to the sixth global bit line GBL6 to be driven with the selected bit line bias voltage BSV, and among the unselected bit lines, the second bit line The first and third bit lines BL5 and BL7 adjacent to BL6 are connected to the fifth and seventh global bit lines GBL5 and GBL7, respectively, to generate the first unselected bit line bias voltage BUSV1. can be driven The first to fourth bit lines BL1, BL2, BL3, and BL4 of the first bit line group BG1 not adjacent to the second bit line BL6 and the first bit line of the third bit line group BG3 to fourth bit lines BL9, BL10, BL11, and BL12 may be driven with the second unselected bit line bias voltage BUSV2, and the fourth bit line BL8 of the second bit line group BG2 may be connected to the eighth global bit line GBL8 and driven with one of the first to third unselected bit line voltages BUSV1 , BUSV2 , and BUSV3 . The first and third bit lines BL5 and BL7 adjacent to the selected second bit line BL6 have a first unselected bit line bias voltage having a lower level than the second unselected bit line bias voltage BUSV2 (BUSV1), and the occurrence of disturbance in the memory cells connected to the first and third bit lines BL5 and BL7 can be mitigated or prevented. The bit line control circuit 502 includes the first to third bit lines BL1, BL2, and BL3 of the first bit line group BG1 and the third bit line BL7 of the second bit line group BG2. ), when the second to fourth bit lines BL10, BL11, and BL12 of the third bit line group BG3 are selected, operations similar to those described above may be performed.

상기 비트라인 선택 신호(BLS)에 기초하여 상기 제 2 비트라인 그룹(BG2)의 제 1 비트라인(BL5)이 선택될 때 상기 비트라인 제어 회로(502)는 상기 제 1 및 제 2 그룹 선택 신호(GY1, GY2)를 모두 인에이블시키고, 상기 제 3 그룹 선택 신호(GY3)를 디스에이블시킬 수 있다. 상기 비선택 전압 공급부(523)는 디스에이블된 상기 제 3 그룹 선택 신호(GY3)에 기초하여 상기 제 3 비트라인 그룹(BG3)의 제 1 내지 제 4 비트라인(BL9, BL10, BL11, BL12)으로 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)을 인가할 수 있다. 상기 비트라인 제어 회로(502)는 상기 제 2 비트라인 그룹(BG2)의 제 1 비트라인(BL5)과 연결되는 제 5 글로벌 비트라인(GBL5)으로 선택 비트라인 바이어스 전압(BSV)을 인가할 수 있다. 상기 비트라인 제어 회로(502)는 상기 제 1 비트라인(BL5)과 인접하는 제 1 비트라인 그룹(BG1)의 제 4 비트라인(BL4)과 연결되는 제 4 글로벌 비트라인(GBL4) 및 상기 제 2 비트라인 그룹(BG2)의 상기 제 2 비트라인(BL6)과 연결되는 제 6 글로벌 비트라인(GBL6)으로 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1)을 인가할 수 있다. 상기 비트라인 제어 회로(502)는 상기 제 1 비트라인(BL5)과 인접하지 않는 제 1 비트라인 그룹(BG1)의 제 1 내지 제 3 비트라인(BL1, BL2, BL3)과 연결되는 제 1 내지 제 3 글로벌 비트라인(GBL1, GBL2, GBL3)과, 상기 제 2 비트라인 그룹(BG2)의 제 3 및 제 4 비트라인(BL7, BL8)과 연결되는 제 7 및 제 8 글로벌 비트라인(GBL7, GBL8)으로 상기 제 1 내지 제 3 비선택 워드라인 전압(BUSV1, BUSV2, BUSV3) 중 하나를 인가할 수 있다. 상기 제 1 내지 제 3 글로벌 비트라인(GBL1, GBL2, GBL3)과 제 7 및 제 8 글로벌 비트라인(GBL7, GBL8)으로 인가되는 전압은 상기 제 1 내지 제 3 비선택 워드라인 전압(BUSV1, BUSV2, BUSV3) 중 어느 것이라도 무방할 수 있으나, 비선택 비트라인의 위치가 선택된 비트라인으로부터의 거리가 가까울수록 비선택 비트라인과 연결된 글로벌 비트라인으로 상대적으로 낮은 레벨을 갖는 비선택 비트라인 전압을 인가하는 것이 바람직하다.. 예를 들어, 상기 비트라인 제어 회로(502)는 상기 제 4 및 제 6 글로벌 비트라인(GBL4, GBL6)으로 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1)을 인가하고, 상기 제 3 및 제 7 글로벌 비트라인(GBL3, GBL7)으로 상기 제 3 비선택 비트라인 바이어스 전압(BUSV3)을 인가하며, 상기 제 1, 제 2 및 제 8 글로벌 비트라인(GBL1, GBL2, GBL8)으로 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)을 인가할 수 있다. 상기 비트라인 제어 회로(502)는 상기 제 1 비트라인 그룹(BG1)의 제 4 비트라인(BL4), 상기 제 2 비트라인 그룹(BG2)의 제 4 비트라인(BL8) 및 상기 제 3 비트라인 그룹(BG3)의 제 1 비트라인(BL9)이 선택되었을 때 앞서 설명한 것과 유사한 동작을 수행할 수 있다.When the first bit line BL5 of the second bit line group BG2 is selected based on the bit line selection signal BLS, the bit line control circuit 502 outputs the first and second group selection signals. Both (GY1 and GY2) may be enabled, and the third group selection signal (GY3) may be disabled. The non-selection voltage supply unit 523 supplies the first to fourth bit lines BL9, BL10, BL11, and BL12 of the third bit line group BG3 based on the disabled third group selection signal GY3. The second unselected bit line bias voltage BUSV2 may be applied as . The bit line control circuit 502 may apply a selected bit line bias voltage BSV to a fifth global bit line GBL5 connected to the first bit line BL5 of the second bit line group BG2. there is. The bit line control circuit 502 includes a fourth global bit line GBL4 connected to a fourth bit line BL4 of a first bit line group BG1 adjacent to the first bit line BL5 and the second bit line GBL4. The first unselected bit line bias voltage BUSV1 may be applied to the sixth global bit line GBL6 connected to the second bit line BL6 of the 2 bit line group BG2. The bit line control circuit 502 includes first to third bit lines BL1, BL2, and BL3 of the first bit line group BG1 that are not adjacent to the first bit line BL5. Seventh and eighth global bit lines (GBL7, One of the first to third unselected word line voltages BUSV1, BUSV2, and BUSV3 may be applied to GBL8). Voltages applied to the first to third global bit lines (GBL1, GBL2, GBL3) and the seventh and eighth global bit lines (GBL7, GBL8) are the first to third unselected word line voltages (BUSV1, BUSV2). , BUSV3), but as the location of the non-selected bit line is closer to the selected bit line, the non-selected bit line voltage having a relatively low level is applied to the global bit line connected to the unselected bit line. For example, the bit line control circuit 502 applies the first unselected bit line bias voltage BUSV1 to the fourth and sixth global bit lines GBL4 and GBL6 and , the third unselected bit line bias voltage BUSV3 is applied to the third and seventh global bit lines GBL3 and GBL7, and the first, second and eighth global bit lines GBL1, GBL2 and GBL8 are applied. ), the second unselected bit line bias voltage BUSV2 may be applied. The bit line control circuit 502 controls the fourth bit line BL4 of the first bit line group BG1, the fourth bit line BL8 of the second bit line group BG2, and the third bit line. When the first bit line BL9 of the group BG3 is selected, an operation similar to that described above may be performed.

도 8은 본 발명의 실시예에 따른 반도체 메모리 장치(6)의 구성을 보여주는 도면이다. 도 8에서, 상기 반도체 메모리 장치(6)는 메모리 셀 어레이(601) 및 워드라인 제어 회로(602)를 포함할 수 있다. 상기 메모리 셀 어레이(601)는 복수의 글로벌 워드라인 및 복수의 워드라인을 포함할 수 있다. 도 8에서, 상기 메모리 셀 어레이(601)는 제 1 글로벌 워드라인(GWL1), 제 2 글로벌 워드라인(GWL2), 제 3 글로벌 워드라인(GWL3) 및 제 4 글로벌 워드라인(GWL4)을 포함할 수 있다. 상기 메모리 셀 어레이(601)는 복수의 워드라인 그룹을 포함할 수 있다. 상기 복수의 워드라인 그룹은 제 1 워드라인 그룹(WG1), 제 2 워드라인 그룹(WG2) 및 제 3 워드라인 그룹(WG3)을 포함할 수 있고, 상기 제 1 내지 제 3 워드라인 그룹(WG1, WG2, WG3)은 각각 글로벌 워드라인의 개수에 대응하는 개수의 워드라인을 포함할 수 있다. 제 1 내지 제 3 워드라인 그룹(WG1, WG2, WG3)은 각각 4개의 워드라인 포함할 수 있다. 상기 제 1 워드라인 그룹(WG1)의 제 1 내지 제 4 워드라인(WL1, WL2, WL3, WL4)은 각각 상기 제 1 내지 제 4 글로벌 워드라인(GWL1, GWL2, GWL3, GWL4)과 연결될 수 있다. 상기 제 2 워드라인 그룹(WG2)의 제 1 내지 제 4 워드라인(WL5, WL6, WL7, WL8)은 상기 제 1 내지 제 4 글로벌 워드라인(GWL1, GWL2, GWL3, GWL4)과 각각 연결될 수 있고, 상기 제 2 워드라인 그룹(WG2)의 제 1 워드라인(WL5)은 상기 제 1 워드라인 그룹(WG1)의 제 4 워드라인(WL4)과 인접할 수 있다. 상기 제 3 워드라인 그룹(WG3)의 제 1 내지 제 4 워드라인(WL9, WL10, WL11, WL12)은 상기 제 1 내지 제 4 글로벌 워드라인(GWL1, GWL2, GWL3, GWL4)과 각각 연결될 수 있고, 상기 제 3 워드라인 그룹(WG3)의 제 1 워드라인(WL9)은 상기 제 2 워드라인 그룹(WG2)의 제 4 워드라인(WL8)과 인접할 수 있다. 도 8에서, 상기 워드라인 그룹의 개수를 3개로 예시하였으나, 이에 한정하는 것은 아니고, 상기 워드라인 그룹의 개수는 4개 이상일 수도 있다. 또한, 상기 글로벌 워드라인의 개수 및 워드라인 그룹이 포함하는 워드라인의 개수는 4개인 것으로 예시하였으나, 상기 글로벌 워드라인의 개수 및 워드라인 그룹이 포함하는 워드라인의 개수는 4개보다 많을 수도 있고, 4개보다 적을 수도 있다. 8 is a diagram showing the configuration of a semiconductor memory device 6 according to an embodiment of the present invention. In FIG. 8 , the semiconductor memory device 6 may include a memory cell array 601 and a word line control circuit 602 . The memory cell array 601 may include a plurality of global word lines and a plurality of word lines. 8, the memory cell array 601 may include a first global word line GWL1, a second global word line GWL2, a third global word line GWL3, and a fourth global word line GWL4. can The memory cell array 601 may include a plurality of word line groups. The plurality of word line groups may include a first word line group WG1 , a second word line group WG2 , and a third word line group WG3 , and the first to third word line groups WG1 , WG2 and WG3) may each include a number of word lines corresponding to the number of global word lines. Each of the first to third word line groups WG1 , WG2 , and WG3 may include four word lines. The first to fourth word lines WL1 , WL2 , WL3 , and WL4 of the first word line group WG1 may be connected to the first to fourth global word lines GWL1 , GWL2 , GWL3 , and GWL4 , respectively. . The first to fourth word lines WL5, WL6, WL7, and WL8 of the second word line group WG2 may be connected to the first to fourth global word lines GWL1, GWL2, GWL3, and GWL4, respectively. , the first word line WL5 of the second word line group WG2 may be adjacent to the fourth word line WL4 of the first word line group WG1. The first to fourth word lines WL9, WL10, WL11, and WL12 of the third word line group WG3 may be connected to the first to fourth global word lines GWL1, GWL2, GWL3, and GWL4, respectively. , the first word line WL9 of the third word line group WG3 may be adjacent to the fourth word line WL8 of the second word line group WG2. In FIG. 8 , the number of word line groups is exemplified as three, but is not limited thereto, and the number of word line groups may be four or more. In addition, although the number of global word lines and the number of word lines included in the word line group are illustrated as four, the number of global word lines and the number of word lines included in the word line group may be more than four. , may be less than four.

상기 메모리 셀 어레이(601)는 제 1 그룹 스위치(611), 제 2 그룹 스위치(612) 및 제 3 그룹 스위치(613)를 포함할 수 있다. 상기 제 1 그룹 스위치(611)는 제 1 그룹 선택 신호(GX1)에 기초하여 상기 제 1 워드라인 그룹(WG1)의 제 1 내지 제 4 워드라인(WL1, WL2, WL3, WL4)을 상기 제 1 내지 제 4 글로벌 워드라인(GWL1, GWL2, GWL3, GWL4)과 각각 연결할 수 있다. 상기 제 2 그룹 스위치(612)는 제 2 그룹 선택 신호(GX2)에 기초하여 상기 제 2 워드라인 그룹(WG2)의 제 1 내지 제 4 워드라인(WL5, WL6, WL7, WL8)을 상기 제 1 내지 제 4 글로벌 워드라인(GWL1, GWL2, GWL3, GWL4)과 각각 연결할 수 있다. 상기 제 3 그룹 스위치(613)는 제 3 그룹 선택 신호(GX3)에 기초하여 상기 제 3 워드라인 그룹(WG3)의 제 1 내지 제 4 워드라인(WL9, WL10, WL11, WL12)을 상기 제 1 내지 제 4 글로벌 워드라인(GWL1, GWL2, GWL3, GWL4)과 각각 연결할 수 있다.The memory cell array 601 may include a first group switch 611 , a second group switch 612 and a third group switch 613 . The first group switch 611 selects the first to fourth word lines WL1, WL2, WL3, and WL4 of the first word line group WG1 based on the first group selection signal GX1. to fourth global word lines GWL1, GWL2, GWL3, and GWL4, respectively. The second group switch 612 selects the first to fourth word lines WL5, WL6, WL7, and WL8 of the second word line group WG2 based on the second group selection signal GX2. to fourth global word lines GWL1, GWL2, GWL3, and GWL4, respectively. The third group switch 613 selects the first to fourth word lines WL9, WL10, WL11, and WL12 of the third word line group WG3 based on the third group selection signal GX3. to fourth global word lines GWL1, GWL2, GWL3, and GWL4, respectively.

상기 워드라인 제어 회로(602)는 워드라인 선택 신호(WLS)를 수신할 수 있다. 상기 워드라인 제어 회로(602)는 워드라인 선택 신호(WLS)에 기초하여 상기 제 1 내지 제 3 그룹 선택 신호(GX1, GX2, GX3)를 생성할 수 있다. 상기 워드라인 제어 회로(602)는 상기 워드라인 선택 신호(WLS)에 기초하여 선택되는 워드라인이 포함되는 워드라인 그룹을 선택하기 위해 상기 제 1 내지 제 3 그룹 선택 신호(GX1, GX2, GX3)를 선택적으로 인에이블시킬 수 있다. The word line control circuit 602 may receive a word line select signal WLS. The word line control circuit 602 may generate the first to third group selection signals GX1 , GX2 , and GX3 based on the word line selection signal WLS. The word line control circuit 602 uses the first to third group selection signals GX1, GX2, and GX3 to select a word line group including a word line selected based on the word line selection signal WLS. can be selectively enabled.

상기 워드라인 제어 회로(602)는 상기 워드라인 선택 신호(WLS)에 기초하여 상기 제 1 내지 제 4 글로벌 워드라인(GWL1, GWL2, GWL3, GWL4)으로 서로 다른 워드라인 바이어스 전압을 인가할 수 있다. 상기 서로 다른 워드라인 바이어스 전압은 선택 워드라인 바이어스 전압(WSV), 제 1 비선택 워드라인 바이어스 전압(WUSV1), 제 2 비선택 워드라인 바이어스 전압(WUSV2) 및 제 3 비선택 워드라인 바이어스 전압(WUSV3) 중 전부 또는 일부를 포함할 수 있다. 일 실시예에서, 상기 서로 다른 워드라인 바이어스 전압은 선택 워드라인 바이어스 전압(WSV) 및 제 1 비선택 워드라인 바이어스 전압(WUSV1)을 포함할 수 있다. 상기 워드라인 제어 회로(602)는 상기 워드라인 선택 신호(WLS)에 기초하여 선택된 워드라인이 연결된 글로벌 워드라인으로 상기 선택 워드라인 바이어스 전압(WSV)을 인가할 수 있다. 상기 워드라인 제어 회로(602)는 상기 워드라인 선택 신호(WLS)에 기초하여 선택된 워드라인과 연결되지 않는 글로벌 워드라인으로 상기 제 1 비선택 워드라인 바이어스 전압(WUSV1)을 인가할 수 있다. 예를 들어, 상기 워드라인 제어 회로(602)는 상기 워드라인 선택 신호(WLS)에 기초하여 상기 제 2 워드라인 그룹(WG2)의 제 2 워드라인(WL6)이 선택될 때, 상기 제 2 워드라인(WL6)과 연결된 제 2 글로벌 워드라인(GWL2)으로 상기 선택 워드라인 바이어스 전압(WLS)을 인가하고, 제 1 글로벌 워드라인(GWL1), 제 3 글로벌 워드라인(GWL3) 및 제 4 글로벌 워드라인(GWL4)으로 상기 제 1 비선택 워드라인 바이어스 전압(WUSV1)을 인가할 수 있다. The word line control circuit 602 may apply different word line bias voltages to the first to fourth global word lines GWL1 , GWL2 , GWL3 , and GWL4 based on the word line selection signal WLS. . The different word line bias voltages include a selected word line bias voltage (WSV), a first unselected word line bias voltage (WUSV1), a second unselected word line bias voltage (WUSV2) and a third unselected word line bias voltage ( WUSV3) may include all or part of it. In one embodiment, the different word line bias voltages may include a selected word line bias voltage (WSV) and a first unselected word line bias voltage (WUSV1). The word line control circuit 602 may apply the selected word line bias voltage WSV to a global word line to which a selected word line is connected based on the word line select signal WLS. The word line control circuit 602 may apply the first unselected word line bias voltage WUSV1 to a global word line not connected to a selected word line based on the word line select signal WLS. For example, the word line control circuit 602 outputs the second word when the second word line WL6 of the second word line group WG2 is selected based on the word line selection signal WLS. The selected word line bias voltage WLS is applied to the second global word line GWL2 connected to the line WL6, and the first global word line GWL1, the third global word line GWL3 and the fourth global word are applied. The first unselected word line bias voltage WUSV1 may be applied to the line GWL4.

일 실시예에서, 상기 서로 다른 워드라인 바이어스 전압은 선택 워드라인 바이어스 전압(WSV), 제 1 비선택 워드라인 바이어스 전압(WUSV1) 및 제 2 비선택 워드라인 바이어스 전압(WUSV2)을 포함할 수도 있다. 상기 워드라인 제어 회로(602)는 상기 워드라인 선택 신호(WLS)에 기초하여 선택된 워드라인이 연결된 글로벌 워드라인으로 상기 선택 워드라인 바이어스 전압(WSV)을 인가할 수 있다. 상기 워드라인 제어 회로(602)는 상기 워드라인 선택 신호(WLS)에 기초하여 선택된 워드라인과 인접하는 워드라인이 연결되는 글로벌 워드라인으로 상기 제 1 비선택 워드라인 바이어스 전압(WUSV1)을 인가할 수 있다. 상기 워드라인 제어 회로(602)는 상기 워드라인 선택 신호(WLS)에 기초하여 선택된 워드라인과 인접하지 않는 워드라인이 연결되는 글로벌 워드라인으로 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)을 인가할 수 있다. 예를 들어, 상기 워드라인 제어 회로(602)는 상기 워드라인 선택 신호(WLS)에 기초하여 상기 제 2 워드라인 그룹(WG2)의 제 2 워드라인(WL6)이 선택될 때, 상기 제 2 워드라인(WL6)과 연결된 제 2 글로벌 워드라인(GWL2)으로 상기 선택 워드라인 바이어스 전압(WSV)을 인가할 수 있다. 상기 워드라인 제어 회로(602)는 상기 제 2 워드라인(WL6)과 인접하는 제 1 워드라인(WL5) 및 제 3 워드라인(WL7)과 각각 연결되는 제 1 글로벌 워드라인(GWL1) 및 제 3 글로벌 워드라인(GWL3)으로 상기 제 1 비선택 워드라인 바이어스 전압(WUSV1)을 인가할 수 있다. 상기 워드라인 제어 회로(602)는 상기 제 2 워드라인(WL6)과 인접하지 않는 제 4 워드라인(WL8)과 연결되는 제 4 글로벌 워드라인(GWL4)으로 상기 제 2 비선택 워드라인 바이어스 전압(BUSV2)을 인가할 수 있다.In an embodiment, the different word line bias voltages may include a selected word line bias voltage (WSV), a first unselected word line bias voltage (WUSV1), and a second unselected word line bias voltage (WUSV2). . The word line control circuit 602 may apply the selected word line bias voltage WSV to a global word line to which a selected word line is connected based on the word line select signal WLS. The word line control circuit 602 applies the first unselected word line bias voltage WUSV1 to a global word line to which a word line adjacent to a word line selected based on the word line select signal WLS is connected. can The word line control circuit 602 applies the second unselected word line bias voltage WUSV2 to a global word line to which a word line that is not adjacent to the word line selected based on the word line select signal WLS is connected. can do. For example, the word line control circuit 602 outputs the second word when the second word line WL6 of the second word line group WG2 is selected based on the word line selection signal WLS. The selected word line bias voltage WSV may be applied to the second global word line GWL2 connected to the line WL6. The word line control circuit 602 includes a first global word line GWL1 and a third word line GWL1 respectively connected to a first word line WL5 and a third word line WL7 adjacent to the second word line WL6. The first unselected word line bias voltage WUSV1 may be applied to the global word line GWL3. The word line control circuit 602 outputs the second unselected word line bias voltage ( BUSV2) can be applied.

일 실시예에서, 상기 서로 다른 워드라인 바이어스 전압은 선택 워드라인 바이어스 전압(WSV), 제 1 비선택 워드라인 바이어스 전압(WUSV1) 및 제 3 비선택 워드라인 바이어스 전압(WUSV3)을 포함할 수도 있다. 상기 워드라인 제어 회로(602)는 상기 워드라인 선택 신호(WLS)에 기초하여 선택된 워드라인이 연결된 글로벌 워드라인으로 상기 선택 워드라인 바이어스 전압(WSV)을 인가할 수 있다. 상기 워드라인 제어 회로(602)는 상기 워드라인 선택 신호(WLS)에 기초하여 선택된 워드라인과 인접하는 워드라인이 연결되는 글로벌 워드라인으로 상기 제 1 비선택 워드라인 바이어스 전압(WUSV1)을 인가할 수 있다. 상기 워드라인 제어 회로(602)는 상기 워드라인 선택 신호(WLS)에 기초하여 선택된 워드라인과 직접 인접하지는 않지만, 직접적으로 인접한 워드라인과 인접한 워드라인이 연결되는 글로벌 워드라인으로 상기 제 3 비선택 워드라인 바이어스 전압(WUSV3)을 인가할 수 있다. 예를 들어, 상기 워드라인 제어 회로(602)는 상기 워드라인 선택 신호(WLS)에 기초하여 상기 제 2 워드라인 그룹(WG2)의 제 2 워드라인(WL6)이 선택될 때, 상기 제 2 워드라인(WL6)과 연결된 제 2 글로벌 워드라인(GWL2)으로 상기 선택 워드라인 바이어스 전압(WSV)을 인가할 수 있다. 상기 워드라인 제어 회로(602)는 상기 제 2 워드라인(WL6)과 인접하는 제 1 워드라인(WL5) 및 제 3 워드라인(WL7)과 각각 연결되는 제 1 글로벌 워드라인(GWL1) 및 제 3 글로벌 워드라인(GWL3)으로 상기 제 1 비선택 워드라인 바이어스 전압(WUSV1)을 인가할 수 있다. 상기 워드라인 제어 회로(602)는 상기 제 2 워드라인(WL6)과 인접하지는 않지만, 상기 제 3 워드라인(WL7)과 인접하는 제 4 워드라인(WL8)과 연결되는 제 4 글로벌 워드라인(GWL4)으로 상기 제 3 비선택 워드라인 바이어스 전압(WUSV3)을 인가할 수 있다.In an embodiment, the different word line bias voltages may include a selected word line bias voltage (WSV), a first unselected word line bias voltage (WUSV1), and a third unselected word line bias voltage (WUSV3). . The word line control circuit 602 may apply the selected word line bias voltage WSV to a global word line to which a selected word line is connected based on the word line select signal WLS. The word line control circuit 602 applies the first unselected word line bias voltage WUSV1 to a global word line to which a word line selected based on the word line select signal WLS and an adjacent word line are connected. can The word line control circuit 602 is not directly adjacent to the word line selected based on the word line selection signal WLS, but directly connects the adjacent word line with the adjacent word line to the global word line. A word line bias voltage WUSV3 may be applied. For example, the word line control circuit 602 outputs the second word when the second word line WL6 of the second word line group WG2 is selected based on the word line selection signal WLS. The selected word line bias voltage WSV may be applied to the second global word line GWL2 connected to the line WL6. The word line control circuit 602 includes a first global word line GWL1 and a third word line GWL1 respectively connected to a first word line WL5 and a third word line WL7 adjacent to the second word line WL6. The first unselected word line bias voltage WUSV1 may be applied to the global word line GWL3. The word line control circuit 602 has a fourth global word line GWL4 connected to a fourth word line WL8 adjacent to the third word line WL7 but not adjacent to the second word line WL6 . ), the third unselected word line bias voltage WUSV3 may be applied.

상기 메모리 셀 어레이(601)는 비선택 전압 공급부(621, 622, 623)를 더 포함할 수 있다. 상기 비선택 전압 공급부(621)는 상기 제 1 그룹 선택 신호(GX1), 제 2 그룹 선택 신호(GX2) 및 제 3 그룹 선택 신호(GX3)에 기초하여 제 1 내지 3 워드라인 그룹(WG1, WG2, WG3)의 제 1 내지 제 4 워드라인(WL1, WL2, WL3, WL4, WL5, WL6, WL7, WL8, WL9, WL10, WL11, WL12)으로 제 2 비선택 워드라인 바이어스 전압(WUSV2)을 각각 인가할 수 있다. 상기 비선택 전압 공급부(621, 622, 623)는 상기 제 1 내지 제 3 그룹 선택 신호(GX1, GX2, GX3)가 디스에이블되었을 때, 상기 제 1 내지 제 3 워드라인 그룹(WG1, WG2, WG3)의 제 1 내지 제 4 워드라인(WL1, WL2, WL3, WL4, WL5, WL6, WL7, WL8, WL9, WL10, WL11, WL12)으로 각각 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)을 인가할 수 있다.The memory cell array 601 may further include non-select voltage supply units 621 , 622 , and 623 . The unselect voltage supply unit 621 outputs first to third word line groups WG1 and WG2 based on the first group selection signal GX1, the second group selection signal GX2, and the third group selection signal GX3. The second unselected word line bias voltage WUSV2 is applied to the first to fourth word lines WL1, WL2, WL3, WL4, WL5, WL6, WL7, WL8, WL9, WL10, WL11, and WL12 of WG3. can be authorized. When the first to third group selection signals GX1, GX2, and GX3 are disabled, the non-selection voltage supply units 621, 622, and 623 supply the first to third word line groups WG1, WG2, and WG3. The second unselected word line bias voltage WUSV2 is applied to the first to fourth word lines WL1, WL2, WL3, WL4, WL5, WL6, WL7, WL8, WL9, WL10, WL11, and WL12 respectively. can do.

도 9는 본 발명의 실시예에 따른 반도체 메모리 장치(7)의 구성을 보여주는 도면이다. 도 9에서, 상기 반도체 메모리 장치(7)는 메모리 셀 어레이(701) 및 워드라인 제어 회로(702)를 포함할 수 있다. 상기 메모리 셀 어레이(701)는 복수의 글로벌 워드라인 및 복수의 워드라인을 포함할 수 있다. 도 9에서, 상기 메모리 셀 어레이(701)는 제 1 글로벌 워드라인(GWL1), 제 2 글로벌 워드라인(GWL2), 제 3 글로벌 워드라인(GWL3), 제 4 글로벌 워드라인(GWL4), 제 5 글로벌 워드라인(GWL5), 제 6 글로벌 워드라인(GWL6), 제 7 글로벌 워드라인(GWL7) 및 제 8 글로벌 워드라인(GWL8)을 포함할 수 있다. 상기 메모리 셀 어레이(701)는 복수의 워드라인 그룹을 포함할 수 있다. 상기 복수의 워드라인 그룹은 제 1 워드라인 그룹(WG1), 제 2 워드라인 그룹(WG2) 및 제 3 워드라인 그룹(WG3)을 포함할 수 있고, 상기 제 1 내지 제 3 워드라인 그룹(WG1, WG2, WG3)은 각각 글로벌 워드라인의 개수의 절반의 개수의 워드라인을 포함할 수 있다. 제 1 내지 제 3 워드라인 그룹(WG1, WG2, WG3)은 각각 4개의 워드라인 포함할 수 있다. 상기 제 1 워드라인 그룹(WG1)의 제 1 내지 제 4 워드라인(WL1, WL2, WL3, WL4)은 각각 상기 제 1 내지 제 4 글로벌 워드라인(GWL1, GWL2, GWL3, GWL4)과 연결될 수 있다. 상기 제 2 워드라인 그룹(WG2)의 제 1 내지 제 4 워드라인(WL5, WL6, WL7, WL8)은 상기 제 5 내지 제 8 글로벌 워드라인(GWL5, GWL6, GWL7, GWL8)과 각각 연결될 수 있고, 상기 제 2 워드라인 그룹(WG2)의 제 1 워드라인(WL5)은 상기 제 1 워드라인 그룹(WG1)의 제 4 워드라인(WL4)과 인접할 수 있다. 상기 제 3 워드라인 그룹(WG3)의 제 1 내지 제 4 워드라인(WL9, WL10, WL11, WL12)은 상기 제 1 내지 제 4 글로벌 워드라인(GWL1, GWL2, GWL3, GWL4)과 각각 연결될 수 있고, 상기 제 3 워드라인 그룹(WG3)의 제 1 워드라인(WL9)은 상기 제 2 워드라인 그룹(WG2)의 제 4 워드라인(WL8)과 인접할 수 있다. 도 9에서, 상기 워드라인 그룹의 개수를 3개로 예시하였으나, 이에 한정하는 것은 아니고, 상기 워드라인 그룹의 개수는 4개 이상일 수도 있다. 예를 들어, 상기 제 3 워드라인 그룹(WG3)과 인접하는 제 4 워드라인 그룹이 존재한다면, 상기 제 4 워드라인 그룹의 워드라인은 상기 제 2 워드라인 그룹(WG2)과 마찬가지로 상기 제 5 내지 제 8 글로벌 워드라인(GWL5, GWL6, GWL7, GWL8)과 각각 연결될 것이다.9 is a diagram showing the configuration of a semiconductor memory device 7 according to an embodiment of the present invention. In FIG. 9 , the semiconductor memory device 7 may include a memory cell array 701 and a word line control circuit 702 . The memory cell array 701 may include a plurality of global word lines and a plurality of word lines. 9, the memory cell array 701 includes a first global word line GWL1, a second global word line GWL2, a third global word line GWL3, a fourth global word line GWL4, and a fifth global word line GWL4. A global word line GWL5 , a sixth global word line GWL6 , a seventh global word line GWL7 , and an eighth global word line GWL8 may be included. The memory cell array 701 may include a plurality of word line groups. The plurality of word line groups may include a first word line group WG1 , a second word line group WG2 , and a third word line group WG3 , and the first to third word line groups WG1 , WG2, and WG3) may each include half the number of word lines as the number of global word lines. Each of the first to third word line groups WG1 , WG2 , and WG3 may include four word lines. The first to fourth word lines WL1 , WL2 , WL3 , and WL4 of the first word line group WG1 may be connected to the first to fourth global word lines GWL1 , GWL2 , GWL3 , and GWL4 , respectively. . The first to fourth word lines WL5, WL6, WL7, and WL8 of the second word line group WG2 may be connected to the fifth to eighth global word lines GWL5, GWL6, GWL7, and GWL8, respectively. , the first word line WL5 of the second word line group WG2 may be adjacent to the fourth word line WL4 of the first word line group WG1. The first to fourth word lines WL9, WL10, WL11, and WL12 of the third word line group WG3 may be connected to the first to fourth global word lines GWL1, GWL2, GWL3, and GWL4, respectively. , the first word line WL9 of the third word line group WG3 may be adjacent to the fourth word line WL8 of the second word line group WG2. In FIG. 9 , the number of word line groups is exemplified as three, but is not limited thereto, and the number of word line groups may be four or more. For example, if there is a fourth word line group adjacent to the third word line group WG3, the word lines of the fourth word line group are the same as the second word line group WG2. The eighth global word lines GWL5 , GWL6 , GWL7 , and GWL8 may be respectively connected.

상기 메모리 셀 어레이(701)는 제 1 그룹 스위치(711), 제 2 그룹 스위치(712) 및 제 3 그룹 스위치(713)를 포함할 수 있다. 상기 제 1 그룹 스위치(711)는 제 1 그룹 선택 신호(GX1)에 기초하여 상기 제 1 워드라인 그룹(WG1)의 제 1 내지 제 4 워드라인(WL1, WL2, WL3, WL4)을 상기 제 1 내지 제 4 글로벌 워드라인(GWL1, GWL2, GWL3, GWL4)과 각각 연결할 수 있다. 상기 제 2 그룹 스위치(712)는 제 2 그룹 선택 신호(GX2)에 기초하여 상기 제 2 워드라인 그룹(WG2)의 제 1 내지 제 4 워드라인(WL5, WL6, WL7, WL8)을 상기 제 5 내지 제 8 글로벌 워드라인(GWL5, GWL6, GWL7, GWL8)과 각각 연결할 수 있다. 상기 제 3 그룹 스위치(713)는 제 3 그룹 선택 신호(GY3)에 기초하여 상기 제 3 워드라인 그룹(WG3)의 제 1 내지 제 4 워드라인(WL9, WL10, WL11, WL12)을 상기 제 1 내지 제 4 글로벌 워드라인(GWL1, GWL2, GWL3, GWL4)과 각각 연결할 수 있다. The memory cell array 701 may include a first group switch 711 , a second group switch 712 and a third group switch 713 . The first group switch 711 selects the first to fourth word lines WL1, WL2, WL3, and WL4 of the first word line group WG1 based on the first group selection signal GX1. to fourth global word lines GWL1, GWL2, GWL3, and GWL4, respectively. The second group switch 712 selects the first to fourth word lines WL5, WL6, WL7, and WL8 of the second word line group WG2 based on the second group selection signal GX2. to the eighth global word lines GWL5, GWL6, GWL7, and GWL8, respectively. The third group switch 713 selects the first to fourth word lines WL9, WL10, WL11, and WL12 of the third word line group WG3 based on the third group selection signal GY3. to fourth global word lines GWL1, GWL2, GWL3, and GWL4, respectively.

상기 워드라인 제어 회로(702)는 워드라인 선택 신호(WLS)를 수신할 수 있다. 상기 워드라인 제어 회로(702)는 워드라인 선택 신호(WLS)에 기초하여 상기 제 1 내지 제 3 그룹 선택 신호(GX1, GX2, GX3)를 생성할 수 있다. 상기 상기 워드라인 제어 회로(702)는 상기 워드라인 선택 신호(WLS)에 기초하여 상기 제 1 내지 제 3 그룹 선택 신호(GX1, GX2, GX3)를 선택적으로 인에이블시킬 수 있다. 상기 워드라인 제어 회로(702)는 상기 워드라인 선택 신호(WLS)에 기초하여 하나 이상의 그룹 선택 신호를 인에이블시킬 수 있다. 상기 워드라인 제어 회로(701)는 특정 워드라인이 선택될 때, 선택된 워드라인을 포함하는 워드라인 그룹의 그룹 선택 신호뿐만 아니라 상기 선택된 워드라인이 인접하는 워드라인이 속하는 다른 워드라인 그룹의 그룹 선택 신호도 함께 인에이블시킬 수 있다. 예를 들어, 상기 워드라인 선택 신호(WLS)에 기초하여 상기 제 1 워드라인 그룹(WG1)의 제 1 내지 제 3 워드라인(WL1, WL2, WL3) 중 하나가 선택될 때, 상기 워드라인 제어 회로(701)는 제 1 그룹 선택 신호(GX1)를 인에이블시킬 수 있다. 상기 워드라인 선택 신호(WLS)에 기초하여 상기 제 2 워드라인 그룹(WG2)의 제 2 및 제 3 워드라인(WL6, WL7) 중 하나가 선택될 때, 상기 워드라인 제어 회로(702)는 제 2 그룹 선택 신호(GX2)를 인에이블시킬 수 있다. 상기 워드라인 선택 신호(WLS)에 기초하여 상기 제 3 워드라인 그룹(WG3)의 제 2 내지 제 4 워드라인(WL10, WL11, WL12) 중 어느 하나가 선택될 때, 상기 워드라인 제어 회로(702)는 제 3 그룹 선택 신호(GX3)를 인에이블시킬 수 있다. 상기 워드라인 선택 신호(WLS)에 기초하여 상기 제 1 워드라인 그룹(WG1)의 제 4 워드라인(WL4) 또는 상기 제 2 워드라인 그룹(WG2)의 제 1 워드라인(WL5)이 선택될 때, 상기 워드라인 제어 회로(702)는 상기 제 1 그룹 선택 신호(GX1)와 상기 제 2 그룹 선택 신호(GX2)를 함께 인에이블시킬 수 있다. 상기 워드라인 선택 신호(WLS)에 기초하여 상기 제 2 워드라인 그룹(WG2)의 제 4 워드라인(WL8) 또는 상기 제 3 워드라인 그룹(WG3)의 제 1 워드라인(WL9)이 선택될 때, 상기 워드라인 제어 회로(702)는 제 2 그룹 선택 신호(GX2)와 상기 제 3 그룹 선택 신호(GX3)를 함께 인에이블시킬 수 있다.The word line control circuit 702 may receive a word line select signal WLS. The word line control circuit 702 may generate the first to third group selection signals GX1 , GX2 , and GX3 based on the word line selection signal WLS. The word line control circuit 702 may selectively enable the first to third group selection signals GX1 , GX2 , and GX3 based on the word line selection signal WLS. The word line control circuit 702 may enable one or more group selection signals based on the word line selection signal WLS. When a specific word line is selected, the word line control circuit 701 selects a group selection signal of a word line group including the selected word line as well as a group selection of another word line group to which a word line adjacent to the selected word line belongs. Signals can also be enabled together. For example, when one of the first to third word lines WL1, WL2, and WL3 of the first word line group WG1 is selected based on the word line selection signal WLS, the word line control The circuit 701 may enable the first group selection signal GX1. When one of the second and third word lines WL6 and WL7 of the second word line group WG2 is selected based on the word line selection signal WLS, the word line control circuit 702 2 group selection signal GX2 can be enabled. When any one of the second to fourth word lines WL10, WL11, and WL12 of the third word line group WG3 is selected based on the word line selection signal WLS, the word line control circuit 702 ) may enable the third group selection signal GX3. When the fourth word line WL4 of the first word line group WG1 or the first word line WL5 of the second word line group WG2 is selected based on the word line selection signal WLS , The word line control circuit 702 may enable the first group selection signal GX1 and the second group selection signal GX2 together. When the fourth word line WL8 of the second word line group WG2 or the first word line WL9 of the third word line group WG3 is selected based on the word line selection signal WLS , the word line control circuit 702 may enable the second group selection signal GX2 and the third group selection signal GX3 together.

상기 워드라인 제어 회로(702)는 상기 워드라인 선택 신호(WLS)에 기초하여 상기 제 1 내지 제 8 글로벌 워드라인(GWL1, GWL2, GWL3, GWL4, GWL5, GWL6, GWL7, GWL8) 중 전부 또는 일부를 서로 다른 워드라인 바이어스 전압으로 구동할 수 있다. 상기 서로 다른 워드라인 바이어스 전압은 선택 워드라인 바이어스 전압(WSV), 제 1 비선택 워드라인 바이어스 전압(WUSV1), 제 2 비선택 워드라인 바이어스 전압(WUSV2) 및 제 3 비선택 워드라인 바이어스 전압(WUSV3) 중 전부 또는 일부를 포함할 수 있다. 상기 일 실시예에서, 상기 서로 다른 워드라인 바이어스 전압은 선택 워드라인 바이어스 전압(WSV) 및 제 1 비선택 워드라인 바이어스 전압(WUSV1)을 포함할 수 있다. 상기 워드라인 제어 회로(702)는 상기 워드라인 선택 신호(WLS)에 기초하여 선택된 워드라인이 연결된 글로벌 워드라인으로 상기 선택 워드라인 바이어스 전압(WSV)을 인가할 수 있다. 상기 워드라인 제어 회로(702)는 상기 워드라인 선택 신호(WLS)에 기초하여 선택된 워드라인과 연결되지 않는 글로벌 워드라인으로 상기 제 1 비선택 워드라인 바이어스 전압(WUSV1)을 인가할 수 있다. The word line control circuit 702 controls all or part of the first to eighth global word lines GWL1 , GWL2 , GWL3 , GWL4 , GWL5 , GWL6 , GWL7 , and GWL8 based on the word line selection signal WLS. can be driven with different word line bias voltages. The different word line bias voltages include a selected word line bias voltage (WSV), a first unselected word line bias voltage (WUSV1), a second unselected word line bias voltage (WUSV2) and a third unselected word line bias voltage ( WUSV3) may include all or part of it. In the above embodiment, the different word line bias voltages may include a selected word line bias voltage (WSV) and a first unselected word line bias voltage (WUSV1). The word line control circuit 702 may apply the selected word line bias voltage WSV to the global word line to which the selected word line is connected based on the word line select signal WLS. The word line control circuit 702 may apply the first unselected word line bias voltage WUSV1 to a global word line not connected to a selected word line based on the word line select signal WLS.

일 실시예에서, 상기 서로 다른 워드라인 바이어스 전압은 선택 워드라인 바이어스 전압(WSV), 제 1 비선택 워드라인 바이어스 전압(WUSV1) 및 제 2 비선택 워드라인 바이어스 전압(WUSV2)을 포함할 수 있다. 상기 워드라인 제어 회로(702)는 상기 워드라인 선택 신호(WLS)에 기초하여 선택된 워드라인이 연결된 글로벌 워드라인으로 상기 선택 워드라인 바이어스 전압(WSV)을 인가할 수 있다. 상기 워드라인 제어 회로(702)는 상기 워드라인 선택 신호(WLS)에 기초하여 선택된 워드라인과 인접하는 워드라인이 연결되는 글로벌 워드라인으로 상기 제 1 비선택 워드라인 바이어스 전압(WUSV1)을 인가할 수 있다. 상기 워드라인 제어 회로(702)는 상기 워드라인 선택 신호(WLS)에 기초하여 선택된 워드라인과 인접하지 않는 워드라인이 연결되는 글로벌 워드라인으로 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)을 인가할 수 있다. In an embodiment, the different word line bias voltages may include a selected word line bias voltage (WSV), a first unselected word line bias voltage (WUSV1), and a second unselected word line bias voltage (WUSV2). . The word line control circuit 702 may apply the selected word line bias voltage WSV to the global word line to which the selected word line is connected based on the word line select signal WLS. The word line control circuit 702 applies the first unselected word line bias voltage WUSV1 to a global word line to which a word line selected based on the word line select signal WLS and an adjacent word line are connected. can The word line control circuit 702 applies the second unselected word line bias voltage WUSV2 to a global word line to which a word line that is not adjacent to the word line selected based on the word line select signal WLS is connected. can do.

일 실시예에서, 상기 서로 다른 워드라인 바이어스 전압은 선택 워드라인 바이어스 전압(WSV), 제 1 비선택 워드라인 바이어스 전압(WUSV1) 및 제 3 비선택 워드라인 바이어스 전압(WUSV3)을 포함할 수도 있다. 상기 워드라인 제어 회로(702)는 상기 워드라인 선택 신호(WLS)에 기초하여 선택된 워드라인이 연결된 글로벌 워드라인으로 상기 선택 워드라인 바이어스 전압(WSV)을 인가할 수 있다. 상기 워드라인 제어 회로(702)는 상기 워드라인 선택 신호(WLS)에 기초하여 선택된 워드라인과 인접하는 워드라인이 연결되는 글로벌 워드라인으로 상기 제 1 비선택 워드라인 바이어스 전압(WUSV1)을 인가할 수 있다. 상기 워드라인 제어 회로(702)는 상기 워드라인 선택 신호(WLS)에 기초하여 선택된 워드라인과 직접 인접하지는 않지만, 직접적으로 인접한 워드라인과 인접한 워드라인이 연결되는 글로벌 워드라인으로 상기 제 3 비선택 워드라인 바이어스 전압(WUSV3)을 인가할 수 있다. In one embodiment, the different word line bias voltages may include a selected word line bias voltage (WSV), a first unselected word line bias voltage (WUSV1), and a third unselected word line bias voltage (WUSV3). . The word line control circuit 702 may apply the selected word line bias voltage WSV to the global word line to which the selected word line is connected based on the word line select signal WLS. The word line control circuit 702 applies the first unselected word line bias voltage WUSV1 to a global word line to which a word line selected based on the word line select signal WLS and an adjacent word line are connected. can The word line control circuit 702 is not directly adjacent to the word line selected based on the word line selection signal WLS, but directly connects the word line adjacent to the word line to the global word line to which the adjacent word line is connected. A word line bias voltage WUSV3 may be applied.

상기 메모리 셀 어레이(701)는 비선택 전압 공급부(721, 722, 723)를 더 포함할 수 있다. 상기 비선택 전압 공급부(721, 722, 723)는 상기 제 1 그룹 선택 신호(GX1), 제 2 그룹 선택 신호(GX2) 및 제 3 그룹 선택 신호(GX3)에 기초하여 제 1 내지 3 워드라인 그룹(WG1, WG2, WG3)의 제 1 내지 제 4 워드라인(WL1, WL2, WL3, WL4, WL5, WL6, WL7, WL8, WL9, WL10, WL11, WL12)으로 제 2 비선택 워드라인 바이어스 전압(WUSV2)을 각각 인가할 수 있다. 상기 비선택 전압 공급부(721, 722, 723)는 상기 제 1 내지 제 3 그룹 선택 신호(GX1, GX2, GX3)가 디스에이블되었을 때, 상기 제 1 내지 제 3 워드라인 그룹(WG1, WG2, WG3)의 제 1 내지 제 4 워드라인(WL1, WL2, WL3, WL4, WL5, WL6, WL7, WL8, WL9, WL10, WL11, WL12)으로 각각 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)을 인가할 수 있다. 예를 들어, 상기 제 2 그룹 선택 신호(GX2)가 인에이블되고 상기 제 1 및 제 3 그룹 선택 신호(GX1, GX3)가 디스에이블되었을 때, 상기 비선택 전압 공급부(721)는 상기 제 1 워드라인 그룹(WG1)의 제 1 내지 제 4 워드라인(WL1, WL2, WL3, WL4)을 각각 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)으로 구동하고, 상기 비선택 전압 공급부(723)는 상기 제 3 워드라인 그룹(WG3)의 제 1 내지 제 4 워드라인(WL9, WL10, WL11, WL12)을 각각 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)으로 구동할 수 있다. 상기 비선택 전압 공급부(722)는 상기 제 2 워드라인 그룹(WG2)의 제 1 내지 제 4 워드라인(WL5, WL6, WL7, WL8)으로 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)을 인가하지 않을 수 있다.The memory cell array 701 may further include non-select voltage supply units 721 , 722 , and 723 . The non-select voltage supply units 721, 722, and 723 supply first to third word line groups based on the first group selection signal GX1, the second group selection signal GX2, and the third group selection signal GX3. The second unselected word line bias voltage ( WUSV2) can be applied respectively. When the first to third group selection signals GX1, GX2, and GX3 are disabled, the non-select voltage supply units 721, 722, and 723 supply the first to third word line groups WG1, WG2, and WG3. The second unselected word line bias voltage WUSV2 is applied to the first to fourth word lines WL1, WL2, WL3, WL4, WL5, WL6, WL7, WL8, WL9, WL10, WL11, and WL12 respectively. can do. For example, when the second group selection signal GX2 is enabled and the first and third group selection signals GX1 and GX3 are disabled, the unselect voltage supply unit 721 outputs the first word The first to fourth word lines WL1, WL2, WL3, and WL4 of the line group WG1 are driven with the second unselected word line bias voltage WUSV2, and the unselected voltage supply unit 723 The first to fourth word lines WL9 , WL10 , WL11 , and WL12 of the third word line group WG3 may be driven with the second unselected word line bias voltage WUSV2 . The unselected voltage supply unit 722 applies the second unselected word line bias voltage WUSV2 to the first to fourth word lines WL5, WL6, WL7, and WL8 of the second word line group WG2. may not

본 발명의 실시예에 따른 반도체 메모리 장치(7)의 동작을 설명하면 다음과 같다. 상기 워드라인 선택 신호(WLS)에 기초하여 상기 제 2 워드라인 그룹(WG2)의 제 2 워드라인(WL6)이 선택될 때 상기 워드라인 제어 회로(702)는 상기 제 2 그룹 선택 신호(GX2)를 인에이블시키고, 상기 제 1 및 제 3 그룹 선택 신호(GX1, GX3)를 디스에이블시킬 수 있다. 상기 비선택 전압 공급부(421, 423)는 디스에이블된 상기 제 1 및 제 3 그룹 선택 신호(GX1, GX3)에 기초하여 상기 제 1 워드라인 그룹(WG1)의 제 1 내지 제 4 워드라인(WL1, WL2, WL3, WL4)과 상기 제 3 워드라인 그룹(WG3)의 제 1 내지 제 4 워드라인(WL9, WL10, WL11, WL12)으로 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)을 인가할 수 있다. 상기 워드라인 선택 신호(WLS)에 기초하여 제 2 워드라인(WL6)이 선택될 때, 상기 워드라인 제어 회로(702)는 상기 제 6 글로벌 워드라인(GWL6)으로 상기 선택 워드라인 바이어스 전압(WSV)을 인가하고, 상기 제 5 글로벌 워드라인(GWL5), 제 7 글로벌 워드라인(GWL7) 및 제 8 글로벌 워드라인(GWL8)으로 상기 제 1 비선택 워드라인 바이어스 전압(WUSV1)을 인가할 수 있다. 일 실시예에서, 상기 워드라인 제어 회로(702)는 상기 제 6 글로벌 워드라인(GWL6)으로 상기 선택 워드라인 바이어스 전압(WSV)을 인가하고, 상기 제 5 글로벌 워드라인(GWL5) 및 제 7 글로벌 워드라인(GWL7)으로 상기 제 1 비선택 워드라인 바이어스 전압(WSUV1)을 인가하며, 상기 제 8 글로벌 워드라인(GWL8)으로 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)을 인가할 수 있다. 일 실시예에서, 상기 워드라인 제어 회로(702)는 상기 제 6 글로벌 워드라인(GWL6)으로 상기 선택 워드라인 바이어스 전압(WSV)을 인가하고, 상기 제 5 글로벌 워드라인(GWL5) 및 제 7 글로벌 워드라인(GWL7)으로 상기 제 1 비선택 워드라인 바이어스 전압(WUSV1)을 인가하며, 상기 제 8 글로벌 워드라인(SWL8)으로 상기 제 3 비선택 워드라인 바이어스 전압(WUSV3)을 인가할 수 있다.An operation of the semiconductor memory device 7 according to an embodiment of the present invention will be described below. When the second word line WL6 of the second word line group WG2 is selected based on the word line selection signal WLS, the word line control circuit 702 receives the second group selection signal GX2. may be enabled, and the first and third group selection signals GX1 and GX3 may be disabled. The non-selection voltage supply units 421 and 423 supply the first to fourth word lines WL1 of the first word line group WG1 based on the disabled first and third group selection signals GX1 and GX3. , WL2, WL3, WL4) and the first to fourth word lines WL9, WL10, WL11, WL12 of the third word line group WG3, the second unselected word line bias voltage WUSV2 is applied. can When the second word line WL6 is selected based on the word line selection signal WLS, the word line control circuit 702 uses the sixth global word line GWL6 as the selected word line bias voltage WSV. ), and the first unselected word line bias voltage WUSV1 may be applied to the fifth global word line GWL5 , the seventh global word line GWL7 , and the eighth global word line GWL8 . . In an embodiment, the word line control circuit 702 applies the selected word line bias voltage WSV to the sixth global word line GWL6, and applies the selected word line bias voltage WSV to the fifth global word line GWL5 and the seventh global word line GWL5. The first unselected word line bias voltage WSUV1 may be applied to the word line GWL7, and the second unselected word line bias voltage WUSV2 may be applied to the eighth global word line GWL8. In an embodiment, the word line control circuit 702 applies the selected word line bias voltage WSV to the sixth global word line GWL6, and applies the selected word line bias voltage WSV to the fifth global word line GWL5 and the seventh global word line GWL5. The first unselected word line bias voltage WUSV1 may be applied to the word line GWL7, and the third unselected word line bias voltage WUSV3 may be applied to the eighth global word line SWL8.

따라서, 상기 선택된 제 2 워드라인(WL6)은 상기 제 6 글로벌 워드라인(GWL6)과 연결되어 상기 선택 워드라인 바이어스 전압(WSV)으로 구동될 수 있고, 상기 비선택된 워드라인 중 상기 제 2 워드라인(WL6)과 인접하는 제 1 및 제 3 워드라인(WL5, WL7)은 각각 상기 제 5 및 제 7 글로벌 워드라인(GWL5, GWL7)과 연결되어 상기 제 1 비선택 워드라인 바이어스 전압(WSUV1)으로 구동될 수 있다. 상기 제 2 워드라인(WL6)과 인접하지 않는 제 1 워드라인 그룹(WG1)의 제 1 내지 제 4 워드라인(WL1, WL2, WL3, WL4) 및 상기 제 3 워드라인 그룹(WG3)의 제 1 내지 제 4 워드라인(WL9, WL10, WL11, WL12)은 상기 비선택 전압 공급부(721, 723)에 의해 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)으로 구동될 수 있고, 상기 제 2 워드라인 그룹(WG2)의 제 4 워드라인(WL8)은 상기 제 8 글로벌 워드라인(GWL8)과 연결되어 상기 제 1 내지 제 3 비선택 워드라인 전압(WUSV1, WUSV2, WUSV3) 중 하나로 구동될 수 있다. 상기 선택된 제 2 워드라인(WL6)과 인접하는 제 1 및 제 3 워드라인(WL5, WL7)은 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)보다 낮은 레벨을 갖는 제 1 비선택 워드라인 바이어스 전압(WUSV1)으로 구동될 수 있고, 상기 제 1 및 제 3 워드라인(WL5, WL7)과 연결된 메모리 셀의 디스터번스 발생을 완호 또는 방지할 수 있다. 상기 워드라인 제어 회로(702)는 상기 제 1 워드라인 그룹(WG1)의 제 1 내지 제 3 워드라인(WL1, WL2, WL3), 상기 제 2 워드라인 그룹(WG2)의 제 3 워드라인(WL7), 상기 제 3 워드라인 그룹(WG3)의 제 2 내지 제 4 워드라인(WL10, WL11, WL12)이 선택되었을 때 앞서 설명된 것과 유사한 동작을 수행할 수 있다.Accordingly, the selected second word line WL6 is connected to the sixth global word line GWL6 to be driven with the selected word line bias voltage WSV, and among the unselected word lines, the second word line First and third word lines WL5 and WL7 adjacent to WL6 are connected to the fifth and seventh global word lines GWL5 and GWL7, respectively, to generate the first unselected word line bias voltage WSUV1. can be driven The first to fourth word lines WL1, WL2, WL3, and WL4 of the first word line group WG1 not adjacent to the second word line WL6 and the first word lines of the third word line group WG3 The second to fourth word lines WL9, WL10, WL11, and WL12 may be driven with the second unselected word line bias voltage WUSV2 by the unselected voltage supply units 721 and 723, and the second word line The fourth word line WL8 of the group WG2 is connected to the eighth global word line GWL8 and driven with one of the first to third unselected word line voltages WUSV1 , WUSV2 , and WUSV3 . The first and third word lines WL5 and WL7 adjacent to the selected second word line WL6 have a first unselected word line bias voltage having a lower level than the second unselected word line bias voltage WUSV2. (WUSV1), and the occurrence of disturbance in memory cells connected to the first and third word lines WL5 and WL7 can be relieved or prevented. The word line control circuit 702 includes the first to third word lines WL1, WL2, and WL3 of the first word line group WG1 and the third word line WL7 of the second word line group WG2. ), when the second to fourth word lines WL10, WL11, and WL12 of the third word line group WG3 are selected, operations similar to those described above may be performed.

상기 워드라인 선택 신호(WLS)에 기초하여 상기 제 2 워드라인 그룹(WG2)의 제 1 워드라인(WL5)이 선택될 때 상기 워드라인 제어 회로(702)는 상기 제 1 및 제 2 그룹 선택 신호(GX1, GX2)를 함께 인에이블시키고, 상기 제 3 그룹 선택 신호(GX3)를 디스에이블시킬 수 있다. 상기 비선택 전압 공급부(423)는 디스에이블된 상기 제 3 그룹 선택 신호(GX3)에 기초하여 상기 제 3 워드라인 그룹(WG3)의 제 1 내지 제 4 워드라인(WL9, WL10, WL11, WL12)으로 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)을 인가할 수 있다. 상기 워드라인 제어 회로(702)는 상기 제 2 워드라인 그룹(WG2)의 제 1 워드라인(WL5)과 연결되는 제 5 글로벌 워드라인(GWL5)으로 선택 워드라인 바이어스 전압(WSV)을 인가할 수 있다. 상기 워드라인 제어 회로(702)는 상기 제 1 워드라인(WL5)과 인접하는 제 1 워드라인 그룹(WG1)의 제 4 워드라인(WL4)과 연결되는 제 4 글로벌 워드라인(GWL4) 및 상기 제 2 워드라인 그룹(WG2)의 상기 제 2 워드라인(WL6)과 연결되는 제 6 글로벌 워드라인(GWL6)으로 상기 제 1 비선택 워드라인 바이어스 전압(WUSV1)을 인가할 수 있다. 상기 워드라인 제어 회로(702)는 상기 제 1 워드라인(WL5)과 인접하지 않는 제 1 워드라인 그룹(WG1)의 제 1 내지 제 3 워드라인(WL1, WL2, WL3)과 연결되는 제 1 내지 제 3 글로벌 워드라인(GWL1, GWL2, GWL3)과, 상기 제 2 워드라인 그룹(WG2)의 제 3 및 제 4 워드라인(WL7, WL8)과 연결되는 제 7 및 제 8 글로벌 워드라인(GWL7, GWL8)으로 상기 제 1 내지 제 3 비선택 워드라인 전압(WUSV1, WUSV2, WUSV3) 중 하나를 인가할 수 있다. 상기 제 1 내지 제 3 글로벌 워드라인(GWL1, GWL2, GWL3)과 제 7 및 제 8 글로벌 워드라인(GWL7, GWL8)으로 인가되는 전압은 상기 제 1 내지 제 3 비선택 워드라인 전압(WUSV1, WUSV2, WUSV3) 중 어느 것이라도 무방할 수 있으나, 비선택 워드라인의 위치가 선택된 워드라인으로부터의 거리가 가까울수록 비선택 워드라인과 연결된 글로벌 워드라인으로 상대적으로 높은 레벨을 갖는 비선택 워드라인 전압을 인가하는 것이 바람직하다. 예를 들어, 상기 워드라인 제어 회로(702)는 상기 제 4 및 제 6 글로벌 워드라인(GWL4, GWL6)으로 상기 제 1 비선택 워드라인 바이어스 전압(WUSV1)을 인가하고, 상기 제 3 및 제 7 글로벌 워드라인(GWL3, GWL7)으로 상기 제 3 비선택 워드라인 바이어스 전압(WUSV3)을 인가하며, 상기 제 1, 제 2 및 제 8 글로벌 워드라인(GWL1, GWL2, GWL8)으로 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)을 인가할 수 있다. 상기 워드라인 제어 회로(702)는 상기 제 1 워드라인 그룹(WG1)의 제 4 워드라인(WL4), 상기 제 2 워드라인 그룹(WG2)의 제 4 워드라인(WL8) 및 상기 제 3 워드라인 그룹(WG3)의 제 1 워드라인(WL9)이 선택되었을 때 앞서 설명한 것과 유사한 동작을 수행할 수 있다.When the first word line WL5 of the second word line group WG2 is selected based on the word line selection signal WLS, the word line control circuit 702 outputs the first and second group selection signals. (GX1 and GX2) may be enabled together, and the third group selection signal (GX3) may be disabled. The unselect voltage supply unit 423 supplies the first to fourth word lines WL9, WL10, WL11, and WL12 of the third word line group WG3 based on the disabled third group selection signal GX3. The second unselected word line bias voltage WUSV2 may be applied as . The word line control circuit 702 may apply a selected word line bias voltage WSV to a fifth global word line GWL5 connected to the first word line WL5 of the second word line group WG2. there is. The word line control circuit 702 includes a fourth global word line GWL4 connected to a fourth word line WL4 of a first word line group WG1 adjacent to the first word line WL5 and the first word line GWL4. The first unselected word line bias voltage WUSV1 may be applied to a sixth global word line GWL6 connected to the second word line WL6 of the second word line group WG2 . The word line control circuit 702 includes first through third word lines WL1, WL2, and WL3 of the first word line group WG1 that are not adjacent to the first word line WL5. Seventh and eighth global word lines (GWL7, GWL8 ) may apply one of the first to third unselected word line voltages WUSV1 , WUSV2 , and WUSV3 . Voltages applied to the first to third global word lines GWL1 , GWL2 , and GWL3 and the seventh and eighth global word lines GWL7 and GWL8 are the first to third unselected word line voltages WUSV1 and WUSV2 . , WUSV3), but the closer the location of the unselected word line is to the selected word line, the higher the unselected word line voltage with a relatively high level to the global word line connected to the unselected word line. It is desirable to apply For example, the word line control circuit 702 applies the first unselected word line bias voltage WUSV1 to the fourth and sixth global word lines GWL4 and GWL6, and applies the third and seventh global word lines. The third unselected word line bias voltage WUSV3 is applied to the global word lines GWL3 and GWL7, and the second unselected word line bias voltage WUSV3 is applied to the first, second and eighth global word lines GWL1, GWL2 and GWL8. A word line bias voltage WUSV2 may be applied. The word line control circuit 702 controls the fourth word line WL4 of the first word line group WG1, the fourth word line WL8 of the second word line group WG2, and the third word line. When the first word line WL9 of the group WG3 is selected, an operation similar to that described above may be performed.

도 10은 본 발명의 실시예에 따른 반도체 메모리 장치를 구비하는 메모리 카드를 나타낸 개략도이다. 도 10을 참조하면, 메모리 카드 시스템(4100)은 컨트롤러(4110), 메모리(4120) 및 인터페이스 부재(4130)를 포함할 수 있다. 상기 컨트롤러(4110)와 상기 메모리(4120)는 명령어 및/또는 데이터를 주고받을 수 있도록 구성될 수 있다. 상기 메모리(4120)는, 예를 들어, 상기 컨트롤러(4110)에 의해 실행되는 명령어, 및/또는 사용자의 데이터를 저장하는 데 사용될 수 있다.10 is a schematic diagram illustrating a memory card including a semiconductor memory device according to an embodiment of the present invention. Referring to FIG. 10 , a memory card system 4100 may include a controller 4110, a memory 4120, and an interface member 4130. The controller 4110 and the memory 4120 may be configured to exchange commands and/or data. The memory 4120 may be used, for example, to store commands executed by the controller 4110 and/or user data.

상기 메모리 카드 시스템(4100)은 상기 메모리(4120)에 데이터를 저장하거나, 또는 상기 메모리(4120)로부터 데이터를 외부로 출력할 수 있다. 상기 메모리(4120)는 상술한 본 발명의 실시예에 따른 반도체 메모리 장치를 포함할 수 있다.The memory card system 4100 may store data in the memory 4120 or output data from the memory 4120 to the outside. The memory 4120 may include a semiconductor memory device according to an embodiment of the present invention described above.

상기 인터페이스 부재(4130)는 외부와의 데이터의 입/출력을 담당할 수 있다. 상기 메모리 카드 시스템(4100)은 멀티미디어 카드(multimedia card: MMC), 시큐어 디지털 카드(secure digital card: SD) 또는 휴대용 데이터 저장 장치일 수 있다.The interface member 4130 may be in charge of input/output of data with the outside. The memory card system 4100 may be a multimedia card (MMC), a secure digital card (SD), or a portable data storage device.

도 11은 본 발명의 실시예에 따른 반도체 메모리 장치를 구비하는 전자 장치를 설명하기 위한 블록도이다. 도 11을 참조하면, 상기 전자 장치(4200)는 프로세서(4210), 메모리(4220) 및 입출력 장치(I/O, 4230)를 포함할 수 있다. 상기 프로세서(4210), 메모리(4220) 및 입출력 장치(4230)는 버스(4246)를 통하여 연결될 수 있다. 11 is a block diagram illustrating an electronic device including a semiconductor memory device according to an exemplary embodiment of the present invention. Referring to FIG. 11 , the electronic device 4200 may include a processor 4210, a memory 4220, and an input/output device (I/O) 4230. The processor 4210, memory 4220, and input/output device 4230 may be connected through a bus 4246.

상기 메모리(4220)는 상기 프로세서(4210)로부터 제어 신호를 받을 수 있다. 상기 메모리(4220)는 프로세서(4210)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 상기 메모리(4220)는 버스(4246)를 통하여 억세스 되는 데이터를 저장하도록 사용될 수 있다. 상기 메모리(4220)는 상술한 본 발명의 실시예에 따른 반도체 메모리 장치를 포함할 수 있다. 발명의 구체적인 실현 및 변형을 위하여, 추가적인 회로 및 제어 신호들이 제공될 수 있다.The memory 4220 may receive a control signal from the processor 4210 . The memory 4220 may store codes and data for the operation of the processor 4210. The memory 4220 may be used to store data accessed through the bus 4246. The memory 4220 may include a semiconductor memory device according to an embodiment of the present invention described above. For specific realizations and variations of the invention, additional circuitry and control signals may be provided.

상기 전자 장치(4200)는 상기 메모리(4220)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있다. 예를 들어, 상기 전자 장치(4200)는 컴퓨터 시스템, 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), MP3 플레이어, 네비게이션, 솔리드 스테이트 디스크(solid state disk: SSD), 가전제품(household appliance), 또는 정보를 무선환경에서 송수신할 수 있는 모든 소자에 사용될 수 있다.The electronic device 4200 may configure various electronic control devices that require the memory 4220 . For example, the electronic device 4200 may include a computer system, a wireless communication device such as a PDA, a laptop computer, a portable computer, a web tablet, a wireless phone, a mobile phone, and a digital music player. player), MP3 player, navigation, solid state disk (SSD), household appliance, or any device capable of transmitting and receiving information in a wireless environment.

상기 전자 장치(4200)의 보다 구체적인 실현 및 변형된 예에 대하여 도 11 및 도 12를 참조하여 설명하기로 한다. 도 12는 본 발명의 실시예에 따른 반도체 메모리 장치를 구비하는 데이터 저장 장치를 나타낸 블록도이다. 도 12를 참조하면, 솔리드 스테이트 디스크(Solid State Disk; SSD; 4311)와 같은 데이터 저장 장치가 제공될 수 있다. 상기 솔리드 스테이트 디스크(SSD; 4311)는 인터페이스(4313), 제어기(4315), 비휘발성 메모리(4318) 및 버퍼 메모리(4319)를 포함할 수 있다.A more specific realization and modified example of the electronic device 4200 will be described with reference to FIGS. 11 and 12 . 12 is a block diagram illustrating a data storage device including a semiconductor memory device according to an embodiment of the present invention. Referring to FIG. 12 , a data storage device such as a solid state disk (SSD) 4311 may be provided. The solid state disk (SSD) 4311 may include an interface 4313, a controller 4315, a non-volatile memory 4318 and a buffer memory 4319.

상기 솔리드 스테이트 디스크(4311)는 반도체 디바이스를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 디스크(4311)는 하드 디스크 드라이브(HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열 및 소음도 적으며, 소형화/경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 디스크(4311)는 노트북 PC, 넷북, 데스크톱 PC, MP3 플레이어, 또는 휴대용 저장장치에 널리 사용될 수 있다.The solid state disk 4311 is a device for storing information using a semiconductor device. Compared to a hard disk drive (HDD), the solid state disk 4311 has advantages such as high speed, low mechanical delay or failure rate, low heat and noise, and miniaturization/light weight. The solid state disk 4311 can be widely used in notebook PCs, netbooks, desktop PCs, MP3 players, or portable storage devices.

상기 제어기(4315)는 상기 인터페이스(4313)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(4315)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)에 인접하게 형성되고 접속 터미널(T)을 경유하여 상기 제어기(4315)에 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 디스크(4311)의 데이터 저장용량은 상기 비휘발성 메모리(4318)에 대응할 수 있다. 상기 버퍼 메모리(4319)는 상기 제어기(4315)에 인접하게 형성되고 전기적으로 접속될 수 있다.The controller 4315 may be formed adjacent to and electrically connected to the interface 4313. The controller 4315 may be a microprocessor including a memory controller and a buffer controller. The non-volatile memory 4318 may be formed adjacent to the controller 4315 and electrically connected to the controller 4315 via a connection terminal T. The data storage capacity of the solid state disk 4311 may correspond to that of the nonvolatile memory 4318 . The buffer memory 4319 may be formed adjacent to and electrically connected to the controller 4315 .

상기 인터페이스(4313)는 호스트(4302)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(4313)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)를 경유하여 상기 인터페이스(4313)에 접속될 수 있다.The interface 4313 may be connected to the host 4302 and may serve to transmit and receive electrical signals such as data. For example, the interface 4313 may be a device using a standard such as SATA, IDE, SCSI, and/or a combination thereof. The non-volatile memory 4318 may be connected to the interface 4313 via the controller 4315.

상기 비휘발성 메모리(4318)는 상기 인터페이스(4313)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 비휘발성 메모리(4318)는 상술한 본 발명의 실시예에 따른 반도체 메모리 장치를 포함할 수 있다. 상기 솔리드 스테이트 디스크(4311)에 전원공급이 차단된다 할지라도, 상기 비휘발성 메모리(4318)에 저장된 데이터는 보존되는 특성이 있다.The non-volatile memory 4318 may serve to store data received through the interface 4313. The non-volatile memory 4318 may include a semiconductor memory device according to an embodiment of the present invention described above. Even if the power supply to the solid state disk 4311 is cut off, data stored in the non-volatile memory 4318 is preserved.

상기 버퍼 메모리(4319)는 휘발성 메모리 또는 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 디램(DRAM), 및/또는 에스램(SRAM)일 수 있다. 상기 비휘발성 메모리는 상술한 본 발명의 실시예에 따른 반도체 메모리 장치를 포함할 수 있다.The buffer memory 4319 may include volatile memory or non-volatile memory. The volatile memory may be DRAM (DRAM) and/or SRAM (SRAM). The non-volatile memory may include the semiconductor memory device according to the above-described embodiment of the present invention.

상기 인터페이스(4313)의 데이터 처리속도는 상기 비휘발성 모리(4318)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(4319)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(4313)를 통하여 수신된 데이터는 상기 제어기(4315)를 경유하여 상기 버퍼 메모리(4319)에 임시 저장된 후, 상기 비휘발성 메모리(4318)의 데이터 기록 속도에 맞추어 상기 비휘발성 메모리(4318)에 영구 저장될 수 있다.A data processing speed of the interface 4313 may be relatively faster than an operating speed of the non-volatile memory 4318 . Here, the buffer memory 4319 may serve to temporarily store data. Data received through the interface 4313 is temporarily stored in the buffer memory 4319 via the controller 4315, and then stored in the non-volatile memory 4318 according to the data writing speed of the non-volatile memory 4318. can be permanently stored in

또한, 상기 비휘발성 메모리(4318)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 독출하여 상기 버퍼 메모리(4319)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(4319)는 상기 솔리드 스테이트 디스크(4311)의 유효 동작속도를 증가시키고 오류 발생률을 감소하는 역할을 할 수 있다.In addition, frequently used data among data stored in the non-volatile memory 4318 may be read out in advance and temporarily stored in the buffer memory 4319 . That is, the buffer memory 4319 can serve to increase the effective operating speed of the solid state disk 4311 and reduce the error occurrence rate.

도 13은 본 발명의 실시예에 따른 반도체 메모리 장치를 구비하는 전자 시스템 블록도이다. 도 13을 참조하면, 상기 전자 시스템(4400)은 바디(4410), 마이크로 프로세서 유닛(4420), 파워 유닛(4430), 기능 유닛(4440), 및 디스플레이 컨트롤러 유닛(4450)을 포함할 수 있다.13 is a block diagram of an electronic system including a semiconductor memory device according to an embodiment of the present invention. Referring to FIG. 13 , the electronic system 4400 may include a body 4410, a microprocessor unit 4420, a power unit 4430, a function unit 4440, and a display controller unit 4450.

상기 바디(4410)는 인쇄 회로기판(PCB)으로 형성된 마더 보드일 수 있다. 상기 마이크로 프로세서 유닛(4420), 상기 파워 유닛(4430), 상기 기능 유닛(4440), 및 상기 디스플레이 컨트롤러 유닛(4450)은 상기 바디(4410)에 장착될 수 있다. 상기 바디(4410)의 내부 혹은 상기 바디(4410)의 외부에 디스플레이 유닛(4460)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(4460)은 상기 바디(4410)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(4450)에 의해 프로세스 된 이미지를 표시할 수 있다.The body 4410 may be a mother board formed of a printed circuit board (PCB). The microprocessor unit 4420 , the power unit 4430 , the function unit 4440 , and the display controller unit 4450 may be mounted on the body 4410 . A display unit 4460 may be disposed inside the body 4410 or outside the body 4410 . For example, the display unit 4460 may be disposed on the surface of the body 4410 to display an image processed by the display controller unit 4450 .

상기 파워 유닛(4430)은 외부 배터리 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(4420), 상기 기능 유닛(4440), 상기 디스플레이 컨트롤러 유닛(4450) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(4420)은 상기 파워 유닛(4430)으로부터 전압을 공급받아 상기 기능 유닛(4440)과 상기 디스플레이 유닛(4460)을 제어할 수 있다. 상기 기능 유닛(4440)은 다양한 전자 시스템(4400)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(4400)이 휴대폰인 경우 상기 기능 유닛(4440)은 다이얼링, 또는 외부 장치(4470)와의 교신으로 상기 디스플레이 유닛(4460)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서의 역할을 할 수 있다.The power unit 4430 receives a certain voltage from an external battery, etc., branches it to a required voltage level, and supplies it to the microprocessor unit 4420, the function unit 4440, the display controller unit 4450, etc. can play a role The microprocessor unit 4420 may receive voltage from the power unit 4430 and control the function unit 4440 and the display unit 4460 . The functional unit 4440 may perform various functions of the electronic system 4400 . For example, when the electronic system 4400 is a mobile phone, the function unit 4440 performs dialing or communication with an external device 4470 to output images to the display unit 4460 or output audio to a speaker. It may include several components capable of performing mobile phone functions, and may act as a camera image processor when a camera is mounted together.

상기 전자 시스템(4400)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(4440)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(4440)은 유선 혹은 무선의 통신 유닛(4480)을 통해 상기 외부 장치(4470)와 신호를 주고 받을 수 있다. 상기 전자 시스템(4400)이 기능 확장을 위해 유에스비(USB) 등을 필요로 하는 경우, 상기 기능 유닛(4440)은 인터페이스 컨트롤러의 역할을 할 수 있다. 상술한 본 발명의 실시예에 따른 반도체 메모리 장치는 상기 마이크로 프로세서 유닛(4420) 및 상기 기능 유닛(4440) 중 적어도 어느 하나로 적용될 수 있다.When the electronic system 4400 is connected to a memory card for capacity expansion, the functional unit 4440 may be a memory card controller. The function unit 4440 may exchange signals with the external device 4470 through a wired or wireless communication unit 4480 . When the electronic system 4400 requires a USB or the like for function expansion, the function unit 4440 may serve as an interface controller. The semiconductor memory device according to the above-described embodiment of the present invention may be applied to at least one of the microprocessor unit 4420 and the function unit 4440 .

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Those skilled in the art to which the present invention pertains should understand that the embodiments described above are illustrative in all respects and not limiting, since the present invention can be embodied in other specific forms without changing the technical spirit or essential characteristics thereof. only do The scope of the present invention is indicated by the claims to be described later rather than the detailed description above, and all changes or modifications derived from the meaning and scope of the claims and their equivalent concepts should be construed as being included in the scope of the present invention. do.

Claims (32)

타겟 메모리 셀과 연결된 선택된 비트라인으로 선택 바이어스 전압을 인가하고, 상기 선택된 비트라인과 인접한 비선택 비트라인으로 제 1 비선택 바이어스 전압을 인가하는 비트라인 제어 회로를 포함하고,
상기 선택된 비트라인과 인접하지 않은 비선택 비트라인으로 제 2 비선택 바이어스 전압을 인가하는 반도체 메모리 장치.a bit line control circuit for applying a selection bias voltage to a selected bit line connected to a target memory cell and applying a first unselect bias voltage to an unselected bit line adjacent to the selected bit line;
and applying a second unselected bias voltage to an unselected bit line not adjacent to the selected bit line. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 2 was abandoned when the registration fee was paid.◈ 제 1 항에 있어서,
상기 제 1 비선택 바이어스 전압은 상기 제 2 비선택 바이어스 전압보다 낮은 레벨을 갖고, 상기 제 2 비선택 바이어스 전압은 상기 선택 바이어스 전압보다 낮은 레벨을 갖는 반도체 메모리 장치.According to claim 1,
The first unselect bias voltage has a lower level than the second unselect bias voltage, and the second unselect bias voltage has a lower level than the select bias voltage. 삭제delete ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 4 was abandoned when the registration fee was paid.◈ 제 1 항에 있어서,
상기 선택 바이어스 전압은 라이트 전압 또는 리드 전압에 대응하는 반도체 메모리 장치.According to claim 1,
The selection bias voltage corresponds to a write voltage or a read voltage. 타겟 메모리 셀과 연결된 선택된 비트라인으로 선택 비트라인 바이어스 전압을 인가하고, 상기 선택된 비트라인과 인접한 비선택 비트라인으로 제 1 비선택 비트라인 바이어스 전압을 인가하는 비트라인 제어 회로; 및
상기 타겟 메모리 셀과 연결된 선택된 워드라인으로 선택 워드라인 바이어스 전압을 인가하고, 상기 선택된 워드라인과 인접한 비선택 워드라인으로 제 1 비선택 워드라인 바이어스 전압을 인가하는 워드라인 제어 회로를 포함하고,
상기 선택된 비트라인과 인접하지 않는 비선택 비트라인으로 제 2 비선택 비트라인 바이어스 전압을 인가하고, 상기 선택된 워드라인과 인접하지 않는 비선택 워드라인으로 제 2 비선택 워드라인 바이어스 전압을 인가하는 반도체 메모리 장치.a bit line control circuit that applies a selected bit line bias voltage to a selected bit line connected to a target memory cell and applies a first unselected bit line bias voltage to an unselected bit line adjacent to the selected bit line; and
a word line control circuit for applying a selected word line bias voltage to a selected word line connected to the target memory cell and applying a first unselected word line bias voltage to an unselected word line adjacent to the selected word line;
a semiconductor configured to apply a second unselected bit line bias voltage to an unselected bit line not adjacent to the selected bit line and to apply a second unselected word line bias voltage to an unselected word line not adjacent to the selected word line; memory device. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 6 was abandoned when the registration fee was paid.◈ 제 5 항에 있어서,
상기 제 1 비선택 비트라인 바이어스 전압은 상기 제 2 비선택 비트라인 바이어스 전압보다 낮은 레벨을 갖고, 상기 제 2 비선택 비트라인 바이어스 전압은 상기 선택 비트라인 바이어스 전압보다 낮은 레벨을 갖는 반도체 메모리 장치.According to claim 5,
The first unselected bit line bias voltage has a lower level than the second unselected bit line bias voltage, and the second unselected bit line bias voltage has a lower level than the selected bit line bias voltage. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 7 was abandoned when the registration fee was paid.◈ 제 5 항에 있어서,
상기 제 1 비선택 워드라인 바이어스 전압은 상기 제 2 비선택 워드라인 바이어스 전압보다 높은 레벨을 갖고, 상기 제 2 비선택 워드라인 바이어스 전압은 상기 선택 워드라인 바이어스 전압보다 높은 레벨을 갖는 반도체 메모리 장치.According to claim 5,
The semiconductor memory device of claim 1 , wherein the first unselected word line bias voltage has a higher level than the second unselected word line bias voltage, and the second unselected word line bias voltage has a higher level than the selected word line bias voltage. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈◈Claim 8 was abandoned when the registration fee was paid.◈ 제 5 항에 있어서,
상기 선택 비트라인 바이어스 전압 및 상기 선택 워드라인 바이어스 전압의 차이는 라이트 전압 또는 리드 전압에 대응하는 반도체 메모리 장치.According to claim 5,
A difference between the selected bit line bias voltage and the selected word line bias voltage corresponds to a write voltage or a read voltage. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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