KR102490410B1

KR102490410B1 - Chip bonding apparatus and fabricating of display device using the same

Info

Publication number: KR102490410B1
Application number: KR1020140180230A
Authority: KR
Inventors: 김으뜸; 김준삼
Original assignee: 삼성디스플레이 주식회사
Priority date: 2014-12-15
Filing date: 2014-12-15
Publication date: 2023-01-19
Also published as: KR20160072867A

Abstract

칩 본딩 장치 및 이를 이용한 표시 장치의 제조 방법이 제공된다.
일례로, 칩 본딩 장치는 표시부와 패드부가 정의되는 기판 중 상기 표시부를 지지하는 메인 스테이지; 상기 기판의 패드부를 지지하며, 제1 방향을 따라 배열되는 복수의 분할 블록을 포함하는 분할 스테이지; 및 상기 분할 스테이지의 상부에 배치되며, 하부에 상기 제1 방향을 따라 서로 이격되게 배열된 제1 도전성 범프 그룹 및 제2 도전성 범프 그룹을 포함하는 집적회로칩을 상기 기판의 패드부에 배치된 이방성 도전 필름 상에 열압착하는 본딩 헤드를 포함하되, 상기 분할 스테이지는 상기 복수의 분할 블록 각각이 상기 기판을 지지하거나 상기 기판으로부터 이격되게 수직 이동이 가능하도록 구성된다.A chip bonding device and a method of manufacturing a display device using the same are provided.
In one example, a chip bonding apparatus includes a main stage supporting a display part among a substrate on which a display part and a pad part are defined; a division stage supporting the pad portion of the substrate and including a plurality of division blocks arranged along a first direction; and an anisotropic integrated circuit chip disposed above the division stage and including a first conductive bump group and a second conductive bump group arranged spaced apart from each other along the first direction at a lower portion of the division stage and disposed on the pad portion of the substrate. A bonding head thermally compressed on the conductive film, wherein the dividing stage is configured such that each of the plurality of dividing blocks supports the substrate or vertically moves away from the substrate.

Description

Chip bonding device and method for manufacturing a display device using the same

본 발명은 칩 본딩 장치 및 이를 이용한 표시 장치의 제조 방법에 관한 것이다.The present invention relates to a chip bonding device and a method of manufacturing a display device using the same.

표시 장치 중 유기 발광 표시 장치는 자체 발광형 표시 소자로서 시야각이 넓고 콘트라스트가 우수할 뿐만 아니라 응답 속도가 빠르다는 장점을 가지고 있어 차세대 표시 장치로서 주목을 받고 있다.Among display devices, an organic light emitting display (OLED) display device is a self-luminous display device and has advantages of a wide viewing angle, excellent contrast, and fast response speed, and thus, has attracted attention as a next-generation display device.

유기 발광 표시 장치는 영상을 표시하며 유기 발광 소자와 유기 발광 소자를 구동시키기 위한 구동 회로부를 포함하는 표시 패널, 구동 회로부에 신호를 전달하는 집적회로칩, 및 집적회로칩에 신호를 전달하는 연성 회로 기판을 포함한다. An organic light emitting display device includes a display panel displaying an image and including an organic light emitting element and a driving circuit for driving the organic light emitting element, an integrated circuit chip transmitting signals to the driving circuit, and a flexible circuit transmitting signals to the integrated circuit chip. includes the substrate.

통상적으로, 집적회로칩과 연성 회로 기판은 도전볼을 포함하는 이방성 도전 필름을 통해 표시 패널에 포함된 기판의 패드부에 배치되는 금속 배선과 전기적으로 연결된다. 즉, 본딩 헤드를 이용한 열압착 공정 등을 통해 하부에 도전성 범프들이 형성된 집적회로칩과 기판의 패드부 사이 및 연성 회로 기판과 기판의 패드부 사이에 배치되는 이방성 도전 필름에서 도전볼을 둘러싸고 있는 얇은 절연체가 깨지면서, 도전볼에 의해 집적회로칩과 연성 회로 기판이 기판의 패드부에 배치되는 금속 배선과 전기적으로 연결된다.Typically, an integrated circuit chip and a flexible circuit board are electrically connected to a metal wire disposed on a pad portion of a substrate included in a display panel through an anisotropic conductive film including conductive balls. That is, in the anisotropic conductive film disposed between the pad part of the board and the integrated circuit chip having conductive bumps formed thereon through a thermal compression process using a bonding head, or between the flexible circuit board and the pad part of the board, the thin film surrounding the conductive ball When the insulator is broken, the integrated circuit chip and the flexible circuit board are electrically connected to the metal wire disposed on the pad part of the board by the conductive ball.

한편, 집적회로칩과 기판의 패드부 사이에 배치되는 이방성 도전 필름에 포함된 도전볼을 둘러싸고 있는 절연체를 깨뜨리기 위한 열압착 공정은 스테이지 상에 기판, 이방성 도전 필름 및 집적회로칩을 순서대로 적층한 후, 집적회로칩의 상부에 배치되는 일체형의 본딩 헤드로 집적회로칩을 누르면서 본딩 헤드에 설정된 고온의 열을 이방성 도전 필름에 전달시킴으로써 수행되고 있다. On the other hand, in the thermal compression bonding process for breaking the insulator surrounding the conductive ball included in the anisotropic conductive film disposed between the integrated circuit chip and the pad part of the substrate, the substrate, the anisotropic conductive film and the integrated circuit chip are sequentially stacked on a stage. Then, while pressing the integrated circuit chip with an integral bonding head disposed on the integrated circuit chip, high-temperature heat set in the bonding head is transferred to the anisotropic conductive film.

그런데, 열압착 공정시 집적회로칩을 누르는데 있어서 일체형의 본딩 헤드를 사용하기 때문에 집적회로칩 전체에 동일한 압력이 가해질 수 있다. 이 경우 본딩 헤드와 스테이지 사이에서 집적회로칩 중 하부에 배치된 도전성 범프들이 없는 부분의 반작용이 도전성 범프들이 있는 부분의 반작용보다 작을 수 있다. 이로 인해 범프들이 있는 부분에서 집적회로칩과 기판이 휘어지는 변형이 발생될 수 있다. However, since an integral bonding head is used to press the integrated circuit chip during the thermal compression bonding process, the same pressure can be applied to the entire integrated circuit chip. In this case, the reaction of the portion of the integrated circuit chip between the bonding head and the stage without the conductive bumps may be smaller than the reaction of the portion of the integrated circuit chip with the conductive bumps. As a result, deformation in which the integrated circuit chip and the substrate are bent may occur in a portion where there are bumps.

이러한 집적회로칩 및 기판의 휘어짐 변형은 집적회로칩의 범프들의 일부를 이방성 도전 필름에 부분적으로만 접촉하게 할 수 있다. 이 경우, 이방성 도전 필름을 통한 집적회로칩과 기판의 패드부에 배치되는 금속 배선의 전기적 연결에 대한 신뢰성이 저하될 수 있다.Such bending deformation of the integrated circuit chip and the substrate may cause some of the bumps of the integrated circuit chip to only partially contact the anisotropic conductive film. In this case, reliability of an electrical connection between the integrated circuit chip and the metal wire disposed on the pad portion of the substrate through the anisotropic conductive film may deteriorate.

이에, 본 발명이 해결하고자 하는 과제는 집적회로칩 및 기판의 휘어지는 변형을 방지하여 이방성 도전 필름을 통한 집적회로칩과 기판의 패드부에 배치되는 금속 배선 사이의 전기적 연결에 대한 신뢰성을 향상시킬 수 있는 칩 본딩 장치를 제공하는 것이다. Therefore, the problem to be solved by the present invention is to prevent the bending deformation of the integrated circuit chip and the substrate to improve the reliability of the electrical connection between the integrated circuit chip and the metal wiring disposed on the pad portion of the substrate through the anisotropic conductive film. It is to provide a chip bonding device with

본 발명이 해결하고자 하는 다른 과제는 집적회로칩의 휘어지는 변형을 방지하여 이방성 도전 필름을 통한 집적회로칩과 기판의 패드부에 배치되는 금속 배선 사이의 전기적 연결에 대한 신뢰성을 향상시킬 수 있는 칩 본딩 장치를 이용한 표시 장치의 제조 방법을 제공하는 것이다. Another problem to be solved by the present invention is chip bonding capable of improving reliability of electrical connection between an integrated circuit chip and a metal wire disposed on a pad part of a substrate through an anisotropic conductive film by preventing bending of the integrated circuit chip. It is to provide a method of manufacturing a display device using the device.

본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The tasks of the present invention are not limited to the technical tasks mentioned above, and other technical tasks not mentioned will be clearly understood by those skilled in the art from the following description.

상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 칩 본딩 장치는 표시부와 패드부가 정의되는 기판 중 상기 표시부를 지지하는 메인 스테이지; 상기 기판의 패드부를 지지하며, 제1 방향을 따라 배열되는 복수의 분할 블록을 포함하는 분할 스테이지; 및 상기 분할 스테이지의 상부에 배치되며, 하부에 상기 제1 방향을 따라 서로 이격되게 배열된 제1 도전성 범프 그룹 및 제2 도전성 범프 그룹을 포함하는 집적회로칩을 상기 기판의 패드부에 배치된 이방성 도전 필름 상에 열압착하는 본딩 헤드를 포함하되, 상기 분할 스테이지는 상기 복수의 분할 블록 각각이 상기 기판을 지지하거나 상기 기판으로부터 이격되게 수직 이동이 가능하도록 구성된다.A chip bonding apparatus according to an embodiment of the present invention for achieving the above object includes a main stage for supporting the display part among the substrates on which the display part and the pad part are defined; a division stage supporting the pad portion of the substrate and including a plurality of division blocks arranged along a first direction; and an anisotropic integrated circuit chip disposed above the division stage and including a first conductive bump group and a second conductive bump group arranged spaced apart from each other along the first direction at a lower portion of the division stage and disposed on the pad portion of the substrate. A bonding head thermally compressed on the conductive film, wherein the dividing stage is configured such that each of the plurality of dividing blocks supports the substrate or vertically moves away from the substrate.

상기 분할 스테이지는 상기 복수의 분할 블록 중 상기 제1 도전성 범프 그룹 및 상기 제2 도전성 범프 그룹 사이의 제1 이격 영역과 중첩하는 적어도 하나의 분할 블록이 상기 기판으로부터 이격되게 수직 이동이 가능하도록 구성될 수 있다.The division stage may be configured such that at least one division block overlapping a first separation region between the first conductive bump group and the second conductive bump group among the plurality of division blocks is vertically movable away from the substrate. can

상기 제1 도전성 범프 그룹은 상기 제1 방향과 교차하는 제2 방향을 따라 배열되는 복수의 제1 도전성 범프를 포함하며, 상기 제2 도전성 범프 그룹은 상기 제1 방향과 교차하는 제2 방향을 따라 배열되는 복수의 제2 도전성 범프를 포함할 수 있다.The first conductive bump group includes a plurality of first conductive bumps arranged along a second direction crossing the first direction, and the second conductive bump group extends along a second direction crossing the first direction. A plurality of second conductive bumps may be arranged.

상기 제1 이격 영역의 제1 이격 거리는 상기 제1 방향에서 상기 제1 도전성 범프 또는 상기 제2 도전성 범프의 폭보다 크며, 상기 제1 방향에서 상기 복수의 분할 블록 각각의 폭은 상기 제1 이격 거리보다 작을 수 있다.The first separation distance of the first separation region is greater than the width of the first conductive bump or the second conductive bump in the first direction, and the width of each of the plurality of division blocks in the first direction is the first separation distance. may be smaller than

상기 집적회로칩은 상기 제1 방향에서 상기 제1 도전성 범프 그룹과 이격되고 상기 제2 방향을 따라 배열되는 복수의 제3 도전성 범프를 포함하는 제3 도전성 범프 그룹을 포함하고, 상기 제1 도전성 범프 그룹과 상기 제3 도전성 범프 그룹 사이의 제2 이격 영역의 제2 이격 거리는 상기 제1 도전성 범프 또는 상기 제3 도전성 범프의 폭보다 작으며, 상기 분할 스테이지는 상기 제2 이격 영역과 중첩하는 적어도 하나의 분할 블록이 상기 기판을 지지하게 고정되도록 구성될 수 있다.The integrated circuit chip includes a third conductive bump group including a plurality of third conductive bumps spaced apart from the first conductive bump group in the first direction and arranged along the second direction, wherein the first conductive bump A second separation distance of a second separation region between the group and the third conductive bump group is smaller than a width of the first conductive bump or the third conductive bump, and the division stage includes at least one part overlapping the second separation region. The division block of may be configured to be fixed to support the substrate.

또한, 상기 칩 본딩 장치는 상기 분할 스테이지를 지지하며, 수직 이동이 가능하도록 구성된 이동 부재를 더 포함할 수 있다.In addition, the chip bonding apparatus may further include a movable member configured to support the division stage and to be vertically movable.

상기 이동 부재는 상기 복수의 분할 블록을 지지하고 상기 복수의 분할 블록의 수직 이동이 가능하도록 수직 이동되는 이동 블록과, 상기 복수의 분할 블록이 수직 이동하는 방향을 따라 연장되게 형성되며 상기 복수의 분할 블록과 대응되게 상기 이동 블록에 결합되는 복수의 이동 바를 포함할 수 있다.The movable member is formed to extend along a direction in which the plurality of division blocks are vertically moved, and a movement block vertically moved to support the plurality of division blocks and to enable vertical movement of the plurality of division blocks, and the plurality of division blocks are formed. It may include a plurality of moving bars coupled to the moving block to correspond to the block.

상기 복수의 이동 바는 래크로 구성되고, 상기 각 분할 블록은 홈과, 상기 홈 내부에 설치되어 상기 이동 바와 치합하는 피니언을 포함할 수 있다.The plurality of moving bars may include racks, and each of the split blocks may include a groove and a pinion installed inside the groove to engage with the moving bars.

상기 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 칩 본딩 장치를 이용한 표시 장치의 제조 방법은 제1 기판의 표시부가 메인 스테이지 상에 얼라인 되고 상기 제1 기판의 패드부가 복수의 분할 블록을 포함하는 분할 스테이지 상에 얼라인 되도록, 표시 패널을 상기 메일 스테이지와 상기 분할 스테이지 상에 배치시키는 단계; 상기 복수의 분할 블록 중, 상기 제1 기판의 패드부 상에 배치되는 집적회로칩의 하부에 상기 제1 방향을 따라 서로 이격되게 배열된 제1 도전성 범프 그룹 및 제2 도전성 범프 그룹 사이의 제1 이격 영역과 중첩하는 적어도 하나의 분할 블록을 상기 제1 기판으로부터 이격되게 수직 이동시키는 단계; 및 상기 분할 스테이지의 상부에 배치되는 본딩 헤드를 이용하여, 상기 집적회로칩을 상기 제1 기판의 패드부에 배치된 이방성 도전 필름 상에 열압착시키는 단계를 포함한다.In order to achieve the other object, in the method of manufacturing a display device using a chip bonding device according to an embodiment of the present invention, the display part of the first substrate is aligned on the main stage, and the pad part of the first substrate is formed into a plurality of division blocks. disposing display panels on the male stage and the dividing stage so as to be aligned on the dividing stage including; Among the plurality of division blocks, a first portion between a first conductive bump group and a second conductive bump group arranged spaced apart from each other along the first direction under the integrated circuit chip disposed on the pad portion of the first substrate vertically moving at least one division block overlapping the separation area away from the first substrate; and thermally compressing the integrated circuit chip on the anisotropic conductive film disposed on the pad portion of the first substrate by using a bonding head disposed above the division stage.

상기 적어도 하나의 분할 블록을 상기 제1 기판으로부터 이격되게 수직 이동시키는 단계는 상기 분할 스테이지를 지지하며 수직 이동이 가능한 이동 부재에 의해 수행될 수 있다.The step of vertically moving the at least one division block away from the first substrate may be performed by a movable member supporting the division stage and capable of vertical movement.

상기 집적회로칩은 상기 제1 기판에 구동 신호를 전달하는 구동칩일 수 있다.The integrated circuit chip may be a driving chip that transmits a driving signal to the first substrate.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Details of other embodiments are included in the detailed description and drawings.

본 발명의 실시예들에 의하면 적어도 다음과 같은 효과가 있다.According to embodiments of the present invention, at least the following effects are obtained.

본 발명의 일 실시예에 따른 칩 본딩 장치에 따르면, 본딩 헤드를 이용한 열압착 공정시 집적회로칩 중 제1 도전성 범프 그룹과 제2 도전성 범프 그룹이 배치되지 않는 부분에서 집적회로칩과 제1 기판이 휘어지는 변형이 발생되는 것이 줄어들 수 있다. 따라서, 이방성 도전 필름을 통한 집적회로칩과 제1 기판의 패드부에 배치되는 금속 배선의 전기적 연결에 대한 신뢰성이 저하되는 것이 줄어들 수 있다. According to the chip bonding apparatus according to an embodiment of the present invention, during a thermal compression bonding process using a bonding head, the integrated circuit chip and the first substrate are located in a portion of the integrated circuit chip where the first conductive bump group and the second conductive bump group are not disposed. The occurrence of this bending deformation can be reduced. Accordingly, a decrease in reliability of electrical connection between the integrated circuit chip and the metal wire disposed on the pad portion of the first substrate through the anisotropic conductive film may be reduced.

또한, 본 발명의 일 실시예에 따른 칩 본딩 장치에 따르면, 집적회로칩의 모델 변경에 의한 분할 스테이지의 변형이 발생되는 것이 줄어들 수 있다. 따라서, 분할 스테이지의 교체 주기가 길어질 수 있다.In addition, according to the chip bonding apparatus according to an embodiment of the present invention, deformation of the division stage due to a model change of the integrated circuit chip can be reduced. Therefore, the replacement cycle of the division stage may be extended.

본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.Effects according to the present invention are not limited by the contents exemplified above, and more various effects are included in the present specification.

도 1은 본 발명의 일 실시예에 따른 칩 본딩 장치의 사시도이다.
도 2는 도 1의 집적회로칩의 저면도이다.
도 3은 도 1의 칩 본딩 장치의 단면도이다.
도 4는 도 1의 분할 스테이지가 작동한 경우를 보여주는 단면도이다.
도 5는 도 1의 칩 본딩 장치에 의해 기판의 패드부에 본딩된 집적회로칩을 보여주는 단면도이다.
도 6 내지 도 8은 도 1의 칩 본딩 장치를 이용한 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 9 및 도 10은 도 6 내지 도 8의 제조 방법에 의해 형성되는 표시 장치의 사시도 및 단면도이다.1 is a perspective view of a chip bonding device according to an embodiment of the present invention.
2 is a bottom view of the integrated circuit chip of FIG. 1;
3 is a cross-sectional view of the chip bonding device of FIG. 1 .
4 is a cross-sectional view showing a case in which the dividing stage of FIG. 1 operates.
FIG. 5 is a cross-sectional view showing an integrated circuit chip bonded to a pad portion of a substrate by the chip bonding device of FIG. 1 .
6 to 8 are cross-sectional views for explaining a method of manufacturing a display device using the chip bonding device of FIG. 1 .
9 and 10 are perspective and cross-sectional views of a display device formed by the manufacturing method of FIGS. 6 to 8 .

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. Advantages and features of the present invention, and methods of achieving them, will become clear with reference to the detailed description of the following embodiments taken in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various different forms, only these embodiments make the disclosure of the present invention complete, and common knowledge in the art to which the present invention belongs. It is provided to fully inform the holder of the scope of the invention, and the present invention is only defined by the scope of the claims.

소자(elements) 또는 층이 다른 소자 또는 층"위(on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.When an element or layer is referred to as “on” another element or layer, it includes all cases where another element or layer is directly on top of another element or another layer or other element intervenes therebetween. Like reference numbers designate like elements throughout the specification.

비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.Although first, second, etc. are used to describe various components, these components are not limited by these terms, of course. These terms are only used to distinguish one component from another. Accordingly, it goes without saying that the first element mentioned below may also be the second element within the technical spirit of the present invention.

이하, 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다.Hereinafter, embodiments of the present invention will be described with reference to the drawings.

도 1은 본 발명의 일 실시예에 따른 칩 본딩 장치의 사시도이고, 도 2는 도 1의 집적회로칩의 저면도이고, 도 3은 도 1의 칩 본딩 장치의 단면도이고, 도 4는 도 1의 분할 스테이지가 작동한 경우를 보여주는 단면도이고, 도 5는 도 1의 칩 본딩 장치에 의해 기판의 패드부에 본딩된 집적회로칩을 보여주는 단면도이다.1 is a perspective view of a chip bonding device according to an embodiment of the present invention, FIG. 2 is a bottom view of an integrated circuit chip of FIG. 1 , FIG. 3 is a cross-sectional view of the chip bonding device of FIG. 1 , and FIG. FIG. 5 is a cross-sectional view showing an integrated circuit chip bonded to a pad portion of a substrate by the chip bonding device of FIG. 1 .

도 1 내지 5를 참조하면, 본 발명의 일 실시예에 따른 칩 본딩 장치(100)는 메인 스테이지(110), 분할 스테이지(120), 이동 부재(130), 완충 부재(140), 본딩 헤드(150), 구동부(160) 및 제어부(170)를 포함할 수 있다. 1 to 5, the chip bonding apparatus 100 according to an embodiment of the present invention includes a main stage 110, a division stage 120, a moving member 130, a buffer member 140, a bonding head ( 150), a driving unit 160 and a control unit 170 may be included.

이러한 칩 본딩 장치(100)는 표시 패널(10)의 제1 기판(11)과 집적회로칩(20) 사이에 이방성 도전 필름(30)의 접착층(31)을 개재시킨 상태에서, 열압착 방식으로 집적회로칩(20)을 제1 기판(11)에 본딩시키는데 사용될 수 있다.In the chip bonding device 100, the adhesive layer 31 of the anisotropic conductive film 30 is interposed between the first substrate 11 of the display panel 10 and the integrated circuit chip 20 by a thermal compression bonding method. It may be used to bond the integrated circuit chip 20 to the first substrate 11 .

표시 패널(10)은 유기 발광 표시 장치, 액정 표시 장치 등의 표시 장치(1)에서 화상을 표시하는 패널일 수 있으며, 영상을 표시하는 표시부(DP)와 패드부(PP)를 포함하는 제1 기판(11)과, 제1 기판(11)과 결합된 제2 기판(12)을 포함할 수 있다. 제1 기판(11)의 표시부(DP)에는 복수의 신호선(스캔 라인들 및 데이터 라인들을 포함)과 복수의 화소가 위치하며, 패드부(PP)에는 상기 복수의 신호선과 연결된 복수의 금속 배선이 위치할 수 있다.The display panel 10 may be a panel that displays an image in the display device 1 such as an organic light emitting display device or a liquid crystal display device, and includes a display part DP and a pad part PP for displaying an image. It may include a substrate 11 and a second substrate 12 coupled to the first substrate 11 . A plurality of signal lines (including scan lines and data lines) and a plurality of pixels are positioned in the display part DP of the first substrate 11, and a plurality of metal wires connected to the plurality of signal lines are positioned in the pad part PP. can be located

표시 패널(10)이 예를 들어 유기 발광 표시 장치의 표시 패널인 경우 제1 기판(11)과 제2 기판(12) 사이에 형성되는 유기 발광 소자(도 9의 EML 포함)를 포함할 수 있다. When the display panel 10 is, for example, a display panel of an organic light emitting display device, it may include an organic light emitting element (including the EML of FIG. 9 ) formed between the first substrate 11 and the second substrate 12 . .

집적회로칩(20)은 제1 기판(11)에 전기적 신호를 전달할 수 있는 칩으로서, 제1 기판(11)에 구동 신호를 전달하는 구동칩 또는 제1 기판(11)에 제어 신호를 전달하는 제어칩일 수 있다. The integrated circuit chip 20 is a chip that can transmit electrical signals to the first substrate 11, and is a driving chip that transmits a driving signal to the first substrate 11 or a control signal that transmits a control signal to the first substrate 11. It may be a control chip.

집적 회로칩(20)은, 도 2에 도시된 바와 같이, 하부에 제1 방향(X)을 따라 서로 이격되게 배치된 제1 도전성 범프 그룹(21G)과 제2 도전성 범프 그룹(22G)을 포함할 수 있다. 제1 도전성 범프 그룹(21G)은 제1 방향(X)과 교차하는 제2 방향(Y)을 따라 배열되는 복수의 제1 도전성 범프(21)를 포함할 수 있다. 제2 도전성 범프 그룹(22G)은 제2 방향(Y)을 따라 배열되는 복수의 제2 도전성 범프(22)를 포함할 수 있다. 또한, 집적 회로칩(20)은 하부에 제1 방향(X)에서 제1 도전성 범프 그룹(21G)과 이격된 제3 도전성 범프 그룹(23G)을 더 포함할 수 있다. 제3 도전성 범프 그룹(23G)은 제2 방향(Y)을 따라 배열되는 복수의 제3 도전성 범프(23)를 포함할 수 있다. 제1 도전성 범프 그룹(21G) 및 제3 도전성 범프 그룹(23G)은 신호가 입력되는 입력 범프 그룹일 수 있으며, 제2 도전성 범프 그룹(22G)은 신호가 출력되는 출력 범프 그룹일 수 있다. As shown in FIG. 2 , the integrated circuit chip 20 includes a first conductive bump group 21G and a second conductive bump group 22G disposed spaced apart from each other along a first direction X at a lower portion thereof. can do. The first conductive bump group 21G may include a plurality of first conductive bumps 21 arranged along the second direction Y crossing the first direction X. The second conductive bump group 22G may include a plurality of second conductive bumps 22 arranged along the second direction Y. In addition, the integrated circuit chip 20 may further include a third conductive bump group 23G spaced apart from the first conductive bump group 21G in the first direction X at a lower portion. The third conductive bump group 23G may include a plurality of third conductive bumps 23 arranged along the second direction Y. The first conductive bump group 21G and the third conductive bump group 23G may be input bump groups to which signals are input, and the second conductive bump group 22G may be an output bump group to which signals are output.

제1 방향(X)에서 제1 도전성 범프(21), 제2 도전성 범프(22) 및 제3 도전성 범프(23) 각각의 폭(BPW)은 동일할 수 있으나, 이에 한정되는 것은 아니다. 또한, 제1 도전성 범프 그룹(21G)과 제2 도전성 범프 그룹(22G) 사이의 제1 이격 거리(SD1)는 제1 도전성 범프 그룹(21G)과 제2 도전성 범프 그룹(22G) 사이의 제2 이격 거리(SD2)보다 클 수 있으나, 이에 한정되는 것은 아니다. 또한, 제1 이격 거리(SD1)는 제1 방향(X)에서 제1 도전성 범프(21) 또는 제2 도전성 범프(22)의 폭(BPW)보다 클 수 있으며, 제2 이격 거리(SD2)는 제1 방향(X)에서 제1 도전성 범프(21) 또는 제3 도전성 범프(23)의 폭(BPW)보다 작을 수 있으나, 이에 한정되는 것은 아니다. 여기서, 제1 도전성 범프 그룹(21G)과 제2 도전성 범프 그룹(22G) 사이의 영역을 제1 이격 영역(SA1)이라 하고, 제1 도전성 범프 그룹(21G)과 제3 도전성 범프 그룹(23G) 사이의 영역을 제2 이격 영역(SA2)으로 정의하기로 한다.Each of the first conductive bumps 21 , the second conductive bumps 22 , and the third conductive bumps 23 may have the same width BPW in the first direction X, but are not limited thereto. In addition, the first separation distance SD1 between the first conductive bump group 21G and the second conductive bump group 22G is the second separation distance SD1 between the first conductive bump group 21G and the second conductive bump group 22G. It may be greater than the separation distance SD2, but is not limited thereto. Also, the first separation distance SD1 may be greater than the width BPW of the first conductive bump 21 or the second conductive bump 22 in the first direction X, and the second separation distance SD2 is It may be smaller than the width BPW of the first conductive bump 21 or the third conductive bump 23 in the first direction X, but is not limited thereto. Here, an area between the first conductive bump group 21G and the second conductive bump group 22G is referred to as a first separation area SA1, and the first conductive bump group 21G and the third conductive bump group 23G The area in between is defined as the second separation area SA2.

이방성 도전 필름(30)은 제1 기판(11)의 패드부(PP)와 집적회로칩(20)의 도전성 범프 그룹들(21G, 22G, 23G) 사이에 개재되어 제1 기판(11)의 패드부(PP)에 배치되는 금속 배선과 집적회로칩(20)을 전기적으로 연결한다. The anisotropic conductive film 30 is interposed between the pad portion PP of the first substrate 11 and the conductive bump groups 21G, 22G, and 23G of the integrated circuit chip 20 to form a pad portion of the first substrate 11 . A metal wire disposed on the part PP is electrically connected to the integrated circuit chip 20 .

이방성 도전 필름(30)은 도 5를 참조하면, 접착층(31)과 도전성 볼(32)을 포함한다. 접착층(31)은 에폭시나 아크릴 수지와 같은 열경화성 접착제일 수 있다. 도전성 볼(32)은 본딩 헤드(150)를 이용한 열압착 공정 전에는 얇은 절연체로 둘러싸여 있으나, 열압착 공정 후에는 얇은 절연체가 깨져 제1 기판(11)의 패드부(PP)에 배치되는 금속 배선과 집적회로칩(20)을 전기적으로 연결할 수 있다.Referring to FIG. 5 , the anisotropic conductive film 30 includes an adhesive layer 31 and conductive balls 32 . The adhesive layer 31 may be a thermosetting adhesive such as epoxy or acrylic resin. The conductive ball 32 is surrounded by a thin insulator before the thermocompression bonding process using the bonding head 150, but the thin insulator is broken after the thermocompression bonding process, and the metal wiring disposed on the pad portion PP of the first substrate 11 and The integrated circuit chip 20 may be electrically connected.

메인 스테이지(110)는 집적회로칩(20)을 열압착하여 제1 기판(11)의 패드부(PP)에 본딩시 제1 기판(11)의 표시부(DP)를 지지하도록 형성된다. The main stage 110 is formed to support the display portion DP of the first substrate 11 when the integrated circuit chip 20 is thermally compressed and bonded to the pad portion PP of the first substrate 11 .

분할 스테이지(120)는 제1 방향(X)을 따라 배열되는 복수의 분할 블록(121-129)을 포함하여 제1 기판(11)의 패드부(PP)를 지지하며, 본딩 헤드(150)를 이용한 열압착 공정시 본딩 헤드(150)가 제1 기판(11)의 패드부(PP)에 배치되는 집적회로칩(20)을 열압착하는 공정이 수행되는 공간을 제공한다. 제1 방향(X)에서 복수의 분할 블록(121-129) 각각의 폭(SW)은 제1 이격 거리(SD1)보다 작고 제2 이격 거리(SD2)보다 클 수 있으나, 이에 한정되는 것은 아니다.The division stage 120 includes a plurality of division blocks 121 to 129 arranged along the first direction X to support the pad part PP of the first substrate 11 and to support the bonding head 150. During the thermal compression bonding process, the bonding head 150 provides a space in which the thermal compression bonding process of the integrated circuit chip 20 disposed on the pad portion PP of the first substrate 11 is performed. The width SW of each of the plurality of division blocks 121 to 129 in the first direction X may be smaller than the first separation distance SD1 and greater than the second separation distance SD2, but is not limited thereto.

분할 스테이지(120)는 본딩 헤드(150)를 이용한 열압착 공정시 약 20℃ 내지 약 80℃의 온도를 유지하고, 복수의 분할 블록(121-129) 각각이 제1 기판(11)을 지지하거나 제1 기판(11)으로부터 제3 방향(Z)으로 이격되게 수직 이동이 가능하도록 구성될 수 있다. 이러한 구성에 의해, 복수의 분할 블록(121-129) 중 제1 도전성 범프 그룹(21G)과 제2 도전성 범프 그룹(22G) 사이의 제1 이격 영역(SA1)과 중첩하는 적어도 하나의 분할 블록(예를 들어, 125-127)이 제1 기판(11)으로부터 이격되게 제3 방향(Z)으로 수직 이동될 수 있다.The division stage 120 maintains a temperature of about 20° C. to about 80° C. during the thermocompression bonding process using the bonding head 150, and each of the plurality of division blocks 121 to 129 supports the first substrate 11 or It may be configured to vertically move apart from the first substrate 11 in the third direction (Z). With this configuration, at least one partition block ( For example, 125 - 127 may be moved vertically in the third direction (Z) to be spaced apart from the first substrate 11 .

이러한 분할 스테이지(120)는 본딩 헤드(150)를 이용한 열압착 공정 중 본딩 헤드(150)와 분할 스테이지(120) 사이에서 집적회로칩(20) 중 제1 도전성 범프 그룹(21G)과 제2 도전성 범프 그룹(22G)이 배치되지 않은 부분에 가해지는 압력이 제1 도전성 범프 그룹(21G)과 제2 도전성 범프 그룹(22G)이 배치된 부분에 가해지는 압력보다 작게 할 수 있다. The division stage 120 is formed between the bonding head 150 and the division stage 120 during the thermal compression bonding process using the bonding head 150, and the first conductive bump group 21G and the second conductive bump group 21G of the integrated circuit chip 20 are formed. A pressure applied to a portion where the bump group 22G is not disposed may be less than a pressure applied to a portion where the first conductive bump group 21G and the second conductive bump group 22G are disposed.

이에 따라, 집적회로칩(20) 전체에 동일한 압력이 가해짐으로 인해 집적회로칩 중 제1 도전성 범프 그룹(21G)과 제2 도전성 범프 그룹(22G)이 배치되지 않은 부분의 반작용이 제1 도전성 범프 그룹과 제2 도전성 범프 그룹이 배치된 부분의 반작용보다 작게 되고, 이로 인해 제1 도전성 범프 그룹(21G)과 제2 도전성 범프 그룹(22G)이 배치되지 않는 부분에서 집적회로칩(20)과 제1 기판(11)이 휘어지는 변형이 발생되는 것이 줄어들 수 있다.Accordingly, since the same pressure is applied to the entire integrated circuit chip 20, the reaction of the portion of the integrated circuit chip where the first conductive bump group 21G and the second conductive bump group 22G are not disposed causes the first conductive bump It is less than the reaction force of the portion where the bump group and the second conductive bump group are disposed, and therefore, the reaction between the integrated circuit chip 20 and the integrated circuit chip 20 in the portion where the first conductive bump group 21G and the second conductive bump group 22G are not disposed. The occurrence of bending deformation of the first substrate 11 may be reduced.

한편, 제1 도전성 범프 그룹(21G)과 제3 도전성 범프 그룹(23G) 사이의 제2 이격 영역(SA2)과 중첩하는 적어도 하나의 분할 블록(예를 들어, 124)은 제1 기판(11)으로부터 이격되게 제3 방향(Z)으로 수직 이동되지 않을 수 있다. 이는 제2 이격 영역(SA2)이 제1 도전성 범프(21) 또는 제3 도전성 범프(23)의 폭(BPW)보다 작은 제2 이격 거리(SD2)를 가져, 집적회로칩(20)을 본딩 헤드(150)를 이용하여 누름시 제1 도전성 범프 그룹(21G)과 제3 도전성 범프 그룹(23G)에 의해 충분히 큰 반작용을 가지기 때문이다. 이에 따라, 제2 이격 영역(SA2)에서 집적회로칩(20)과 제1 기판(11)의 휘어지는 변형이 발생되지 않을 수 있다. 물론, 제1 도전성 범프 그룹(21G)과 제3 도전성 범프 그룹(23G) 사이의 제2 이격 영역(SA2)이 제1 도전성 범프(21) 또는 제3 도전성 범프(23)의 폭(BPW)보다 큰 이격 거리를 가지는 경우라면, 제2 이격 영역(SA2)과 중첩하는 적어도 하나의 분할 블록(예를 들어, 124)이 제1 기판(11)으로부터 이격되게 제3 방향(Z)으로 이동될 수 있다.Meanwhile, at least one division block (eg, 124) overlapping the second separation area SA2 between the first conductive bump group 21G and the third conductive bump group 23G is formed on the first substrate 11 . It may not be moved vertically in the third direction (Z) apart from. This is because the second separation area SA2 has a second separation distance SD2 smaller than the width BPW of the first conductive bump 21 or the third conductive bump 23, so that the integrated circuit chip 20 is bonded to the bonding head. This is because when pressing using 150, the first conductive bump group 21G and the third conductive bump group 23G have a sufficiently large reaction. Accordingly, bending of the integrated circuit chip 20 and the first substrate 11 may not occur in the second separation area SA2 . Of course, the second separation area SA2 between the first conductive bump group 21G and the third conductive bump group 23G is larger than the width BPW of the first conductive bump 21 or the third conductive bump 23 . In the case of having a large separation distance, at least one division block (eg, 124) overlapping the second separation area SA2 may be moved in the third direction Z to be spaced apart from the first substrate 11 . there is.

도 1 내지 도 3에서는 분할 스테이지(120)의 분할 블록들의 개수가 9개인 것으로 도시되었으나, 이에 한정되는 것은 아니며 제1 기판(11)의 패드부(PP)의 폭, 집적회로칩(20)의 도전성 범프 그룹들 간의 이격 거리, 집적회로칩(20)의 도전성 범프의 폭 등을 고려하여 정해질 수 있다. 이때, 단일 모델의 집적회로칩이 아닌 다양한 모델의 집적회로칩의 도전성 범프의 폭 및 집적회로칩의 도전성 범프 그룹들 간의 이격 거리 등이 함께 고려될 수 있다. 1 to 3 show that the number of division blocks of the division stage 120 is 9, but is not limited thereto, and the width of the pad part PP of the first substrate 11, the width of the integrated circuit chip 20 It may be determined in consideration of the distance between the conductive bump groups, the width of the conductive bumps of the integrated circuit chip 20, and the like. In this case, widths of conductive bumps of various models of integrated circuit chips and separation distances between groups of conductive bumps of integrated circuit chips may be considered together, rather than a single model of integrated circuit chips.

한편, 분할 스테이지(120)는 제1 기판(11)의 패드부(PP)에 본딩되는 집적회로칩(20)의 모델이 달라져도 본딩 헤드(150)를 이용한 열압착 공정시 상기 약 20℃ 내지 약 80℃의 일정한 온도를 유지하도록 설정되기 때문에, 집적회로칩(20)의 모델 변경에 의한 변형이 발생되는 것을 줄일 수 있다. Meanwhile, in the division stage 120, even if the model of the integrated circuit chip 20 bonded to the pad part PP of the first substrate 11 is changed, during the thermal compression process using the bonding head 150, the temperature range is from about 20° C. to about 20° C. Since it is set to maintain a constant temperature of 80° C., deformation due to model change of the integrated circuit chip 20 can be reduced.

이에 따라, 분할 스테이지(120)는 집적회로칩(20) 중 제1 도전성 범프 그룹(21G)과 제2 도전성 범프 그룹(22G)이 배치되지 않는 부분에서 집적회로칩(20)과 제1 기판(11)이 휘어지는 변형이 발생되는 것을 줄어들게 하여 이방성 도전 필름(30)을 통한 집적회로칩(20)과 제1 기판(11)의 패드부(PP)에 배치되는 금속 배선의 전기적 연결에 대한 신뢰성이 저하되는 것을 줄이게 하면서, 집적회로칩(20)의 모델 변경에 의한 변형이 발생되는 것을 줄여 교체 주기를 길게 할 수 있다. Accordingly, the division stage 120 divides the integrated circuit chip 20 and the first substrate ( 11) reduces the occurrence of bending deformation, thereby increasing the reliability of the electrical connection between the integrated circuit chip 20 and the metal wiring disposed on the pad portion PP of the first substrate 11 through the anisotropic conductive film 30. It is possible to lengthen the replacement cycle by reducing deformation due to model change of the integrated circuit chip 20 while reducing deterioration.

이동 부재(130)는 분할 스테이지(120)를 지지하고 제3 방향(Z)에서 수직 이동하도록 구성된다. 예를 들어, 이동 부재(130)는 이동 블록(131)과 복수의 이동 바(132; 132a-132i)를 포함할 수 있다. 이동 블록(131)은 복수의 이동 바 (132a-132i)가 결합한 상태로 복수의 분할 블록(121-129)을 지지하고 복수의 분할 블록(121-129)의 수직 이동이 가능하도록 구동부(160)의 구동에 의해 제3 방향(Z)에서 수직 이동할 수 있는 블록으로 구성될 수 있다. 이러한 복수의 이동 바(132a-132i)는 복수의 분할 블록(121-129)과 대응되게 이동 블록(131)에 설치될 수 있으며, 예를 들어 래크로 구성될 수 있다. 도시하진 않았지만, 복수의 분할 블록(121-129)은 내부에 형성되는 홈과, 홈 내부에 설치된 피니언을 포함하여, 복수의 이동 바(132a-132i)가 제3 방향(Z)으로 수직 이동하게 할 수 있다. The moving member 130 supports the dividing stage 120 and is configured to vertically move in the third direction Z. For example, the moving member 130 may include a moving block 131 and a plurality of moving bars 132 (132a-132i). The moving block 131 supports the plurality of dividing blocks 121-129 in a state in which the plurality of moving bars 132a-132i are coupled, and the driving unit 160 enables vertical movement of the plurality of dividing blocks 121-129. It may be composed of a block capable of vertical movement in the third direction (Z) by the driving of. The plurality of movable bars 132a to 132i may be installed in the movable block 131 to correspond to the plurality of division blocks 121 to 129, and may be configured as, for example, a rack. Although not shown, the plurality of division blocks 121 to 129 include grooves formed therein and pinions installed inside the grooves so that the plurality of moving bars 132a to 132i vertically move in the third direction Z. can do.

예를 들어, 본딩 헤드(150)를 이용한 열압착 공정시, 복수의 이동 바(132a-132i) 중 집적회로칩(20)의 제1 도전성 범프 그룹(21G)과 제2 도전성 범프 그룹(22G) 사이의 제1 이격 영역(SA1)을 제외한 영역과 중첩하는 분할 블록들(121-124, 128-129)에 대응되는 이동 바들(132a-132d, 131h-131i)이 이동 블록(131)의 수직 이동에 의해 수직 이동할 수 있다. 이 때, 분할 블록들(121-124, 128-129)은 제1 기판(110)을 지지하도록 고정된 상태일 수 있다. 그리고, 복수의 이동 바(132a-132i) 중 집적회로칩(20)의 제1 도전성 범프 그룹(21G)과 제2 도전성 범프 그룹(22G) 사이의 제1 이격 영역(SA1)과 대응되는 분할 블록들(125-127)에 대응되는 이동 바들(131e-131g)은 분할 블록들(125-127)에 고정되어, 이동 블록(131)의 수직 이동시 분할 블록들(125-127) 자체가 제3 방향에서(Z)에서 수직 이동할 수 있다. 이동 바들(131e-131g)의 고정은 예를 들어, 이동 블록(131)과 분할 블록들(125-127)을 별도의 스크류와 같은 체결 부재를 이용하여 고정함에 따라 이루어질 수 있다.For example, during the thermal compression bonding process using the bonding head 150, the first conductive bump group 21G and the second conductive bump group 22G of the integrated circuit chip 20 among the plurality of moving bars 132a to 132i The movement bars 132a - 132d and 131h - 131i corresponding to the division blocks 121 - 124 and 128 - 129 overlapping the area excluding the first separation area SA1 between them move the movement block 131 vertically. can move vertically. At this time, the division blocks 121 to 124 and 128 to 129 may be in a fixed state to support the first substrate 110 . Also, a division block corresponding to the first separation area SA1 between the first conductive bump group 21G and the second conductive bump group 22G of the integrated circuit chip 20 among the plurality of moving bars 132a to 132i. The moving bars 131e to 131g corresponding to the 125 to 127 are fixed to the division blocks 125 to 127 so that when the movement block 131 moves vertically, the division blocks 125 to 127 themselves move in the third direction. You can move vertically from (Z). The moving bars 131e to 131g may be fixed, for example, by fixing the moving block 131 and the division blocks 125 to 127 using a separate fastening member such as a screw.

완충 부재(140)는 분할 스테이지(120)의 상부에 배치되며, 제1 기판(11)의 패드부(PP)에 배치되는 금속 배선 상에 배치되는 집적회로칩(20)을 본딩 헤드(150)를 이용하여 누름시 압력이 균일하게 전달되게 할 수 있다. 완충 수단(140)은 예를 들어 실리콘 패드로 구성될 수 있다.The buffer member 140 is disposed above the division stage 120, and the integrated circuit chip 20 disposed on the metal wire disposed in the pad portion PP of the first substrate 11 is bonded to the bonding head 150. When pressing, the pressure can be uniformly transmitted. Buffer unit 140 may be composed of, for example, a silicon pad.

본딩 헤드(150)는 분할 스테이지(120)의 상부에 배치된다. 본딩 헤드(150)는 분할 스테이지(120) 방향으로 수직 이동하고, 열압착 방식으로 제1 기판(11)의 패드부(PP)에 배치된 집적회로칩(20)을 제1 기판(11)의 패드부(PP)에 본딩시키도록 구성된다. 집적회로칩(20)을 제1 기판(11)의 패드부(PP)에 본딩시 본딩 헤드(150)의 열압착 온도는 약 200℃ 내지 약 250℃일 수 있다.The bonding head 150 is disposed above the dividing stage 120 . The bonding head 150 vertically moves in the direction of the division stage 120 and attaches the integrated circuit chip 20 disposed on the pad portion PP of the first substrate 11 to the surface of the first substrate 11 by thermal compression bonding. It is configured to be bonded to the pad part PP. When the integrated circuit chip 20 is bonded to the pad portion PP of the first substrate 11 , a thermal compression temperature of the bonding head 150 may be about 200° C. to about 250° C.

구동부(160)는 이동 부재(130)의 이동 블록(131)을 구동시키며, 예를 들어 모터와 볼스크류를 포함하여 구성될 수 있다. 상기 모터의 작동에 의해 이동 블록(131)이 제3 방향(Z)으로 수평 이동될 수 있다.The driving unit 160 drives the moving block 131 of the moving member 130, and may include, for example, a motor and a ball screw. The moving block 131 may be horizontally moved in the third direction (Z) by the operation of the motor.

제어부(170)는 구동부(160)와 연결되어 이동 블록(131)의 구동에 대한 제어를 할 수 있다. 또한, 제어부(170)는 집적회로칩(20)을 제1 기판(11)의 패드부(PP)에 본딩시키는 전반적인 공정을 제어할 수 있다. 예를 들어, 제어부(170)는 제1 기판(11)의 패드부(PP)에 본딩시키고자 하는 집적회로칩(20)의 모델 정보(예를 들어, 도전성 범프 그룹들 간의 이격 거리, 집적회로칩의 도전성 범프의 폭 등의 정보)를 수신하여, 수신된 정보를 참조하여 구동부(160)를 통해 분할 스테이지(120)의 수직 이동을 제어할 수 있다.The control unit 170 is connected to the driving unit 160 to control driving of the moving block 131 . Also, the controller 170 may control the overall process of bonding the integrated circuit chip 20 to the pad part PP of the first substrate 11 . For example, the controller 170 may use model information (eg, separation distance between conductive bump groups, integrated circuit chip 20 to be bonded to the pad part PP of the first substrate 11 ). Information such as the width of a conductive bump of a chip) may be received, and the vertical movement of the division stage 120 may be controlled through the driver 160 with reference to the received information.

상기와 같이 본 발명의 일 실시예에 따른 칩 본딩 장치(100)는 제1 기판(11)의 패드부(PP)를 지지하며 제3 방향(Z)에서 수직 이동이 가능한 복수의 분할 블록(121-129)을 포함하는 분할 스테이지(120)를 구비함으로써, 본딩 헤드(150)를 이용한 열압착 공정시 제1 도전성 범프 그룹(21G)과 제2 도전성 범프 그룹(22G) 사이의 제1 이격 영역(SA1)과 중첩하는 적어도 하나의 분할 블록(예를 들어, 125-127)이 제1 기판(11)으로부터 이격되게 하여 본딩 헤드(150)와 분할 스테이지(120) 사이에서 집적회로칩(20) 중 제1 도전성 범프 그룹(21G)과 제2 도전성 범프 그룹(22G)이 배치되지 않은 부분에 가해지는 압력이 제1 도전성 범프 그룹(21G)과 제2 도전성 범프 그룹(22G)이 배치된 부분에 가해지는 압력보다 작게 할 수 있다.As described above, the chip bonding apparatus 100 according to an embodiment of the present invention supports the pad portion PP of the first substrate 11 and includes a plurality of division blocks 121 capable of vertical movement in the third direction Z. -129), the first separation area between the first conductive bump group 21G and the second conductive bump group 22G during the thermal compression bonding process using the bonding head 150 SA1) and overlapping at least one division block (for example, 125 to 127) is spaced apart from the first substrate 11, and between the bonding head 150 and the division stage 120, among the integrated circuit chips 20 The pressure applied to the portion where the first conductive bump group 21G and the second conductive bump group 22G are not disposed is applied to the portion where the first conductive bump group 21G and the second conductive bump group 22G are disposed. It can be made less than the losing pressure.

이에 따라, 집적회로칩(20) 전체에 동일한 압력이 가해짐으로 인해 집적회로칩(20) 중 제1 도전성 범프 그룹(21G)과 제2 도전성 범프 그룹(22G)이 배치되지 않은 부분의 반작용이 제1 도전성 범프 그룹과 제2 도전성 범프 그룹이 배치된 부분의 반작용보다 작게 되고, 이로 인해 제1 도전성 범프 그룹(21G)과 제2 도전성 범프 그룹(22G)이 배치되지 않는 부분에서 집적회로칩(20)과 제1 기판(11)이 휘어지는 변형이 발생되는 것이 줄어들 수 있다. 따라서, 이방성 도전 필름(30)을 통한 집적회로칩(20)과 제1 기판(11)의 패드부(PP)에 배치되는 금속 배선의 전기적 연결에 대한 신뢰성이 저하되는 것이 줄어들 수 있다. Accordingly, since the same pressure is applied to the entire integrated circuit chip 20, the portion of the integrated circuit chip 20 where the first conductive bump group 21G and the second conductive bump group 22G are not disposed reacts. It is less than the reaction force of the portion where the first conductive bump group and the second conductive bump group are disposed, and thus the integrated circuit chip ( 20) and the first substrate 11 may be reduced in bending. Accordingly, a decrease in reliability of electrical connection between the integrated circuit chip 20 and the metal wiring disposed on the pad portion PP of the first substrate 11 through the anisotropic conductive film 30 may be reduced.

또한, 본 발명의 일 실시예에 따른 칩 본딩 장치(100)는 제1 기판(11)의 패드부(PP)에 본딩되는 집적회로칩(20)의 모델이 달라져도 본딩 헤드(150)를 이용한 열압착 공정시 분할 스테이지(120)를 약 20℃ 내지 약 80℃의 일정한 낮은 온도를 유지하도록 설정하여, 집적회로칩(20)의 모델 변경에 의한 분할 스테이지(120)의 변형이 발생되는 것을 줄일 수 있다. 따라서, 분할 스테이지(120)의 교체 주기가 길어질 수 있다.In addition, the chip bonding apparatus 100 according to an embodiment of the present invention uses the bonding head 150 even if the model of the integrated circuit chip 20 bonded to the pad part PP of the first substrate 11 is changed. During the compression process, the division stage 120 is set to maintain a constant low temperature of about 20° C. to about 80° C., so that deformation of the division stage 120 due to model change of the integrated circuit chip 20 can be reduced. there is. Therefore, the replacement cycle of the dividing stage 120 may be extended.

다음은 도 1의 칩 본딩 장치(100)를 이용한 표시 장치의 제조 방법에 대해 설명하기로 한다. Next, a method of manufacturing a display device using the chip bonding device 100 of FIG. 1 will be described.

도 6 내지 도 8은 도 1의 칩 본딩 장치를 이용한 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.6 to 8 are cross-sectional views for explaining a method of manufacturing a display device using the chip bonding device of FIG. 1 .

도 6을 참조하면, 제1 기판(11)의 표시부(DP)가 메인 스테이지(110) 상에 얼라인 되고 제1 기판(11)의 패드부(PP)가 복수의 분할 블록(121-129)을 포함하는 분할 스테이지(120) 상에 얼라인 되도록, 표시 패널(10)을 메인 스테이지(110)와 분할 스테이지(120) 상에 배치시킨다. 또한, 제1 기판(11)의 패드부(PP) 상에 이방성 도전 필름(30)과 집적회로칩(20)을 배치시킨다.Referring to FIG. 6 , the display part DP of the first substrate 11 is aligned on the main stage 110 and the pad part PP of the first substrate 11 forms a plurality of division blocks 121-129. The display panel 10 is disposed on the main stage 110 and the division stage 120 so as to be aligned on the division stage 120 including . In addition, the anisotropic conductive film 30 and the integrated circuit chip 20 are disposed on the pad portion PP of the first substrate 11 .

집적회로칩(20)은 하부에 제1 방향(X)을 따라 서로 이격되게 배치된 제1 도전성 범프 그룹(21G)과 제2 도전성 범프 그룹(22G)을 포함할 수 있다. 또한, 집적 회로칩(20)은 하부에 제1 방향(X)에서 제1 도전성 범프 그룹(21G)과 이격된 제3 도전성 범프 그룹(23G)을 더 포함할 수 있다. 이러한 집적회로칩(20)은 상세히 설명하였으므로, 중복된 설명은 생략한다.The integrated circuit chip 20 may include a first conductive bump group 21G and a second conductive bump group 22G spaced apart from each other along the first direction X at a lower portion thereof. In addition, the integrated circuit chip 20 may further include a third conductive bump group 23G spaced apart from the first conductive bump group 21G in the first direction X at a lower portion. Since this integrated circuit chip 20 has been described in detail, redundant description will be omitted.

이어서, 도 7을 참조하면, 복수의 분할 블록(121-129) 중 제1 도전성 범프 그룹(21G)과 제2 도전성 범프 그룹(22G) 사이의 제1 이격 영역(SA1)과 중첩하는 적어도 하나의 분할 블록(예를 들어, 125-127)을 제1 기판(11)으로부터 이격되게 제3 방향(Z)으로 수직 이동시킨다.Next, referring to FIG. 7 , at least one portion overlapping the first separation area SA1 between the first conductive bump group 21G and the second conductive bump group 22G among the plurality of division blocks 121 to 129 The division blocks (eg, 125 to 127 ) are vertically moved apart from the first substrate 11 in the third direction (Z).

구체적으로, 이동 블록(131)을 제3 방향(Z)에서 수직 이동시킴으로써, 복수의 이동 바(132a-132i) 중 집적회로칩(20)의 제1 도전성 범프 그룹(21G)과 제2 도전성 범프 그룹(22G) 사이의 제1 이격 영역(SA1)을 제외한 영역과 중첩하는 분할 블록들(121-124, 128-129)에 대응되는 이동 바들(132a-132d, 131h-131i)을 수직 이동시키고 분할 블록들(125-127) 자체를 제3 방향에서(Z)에서 수직 이동시킨다. 이 때, 분할 블록들(121-124, 128-129)은 제1 기판(110)을 지지하도록 고정된 상태일 수 있다.Specifically, by vertically moving the moving block 131 in the third direction (Z), the first conductive bump group 21G and the second conductive bump of the integrated circuit chip 20 among the plurality of moving bars 132a to 132i Moving bars 132a - 132d and 131h - 131i corresponding to the division blocks 121 - 124 and 128 - 129 overlapping the area except for the first separation area SA1 between the groups 22G are vertically moved and divided. The blocks 125-127 themselves are moved vertically in the third direction (Z). At this time, the division blocks 121 to 124 and 128 to 129 may be in a fixed state to support the first substrate 110 .

이어서, 도 8을 참조하면, 본딩 헤드(150)를 분할 스테이지(120) 방향으로 수직 이동시켜 열압착 방식으로 제1 기판(11)의 패드부(PP)에 배치된 집적회로칩(20)을 제1 기판(11)의 패드부(PP)에 본딩시킨다.Next, referring to FIG. 8 , the bonding head 150 is vertically moved in the direction of the division stage 120 to bond the integrated circuit chip 20 disposed on the pad portion PP of the first substrate 11 by a thermal compression bonding method. It is bonded to the pad part PP of the first substrate 11 .

이하에서는, 상기와 같은 칩 본딩 장치(100)를 이용하여 제조되는 표시 장치(1)에 대해 유기 발광 표시 장치를 예로 들어 상세히 설명한다. Hereinafter, the display device 1 manufactured using the chip bonding device 100 will be described in detail by taking an organic light emitting display device as an example.

도 9 및 도 10은 도 6 내지 도 8의 제조 방법에 의해 형성되는 표시 장치의 사시도 및 단면도이다.9 and 10 are perspective and cross-sectional views of a display device formed by the manufacturing method of FIGS. 6 to 8 .

도 9를 참조하면, 표시 장치(1)는 복수의 화소를 가지는 표시부(DP)와 패드부(PP)를 포함하는 제1 기판(11)과 제2 기판(12) 사이에 유기 발광 소자(도 10의 발광층(EML) 포함)가 형성된 기본 구조를 가지는 표시 패널(10)을 포함한다. 또한, 표시 장치(1)는 제1 기판(11)의 패드부(PP)에 실장되는 집적회로칩(20), 예를 들어 구동칩과 회로 기판(40), 예를 들어 연성 회로 기판을 포함할 수 있다.Referring to FIG. 9 , the display device 1 includes an organic light emitting element (Fig. and a display panel 10 having a basic structure in which 10 light emitting layers (EML) are formed. In addition, the display device 1 includes an integrated circuit chip 20 mounted on the pad part PP of the first substrate 11, eg, a driving chip, and a circuit board 40, eg, a flexible circuit board. can do.

도 10을 참조하면, 한 화소를 기준으로 표시 패널(10)은 제1 기판(11), 버퍼층(BU), 반도체층(AP), 게이트 전극(GE), 소스 전극(SE), 드레인 전극(DE), 게이트 절연막(14), 층간 절연막(15), 평탄화막(16) 화소 정의막(17), 제1 전극(E1), 발광층(EML), 제2 전극(E2) 및 제2 기판(12)을 포함한다.Referring to FIG. 10 , the display panel 10 includes a first substrate 11, a buffer layer BU, a semiconductor layer AP, a gate electrode GE, a source electrode SE, and a drain electrode ( DE), gate insulating film 14, interlayer insulating film 15, planarization film 16, pixel defining film 17, first electrode E1, light emitting layer EML, second electrode E2, and second substrate ( 12).

제1 기판(11)은 투명한 절연성 물질로 형성될 수 있다. 예를 들어, 제1 기판(11)은 유리, 석영, 세라믹, 플라스틱 등으로 형성될 수 있다. 제1 기판(11)은 평탄한 판상일 수 있다. 몇몇 실시예에 의하면 제1 기판(11)은 외력에 의하여 용이하게 구부러질 수 있는 재질로 형성될 수도 있다. 제1 기판(11)은 제1 기판(11) 상에 배치된 타 구성들을 지지할 수 있다.The first substrate 11 may be formed of a transparent insulating material. For example, the first substrate 11 may be formed of glass, quartz, ceramic, or plastic. The first substrate 11 may have a flat plate shape. According to some embodiments, the first substrate 11 may be formed of a material that can be easily bent by an external force. The first substrate 11 may support other components disposed on the first substrate 11 .

버퍼층(BU)은 제1 기판(11) 상에 형성될 수 있다. 버퍼층(BU)은 불순 원소의 침투를 방지하며 제1 기판(11)의 상면을 평탄화할 수 있다. 버퍼층(BU)은 질화 규소(SiN_x)막, 산화 규소(SiO₂)막, 산질화 규소(SiO_xN_y)막 중 어느 하나로 형성될 수 있다. 몇몇 실시예에 의하면, 버퍼층(BU)은 생략될 수도 있다.The buffer layer BU may be formed on the first substrate 11 . The buffer layer BU may prevent penetration of impurity elements and planarize the top surface of the first substrate 11 . The buffer layer BU may be formed of any one of a silicon nitride (SiN _x ) film, a silicon oxide (SiO ₂ ) film, and a silicon oxynitride (SiO _x N _y ) film. According to some embodiments, the buffer layer BU may be omitted.

반도체층(AP)은 제1 기판(11)의 상부, 구체적으로 버퍼층(BU) 상에 배치될 수 있다. 반도체층(AP)은 비정질 규소막 또는 다결정 규소막으로 형성될 수 있다. 반도체층(AP)은 불순물이 도핑되지 않은 채널 영역, 채널 영역의 양 측에 배치되고 p+ 도핑되어 소스 전극(SE) 및 드레인 전극(DE)과 각각 접촉하는 소스 영역 및 드레인 영역을 포함할 수 있다. 반도체층(AP)에 도핑되는 불순물은 붕소(B)를 포함하는 P형 불순물일 수 있으며, 예를 들어, B₂H₆ 등이 불순물로서 사용될 수 있다. 반도체층(AP)에 도핑되는 불순물의 종류는 실시예에 따라 다양하게 변경될 수 있다.The semiconductor layer AP may be disposed on the upper portion of the first substrate 11 , specifically, on the buffer layer BU. The semiconductor layer AP may be formed of an amorphous silicon layer or a polycrystalline silicon layer. The semiconductor layer AP may include a channel region not doped with impurities, and a source region and a drain region disposed on both sides of the channel region and doped with p+ to contact the source electrode SE and the drain electrode DE, respectively. . The impurity doped into the semiconductor layer AP may be a P-type impurity including boron (B), and for example, B ₂ H ₆ may be used as the impurity. The type of impurity doped in the semiconductor layer AP may be variously changed according to embodiments.

게이트 절연막(14)은 반도체층(AP)의 상부에 배치될 수 있다. 게이트 절연막(14)은 게이트 전극(GE)과 반도체층(AP)을 상호 절연시킬 수 있다. 게이트 절연막(14)은 질화 규소(SiN_x) 또는 산화 규소(SiO₂)로 형성될 수 있다.The gate insulating layer 14 may be disposed on the semiconductor layer AP. The gate insulating layer 14 may insulate the gate electrode GE and the semiconductor layer AP from each other. The gate insulating layer 14 may be formed of silicon nitride (SiN _x ) or silicon oxide (SiO ₂ ).

게이트 전극(GE)은 게이트 절연막(14)의 상부에 배치될 수 있다. 게이트 전극(GE)은 반도체층(AP)의 적어도 일부 영역과 중첩되도록 배치될 수 있다. 게이트 전극(GE)에 인가되는 전압에 의하여, 반도체층(AP)이 도전성 또는 비도전성을 갖는지 여부가 제어될 수 있다. 예를 들어, 게이트 전극(GE)에 상대적으로 높은 전압이 인가되는 경우, 반도체층(AP)이 도전성을 가져, 드레인 전극(DE) 및 소스 전극(SE)이 상호 전기적으로 연결되도록 할 수 있으며, 게이트 전극(GE)에 상대적으로 낮은 전압이 인가되는 경우, 반도체층(AP)이 비도전성을 가져, 드레인 전극(DE) 및 소스 전극(SE)이 상호 절연되도록 할 수 있다.The gate electrode GE may be disposed on the gate insulating layer 14 . The gate electrode GE may be disposed to overlap at least a portion of the semiconductor layer AP. Depending on the voltage applied to the gate electrode GE, whether the semiconductor layer AP has conductivity or non-conductivity may be controlled. For example, when a relatively high voltage is applied to the gate electrode GE, the semiconductor layer AP may have conductivity so that the drain electrode DE and the source electrode SE are electrically connected to each other. When a relatively low voltage is applied to the gate electrode GE, the semiconductor layer AP may have non-conductivity so that the drain electrode DE and the source electrode SE may be insulated from each other.

층간 절연막(15)은 게이트 전극(GE)의 상부에 배치될 수 있다. 층간 절연막(15)은 게이트 전극(GE)을 커버하여, 게이트 전극(GE)을 소스 전극(SE) 및 드레인 전극(DE)과 절연시킬 수 있다. 층간 절연막(15)은 질화 규소(SiNx) 또는 산화 규소(SiO2) 등으로 형성될 수 있다. The interlayer insulating layer 15 may be disposed on the gate electrode GE. The interlayer insulating layer 15 may cover the gate electrode GE to insulate the gate electrode GE from the source electrode SE and the drain electrode DE. The interlayer insulating layer 15 may be formed of silicon nitride (SiNx) or silicon oxide (SiO2).

소스 전극(SE) 및 드레인 전극(DE)은 층간 절연막(15)의 상부에 배치될 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 층간 절연막(15)과 게이트 절연막(14)을 관통하여 형성된 관통홀을 통하여 각각 반도체층(AP)과 연결될 수 있다.The source electrode SE and the drain electrode DE may be disposed on the interlayer insulating layer 15 . The source electrode SE and the drain electrode DE may be connected to the semiconductor layer AP through a through hole formed through the interlayer insulating layer 15 and the gate insulating layer 14 .

소스 전극(SE), 드레인 전극(DE), 게이트 전극(GE) 및 반도체층(AP)은 박막 트랜지스터(TR)를 형성할 수 있으며, 박막 트랜지스터(TR)는 게이트 전극(GE)에 인가되는 전압에 따라, 소스 전극(SE)에 전달되는 신호를 드레인 전극(DE)에 전달할지 여부를 결정할 수 있다.The source electrode SE, the drain electrode DE, the gate electrode GE, and the semiconductor layer AP may form a thin film transistor TR, and the thin film transistor TR has a voltage applied to the gate electrode GE. Accordingly, it may be determined whether to transfer the signal transmitted to the source electrode SE to the drain electrode DE.

평탄화막(16)은 층간 절연막(15), 소스 전극(SE) 및 드레인 전극(DE) 상부에 형성될 수 있다. 평탄화막(16)은 평탄화막(16)의 상부에 배치되는 발광층(EML)의 발광 효율을 높이기 위하여 소스 전극(SE) 및 드레인 전극(DE) 상부의 단차를 없애고 평탄한 면을 형성할 수 있다. The planarization layer 16 may be formed on the interlayer insulating layer 15 , the source electrode SE and the drain electrode DE. The planarization layer 16 may form a flat surface by removing a step on the upper portions of the source electrode SE and the drain electrode DE in order to increase the luminous efficiency of the light emitting layer EML disposed on the planarization layer 16 .

평탄화막(16)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolicresin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(poly phenylenesulfides resin), 및 벤조사이클로부텐(benzocyclobutene, BCB) 중 하나 이상의 물질로 형성될 수 있다.The planarization film 16 is made of acrylic resin, epoxy resin, phenolic resin, polyamides resin, polyimide resin, unsaturated polyester resin ( unsaturated polyesters resin), poly phenylenethers resin, poly phenylenesulfides resin, and benzocyclobutene (BCB).

평탄화막(16)에는 비아홀이 형성될 수 있으며, 비아홀을 통하여 제1 전극(E1)은 드레인 전극(DE)과 접촉하여, 전기적으로 연결될 수 있다.A via hole may be formed in the planarization layer 16 , and the first electrode E1 may contact the drain electrode DE through the via hole and may be electrically connected to the drain electrode DE.

제1 전극(E1)은 평탄화막(16)의 상부 및 발광층(EML)의 하부에 배치될 수 있다. 제1 전극(E1)은 비아홀을 통하여 드레인 전극(DE)과 전기적으로 연결되어, 드레인 전극(DE)에 인가된 신호를 발광층(EML)의 하부에 전달할 수 있다.The first electrode E1 may be disposed above the planarization layer 16 and below the light emitting layer EML. The first electrode E1 is electrically connected to the drain electrode DE through the via hole, so that a signal applied to the drain electrode DE can be transmitted to the lower portion of the light emitting layer EML.

제1 전극(E1)은 반사형 도전 물질, 투명 도전 물질, 또는 반 투명 도전 물질로 형성될 수 있다. 예를 들어, 반사형 도전 물질로는 리튬(Li), 칼슘(Ca), 플루오르화 리튬/칼슘(LiF/Ca), 플루오르화리튬/알루미늄(LiF/Al), 알루미뮴(Al), 은(Ag), 마그네슘(Mg), 또는 금(Au) 등이 사용될 수 있고, 투명 도전 물질로는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(산화 아연) 또는 In₂O₃ (Indium Oxide) 등이 사용될 수 있고, 반투명형 도전 물질로는 마그네슘(Mg) 및 은(Ag) 중 하나 이상을 포함한 공증착 물질 또는 마그네슘(Mg), 은(Ag), 칼슘(Ca), 리튬(Li), 및 알루미늄(Al) 중 하나 이상의 물질이 사용될 수 있다.The first electrode E1 may be formed of a reflective conductive material, a transparent conductive material, or a semi-transparent conductive material. For example, as the reflective conductive material, lithium (Li), calcium (Ca), lithium/calcium fluoride (LiF/Ca), lithium fluoride/aluminum (LiF/Al), aluminum (Al), silver ( Ag), magnesium (Mg), or gold (Au) may be used, and the transparent conductive material may include indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), or In ₂ O ₃ (Indium Tin Oxide). Oxide) may be used, and as the translucent conductive material, a co-deposition material including at least one of magnesium (Mg) and silver (Ag) or magnesium (Mg), silver (Ag), calcium (Ca), and lithium (Li) ), and aluminum (Al).

화소 정의막(17)은 평탄화막(16)의 상부에 배치될 수 있다. 화소 정의막(17)은 유기 발광 표시 장치에 포함되는 복수의 화소를 각 화소로 구획할 수 있다. 화소 정의막(17)은 평탄화막(16) 상부의 전면을 커버하는 것은 아니다. 화소 정의막(17)은 평탄화막(16) 상부를 커버하지 않는 영역에는 개구부가 형성될 수 있다. 개구부를 통하여 제1 전극(E1)은 화소 정의막(17)의 상부로 노출될 수 있다. 개구부 내의 제1 전극(E1) 상부에는 발광층(EML)을 포함하는 유기 발광 소자가 배치될 수 있다. 도시되지 않았지만, 유기 발광 소자는 정공 주입층, 정공 수송층, 전자 수송층 및 전자 주입층을 포함할 수 있다.The pixel defining layer 17 may be disposed on the planarization layer 16 . The pixel defining layer 17 may partition a plurality of pixels included in the organic light emitting display device into individual pixels. The pixel defining layer 17 does not cover the entire upper portion of the planarization layer 16 . An opening may be formed in a region of the pixel defining layer 17 that does not cover the upper portion of the planarization layer 16 . The first electrode E1 may be exposed above the pixel defining layer 17 through the opening. An organic light emitting element including an emission layer EML may be disposed above the first electrode E1 in the opening. Although not shown, the organic light emitting device may include a hole injection layer, a hole transport layer, an electron transport layer, and an electron injection layer.

발광층(EML)은 제1 전극(E1) 상에 형성된다. 발광층(EML)은 제1 전극(E1)에서 제공되는 정공과 제2 전극(E2)에서 제공되는 전자를 재결합시켜 광을 방출한다. 보다 상세히 설명하면, 발광층(EML)에 정공 및 전자가 제공되면 정공 및 전자가 결합하여 엑시톤을 형성하고, 이러한 엑시톤이 여기 상태로부터 기저 상태로 변화면서 광을 방출시킨다. 이러한 발광층(EML)은 적색을 방출하는 적색 발광층, 녹색을 방출하는 녹색 발광층, 및 청색을 방출하는 청색 발광층을 포함할 수 있다. The light emitting layer EML is formed on the first electrode E1. The light emitting layer EML emits light by recombination of holes provided from the first electrode E1 and electrons provided from the second electrode E2. More specifically, when holes and electrons are provided to the light emitting layer EML, the holes and electrons combine to form excitons, and these excitons emit light while changing from an excited state to a ground state. The light emitting layer EML may include a red light emitting layer emitting red light, a green light emitting layer emitting green light, and a blue light emitting layer emitting blue light.

제2 전극(E2)은 발광층(EML)의 상부에 배치될 수 있다. 제2 전극(E2)은 제1 전극(E1)과 동일한 재질로 형성될 수 있으나, 반드시 이에 한정되는 것은 아니다. 몇몇 실시예에 의하면, 제2 전극(E2)은 표시 장치(1)에 포함된 복수의 화소들에 배치되는 공통전극일 수 있다. 몇몇 실시예에 의하면, 제2 전극은 발광층(EML)의 상부 및 화소 정의막(17)의 상부 전면에 배치될 수도 있다. 제1 전극(E1)과 제2 전극(E2) 사이에 흐르는 전류에 따라 발광층(EML)의 발광이 제어될 수 있다.The second electrode E2 may be disposed on the light emitting layer EML. The second electrode E2 may be formed of the same material as the first electrode E1, but is not necessarily limited thereto. According to some embodiments, the second electrode E2 may be a common electrode disposed in a plurality of pixels included in the display device 1 . According to some embodiments, the second electrode may be disposed on the entire upper surface of the light emitting layer EML and the pixel defining layer 17 . Light emission of the light emitting layer EML may be controlled according to a current flowing between the first electrode E1 and the second electrode E2 .

제2 기판(12)은 투명한 절연성 물질로 형성될 수 있다. 예를 들어, 제2 기판(12)은 유리, 석영, 세라믹, 플라스틱 등으로 형성될 수 있다. 제2 기판(12)은 평탄한 판상일 수 있다. 몇몇 실시예에 의하면 제2 기판(12)은 외력에 의하여 용이하게 구부러질 수 있는 재질로 형성될 수도 있다. The second substrate 12 may be formed of a transparent insulating material. For example, the second substrate 12 may be formed of glass, quartz, ceramic, plastic, or the like. The second substrate 12 may have a flat plate shape. According to some embodiments, the second substrate 12 may be formed of a material that can be easily bent by an external force.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described with reference to the accompanying drawings, those skilled in the art to which the present invention pertains can be implemented in other specific forms without changing the technical spirit or essential features of the present invention. you will be able to understand Therefore, the embodiments described above should be understood as illustrative in all respects and not limiting.

100: 칩 본딩 장치 110: 메인 스테이지
120: 분할 스테이지 130: 이동 부재
140: 완충 부재 150: 본딩 헤드
160: 구동부 170: 제어부100: chip bonding device 110: main stage
120: division stage 130: moving member
140: buffer member 150: bonding head
160: drive unit 170: control unit

Claims

a main stage supporting the display part among the substrates on which the display part and the pad part are defined;
a division stage supporting the pad portion of the substrate and including a plurality of division blocks arranged along a first direction; and
An anisotropic conductive integrated circuit chip disposed on the upper part of the division stage and including a first conductive bump group and a second conductive bump group disposed on the lower part and spaced apart from each other along the first direction is disposed on the pad part of the substrate. Including a bonding head for thermal compression on the film,
The division stage is configured so that each of the plurality of division blocks supports the substrate or vertically moves away from the substrate,
The division stage vertically moves at least some of the plurality of division blocks so that at least one division block overlapping the first conductive bump group and the second conductive bump group among the plurality of division blocks supports the substrate; , At least one division block overlapping the first separation region between the first conductive bump group and the second conductive bump group is spaced apart from the substrate.

delete

According to claim 1,
The first conductive bump group includes a plurality of first conductive bumps arranged along a second direction crossing the first direction, and the second conductive bump group extends along a second direction crossing the first direction. A chip bonding device comprising a plurality of second conductive bumps that are arranged.

According to claim 3,
A first separation distance of the first separation region is greater than a width of the first conductive bump or the second conductive bump in the first direction;
A width of each of the plurality of split blocks in the first direction is smaller than the first separation distance.

According to claim 4,
The integrated circuit chip includes a third conductive bump group including a plurality of third conductive bumps spaced apart from the first conductive bump group in the first direction and arranged along the second direction;
a second separation distance of a second separation region between the first conductive bump group and the third conductive bump group is smaller than a width of the first conductive bump or the third conductive bump;
The division stage is configured such that at least one division block overlapping the second separation region is fixed to support the substrate.

According to claim 1,
The chip bonding device further comprises a movable member supporting the dividing stage and configured to be vertically movable.

According to claim 6,
The movable member is formed to extend along a direction in which the plurality of division blocks are vertically moved, and a movement block vertically moved to support the plurality of division blocks and to enable vertical movement of the plurality of division blocks, and the plurality of division blocks are formed. Chip bonding device comprising a plurality of moving bars coupled to the moving block corresponding to the block.

According to claim 7,
The plurality of moving bars are composed of racks,
Each of the division blocks includes a groove and a pinion installed inside the groove to engage with the moving bar.

disposing a display panel on the main stage and the division stage so that the display portion of the first substrate is aligned on the main stage and the pad portion of the first substrate is aligned on the division stage including a plurality of division blocks; ;
The division stage vertically moves at least some of the plurality of division blocks and is arranged to be spaced apart from each other along a first direction under an integrated circuit chip disposed on a pad portion of the first substrate among the plurality of division blocks. At least one dividing block overlapping the first conductive bump group and the second conductive bump group supports the substrate, and overlaps the first separation region between the first conductive bump group and the second conductive bump group. separating one division block from the substrate; and
and thermally compressing the integrated circuit chip on the anisotropic conductive film disposed on the pad portion of the first substrate by using a bonding head disposed above the division stage.

According to claim 9,
The first conductive bump group includes a plurality of first conductive bumps arranged along a second direction crossing the first direction, and the second conductive bump group extends along a second direction crossing the first direction. A method of manufacturing a display device including a plurality of arranged second conductive bumps.

According to claim 10,
A first separation distance of the first separation region is greater than a width of the first conductive bump or the second conductive bump in the first direction;
A width of each of the plurality of division blocks in the first direction is smaller than the first separation distance.

According to claim 11,
The integrated circuit chip includes a third conductive bump group including a plurality of third conductive bumps spaced apart from the first conductive bump group in the first direction and arranged along the second direction;
a second separation distance of a second separation region between the first conductive bump group and the third conductive bump group is smaller than a width of the first conductive bump or the third conductive bump;
The division stage is configured such that at least one division block overlapping the second separation region is fixed to support the substrate.

According to claim 9,
The step of vertically moving the at least one division block away from the first substrate is performed by a movable member supporting the division stage and capable of vertical movement.

According to claim 13,
The movable member is formed to extend along a direction in which the plurality of division blocks are vertically moved, and a movement block vertically moved to support the plurality of division blocks and to enable vertical movement of the plurality of division blocks, and the plurality of division blocks are formed. A method of manufacturing a display device including a plurality of moving bars coupled to the moving block to correspond to the block.

According to claim 14,
The plurality of moving bars are composed of racks,
The method of manufacturing a display device of claim 1 , wherein each of the division blocks includes a groove, and a pinion installed inside the groove and engaged with the moving bar.

According to claim 9,
The integrated circuit chip is a driving chip that transmits a driving signal to the first substrate.