KR102484357B1 - Roll-to-roll panel level package - Google Patents

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KR102484357B1
KR102484357B1 KR1020210026701A KR20210026701A KR102484357B1 KR 102484357 B1 KR102484357 B1 KR 102484357B1 KR 1020210026701 A KR1020210026701 A KR 1020210026701A KR 20210026701 A KR20210026701 A KR 20210026701A KR 102484357 B1 KR102484357 B1 KR 102484357B1
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Abstract

본 발명의 일 측면에 따르면, 칩 수용부가 형성되는 방열부와, 상기 칩 수용부에 배치되고 표면에 칩 패드가 배치된 반도체 칩과, 상기 칩 패드와 전기적으로 연결된 재배선을 포함하며 적어도 한 개층으로 구성된 재배선층과, 상기 재배선층을 덮도록 배치되는 프리프레그층과, 상기 재배선과 전기적으로 연결된 외부 전극 패드를 포함하는 롤투롤 패널 레벨 패키지를 제공한다.According to one aspect of the present invention, at least one layer includes a heat dissipation part in which a chip accommodating part is formed, a semiconductor chip disposed in the chip accommodating part and having a chip pad disposed on a surface thereof, and a redistribution electrically connected to the chip pad. A roll-to-roll panel level package including a redistribution layer composed of, a prepreg layer disposed to cover the redistribution layer, and external electrode pads electrically connected to the redistribution layer.

Description

롤투롤 패널 레벨 패키지{Roll-to-roll panel level package}Roll-to-roll panel level package {Roll-to-roll panel level package}

본 발명은 롤투롤 패널 레벨 패키지에 관한 것이다.The present invention relates to a roll-to-roll panel level package.

패널 레벨 패키지는 보다 많은 반도체 칩을 패키징할 수 있어, 고집적 반도체 패키지를 구현할 수 있다.A panel level package can package more semiconductor chips, and thus realize a highly integrated semiconductor package.

고집적의 패널 레벨 패키지는 상대적으로 발열이 많이 일어날 수 있으므로, 발열을 해결할 수 있는 설계가 필요하다.Since a highly integrated panel-level package can generate a relatively large amount of heat, a design that can solve heat is required.

반도체 패키지의 발열 문제를 해결하지 못한다면 반도체 칩에 손상을 유발하거나 반도체 칩의 수명이 줄게 되므로, 반도체 패키지의 발열을 해결하기 위한 기술이 꾸준히 개발되고 있다.If the heat generation problem of the semiconductor package is not solved, the semiconductor chip may be damaged or the lifetime of the semiconductor chip may be reduced. Therefore, technologies for solving the heat generation problem of the semiconductor package are being continuously developed.

공개특허공보 10-2019-0095998호에는 반도체칩이 실장된 기판에 히트 싱크를 배치하여 열을 방출하는 전력용 반도체 모듈이 제조 방법이 개시되어 있다.Publication No. 10-2019-0095998 discloses a method for manufacturing a power semiconductor module in which heat is dissipated by disposing a heat sink on a substrate on which a semiconductor chip is mounted.

본 발명의 일 측면에 따르면, 방열 성능이 개선된 롤투롤 패널 레벨 패키지를 제공하는 것을 주된 과제로 한다.According to one aspect of the present invention, a main object is to provide a roll-to-roll panel level package with improved heat dissipation performance.

본 발명의 일 측면에 따르면, 칩 수용부가 형성되는 방열부;와, 상기 칩 수용부에 배치되고, 표면에 칩 패드가 배치된 반도체 칩;과, 상기 칩 패드와 전기적으로 연결된 재배선을 포함하며, 적어도 한 개층으로 구성된 재배선층;과, 상기 재배선층을 덮도록 배치되는 프리프레그층;과, 상기 재배선과 전기적으로 연결된 외부 전극 패드를 포함하는, 롤투롤 패널 레벨 패키지를 제공한다.According to one aspect of the present invention, a heat dissipation unit in which a chip accommodating unit is formed; a semiconductor chip disposed in the chip accommodating unit and having a chip pad disposed on a surface thereof; and a redistribution electrically connected to the chip pad. , a redistribution layer composed of at least one layer; a prepreg layer disposed to cover the redistribution layer; and an external electrode pad electrically connected to the redistribution layer.

여기서, 상기 방열부는 구리를 포함하여 이루어질 수 있다.Here, the heat dissipation part may include copper.

여기서, 상기 방열부는 C-194 합금을 포함하여 이루어질 수 있다.Here, the heat dissipation part may be made of C-194 alloy.

여기서, 상기 방열부의 표면에는 Au/Pd/Ni의 3층 도금층 또는 Au/Ni의 2층 도금층이 배치될 수 있다.Here, a three-layer plating layer of Au/Pd/Ni or a two-layer plating layer of Au/Ni may be disposed on the surface of the heat dissipation part.

여기서, 상기 칩 수용부는 홈의 형상을 가질 수 있다.Here, the chip accommodating part may have a shape of a groove.

여기서, 상기 반도체 칩의 표면들 중 상기 방열부와 마주보는 표면에는 Au/Sn의 2층 도금층이 배치될 수 있다.Here, a two-layer plating layer of Au/Sn may be disposed on a surface of the semiconductor chip facing the heat dissipation part.

여기서, 상기 방열부와 상기 반도체 칩은 공융 결합으로 연결될 수 있다.Here, the heat dissipation part and the semiconductor chip may be connected by eutectic bonding.

본 발명의 일 측면에 따른 롤투롤 패널 레벨 패키지는, 반도체 칩에서 발생한 열이 패널 레벨 패키지를 이루는 방열부를 통해 배출되므로, 패널 레벨 패키지의 방열 성능이 우수한 효과가 있다.In the roll-to-roll panel level package according to one aspect of the present invention, since heat generated in a semiconductor chip is discharged through a heat dissipation unit constituting the panel level package, the panel level package has excellent heat dissipation performance.

도 1은 본 발명의 일 실시예에 대한 롤투롤 패널 레벨 패키지의 단면도이다.
도 2 및 도 3은, 도 1에 도시된 방열부의 표면에 배치된 도금층의 개략적인 단면도이다.
도 4는, 도 1에 도시된 반도체 칩의 표면들 중 방열부와 마주보는 표면에 배치된 도금층의 개략적인 단면도이다.
도 5는 본 발명의 일 실시예에 대한 방열부에 칩 수용부가 형성된 모습을 도시한 개략적인 사시도이다.
도 6 내지 도 16은 본 발명의 일 실시예에 대한 롤투롤 패널 레벨 패키지의 제조 공정을 순차적으로 도시한 도면들이다.1 is a cross-sectional view of a roll-to-roll panel level package according to an embodiment of the present invention.
2 and 3 are schematic cross-sectional views of the plating layer disposed on the surface of the heat dissipation unit shown in FIG. 1 .
FIG. 4 is a schematic cross-sectional view of a plating layer disposed on a surface of the semiconductor chip shown in FIG. 1 facing a heat dissipation unit among surfaces.
5 is a schematic perspective view illustrating a state in which a chip accommodating part is formed in a heat dissipating part according to an embodiment of the present invention.
6 to 16 are diagrams sequentially illustrating a manufacturing process of a roll-to-roll panel level package according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 바람직한 실시예에 따른 본 발명을 상세히 설명하기로 한다. 또한, 본 명세서 및 도면에 있어서, 실질적으로 동일한 구성을 갖는 구성 요소에 대해서는, 동일한 부호를 사용함으로써 중복 설명을 생략하며, 도면에는 이해를 돕기 위해 크기, 길이의 비율 등에서 과장된 부분이 존재할 수 있다. Hereinafter, the present invention according to a preferred embodiment will be described in detail with reference to the accompanying drawings. In addition, in the present specification and drawings, redundant descriptions are omitted by using the same reference numerals for components having substantially the same configuration, and exaggerated portions in size, length ratio, etc. may exist in the drawings to aid understanding.

본 발명은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. The present invention will become clear with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various different forms, only these embodiments make the disclosure of the present invention complete, and common knowledge in the art to which the present invention belongs. It is provided to fully inform the holder of the scope of the invention, and the present invention is only defined by the scope of the claims.

한편, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Meanwhile, terms used in this specification are for describing the embodiments and are not intended to limit the present invention. In this specification, singular forms also include plural forms unless specifically stated otherwise in a phrase. As used herein, "comprises" and/or "comprising" means that a stated component, step, operation, and/or element is present in the presence of one or more other components, steps, operations, and/or elements. or do not rule out additions. Terms such as first and second may be used to describe various components, but the components should not be limited by the terms. Terms are used only to distinguish one component from another.

도 1은 본 발명의 일 실시예에 대한 롤투롤 패널 레벨 패키지의 단면도이고, 도 2 및 도 3은, 도 1에 도시된 방열부의 표면에 배치된 도금층의 개략적인 단면도이며, 도 4는, 도 1에 도시된 반도체 칩의 표면들 중 방열부와 마주보는 표면에 배치된 도금층의 개략적인 단면도이다. 또한, 도 5는 본 발명의 일 실시예에 대한 방열부에 칩 수용부가 형성된 모습을 도시한 개략적인 사시도이다.1 is a cross-sectional view of a roll-to-roll panel level package according to an embodiment of the present invention, FIGS. 2 and 3 are schematic cross-sectional views of a plating layer disposed on a surface of a heat dissipation unit shown in FIG. 1, and FIG. 1 is a schematic cross-sectional view of a plating layer disposed on a surface of the semiconductor chip facing the heat dissipation unit among the surfaces. 5 is a schematic perspective view showing a state in which a chip accommodating portion is formed in a heat dissipating portion according to an embodiment of the present invention.

도 1은 본 발명의 일 실시예에 관한 롤투롤 패널 레벨 패키지의 단면도인데, 도 1에는 롤투롤 패널 레벨 패키지(100)의 외부 전극 패드(150)에 연결 범프(B)가 배치된 모습이 도시되어 있다.FIG. 1 is a cross-sectional view of a roll-to-roll panel level package according to an embodiment of the present invention, and FIG. 1 shows a state in which connection bumps B are disposed on external electrode pads 150 of the roll-to-roll panel level package 100. has been

도 1에 도시된 바와 같이, 본 발명의 일 실시예에 관한 롤투롤 패널 레벨 패키지(100)는, 방열부(110), 반도체 칩(120), 재배선층(130), 프리프레그층(140), 외부 전극 패드(150)를 포함한다.As shown in FIG. 1 , a roll-to-roll panel level package 100 according to an embodiment of the present invention includes a heat dissipation unit 110, a semiconductor chip 120, a redistribution layer 130, and a prepreg layer 140. , and an external electrode pad 150 .

방열부(110)는 판상의 형상을 가지고 있는데, 방열 성능이 우수한 소재로 이루어진다. 방열부(110)는 반도체 칩(120)과 접촉하도록 배치되어, 반도체 칩(120)이 작동 시 반도체 칩(120)에서 발생한 열을 전달받아 방열 작용을 수행하게 된다.The heat dissipation unit 110 has a plate-like shape, and is made of a material having excellent heat dissipation performance. The heat dissipation unit 110 is disposed to contact the semiconductor chip 120 and receives heat generated from the semiconductor chip 120 during operation of the semiconductor chip 120 to perform a heat dissipation function.

본 실시예에서는 방열부(110)는 C-194 합금을 포함하여 이루어진다. C-194 합금은 풍산, Olin사가 개발한 합금으로서 구리를 포함하며, 방열 성능이 우수하다.In this embodiment, the heat dissipation unit 110 is made of C-194 alloy. C-194 alloy is an alloy developed by Poongsan and Olin. It contains copper and has excellent heat dissipation performance.

본 실시예에 따르면 방열부(110)의 소재로 C-194 합금을 적용하지만, 본 발명은 이에 한정하지 않는다. 즉, 본 발명의 방열부의 소재로는 C-194 합금 외에도 다양한 소재가 제한 없이 적용될 수 있다. 예를 들어 방열부의 소재로, 구리, 금, 은 등의 단일 금속, 기타 금속 합금, 합성 수지 등이 적용될 수 있다.According to this embodiment, the C-194 alloy is applied as a material for the heat dissipation unit 110, but the present invention is not limited thereto. That is, various materials other than the C-194 alloy may be applied without limitation as the material of the heat dissipation part of the present invention. For example, a single metal such as copper, gold, or silver, other metal alloys, synthetic resins, or the like may be used as a material for the heat dissipation unit.

도 5에 도시된 바와 같이, 방열부(110)에는 칩 수용부(111)가 형성되어 있다.As shown in FIG. 5 , a chip accommodating portion 111 is formed in the heat dissipating portion 110 .

칩 수용부(111)는 홈의 형상을 가지고 있는데, 칩 수용부(111)에는 반도체 칩(120)이 배치되게 된다.The chip accommodating portion 111 has a shape of a groove, and the semiconductor chip 120 is disposed in the chip accommodating portion 111 .

칩 수용부(111)는 판상의 방열부(110)를 가공하여 형성할 수 있는데, 칩 수용부(111)를 형성하기 위한 가공 방법으로는 에칭액을 이용한 습식 식각 방법, 레이저 드릴링 방법, 기타 여러 종류의 건식 식각 방법이 사용될 수 있다. The chip accommodating portion 111 may be formed by processing the plate-shaped heat dissipating portion 110. Processing methods for forming the chip accommodating portion 111 include a wet etching method using an etchant, a laser drilling method, and various other types. A dry etching method may be used.

방열부(110)의 표면에는 도금층(112)(113)이 배치되는데, 도 2 및 도 3에 도시된 바와 같이, 도금층(112)(113)은 Au/Pd/Ni의 3층 도금층으로 구성될 수 있다.Plated layers 112 and 113 are disposed on the surface of the heat dissipation unit 110. As shown in FIGS. 2 and 3, the plated layers 112 and 113 may be composed of a three-layer plated layer of Au/Pd/Ni. can

본 실시예에 따르면 도금층(112)(113)은 Au/Pd/Ni의 3층 도금층으로 구성되지만, 본 발명은 이에 한정하지 않는다. 예를 들면, 본 발명에 따른 도금층(112)(113)은 Au/Ni의 2층 도금층으로 구성될 수도 있고, 그 외에도 다양한 조성, 다양한 층수의 도금층으로 구성될 수 있다.According to this embodiment, the plating layers 112 and 113 are composed of a three-layer plating layer of Au/Pd/Ni, but the present invention is not limited thereto. For example, the plating layers 112 and 113 according to the present invention may be composed of a two-layer plating layer of Au/Ni, or other plating layers of various compositions and numbers of layers.

한편, 반도체칩(120)은 칩 수용부(111)에 수용되어 배치되는데, 반도체 칩(120)의 일면(121)에는 전기적 연결을 위한 칩 패드(121a)가 배치되어 있다. Meanwhile, the semiconductor chip 120 is accommodated and disposed in the chip accommodating portion 111 , and a chip pad 121a for electrical connection is disposed on one surface 121 of the semiconductor chip 120 .

반도체 칩(120)의 타면(122)은 방열부(110)와 마주보는 표면인데, 타면(122)에는 도금층(123)이 배치된다.The other surface 122 of the semiconductor chip 120 is a surface facing the heat dissipation unit 110 , and the plating layer 123 is disposed on the other surface 122 .

도 4에 도시된 바와 같이, 도금층(123)은 Au/Sn의 2층 도금층으로 구성될 수 있다. As shown in FIG. 4 , the plating layer 123 may be composed of a two-layer plating layer of Au/Sn.

반도체 칩(120)에 배치된 도금층(123)은, 방열부(110)의 표면에 배치된 도금층(112)과 함께 공융 결합(Eutectic bonding)을 일으켜, 방열부(110)와 반도체 칩(120)은 공융 결합으로 서로 부착되어 연결된다. 즉, 열을 가하여 약 섭씨 250도 이상의 온도가 되면 도금층(123)과 도금층(112)은 융해되어 서로 결합되게 된다. The plating layer 123 disposed on the semiconductor chip 120 causes eutectic bonding together with the plating layer 112 disposed on the surface of the heat dissipating portion 110, thereby forming the heat dissipating portion 110 and the semiconductor chip 120. are attached to each other by eutectic bonds. That is, when heat is applied to a temperature of about 250 degrees Celsius or more, the plating layer 123 and the plating layer 112 are melted and bonded to each other.

본 실시예에 따르면 도금층(123)은 Au/Sn의 2층 도금층으로 구성되지만, 본 발명은 이에 한정하지 않는다. 즉, 본 발명에 따른 도금층(123)은, 방열부(110)의 표면에 배치된 도금층(112)과 함께 공융 결합을 일으킬 수 있으면 되고, 도금층(123)의 조성, 층 개수 등에는 특별한 제한이 없다.According to this embodiment, the plating layer 123 is composed of a two-layer plating layer of Au/Sn, but the present invention is not limited thereto. That is, the plating layer 123 according to the present invention only needs to be able to cause eutectic bonding with the plating layer 112 disposed on the surface of the heat dissipation part 110, and there are no special restrictions on the composition, number of layers, etc. of the plating layer 123. does not exist.

한편, 재배선층(130)은 재배선(131)을 배치하기 위한 층이다.Meanwhile, the redistribution layer 130 is a layer for arranging the redistribution 131 .

재배선층(130)은 절연 물질(E1)을 포함할 수 있는데, 절연 물질(E1)은 에폭시 소재, 실리콘계 소재, 우레탄계 소지 등의 다양한 절연 물질을 포함하여 구성할 수 있다.The redistribution layer 130 may include an insulating material E1, and the insulating material E1 may include various insulating materials such as an epoxy material, a silicon-based material, and a urethane-based substrate.

또한, 재배선층(130)은 포토 레지스트 공정이 가능한 물질로 구성될 수 있는데, 예를 들면 PDI(Photo Imageable Dielectric) 소재를 포함할 수 있으며, 구체적으로는 감광성 폴리이미드(Photosensitive polyimide, PSPI)를 포함할 수 있다. 재배선층(130)을 포토 레지스트 공정이 가능한 물질로 구성하는 경우, 재배선층(130)의 홀이나 패턴 가공 시 포토 레지스트 공정을 이용할 수 있다. In addition, the redistribution layer 130 may be made of a material capable of undergoing a photoresist process, for example, a photo imageable dielectric (PDI) material, specifically, photosensitive polyimide (PSPI). can do. When the redistribution layer 130 is made of a material capable of undergoing a photoresist process, a photoresist process may be used when processing holes or patterns of the redistribution layer 130 .

재배선층(130)은 제1 연결홀(H1)을 포함하는데, 제1 연결홀(H1)에는 제1 도전 연결부(K1)가 배치된다. 본 실시예에 따른 재배선층(130)은 팬 아웃(Fan-Out) 패키징 뿐만 아니라 팬 인(Fan-In) 패키징에도 적용될 수 있다.The redistribution layer 130 includes a first connection hole H1, and a first conductive connection portion K1 is disposed in the first connection hole H1. The redistribution layer 130 according to this embodiment may be applied to fan-out packaging as well as fan-out packaging.

제1 도전 연결부(K1)는 재배선(131)과 전기적으로 연결되는데, 제1 도전 연결부(K1)는 금, 은, 구리 등의 도전성 소재를 포함하여 이루어진다.The first conductive connection portion K1 is electrically connected to the redistribution 131, and the first conductive connection portion K1 includes a conductive material such as gold, silver, or copper.

재배선층(130)에 배치되는 재배선(131)은 금, 은, 구리 등의 도전성의 소재로 이루어지는데, 재배선(131)은 칩 패드(121a) 및 제2 도전 연결부(K2)와 전기적으로 연결된다.The redistribution 131 disposed on the redistribution layer 130 is made of a conductive material such as gold, silver, or copper, and the redistribution 131 is electrically connected to the chip pad 121a and the second conductive connection portion K2. Connected.

본 실시예에에 따른 재배선층(130)은 1개층으로 구성되지만, 본 발명은 이에 한정하지 않는다. 즉 본 발명에 따른 재배선층은 복수개의 층으로 구성될 수 있다. 예를 들면 본 발명에 따른 재배선층은 2개층, 3개층, 4개층, 5개층, 6개층, 7개층 등으로도 구성될 수 있다.Although the redistribution layer 130 according to this embodiment is composed of one layer, the present invention is not limited thereto. That is, the redistribution layer according to the present invention may be composed of a plurality of layers. For example, the redistribution layer according to the present invention may be composed of two layers, three layers, four layers, five layers, six layers, or seven layers.

한편, 프리프레그층(140)은 재배선층(130)을 덮도록 배치되며, 제2 연결홀(H2)이 형성되어 있다.Meanwhile, the prepreg layer 140 is disposed to cover the redistribution layer 130 and has a second connection hole H2 formed therein.

프리프레그층(140)은 강화섬유에 수지가 함침된 소재로 이루어져, 롤투롤 패널 레벨 패키지(100)의 전체 강성을 강화하는 기능을 수행한다. 본 실시예에 적용되는 프리프레그층(140)의 소재로는 공지의 프리프레그가 적용될 수 있다. The prepreg layer 140 is made of a material in which a reinforcing fiber is impregnated with a resin, and serves to reinforce the overall rigidity of the roll-to-roll panel level package 100 . A known prepreg may be applied as a material of the prepreg layer 140 applied to this embodiment.

제2 연결 홀(H2)에는 재배선(131)과 외부 전극 패드(150)를 전기적으로 연결하는 제2 도전 연결부(K2)가 배치된다.A second conductive connection portion K2 electrically connecting the redistribution 131 and the external electrode pad 150 is disposed in the second connection hole H2.

제2 도전 연결부(K2)는 금, 은, 구리 등의 도전성 소재를 포함하여 이루어진다.The second conductive connection portion K2 includes a conductive material such as gold, silver, or copper.

외부 전극 패드(150)는 제2 도전 연결부(K2)와 전기적으로 연결되어 있으므로, 재배선(131)과도 전기적으로 연결되게 된다.Since the external electrode pad 150 is electrically connected to the second conductive connection portion K2, it is also electrically connected to the redistribution 131.

외부 전극 패드(150)는 금, 은, 구리 등의 도전성 소재를 포함하여 이루어질 수 있는데, 외부 전극 패드(150)에는 연결 범프(B)가 배치될 수 있다. The external electrode pad 150 may include a conductive material such as gold, silver, or copper, and a connection bump B may be disposed on the external electrode pad 150 .

이하, 도 6 내지 도 16을 참조하여, 본 실시예에 대한 롤투롤 패널 레벨 패키지(100)의 제조 방법에 대해 살펴보기로 한다.Hereinafter, with reference to FIGS. 6 to 16 , a method of manufacturing the roll-to-roll panel level package 100 according to the present embodiment will be described.

도 6 내지 도 16은 본 발명의 일 실시예에 대한 롤투롤 패널 레벨 패키지의 제조 공정을 순차적으로 도시한 도면들이다.6 to 16 are diagrams sequentially illustrating a manufacturing process of a roll-to-roll panel level package according to an embodiment of the present invention.

도 6에 도시된 바와 같이, 제조자는 판상의 방열부(110)를 가공하여 홈 형상의 칩 수용부(111)를 방열부(110)에 형성하거나, 별도의 공정으로 칩 수용부(111)가 형성되어 있는 방열부(110)를 준비한다.As shown in FIG. 6, the manufacturer processes the plate-shaped heat dissipation part 110 to form the groove-shaped chip accommodating part 111 in the heat dissipating part 110, or the chip accommodating part 111 is formed in a separate process. The formed heat dissipation part 110 is prepared.

이어, 도 7에 도시된 바와 같이, 도금 공정을 통해 방열부(110)의 표면에 도금층(112)(113)을 형성하여 배치한다. 전술한 바와 같이, 도금층(112)(113)은 Au/Pd/Ni의 3층 도금층으로 구성될 수 있다.Subsequently, as shown in FIG. 7 , plating layers 112 and 113 are formed and disposed on the surface of the heat dissipation unit 110 through a plating process. As described above, the plating layers 112 and 113 may be composed of a three-layer plating layer of Au/Pd/Ni.

그 다음, 도 8에 도시된 바와 같이, 반도체 칩(120)을 칩 수용부(111)에 배치한다. 이 때, 반도체 칩(120)에 형성된 도금층(123)을 방열부(110)에 형성된 도금층(112)과 접촉시킨 후, 적절한 열을 가하여 온도를 높이게 되면, 도금층(123)과 도금층(112)은 서로 공융 결합이 이루어진다.Then, as shown in FIG. 8 , the semiconductor chip 120 is disposed in the chip accommodating portion 111 . At this time, when the plating layer 123 formed on the semiconductor chip 120 is brought into contact with the plating layer 112 formed on the heat dissipation unit 110 and the temperature is increased by applying appropriate heat, the plating layer 123 and the plating layer 112 are A eutectic bond is formed with each other.

그 다음, 도 9에 도시된 바와 같이, 칩 수용부(111)의 부분 중 반도체 칩(120)이 위치하지 않은 부분을 절연 물질(E2)로 채워 경화시킨다. 절연 물질(E2)은 엔켑슐레이션을 위한 것이며, 에폭시 소재, 실리콘계 소재, 우레탄계 소지 등의 주지의 소재로 구성될 수 있다. 절연 물질(E2)은 전기 절연성의 성질을 가지면서 접착성이 뛰어난 물질이면 그 종류 및 형식에 한정되지 않고 사용될 수 있다.Then, as shown in FIG. 9 , a portion of the chip accommodating portion 111 where the semiconductor chip 120 is not located is filled with an insulating material E2 and hardened. The insulating material E2 is for encapsulation and may be made of a known material such as an epoxy material, a silicon material, or a urethane material. As the insulating material (E2), any material having electrical insulating properties and excellent adhesion may be used without being limited to its type and form.

그 다음, 도 10에 도시된 바와 같이, 재배선층(130)을 위한 절연 물질(E1)을 배치하고, 절연 물질(E1) 위에 도전성 소재의 제1 도전층(S1)을 배치한다.Then, as shown in FIG. 10 , an insulating material E1 for the redistribution layer 130 is disposed, and a first conductive layer S1 made of a conductive material is disposed on the insulating material E1.

제1 도전층(S1)은 도금의 방법을 이용하여 배치될 수 있는데, 여기서 적용되는 도금의 방법은 무전해 도금 등이 사용될 수 있다.The first conductive layer S1 may be disposed using a plating method, and the plating method applied here may be electroless plating or the like.

본 실시예에 따르면 제1 도전층(S1)의 형성은 도금의 방법을 이용하나, 본 발명은 이에 한정하지 않는다. 즉, 본 발명에 따르면, 제1 도전층(S1)의 형성을 위해서는 도금의 방법이 아닌 다른 방법(예를 들면, 스크린 프린팅 등) 등도 제한 없이 적용될 수 있다.According to this embodiment, the formation of the first conductive layer S1 uses a plating method, but the present invention is not limited thereto. That is, according to the present invention, in order to form the first conductive layer S1, a method other than the plating method (eg, screen printing, etc.) may be applied without limitation.

그 다음, 도 11에 도시된 바와 같이, 칩 패드(121a)의 상면이 노출될 때까지 제1 도전층(S1)의 상부에서부터 아래쪽으로 레이저 가공하여 제1 연결홀(H1)을 형성한다. Then, as shown in FIG. 11 , the first connection hole H1 is formed by laser processing the first conductive layer S1 from the top to the bottom until the top surface of the chip pad 121a is exposed.

본 실시예에 따르면 제1 연결홀(H1)을 레이저 가공의 방법으로 형성하지만, 본 발명은 이에 한정하지 않는다. 즉 본 발명에 따르면, 제1 연결홀(H1)의 형성을 위하여 다양한 건식 식각 방법, 에칭액을 이용한 습식 식각 방법 등이 적용될 수 있다. According to this embodiment, the first connection hole H1 is formed by a laser processing method, but the present invention is not limited thereto. That is, according to the present invention, various dry etching methods, wet etching methods using an etchant, and the like may be applied to form the first connection hole H1.

그 다음, 도 12에 도시된 바와 같이, 제1 연결홀(H1)에 제1 도전 연결부(K1)를 배치한다. 제1 도전 연결부(K1)는 도금의 방법을 이용하여 배치될 수 있는데, 여기서 적용되는 도금의 방법은 전해 도금, 무전해 도금 등이 사용될 수 있다.Then, as shown in FIG. 12 , the first conductive connection part K1 is disposed in the first connection hole H1. The first conductive connection portion K1 may be disposed using a plating method, and electrolytic plating, electroless plating, or the like may be used as the plating method applied here.

본 실시예에 따르면 제1 도전 연결부(K1)의 형성은 도금의 방법을 이용하나, 본 발명은 이에 한정하지 않는다. 즉, 본 발명에 따르면, 제1 연결홀(H1) 내부에 도전 물질을 배치하여 제1 도전 연결부(K1)를 형성할 수 있으면 되고, 도금의 방법이 아닌 다른 방법(예를 들면, 스크린 프린팅 등) 등도 제한 없이 적용될 수 있다.According to this embodiment, the formation of the first conductive connection portion K1 uses a plating method, but the present invention is not limited thereto. That is, according to the present invention, the first conductive connection portion K1 can be formed by disposing a conductive material inside the first connection hole H1, and a method other than plating (eg, screen printing, etc.) ) can also be applied without limitation.

그 다음, 도 13에 도시된 바와 같이, 제1 도전층(S1)을 패터닝하여 재배선(131)을 형성함으로써, 재배선층(130)을 형성한다.Then, as shown in FIG. 13 , the redistribution layer 130 is formed by patterning the first conductive layer S1 to form the redistribution 131 .

여기서, 제1 도전층(S1)을 패터닝하는 방법은 건식 식각 방법, 습식 식각 방법, 레이저 가공법 등의 종래의 방법을 이용할 수 있다.Here, a conventional method such as a dry etching method, a wet etching method, or a laser processing method may be used for patterning the first conductive layer S1.

그 다음, 도 14에 도시된 바와 같이, 재배선층(130) 위에 프리프레그층(140)을 덮도록 배치하고, 프리프레그층(140) 위에 도전성 소재의 제2 도전층(S2)을 배치한다. 여기서, 프리프레그의 접착은, 열, 압력, 접착제 등을 이용할 수 있다.Then, as shown in FIG. 14 , a prepreg layer 140 is disposed on the redistribution layer 130 to cover it, and a second conductive layer S2 made of a conductive material is disposed on the prepreg layer 140 . Here, the prepreg can be bonded using heat, pressure, adhesive, or the like.

그 다음, 도 15에 도시된 바와 같이, 재배선(131)의 상면이 노출될 때까지 제2 도전층(S2)의 상부에서부터 아래쪽으로 레이저 가공하여 제2 연결홀(H2)을 형성한다. Then, as shown in FIG. 15 , the second connection hole H2 is formed by performing laser processing from the top to the bottom of the second conductive layer S2 until the upper surface of the redistribution 131 is exposed.

본 실시예에 따르면 제2 연결홀(H2)을 레이저 가공의 방법으로 형성하지만, 본 발명은 이에 한정하지 않는다. 즉 본 발명에 따르면, 제2 연결홀(H2)의 형성을 위하여 다양한 건식 식각 방법, 에칭액을 이용한 습식 식각 방법 등이 적용될 수 있다. According to this embodiment, the second connection hole H2 is formed by a laser processing method, but the present invention is not limited thereto. That is, according to the present invention, various dry etching methods, wet etching methods using an etchant, and the like may be applied to form the second connection hole H2.

그 다음, 도 16에 도시된 바와 같이, 제2 연결홀(H2)에 제2 도전 연결부(K2)를 배치한 후, 제2 도전층(S2)을 패터닝하여 외부 전극 패드(150)를 형성한다.Then, as shown in FIG. 16 , after disposing the second conductive connection portion K2 in the second connection hole H2, the second conductive layer S2 is patterned to form the external electrode pad 150. .

여기서, 제2 도전 연결부(K2)는 도금의 방법을 이용하여 배치될 수 있는데, 여기서 적용되는 도금의 방법은 전해 도금, 무전해 도금 등이 사용될 수 있다.Here, the second conductive connection portion K2 may be disposed using a plating method, and electrolytic plating, electroless plating, or the like may be used as the plating method applied here.

본 실시예에 따르면 제2 도전 연결부(K2)의 형성은 도금의 방법을 이용하나, 본 발명은 이에 한정하지 않는다. 즉, 본 발명에 따르면, 제2 연결홀(H2) 내부에 도전 물질을 배치하여 제2 도전 연결부(K2)를 형성할 수 있으면 되고, 도금의 방법이 아닌 다른 방법(예를 들면, 스크린 프린팅 등) 등도 제한 없이 적용될 수 있다According to this embodiment, the formation of the second conductive connection portion K2 uses a plating method, but the present invention is not limited thereto. That is, according to the present invention, the second conductive connection portion K2 can be formed by disposing a conductive material inside the second connection hole H2, and a method other than plating (eg, screen printing, etc.) ) can also be applied without limitation.

여기서, 제2 도전층(S2)을 패터닝하여 외부 전극 패드(150)를 형성하는 방법은 건식 식각 방법, 습식 식각 방법, 레이저 가공법 등의 종래의 방법을 이용할 수 있다.Here, as a method of forming the external electrode pad 150 by patterning the second conductive layer S2 , a conventional method such as a dry etching method, a wet etching method, or a laser processing method may be used.

한편, 본 실시예에 따르면 프리프레그층(140)의 상면에 추가로 보호층을 형성하지 않지만, 본 발명은 이에 한정하지 않는다. 즉 본 발명에 따르면 프리프레그층(140)의 상면에 보호층을 형성할 수도 있다. 보호층을 형성할 경우, 보호층은 전기 절연성의 라미네이트 필름을 적층하여 형성하거나 PSR(Photo Solder Resist), 에폭시, 실리콘계, 우레탄계 등의 절연 소재를 적층하여 형성할 수 있다.Meanwhile, according to the present embodiment, a protective layer is not additionally formed on the upper surface of the prepreg layer 140, but the present invention is not limited thereto. That is, according to the present invention, a protective layer may be formed on the upper surface of the prepreg layer 140 . In the case of forming the protective layer, the protective layer may be formed by laminating an electrically insulating laminate film or by laminating an insulating material such as PSR (Photo Solder Resist), epoxy, silicone-based, or urethane-based.

이상의 롤투롤 패널 레벨 패키지(100)의 제조 공정은 롤-투-롤 공정으로 진행되므로, 대량으로 신속히 패널 레벨 패키지(100)를 제조할 수 있게 된다.Since the manufacturing process of the roll-to-roll panel level package 100 is carried out as a roll-to-roll process, the panel level package 100 can be rapidly manufactured in large quantities.

이상과 같이, 본 실시예에 따른 롤투롤 패널 레벨 패키지(100)는, 방열 성능이 우수한 소재의 방열부(110)가 반도체 칩(120)에 부착되어 있으므로, 반도체 칩(120)에서 발생된 열은 방열부(110)에 의해 신속히 배출되어, 반도체 칩(120)의 수명을 늘리고, 패키지 신뢰성을 높이게 된다. 또한, 반도체 칩(120)의 방열 작용을 위해 별도의 히트 싱크를 필요로 하지 않으므로, 패키지의 두께를 줄일 수 있어 패키지 설치 공간을 줄일 수 있게 된다. As described above, in the roll-to-roll panel level package 100 according to the present embodiment, since the heat dissipation part 110 made of a material having excellent heat dissipation performance is attached to the semiconductor chip 120, heat generated from the semiconductor chip 120 Silver is quickly discharged by the heat dissipation unit 110, thereby increasing the lifespan of the semiconductor chip 120 and improving package reliability. In addition, since a separate heat sink is not required to dissipate heat from the semiconductor chip 120, the thickness of the package can be reduced, thereby reducing the package installation space.

또한, 본 실시예에 따른 롤투롤 패널 레벨 패키지(100)는, 방열부(110)와 반도체 칩(120)이 공융 결합으로 서로 부착되므로 부착 방법이 간단하여 제조 공정을 간단히 할 수 있으며, 아울러 그러한 부착 방식은 열전달에 유리한 특징이 있다. In addition, in the roll-to-roll panel level package 100 according to the present embodiment, since the heat dissipation unit 110 and the semiconductor chip 120 are attached to each other through eutectic bonding, the attachment method is simple and the manufacturing process can be simplified. The attachment method has an advantageous feature for heat transfer.

본 발명의 일 측면들은 첨부된 도면에 도시된 실시예들을 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다. One aspect of the present invention has been described with reference to the embodiments shown in the accompanying drawings, but this is only exemplary, and those skilled in the art can make various modifications and equivalent other embodiments therefrom. you will understand the point. Therefore, the true protection scope of the present invention should be defined only by the appended claims.

본 실시예에 따른 롤투롤 패널 레벨 패키지 및 그 제조 방법은, 롤투롤 패널 레벨 패키지를 제조하는 산업에 적용될 수 있다. The roll-to-roll panel level package and method for manufacturing the roll-to-roll package according to the present embodiment can be applied to an industry that manufactures a roll-to-roll panel level package.

100: 롤투롤 패널 레벨 패키지 110: 방열부
120: 반도체 칩 130: 재배선층
140: 프리프레그층 150: 외부 전극 패드100: roll-to-roll panel level package 110: heat sink
120: semiconductor chip 130: redistribution layer
140: prepreg layer 150: external electrode pad

Claims (7)

칩 수용부가 형성되는 방열부;
상기 칩 수용부에 배치되고, 표면에 칩 패드가 배치된 반도체 칩;
상기 칩 패드와 전기적으로 연결된 재배선을 포함하며, 적어도 한 개층으로 구성된 재배선층;
상기 재배선층을 덮도록 배치되는 프리프레그층; 및
상기 재배선과 전기적으로 연결된 외부 전극 패드를 포함하며,
상기 방열부의 표면에는 Au/Pd/Ni의 3층 도금층 또는 Au/Ni의 2층 도금층이 배치되고,
상기 반도체 칩의 표면들 중 상기 방열부와 마주보는 표면에는 Au/Sn의 2층 도금층이 배치되고,
상기 반도체 칩에 배치된 도금층은, 상기 방열부의 표면에 배치된 도금층과 함께 공융 결합을 일으켜, 상기 방열부와 상기 반도체 칩은 공융 결합으로 서로 부착되어 연결된, 롤투롤 패널 레벨 패키지.a heat dissipation unit in which a chip receiving unit is formed;
a semiconductor chip disposed in the chip accommodating portion and having a chip pad disposed on a surface thereof;
a redistribution layer including at least one redistribution layer electrically connected to the chip pad;
a prepreg layer disposed to cover the redistribution layer; and
And an external electrode pad electrically connected to the redistribution,
A three-layer plating layer of Au / Pd / Ni or a two-layer plating layer of Au / Ni is disposed on the surface of the heat dissipation part,
Among the surfaces of the semiconductor chip, a two-layer plating layer of Au/Sn is disposed on a surface facing the heat dissipation part,
The plating layer disposed on the semiconductor chip causes eutectic bonding with the plating layer disposed on the surface of the heat dissipating part, and the heat dissipating part and the semiconductor chip are attached and connected to each other through eutectic bonding. 제1항에 있어서,
상기 방열부는 구리를 포함하여 이루어지는, 롤투롤 패널 레벨 패키지.According to claim 1,
The roll-to-roll panel level package comprising copper. 제2항에 있어서,
상기 방열부는 C-194 합금을 포함하여 이루어지는, 롤투롤 패널 레벨 패키지.According to claim 2,
The roll-to-roll panel level package, wherein the heat dissipation part includes C-194 alloy. 삭제delete 제1항에 있어서,
상기 칩 수용부는 홈의 형상을 가진, 롤투롤 패널 레벨 패키지.According to claim 1,
The chip accommodating portion has a shape of a groove, roll-to-roll panel level package. 삭제delete 삭제delete
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