KR102466880B1 - Magnetic memory device - Google Patents

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Abstract

자기 메모리 장치는 기판 상의 층간 절연막, 상기 층간 절연막을 관통하는 랜딩 패드, 상기 층간 절연막 상에 배치되며 평면적 관점에서 상기 랜딩 패드로부터 이격하는 제1 및 제2 자기터널접합 패턴들, 및 상기 제2 자기터널접합 패턴의 상면과 상기 랜딩 패드를 전기적으로 연결하는 연결 구조체를 포함한다. 평면적 관점에서, 상기 랜딩 패드와 상기 제1 자기터널접합 패턴 사이의 간격은 상기 제1 및 제2 자기터널접합 패턴들 사이의 간격보다 크고, 상기 랜딩 패드와 상기 제2 자기터널접합 패턴 사이의 간격은 상기 제1 및 제2 자기터널접합 패턴들 사이의 간격보다 크다.A magnetic memory device may include an interlayer insulating film on a substrate, a landing pad penetrating the interlayer insulating film, first and second magnetic tunnel junction patterns disposed on the interlayer insulating film and spaced apart from the landing pad in a plan view, and the second magnetic tunnel junction pattern. and a connection structure electrically connecting an upper surface of the tunnel junction pattern and the landing pad. In plan view, the distance between the landing pad and the first magnetic tunnel junction pattern is greater than the distance between the first and second magnetic tunnel junction patterns, and the distance between the landing pad and the second magnetic tunnel junction pattern is greater than the spacing between the first and second magnetic tunnel junction patterns.

Description

자기 메모리 장치 {Magnetic memory device}Magnetic memory device {Magnetic memory device}

본 발명은 메모리 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 자기터널접합 패턴을 포함하는 자기 메모리 장치 및 그 제조 방법에 관한 것이다.The present invention relates to a memory device and a method for manufacturing the same, and more particularly, to a magnetic memory device including a magnetic tunnel junction pattern and a method for manufacturing the same.

전자 기기의 고속화, 저전력화에 따라 이에 내장되는 메모리 장치 역시 빠른 읽기/쓰기 동작, 낮은 동작 전압이 요구되고 있다. 이러한 요구를 충족하는 기억 소자로 자기 메모리 장치(Magnetic memory device)가 연구되고 있다. 자기 메모리 장치는 고속 동작 및/또는 비휘발성의 특성을 가질 수 있어 차세대 메모리로 각광받고 있다.In accordance with the high-speed and low-power electronic devices, memory devices embedded therein also require fast read/write operations and low operating voltages. A magnetic memory device is being researched as a memory device that satisfies these demands. A magnetic memory device may have characteristics of high-speed operation and/or non-volatility, and thus is attracting attention as a next-generation memory.

자기 메모리 장치는 자기터널접합(Magnetic Tunnel Junction: MTJ)을 이용하는 메모리 장치다. 자기터널접합은 두 자성층들과 그 사이에 개재된 절연층을 포함하는데, 두 자성층들의 자화 방향에 따라 자기터널접합의 저항이 달라질 수 있다. 구체적으로, 두 자성층들의 자화 방향이 반평행하면 자기터널접합의 저항은 클 수 있고, 두 자성층들의 자화 방향이 평행하면 자기터널접합의 저항은 작을 수 있다. 자기 메모리 장치는 이러한 자기터널접합의 저항의 차이를 이용하여 데이터를 기입/판독할 수 있다.A magnetic memory device is a memory device using a magnetic tunnel junction (MTJ). The magnetic tunnel junction includes two magnetic layers and an insulating layer interposed therebetween, and the resistance of the magnetic tunnel junction may vary according to the magnetization direction of the two magnetic layers. Specifically, when the magnetization directions of the two magnetic layers are antiparallel, the resistance of the magnetic tunnel junction may be high, and when the magnetization directions of the two magnetic layers are parallel, the resistance of the magnetic tunnel junction may be small. The magnetic memory device may write/read data using the difference in resistance of the magnetic tunnel junction.

특히, 스핀전달토크 자기 램(Spin Transfer Torque Magnetic Random Access Memory: STT-MRAM)은 자기 셀(magnetic cell)의 크기가 감소함에 따라 기록 전류의 크기도 감소하는 특성을 보이기 때문에 고집적 메모리로 주목 받고 있다.In particular, Spin Transfer Torque Magnetic Random Access Memory (STT-MRAM) is attracting attention as a high-integration memory because it shows the characteristic that the size of the write current decreases as the size of the magnetic cell decreases. .

본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 자기 메모리 장치를 제공하는데 있다.An object of the present invention is to provide a magnetic memory device with improved reliability.

본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problem to be solved by the present invention is not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the description below.

상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 자기 메모리 장치는 기판 상의 층간 절연막; 상기 층간 절연막을 관통하는 랜딩 패드; 상기 층간 절연막 상에 배치되며, 평면적 관점에서 상기 랜딩 패드로부터 이격하는 제1 및 제2 자기터널접합 패턴들; 및 상기 제2 자기터널접합 패턴의 상면과 상기 랜딩 패드를 전기적으로 연결하는 연결 구조체를 포함할 수 있다. 평면적 관점에서, 상기 제1 및 제2 자기터널접합 패턴들은 제1 간격을 사이에 두고 서로 이격하며, 평면적 관점에서, 상기 랜딩 패드와 상기 제1 자기터널접합 패턴 사이의 간격은 상기 제1 간격보다 크고, 평면적 관점에서, 상기 랜딩 패드와 상기 제2 자기터널접합 패턴 사이의 간격은 상기 제1 간격보다 클 수 있다.In order to achieve the above object, a magnetic memory device according to an embodiment of the present invention includes an interlayer insulating film on a substrate; a landing pad penetrating the interlayer insulating film; first and second magnetic tunnel junction patterns disposed on the interlayer insulating film and spaced apart from the landing pad in a plan view; and a connection structure electrically connecting an upper surface of the second magnetic tunnel junction pattern and the landing pad. From a plan view, the first and second magnetic tunnel junction patterns are spaced apart from each other with a first distance therebetween, and from a plan view, the distance between the landing pad and the first magnetic tunnel junction pattern is greater than the first distance. From a large, planar perspective, the distance between the landing pad and the second magnetic tunnel junction pattern may be greater than the first distance.

일 실시예에 따르면, 상기 자기 메모리 장치는 상기 층간 절연막 내에 제공되며 상기 제1 자기터널접합 패턴의 하면에 전기적으로 연결되는 제1 하부 전극; 및 상기 층간 절연막 내에 제공되며 상기 제2 자기터널접합 패턴의 하면에 전기적으로 연결되는 제2 하부 전극을 더 포함할 수 있다. 상기 랜딩 패드의 상면은 상기 제1 및 제2 하부 전극들의 상면들과 실질적으로 동일한 레벨을 가질 수 있다.According to an embodiment, the magnetic memory device may include a first lower electrode provided within the interlayer insulating layer and electrically connected to a lower surface of the first magnetic tunnel junction pattern; and a second lower electrode provided within the interlayer insulating layer and electrically connected to a lower surface of the second magnetic tunnel junction pattern. A top surface of the landing pad may have substantially the same level as top surfaces of the first and second lower electrodes.

일 실시예에 따르면, 상기 기판은 제1 및 제2 선택 소자들을 포함하되, 상기 제1 선택 소자는 상기 제1 자기터널접합 패턴의 하면에 전기적으로 연결되고, 상기 제2 선택 소자는 상기 랜딩 패드 및 상기 연결 구조체를 통하여 상기 제2 자기터널접합 패턴의 상면에 전기적으로 연결될 수 있다.According to an embodiment, the substrate includes first and second selection elements, the first selection element is electrically connected to the lower surface of the first magnetic tunnel junction pattern, and the second selection element is the landing pad. and electrically connected to an upper surface of the second magnetic tunnel junction pattern through the connection structure.

일 실시예에 따르면, 제1 및 제2 비트 라인들을 더 포함하되, 상기 제1 비트 라인은 상기 제1 자기터널접합 패턴의 상면에 전기적으로 연결되고, 상기 제2 비트 라인은 상기 제2 자기터널접합 패턴의 하면에 전기적으로 연결될 수 있다.According to an embodiment, the method further includes first and second bit lines, wherein the first bit line is electrically connected to an upper surface of the first magnetic tunnel junction pattern, and the second bit line is connected to the second magnetic tunnel junction pattern. It may be electrically connected to the lower surface of the bonding pattern.

일 실시예에 따르면, 상기 제1 및 제2 자기터널접합 패턴들은 실질적으로 동일한 레벨에 배치될 수 있다.According to an embodiment, the first and second magnetic tunnel junction patterns may be disposed on substantially the same level.

일 실시예에 따르면, 상기 제1 자기터널접합 패턴은 제1 자유 패턴, 제1 고정 패턴, 및 상기 제1 자유 패턴과 상기 제1 고정 패턴 사이에 개재된 제1 터널 배리어 패턴을 포함할 수 있다. 상기 제2 자기터널접합 패턴은 제2 자유 패턴, 제2 고정 패턴, 및 상기 제2 자유 패턴과 상기 제2 고정 패턴 사이에 개재된 제2 터널 배리어 패턴을 포함하되, 상기 제1 자유 패턴, 상기 제1 고정 패턴이 적층된 순서는 상기 제2 자유 패턴, 상기 제2 고정 패턴이 적층된 순서와 동일할 수 있다.According to an embodiment, the first magnetic tunnel junction pattern may include a first free pattern, a first fixed pattern, and a first tunnel barrier pattern interposed between the first free pattern and the first fixed pattern. . The second magnetic tunnel junction pattern includes a second free pattern, a second fixed pattern, and a second tunnel barrier pattern interposed between the second free pattern and the second fixed pattern, The order in which the first fixed patterns are stacked may be the same as the order in which the second free patterns and the second fixed patterns are stacked.

상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 자기 메모리 장치는 제1 방향을 따라 배열된 복수의 단위 메모리 셀들을 포함하는 적어도 하나의 메모리 열을 포함할 수 있다. 상기 단위 메모리 셀들의 각각은: 랜딩 패드; 평면적 관점에서, 상기 랜딩 패드로부터 제1 간격만큼 이격하는 제1 자기터널접합 패턴; 평면적 관점에서, 상기 랜딩 패드로부터 제2 간격만큼 이격하고, 상기 제1 자기터널접합 패턴으로부터 제3 간격만큼 이격하는 제2 자기터널접합 패턴; 및 상기 랜딩 패드와 상기 제2 자기터널접합 패턴의 상면을 전기적으로 연결하는 연결 구조체를 포함하되, 상기 제1 간격 및 제2 간격은 상기 제3 간격보다 클 수 있다.In order to achieve the above object, a magnetic memory device according to an embodiment of the present invention may include at least one memory column including a plurality of unit memory cells arranged along a first direction. Each of the unit memory cells includes: a landing pad; a first magnetic tunnel junction pattern spaced apart from the landing pad by a first distance when viewed in plan; a second magnetic tunnel junction pattern spaced apart from the landing pad by a second distance and spaced apart from the first magnetic tunnel junction pattern by a third distance when viewed in plan; and a connection structure electrically connecting the landing pad and a top surface of the second magnetic tunnel junction pattern, wherein the first distance and the second distance may be greater than the third distance.

일 실시예에 따르면, 상기 메모리 열에 포함된 상기 제1 자기터널접합 패턴들은 상기 제1 방향을 따라 배열될 수 있다. 평면적 관점에서, 상기 제1 간격 및 상기 제2 간격은 상기 제1 자기터널접합 패턴들의 상기 제1 방향으로의 간격보다 클 수 있다.According to an embodiment, the first magnetic tunnel junction patterns included in the memory column may be arranged along the first direction. When viewed from a plan view, the first spacing and the second spacing may be larger than the spacing of the first magnetic tunnel junction patterns in the first direction.

일 실시예에 따르면, 상기 메모리 열에 포함된 상기 제2 자기터널접합 패턴들은 상기 제1 방향을 따라 배열될 수 있다. 평면적 관점에서, 상기 제1 간격 및 상기 상기 제2 간격은 상기 제2 자기터널접합 패턴들의 상기 제1 방향으로의 간격보다 클 수 있다.According to an embodiment, the second magnetic tunnel junction patterns included in the memory column may be arranged along the first direction. When viewed from a plan view, the first spacing and the second spacing may be larger than the spacing of the second magnetic tunnel junction patterns in the first direction.

일 실시예에 따르면, 상기 메모리 열에 포함된 상기 제1 자기터널접합 패턴들은 상기 제1 방향을 따라 배열되고, 상기 메모리 열에 포함된 상기 제2 자기터널접합 패턴들은 상기 제1 방향을 따라 배열될 수 있다. 상기 자기터널접합 패턴들의 상기 제1 방향으로의 간격, 상기 제2 자기터널접합 패턴들의 상기 제1 방향으로의 간격, 및 상기 제3 간격은 서로 동일할 수 있다.According to an embodiment, the first magnetic tunnel junction patterns included in the memory column may be arranged along the first direction, and the second magnetic tunnel junction patterns included in the memory column may be arranged along the first direction. have. The distance between the magnetic tunnel junction patterns in the first direction, the distance between the second magnetic tunnel junction patterns in the first direction, and the third distance may be equal to each other.

일 실시예에 따르면, 상기 제1 자기터널접합 패턴들 및 상기 제2 자기터널접합 패턴들은 상기 제1 방향을 따라 지그재그로 배치될 수 있다.According to an embodiment, the first magnetic tunnel junction patterns and the second magnetic tunnel junction patterns may be arranged in a zigzag pattern along the first direction.

일 실시예에 따르면, 상기 메모리 열에 포함된 제1 자기터널접합 패턴들은 상기 제1 방향으로 배열되어 제1 서브 열을 구성하고, 상기 메모리 열에 포함된 제2 자기터널접합 패턴들은 상기 제1 방향으로 배열되어 제2 서브 열을 구성하고, 상기 메모리 열에 포함된 랜딩 패드들은 상기 제1 방향으로 배열되어 제3 서브 열을 구성할 수 있다. 상기 제1 내지 제3 서브 열들은 상기 제1 방향에 수직한 제2 방향으로 서로 이격하되, 평면적 관점에서 상기 제2 서브 열은 상기 제1 서브 열과 상기 제3 서브 열 사이에 위치할 수 있다.According to an embodiment, first magnetic tunnel junction patterns included in the memory column are arranged in the first direction to form a first sub-column, and second magnetic tunnel junction patterns included in the memory column are arranged in the first direction. Arranged to form a second sub-column, landing pads included in the memory column may be arranged in the first direction to form a third sub-column. The first to third sub-columns may be spaced apart from each other in a second direction perpendicular to the first direction, and the second sub-column may be positioned between the first sub-column and the third sub-column when viewed from a plan view.

일 실시예에 따르면, 상기 제2 서브 열과 상기 제3 서브 열의 상기 제2 방향으로의 간격은 상기 제1 서브 열과 상기 제2 서브 열의 상기 제2 방향으로의 간격보다 클 수 있다.According to an embodiment, a distance between the second sub-column and the third sub-column in the second direction may be greater than a distance between the first sub-column and the second sub-column in the second direction.

일 실시예에 따르면, 상기 제1 서브 열에 포함된 상기 제1 자기터널접합 패턴들 및 상기 제2 서브 열에 포함된 상기 제2 자기터널접합 패턴들은 상기 제1 방향을 따라 지그재그로 배치될 수 있다.According to an embodiment, the first magnetic tunnel junction patterns included in the first sub-column and the second magnetic tunnel junction patterns included in the second sub-column may be arranged in a zigzag pattern along the first direction.

일 실시예에 따르면, 상기 제2 서브 열에 포함된 상기 제2 자기터널접합 패턴들 및 상기 제3 서브 열에 포함된 상기 랜딩 패드들은 상기 제1 방향을 따라 지그재그로 배치될 수 있다.According to an embodiment, the second magnetic tunnel junction patterns included in the second sub-column and the landing pads included in the third sub-column may be arranged in a zigzag pattern along the first direction.

일 실시예에 따르면, 상기 적어도 하나의 메모리 열은 상기 제2 방향으로 서로 인접하는 제1 및 제2 메모리 열들로 제공될 수 있다. 상기 제1 메모리 열의 상기 제3 서브 열과 상기 제2 메모리 열의 상기 제1 서브 열은 서로 인접할 수 있다.According to an embodiment, the at least one memory column may be provided as first and second memory columns adjacent to each other in the second direction. The third sub-column of the first memory column and the first sub-column of the second memory column may be adjacent to each other.

일 실시예에 따르면, 상기 제1 메모리 열의 상기 제3 서브 열과 상기 제2 메모리 열의 상기 제1 서브 열의 상기 제2 방향으로의 간격은 상기 제1 메모리 열의 상기 제1 및 제2 서브 열들의 상기 제2 방향으로의 간격보다 클 수 있다.According to an exemplary embodiment, a distance between the third sub-column of the first memory column and the first sub-column of the second memory column in the second direction may be a distance between the first and second sub-columns of the first memory column. It may be larger than the interval in two directions.

일 실시예에 따르면, 상기 제1 메모리 열의 상기 제3 서브 열에 포함된 상기 랜딩 패드들와 상기 제2 메모리 열의 상기 제1 서브 열에 포함된 상기 제1 자기터널접합 패턴들 사이의 최소 간격은 상기 제3 간격보다 클 수 있다.According to an embodiment, a minimum distance between the landing pads included in the third sub-column of the first memory column and the first magnetic tunnel junction patterns included in the first sub-column of the second memory column is may be larger than the interval.

일 실시예에 따르면, 상기 적어도 하나의 메모리 열은 상기 제2 방향으로 서로 인접하는 제1 및 제2 메모리 열들로 제공될 수 있다. 상기 제1 메모리 열의 상기 제1 서브 열과 상기 제2 메모리 열의 상기 제1 서브 열은 서로 인접할 수 있다.According to an embodiment, the at least one memory column may be provided as first and second memory columns adjacent to each other in the second direction. The first sub-column of the first memory column and the first sub-column of the second memory column may be adjacent to each other.

일 실시예에 따르면, 상기 제1 메모리 열의 상기 제1 서브 열과 상기 제2 메모리 열의 상기 제1 서브 열의 상기 제2 방향으로의 간격은 상기 제1 메모리 열의 상기 제2 및 제3 서브 열들의 상기 제2 방향으로의 간격보다 작을 수 있다.According to an exemplary embodiment, a distance between the first sub-column of the first memory column and the first sub-column of the second memory column in the second direction is the first sub-column of the second and third sub-columns of the first memory column. It may be smaller than the interval in two directions.

일 실시예에 따르면, 상기 제1 메모리 열의 상기 제1 서브 열과 상기 제2 메모리 열의 상기 제1 서브 열의 상기 제2 방향으로의 간격은 상기 제1 메모리 열의 상기 제1 및 제2 서브 열들의 상기 제2 방향으로의 간격과 동일할 수 있다.According to an exemplary embodiment, an interval between the first sub-column of the first memory column and the first sub-column of the second memory column in the second direction may be a distance between the first and second sub-columns of the first memory column. It may be the same as the spacing in two directions.

일 실시예에 따르면, 상기 제1 메모리 열의 상기 제1 서브 열에 포함된 상기 제1 자기터널접합 패턴들과 상기 제2 메모리 열의 상기 제1 서브 열에 포함된 상기 제1 자기터널접합 패턴들 사이의 최소 간격은 상기 제2 간격보다 작을 수 있다.According to an embodiment, a minimum distance between the first magnetic tunnel junction patterns included in the first sub-column of the first memory column and the first magnetic tunnel junction patterns included in the first sub-column of the second memory column The interval may be smaller than the second interval.

일 실시예에 따르면, 상기 자기 메모리 장치는 상기 제1 서브 열에 포함된 상기 제1 자기터널접합 패턴들의 상면들에 전기적으로 연결되는 제1 비트 라인; 및 상기 제2 서브 열에 포함된 상기 제2 자기터널접합 패턴들의 하면들에 전기적으로 연결되는 제2 비트 라인을 더 포함할 수 있다.According to an embodiment, the magnetic memory device may include a first bit line electrically connected to upper surfaces of the first magnetic tunnel junction patterns included in the first sub-column; and a second bit line electrically connected to lower surfaces of the second magnetic tunnel junction patterns included in the second sub-column.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Details of other embodiments are included in the detailed description and drawings.

본 발명의 실시예들에 따르면, 평면적 관점에서, 자기터널접합 패턴들의 각각과 랜딩 패드 사이의 간격들은 자기터널접합 패턴들 사이의 간격보다 클 수 있다. 따라서, 자기터널접합 패턴들을 형성하기 위한 패터닝 공정 중에 랜딩 패드가 노출되더라도, 랜딩 패드에서 발생한 식각 부산물에 의하여 자기터널접합 패턴들이 단락될 확률은 낮을 수 있다. 즉, 본 발명의 실시예들에 따르면, 랜딩 패드의 식각 부산물에 의한 자기터널접합 패턴들의 단락이 억제될 수 있으며, 결과적으로 자기 메모리 장치의 신뢰성이 향상될 수 있다.According to embodiments of the present invention, from a plan view, intervals between each of the magnetic tunnel junction patterns and the landing pad may be larger than intervals between the magnetic tunnel junction patterns. Therefore, even if the landing pad is exposed during a patterning process for forming the magnetic tunnel junction patterns, the probability that the magnetic tunnel junction patterns are short-circuited by etching by-products generated from the landing pad may be low. That is, according to the embodiments of the present invention, shorting of magnetic tunnel junction patterns caused by etching by-products of landing pads can be suppressed, and as a result, reliability of a magnetic memory device can be improved.

도 1은 본 발명의 실시예들에 따른 메모리 장치를 개략적으로 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 3은 본 발명의 실시예들에 따른 메모리 장치의 단위 메모리 셀을 나타내는 회로도이다.
도 4는 본 발명의 실시예들에 따른 메모리 장치의 단위 메모리 셀을 나타내는 평면도이다.
도 5는 도 4의 I-I'선에 대응하는 단면도이다.
도 6은 본 발명의 실시예들에 따른 메모리 장치의 단위 메모리 셀을 나타내는 평면도이다.
도 7a 내지 7e는 본 발명의 실시예들에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 평면도들이다.
도 8a 내지 8c는 본 발명의 실시예들에 따른 단위 메모리 셀의 제조 방법을 나타내는 단면도들이다.
도 9a 및 9b는 본 발명의 실시예들에 따른 자기 터널 접합 패턴을 설명하기 위한 개념도들이다.1 is a block diagram schematically illustrating a memory device according to example embodiments.
2 is a circuit diagram illustrating a memory cell array of a memory device according to example embodiments.
3 is a circuit diagram illustrating a unit memory cell of a memory device according to example embodiments.
4 is a plan view illustrating a unit memory cell of a memory device according to example embodiments.
FIG. 5 is a cross-sectional view corresponding to the line II′ of FIG. 4 .
6 is a plan view illustrating a unit memory cell of a memory device according to example embodiments.
7A to 7E are plan views illustrating a memory cell array of a memory device according to example embodiments.
8A to 8C are cross-sectional views illustrating a method of manufacturing a unit memory cell according to example embodiments.
9A and 9B are conceptual diagrams for describing a magnetic tunnel junction pattern according to embodiments of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention, and methods of achieving them, will become clear with reference to the detailed description of the following embodiments taken in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various different forms, and only the present embodiments allow the disclosure of the present invention to be complete, and the common knowledge in the art to which the present invention belongs. It is provided to fully inform the holder of the scope of the invention, and the present invention is only defined by the scope of the claims. Like reference numbers designate like elements throughout the specification.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.Terminology used herein is for describing the embodiments and is not intended to limit the present invention. In this specification, singular forms also include plural forms unless specifically stated otherwise in a phrase. As used herein, 'comprises' and/or 'comprising' means that a stated component, step, operation, and/or element is the presence of one or more other components, steps, operations, and/or elements. or do not rule out additions.

또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.In addition, the embodiments described in this specification will be described with reference to cross-sectional views and/or plan views, which are ideal exemplary views of the present invention. In the drawings, the thicknesses of films and regions are exaggerated for effective explanation of technical content. Accordingly, the shape of the illustrative drawings may be modified due to manufacturing techniques and/or tolerances. Therefore, embodiments of the present invention are not limited to the specific shapes shown, but also include changes in shapes generated according to manufacturing processes. For example, an etched region shown at right angles may be round or have a predetermined curvature. Accordingly, the regions illustrated in the drawings have schematic properties, and the shapes of the regions illustrated in the drawings are intended to illustrate a specific shape of a region of a device and are not intended to limit the scope of the invention.

도 1은 본 발명의 실시예들에 따른 메모리 장치를 개략적으로 나타내는 블록도이다.1 is a block diagram schematically illustrating a memory device according to example embodiments.

도 1을 참조하면, 메모리 장치는 메모리 셀 어레이(1), 워드 라인 디코더(2), 워드 라인 드라이버(3), 비트 라인 디코더(4), 읽기 및 쓰기 회로(5), 및 제어 로직(6)을 포함할 수 있다.Referring to FIG. 1 , a memory device includes a memory cell array 1 , a word line decoder 2 , a word line driver 3 , a bit line decoder 4 , a read and write circuit 5 , and a control logic 6 ) may be included.

메모리 셀 어레이(1)는 복수 개의 메모리 블록들(BLK0~BLKn)을 포함하며, 메모리 블록들(BLK0~BLKn) 각각은 복수의 메모리 셀들, 및 복수의 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들, 비트 라인들, 그리고 소스 라인들을 포함할 수 있다.The memory cell array 1 includes a plurality of memory blocks BLK0 to BLKn, and each of the memory blocks BLK0 to BLKn includes a plurality of memory cells and a plurality of word lines electrically connected to the plurality of memory cells. , bit lines, and source lines.

워드 라인 디코더(2)는 외부에서 입력된 어드레스를 디코딩하여, 워드 라인들 중 어느 하나를 선택할 수 있다. 워드 라인 디코더(2)에서 디코딩된 어드레스가 워드 라인 드라이버(3)로 제공될 수 있다. 워드 라인 드라이버(3)는 제어 로직(6)의 제어에 응답해서 전압 발생 회로(미도시)로부터 발생된 워드 라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들에 각각 제공할 수 있다. 워드 라인 디코더(2) 및 워드 라인 드라이버(3)는 복수 개의 메모리 블록들(BLK0~BLKn)에 공통으로 연결될 수 있으며, 블록 선택 신호에 따라 선택된 메모리 블록(BLK0~BLKn 중 어느 하나)의 워드 라인들에 구동 신호를 제공할 수 있다.The word line decoder 2 may select one of the word lines by decoding an externally input address. An address decoded by the word line decoder 2 may be provided to the word line driver 3 . The word line driver 3 may provide the word line voltage generated from the voltage generator circuit (not shown) to the selected word line and the non-selected word lines, respectively, in response to the control of the control logic 6 . The word line decoder 2 and the word line driver 3 may be commonly connected to a plurality of memory blocks BLK0 to BLKn, and the word line of a memory block (one of BLK0 to BLKn) selected according to a block selection signal. A driving signal can be provided to them.

비트 라인 디코더(4)는 외부에서 입력된 어드레스를 디코딩하여, 비트 라인들 중 어느 하나(혹은, 어느 한 쌍)를 선택할 수 있다. 비트 라인 디코더(4)는 복수 개의 메모리 블록들(BLK0~BLKn)에 공통으로 연결될 수 있으며, 블록 선택 신호에 따라 선택된 메모리 블록(BLK0~BLKn)의 비트 라인들에 데이터 정보를 제공할 수 있다.The bit line decoder 4 decodes an externally input address to select one (or one pair) of bit lines. The bit line decoder 4 may be commonly connected to a plurality of memory blocks BLK0 to BLKn, and may provide data information to bit lines of the selected memory blocks BLK0 to BLKn according to a block selection signal.

읽기 및 쓰기 회로(5)는 비트 라인들을 통하여 메모리 셀 어레이(1)에 연결될 수 있다. 읽기 및 쓰기 회로(5)는 비트 라인 디코더(4)로부터의 비트 라인 선택 신호(미도시)에 응답하여 비트 라인을 선택할 수 있다. 읽기 및 쓰기 회로(5)는 외부와 데이터를 교환하도록 구성될 수 있다. 읽기 및 쓰기 회로(5)는 제어 로직(6)의 제어에 응답하여 동작할 수 있다. 읽기 및 쓰기 회로(5)는 제어 로직(6)으로부터 파워(예를 들어, 전압 또는 전류)를 수신하고 선택된 비트 라인에 이를 제공할 수 있다.The read and write circuit 5 may be connected to the memory cell array 1 through bit lines. The read and write circuit 5 may select a bit line in response to a bit line selection signal (not shown) from the bit line decoder 4 . The read and write circuit 5 may be configured to exchange data with the outside. The read and write circuit 5 may operate in response to control of the control logic 6 . Read and write circuitry 5 may receive power (eg, voltage or current) from control logic 6 and provide it to a selected bit line.

제어 로직(6)은 메모리 장치의 전반적인 동작을 제어할 수 있다. 제어 로직(6)은 제어 신호들 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 제어 로직(6)은 외부 전압을 이용하여 내부 동작에 필요한 파워를 생성할 수 있다. 제어 로직(6)은 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어할 수 있다.The control logic 6 may control the overall operation of the memory device. The control logic 6 may receive control signals and an external voltage and operate according to the received control signals. The control logic 6 may generate power required for internal operation using an external voltage. Control logic 6 may control read, write, and/or erase operations in response to control signals.

도 2는 본 발명의 실시예들에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이다. 예를 들어, 도 2는 도 1을 참조하여 설명한 메모리 셀 어레이의 일 예를 나타내는 회로도일 수 있다.2 is a circuit diagram illustrating a memory cell array of a memory device according to example embodiments. For example, FIG. 2 may be a circuit diagram illustrating an example of the memory cell array described with reference to FIG. 1 .

도 2를 참조하면, 메모리 셀 어레이(1)는 복수 개의 워드 라인들(WL), 비트 라인들(BL1, BL2), 소스 라인들(SL), 및 단위 메모리 셀들(10)을 포함할 수 있다. 비트 라인들(BL1, BL2)은 워드 라인들(WL)을 가로질러 배열될 수 있다. 도 2에 도시된 바와 같이, 소스 라인들(SL)은 비트 라인들(SL)과 평행할 수 있다. 하지만 이에 한정되는 것은 아니며, 도 2에 도시된 바와 달리, 소스 라인들(SL)은 워드 라인들(WL)과 평행할 수 있다.Referring to FIG. 2 , the memory cell array 1 may include a plurality of word lines WL, bit lines BL1 and BL2, source lines SL, and unit memory cells 10. . Bit lines BL1 and BL2 may be arranged across word lines WL. As shown in FIG. 2 , the source lines SL may be parallel to the bit lines SL. However, it is not limited thereto, and unlike that shown in FIG. 2 , the source lines SL may be parallel to the word lines WL.

단위 메모리 셀들(10)은 하나의 워드 라인(WL)과 이를 가로지르는 한 쌍의 비트 라인들(BL1, BL2) 사이에 연결될 수 있다. 각각의 단위 메모리 셀들(10)은 제1 및 제2 메모리 소자들(ME1, ME2; memory elements) 및 제1 및 제2 선택 소자들(SE1, SE2; select element)을 포함할 수 있다. The unit memory cells 10 may be connected between one word line WL and a pair of bit lines BL1 and BL2 crossing the word line WL. Each of the unit memory cells 10 may include first and second memory elements ME1 and ME2 and first and second select elements SE1 and SE2.

보다 상세하게, 제1 메모리 소자(ME1)는 제1 선택 소자(SE1)와 제1 비트 라인(BL1) 사이에 연결될 수 있으며, 제2 메모리 소자(ME2)는 제2 선택 소자(SE2)와 제2 비트 라인(BL2) 사이에 연결될 수 있다. 제1 선택 소자(SE1)는 제1 메모리 소자(ME1)와 소스 라인(SL) 사이에 연결될 수 있으며, 제2 선택 소자(SE2)는 제2 메모리 소자(ME2)와 소스 라인(SL) 사이에 연결될 수 있다. 제1 및 제2 선택 소자들(SE1, SE2)은 하나의 소스 라인(SL)을 공유할 수 있으며, 동일한 워드 라인(WL)에 의해 제어될 수 있다. 또한, 제1 방향 또는 제1 방향에 수직한 제2 방향으로 배열된 복수 개의 단위 메모리 셀들(10)은 소스 라인(SL)에 공통으로 연결될 수 있다. More specifically, the first memory element ME1 may be connected between the first selection element SE1 and the first bit line BL1, and the second memory element ME2 may be connected between the second selection element SE2 and the first bit line BL1. It may be connected between 2 bit lines BL2. The first selection element SE1 may be connected between the first memory element ME1 and the source line SL, and the second selection element SE2 may be connected between the second memory element ME2 and the source line SL. can be connected The first and second selection elements SE1 and SE2 may share one source line SL and may be controlled by the same word line WL. Also, the plurality of unit memory cells 10 arranged in the first direction or in a second direction perpendicular to the first direction may be connected in common to the source line SL.

하나의 단위 메모리 셀(10)은 하나의 워드 라인(WL)과 한 쌍의 비트 라인들(BL1, BL2)에 의해 선택될 수 있다. 몇몇 실시예들에서, 제1 및 제2 메모리 소자들(ME1, ME2)의 각각은 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 소자일 수 있다. 제1 및 제2 메모리 소자들(ME1, ME2)을 구성하는 물질들은 전류의 크기 및/또는 방향에 따라서, 혹은 전압의 크기 및/또는 방향에 따라서 그 저항 값이 변할 수 있으며, 전류 또는 전압이 차단되어도 그 저항 값을 그대로 유지하는 불휘발성 특성을 가질 수 있다. 몇몇 실시예들에 따르면, 제1 및 제2 메모리 소자들(ME1, ME2)은 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 구조를 가질 수 있다. 예를 들어, 제1 및 제2 메모리 소자들(ME1, ME2)의 각각은 도 9a 또는 도 9b를 참조하여 후술될 자기터널접합 패턴일 수 있다. 다른 실시예들에 따르면, 제1 및 제2 메모리 소자들(ME1, ME2)은 페로브스카이트(perovskite) 화합물들 또는 전이 금속 산화물들(transition metal oxide)을 포함할 수 있다.One unit memory cell 10 may be selected by one word line WL and a pair of bit lines BL1 and BL2. In some embodiments, each of the first and second memory elements ME1 and ME2 may be a variable resistance element capable of being switched into two resistance states by an applied electrical pulse. The materials constituting the first and second memory elements ME1 and ME2 may have resistance values that vary according to the magnitude and/or direction of current or voltage, and the current or voltage Even if it is blocked, it may have a non-volatile characteristic that maintains its resistance value as it is. According to some embodiments, the first and second memory elements ME1 and ME2 may have structures configured to exhibit magnetoresistance characteristics. For example, each of the first and second memory elements ME1 and ME2 may have a magnetic tunnel junction pattern that will be described later with reference to FIG. 9A or 9B . According to other embodiments, the first and second memory elements ME1 and ME2 may include perovskite compounds or transition metal oxides.

제1 및 제2 선택 소자들(SE1, SE2)은 다이오드, 피엔피 바이폴라 트랜지스터(PNP bipolar transistor), 엔피엔 바이폴라 트랜지스터(NPN bipolar transistor), 엔모스 전계 효과 트랜지스터(NMOS FET), 또는 피모스 전계 효과 트랜지스터(PMOS FET) 중 어느 하나일 수 있다. 몇몇 실시예들에서, 제1 및 제2 선택 소자들(SE1, SE2)은 워드 라인들(WL)의 전압에 따라 제1 및 제2 메모리 소자들(ME1, ME2)로의 전류 공급을 제어할 수 있다.The first and second selection elements SE1 and SE2 may include a diode, a PNP bipolar transistor, an NPN bipolar transistor, an NMOS field effect transistor (NMOS FET), or a PMOS field effect transistor. It can be any one of the effect transistors (PMOS FET). In some embodiments, the first and second selection elements SE1 and SE2 may control current supply to the first and second memory elements ME1 and ME2 according to voltages of the word lines WL. have.

도 3은 본 발명의 실시예들에 따른 메모리 장치의 단위 메모리 셀을 나타내는 회로도이다. 예를 들어, 도 3은 도 2를 참조하여 설명한 단위 메모리 셀의 일 예를 나타내는 회로도일 수 있다.3 is a circuit diagram illustrating a unit memory cell of a memory device according to example embodiments. For example, FIG. 3 may be a circuit diagram illustrating an example of the unit memory cell described with reference to FIG. 2 .

도 3을 참조하면, 단위 메모리 셀(10)은 메모리 소자들(ME1, ME2)로서 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2)을 포함할 수 있고, 선택 소자들로서 제1 및 제2 선택 트랜지스터들(SE1, SE2)을 포함할 수 있다. 제1 자기터널접합 패턴(MTJP1)은 제1 자유 패턴(FP1), 제1 고정 패턴(PP1), 및 이들 사이에 개재된 제1 터널 배리어 패턴(TBP1)을 포함할 수 있다. 이와 마찬가지로, 제2 자기터널접합 패턴(MTJP2)은 제2 자유 패턴(FP2), 제2 고정 패턴(PP2), 및 이들 사이에 개재된 제2 터널 배리어 패턴(TBP2)을 포함할 수 있다. 제1 및 제2 고정 패턴들(PL1, PL2)의 각각은 일 방향으로 고정된 자화 방향을 가질 수 있다. 제1 자유 패턴(FP1)은 제1 고정 패턴(PP1)의 자화 방향에 평행 또는 반평행하도록 변경 가능한 자화 방향을 가질 수 있고, 제2 자유 패턴(FP2)은 제2 고정 패턴(PP2)의 자화 방향에 평행 또는 반평행하도록 변경 가능한 자화 방향을 가질 수 있다. 본 발명의 실시예들에 따르면, 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2)의 각각은 도 9a 또는 도 9b를 참조하여 후술될 자기터널접합 패턴과 실질적으로 동일할 수 있다. Referring to FIG. 3 , the unit memory cell 10 may include first and second magnetic tunnel junction patterns MTJP1 and MTJP2 as memory elements ME1 and ME2 and first and second magnetic tunnel junction patterns MTJP1 and MTJP2 as selection elements. It may include 2 selection transistors SE1 and SE2. The first magnetic tunnel junction pattern MTJP1 may include a first free pattern FP1, a first fixed pattern PP1, and a first tunnel barrier pattern TBP1 interposed therebetween. Similarly, the second magnetic tunnel junction pattern MTJP2 may include a second free pattern FP2, a second fixed pattern PP2, and a second tunnel barrier pattern TBP2 interposed therebetween. Each of the first and second fixed patterns PL1 and PL2 may have a magnetization direction fixed in one direction. The first free pattern FP1 may have a magnetization direction changeable to be parallel or antiparallel to the magnetization direction of the first fixed pattern PP1, and the second free pattern FP2 may have a magnetization direction of the second fixed pattern PP2. It may have a changeable magnetization direction to be parallel or anti-parallel to the direction. According to embodiments of the present invention, each of the first and second magnetic tunnel junction patterns MTJP1 and MTJP2 may be substantially the same as a magnetic tunnel junction pattern to be described later with reference to FIG. 9A or 9B.

제1 및 제2 비트 라인들(BL1, BL2)이 워드 라인(WL)을 가로질러 배치될 수 있으며, 소스 라인(SL)이 제1 및 제2 선택 트랜지스터들(SE1, SE2)에 공통으로 연결될 수 있다. 제1 비트 라인(BL1)과 제1 선택 트랜지스터(SE1) 사이에 제1 자기터널접합 패턴(MTJP1)이 연결될 수 있으며, 제1 자기터널접합 패턴(MTJP1)과 소스 라인(SL) 사이에 제1 선택 트랜지스터(SE1)가 연결될 수 있다. 제2 비트 라인(BL2)과 제2 선택 트랜지스터(SE2) 사이에 제2 자기터널접합 패턴(MTJP2)이 연결될 수 있으며, 제2 자기터널접합 패턴(MTJP2)과 소스 라인(SL) 사이에 제2 선택 트랜지스터(SE2)가 연결될 수 있다.The first and second bit lines BL1 and BL2 may be disposed across the word line WL, and the source line SL may be connected to the first and second select transistors SE1 and SE2 in common. can A first magnetic tunnel junction pattern MTJP1 may be connected between the first bit line BL1 and the first selection transistor SE1, and a first magnetic tunnel junction pattern MTJP1 may be connected between the first magnetic tunnel junction pattern MTJP1 and the source line SL. A selection transistor SE1 may be connected. A second magnetic tunnel junction pattern MTJP2 may be connected between the second bit line BL2 and the second selection transistor SE2, and a second magnetic tunnel junction pattern MTJP2 may be connected between the second magnetic tunnel junction pattern MTJP2 and the source line SL. A selection transistor SE2 may be connected.

몇몇 실시예들에 따르면, 도 3에 도시된 바와 같이, 제1 자유 패턴(FP1)이 제1 비트 라인(BL1)에 연결될 수 있으며, 제1 고정 패턴(PP1)이 제1 선택 트랜지스터(SE1)에 연결될 수 있다. 이러한 실시예들에서, 제2 자유 패턴(FP2)은 제2 선택 트랜지스터(SE2)에 연결될 수 있으며, 제2 고정 패턴(PP2)은 제2 비트 라인(BL2)에 연결될 수 있다.According to some embodiments, as shown in FIG. 3 , the first free pattern FP1 may be connected to the first bit line BL1, and the first fixed pattern PP1 may be connected to the first selection transistor SE1. can be connected to In these embodiments, the second free pattern FP2 may be connected to the second selection transistor SE2 and the second fixed pattern PP2 may be connected to the second bit line BL2.

다른 실시예들에 따르면, 도 3에 도시된 바와 달리, 제1 고정 패턴(PP1)이 제1 비트 라인(BL1)에 연결될 수 있으며, 제1 자유 패턴(FP1)이 제1 선택 트랜지스터(SE1)에 연결될 수 있다. 이러한 실시예들에서, 제2 고정 패턴(PP2)은 제2 선택 트랜지스터(SE2)에 연결될 수 있으며, 제2 자유 패턴(FP2)은 제2 비트 라인(BL2)에 연결될 수 있다. 이하, 설명의 간소화를 위하여, 제1 자유 패턴(FP1)이 제1 비트 라인(BL1)에, 제1 고정 패턴(PP1)이 제1 선택 트랜지스터(SE1)에, 제2 자유 패턴(FP2)이 제2 선택 트랜지스터(SE2)에, 그리고 제2 고정 패턴(PP2)이 제2 비트 라인(BL2)에 연결된 실시예에 대하여 설명한다.According to other embodiments, unlike shown in FIG. 3 , the first fixed pattern PP1 may be connected to the first bit line BL1 and the first free pattern FP1 may be connected to the first selection transistor SE1. can be connected to In these embodiments, the second fixed pattern PP2 may be connected to the second selection transistor SE2, and the second free pattern FP2 may be connected to the second bit line BL2. Hereinafter, for simplicity of description, the first free pattern FP1 is connected to the first bit line BL1, the first fixed pattern PP1 is connected to the first selection transistor SE1, and the second free pattern FP2 is connected to the first bit line BL1. An embodiment in which the second selection transistor SE2 and the second fixed pattern PP2 are connected to the second bit line BL2 will be described.

몇몇 실시예들에서, 선택된 단위 메모리 셀(10)에 데이터 '1'을 기입하기 위해, 워드 라인(WL)에 턴-온 전압이 인가될 수 있다. 제1 및 제2 비트 라인들(BL1, BL2)에 제1 비트 라인 전압이 인가되고, 소스 라인(SL)에 제1 비트 라인 전압보다 작은 제1 소스라인 전압이 인가될 수 있다.In some embodiments, a turn-on voltage may be applied to the word line WL to write data '1' into the selected unit memory cell 10 . A first bit line voltage may be applied to the first and second bit lines BL1 and BL2, and a first source line voltage lower than the first bit line voltage may be applied to the source line SL.

이와 같은 전압 조건에서, 제1 및 제2 선택 트랜지스터들(SE1, SE2)이 턴-온되어 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2)이 소스 라인(SL)에 전기적으로 연결될 수 있다. 또한, 제1 비트 라인(BL1)에서 소스 라인(SL)으로 흐르는 제1 쓰기 전류(IW1)가 제1 자기터널접합 패턴(MTJP1)에 제공될 수 있으며, 제2 비트 라인(BL2)에서 소스 라인(SL)으로 흐르는 제2 쓰기 전류(IW2)가 제2 자기터널접합 패턴(MTJP2)에 제공될 수 있다. 이 경우, 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2)의 관점에서, 제1 쓰기 전류(IW1)와 제2 쓰기 전류(IW2)가 흐르는 방향은 서로 반대일 수 있다. 다시 말해, 이러한 실시예들에서, 제1 및 제2 비트 라인들(BL1, BL2)에 동일한 전압이 인가될 때, 제1 자기터널접합 패턴(MTJP1)과 제2 자기터널접합 패턴(MTJP2)에 서로 반대 방향의 쓰기 전류가 공급될 수 있다.Under such a voltage condition, the first and second selection transistors SE1 and SE2 are turned on so that the first and second magnetic tunnel junction patterns MTJP1 and MTJP2 are electrically connected to the source line SL. have. In addition, the first write current I W1 flowing from the first bit line BL1 to the source line SL may be provided to the first magnetic tunnel junction pattern MTJP1, and the second bit line BL2 may supply the source line SL. The second write current I W2 flowing through the line SL may be applied to the second magnetic tunnel junction pattern MTJP2. In this case, from the viewpoint of the first and second magnetic tunnel junction patterns MTJP1 and MTJP2 , directions in which the first write current I W1 and the second write current I W2 flow may be opposite to each other. In other words, in these embodiments, when the same voltage is applied to the first and second bit lines BL1 and BL2, the first magnetic tunnel junction pattern MTJP1 and the second magnetic tunnel junction pattern MTJP2 Write currents in opposite directions may be supplied.

상세하게, 제1 쓰기 전류(IW1)는 제1 자기터널접합 패턴(MTJP1)의 제1 자유 패턴(FP1)에서 제1 고정 패턴(PP1) 방향으로 제공될 수 있고, 이에 따라 전자들은 제1 고정 패턴(PP1)에서 제1 자유 패턴(FP1) 방향으로 제공될 수 있다. 이러한 경우, 제1 고정 패턴(PP1)과 동일한 스핀 방향을 갖는 전자들이 제1 터널 배리어 패턴(TBP1)을 터널링하여 제1 자유 패턴(FP1)에 토크(torque)를 인가할 수 있다. 이에 따라, 제1 자유 패턴(FP1)의 자화 방향이 제1 고정 패턴(PP1)의 자화 방향과 평행하도록 변경될 수 있다. 이와 달리, 제2 쓰기 전류(IW2)는 제2 자기터널접합 패턴(MTJP2)의 제2 고정 패턴(PP2)에서 제2 자유 패턴(FP2)으로 제공될 수 있고, 이에 따라 전자들은 제2 자유 패턴(FP2)에서 제2 고정 패턴(PP2) 방향으로 제공될 수 있다. 이러한 경우, 제2 고정 패턴(PP2)과 반대 방향의 스핀을 갖는 전자들이 제2 터널 배리어 패턴(TBP2)을 터널링하지 못하고 제2 자유 패턴(FP2)으로 반사되어 제2 자유 패턴(FP2)에 토크를 인가할 수 있다. 이에 따라, 제2 자유 패턴(FP2)의 자화 방향이 제2 고정 패턴(PP2)과 반평행하도록 변경될 수 있다. In detail, the first write current I W1 may be provided in a direction from the first free pattern FP1 of the first magnetic tunnel junction pattern MTJP1 to the first fixed pattern PP1 , and thus electrons are transferred to the first magnetic tunnel junction pattern MTJP1. It may be provided in a direction from the fixed pattern PP1 to the first free pattern FP1. In this case, electrons having the same spin direction as the first fixed pattern PP1 may tunnel through the first tunnel barrier pattern TBP1 to apply torque to the first free pattern FP1. Accordingly, the magnetization direction of the first free pattern FP1 may be changed to be parallel to the magnetization direction of the first fixed pattern PP1. Alternatively, the second write current I W2 may be provided from the second fixed pattern PP2 of the second magnetic tunnel junction pattern MTJP2 to the second free pattern FP2, and thus the electrons are transferred to the second free pattern PP2. It may be provided in a direction from the pattern FP2 to the second fixed pattern PP2. In this case, electrons having spins opposite to those of the second fixed pattern PP2 do not tunnel through the second tunnel barrier pattern TBP2 and are reflected to the second free pattern FP2, causing torque on the second free pattern FP2. can be authorized. Accordingly, the magnetization direction of the second free pattern FP2 may be changed to be antiparallel to the second fixed pattern PP2.

이와 같이, 선택된 단위 메모리 셀(10)에 데이터 '1'을 기입할 때, 제1 자기터널접합 패턴(MTJP1)은 평행한 자화 방향들을 갖도록 변경될 수 있고, 제2 자기터널접합 패턴(MTJP2)은 반평행한 자화 방향들을 갖도록 변경될 수 있다. 즉, 제1 자기터널접합 패턴(MTJP1)은 저저항 상태를 가질 수 있으며, 제2 자기터널접합 패턴(MTJP2) 고저항 상태를 가질 수 있다.In this way, when data '1' is written in the selected unit memory cell 10, the first magnetic tunnel junction pattern MTJP1 can be changed to have parallel magnetization directions, and the second magnetic tunnel junction pattern MTJP2 can be changed to have antiparallel magnetization directions. That is, the first magnetic tunnel junction pattern MTJP1 may have a low resistance state, and the second magnetic tunnel junction pattern MTJP2 may have a high resistance state.

몇몇 실시예들에서, 선택된 단위 메모리 셀(10)에 데이터 '0'을 기입하기 위해, 워드 라인(WL)에 턴-온 전압이 인가될 수 있다. 제1 및 제2 비트 라인들(BL1, BL2)에 제2 비트 라인 전압이 인가되고, 소스 라인(SL)에 제2 비트 라인 전압보다 큰 제2 소스라인 전압이 인가될 수 있다.In some embodiments, a turn-on voltage may be applied to the word line WL to write data '0' to the selected unit memory cell 10 . A second bit line voltage may be applied to the first and second bit lines BL1 and BL2, and a second source line voltage higher than the second bit line voltage may be applied to the source line SL.

이러한 전압 조건에서, 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2)의 각각에, 제1 및 제2 쓰기 전류들(Iw1, Iw2)과 반대 방향의 전류들이 제공될 수 있다. 이에 따라, 데이터 '1'을 기입할 때와는 반대로, 제1 자기터널접합 패턴(MTJP1)은 반평행한 자화 방향들을 갖도록 변경될 수 있고, 제2 자기터널접합 패턴(MTJP2)은 평행한 자화 방향들을 갖도록 변경될 수 있다. 즉, 제1 자기터널접합 패턴(MTJP1)은 고저항 상태를 가질 수 있으며, 제2 자기터널접합 패턴(MTJP2) 저저항 상태를 가질 수 있다.Under this voltage condition, currents in opposite directions to the first and second write currents I w1 and I w2 may be provided to the first and second magnetic tunnel junction patterns MTJP1 and MTJP2 , respectively. Accordingly, contrary to writing data '1', the first magnetic tunnel junction pattern MTJP1 may be changed to have antiparallel magnetization directions, and the second magnetic tunnel junction pattern MTJP2 may have parallel magnetization. It can be changed to have directions. That is, the first magnetic tunnel junction pattern MTJP1 may have a high resistance state, and the second magnetic tunnel junction pattern MTJP2 may have a low resistance state.

상술한 바와 같이, 제1 자기터널접합 패턴(MTJP1)과 제2 자기터널접합 패턴(MTJP2)은 서로 다른 저항 상태를 가질 수 있으므로, 선택된 단위 메모리 셀(10)에서 데이터를 읽을 때, 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2) 중 하나는 레퍼런스(reference) 저항 값으로 이용될 수 있다. 즉, 단위 메모리 셀(10)은 제1 자기터널접합 패턴(MTJP1)의 저항 값과 제2 자기터널접합 패턴(MTJP2)의 저항 값의 차이에 해당하는 센싱 마진(sensing margin)을 가질 수 있으며, 이에 따라, 단위 메모리 셀(10)의 신뢰성이 향상될 수 있다.As described above, since the first magnetic tunnel junction pattern MTJP1 and the second magnetic tunnel junction pattern MTJP2 may have different resistance states, when data is read from the selected unit memory cell 10, the first and second magnetic tunnel junction patterns MTJP2 may have different resistance states. One of the second magnetic tunnel junction patterns MTJP1 and MTJP2 may be used as a reference resistance value. That is, the unit memory cell 10 may have a sensing margin corresponding to a difference between the resistance value of the first magnetic tunnel junction pattern MTJP1 and the resistance value of the second magnetic tunnel junction pattern MTJP2. Accordingly, reliability of the unit memory cell 10 may be improved.

도 4는 본 발명의 실시예들에 따른 메모리 장치의 단위 메모리 셀을 나타내는 평면도이다. 예를 들어, 도 4는 도 2 및 3을 참조하여 설명한 단위 메모리 셀의 일 실시예를 나타내는 평면도일 수 있다. 도 5는 도 4의 I-I'선에 대응하는 단면도이다.4 is a plan view illustrating a unit memory cell of a memory device according to example embodiments. For example, FIG. 4 may be a plan view illustrating one embodiment of the unit memory cell described with reference to FIGS. 2 and 3 . FIG. 5 is a cross-sectional view corresponding to the line II′ of FIG. 4 .

도 4 및 도 5를 참조하면, 기판(110)이 제공될 수 있다. 기판(110)은 제1 및 제2 선택 트랜지스터들(SE1, SE2)을 포함할 수 있다. 제1 및 제2 선택 트랜지스터들(SE1, SE2)은 하나의 워드 라인(미도시)을 통해 제어될 수 있다. 나아가, 소스 라인(미도시)이 더 제공되어 제1 선택 트랜지스터(SE1)의 소스 영역과 제2 선택 트랜지스터(SE2)의 소스 영역에 공통으로 연결될 수 있다.Referring to FIGS. 4 and 5 , a substrate 110 may be provided. The substrate 110 may include first and second selection transistors SE1 and SE2. The first and second selection transistors SE1 and SE2 may be controlled through one word line (not shown). Furthermore, a source line (not shown) may be further provided and connected to the source region of the first selection transistor SE1 and the source region of the second selection transistor SE2 in common.

기판(110) 상에 제1 층간 절연막(120)이 제공될 수 있다. 제1 층간 절연막(120)은, 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.A first interlayer insulating film 120 may be provided on the substrate 110 . The first interlayer insulating layer 120 may include, for example, silicon oxide, silicon nitride, and/or silicon oxynitride.

제1 및 제2 콘택 플러그들(PLG1, PLG2) 및 제2 비트 라인(BL2)이 기판(110) 상에 제공될 수 있다. 제1 콘택 플러그(PLG1)는 제1 층간 절연막(120)을 관통하여 기판(110)에 포함된 제1 선택 트랜지스터(SE1)의 드레인 영역에 연결될 수 있다. 제2 콘택 플러그(PLG2)는 제1 층간 절연막(120)을 관통하여 기판(110)에 포함된 제2 선택 트랜지스터(SE2)의 드레인 영역에 연결될 수 있다. 제2 비트 라인(BL2)은 제1 층간 절연막(120) 내에 배치될 수 있으며, 제1 방향(D1)을 따라 연장될 수 있다. 제1 및 제2 콘택 플러그들(PLG1, PLG2) 및 제2 비트 라인(BL2)은 실질적으로 동일한 레벨에 위치할 수 있다. 본 명세서에서, '레벨'은 기판(110)의 상면으로부터의 높이를 의미한다. 제1 및 제2 콘택 플러그들(PLG1, PLG2) 및 제2 비트 라인(BL2)의 각각은 도전 물질을 포함할 수 있다. First and second contact plugs PLG1 and PLG2 and a second bit line BL2 may be provided on the substrate 110 . The first contact plug PLG1 may pass through the first interlayer insulating layer 120 and be connected to a drain region of the first selection transistor SE1 included in the substrate 110 . The second contact plug PLG2 may pass through the first interlayer insulating layer 120 and be connected to a drain region of the second selection transistor SE2 included in the substrate 110 . The second bit line BL2 may be disposed in the first interlayer insulating layer 120 and may extend along the first direction D1 . The first and second contact plugs PLG1 and PLG2 and the second bit line BL2 may be located at substantially the same level. In this specification, 'level' means a height from the upper surface of the substrate 110 . Each of the first and second contact plugs PLG1 and PLG2 and the second bit line BL2 may include a conductive material.

제1 층간 절연막(120) 상에 제2 층간 절연막(122)이 제공될 수 있다. 제2 층간 절연막(122)은, 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.A second interlayer insulating layer 122 may be provided on the first interlayer insulating layer 120 . The second interlayer insulating layer 122 may include, for example, silicon oxide, silicon nitride, and/or silicon oxynitride.

제1 및 제2 하부 전극들(BE1, BE2) 및 랜딩 패드(LPAD)가 제공될 수 있다. 제1 하부 전극(BE1)은 제2 층간 절연막(122)을 관통하여 제1 콘택 플러그(PLG1)에 전기적으로 연결될 수 있으며, 제2 하부 전극(BE2)은 제2 층간 절연막(122)을 관통하여 제2 비트 라인(BL2)에 전기적으로 연결될 수 있다. 랜딩 패드(LPAD)는 제2 층간 절연막(122)을 관통하여 제2 콘택 플러그(PLG2)에 전기적으로 연결될 수 있다. 제1 및 제2 하부 전극들(BE1, BE2)의 상면들 및 랜딩 패드(LPAD)의 상면은 실질적으로 동일한 레벨을 가질 수 있다. 제1 및 제2 하부 전극들(BE1, BE2) 및 랜딩 패드(LPAD)의 각각은 도전 물질을 포함할 수 있다. 일 예로, 제1 및 제2 하부 전극들(BE1, BE2) 및 랜딩 패드(LPAD)의 각각은 구리, 알루미늄, 텅스텐, 또는 티타늄과 같은 금속을 포함할 수 있다.First and second lower electrodes BE1 and BE2 and a landing pad LPAD may be provided. The first lower electrode BE1 may pass through the second interlayer insulating layer 122 and be electrically connected to the first contact plug PLG1 , and the second lower electrode BE2 may pass through the second interlayer insulating layer 122 and be electrically connected to the first contact plug PLG1 . It may be electrically connected to the second bit line BL2. The landing pad LPAD may pass through the second interlayer insulating layer 122 and be electrically connected to the second contact plug PLG2 . Top surfaces of the first and second lower electrodes BE1 and BE2 and a top surface of the landing pad LPAD may have substantially the same level. Each of the first and second lower electrodes BE1 and BE2 and the landing pad LPAD may include a conductive material. For example, each of the first and second lower electrodes BE1 and BE2 and the landing pad LPAD may include a metal such as copper, aluminum, tungsten, or titanium.

제1 하부 전극(BE1) 상에, 차례로 적층된 제1 선택적 하부 전극 패턴(OBEP1), 제1 자기터널접합 패턴(MTJP1), 제1 선택적 상부 전극 패턴(OTEP1), 및 제1 상부 전극 패턴(TEP1)이 제공될 수 있다. 또한, 제2 하부 전극(BE2) 상에 차례로 적층된 제2 선택적 하부 전극 패턴(OBEP2), 제2 자기터널접합 패턴(MTJP2), 제2 선택적 상부 전극 패턴(OTEP2), 및 제2 상부 전극 패턴(TEP2)이 제공될 수 있다. 이에 따라, 제1 자기터널접합 패턴(MTJP1)의 하면은 제1 하부 전극(BE1) 및 제1 콘택 플러그(PLG1)를 통해 제1 선택 트랜지스터(SE1)에 전기적으로 연결될 수 있고, 제2 자기터널접합 패턴(MTJP2)의 하면은 제2 하부 전극(BE2)을 통해 제2 비트 라인(BL2)에 전기적으로 연결될 수 있다. A first optional lower electrode pattern OBEP1, a first magnetic tunnel junction pattern MTJP1, a first selective upper electrode pattern OTEP1, and a first upper electrode pattern (which are sequentially stacked on the first lower electrode BE1) TEP1) may be provided. In addition, the second selective lower electrode pattern OBEP2, the second magnetic tunnel junction pattern MTJP2, the second selective upper electrode pattern OTEP2, and the second upper electrode pattern sequentially stacked on the second lower electrode BE2. (TEP2) may be provided. Accordingly, the lower surface of the first magnetic tunnel junction pattern MTJP1 may be electrically connected to the first selection transistor SE1 through the first lower electrode BE1 and the first contact plug PLG1, and the second magnetic tunnel junction pattern MTJP1 may be electrically connected to the first selection transistor SE1. A lower surface of the junction pattern MTJP2 may be electrically connected to the second bit line BL2 through the second lower electrode BE2.

제1 및 제2 선택적 하부 전극 패턴들(OBEP1, OBEP2) 및 제1 및 제2 선택적 상부 전극 패턴들(OTEP1, OTEP2)은, 일 예로, 질화 티타늄 및/또는 질화 탄탈늄과 같은 도전성 금속 질화물을 포함할 수 있다. 제1 및 제2 상부 전극 패턴(TEP)은, 일 예로, 텅스텐, 탄탈륨, 알루미늄, 구리, 금, 은, 티타늄, 및/또는 상기 금속들의 도전성 금속 질화물을 포함할 수 있다.The first and second selective lower electrode patterns OBEP1 and OBEP2 and the first and second selective upper electrode patterns OTEP1 and OTEP2 may include, for example, a conductive metal nitride such as titanium nitride and/or tantalum nitride. can include The first and second upper electrode patterns TEP may include, for example, tungsten, tantalum, aluminum, copper, gold, silver, titanium, and/or conductive metal nitrides of the above metals.

제1 자기터널접합 패턴(MTJP1)은 제1 자유 패턴(FP1), 제1 고정 패턴(PP1), 및 이들 사이에 개재된 제1 터널 배리어 패턴(TBP1)을 포함할 수 있다. 마찬가지로, 제2 자기터널접합 패턴(MTJP2)은 제2 자유 패턴(FP2), 제2 고정 패턴(PP2), 및 이들 사이에 개재된 제2 터널 배리어 패턴(TBP2)을 포함할 수 있다. 제1 자유 패턴(FP1), 제1 고정 패턴(PP1), 및 제1 터널 배리어 패턴(TBP1)이 적층된 순서는 제2 자유 패턴(FP2), 제2 고정 패턴(PP2), 및 제2 터널 배리어 패턴(TBP2)이 적층된 순서와 동일할 수 있다. The first magnetic tunnel junction pattern MTJP1 may include a first free pattern FP1, a first fixed pattern PP1, and a first tunnel barrier pattern TBP1 interposed therebetween. Similarly, the second magnetic tunnel junction pattern MTJP2 may include a second free pattern FP2, a second fixed pattern PP2, and a second tunnel barrier pattern TBP2 interposed therebetween. The stacking order of the first free pattern FP1, the first fixed pattern PP1, and the first tunnel barrier pattern TBP1 is the second free pattern FP2, the second fixed pattern PP2, and the second tunnel barrier pattern FP2. The order in which the barrier patterns TBP2 are stacked may be the same.

몇몇 실시예들에 따르면, 도 5에 도시된 바와 같이, 고정 패턴(PP1, PP2), 터널 배리어 패턴(TBP1, TBP2), 및 자유 패턴(FP1, FP2)의 순서대로 적층될 수 있다. 하지만 이에 한정되는 것은 아니며, 다른 실시예들에 따르면, 도 5에 도시된 바와 달리, 자유 패턴(FP1, FP2), 터널 배리어 패턴(TBP1, TBP2), 및 고정 패턴(PP1, PP2)의 순서대로 적층될 수도 있다. 이하에서는, 설명의 간소화를 위하여, 고정 패턴(PP1, PP2), 터널 배리어 패턴(TBP1, TBP2), 및 자유 패턴(FP1, FP2)의 순서대로 적층된 실시예에 한정하여 설명한다. 제1 및 제2 자기 터널 접합 패턴들(MTJP1, MTJP2)에 대해서는, 도 9a 및/또는 도 9b를 참조하여 자세히 설명한다.According to some embodiments, as shown in FIG. 5 , fixed patterns PP1 and PP2 , tunnel barrier patterns TBP1 and TBP2 , and free patterns FP1 and FP2 may be sequentially stacked. However, it is not limited thereto, and according to other embodiments, unlike shown in FIG. 5, the free patterns FP1 and FP2, the tunnel barrier patterns TBP1 and TBP2, and the fixed patterns PP1 and PP2 in order. may be layered. Hereinafter, for simplification of description, description is limited to an embodiment in which the fixed patterns PP1 and PP2, the tunnel barrier patterns TBP1 and TBP2, and the free patterns FP1 and FP2 are sequentially stacked. The first and second magnetic tunnel junction patterns MTJP1 and MTJP2 will be described in detail with reference to FIGS. 9A and/or 9B.

도 3에서 설명한 바와 마찬가지로, 제1 고정 패턴(PP1)은 제1 하부 전극(BE1) 및 제1 콘택 플러그(PLG1)를 통해 기판(110)에 포함된 제1 선택 트랜지스터(SE1)의 드레인 영역에 연결될 수 있다. 또한, 제2 고정 패턴(PP2)은 제2 하부 전극(BE2)을 통해 제2 비트 라인(BL2)에 연결될 수 있다. As described with reference to FIG. 3 , the first fixing pattern PP1 is applied to the drain region of the first selection transistor SE1 included in the substrate 110 through the first lower electrode BE1 and the first contact plug PLG1. can be connected Also, the second fixing pattern PP2 may be connected to the second bit line BL2 through the second lower electrode BE2.

평면적 관점에서, 랜딩 패드(LPAD)와 제1 자기터널접합 패턴(MTJP1) 사이의 간격(d1)은 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2) 사이의 간격(d3)보다 클 수 있다. 또한, 평면적 관점에서, 랜딩 패드(LPAD)와 제2 자기터널접합 패턴(MTJP2) 사이의 간격(d2)은 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2) 사이의 간격(d3)보다 클 수 있다. From a plan view, the distance d1 between the landing pad LPAD and the first magnetic tunnel junction pattern MTJP1 may be greater than the distance d3 between the first and second magnetic tunnel junction patterns MTJP1 and MTJP2. have. Also, from a plan view, the distance d2 between the landing pad LPAD and the second magnetic tunnel junction pattern MTJP2 is greater than the distance d3 between the first and second magnetic tunnel junction patterns MTJP1 and MTJP2. can be big

몇몇 실시예들에 따르면, 도 4에 도시된 바와 같이, 평면적 관점에서, 제1 자기터널접합 패턴(MTJP1), 제2 자기터널접합 패턴(MTJP2), 및 랜딩 패드(LPAD)는 제1 방향(D1)에 수직한 제2 방향(D2)을 따라 일렬로 배열될 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다.According to some embodiments, as shown in FIG. 4 , from a plan view, the first magnetic tunnel junction pattern MTJP1 , the second magnetic tunnel junction pattern MTJP2 , and the landing pad LPAD are disposed in a first direction ( They may be arranged in a line along the second direction D2 perpendicular to D1). However, the present invention is not limited thereto.

도 8a 내지 도 8c를 참조하여 후술할 바와 같이, 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2)은 자기터널접합막(미도시)을 패터닝함으로써 형성될 수 있다. 상기 자기터널접합막의 패터닝 공정 중에, 자기터널접합막으로부터 발생한 식각 부산물이 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2)의 측벽들 상에 재증착될 수 있다. 이로 인하여, 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2)이 단락될 수 있으며, 그 확률은 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2) 사이의 간격(d3)이 좁을수록 높아진다. 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2) 사이의 간격(d3)은 상기 자기터널접합막으로부터 발생한 식각 부산물로 인하여 자기터널접합 패턴들이 단락되지 않기 위한 최소 이격 거리와 같거나 상기 최소 이격 거리보다 클 수 있다.As will be described later with reference to FIGS. 8A to 8C , the first and second magnetic tunnel junction patterns MTJP1 and MTJP2 may be formed by patterning a magnetic tunnel junction film (not shown). During the patterning process of the magnetic tunnel junction layer, etching by-products generated from the magnetic tunnel junction layer may be redeposited on sidewalls of the first and second magnetic tunnel junction patterns MTJP1 and MTJP2. Due to this, the first and second magnetic tunnel junction patterns MTJP1 and MTJP2 may be short-circuited, and the probability is that the distance d3 between the first and second magnetic tunnel junction patterns MTJP1 and MTJP2 is narrow. the higher the The distance d3 between the first and second magnetic tunnel junction patterns MTJP1 and MTJP2 is equal to or equal to the minimum separation distance for preventing the magnetic tunnel junction patterns from being short-circuited due to etching by-products generated from the magnetic tunnel junction film. It can be greater than the separation distance.

일반적으로 자기터널접합 패턴을 형성하기 위한 패터닝 공정 중에 랜딩 패드가 노출되어 그 일부가 식각될 수 있다. 이 때, 랜딩 패드로부터 발생한 식각 부산물이 자기터널접합 패턴의 측벽 상에 재증착될 수 있으며, 이로 인하여, 자기터널접합 패턴의 단락이 발생할 수 있다. 이러한 단락이 발생할 확률은 자기터널접합 패턴과 랜딩 패드의 간격이 좁을수록 높아진다.In general, during a patterning process for forming a magnetic tunnel junction pattern, a landing pad may be exposed and partially etched. At this time, etching by-products generated from the landing pad may be redeposited on the sidewall of the magnetic tunnel junction pattern, and as a result, a short circuit of the magnetic tunnel junction pattern may occur. The probability of occurrence of such a short increases as the distance between the magnetic tunnel junction pattern and the landing pad becomes narrower.

본 발명의 실시예들에 따르면, 평면적 관점에서, 자기터널접합 패턴들(MTJP1, MTJP2)의 각각과 랜딩 패드(LPAD) 사이의 간격들(d1, d2)은 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2) 사이의 간격(d3)보다 클 수 있다. 따라서, 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2)을 형성하기 위한 패터닝 공정 중에 랜딩 패드(LPAD)가 노출되더라도, 랜딩 패드(LPAD)에서 발생한 식각 부산물이 자기터널접합 패턴들(MTJP1, MTJP2)의 측벽 상에 재증착되어 자기터널접합 패턴이 단락될 확률은 낮을 수 있다. 이에 따라, 본 발명의 실시예들에 따르면, 랜딩 패드(LPAD)의 식각 부산물에 의한 자기터널접합 패턴들(MTJP1, MTJP2)의 단락이 억제될 수 있으며, 결과적으로 자기 메모리 장치의 신뢰성이 향상될 수 있다.According to embodiments of the present invention, from a plan view, the distances d1 and d2 between each of the magnetic tunnel junction patterns MTJP1 and MTJP2 and the landing pad LPAD are the first and second magnetic tunnel junction patterns. It may be larger than the interval d3 between the fields MTJP1 and MTJP2. Therefore, even if the landing pad LPAD is exposed during the patterning process for forming the first and second magnetic tunnel junction patterns MTJP1 and MTJP2, etching by-products generated from the landing pad LPAD may affect the magnetic tunnel junction patterns MTJP1. , MTJP2) may be re-deposited on the sidewall of the MTJP2 to short-circuit the magnetic tunnel junction pattern. Accordingly, according to the embodiments of the present invention, shorting of the magnetic tunnel junction patterns MTJP1 and MTJP2 due to etching by-products of the landing pad LPAD can be suppressed, and as a result, the reliability of the magnetic memory device can be improved. can

제2 층간 절연막(122) 상에, 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2)을 덮는 제3 층간 절연막(124)이 제공될 수 있다. 제3 층간 절연막(124)은, 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.A third interlayer insulating layer 124 covering the first and second magnetic tunnel junction patterns MTJP1 and MTJP2 may be provided on the second interlayer insulating layer 122 . The third interlayer insulating layer 124 may include, for example, silicon oxide, silicon nitride, and/or silicon oxynitride.

제3 층간 절연막(124)을 관통하여 랜딩 패드(LPAD)에 전기적으로 연결되는 연결 콘택(INC)이 제공될 수 있다. 연결 콘택(INC)은 도전 물질을 포함할 수 있다. 일 예로, 연결 콘택(INC)은 구리, 알루미늄, 텅스텐, 또는 티타늄과 같은 금속을 포함할 수 있다.A connection contact INC may be provided through the third interlayer insulating layer 124 and electrically connected to the landing pad LPAD. The connection contact INC may include a conductive material. For example, the connection contact INC may include a metal such as copper, aluminum, tungsten, or titanium.

제3 층간 절연막(124) 상에 제1 비트 라인(BL1) 및 연결 패턴(INP)이 제공될 수 있다. 제1 비트 라인(BL1)은 제1 상부 전극 패턴(TEP1)에 전기적으로 연결될 수 있으며, 제1 방향(D1)을 따라 연장될 수 있다. 연결 패턴(INP)은 연결 콘택(INC)과 제2 상부 전극 패턴(TEP2)을 전기적으로 연결할 수 있다. 연결 패턴(INP) 및 연결 콘택(INC)은 연결 구조체(INST)로 정의될 수 있다. 이에 따라, 도 3에서 설명한 바와 마찬가지로, 제1 자기터널접합 패턴(MTJP1)의 상면(즉, 제1 자유 패턴(FP1))은 제1 상부 전극 패턴(TEP1)을 통해 제1 비트 라인(BL1)에 연결될 수 있다. 또한, 제2 자기터널접합 패턴(MTJP2)의 상면(즉, 제2 자유 패턴(FP2))은 제2 상부 전극 패턴(TEP2), 연결 구조체(INST), 랜딩 패드(LPAD), 및 제2 콘택 플러그(PLG2)를 통해 기판(110)에 포함된 제2 선택 트랜지스터(SE2)의 드레인 영역에 연결될 수 있다. 제1 비트 라인(BL1) 및 연결 패턴(INP)의 각각은 도전 물질을 포함할 수 있다. 일 예로, 제1 비트 라인(BL1) 및 연결 패턴(INP)의 각각은 구리, 알루미늄, 텅스텐, 또는 티타늄과 같은 금속을 포함할 수 있다.A first bit line BL1 and a connection pattern INP may be provided on the third interlayer insulating layer 124 . The first bit line BL1 may be electrically connected to the first upper electrode pattern TEP1 and may extend along the first direction D1. The connection pattern INP may electrically connect the connection contact INC and the second upper electrode pattern TEP2. The connection pattern INP and the connection contact INC may be defined as a connection structure INST. Accordingly, as described with reference to FIG. 3 , the upper surface of the first magnetic tunnel junction pattern MTJP1 (ie, the first free pattern FP1) forms the first bit line BL1 through the first upper electrode pattern TEP1. can be connected to In addition, the upper surface of the second magnetic tunnel junction pattern MTJP2 (ie, the second free pattern FP2) includes the second upper electrode pattern TEP2, the connection structure INST, the landing pad LPAD, and the second contact It may be connected to the drain region of the second selection transistor SE2 included in the substrate 110 through the plug PLG2. Each of the first bit line BL1 and the connection pattern INP may include a conductive material. For example, each of the first bit line BL1 and the connection pattern INP may include a metal such as copper, aluminum, tungsten, or titanium.

도 6은 본 발명의 실시예들에 따른 메모리 장치의 단위 메모리 셀을 나타내는 평면도이다. 예를 들어, 도 6은 도 2 및 3을 참조하여 설명한 단위 메모리 셀의 일 실시예를 나타내는 평면도일 수 있다. 도 4 및 도 5를 참조하여 설명한 단위 메모리 셀과 실질적으로 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위하여 중복되는 설명은 생략될 수 있다.6 is a plan view illustrating a unit memory cell of a memory device according to example embodiments. For example, FIG. 6 may be a plan view illustrating one embodiment of the unit memory cell described with reference to FIGS. 2 and 3 . The same reference numerals are provided for substantially the same configurations as the unit memory cells described with reference to FIGS. 4 and 5 , and overlapping descriptions may be omitted for simplicity of description.

도 6에 도시된 실시예에 따른 단위 메모리 셀은, 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2), 및 랜딩 패드(LPAD)의 평면적 배치 외에는 도 4 및 도 5를 참조하여 설명한 단위 메모리 셀과 실질적으로 동일할 수 있다. 따라서, 이하에서는 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2), 및 랜딩 패드(LPAD)의 평면적 배치에 대하여만 설명한다.The unit memory cell according to the embodiment shown in FIG. 6 is a unit described with reference to FIGS. 4 and 5 except for the planar arrangement of the first and second magnetic tunnel junction patterns MTJP1 and MTJP2 and the landing pad LPAD. It may be substantially the same as a memory cell. Therefore, only the planar arrangement of the first and second magnetic tunnel junction patterns MTJP1 and MTJP2 and the landing pad LPAD will be described below.

도 6을 참조하면, 평면적 관점에서, 랜딩 패드(LPAD)와 제1 자기터널접합 패턴(MTJP1) 사이의 간격(d1)은 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2) 사이의 간격(d3)보다 클 수 있다. 또한, 평면적 관점에서, 랜딩 패드(LPAD)와 제2 자기터널접합 패턴(MTJP2) 사이의 간격(d2)은 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2) 사이의 간격(d3)보다 클 수 있다. Referring to FIG. 6 , from a plan view, the distance d1 between the landing pad LPAD and the first magnetic tunnel junction pattern MTJP1 is the distance between the first and second magnetic tunnel junction patterns MTJP1 and MTJP2. It can be greater than (d3). Also, from a plan view, the distance d2 between the landing pad LPAD and the second magnetic tunnel junction pattern MTJP2 is greater than the distance d3 between the first and second magnetic tunnel junction patterns MTJP1 and MTJP2. can be big

평면적 관점에서, 제1 자기터널접합 패턴(MTJP1), 제2 자기터널접합 패턴(MTJP2), 및 랜딩 패드(LPAD)는 제2 방향(D2)을 따라 일렬로 배열되지 않을 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 제1 자기터널접합 패턴(MTJP1) 및 랜딩 패드(LPAD)는 제2 방향(D2)을 따라 일렬로 배열되되, 제2 자기터널접합 패턴(MTJP2)은 제1 자기터널접합 패턴(MTJP1)과 랜딩 패드(LPAD)가 이루는 직선으로부터 제1 방향(D1)으로 이격되어 배치될 수 있다.When viewed from a plan view, the first magnetic tunnel junction pattern MTJP1 , the second magnetic tunnel junction pattern MTJP2 , and the landing pad LPAD may not be arranged in a line along the second direction D2 . For example, as shown in FIG. 6 , the first magnetic tunnel junction pattern MTJP1 and the landing pad LPAD are arranged in a line along the second direction D2, and the second magnetic tunnel junction pattern MTJP2 may be spaced apart from a straight line formed by the first magnetic tunnel junction pattern MTJP1 and the landing pad LPAD in the first direction D1.

제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2)은 자기터널접합막(미도시)을 패터닝함으로써 형성될 수 있다. 상기 자기터널접합막의 패터닝 공정 중에, 자기터널접합막으로부터 발생한 식각 부산물이 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2)의 측벽들 상에 재증착될 수 있다. 이로 인하여, 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2)이 단락될 수 있으며, 그 확률은 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2) 사이의 간격(d3)이 좁을수록 높아진다. 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2) 사이의 간격(d3)은 상기 자기터널접합막으로부터 발생한 식각 부산물로 인하여 자기터널접합 패턴들이 단락되지 않기 위한 최소 이격 거리와 같거나 상기 최소 이격 거리보다 클 수 있다.The first and second magnetic tunnel junction patterns MTJP1 and MTJP2 may be formed by patterning a magnetic tunnel junction film (not shown). During the patterning process of the magnetic tunnel junction layer, etching by-products generated from the magnetic tunnel junction layer may be redeposited on sidewalls of the first and second magnetic tunnel junction patterns MTJP1 and MTJP2. Due to this, the first and second magnetic tunnel junction patterns MTJP1 and MTJP2 may be short-circuited, and the probability is that the distance d3 between the first and second magnetic tunnel junction patterns MTJP1 and MTJP2 is narrow. the higher the The distance d3 between the first and second magnetic tunnel junction patterns MTJP1 and MTJP2 is equal to or equal to the minimum separation distance for preventing the magnetic tunnel junction patterns from being short-circuited due to etching by-products generated from the magnetic tunnel junction film. It can be greater than the separation distance.

본 발명의 실시예들에 따르면, 평면적 관점에서, 자기터널접합 패턴들(MTJP1, MTJP2)의 각각과 랜딩 패드(LPAD) 사이의 간격들(d1, d2)은 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2) 사이의 간격(d3)보다 클 수 있다. 따라서, 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2)을 형성하기 위한 패터닝 공정 중에 랜딩 패드(LPAD)가 노출되더라도, 랜딩 패드(LPAD)에서 발생한 식각 부산물에 의하여 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2)이 단락될 확률은 낮을 수 있다. 즉, 본 발명의 실시예들에 따르면, 랜딩 패드(LPAD)의 식각 부산물에 의한 자기터널접합 패턴들(MTJP1, MTJP2)의 단락이 억제될 수 있으며, 결과적으로 자기 메모리 장치의 신뢰성이 향상될 수 있다.According to embodiments of the present invention, from a plan view, the distances d1 and d2 between each of the magnetic tunnel junction patterns MTJP1 and MTJP2 and the landing pad LPAD are the first and second magnetic tunnel junction patterns. It may be larger than the interval d3 between the fields MTJP1 and MTJP2. Therefore, even if the landing pad LPAD is exposed during the patterning process for forming the first and second magnetic tunnel junction patterns MTJP1 and MTJP2, the first and second magnetic tunnel junction patterns are generated by etching by-products from the landing pad LPAD. A probability that the tunnel junction patterns MTJP1 and MTJP2 are shorted may be low. That is, according to the embodiments of the present invention, shorting of the magnetic tunnel junction patterns MTJP1 and MTJP2 due to etching by-products of the landing pad LPAD can be suppressed, and as a result, the reliability of the magnetic memory device can be improved. have.

도 7a 내지 7e는 본 발명의 실시예들에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 평면도들이다. 예를 들어, 도 7a 내지 7e는 도 2를 참조하여 설명한 메모리 셀 어레이의 일 실시예를 나타내는 평면도들일 수 있다. 7A to 7E are plan views illustrating a memory cell array of a memory device according to example embodiments. For example, FIGS. 7A to 7E may be plan views illustrating one embodiment of the memory cell array described with reference to FIG. 2 .

도 7a를 참조하면, 본 발명의 일 실시예에 따른 메모리 셀 어레이는 이차원적으로 배열된 복수의 단위 메모리 셀들(10)을 포함할 수 있다. 단위 메모리 셀들(10)의 각각은 도 4 및 도 5를 참조하여 설명한 단위 메모리 셀과 실질적으로 동일할 수 있다. 설명의 간소화를 위하여 단위 메모리 셀들의 각각에 대한 구체적인 설명은 생략하며, 이하에서는 단위 메모리 셀들(혹은, 이에 포함됨 자기터널접합 패턴들 및 랜딩 패드들)의 평면적 배열에 대하여 중점적으로 설명한다.Referring to FIG. 7A , a memory cell array according to an exemplary embodiment may include a plurality of unit memory cells 10 that are two-dimensionally arranged. Each of the unit memory cells 10 may be substantially the same as the unit memory cell described with reference to FIGS. 4 and 5 . For simplicity of description, a detailed description of each of the unit memory cells will be omitted, and hereinafter, a planar arrangement of the unit memory cells (or magnetic tunnel junction patterns and landing pads included therein) will be mainly described.

도 4, 도 5, 및 도 7a를 참조하면, 이차원적으로 배열된 단위 메모리 셀들(10)은 복수의 메모리 열들(15)로 구분될 수 있다. 메모리 열들(15)의 각각은 제1 방향(D1)을 따라 배열된 복수의 메모리 셀들(10)을 포함할 수 있으며, 메모리 열들(15)은 제1 방향(D1)에 수직한 제2 방향(D2)을 따라 배열될 수 있다.Referring to FIGS. 4 , 5 , and 7A , the two-dimensionally arranged unit memory cells 10 may be divided into a plurality of memory columns 15 . Each of the memory columns 15 may include a plurality of memory cells 10 arranged along the first direction D1 , and the memory columns 15 may include a second direction perpendicular to the first direction D1 ( D2) can be arranged along.

메모리 열들(15)의 각각은 제1 방향(D1)을 따라 배열된 제1 자기터널접합 패턴들(MTJP1)을 포함하는 제1 서브 열(SC1), 제1 방향(D1)을 따라 배열된 제2 자기터널접합 패턴들(MTJP2)을 포함하는 제2 서브 열(SC2), 및 제1 방향(D1)을 따라 배열된 랜딩 패드들(LPAD)을 포함하는 제3 서브 열(SC3)을 포함할 수 있다. 각 메모리 열들(15) 내에서 제2 서브 열(SC2)은 제1 서브 열(SC1)과 제3 서브 열(SC3) 사이에 배치될 수 있다.Each of the memory columns 15 includes a first sub-column SC1 including first magnetic tunnel junction patterns MTJP1 arranged along the first direction D1 and a first sub-column SC1 arranged along the first direction D1. a second sub-column SC2 including two magnetic tunnel junction patterns MTJP2 and a third sub-column SC3 including landing pads LPAD arranged along the first direction D1; can Within each memory column 15, the second sub column SC2 may be disposed between the first sub column SC1 and the third sub column SC3.

평면적 관점에서, 제1 서브 열(SC1)과 제3 서브 열(SC3)의 제2 방향(D2)으로의 간격(d4)은 제1 서브 열(SC1)과 제2 서브 열(SC2)의 제2 방향(D2)으로의 간격(d6)보다 클 수 있으며, 제2 서브 열(SC2)과 제3 서브 열(SC3)의 제2 방향(D2)으로의 간격(d5)은 제1 서브 열(SC1)과 제2 서브 열(SC2)의 제2 방향(D2)으로의 간격(d6)보다 클 수 있다. From a plan view, the distance d4 between the first sub-column SC1 and the third sub-column SC3 in the second direction D2 is the first sub-column SC1 and the second sub-column SC2. It may be greater than the distance d6 in the second direction D2, and the distance d5 between the second and third sub-columns SC2 and SC3 in the second direction D2 is the first sub-column ( SC1) and the second sub-column SC2 may be larger than the distance d6 in the second direction D2.

제1 서브 열(SC1)에 포함된 제1 자기터널접합 패턴들(MTJP1)은 제1 방향(D1)을 따라 서로 이격하여 배열될 수 있다. 마찬가지로, 제2 서브 열(SC2)에 포함된 제2 자기터널접합 패턴들(MTJP2)은 제1 방향(D1)을 따라 서로 이격하여 배열될 수 있다. 제1 자기터널접합 패턴들(MTJP1) 사이의 제1 방향(D1)으로의 간격(d7) 및 제2 자기터널접합 패턴들(MTJP2) 사이의 제1 방향(D1)으로의 간격(d8)은 랜딩 패드(LPAD)와 제2 자기터널접합 패턴(MTJP2) 사이의 간격(d2)보다 작을 수 있다.The first magnetic tunnel junction patterns MTJP1 included in the first sub-column SC1 may be spaced apart from each other along the first direction D1. Similarly, the second magnetic tunnel junction patterns MTJP2 included in the second sub-column SC2 may be spaced apart from each other along the first direction D1. The distance d7 between the first magnetic tunnel junction patterns MTJP1 in the first direction D1 and the distance d8 between the second magnetic tunnel junction patterns MTJP2 in the first direction D1 are It may be smaller than the distance d2 between the landing pad LPAD and the second magnetic tunnel junction pattern MTJP2.

몇몇 실시예들에 따르면, 제1 자기터널접합 패턴들(MTJP1) 사이의 제1 방향(D1)으로의 간격(d7)은 제2 자기터널접합 패턴들(MTJP2) 사이의 제1 방향(D1)으로의 간격(d8)과 동일할 수 있다. 나아가, 상기 간격들(d7, d8)은 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2) 사이의 간격(d3)과 동일할 수 있다(d3=d7=d8). 이러한 경우, 하나의 메모리 열(15) 내에 포함된 자기터널접합 패턴들(MTJP1, MTJP2)은 서로 동일한 간격으로 이격될 수 있다. 도 4를 참조하여 설명한 바와 같이, 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2) 사이의 간격(d3)은 자기터널접합막으로부터 발생한 식각 부산물로 인하여 자기터널접합 패턴들이 단락되지 않기 위한 최소 이격 거리와 같거나 상기 최소 이격 거리보다 클 수 있다. 따라서, 하나의 메모리 열(15) 내에 포함된 자기터널접합 패턴들(MTJP1, MTJP2) 사이의 간격은 자기터널접합막으로부터 발생한 식각 부산물로 인하여 자기터널접합 패턴들이 단락되지 않기 위한 최소 이격 거리와 같거나 상기 최소 이격 거리보다 클 수 있다.According to some embodiments, the distance d7 between the first magnetic tunnel junction patterns MTJP1 in the first direction D1 is the distance d7 between the second magnetic tunnel junction patterns MTJP2 in the first direction D1. It may be the same as the interval d8 to . Furthermore, the intervals d7 and d8 may be equal to the interval d3 between the first and second magnetic tunnel junction patterns MTJP1 and MTJP2 (d3 = d7 = d8). In this case, the magnetic tunnel junction patterns MTJP1 and MTJP2 included in one memory column 15 may be spaced apart from each other at equal intervals. As described with reference to FIG. 4 , the distance d3 between the first and second magnetic tunnel junction patterns MTJP1 and MTJP2 is to prevent the magnetic tunnel junction patterns from shorting due to etching by-products generated from the magnetic tunnel junction film. It may be equal to or greater than the minimum separation distance. Therefore, the distance between the magnetic tunnel junction patterns MTJP1 and MTJP2 included in one memory column 15 is equal to the minimum distance for preventing the magnetic tunnel junction patterns from being short-circuited due to etching by-products generated from the magnetic tunnel junction film. Or it may be greater than the minimum separation distance.

도 7a에 도시된 실시예들에 따르면, 각 메모리 열들(15) 내에서, 제1 내지 제3 서브 열들(SC1, SC2, SC3)은 동일한 순서로 배열될 수 있다. 구체적으로, 각 메모리 열들(15) 내에서 제1 서브 열(SC1), 제2 서브 열(SC2), 및 제3 서브 열(SC3)은 제2 방향(D2)을 따라 순서대로 배치될 수 있다. 이에 따라, 메모리 열들(15)의 경계에서 제3 서브 열(SC3)과 제1 서브 열(SC1)이 서로 인접할 수 있다. 메모리 열들(15)의 경계에서 서로 인접하는 제3 서브 열(SC3)과 제1 서브 열(SC1)의 제2 방향(D2)으로의 간격(d9)은 하나의 메모리 열(15)에 포함된 제1 서브 열(SC1)과 제2 서브 열(SC2)의 제2 방향(D2)으로의 간격(d6)보다 클 수 있다. 예를 들어, 상기 제3 서브 열(SC3)과 제1 서브 열(SC1)의 제2 방향(D2)으로의 간격(d9)은 하나의 메모리 열(15)에 포함된 제2 서브 열(SC2)과 제3 서브 열(SC3)의 제2 방향(D2)으로의 간격(d5)과 동일할 수 있다. 마찬가지로, 메모리 열들(15)의 경계에서 서로 인접하는 제3 서브 열(SC3)과 제1 서브 열(SC1)에 각각 포함된 랜딩 패드(LPAD)와 제1 자기터널접합 패턴(MTJP1) 사이의 최소 간격(d10)은 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2) 사이의 간격(d3)보다 클 수 있으며, 예를 들어, 제2 자기터널접합 패턴(MTJP2)과 랜딩 패드(LPAD) 사이의 간격(d2)과 동일할 수 있다.According to the embodiments illustrated in FIG. 7A , within each memory column 15 , the first to third sub-columns SC1 , SC2 , and SC3 may be arranged in the same order. Specifically, in each of the memory columns 15, the first sub column SC1, the second sub column SC2, and the third sub column SC3 may be sequentially arranged along the second direction D2. . Accordingly, the third sub-column SC3 and the first sub-column SC1 may be adjacent to each other at the boundary of the memory columns 15 . The distance d9 of the third sub-column SC3 and the first sub-column SC1 adjacent to each other at the boundary of the memory columns 15 in the second direction D2 is included in one memory column 15. It may be larger than the distance d6 between the first sub-column SC1 and the second sub-column SC2 in the second direction D2. For example, the distance d9 of the third sub-column SC3 and the first sub-column SC1 in the second direction D2 is the second sub-column SC2 included in one memory column 15. ) and the distance d5 of the third sub-column SC3 in the second direction D2. Similarly, the minimum distance between the landing pad LPAD and the first magnetic tunnel junction pattern MTJP1 respectively included in the third sub-column SC3 and the first sub-column SC1 adjacent to each other at the boundary of the memory columns 15 is The distance d10 may be larger than the distance d3 between the first and second magnetic tunnel junction patterns MTJP1 and MTJP2, and may be, for example, formed between the second magnetic tunnel junction pattern MTJP2 and the landing pad LPAD. It may be the same as the interval d2 between them.

도 7a에 도시된 실시예들에 따르면, 평면적 관점에서, 랜딩 패드들(LPAD)의 각각과 그에 인접한 자기터널접합 패턴(MTJP1 및/또는 MTJP2) 사이의 간격(d10 및/또는 d2)은 제1 및 제2 자기터널접합 패턴들(MTJP1 및 MTJP2) 사이의 간격(d3)보다 클 수 있다. 이에 따라, 자기터널접합 패턴들(MTJP1, MTJP2)을 형성하기 위한 패터닝 공정 중에 랜딩 패드들(LPAD)이 노출되더라도 랜딩 패드들(LPAD)에서 발생한 식각 부산물이 자기터널접합 패턴들(MTJP1, MTJP2)의 측벽 상에 재증착될 확률은 낮을 수 있다. 이에 따라, 랜딩 패드들(LPAD)의 식각 부산물에 의한 자기터널접합 패턴들(MTJP1, MTJP2)의 단락이 억제될 수 있으며, 결과적으로 자기 메모리 장치의 신뢰성이 향상될 수 있다.According to the embodiments shown in FIG. 7A , from a plan view, the distance d10 and/or d2 between each of the landing pads LPAD and the magnetic tunnel junction pattern MTJP1 and/or MTJP2 adjacent thereto is a first and a distance d3 between the second magnetic tunnel junction patterns MTJP1 and MTJP2. Accordingly, even if the landing pads LPAD are exposed during the patterning process for forming the magnetic tunnel junction patterns MTJP1 and MTJP2, the etching by-products generated from the landing pads LPAD are the magnetic tunnel junction patterns MTJP1 and MTJP2. The probability of redeposition on the sidewall of may be low. Accordingly, shorting of the magnetic tunnel junction patterns MTJP1 and MTJP2 due to etching by-products of the landing pads LPAD can be suppressed, and as a result, the reliability of the magnetic memory device can be improved.

제1 방향(D1)으로 연장되는 제1 비트 라인들(BL1)이 제공되어 각 메모리 열들(15)에 포함된 제1 자기터널접합 패턴들(MTJP1)에 공통적으로 연결될 수 있다. 구체적으로, 제1 비트 라인들(BL1)의 각각은 대응하는 제1 서브 열(SC1)에 포함된 제1 자기터널접합 패턴들(MTJP1) 상에 제공되어 대응하는 제1 서브 열(SC1)에 포함된 제1 자기터널접합 패턴들(MTJP1)에 공통으로 연결될 수 있다. 또한, 제1 방향(D1)으로 연장되는 제2 비트 라인들(BL2)이 제공되어 각 메모리 열들(15)에 포함된 제2 자기터널접합 패턴들(MTJP2)에 공통적으로 연결될 수 있다. 구체적으로, 제2 비트 라인들(BL1)의 각각은 대응하는 제2 서브 열(SC2)에 포함된 제2 자기터널접합 패턴들(MTJP2) 아래에 제공되어 대응하는 제2 서브 열(SC2)에 포함된 제2 자기터널접합 패턴들(MTJP2)에 공통으로 연결될 수 있다. 도 5에 도시된 바와 같이, 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2)은 동일한 레벨에 제공될 수 있다. 이에 따라, 제1 비트 라인들(BL1)은 제2 비트 라인들(BL2)보다 높은 레벨에 배치될 수 있다.First bit lines BL1 extending in the first direction D1 may be provided and commonly connected to the first magnetic tunnel junction patterns MTJP1 included in each memory column 15 . In detail, each of the first bit lines BL1 is provided on the first magnetic tunnel junction patterns MTJP1 included in the corresponding first sub-column SC1 so as to correspond to the corresponding first sub-column SC1. It may be commonly connected to the included first magnetic tunnel junction patterns MTJP1. In addition, second bit lines BL2 extending in the first direction D1 may be provided and commonly connected to the second magnetic tunnel junction patterns MTJP2 included in each memory column 15 . In detail, each of the second bit lines BL1 is provided under the second magnetic tunnel junction patterns MTJP2 included in the corresponding second sub-column SC2 to correspond to the corresponding second sub-column SC2. It may be commonly connected to the included second magnetic tunnel junction patterns MTJP2. As shown in FIG. 5 , the first and second magnetic tunnel junction patterns MTJP1 and MTJP2 may be provided at the same level. Accordingly, the first bit lines BL1 may be disposed at a higher level than the second bit lines BL2.

도 7b를 참조하면, 본 발명의 일 실시예에 따른 메모리 셀 어레이는 이차원적으로 배열된 복수의 단위 메모리 셀들(10)을 포함할 수 있다. 단위 메모리 셀들(10)의 각각은 도 4 및 도 5를 참조하여 설명한 단위 메모리 셀과 실질적으로 동일할 수 있다. 설명의 간소화를 위하여 단위 메모리 셀들의 각각에 대한 구체적인 설명은 생략하며, 이하에서는 단위 메모리 셀들(혹은, 이에 포함됨 자기터널접합 패턴들 및 랜딩 패드들)의 평면적 배열에 대하여 중점적으로 설명한다.Referring to FIG. 7B , a memory cell array according to an exemplary embodiment may include a plurality of unit memory cells 10 that are two-dimensionally arranged. Each of the unit memory cells 10 may be substantially the same as the unit memory cell described with reference to FIGS. 4 and 5 . For simplicity of description, a detailed description of each of the unit memory cells will be omitted, and hereinafter, a planar arrangement of the unit memory cells (or magnetic tunnel junction patterns and landing pads included therein) will be mainly described.

도 4, 도 5, 및 도 7b를 참조하면, 이차원적으로 배열된 단위 메모리 셀들(10)은 복수의 메모리 열들(15)로 구분될 수 있다. 메모리 열들(15)의 각각은 제1 방향(D1)을 따라 배열된 복수의 메모리 셀들(10)을 포함할 수 있으며, 메모리 열들(15)은 제1 방향(D1)에 수직한 제2 방향(D2)을 따라 배열될 수 있다.Referring to FIGS. 4 , 5 , and 7B , the two-dimensionally arranged unit memory cells 10 may be divided into a plurality of memory columns 15 . Each of the memory columns 15 may include a plurality of memory cells 10 arranged along the first direction D1 , and the memory columns 15 may include a second direction perpendicular to the first direction D1 ( D2) can be arranged along.

메모리 열들(15)의 각각은 도 4, 도 5, 및 도 7a를 참조하여 설명한 메모리 열들과 유사할 수 있다. 구체적으로, 메모리 열들(15)의 각각은 제1 방향(D1)을 따라 배열된 제1 자기터널접합 패턴들(MTJP1)을 포함하는 제1 서브 열(SC1), 제1 방향(D1)을 따라 배열된 제2 자기터널접합 패턴들(MTJP2)을 포함하는 제2 서브 열(SC2), 및 제1 방향(D1)을 따라 배열된 랜딩 패드들(LPAD)을 포함하는 제3 서브 열(SC3)을 포함할 수 있다. 설명의 간소화를 위하여, 제1 내지 제3 서브 열(SC1, SC2, SC3)의 각각에 대한 자세한 설명은 생략한다.Each of the memory columns 15 may be similar to the memory columns described with reference to FIGS. 4, 5, and 7A. Specifically, each of the memory columns 15 includes a first sub-column SC1 including first magnetic tunnel junction patterns MTJP1 arranged along the first direction D1 and along the first direction D1. A second sub-column SC2 including the arranged second magnetic tunnel junction patterns MTJP2 and a third sub-column SC3 including the landing pads LPAD arranged along the first direction D1 can include For simplicity of description, a detailed description of each of the first to third sub-columns SC1 , SC2 , and SC3 will be omitted.

도 7b에 도시된 실시예에 따르면, 서로 인접하는 두 개의 메모리 열들(15)에 포함된 제1 내지 제3 서브 열들(SC1, SC2, SC3)의 배열은 서로 대칭될 수 있다. 구체적으로, 서로 인접하는 두 개의 메모리 열들(15) 중 어느 하나에 포함된 제1 서브 열(SC1), 제2 서브 열(SC2), 및 제3 서브 열(SC3)은 제2 방향(D2)을 따라 순서대로 배치될 수 있으나, 나머지 하나에 포함된 제1 서브 열(SC1), 제2 서브 열(SC2), 및 제3 서브 열(SC3)은 제2 방향(D2)을 따라 역순으로 배치될 수 있다.According to the embodiment shown in FIG. 7B , arrangements of the first to third sub-columns SC1 , SC2 , and SC3 included in the two adjacent memory columns 15 may be symmetrical to each other. Specifically, the first sub-column SC1, the second sub-column SC2, and the third sub-column SC3 included in any one of the two memory columns 15 adjacent to each other extend along the second direction D2. However, the first sub-column SC1, the second sub-column SC2, and the third sub-column SC3 included in the other one are disposed in reverse order along the second direction D2. It can be.

이에 따라, 몇몇 메모리 열들(15)의 경계에서, 제1 서브 열들(SC1)이 서로 인접할 수 있다. 메모리 열들(15)의 경계에서 서로 인접하는 제1 서브 열들(SC1)의 제2 방향(D2)으로의 간격(d11)은 하나의 메모리 열(15)에 포함된 제2 서브 열(SC2)과 제3 서브 열(SC3)의 제2 방향(D2)으로의 간격(d5)보다 작을 수 있다. 예를 들어, 상기 제1 서브 열들(SC1)의 제2 방향(D2)으로의 간격(d11)은 하나의 메모리 열(15)에 포함된 제1 서브 열(SC1) 및 제2 서브 열(SC2)의 제2 방향(D2)으로의 간격(d6)과 동일할 수 있다. 마찬가지로, 메모리 열들(15)의 경계에서 서로 인접하는 제1 서브 열들(SC1)에 각각 포함된 제1 자기터널접합 패턴들(MTJP1) 사이의 최소 간격(d12)은 랜딩 패드(LPAD)와 제2 자기터널접합 패턴(MTJP2) 사이의 간격(d2)보다 작을 수 있으며, 예를 들어, 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2) 사이의 간격(d3)과 동일할 수 있다. Accordingly, the first sub-columns SC1 may be adjacent to each other at the boundary of some memory columns 15 . The distance d11 in the second direction D2 of the first sub-columns SC1 adjacent to each other at the boundary of the memory columns 15 is equal to that of the second sub-column SC2 included in one memory column 15. It may be smaller than the distance d5 of the third sub-column SC3 in the second direction D2. For example, the interval d11 of the first sub-columns SC1 in the second direction D2 is the first sub-column SC1 and the second sub-column SC2 included in one memory column 15 . ) may be equal to the distance d6 in the second direction D2. Similarly, the minimum distance d12 between the first magnetic tunnel junction patterns MTJP1 respectively included in the first sub-columns SC1 adjacent to each other at the boundary of the memory columns 15 is the landing pad LPAD and the second sub-columns SC1. It may be smaller than the distance d2 between the magnetic tunnel junction patterns MTJP2 and, for example, may be equal to the distance d3 between the first and second magnetic tunnel junction patterns MTJP1 and MTJP2.

또한, 다른 메모리 열들(15)의 경계에서, 제3 서브 열들(SC3)이 서로 인접할 수 있다. 메모리 열들(15)의 경계에서 서로 인접하는 제3 서브 열들(SC3)의 제2 방향(D2)으로의 간격(d13)은 하나의 메모리 열(15)에 포함된 제2 서브 열(SC2)과 제3 서브 열(SC3)의 제2 방향(D2)으로의 간격(d5)보다 작을 수 있으며, 나아가, 하나의 메모리 열(15)에 포함된 제1 서브 열(SC1) 및 제2 서브 열(SC2)의 제2 방향(D2)으로의 간격(d6)보다도 작을 수 있다. 마찬가지로, 메모리 열들(15)의 경계에서 서로 인접하는 두 개의 제3 서브 열들(SC3)에 각각 포함된 랜딩 패드들(LPAD) 사이의 최소 간격(d14)은 랜딩 패드(LPAD)와 제2 자기터널접합 패턴(MTJP2) 사이의 간격(d2)보다 작을 수 있으며, 나아가, 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2) 사이의 간격(d3)보다도 작을 수 있다. Also, at the boundary of other memory columns 15 , the third sub-columns SC3 may be adjacent to each other. The distance d13 in the second direction D2 of the third sub-columns SC3 adjacent to each other at the boundary of the memory columns 15 is the same as the second sub-column SC2 included in one memory column 15. It may be smaller than the distance d5 of the third sub-column SC3 in the second direction D2, and furthermore, the first sub-column SC1 and the second sub-column included in one memory column 15 ( SC2) may be smaller than the distance d6 in the second direction D2. Similarly, the minimum distance d14 between the landing pads LPAD included in the two third sub-columns SC3 adjacent to each other at the boundary of the memory columns 15 is the distance between the landing pad LPAD and the second magnetic tunnel. It may be smaller than the distance d2 between the junction patterns MTJP2, and may be smaller than the distance d3 between the first and second magnetic tunnel junction patterns MTJP1 and MTJP2.

도 7b에 도시된 실시예에 따르면, 평면적 관점에서, 랜딩 패드들(LPAD)의 각각과 그에 인접한 제2 자기터널접합 패턴(MTJP2) 사이의 간격(d2)은 제1 및 제2 자기터널접합 패턴들(MTJP1 및 MTJP2) 사이의 간격(d3)보다 클 수 있다. 이에 따라, 자기터널접합 패턴들(MTJP1, MTJP2)을 형성하기 위한 패터닝 공정 중에 랜딩 패드들(LPAD)이 노출되더라도 랜딩 패드들(LPAD)에서 발생한 식각 부산물이 자기터널접합 패턴들(MTJP1, MTJP2)의 측벽 상에 재증착될 확률은 낮을 수 있다. 이에 따라, 랜딩 패드들(LPAD)의 식각 부산물에 의한 자기터널접합 패턴들(MTJP1, MTJP2)의 단락이 억제될 수 있으며, 결과적으로 자기 메모리 장치의 신뢰성이 향상될 수 있다.According to the embodiment shown in FIG. 7B , from a plan view, the distance d2 between each of the landing pads LPAD and the second magnetic tunnel junction pattern MTJP2 adjacent thereto is the first and second magnetic tunnel junction patterns. It may be greater than the interval d3 between the fields MTJP1 and MTJP2. Accordingly, even if the landing pads LPAD are exposed during the patterning process for forming the magnetic tunnel junction patterns MTJP1 and MTJP2, the etching by-products generated from the landing pads LPAD are the magnetic tunnel junction patterns MTJP1 and MTJP2. The probability of redeposition on the sidewall of may be low. Accordingly, shorting of the magnetic tunnel junction patterns MTJP1 and MTJP2 due to etching by-products of the landing pads LPAD can be suppressed, and as a result, the reliability of the magnetic memory device can be improved.

제1 방향(D1)으로 연장되는 제1 비트 라인들(BL1)이 제공되어 각 메모리 열들(15)에 포함된 제1 자기터널접합 패턴들(MTJP1)에 공통적으로 연결될 수 있다. 또한, 제1 방향(D1)으로 연장되는 제2 비트 라인들(BL2)이 제공되어 각 메모리 열들(15)에 포함된 제2 자기터널접합 패턴들(MTJP2)에 공통적으로 연결될 수 있다. 제1 및 제2 비트 라인들(BL1, BL2)은 도 7a를 참조하여 설명한 바와 실질적으로 동일할 수 있다.First bit lines BL1 extending in the first direction D1 may be provided and commonly connected to the first magnetic tunnel junction patterns MTJP1 included in each memory column 15 . In addition, second bit lines BL2 extending in the first direction D1 may be provided and commonly connected to the second magnetic tunnel junction patterns MTJP2 included in each memory column 15 . The first and second bit lines BL1 and BL2 may be substantially the same as those described with reference to FIG. 7A .

도 7c를 참조하면, 본 발명의 일 실시예에 따른 메모리 셀 어레이는 이차원적으로 배열된 복수의 단위 메모리 셀들(10)을 포함할 수 있다. 단위 메모리 셀들(10)의 각각은 도 6을 참조하여 설명한 단위 메모리 셀과 실질적으로 동일할 수 있다. 설명의 간소화를 위하여 단위 메모리 셀들의 각각에 대한 구체적인 설명은 생략하며, 이하에서는 단위 메모리 셀들(혹은, 이에 포함됨 자기터널접합 패턴들 및 랜딩 패드들)의 평면적 배열에 대하여 중점적으로 설명한다.Referring to FIG. 7C , a memory cell array according to an exemplary embodiment may include a plurality of unit memory cells 10 that are two-dimensionally arranged. Each of the unit memory cells 10 may be substantially the same as the unit memory cell described with reference to FIG. 6 . For simplicity of description, a detailed description of each of the unit memory cells will be omitted, and hereinafter, a planar arrangement of the unit memory cells (or magnetic tunnel junction patterns and landing pads included therein) will be mainly described.

도 6 및 도 7c를 참조하면, 이차원적으로 배열된 단위 메모리 셀들(10)은 복수의 메모리 열들(15)로 구분될 수 있다. 메모리 열들(15)의 각각은 제1 방향(D1)을 따라 배열된 복수의 메모리 셀들(10)을 포함할 수 있으며, 메모리 열들(15)은 제1 방향(D1)에 수직한 제2 방향(D2)을 따라 배열될 수 있다.Referring to FIGS. 6 and 7C , the two-dimensionally arranged unit memory cells 10 may be divided into a plurality of memory columns 15 . Each of the memory columns 15 may include a plurality of memory cells 10 arranged along the first direction D1 , and the memory columns 15 may include a second direction perpendicular to the first direction D1 ( D2) can be arranged along.

메모리 열들(15)의 각각은 제1 방향(D1)을 따라 배열된 제1 자기터널접합 패턴들(MTJP1)을 포함하는 제1 서브 열(SC1), 제1 방향(D1)을 따라 배열된 제2 자기터널접합 패턴들(MTJP2)을 포함하는 제2 서브 열(SC2), 및 제1 방향(D1)을 따라 배열된 랜딩 패드들(LPAD)을 포함하는 제3 서브 열(SC3)을 포함할 수 있다.Each of the memory columns 15 includes a first sub-column SC1 including first magnetic tunnel junction patterns MTJP1 arranged along the first direction D1 and a first sub-column SC1 arranged along the first direction D1. a second sub-column SC2 including two magnetic tunnel junction patterns MTJP2 and a third sub-column SC3 including landing pads LPAD arranged along the first direction D1; can

평면적 관점에서, 제1 서브 열(SC1)과 제3 서브 열(SC3)의 제2 방향(D2)으로의 간격(d4)은 제1 서브 열(SC1)과 제2 서브 열(SC2)의 제2 방향(D2)으로의 간격(d6)보다 클 수 있으며, 제2 서브 열(SC2)과 제3 서브 열(SC3)의 제2 방향(D2)으로의 간격(d5)은 제1 서브 열(SC1)과 제2 서브 열(SC2)의 제2 방향(D2)으로의 간격(d6)보다 클 수 있다.From a plan view, the distance d4 between the first sub-column SC1 and the third sub-column SC3 in the second direction D2 is the first sub-column SC1 and the second sub-column SC2. It may be greater than the distance d6 in the second direction D2, and the distance d5 between the second and third sub-columns SC2 and SC3 in the second direction D2 is the first sub-column ( SC1) and the second sub-column SC2 may be larger than the distance d6 in the second direction D2.

제1 서브 열(SC1)에 포함된 제1 자기터널접합 패턴들(MTJP1)은 제1 방향(D1)을 따라 서로 이격하여 배열될 수 있다. 마찬가지로, 제2 서브 열(SC2)에 포함된 제2 자기터널접합 패턴들(MTJP2)은 제1 방향(D1)을 따라 서로 이격하여 배열될 수 있다. 제1 자기터널접합 패턴들(MTJP1) 사이의 제1 방향(D1)으로의 간격(d7) 및 제2 자기터널접합 패턴들(MTJP2) 사이의 제1 방향(D1)으로의 간격(d8)은 랜딩 패드(LPAD)와 제2 자기터널접합 패턴(MTJP2) 사이의 간격(d2)보다 작을 수 있다. 각 메모리 열들(15) 내에서 제2 서브 열(SC2)은 제1 서브 열(SC1)과 제3 서브 열(SC3) 사이에 배치될 수 있다.The first magnetic tunnel junction patterns MTJP1 included in the first sub-column SC1 may be spaced apart from each other along the first direction D1. Similarly, the second magnetic tunnel junction patterns MTJP2 included in the second sub-column SC2 may be spaced apart from each other along the first direction D1. The distance d7 between the first magnetic tunnel junction patterns MTJP1 in the first direction D1 and the distance d8 between the second magnetic tunnel junction patterns MTJP2 in the first direction D1 are It may be smaller than the distance d2 between the landing pad LPAD and the second magnetic tunnel junction pattern MTJP2. Within each memory column 15, the second sub column SC2 may be disposed between the first sub column SC1 and the third sub column SC3.

도 7c에 도시된 실시예에 따르면, 서로 인접하는 제1 및 제2 서브 열들(SC1, SC2)에 포함된 제1 자기터널접합 패턴들(MTJP1) 및 제2 자기터널접합 패턴들(MTJP2)은 제1 방향(D1)을 따라 지그재그로 배열될 수 있다. 마찬가지로, 서로 인접하는 제2 및 제3 서브 열들(SC2, SC3)에 포함된 제2 자기터널접합 패턴들(MTJP2) 및 랜딩 패드들(LPAD)은 제1 방향(D1)을 따라 지그재그로 배열될 수 있다. 이에 따라, 평면적 관점에서, 제2 서브 열(SC2)과 제3 서브 열(SC3)의 제2 방향(D2)으로의 간격(d5)은 제2 자기터널접합 패턴(MTJP2)과 랜딩 패드(LPAD) 사이의 간격(d2)보다 작을 수 있고, 제1 서브 열(SC1)과 제2 서브 열(SC2)의 제2 방향(D2)으로의 간격(d6)은 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2) 사이의 간격(d3)보다 작을 수 있다. According to the embodiment shown in FIG. 7C , the first magnetic tunnel junction patterns MTJP1 and the second magnetic tunnel junction patterns MTJP2 included in the first and second sub-columns SC1 and SC2 adjacent to each other are They may be arranged in a zigzag pattern along the first direction D1. Similarly, the second magnetic tunnel junction patterns MTJP2 and the landing pads LPAD included in the second and third sub-columns SC2 and SC3 adjacent to each other are arranged in a zigzag pattern along the first direction D1. can Accordingly, from a plan view, the distance d5 of the second sub-column SC2 and the third sub-column SC3 in the second direction D2 is formed between the second magnetic tunnel junction pattern MTJP2 and the landing pad LPAD. ), and the distance d6 of the first sub-column SC1 and the second sub-column SC2 in the second direction D2 may be smaller than the first and second magnetic tunnel junction patterns. It may be smaller than the interval d3 between the fields MTJP1 and MTJP2.

몇몇 실시예들에 따르면, 제1 자기터널접합 패턴들(MTJP1) 사이의 제1 방향(D1)으로의 간격(d7)은 제2 자기터널접합 패턴들(MTJP2) 사이의 제1 방향(D1)으로의 간격(d8)과 동일할 수 있다. 나아가, 상기 간격들(d7, d8)은 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2) 사이의 간격(d3)과 동일할 수 있다(즉, d3=d7=d8). 이에 따라, 하나의 메모리 열(15) 내에 포함된 자기터널접합 패턴들(MTJP1, MTJP2)은 서로 동일한 간격으로 이격될 수 있다. 상술한 바와 같이, 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2) 사이의 간격(d3)은 자기터널접합막으로부터 발생한 식각 부산물로 인하여 자기터널접합 패턴들이 단락되지 않기 위한 최소 이격 거리와 같거나 상기 최소 이격 거리보다 클 수 있다. 따라서, 하나의 메모리 열(15) 내에 포함된 자기터널접합 패턴들(MTJP1, MTJP2) 사이의 간격은 자기터널접합막으로부터 발생한 식각 부산물로 인하여 자기터널접합 패턴들이 단락되지 않기 위한 최소 이격 거리와 같거나 상기 최소 이격 거리보다 클 수 있다.According to some embodiments, the distance d7 between the first magnetic tunnel junction patterns MTJP1 in the first direction D1 is the distance d7 between the second magnetic tunnel junction patterns MTJP2 in the first direction D1. It may be the same as the interval d8 to . Furthermore, the intervals d7 and d8 may be equal to the interval d3 between the first and second magnetic tunnel junction patterns MTJP1 and MTJP2 (ie, d3 = d7 = d8). Accordingly, the magnetic tunnel junction patterns MTJP1 and MTJP2 included in one memory column 15 may be spaced apart from each other at equal intervals. As described above, the distance d3 between the first and second magnetic tunnel junction patterns MTJP1 and MTJP2 is the minimum separation distance for not shorting the magnetic tunnel junction patterns due to etching by-products generated from the magnetic tunnel junction film and It may be equal to or greater than the minimum separation distance. Therefore, the distance between the magnetic tunnel junction patterns MTJP1 and MTJP2 included in one memory column 15 is equal to the minimum distance for preventing the magnetic tunnel junction patterns from being short-circuited due to etching by-products generated from the magnetic tunnel junction film. Or it may be greater than the minimum separation distance.

도 7c에 도시된 실시예에 따르면, 각 메모리 열들(15) 내에서, 제1 내지 제3 서브 열들(SC1, SC2, SC3)은 동일한 순서로 배열될 수 있다. 구체적으로, 각 메모리 열들(15) 내에서 제1 서브 열(SC1), 제2 서브 열(SC2), 및 제3 서브 열(SC3)은 제2 방향(D2)을 따라 순서대로 배치될 수 있다. 이에 따라, 메모리 열들(15)의 경계에서 제3 서브 열(SC3)과 제1 서브 열(SC1)이 서로 인접할 수 있다. 메모리 열들(15)의 경계에서 서로 인접하는 제3 서브 열(SC3)과 제1 서브 열(SC1)의 제2 방향(D2)으로의 간격(d9)은 하나의 메모리 열(15)에 포함된 제1 서브 열(SC1)과 제2 서브 열(SC2)의 제2 방향(D2)으로의 간격(d6)보다 클 수 있다. 메모리 열들(15)의 경계에서 서로 인접하는 제3 서브 열(SC3)과 제1 서브 열(SC1)에 각각 포함된 랜딩 패드(LPAD)와 제1 자기터널접합 패턴(MTJP1) 사이의 최소 간격(d10)은 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2) 사이의 간격(d3)보다 클 수 있으며, 예를 들어, 제2 자기터널접합 패턴(MTJP2)과 랜딩 패드(LPAD) 사이의 간격(d2)과 동일할 수 있다.According to the embodiment shown in FIG. 7C , within each memory column 15, the first to third sub-columns SC1, SC2, and SC3 may be arranged in the same order. Specifically, in each of the memory columns 15, the first sub column SC1, the second sub column SC2, and the third sub column SC3 may be sequentially arranged along the second direction D2. . Accordingly, the third sub-column SC3 and the first sub-column SC1 may be adjacent to each other at the boundary of the memory columns 15 . The distance d9 of the third sub-column SC3 and the first sub-column SC1 adjacent to each other at the boundary of the memory columns 15 in the second direction D2 is included in one memory column 15. It may be larger than the distance d6 between the first sub-column SC1 and the second sub-column SC2 in the second direction D2. The minimum distance between the landing pad LPAD and the first magnetic tunnel junction pattern MTJP1 respectively included in the third sub-column SC3 and the first sub-column SC1 adjacent to each other at the boundary of the memory columns 15 ( d10) may be larger than the distance d3 between the first and second magnetic tunnel junction patterns MTJP1 and MTJP2, for example, the distance between the second magnetic tunnel junction pattern MTJP2 and the landing pad LPAD. It may be the same as the interval d2.

도 7c에 도시된 실시예들에 따르면, 평면적 관점에서, 랜딩 패드들(LPAD)의 각각과 그에 인접한 자기터널접합 패턴(MTJP1 및/또는 MTJP2) 사이의 간격(d10 및/또는 d2)은 제1 및 제2 자기터널접합 패턴들(MTJP1 및 MTJP2) 사이의 간격(d3)보다 클 수 있다. 이에 따라, 자기터널접합 패턴들(MTJP1, MTJP2)을 형성하기 위한 패터닝 공정 중에 랜딩 패드들(LPAD)이 노출되더라도 랜딩 패드들(LPAD)에서 발생한 식각 부산물이 자기터널접합 패턴들(MTJP1, MTJP2)의 측벽 상에 재증착될 확률은 낮을 수 있다. 이에 따라, 랜딩 패드들(LPAD)의 식각 부산물에 의한 자기터널접합 패턴들(MTJP1, MTJP2)의 단락이 억제될 수 있으며, 결과적으로 자기 메모리 장치의 신뢰성이 향상될 수 있다.According to the embodiments shown in FIG. 7C , from a plan view, the distance d10 and/or d2 between each of the landing pads LPAD and the magnetic tunnel junction pattern MTJP1 and/or MTJP2 adjacent thereto is a first and a distance d3 between the second magnetic tunnel junction patterns MTJP1 and MTJP2. Accordingly, even if the landing pads LPAD are exposed during the patterning process for forming the magnetic tunnel junction patterns MTJP1 and MTJP2, the etching by-products generated from the landing pads LPAD are the magnetic tunnel junction patterns MTJP1 and MTJP2. The probability of redeposition on the sidewall of may be low. Accordingly, shorting of the magnetic tunnel junction patterns MTJP1 and MTJP2 due to etching by-products of the landing pads LPAD can be suppressed, and as a result, the reliability of the magnetic memory device can be improved.

제1 방향(D1)으로 연장되는 제1 비트 라인들(BL1)이 제공되어 각 메모리 열들(15)에 포함된 제1 자기터널접합 패턴들(MTJP1)에 공통적으로 연결될 수 있다. 구체적으로, 제1 비트 라인들(BL1)의 각각은 대응하는 제1 서브 열(SC1)에 포함된 제1 자기터널접합 패턴들(MTJP1) 상에 제공되어 대응하는 제1 서브 열(SC1)에 포함된 제1 자기터널접합 패턴들(MTJP1)에 공통으로 연결될 수 있다. 또한, 제1 방향(D1)으로 연장되는 제2 비트 라인들(BL2)이 제공되어 각 메모리 열들(15)에 포함된 제2 자기터널접합 패턴들(MTJP2)에 공통적으로 연결될 수 있다. 구체적으로, 제2 비트 라인들(BL1)의 각각은 대응하는 제2 서브 열(SC2)에 포함된 제2 자기터널접합 패턴들(MTJP2) 아래에 제공되어 대응하는 제2 서브 열(SC2)에 포함된 제2 자기터널접합 패턴들(MTJP2)에 공통으로 연결될 수 있다. 도 5에 도시된 바와 같이, 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2)은 동일한 레벨에 제공될 수 있다. 이에 따라, 제1 비트 라인들(BL1)은 제2 비트 라인들(BL2)보다 높은 레벨에 배치될 수 있다.First bit lines BL1 extending in the first direction D1 may be provided and commonly connected to the first magnetic tunnel junction patterns MTJP1 included in each memory column 15 . In detail, each of the first bit lines BL1 is provided on the first magnetic tunnel junction patterns MTJP1 included in the corresponding first sub-column SC1 so as to correspond to the corresponding first sub-column SC1. It may be commonly connected to the included first magnetic tunnel junction patterns MTJP1. In addition, second bit lines BL2 extending in the first direction D1 may be provided and commonly connected to the second magnetic tunnel junction patterns MTJP2 included in each memory column 15 . In detail, each of the second bit lines BL1 is provided under the second magnetic tunnel junction patterns MTJP2 included in the corresponding second sub-column SC2 to correspond to the corresponding second sub-column SC2. It may be commonly connected to the included second magnetic tunnel junction patterns MTJP2. As shown in FIG. 5 , the first and second magnetic tunnel junction patterns MTJP1 and MTJP2 may be provided at the same level. Accordingly, the first bit lines BL1 may be disposed at a higher level than the second bit lines BL2.

도 7d를 참조하면, 본 발명의 일 실시예에 따른 메모리 셀 어레이는 이차원적으로 배열된 복수의 단위 메모리 셀들(10)을 포함할 수 있다. 단위 메모리 셀들(10)의 각각은 도 6을 참조하여 설명한 단위 메모리 셀과 실질적으로 동일할 수 있다. 설명의 간소화를 위하여 단위 메모리 셀들의 각각에 대한 구체적인 설명은 생략하며, 이하에서는 단위 메모리 셀들(혹은, 이에 포함됨 자기터널접합 패턴들 및 랜딩 패드들)의 평면적 배열에 대하여 중점적으로 설명한다.Referring to FIG. 7D , a memory cell array according to an exemplary embodiment may include a plurality of unit memory cells 10 that are two-dimensionally arranged. Each of the unit memory cells 10 may be substantially the same as the unit memory cell described with reference to FIG. 6 . For simplicity of description, a detailed description of each of the unit memory cells will be omitted, and hereinafter, a planar arrangement of the unit memory cells (or magnetic tunnel junction patterns and landing pads included therein) will be mainly described.

도 6 및 도 7d를 참조하면, 이차원적으로 배열된 단위 메모리 셀들(10)은 복수의 메모리 열들(15)로 구분될 수 있다. 메모리 열들(15)의 각각은 제1 방향(D1)을 따라 배열된 복수의 메모리 셀들(10)을 포함할 수 있으며, 메모리 열들(15)은 제1 방향(D1)에 수직한 제2 방향(D2)을 따라 배열될 수 있다.Referring to FIGS. 6 and 7D , the two-dimensionally arranged unit memory cells 10 may be divided into a plurality of memory columns 15 . Each of the memory columns 15 may include a plurality of memory cells 10 arranged along the first direction D1 , and the memory columns 15 may include a second direction perpendicular to the first direction D1 ( D2) can be arranged along.

메모리 열들(15)의 각각은 도 6 및 도 7c를 참조하여 설명한 메모리 열들과 유사할 수 있다. 구체적으로, 메모리 열들(15)의 각각은 제1 방향(D1)을 따라 배열된 제1 자기터널접합 패턴들(MTJP1)을 포함하는 제1 서브 열(SC1), 제1 방향(D1)을 따라 배열된 제2 자기터널접합 패턴들(MTJP2)을 포함하는 제2 서브 열(SC2), 및 제1 방향(D1)을 따라 배열된 랜딩 패드들(LPAD)을 포함하는 제3 서브 열(SC3)을 포함할 수 있다. 설명의 간소화를 위하여, 제1 내지 제3 서브 열(SC1, SC2, SC3)의 각각에 대한 자세한 설명은 생략한다.Each of the memory columns 15 may be similar to the memory columns described with reference to FIGS. 6 and 7C. Specifically, each of the memory columns 15 includes a first sub-column SC1 including first magnetic tunnel junction patterns MTJP1 arranged along the first direction D1 and along the first direction D1. A second sub-column SC2 including the arranged second magnetic tunnel junction patterns MTJP2 and a third sub-column SC3 including the landing pads LPAD arranged along the first direction D1 can include For simplicity of description, a detailed description of each of the first to third sub-columns SC1 , SC2 , and SC3 will be omitted.

도 7d에 도시된 실시예에 따르면, 서로 인접하는 두 개의 메모리 열들(15)에 포함된 제1 내지 제3 서브 열들(SC1, SC2, SC3)의 배열은 서로 대칭될 수 있다. 구체적으로, 서로 인접하는 두 개의 메모리 열들(15) 중 어느 하나에 포함된 제1 서브 열(SC1), 제2 서브 열(SC2), 및 제3 서브 열(SC3)은 제2 방향(D2)을 따라 순서대로 배치될 수 있으나, 나머지 하나에 포함된 제1 서브 열(SC1), 제2 서브 열(SC2), 및 제3 서브 열(SC3)은 제2 방향(D2)을 따라 역순으로 배치될 수 있다.According to the embodiment shown in FIG. 7D , arrangements of the first to third sub-columns SC1 , SC2 , and SC3 included in the two adjacent memory columns 15 may be symmetrical to each other. Specifically, the first sub-column SC1, the second sub-column SC2, and the third sub-column SC3 included in any one of the two memory columns 15 adjacent to each other extend along the second direction D2. However, the first sub-column SC1, the second sub-column SC2, and the third sub-column SC3 included in the other one are disposed in reverse order along the second direction D2. It can be.

이에 따라, 몇몇 메모리 열들(15)의 경계에서, 제1 서브 열들(SC1)이 서로 인접할 수 있다. 메모리 열들(15)의 경계에서 서로 인접하는 제1 서브 열들(SC1)의 제2 방향(D2)으로의 간격(d11)은 랜딩 패드(LPAD)와 제2 자기터널접합 패턴(MTJP2) 사이의 간격(d2)보다 작을 수 있으며, 예를 들어, 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2) 사이의 간격(d3)과 동일할 수 있다. 마찬가지로, 메모리 열들(15)의 경계에서 서로 인접하는 제1 서브 열들(SC1)에 각각 포함된 제1 자기터널접합 패턴들(MTJP1) 사이의 최소 간격(d12)은 랜딩 패드(LPAD)와 제2 자기터널접합 패턴(MTJP2) 사이의 간격(d2)보다 작을 수 있으며, 예를 들어, 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2) 사이의 간격(d3)과 동일할 수 있다. Accordingly, the first sub-columns SC1 may be adjacent to each other at the boundary of some memory columns 15 . The distance d11 in the second direction D2 of the first sub-columns SC1 adjacent to each other at the boundary of the memory columns 15 is the distance between the landing pad LPAD and the second magnetic tunnel junction pattern MTJP2. It may be less than (d2), and may be, for example, equal to the distance d3 between the first and second magnetic tunnel junction patterns MTJP1 and MTJP2. Similarly, the minimum distance d12 between the first magnetic tunnel junction patterns MTJP1 respectively included in the first sub-columns SC1 adjacent to each other at the boundary of the memory columns 15 is the landing pad LPAD and the second sub-columns SC1. It may be smaller than the distance d2 between the magnetic tunnel junction patterns MTJP2 and, for example, may be equal to the distance d3 between the first and second magnetic tunnel junction patterns MTJP1 and MTJP2.

또한, 다른 메모리 열들(15)의 경계에서, 제3 서브 열들(SC3)이 서로 인접할 수 있다. 메모리 열들(15)의 경계에서 서로 인접하는 제3 서브 열들(SC3)의 제2 방향(D2)으로의 간격(d13)은 하나의 메모리 열(15)에 포함된 제2 서브 열(SC2)과 제3 서브 열(SC3)의 제2 방향(D2)으로의 간격(d5)보다 작을 수 있으며, 나아가, 하나의 메모리 열(15)에 포함된 제1 서브 열(SC1) 및 제2 서브 열(SC2)의 제2 방향(D2)으로의 간격(d6)보다도 작을 수 있다. 마찬가지로, 메모리 열들(15)의 경계에서 서로 인접하는 두 개의 제3 서브 열들(SC3)에 각각 포함된 랜딩 패드들(LPAD) 사이의 최소 간격(d14)은 랜딩 패드(LPAD)와 제2 자기터널접합 패턴(MTJP2) 사이의 간격(d2)보다 작을 수 있으며, 나아가, 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2) 사이의 간격(d3)보다도 작을 수 있다. Also, at the boundary of other memory columns 15 , the third sub-columns SC3 may be adjacent to each other. The distance d13 in the second direction D2 of the third sub-columns SC3 adjacent to each other at the boundary of the memory columns 15 is the same as the second sub-column SC2 included in one memory column 15. It may be smaller than the distance d5 of the third sub-column SC3 in the second direction D2, and furthermore, the first sub-column SC1 and the second sub-column included in one memory column 15 ( SC2) may be smaller than the distance d6 in the second direction D2. Similarly, the minimum distance d14 between the landing pads LPAD included in the two third sub-columns SC3 adjacent to each other at the boundary of the memory columns 15 is the distance between the landing pad LPAD and the second magnetic tunnel. It may be smaller than the distance d2 between the junction patterns MTJP2, and may be smaller than the distance d3 between the first and second magnetic tunnel junction patterns MTJP1 and MTJP2.

도 7d에 도시된 실시예에 따르면, 평면적 관점에서, 랜딩 패드들(LPAD)의 각각과 그에 인접한 제2 자기터널접합 패턴(MTJP2) 사이의 간격(d2)은 제1 및 제2 자기터널접합 패턴들(MTJP1 및 MTJP2) 사이의 간격(d3)보다 클 수 있다. 이에 따라, 자기터널접합 패턴들(MTJP1, MTJP2)을 형성하기 위한 패터닝 공정 중에 랜딩 패드들(LPAD)이 노출되더라도 랜딩 패드들(LPAD)에서 발생한 식각 부산물이 자기터널접합 패턴들(MTJP1, MTJP2)의 측벽 상에 재증착될 확률은 낮을 수 있다. 이에 따라, 랜딩 패드들(LPAD)의 식각 부산물에 의한 자기터널접합 패턴들(MTJP1, MTJP2)의 단락이 억제될 수 있으며, 결과적으로 자기 메모리 장치의 신뢰성이 향상될 수 있다.According to the embodiment shown in FIG. 7D , from a plan view, the distance d2 between each of the landing pads LPAD and the second magnetic tunnel junction pattern MTJP2 adjacent thereto is the first and second magnetic tunnel junction patterns. It may be greater than the interval d3 between the fields MTJP1 and MTJP2. Accordingly, even if the landing pads LPAD are exposed during the patterning process for forming the magnetic tunnel junction patterns MTJP1 and MTJP2, the etching by-products generated from the landing pads LPAD are the magnetic tunnel junction patterns MTJP1 and MTJP2. The probability of redeposition on the sidewall of may be low. Accordingly, shorting of the magnetic tunnel junction patterns MTJP1 and MTJP2 due to etching by-products of the landing pads LPAD can be suppressed, and as a result, the reliability of the magnetic memory device can be improved.

제1 방향(D1)으로 연장되는 제1 비트 라인들(BL1)이 제공되어 각 메모리 열들(15)에 포함된 제1 자기터널접합 패턴들(MTJP1)에 공통적으로 연결될 수 있다. 또한, 제1 방향(D1)으로 연장되는 제2 비트 라인들(BL2)이 제공되어 각 메모리 열들(15)에 포함된 제2 자기터널접합 패턴들(MTJP2)에 공통적으로 연결될 수 있다. 제1 및 제2 비트 라인들(BL1, BL2)은 도 7a를 참조하여 설명한 바와 실질적으로 동일할 수 있다.First bit lines BL1 extending in the first direction D1 may be provided and commonly connected to the first magnetic tunnel junction patterns MTJP1 included in each memory column 15 . In addition, second bit lines BL2 extending in the first direction D1 may be provided and commonly connected to the second magnetic tunnel junction patterns MTJP2 included in each memory column 15 . The first and second bit lines BL1 and BL2 may be substantially the same as those described with reference to FIG. 7A .

도 7e를 참조하면, 본 발명의 일 실시예에 따른 메모리 셀 어레이는 이차원적으로 배열된 복수의 단위 메모리 셀들(10)을 포함할 수 있다. 단위 메모리 셀들(10)의 각각은 도 6을 참조하여 설명한 단위 메모리 셀과 실질적으로 동일할 수 있다. 설명의 간소화를 위하여 단위 메모리 셀들의 각각에 대한 구체적인 설명은 생략하며, 이하에서는 단위 메모리 셀들(혹은, 이에 포함됨 자기터널접합 패턴들 및 랜딩 패드들)의 평면적 배열에 대하여 중점적으로 설명한다.Referring to FIG. 7E , a memory cell array according to an exemplary embodiment may include a plurality of unit memory cells 10 that are two-dimensionally arranged. Each of the unit memory cells 10 may be substantially the same as the unit memory cell described with reference to FIG. 6 . For simplicity of description, a detailed description of each of the unit memory cells will be omitted, and hereinafter, a planar arrangement of the unit memory cells (or magnetic tunnel junction patterns and landing pads included therein) will be mainly described.

도 6 및 도 7e를 참조하면, 이차원적으로 배열된 단위 메모리 셀들(10)은 복수의 메모리 열들(15)로 구분될 수 있다. 메모리 열들(15)의 각각은 제1 방향(D1)을 따라 배열된 복수의 메모리 셀들(10)을 포함할 수 있으며, 메모리 열들(15)은 제1 방향(D1)에 수직한 제2 방향(D2)을 따라 배열될 수 있다.Referring to FIGS. 6 and 7E , the two-dimensionally arranged unit memory cells 10 may be divided into a plurality of memory columns 15 . Each of the memory columns 15 may include a plurality of memory cells 10 arranged along the first direction D1 , and the memory columns 15 may include a second direction perpendicular to the first direction D1 ( D2) can be arranged along.

메모리 열들(15)의 각각은 도 6 및 도 7d를 참조하여 설명한 메모리 열들과 유사할 수 있다. 구체적으로, 메모리 열들(15)의 각각은 제1 방향(D1)을 따라 배열된 제1 자기터널접합 패턴들(MTJP1)을 포함하는 제1 서브 열(SC1), 제1 방향(D1)을 따라 배열된 제2 자기터널접합 패턴들(MTJP2)을 포함하는 제2 서브 열(SC2), 및 제1 방향(D1)을 따라 배열된 랜딩 패드들(LPAD)을 포함하는 제3 서브 열(SC3)을 포함할 수 있다. 설명의 간소화를 위하여, 제1 내지 제3 서브 열(SC1, SC2, SC3)의 각각에 대한 자세한 설명은 생략한다.Each of the memory columns 15 may be similar to the memory columns described with reference to FIGS. 6 and 7D. Specifically, each of the memory columns 15 includes a first sub-column SC1 including first magnetic tunnel junction patterns MTJP1 arranged along the first direction D1 and along the first direction D1. A second sub-column SC2 including the arranged second magnetic tunnel junction patterns MTJP2 and a third sub-column SC3 including the landing pads LPAD arranged along the first direction D1 can include For simplicity of description, a detailed description of each of the first to third sub-columns SC1 , SC2 , and SC3 will be omitted.

도 7e에 도시된 실시예에 따르면, 서로 인접하는 두 개의 메모리 열들(15) 중 어느 하나에 포함된 제1 서브 열(SC1), 제2 서브 열(SC2), 및 제3 서브 열(SC3)은 제2 방향(D2)을 따라 순서대로 배치될 수 있으며, 나머지 하나에 포함된 제1 서브 열(SC1), 제2 서브 열(SC2), 및 제3 서브 열(SC3)은 제2 방향(D2)을 따라 역순으로 배치될 수 있다.According to the embodiment shown in FIG. 7E, a first sub-column SC1, a second sub-column SC2, and a third sub-column SC3 included in any one of two adjacent memory columns 15 may be arranged in order along the second direction D2, and the first sub-column SC1, the second sub-column SC2, and the third sub-column SC3 included in the other one may be disposed in the second direction ( D2) can be arranged in reverse order.

이에 따라, 몇몇 메모리 열들(15)의 경계들에서 제1 서브 열들(SC1)이 서로 인접할 수 있다. 메모리 열들(15)의 경계에서 서로 인접하는 제1 서브 열들(SC1)에 포함된 제1 자기터널접합 패턴들(MTJP1)은 제1 방향(D1)을 따라 지그재그로 배치될 수 있다. 메모리 열들(15)의 경계에서 서로 인접하는 제1 서브 열들(SC1)의 제2 방향(D2)으로의 간격(d11)은 하나의 메모리 열(15)에 포함된 제2 서브 열(SC2)과 제3 서브 열(SC3)의 제2 방향(D2)으로의 간격(d5)보다 작을 수 있다. 예를 들어, 상기 간격(d11)은 하나의 메모리 열(15)에 포함된 제1 및 제2 서브 열들(SC1, SC2)의 제2 방향(D2)으로의 간격(d6)과 동일할 수 있다. 메모리 열들(15)의 경계에서 서로 인접하는 제1 서브 열들(SC1)에 각각 포함된 제1 자기터널접합 패턴들(MTJP1) 사이의 최소 간격(d12)은 랜딩 패드(LPAD)와 제2 자기터널접합 패턴(MTJP2) 사이의 간격(d2)보다 작을 수 있으며, 예를 들어, 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2) 사이의 간격(d3)과 동일할 수 있다. Accordingly, the first sub-columns SC1 may be adjacent to each other at the boundaries of some memory columns 15 . The first magnetic tunnel junction patterns MTJP1 included in the first sub-columns SC1 adjacent to each other at the boundary of the memory columns 15 may be arranged in a zigzag pattern along the first direction D1. The distance d11 in the second direction D2 of the first sub-columns SC1 adjacent to each other at the boundary of the memory columns 15 is equal to that of the second sub-column SC2 included in one memory column 15. It may be smaller than the distance d5 of the third sub-column SC3 in the second direction D2. For example, the interval d11 may be equal to the interval d6 of the first and second sub-columns SC1 and SC2 included in one memory column 15 in the second direction D2. . The minimum distance d12 between the first magnetic tunnel junction patterns MTJP1 included in the first sub-columns SC1 adjacent to each other at the boundary of the memory columns 15 is the distance between the landing pad LPAD and the second magnetic tunnel junction pattern MTJP1. It may be smaller than the distance d2 between the junction patterns MTJP2 and, for example, may be equal to the distance d3 between the first and second magnetic tunnel junction patterns MTJP1 and MTJP2.

또한, 다른 메모리 열들(15)의 경계들에서 제3 서브 열들(SC3)이 서로 인접할 수 있다. 메모리 열들(15)의 경계에서 서로 인접하는 제3 서브 열들(SC3)의 제2 방향(D2)으로의 간격(d13)은 하나의 메모리 열(15)에 포함된 제2 서브 열(SC2)과 제3 서브 열(SC3)의 제2 방향(D2)으로의 간격(d5)보다 작을 수 있으며, 나아가, 하나의 메모리 열(15)에 포함된 제1 서브 열(SC1) 및 제2 서브 열(SC2)의 제2 방향(D2)으로의 간격(d6)보다도 작을 수 있다. 마찬가지로, 메모리 열들(15)의 경계에서 서로 인접하는 두 개의 제3 서브 열들(SC3)에 각각 포함된 랜딩 패드들(LPAD) 사이의 최소 간격(d14)은 랜딩 패드(LPAD)와 제2 자기터널접합 패턴(MTJP2) 사이의 간격(d2)보다 작을 수 있으며, 나아가, 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2) 사이의 간격(d3)보다도 작을 수 있다. Also, the third sub-columns SC3 may be adjacent to each other at the boundaries of other memory columns 15 . The distance d13 in the second direction D2 of the third sub-columns SC3 adjacent to each other at the boundary of the memory columns 15 is the same as the second sub-column SC2 included in one memory column 15. It may be smaller than the distance d5 of the third sub-column SC3 in the second direction D2, and furthermore, the first sub-column SC1 and the second sub-column included in one memory column 15 ( SC2) may be smaller than the distance d6 in the second direction D2. Similarly, the minimum distance d14 between the landing pads LPAD included in the two third sub-columns SC3 adjacent to each other at the boundary of the memory columns 15 is the distance between the landing pad LPAD and the second magnetic tunnel. It may be smaller than the distance d2 between the junction patterns MTJP2, and may be smaller than the distance d3 between the first and second magnetic tunnel junction patterns MTJP1 and MTJP2.

도 7e에 도시된 실시예에 따르면, 평면적 관점에서, 랜딩 패드들(LPAD)의 각각과 그에 인접한 제2 자기터널접합 패턴(MTJP2) 사이의 간격(d2)은 제1 및 제2 자기터널접합 패턴들(MTJP1 및 MTJP2) 사이의 간격(d3)보다 클 수 있다. 이에 따라, 자기터널접합 패턴들(MTJP1, MTJP2)을 형성하기 위한 패터닝 공정 중에 랜딩 패드들(LPAD)이 노출되더라도 랜딩 패드들(LPAD)에서 발생한 식각 부산물이 자기터널접합 패턴들(MTJP1, MTJP2)의 측벽 상에 재증착될 확률은 낮을 수 있다. 이에 따라, 랜딩 패드들(LPAD)의 식각 부산물에 의한 자기터널접합 패턴들(MTJP1, MTJP2)의 단락이 억제될 수 있으며, 결과적으로 자기 메모리 장치의 신뢰성이 향상될 수 있다.According to the embodiment shown in FIG. 7E, from a plan view, a distance d2 between each of the landing pads LPAD and the second magnetic tunnel junction pattern MTJP2 adjacent thereto is the first and second magnetic tunnel junction patterns. It may be greater than the interval d3 between the fields MTJP1 and MTJP2. Accordingly, even if the landing pads LPAD are exposed during the patterning process for forming the magnetic tunnel junction patterns MTJP1 and MTJP2, the etching by-products generated from the landing pads LPAD are the magnetic tunnel junction patterns MTJP1 and MTJP2. The probability of redeposition on the sidewall of may be low. Accordingly, shorting of the magnetic tunnel junction patterns MTJP1 and MTJP2 due to etching by-products of the landing pads LPAD can be suppressed, and as a result, the reliability of the magnetic memory device can be improved.

제1 방향(D1)으로 연장되는 제1 비트 라인들(BL1)이 제공되어 각 메모리 열들(15)에 포함된 제1 자기터널접합 패턴들(MTJP1)에 공통적으로 연결될 수 있다. 또한, 제1 방향(D1)으로 연장되는 제2 비트 라인들(BL2)이 제공되어 각 메모리 열들(15)에 포함된 제2 자기터널접합 패턴들(MTJP2)에 공통적으로 연결될 수 있다. 제1 및 제2 비트 라인들(BL1, BL2)은 도 7a를 참조하여 설명한 바와 실질적으로 동일할 수 있다.First bit lines BL1 extending in the first direction D1 may be provided and may be commonly connected to the first magnetic tunnel junction patterns MTJP1 included in each memory column 15 . In addition, second bit lines BL2 extending in the first direction D1 may be provided and commonly connected to the second magnetic tunnel junction patterns MTJP2 included in each memory column 15 . The first and second bit lines BL1 and BL2 may be substantially the same as those described with reference to FIG. 7A .

도 8a 내지 8c는 본 발명의 실시예들에 따른 단위 메모리 셀의 제조 방법을 나타내는 단면도들로서, 도 4의 I-I'선에 대응될 수 있다. 도 4 및 5, 또는 도 6을 참조하여 설명한 단위 메모리 셀과 실질적으로 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위하여 중복되는 설명은 생략될 수 있다.8A to 8C are cross-sectional views illustrating a method of manufacturing a unit memory cell according to example embodiments, and may correspond to the line II′ of FIG. 4 . The same reference numerals are provided for substantially the same configurations as the unit memory cells described with reference to FIGS. 4 and 5 or FIG. 6 , and redundant descriptions may be omitted for simplicity of description.

도 4, 및 도 8a를 참조하면, 제1 및 제2 선택 트랜지스터들(SE1, SE2)을 포함하는 기판(110)이 제공될 수 있다. 기판(110) 상에 제1 층간 절연막(120)이 형성될 수 있다. 제1 층간 절연막(120)은, 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 제1 층간 절연막(120)은, 일 예로, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 물리 기상 증착(Physical Vapor Deposition: PVD) 공정에 의해 형성될 수 있다.Referring to FIGS. 4 and 8A , a substrate 110 including first and second selection transistors SE1 and SE2 may be provided. A first interlayer insulating film 120 may be formed on the substrate 110 . The first interlayer insulating layer 120 may include, for example, silicon oxide, silicon nitride, and/or silicon oxynitride. The first interlayer insulating film 120 may be formed by, for example, a chemical vapor deposition (CVD) process or a physical vapor deposition (PVD) process.

제1 층간 절연막(120)을 관통하는 제1 및 제2 콘택 플러그들(PLG1, PLG2)이 형성될 수 있다. 제1 콘택 플러그(PLG1)는 제1 선택 트랜지스터(SE1)에 연결될 수 있고, 제2 콘택 플러그(PLG2)는 제2 선택 트랜지스터(SE2)에 연결될 수 있다. 이에 더해, 제1 층간 절연막(120) 내에 제2 비트 라인(BL2)이 형성될 수 있다. First and second contact plugs PLG1 and PLG2 penetrating the first interlayer insulating layer 120 may be formed. The first contact plug PLG1 may be connected to the first selection transistor SE1, and the second contact plug PLG2 may be connected to the second selection transistor SE2. In addition, a second bit line BL2 may be formed in the first interlayer insulating layer 120 .

제1 층간 절연막(120) 상에 제2 층간 절연막(122)이 형성될 수 있다. 제2 층간 절연막(122)은, 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 제2 층간 절연막(122)은, 일 예로, 화학 기상 증착(CVD) 공정 또는 물리 기상 증착(PVD) 공정에 의해 형성될 수 있다.A second interlayer insulating layer 122 may be formed on the first interlayer insulating layer 120 . The second interlayer insulating layer 122 may include, for example, silicon oxide, silicon nitride, and/or silicon oxynitride. The second interlayer insulating layer 122 may be formed by, for example, a chemical vapor deposition (CVD) process or a physical vapor deposition (PVD) process.

제2 층간 절연막(122)를 관통하는 제1 및 제2 하부 전극들(BE1, BE2), 및 랜딩 패드(LPAD)가 형성될 수 있다. 제1 및 제2 하부 전극들(BE1, BE2), 및 랜딩 패드(LPAD)를 형성하는 것은, 제1 콘택 플러그(PLG1), 제2 비트 라인(BL2), 및 제2 콘택 플러그(PLG2)를 각각 노출하는 제1 내지 제3 관통 홀들(PH1, PH2, PH3)을 형성하는 것, 제1 내지 제3 관통 홀들(PH1, PH2, PH3)을 채우는 도전막(미도시)을 형성하는 것, 및 제2 층간 절연막(122)의 상면이 노출될 때까지 상기 도전막을 평탄화하는 것을 포함할 수 있다. 이에 따라, 제1 및 제2 하부 전극들(BE1, BE2)의 상면들, 및 랜딩 패드(LPAD)의 상면은 실질적으로 동일한 레벨을 가질 수 있다. 제1 하부 전극(BE1)은 제1 콘택 플러그(PLG1)에, 제2 하부 전극(BE2)은 제2 비트 라인(BL2)에, 그리고 랜딩 패드(LPAD)는 제2 콘택 플러그(PLG2)에 전기적으로 연결될 수 있다.First and second lower electrodes BE1 and BE2 penetrating the second interlayer insulating layer 122 and a landing pad LPAD may be formed. Forming the first and second lower electrodes BE1 and BE2 and the landing pad LPAD forms the first contact plug PLG1, the second bit line BL2, and the second contact plug PLG2. Forming first to third through holes PH1 , PH2 , and PH3 respectively exposed, forming a conductive layer (not shown) filling the first to third through holes PH1 , PH2 , and PH3 , and The conductive layer may be planarized until the upper surface of the second interlayer insulating layer 122 is exposed. Accordingly, the top surfaces of the first and second lower electrodes BE1 and BE2 and the top surface of the landing pad LPAD may have substantially the same level. The first lower electrode BE1 electrically connects to the first contact plug PLG1, the second lower electrode BE2 electrically connects the second bit line BL2, and the landing pad LPAD electrically connects the second contact plug PLG2. can be connected to

도 4, 및 도 8b를 참조하면, 제2 층간 절연막(122) 상에, 선택적 하부 전극막(OBEL), 자기터널접합막(MTJL), 선택적 상부 전극막(OTEL), 및 상부 전극막(TEL)이 차례로 형성될 수 있다. 상기 막들(OBEL, MTJL, OTEL, TEL)의 각각은, 일 예로, 화학 기상 증착(CVD) 공정, 또는 물리 기상 증착(PVD) 공정에 의해 형성될 수 있다.4 and 8B, on the second interlayer insulating film 122, an optional lower electrode film (OBEL), a magnetic tunnel junction film (MTJL), an optional upper electrode film (OTEL), and an upper electrode film (TEL) ) can be formed in turn. Each of the layers OBEL, MTJL, OTEL, and TEL may be formed by, for example, a chemical vapor deposition (CVD) process or a physical vapor deposition (PVD) process.

선택적 하부 전극막(OBEL) 및 선택적 상부 전극막(OTEL)은 질화 티타늄 및/또는 질화 탄탈늄과 같은 도전성 금속 질화물을 포함할 수 있다. 몇몇 실시예들에 따르면, 선택적 하부 전극막(OBEL) 및 선택적 상부 전극막(OTEL) 중에서 적어도 하나가 생략될 수 있다. 이하에서는, 설명의 간소화를 위하여, 선택적 하부 전극막(OBEL) 및 선택적 상부 전극막(OTEL)이 형성된 실시예들에 대하여 설명하나, 본 발명이 이에 한정되는 것은 아니다.The optional lower electrode layer OBEL and the optional upper electrode layer OTEL may include a conductive metal nitride such as titanium nitride and/or tantalum nitride. According to some embodiments, at least one of the optional lower electrode layer OBEL and the optional upper electrode layer OTEL may be omitted. Hereinafter, for simplicity of explanation, embodiments in which the optional lower electrode film OBEL and the optional upper electrode film OTEL are formed will be described, but the present invention is not limited thereto.

자기터널접합막(MTJL)은 차례로 적층된 고정층(PL), 터널 배리어막(TBL), 및 자유층(FL)을 포함할 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니며, 고정층(PL)과 자유층(FL)이 적층되는 순서는 서로 바뀔 수 있다. 자기터널접합막(MTJL)에 대해서는, 도 9a 및/또는 도 9b를 참조하여 자세히 설명한다.The magnetic tunnel junction layer MTJL may include a fixed layer PL, a tunnel barrier layer TBL, and a free layer FL sequentially stacked. However, the present invention is not limited thereto, and the stacking order of the fixed layer PL and the free layer FL may be interchanged. The magnetic tunnel junction film (MTJL) will be described in detail with reference to FIGS. 9A and/or 9B.

상부 전극막(TEL) 상에 마스크 패턴들(MP)이 형성될 수 있다. 평면적 관점에서, 마스크 패턴들(MP)은 제1 및 제2 하부 전극들(BE1, BE2)과 중첩될 수 있다. 마스크 패턴들(MP)은, 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.Mask patterns MP may be formed on the upper electrode layer TEL. When viewed in plan view, the mask patterns MP may overlap the first and second lower electrodes BE1 and BE2. The mask patterns MP may include, for example, silicon oxide, silicon nitride, and/or silicon oxynitride.

도 4 및 도 8c를 참조하면, 제1 하부 전극(BE1) 상에 제1 선택적 하부 전극 패턴(OBEP1), 제1 자기터널접합 패턴(MTJP1), 제1 선택적 상부 전극 패턴(OTEP1), 및 제1 상부 전극 패턴(TEP1)이 차례로 형성될 수 있고, 또한, 제2 하부 전극(BE2) 상에 제2 선택적 하부 전극 패턴(OBEP2), 제2 자기터널접합 패턴(MTJP2), 제2 선택적 상부 전극 패턴(OTEP2), 및 제2 상부 전극 패턴(TEP2)이 차례로 형성될 수 있다. 상기 패턴들(OBEP1, OBEP2, MTJP1, MTJP2, OTEP1, OTEP2, TEP1, TEP2)을 형성하는 것은 마스크 패턴들(MP)을 식각 마스크로 이용하여 상부 전극막(TEL), 선택적 상부 전극막(OTEL), 자기터널접합막(MTJL), 선택적 하부 전극막(OBEL)을 차례로 패터닝하는 것을 포함할 수 있다. 일 예로, 상기 패터닝 공정은 이온 빔 식각(Ion Beam Etching: IBE) 공정을 이용하여 수행될 수 있다.4 and 8C, a first selective lower electrode pattern OBEP1, a first magnetic tunnel junction pattern MTJP1, a first optional upper electrode pattern OTEP1, and a first selective upper electrode pattern OTEP1 are formed on the first lower electrode BE1. One upper electrode pattern TEP1 may be sequentially formed, and a second selective lower electrode pattern OBEP2, a second magnetic tunnel junction pattern MTJP2, and a second selective upper electrode may be formed on the second lower electrode BE2. The pattern OTEP2 and the second upper electrode pattern TEP2 may be sequentially formed. Forming the patterns OBEP1, OBEP2, MTJP1, MTJP2, OTEP1, OTEP2, TEP1, and TEP2 is an upper electrode film (TEL) and an optional upper electrode film (OTEL) by using the mask patterns (MP) as an etching mask. , sequentially patterning the magnetic tunnel junction film (MTJL) and the optional lower electrode film (OBEL). For example, the patterning process may be performed using an ion beam etching (IBE) process.

상기 자기터널접합막(MTJL)의 패터닝 공정 중에, 자기터널접합막(MTJL)으로부터 발생한 식각 부산물이 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2)의 측벽들 상에 재증착될 수 있다. 이로 인하여, 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2)이 단락될 수 있으며, 그 확률은 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2) 사이의 간격(d3)이 좁을수록 높아진다. 본 발명의 실시예들에 따르면, 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2) 사이의 간격(d3)은 자기터널접합막(MTJL)으로부터 발생한 식각 부산물로 인하여 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2)이 단락되지 않기 위한 최소 이격 거리와 같거나 상기 최소 이격 거리보다 클 수 있다.During the patterning process of the magnetic tunnel junction layer MTJL, etching by-products generated from the magnetic tunnel junction layer MTJL may be redeposited on sidewalls of the first and second magnetic tunnel junction patterns MTJP1 and MTJP2. . Due to this, the first and second magnetic tunnel junction patterns MTJP1 and MTJP2 may be short-circuited, and the probability is that the distance d3 between the first and second magnetic tunnel junction patterns MTJP1 and MTJP2 is narrow. the higher the According to the exemplary embodiments of the present invention, the distance d3 between the first and second magnetic tunnel junction patterns MTJP1 and MTJP2 is formed by etching by-products generated from the magnetic tunnel junction layer MTJL, so that the first and second magnetic tunnel junction patterns MTJP1 and MTJP2 are formed. It may be equal to or greater than the minimum distance between the tunnel junction patterns MTJP1 and MTJP2 to prevent a short circuit.

일반적으로 자기터널접합 패턴을 형성하기 위한 패터닝 공정 중에 랜딩 패드가 노출되어 그 일부가 식각될 수 있다. 이 때, 랜딩 패드으로부터 발생한 식각 부산물이 자기터널접합 패턴의 측벽 상에 재증착될 수 있으며, 이로 인하여, 자기터널접합 패턴의 단락이 발생할 수 있다. 이러한 단락이 발생할 확률은 자기터널접합 패턴과 랜딩 패드의 간격이 좁을수록 높아진다.In general, during a patterning process for forming a magnetic tunnel junction pattern, a landing pad may be exposed and partially etched. At this time, etching by-products generated from the landing pad may be redeposited on the sidewall of the magnetic tunnel junction pattern, and as a result, a short circuit of the magnetic tunnel junction pattern may occur. The probability of occurrence of such a short increases as the distance between the magnetic tunnel junction pattern and the landing pad becomes narrower.

본 발명의 실시예들에 따르면, 평면적 관점에서, 자기터널접합 패턴들(MTJP1, MTJP2)의 각각과 랜딩 패드(LPAD) 사이의 간격들(d1, d2)은 자기터널접합 패턴들(MTJP1, MTJP2) 사이의 간격(d3)보다 클 수 있다. 따라서, 자기터널접합 패턴들(MTJP1, MTJP2)을 형성하기 위한 패터닝 공정 중에 랜딩 패드(LPAD)가 노출되더라도 랜딩 패드(LPAD)에서 발생한 식각 부산물이 자기터널접합 패턴들(MTJP1, MTJP2)의 측벽 상에 재증착될 확률은 낮을 수 있다. 이에 따라, 랜딩 패드(LPAD)의 식각 부산물에 의한 자기터널접합 패턴들(MTJP1, MTJP2)의 단락이 억제될 수 있으며, 결과적으로 자기 메모리 장치의 신뢰성이 향상될 수 있다.According to embodiments of the present invention, from a plan view, the distances d1 and d2 between each of the magnetic tunnel junction patterns MTJP1 and MTJP2 and the landing pad LPAD are the magnetic tunnel junction patterns MTJP1 and MTJP2. ) may be greater than the interval (d3) between them. Therefore, even if the landing pad LPAD is exposed during the patterning process for forming the magnetic tunnel junction patterns MTJP1 and MTJP2, etching by-products generated from the landing pad LPAD are formed on the sidewalls of the magnetic tunnel junction patterns MTJP1 and MTJP2. The probability of redeposition on may be low. Accordingly, shorting of the magnetic tunnel junction patterns MTJP1 and MTJP2 due to etching by-products of the landing pad LPAD can be suppressed, and as a result, the reliability of the magnetic memory device can be improved.

도 4 및 도 5를 다시 참조하면, 제2 층간 절연막(122) 상에, 제1 및 제2 자기터널접합 패턴들(MTJP1, MTJP2)을 덮는 제3 층간 절연막(124)이 형성될 수 있다. 제3 층간 절연막(124)은, 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 제3 층간 절연막(124)은, 일 예로, 화학 기상 증착(CVD) 공정 또는 물리 기상 증착(PVD) 공정에 의해 형성될 수 있다. 나아가, 제1 및 제2 상부 전극 패턴들(TEP1, TEP2)의 상면들이 노출될 때까지 제3 층간 절연막(124)이 평탄화될 수 있다.Referring back to FIGS. 4 and 5 , a third interlayer insulating layer 124 covering the first and second magnetic tunnel junction patterns MTJP1 and MTJP2 may be formed on the second interlayer insulating layer 122 . The third interlayer insulating layer 124 may include, for example, silicon oxide, silicon nitride, and/or silicon oxynitride. The third interlayer insulating layer 124 may be formed by, for example, a chemical vapor deposition (CVD) process or a physical vapor deposition (PVD) process. Furthermore, the third interlayer insulating layer 124 may be planarized until top surfaces of the first and second upper electrode patterns TEP1 and TEP2 are exposed.

제3 층간 절연막(124)을 관통하여 랜딩 패드(LPAD)에 연결되는 연결 콘택(INC)이 형성될 수 있다. 나아가, 제3 층간 절연막(124) 상에 제1 비트 라인(BL1) 및 연결 패턴(INP)이 형성될 수 있다. 제1 비트 라인(BL1)은 제1 상부 전극 패턴(TEP1)에 전기적으로 연결될 수 있으며, 연결 패턴(INP)은 연결 콘택(INC)과 제2 상부 전극 패턴(TEP2)을 전기적으로 연결할 수 있다. 몇몇 실시예들에 따르면, 연결 콘택(INC), 연결 패턴(INP), 및 제1 비트 라인(BL1)은 다마신 공정을 이용하여 동시에 형성될 수 있다.A connection contact INC may be formed through the third interlayer insulating layer 124 and connected to the landing pad LPAD. Furthermore, the first bit line BL1 and the connection pattern INP may be formed on the third interlayer insulating layer 124 . The first bit line BL1 may be electrically connected to the first upper electrode pattern TEP1, and the connection pattern INP may electrically connect the connection contact INC and the second upper electrode pattern TEP2. According to some embodiments, the connection contact INC, the connection pattern INP, and the first bit line BL1 may be simultaneously formed using a damascene process.

도 9a 및 9b는 본 발명의 실시예들에 따른 자기 터널 접합 패턴을 설명하기 위한 개념도들이다. 자기 터널 접합 패턴(MTJP)은 제1 자성 패턴(MP1), 터널 배리어 패턴(TBP), 및 제2 자성 패턴(MP2)을 포함할 수 있다. 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2) 중 어느 하나는 자기 터널 접합(magnetic tunnel junction: MTJ)의 자유 패턴이고, 나머지 하나는 자기 터널 접합의 고정 패턴일 수 있다. 이하, 설명의 간소화를 위하여 제1 자성 패턴(MP1)을 고정 패턴으로 제2 자성 패턴(MP2)을 자유 패턴으로 설명하나, 이와 반대로, 제1 자성 패턴(MP1)이 자유 패턴이고 제2 자성 패턴(MP2)이 고정 패턴일 수 있다. 자기 터널 접합 패턴(MTJP)의 전기적 저항은 상기 자유 패턴 및 상기 고정 패턴의 자화 방향들에 의존적일 수 있다. 예를 들면, 자기 터널 접합 패턴(MTJP)의 전기적 저항은 상기 자유 패턴 및 상기 고정 패턴의 자화 방향들이 평행한(parallel) 경우에 비해 이들이 반평행한(antiparallel) 경우에 훨씬 클 수 있다. 결과적으로, 자기 터널 접합 패턴(MTJP)의 전기적 저항은 자유 패턴의 자화 방향을 변경함으로써 조절될 수 있으며, 이는 본 발명에 따른 자기 기억 장치에서의 데이터 저장 원리로서 이용될 수 있다. 9A and 9B are conceptual diagrams for describing a magnetic tunnel junction pattern according to embodiments of the present invention. The magnetic tunnel junction pattern MTJP may include a first magnetic pattern MP1, a tunnel barrier pattern TBP, and a second magnetic pattern MP2. One of the first magnetic pattern MP1 and the second magnetic pattern MP2 may be a free pattern of a magnetic tunnel junction (MTJ), and the other may be a fixed pattern of a magnetic tunnel junction. Hereinafter, for simplicity of description, the first magnetic pattern MP1 is described as a fixed pattern and the second magnetic pattern MP2 as a free pattern, but on the contrary, the first magnetic pattern MP1 is a free pattern and the second magnetic pattern (MP2) may be a fixed pattern. Electrical resistance of the magnetic tunnel junction pattern MTJP may depend on magnetization directions of the free pattern and the fixed pattern. For example, the electrical resistance of the magnetic tunnel junction pattern MTJP may be much higher when magnetization directions of the free pattern and the fixed pattern are antiparallel than when magnetization directions are parallel. As a result, the electrical resistance of the magnetic tunnel junction pattern (MTJP) can be adjusted by changing the magnetization direction of the free pattern, which can be used as a data storage principle in the magnetic memory device according to the present invention.

도 9a를 참조하면, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 자화 방향이 터널 배리어 패턴(TBP)의 상면과 실질적으로 평행한 수평 자화 구조를 형성하기 위한 자성층들일 수 있다. 이러한 실시예들에서, 제1 자성 패턴(MP1)은 반강자성 물질(anti-ferromagnetic material)을 포함하는 층과 강자성 물질(ferromagnetic material)을 포함하는 층을 포함할 수 있다. 반강자성 물질을 포함하는 층은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr 중 적어도 하나를 포함할 수 있다. 몇몇 실시예들에서, 상기 반강자성 물질을 포함하는 층은 희유 금속(precious metal) 중 선택된 적어도 하나를 포함할 수 있다. 상기 희유 금속은 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 금(Au) 또는 은(Ag)을 포함할 수 있다. 상기 강자성 물질을 포함하는 층은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중 적어도 하나를 포함할 수 있다.Referring to FIG. 9A , the first magnetic pattern MP1 and the second magnetic pattern MP2 may be magnetic layers for forming a horizontal magnetization structure whose magnetization direction is substantially parallel to the top surface of the tunnel barrier pattern TBP. In these embodiments, the first magnetic pattern MP1 may include a layer including an anti-ferromagnetic material and a layer including a ferromagnetic material. The layer including the antiferromagnetic material may include at least one of PtMn, IrMn, MnO, MnS, MnTe, MnF 2 , FeCl 2 , FeO, CoCl 2 , CoO, NiCl 2 , NiO, and Cr. In some embodiments, the layer including the antiferromagnetic material may include at least one selected from rare metals. The rare metal may include ruthenium (Ru), rhodium (Rh), palladium (Pd), osmium (Os), iridium (Ir), platinum (Pt), gold (Au), or silver (Ag). The layer containing the ferromagnetic material is CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO 2 , MnOFe 2 O 3 , FeOFe 2 O 3 , NiOFe 2 O 3 , CuOFe 2 It may include at least one of O 3 , MgOFe 2 O 3 , EuO, and Y 3 Fe 5 O 12 .

제2 자성 패턴(MP2)은 변화 가능한 자화 방향을 갖는 물질을 포함할 수 있다. 제2 자성 패턴(MP2)은 강자성 물질을 포함할 수 있다. 일 예로, 제2 자성 패턴(MP2)는 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다. The second magnetic pattern MP2 may include a material having a changeable magnetization direction. The second magnetic pattern MP2 may include a ferromagnetic material. For example, the second magnetic pattern MP2 is FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO 2 , MnOFe 2 O 3 , FeOFe 2 O 3 , NiOFe 2 O 3 , CuOFe 2 O 3 , MgOFe 2 O 3 , EuO, and Y 3 Fe 5 O 12 may include at least one selected from among.

제2 자성 패턴(MP2)은 복수의 층으로 구성될 수 있다. 일 예로, 복수의 강자성 물질을 포함하는 층들과 상기 층들 사이에 개재되는 비자성 물질을 포함하는 층을 포함할 수 있다. 이 경우, 상기 강자성 물질을 포함하는 층들과 상기 비자성 물질을 포함하는 층은 합성 반강자성층(synthetic antiferromagnetic layer)을 구성할 수 있다. 상기 합성 반강자성층은 자기 기억 소자의 임계 전류 밀도를 감소시키고, 열적 안정성을 향상시킬 수 있다.The second magnetic pattern MP2 may include a plurality of layers. For example, it may include a plurality of layers including ferromagnetic materials and a layer including a non-magnetic material interposed between the layers. In this case, the layers including the ferromagnetic material and the layer including the non-magnetic material may constitute a synthetic antiferromagnetic layer. The synthetic antiferromagnetic layer may reduce the critical current density of the magnetic memory device and improve thermal stability.

터널 배리어 패턴(TBP)은 마그네슘(Mg)의 산화물, 티타늄(Ti)의 산화물, 알루미늄(Al), 마그네슘-아연(MgZn)의 산화물, 마그네슘-보론(MgB)의 산화물, 티타늄(Ti)의 질화물 및 바나듐(V)의 질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 터널 배리어 패턴(TBP)은 산화마그네슘(MgO)의 단층일 수 있다. 이와 달리, 터널 배리어 패턴(TBP)은 복수의 층들을 포함할 수 있다. 터널 배리어 패턴(TBP)은 화학 기상 증착(CVD) 공정을 이용하여 형성될 수 있다.The tunnel barrier pattern TBP is an oxide of magnesium (Mg), an oxide of titanium (Ti), an oxide of aluminum (Al), magnesium-zinc (MgZn), an oxide of magnesium-boron (MgB), and a nitride of titanium (Ti). and a nitride of vanadium (V). For example, the tunnel barrier pattern TBP may be a single layer of magnesium oxide (MgO). Alternatively, the tunnel barrier pattern TBP may include a plurality of layers. The tunnel barrier pattern (TBP) may be formed using a chemical vapor deposition (CVD) process.

도 9b를 참조하면, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 자화 방향이 터널 배리어 패턴(TBP)의 상면에 실질적으로 수직한 수직 자화 구조를 가질 수 있다. 이러한 실시예들에서, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 L10 결정구조를 갖는 물질, 조밀육방격자를 갖는 물질, 및 비정질 RE-TM(Rare-Earth Transition Metal) 합금 중 적어도 하나를 포함할 수 있다. 일 예로, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 Fe50Pt50, Fe50Pd50, Co50Pt50, Co50Pd50 및 Fe50Ni50를 포함하는 L10 결정구조를 갖는 물질 중 적어도 하나일 수 있다. 이와 달리, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 조밀육방격자를 갖는 10 내지 45 at. %의 백금(Pt) 함량을 갖는 코발트-백금(CoPt) 무질서 합금(disordered alloy) 또는 Co3Pt 질서합금(ordered alloy)을 포함할 수 있다. 이와 달리, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 철(Fe), 코발트(Co) 및 니켈(Ni) 중 선택된 적어도 하나와 희토류 금속인 터븀(Tb), 디스프로슘(Dy) 및 가돌리늄(Gd) 중 적어도 하나를 포함하는 비정질 RE-TM 합금 중 선택된 적어도 하나를 포함할 수 있다.Referring to FIG. 9B , the first magnetic pattern MP1 and the second magnetic pattern MP2 may have a perpendicular magnetization structure in which a magnetization direction is substantially perpendicular to the top surface of the tunnel barrier pattern TBP. In these embodiments, the first magnetic pattern MP1 and the second magnetic pattern MP2 may include a material having an L1 0 crystal structure, a material having a dense hexagonal lattice, and an amorphous Rare-Earth Transition Metal (RE-TM) alloy. may include at least one of them. For example, the first magnetic pattern MP1 and the second magnetic pattern MP2 have an L1 0 crystal structure including Fe 50 Pt 50 , Fe 50 Pd 50 , Co 50 Pt 50 , Co 50 Pd 50 and Fe 50 Ni 50 It may be at least one of the materials having. Unlike this, the first magnetic pattern MP1 and the second magnetic pattern MP2 have a close-packed hexagonal lattice and have 10 to 45 at. A cobalt-platinum (CoPt) disordered alloy or a Co 3 Pt ordered alloy having a platinum (Pt) content of %. Unlike this, the first magnetic pattern MP1 and the second magnetic pattern MP2 include at least one selected from iron (Fe), cobalt (Co), and nickel (Ni) and rare earth metals such as terbium (Tb) and dysprosium (Dy). And it may include at least one selected from an amorphous RE-TM alloy containing at least one of gadolinium (Gd).

제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 계면 수직 자기 이방성(interface perpendicular magnetic anisotropy)을 갖는 물질을 포함할 수 있다. 계면 수직 자기 이방성은 내재적 수평 자화 특성을 갖는 자성층이 그와 인접하는 다른 층과의 계면으로부터의 영향에 의하여 수직 자화 방향을 갖는 현상을 말한다. 여기서, 상기 “내재적 수평 자화 특성”은 외부적 요인이 없을 경우, 자성층이 그것의 가장 넓은 표면에 평행한 자화 방향을 갖는 특성을 의미한다. 일 예로, 내재적 수평 자화 특성을 갖는 자성층이 기판 상에 형성되고 외부적 요인이 없을 경우, 상기 자성층의 자화 방향은 상기 기판의 상면과 실질적으로 평행할 수 있다.The first magnetic pattern MP1 and the second magnetic pattern MP2 may include a material having interface perpendicular magnetic anisotropy. Interfacial perpendicular magnetic anisotropy refers to a phenomenon in which a magnetic layer having intrinsic horizontal magnetization characteristics has a perpendicular magnetization direction due to an influence from an interface with another layer adjacent thereto. Here, the “intrinsic horizontal magnetization characteristic” refers to a characteristic in which a magnetic layer has a magnetization direction parallel to its widest surface in the absence of an external factor. For example, when a magnetic layer having intrinsic horizontal magnetization characteristics is formed on a substrate and there is no external factor, the magnetization direction of the magnetic layer may be substantially parallel to the upper surface of the substrate.

일 예로, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함할 수 있다. 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 보론(B), 아연(Zn), 알루미늄(Al), 티타늄(Ti), 루테늄(Ru), 탄탈륨(Ta), 실리콘(Si), 은(Ag), 금(Au), 구리(Cu), 탄소(C) 및 질소(N)를 포함하는 비자성 물질 중 적어도 하나를 더 포함할 수 있다. 일 예로, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 CoFe 또는 NiFe를 포함하되, 보론(B)를 더 포함할 수 있다. 이에 더하여, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)의 포화 자화량을 낮추기 위해, 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 티타늄(Ti), 알루미늄(Al), 실리콘(Si), 마그네슘(Mg), 탄탈륨(Ta) 및 실리콘(Si) 중 적어도 하나를 더 포함할 수 있다. 제1 자성 패턴(MP1) 및 제2 자성 패턴(MP2)은 스퍼터링 공정 또는 화학 기상 증착(CVD) 공정을 이용하여 형성될 수 있다.For example, the first magnetic pattern MP1 and the second magnetic pattern MP2 may include at least one of cobalt (Co), iron (Fe), and nickel (Ni). The first magnetic pattern MP1 and the second magnetic pattern MP2 are made of boron (B), zinc (Zn), aluminum (Al), titanium (Ti), ruthenium (Ru), tantalum (Ta), silicon (Si). , Silver (Ag), gold (Au), copper (Cu), carbon (C), and may further include at least one of non-magnetic materials including nitrogen (N). For example, the first magnetic pattern MP1 and the second magnetic pattern MP2 include CoFe or NiFe, but may further include boron (B). In addition, in order to lower the saturation magnetization amount of the first magnetic pattern MP1 and the second magnetic pattern MP2, the first magnetic pattern MP1 and the second magnetic pattern MP2 are made of titanium (Ti) or aluminum (Al). ), at least one of silicon (Si), magnesium (Mg), tantalum (Ta), and silicon (Si). The first magnetic pattern MP1 and the second magnetic pattern MP2 may be formed using a sputtering process or a chemical vapor deposition (CVD) process.

도 8b를 참조하여 상술한 자기 터널 접합막(MTJL)은 자기 터널 접합 패턴(MTJP)와 실질적으로 동일한 물질을 포함할 수 있다.The magnetic tunnel junction layer MTJL described above with reference to FIG. 8B may include substantially the same material as the magnetic tunnel junction pattern MTJP.

이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described with reference to the accompanying drawings, those skilled in the art can implement the present invention in other specific forms without changing its technical spirit or essential features. You will understand that there is Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.

Claims (20)

기판 상의 층간 절연막;
상기 층간 절연막을 관통하는 랜딩 패드;
상기 층간 절연막 상에 배치되며, 평면적 관점에서 상기 랜딩 패드로부터 이격하는 제1 및 제2 자기터널접합 패턴들;
상기 제2 자기터널접합 패턴의 상면과 상기 랜딩 패드를 전기적으로 연결하는 연결 구조체; 및
상기 제1 자기터널접합 패턴의 상면에 전기적으로 연결되고 상기 연결 구조체와 이격하는 제1 비트라인을 포함하되,
평면적 관점에서, 상기 제1 및 제2 자기터널접합 패턴들은 제1 간격을 사이에 두고 서로 이격하며,
평면적 관점에서, 상기 랜딩 패드와 상기 제1 자기터널접합 패턴 사이의 간격은 상기 제1 간격보다 크고,
평면적 관점에서, 상기 랜딩 패드와 상기 제2 자기터널접합 패턴 사이의 간격은 상기 제1 간격보다 큰 자기 메모리 장치.an interlayer insulating film on the substrate;
a landing pad penetrating the interlayer insulating film;
first and second magnetic tunnel junction patterns disposed on the interlayer insulating film and spaced apart from the landing pad in a plan view;
a connection structure electrically connecting an upper surface of the second magnetic tunnel junction pattern and the landing pad; and
A first bit line electrically connected to an upper surface of the first magnetic tunnel junction pattern and spaced apart from the connection structure,
From a plan view, the first and second magnetic tunnel junction patterns are spaced apart from each other with a first gap therebetween,
From a plan view, the distance between the landing pad and the first magnetic tunnel junction pattern is greater than the first distance,
When viewed in plan view, a distance between the landing pad and the second magnetic tunnel junction pattern is greater than the first distance. 제1 항에 있어서,
상기 층간 절연막 내에 제공되며 상기 제1 자기터널접합 패턴의 하면에 전기적으로 연결되는 제1 하부 전극; 및
상기 층간 절연막 내에 제공되며 상기 제2 자기터널접합 패턴의 하면에 전기적으로 연결되는 제2 하부 전극을 더 포함하되,
상기 랜딩 패드의 상면은 상기 제1 및 제2 하부 전극들의 상면들과 실질적으로 동일한 레벨을 갖는 자기 메모리 장치.According to claim 1,
a first lower electrode provided within the interlayer insulating layer and electrically connected to a lower surface of the first magnetic tunnel junction pattern; and
Further comprising a second lower electrode provided within the interlayer insulating film and electrically connected to a lower surface of the second magnetic tunnel junction pattern,
The magnetic memory device of claim 1 , wherein an upper surface of the landing pad has substantially the same level as upper surfaces of the first and second lower electrodes. 제1 항에 있어서,
상기 기판은 제1 및 제2 선택 소자들을 포함하되,
상기 제1 선택 소자는 상기 제1 자기터널접합 패턴의 하면에 전기적으로 연결되고,
상기 제2 선택 소자는 상기 랜딩 패드 및 상기 연결 구조체를 통하여 상기 제2 자기터널접합 패턴의 상면에 전기적으로 연결되는 자기 메모리 장치.According to claim 1,
The substrate includes first and second selection elements,
The first selection element is electrically connected to the lower surface of the first magnetic tunnel junction pattern,
The second selection element is electrically connected to an upper surface of the second magnetic tunnel junction pattern through the landing pad and the connection structure. 제1 항에 있어서,
제2 비트 라인들을 더 포함하되,
상기 제2 비트 라인은 상기 제2 자기터널접합 패턴의 하면에 전기적으로 연결되는 자기 메모리 장치.According to claim 1,
Further comprising second bit lines,
The second bit line is electrically connected to a lower surface of the second magnetic tunnel junction pattern. 제1 항에 있어서,
상기 제1 및 제2 자기터널접합 패턴들은 실질적으로 동일한 레벨에 배치되는 자기 메모리 장치.According to claim 1,
The first and second magnetic tunnel junction patterns are arranged on substantially the same level. 제1 항에 있어서,
상기 제1 자기터널접합 패턴은 제1 자유 패턴, 제1 고정 패턴, 및 상기 제1 자유 패턴과 상기 제1 고정 패턴 사이에 개재된 제1 터널 배리어 패턴을 포함하고,
상기 제2 자기터널접합 패턴은 제2 자유 패턴, 제2 고정 패턴, 및 상기 제2 자유 패턴과 상기 제2 고정 패턴 사이에 개재된 제2 터널 배리어 패턴을 포함하되,
상기 제1 자유 패턴, 상기 제1 고정 패턴이 적층된 순서는 상기 제2 자유 패턴, 상기 제2 고정 패턴이 적층된 순서와 동일한 자기 메모리 장치.According to claim 1,
The first magnetic tunnel junction pattern includes a first free pattern, a first fixed pattern, and a first tunnel barrier pattern interposed between the first free pattern and the first fixed pattern,
The second magnetic tunnel junction pattern includes a second free pattern, a second fixed pattern, and a second tunnel barrier pattern interposed between the second free pattern and the second fixed pattern,
The first free pattern and the first fixed pattern are stacked in the same order as the second free pattern and the second fixed pattern are stacked. 제1 방향을 따라 배열된 복수의 단위 메모리 셀들을 포함하는 적어도 하나의 메모리 열을 포함하되,
상기 단위 메모리 셀들의 각각은:
랜딩 패드;
평면적 관점에서, 상기 랜딩 패드로부터 제1 간격만큼 이격하는 제1 자기터널접합 패턴;
평면적 관점에서, 상기 랜딩 패드로부터 제2 간격만큼 이격하고, 상기 제1 자기터널접합 패턴으로부터 제3 간격만큼 이격하는 제2 자기터널접합 패턴;
상기 랜딩 패드와 상기 제2 자기터널접합 패턴의 상면을 전기적으로 연결하는 연결 구조체; 및
상기 제1 자기터널접합 패턴의 상면에 전기적으로 연결되고 상기 연결 구조체와 이격하는 제1 비트라인을 포함하되,
상기 제1 간격 및 제2 간격은 상기 제3 간격보다 큰 자기 메모리 장치.At least one memory column including a plurality of unit memory cells arranged along a first direction;
Each of the unit memory cells:
landing pad;
a first magnetic tunnel junction pattern spaced apart from the landing pad by a first distance when viewed in plan;
a second magnetic tunnel junction pattern spaced apart from the landing pad by a second distance and spaced apart from the first magnetic tunnel junction pattern by a third distance when viewed in plan;
a connection structure electrically connecting the landing pad and an upper surface of the second magnetic tunnel junction pattern; and
A first bit line electrically connected to an upper surface of the first magnetic tunnel junction pattern and spaced apart from the connection structure,
The first interval and the second interval are greater than the third interval. 제7 항에 있어서,
상기 메모리 열에 포함된 상기 제1 자기터널접합 패턴들은 상기 제1 방향을 따라 배열되며,
평면적 관점에서, 상기 제1 간격 및 상기 제2 간격은 상기 제1 자기터널접합 패턴들의 상기 제1 방향으로의 간격보다 큰 자기 메모리 장치.According to claim 7,
The first magnetic tunnel junction patterns included in the memory column are arranged along the first direction,
When viewed from a plan view, the first distance and the second distance are larger than the distance between the first magnetic tunnel junction patterns in the first direction. 제7 항에 있어서,
상기 메모리 열에 포함된 상기 제2 자기터널접합 패턴들은 상기 제1 방향을 따라 배열되며,
평면적 관점에서, 상기 제1 간격 및 상기 상기 제2 간격은 상기 제2 자기터널접합 패턴들의 상기 제1 방향으로의 간격보다 큰 자기 메모리 장치.According to claim 7,
The second magnetic tunnel junction patterns included in the memory column are arranged along the first direction,
When viewed from a plan view, the first distance and the second distance are larger than the distance between the second magnetic tunnel junction patterns in the first direction. 제7 항에 있어서,
상기 제1 자기터널접합 패턴들 및 상기 제2 자기터널접합 패턴들은 상기 제1 방향을 따라 지그재그로 배치되는 자기 메모리 장치.According to claim 7,
The first magnetic tunnel junction patterns and the second magnetic tunnel junction patterns are arranged in a zigzag pattern along the first direction. 제7 항에 있어서,
상기 메모리 열에 포함된 제1 자기터널접합 패턴들은 상기 제1 방향으로 배열되어 제1 서브 열을 구성하고,
상기 메모리 열에 포함된 제2 자기터널접합 패턴들은 상기 제1 방향으로 배열되어 제2 서브 열을 구성하고,
상기 메모리 열에 포함된 랜딩 패드들은 상기 제1 방향으로 배열되어 제3 서브 열을 구성하되,
상기 제1 내지 제3 서브 열들은 상기 제1 방향에 수직한 제2 방향으로 서로 이격하고,
평면적 관점에서, 상기 제2 서브 열은 상기 제1 서브 열과 상기 제3 서브 열 사이에 위치하는 자기 메모리 장치.According to claim 7,
First magnetic tunnel junction patterns included in the memory column are arranged in the first direction to form a first sub-column;
Second magnetic tunnel junction patterns included in the memory column are arranged in the first direction to form a second sub-column;
Landing pads included in the memory column are arranged in the first direction to form a third sub-column,
The first to third sub-columns are spaced apart from each other in a second direction perpendicular to the first direction;
From a plan view, the second sub-column is positioned between the first sub-column and the third sub-column. 제11 항에 있어서,
상기 제2 서브 열과 상기 제3 서브 열의 상기 제2 방향으로의 간격은 상기 제1 서브 열과 상기 제2 서브 열의 상기 제2 방향으로의 간격보다 큰 자기 메모리 장치.According to claim 11,
A distance between the second sub-column and the third sub-column in the second direction is greater than a distance between the first sub-column and the second sub-column in the second direction. 제11 항에 있어서,
상기 제1 서브 열에 포함된 상기 제1 자기터널접합 패턴들 및 상기 제2 서브 열에 포함된 상기 제2 자기터널접합 패턴들은 상기 제1 방향을 따라 지그재그로 배치되는 자기 메모리 장치.According to claim 11,
The first magnetic tunnel junction patterns included in the first sub-column and the second magnetic tunnel junction patterns included in the second sub-column are arranged in a zigzag pattern along the first direction. 제11 항에 있어서,
상기 제2 서브 열에 포함된 상기 제2 자기터널접합 패턴들 및 상기 제3 서브 열에 포함된 상기 랜딩 패드들은 상기 제1 방향을 따라 지그재그로 배치되는 자기 메모리 장치.According to claim 11,
The second magnetic tunnel junction patterns included in the second sub-column and the landing pads included in the third sub-column are arranged in a zigzag pattern along the first direction. 제11 항에 있어서,
상기 적어도 하나의 메모리 열은 상기 제2 방향으로 서로 인접하는 제1 및 제2 메모리 열들로 제공되되,
상기 제1 메모리 열의 상기 제3 서브 열과 상기 제2 메모리 열의 상기 제1 서브 열은 서로 인접하는 자기 메모리 장치.According to claim 11,
The at least one memory column is provided as first and second memory columns adjacent to each other in the second direction,
The third sub-column of the first memory column and the first sub-column of the second memory column are adjacent to each other. 제15 항에 있어서,
상기 제1 메모리 열의 상기 제3 서브 열과 상기 제2 메모리 열의 상기 제1 서브 열의 상기 제2 방향으로의 간격은 상기 제1 메모리 열의 상기 제1 및 제2 서브 열들의 상기 제2 방향으로의 간격보다 큰 자기 메모리 장치.According to claim 15,
An interval between the third sub-column of the first memory column and the first sub-column of the second memory column in the second direction is greater than the interval between the first and second sub-columns of the first memory column in the second direction. A large magnetic memory device. 제11 항에 있어서,
상기 적어도 하나의 메모리 열은 상기 제2 방향으로 서로 인접하는 제1 및 제2 메모리 열들로 제공되되,
상기 제1 메모리 열의 상기 제1 서브 열과 상기 제2 메모리 열의 상기 제1 서브 열은 서로 인접하는 자기 메모리 장치.According to claim 11,
The at least one memory column is provided as first and second memory columns adjacent to each other in the second direction,
The first sub-column of the first memory column and the first sub-column of the second memory column are adjacent to each other. 제17 항에 있어서,
상기 제1 메모리 열의 상기 제1 서브 열과 상기 제2 메모리 열의 상기 제1 서브 열의 상기 제2 방향으로의 간격은 상기 제1 메모리 열의 상기 제2 및 제3 서브 열들의 상기 제2 방향으로의 간격보다 작은 자기 메모리 장치.According to claim 17,
The spacing between the first sub-column of the first memory column and the first sub-column of the second memory column in the second direction is greater than the spacing between the second and third sub-columns of the first memory column in the second direction. A small magnetic memory device. 제18 항에 있어서,
상기 제1 메모리 열의 상기 제1 서브 열과 상기 제2 메모리 열의 상기 제1 서브 열의 상기 제2 방향으로의 간격은 상기 제1 메모리 열의 상기 제1 및 제2 서브 열들의 상기 제2 방향으로의 간격과 동일한 자기 메모리 장치.According to claim 18,
The distance between the first sub-column of the first memory column and the first sub-column of the second memory column in the second direction is equal to the distance between the first and second sub-columns of the first memory column in the second direction and Same magnetic memory device. 제11 항에 있어서,
상기 제2 서브 열에 포함된 상기 제2 자기터널접합 패턴들의 하면들에 전기적으로 연결되는 제2 비트 라인을 더 포함하는 자기 메모리 장치.
According to claim 11,
and a second bit line electrically connected to lower surfaces of the second magnetic tunnel junction patterns included in the second sub-column.
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