KR102452496B1 - 서브-샘플링 위상 고정 루프, 이를 포함하는 무선 통신 장치 및 이의 동작 방법 - Google Patents

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Abstract

서브-샘플링 위상 고정 루프 회로는 비균일 에지 클럭 생성기, 주파수 교란 정정기, 이벤트 스위치, 서브-샘플링 위상 검출기, 디지털 루프 필터 및 전압 제어 발진기를 포함한다. 상기 비균일 에지 클럭 생성기는 제1 주파수를 가지는 기준 클럭 신호를 기초로 비균일한 간격의 에지들을 가지는 비균일 클럭 신호를 생성한다. 상기 주파수 교란 정정기는 상기 비균일 클럭 신호와 제2 주파수를 가지는 출력 클럭 신호에 기초하여 상기 출력 클럭 신호의 주파수 교란을 검출하고, 상기 검출된 주파수 교란을 나타내는 이벤트 신호와 상기 출력 클럭 신호의 전압 레벨을 나타내는 극성 정보와 상기 출력 클럭 신호의 주파수를 조절하는 제어 코드를 생성한다. 상기 이벤트 스위치는 상기 비균일 에지 클럭 생성기와 상기 주파수 교란 정정기 사이에 연결되고 상기 이벤트 신호에 응답하여 상기 극성 정보를 상기 비균일 에지 클럭 생성기에 선택적으로 제공한다. 상기 서브-샘플링 위상 검출기는 상기 기준 클럭 신호와 상기 출력 클럭 신호의 위상 차이를 검출하고, 상기 검출된 위상 차이를 나타내는 비교 신호를 제공한다. 상기 디지털 루프 필터는 상기 비교 신호를 로우-패스 필터링하여 제어 전압 신호를 출력한다. 상기 전압 제어 발진기는 상기 제어 코드와 상기 제어 전압 신호에 기초하여 상기 출력 클럭 신호를 출력하되, 상기 제어 코드에 응답하여 상기 출력 클럭 신호의 상기 제2 주파수를 조절한다.

Description

서브-샘플링 위상 고정 루프, 이를 포함하는 무선 통신 장치 및 이의 동작 방법{Sub-sampling phase locked-loop circuit, wireless communication device and method of operating the same}
본 발명은 통신 분야에 관한 것으로 보다 상세하게는 서브-샘플링 위상 고정 루프, 이를 포함하는 무선 통신 장치 및 이의 동작 방법에 관한 것이다.
서브-샘플링 위상 고정 루프(sub-sampling phase locked-loop, PLL)은 기존의 전하-펌프를 기반으로 한 PLL 대비 잡음과 전력이 작다는 특성으로 요즘 각광받고 있다. 하지만, 서브-샘플링 PLL은 락 범위가 매우 좁기 때문에, 외부의 전압 스퍼에 동작이 매우 취약하다는 문제점이 있다.
서브-샘플링 PLL의 락 범위를 늘리기 위해, 기준 클럭 곱셈기(Reference multiplier) 기반의 PLL이 제안되었고, 이 구조는 전압 발진기의 출력 주파수로 동작하는 분배기가 없기 때문에, 전력소모가 작다. 하지만 기준 클럭 곱셈기의 잡음 열화가 PLL의 출력단으로 그대로 이어지기 때문에, 기준 클럭 곱셈기의 저잡음 성능이 중요하게 되고, 결국 기준 클럭 곱셈기의 전력소모가 커진다.
이러한 문제를 해결하기 위해, 기준 클럭 곱셈기의 잡음 열화가 PLL의 출력단으로 이어지지 않도록 하는 기술이 제안되었다. 하지만, 이 기술에서는 PLL의 출력 주파수가 기준 클럭 곱셈기의 출력주파수의 정수배가 되어야만 하기 때문에, PLL의 출력 주파수의 분해 성능이 열화될 수 있다.
이에 따라, 본 발명의 일 목적은 기준 클럭의 잡음 열화가 출력단으로 전달되지 않고, 전력 소모를 감소시킬 수 있는 서브-샘플링 위상 교정 루프를 제공하는데 있다.
본 발명의 일 목적은 상기 서브-샘플링 위상 교정 루프를 포함하는 무선 통신 장치를 제공하는데 있다.
본 발명의 일 목적은 기준 클럭의 잡음 열화가 출력단으로 전달되지 않고, 전력 소모를 감소시킬 수 있는 서브-샘플링 위상 교정 루프의 동작 방법을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 실시예에 따른 서브-샘플링 위상 고정 루프 회로는 비균일 에지 클럭 생성기, 주파수 교란 정정기, 이벤트 스위치, 서브-샘플링 위상 검출기, 디지털 루프 필터 및 전압 제어 발진기를 포함한다. 상기 비균일 에지 클럭 생성기는 제1 주파수를 가지는 기준 클럭 신호를 기초로 비균일한 간격의 에지들을 가지는 비균일 클럭 신호를 생성한다. 상기 주파수 교란 정정기는 상기 비균일 클럭 신호와 제2 주파수를 가지는 출력 클럭 신호에 기초하여 상기 출력 클럭 신호의 주파수 교란을 검출하고, 상기 검출된 주파수 교란을 나타내는 이벤트 신호와 상기 출력 클럭 신호의 전압 레벨을 나타내는 극성 정보와 상기 출력 클럭 신호의 주파수를 조절하는 제어 코드를 생성한다. 상기 이벤트 스위치는 상기 비균일 에지 클럭 생성기와 상기 주파수 교란 정정기 사이에 연결되고 상기 이벤트 신호에 응답하여 상기 극성 정보를 상기 비균일 에지 클럭 생성기에 선택적으로 제공한다. 상기 서브-샘플링 위상 검출기는 상기 기준 클럭 신호와 상기 출력 클럭 신호의 위상 차이를 검출하고, 상기 검출된 위상 차이를 나타내는 비교 신호를 제공한다. 상기 디지털 루프 필터는 상기 비교 신호를 로우-패스 필터링하여 제어 전압 신호를 출력한다. 상기 전압 제어 발진기는 상기 제어 코드와 상기 제어 전압 신호에 기초하여 상기 출력 클럭 신호를 출력하되, 상기 제어 코드에 응답하여 상기 출력 클럭 신호의 상기 제2 주파수를 조절한다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 무선 통신 장치는 신호 프로세서, 송수신기 및 서브-샘플링 위상 고정 루프 회로를 포함한다. 상기 신호 프로세서는 기저대역의 송신 신호 및 수신 신호를 처리한다. 상기 송수신기는 시분할로 송신 동작 및 수신 동작을 수행한다. 상기 서브-샘플링 위상 고정 루프 회로는 상기 송신 신호 또는 상기 수신 신호를 샘플링하기 위한 주파수를 제공하는 출력 클럭 신호를 생성한다. 상기 신호 프로세서는 기 송수신기 및 상기 서브-샘플링 위상 고정 루프 회로를 제어한다. 상기 서브-샘플링 위상 고정 루프 회로는 비균일 에지 클럭 생성기, 주파수 교란 정정기, 이벤트 스위치, 서브-샘플링 위상 검출기, 디지털 루프 필터 및 전압 제어 발진기를 포함한다. 상기 비균일 에지 클럭 생성기는 제1 주파수를 가지는 기준 클럭 신호를 기초로 비균일한 간격의 에지들을 가지는 비균일 클럭 신호를 생성한다. 상기 주파수 교란 정정기는 상기 비균일 클럭 신호와 제2 주파수를 가지는 상기 출력 클럭 신호에 기초하여 상기 출력 클럭 신호의 주파수 교란을 검출하고, 상기 검출된 주파수 교란을 나타내는 이벤트 신호와 상기 출력 클럭 신호의 전압 레벨을 나타내는 극성 정보와 상기 출력 클럭 신호의 주파수를 조절하는 제어 코드를 생성한다. 상기 이벤트 스위치는 상기 비균일 에지 클럭 생성기와 상기 주파수 교란 정정기 사이에 연결되고 상기 이벤트 신호에 응답하여 상기 극성 정보를 상기 비균일 에지 클럭 생성기에 선택적으로 제공한다. 상기 서브-샘플링 위상 검출기는 상기 기준 클럭 신호와 상기 출력 클럭 신호의 위상 차이를 검출하고, 상기 검출된 위상 차이를 나타내는 비교 신호를 제공한다. 상기 디지털 루프 필터는 상기 비교 신호를 로우-패스 필터링하여 제어 전압 신호를 출력한다. 상기 전압 제어 발진기는 상기 제어 코드와 상기 제어 전압 신호에 기초하여 상기 출력 클럭 신호를 출력하되, 상기 제어 코드에 응답하여 상기 출력 클럭 신호의 상기 제2 주파수를 조절한다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 서브-샘플링 위상 고정 루프 회로의 동작 방법에서는 제1 주파수를 가지는 기준 클럭 신호를 기초로 비균일한 간격의 에지들을 가지는 비균일 클럭 신호를 생성하고, 상기 비균일 클럭 신호와 제2 주파수를 가지는 출력 클럭 신호에 기초하여 상기 출력 클럭 신호의 주파수 교란을 교정하면서, 상기 출력 클럭 신호의 주파수를 조절하는 제어 코드를 생성하고, 상기 기준 클럭 신호와 상기 출력 클럭 신호의 위상 차이를 검출하고, 상기 검출된 위상 차이를 나타내는 비교 신호를 생성하고, 상기 비교 신호를 로우-패스 필터링하여 제어 전압 신호를 출력하고, 상기 제어 코드와 상기 제어 전압 신호에 기초하여 상기 출력 클럭 신호를 출력하되, 상기 제어 코드에 응답하여 상기 출력 클럭 신호의 상기 제2 주파수를 조절한다.
본 발명의 예시적인 실시예들에 따른 서브-샘플링 위상 고정 루프 회로, 이를 포함하는 무선 통신 장치 및 이의 동작 방법에서는 출력 클럭 신호의 주파수 교란 정정과 잡음 정정을 분리하여 수행하기 때문에 주파수 교정에 쓰이는 상기 비균일 클럭 신호를 생성하기 위한 소모 전력을 감소시킬 수 있다. 또한 임의의 곱셈 팩터(multiplication factor)에 대하여 비균일 클럭 신호의 하강 에지가 출력 클럭 신호의 제로 교차점에 정렬되어 상기 출력 신호의 주파수 교란을 교정하기 때문에, 넓은 락-인(lock-in) 레인지에서 주파수 분해능의 손실을 감소시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 서브-샘플링(sub-sampling) 위상 고정 루프 회로(phase-locked loop circuit 이하 SSPLL 회로)를 나타내는 블록도이다.
도 2a와 도 2b는 도 1의 SSPLL 회로에서 기준 클럭 신호, 비균일 클럭 신호 및 출력 클럭 신호를 나타낸다.
도 3은 본 발명의 실시예들에 따른 도 1의 SSPLL 회로에서 비균일 에지 클럭 생성기를 나태는 블록도이다.
도 4는 본 발명의 실시예들에 따른 도 3의 비균일 에지 클럭 생성기에서 펄스 생성기 유닛의 구성을 나타낸다.
도 5는 본 발명의 실시예들에 따른 도 3의 비균일 에지 클럭 생성기에서 CDG의 구성을 나타낸다.
도 6은 본 발명의 실시예들에 다른 도 5의 CDG에서 위상 천이기의 구성을 나타내는 회로도이다.
도 7은 도 6의 위상 천이기에서 기준 클럭 신호, 제2 위상 클럭 신호 및 지연된 클럭 신호(SRC)를 나타낸다.
도 8은 본 발명의 실시예들에 따른 도 4의 펄스 생성기 유닛에서 제1 펄스 생성기의 구성을 나타내는 회로도이다.
도 9는 출력 클럭 신호의 전압 레벨과 극성 정보를 나타낸다.
도 10은 비균일 클럭 신호의 하강 에지가 출력 클럭 신호의 제로 교차점에 정렬되는 것을 나타낸다.
도 11은 본 발명의 실시예들에 따른 도 6의 위상 천이기에 레귤레이션 전압을 제공하는 전압 레귤레이터의 구성을 나타내는 회로도이다.
도 12는 본 발명의 실시예들에 따른 도 1의 SSPLL 회로에서 주파수 교란 정정기의 구성을 나타내는 블록도이다.
도 13은 본 발명의 실시예들에 따른 도 12의 주파수 교란 정정기에서 극성/기울기 검출기의 구성을 나타내는 회로도이다.
도 14는 본 발명의 실시예들에 따른 도 13의 극성/기울기 검출기에서 이용되는 출력 클럭 신호를 나타낸다.
도 15는 도 13의 극성/기울기 검출기에 입력되는 비균일 클럭 신호와 출력 클럭 신호를 나타낸다.
도 16a 내지 도 16c는 각각 도 15의 제1 하강 에지와 제2 하강 에지를 나타낸다.
도 17은 본 발명의 실시예들에 따른 SSPLL 회로를 나타내는 블록도이다.
도 18은 본 발명의 실시예들에 따른 도 1 또는 도 16의 SSPLL 회로에서 주파수 교란 정정기의 동작을 나타낸다.
도 19는 본 발명의 실시예들에 따른 도 1의 SSPLL 회로에서 VCO의 구성을 나타내는 회로도이다.
도 20은 본 발명의 실시예들에 따른 SSPLL 회로의 동작 방법을 나타내는 흐름도이다.
도 21은 본 발명의 실시예들에 따른 SSPLL 회로를 포함하는 무선 통신 장치를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 서브-샘플링(sub-sampling) 위상 고정 루프 회로(phase-locked loop circuit 이하 SSPLL 회로)를 나타내는 블록도이다.
도 1을 참조하면, SSPLL 회로(10)는 비균일 에지 클럭 생성기(un-evnely spaced edge generator, USEG, 100), 주파수 교란 정정기(frequency disturbance corrector, FDC, 200), 이벤트 스위치(190), 서브 샘플링 위상 검출기(sub-sampling phase detector, 이하 SSPD, 300) 및 디지털 루프 필터(digital loop filter, 이하 DLF, 400) 및 전압 제어 발진기(voltage-controlled oscillator, 이하 VCO, 500)를 포함할 수 있다.
비균일 에지 클럭 생성기(100)는 제1 주파수를 가지는 기준 클럭 신호(SREF)를 기초로 비균일한 간격의 에지들을 가지는 비균일 클럭 신호(SUS)를 생성한다.
주파수 교란 정정기(200)는 상기 비균일 클럭 신호(SUS)와 제2 주파수를 가지는 출력 클럭 신호(SOUT)에 기초하여 출력 클럭 신호(SOUT)의 주파수 교란을 검출하고, 검출된 주파수 교란을 나타내는 이벤트 신호(EV)와 출력 클럭 신호(SOUT)의 전압 레벨을 나타내는 극성 정보(DP)와 출력 클럭 신호(SOUT)의 주파수를 조절하는 제어 코드(CCD)를 생성할 수 있다. 주파수 교란 정정기(200)는 이벤트 신호(EV)는 이벤트 스위치(190)에 제공하고, 제어 코드(CCD)는 전압 제어 발진기(500)에 제공할 수 있다. 실시예에 있어서, 주파수 교란 정정기(200)는 이벤트 신호(EV)를 DLF(400)에 제공할 수도 있다.
이벤트 스위치(190)는 비균일 에지 클럭 생성기(100)와 주파수 교란 정정기(200) 사이에 연결되고 이벤트 신호(EV)에 응답하여 상기 극성 정보(DP)를 비균일 에지 클럭 생성기(100)에 제공할 수 있다. 이벤트 스위치(190)는 로직 로우 레벨의 이벤트 신호(EV)에 응답하여 극성 정보(DP)를 비균일 에지 클럭 생성기(100)에 제공할 수 있다. 로직 하이 레벨의 이벤트 신호(EV)는 출력 클럭 신호(SOUT)에서 주파수 교란이 발생하였음을 나타낼 수 있다.
출력 클럭 신호(SOUT)에서 주파수 교란이 발생한 경우, 로직 하이 레벨의 이벤트 신호(EV)에 응답하여 이벤트 스위치(190)가 턴-오프되고, 턴-오프된 이벤트 스위치(190)에 의하여 극성 정보(DP)가 비균일 에지 클럭 생성기(100)에 제공되는 것이 일시적으로 보류되므로, 비균일 에지 클럭 생성기(100)에서 비균일 클럭 신호(SUS)의 에지들에 대한 캘리브레이션이 보류될 수 있고, 위상 교정 또한 보류될 수 있다. 이 때 DLF(400)로 제공되는 이벤트 신호(EV)에 응답하여 DLF(400)도 비활성화되어 그 동작을 잠시 멈출 수 있다.
이후, 주파수 교란 정정기(200)가 제어 코드(CCD)를 조절하여 출력 클럭 신호(SOUT)의 주파수를 타겟 주파수로 복원하여 주파수 교란이 정정되면, 출력 클럭 신호(SOUT)의 주파수 교란은 없어지고, 로직 로우 레벨의 이벤트 신호(EV)에 응답하여 이벤트 스위치(190)가 턴-온되고, 턴-온된 이벤트 스위치(190)에 의하여 극성 정보(DP)가 비균일 에지 클럭 생성기(100)에 제공된다.비균일 에지 클럭 생성기(100)는 비균일 클럭 신호(SUS)의 에지들에 대한 캘리브레이션을 수행하여 비균일 클럭 신호(SUS)를 주파수 교란 정정기(200)에 제공한다.
실시예에 있어서, 이벤트 스위치(190)는 피모스 트랜지스터로 구현될 수 있다.
SSPD(300)는 기준 클럭 신호(SREF)와 출력 클럭 신호(SOUT)를 수신하고, 기준 클럭 신호(SREF)와 출력 클럭 신호(SOUT)의 위상 차이를 검출하고, 상기 검출된 위상 차이를 나타내는 비교 신호(DVC)를 DLF(400)에 제공할 수 있다.
DLF(400)는 비교 신호(DVC)를 로우-패스 필터링하여 제어 전압 신호(VCM)를 VCO(500)에 출력할 수 있다. 도시하지는 않았지만, DLF(400)는 적분기, 델타-시그마 디지털-아날로그 컨버터 및 로우 패스 필터를 포함할 수 있다. 상기 적분기는 이벤트 신호(EV)에 응답하여 이벤트 신호(EV)가 하이 레벨인 경우에 비활성화될 수 있다.
VCO(500)는 제어 전압 신호(VCM)와 제어 코드(CCD)를 수신하고, 제어 전압 신호(VCM)와 제어 코드(CCD)에 기초하여 출력 클럭 신호(SOUT)를 출력하되, 제어 코드(CCD)에 기초하여 출력 클럭 신호(SOUT)의 제2 주파수를 조절할 수 있다.
실시예에 있어서, 출력 클럭 신호(SOUT)의 제2 주파수는 기준 클럭 신호(SREF)의 M 배일 수 있고, M은 2 이상의 임의의 자연수일 수 있다. M은 2 이상의 임의의 자연수이므로 SSPLL 회로(10)의 주파수 분해능(resolution)은 2의 배수인 출력 클럭 신호를 출력하는 기존의 PLL 회로보다 우수할 수 있다.
도 1에서, 비균일 에지 클럭 생성기(100), 이벤트 스위치(190) 및 주파수 교란 정정기(200)는 출력 클럭 신호(SOUT)의 주파수를 교정하는 주파수 교정 루프(FCL)를 구성하고, SSPD(300)와 DLF(400)는 출력 클럭 신호(SOUT)의 잡음(jitter)를 교정하는 잡음 교정 루프(JCL)를 구성할 수 있다. 주파수 교정 루프(FCL)와 잡음 교정 루프(JCL)는 서로에 대하여 병렬적으로 동작할 수 있다.
도 2a와 도 2b는 도 1의 SSPLL 회로에서 기준 클럭 신호, 비균일 클럭 신호 및 출력 클럭 신호를 나타낸다.
도 2a를 참조하면, 기준 클럭 신호(SREF)의 주기 동안, 비균일 클럭 신호(SUS)의 하강 에지들(①, ②, ③, ④) 각각이 출력 클럭 신호(SOUT)의 제로 교차점에 정렬(align) 됨을 알 수 있다. 또한, 도 2a에서, 기준 클럭 신호(SREF)의 주기는 출력 클럭 신호(SOUT)의 주기(Tout)는 16배이다.
도 2b를 참조하면, 기준 클럭 신호(SREF)의 주기 동안, 비균일 클럭 신호(SUS)의 하강 에지들(①, ②, ③, ④) 각각이 출력 클럭 신호(SOUT)의 제로 교차점에 정렬(align) 됨을 알 수 있다. 또한, 도 2b에서, 기준 클럭 신호(SREF)의 주기는 출력 클럭 신호(SOUT)의 주기(Tout)는 15배이다.
도 3은 본 발명의 실시예들에 따른 도 1의 SSPLL 회로에서 비균일 에지 클럭 생성기를 나태는 블록도이다.
도 3을 참조하면, 비균일 에지 클럭 생성기(100)는 코스(coarse) 지연 생성기(coarse delay generator, 이하 CDG, 110), 펄스 생성기 유닛(150), 에지 위치 조절기(edge position calibrator, 이하 EPC, 170) 및 에지 결합기(180)를 포함할 수 있다.
CDG(110)는 기준 클럭 신호(SREF)를 수신하고, 기준 클럭 신호(SREF)를 기초로 각각이 90도의 위상 차를 가지는 제1 내지 제4 위상 클럭 신호들(SRF0, SRF90, SRF180, SRF270)을 생성할 수 있다.
EPC(170)는 극성 정보(DP)를 기초로 제1 내지 제4 위상 클럭 신호들(SRF0, SRF90, SRF180, SRF270)의 에지들을 교정하기 위한 제1 내지 제4 교정 코드들(DCD1, DCD2, DCD3, DCD4)을 생성하고, 제1 내지 제4 교정 코드들(DCD1, DCD2, DCD3, DCD4)을 펄스 생성기 유닛(150)에 제공할 수 있다.
펄스 생성기 유닛(150)은 제1 내지 제4 교정 코드들(DCD1, DCD2, DCD3, DCD4)에 기초하여 제1 내지 제4 위상 클럭 신호들(SRF0, SRF90, SRF180, SRF270)의 에지들을 조절하여 제1 내지 제4 펄스 신호들(PL1, PL2, PL3, PL4)을 출력할 수 있다.
에지 결합기(180)는 제1 내지 제4 펄스 신호들(PL1, PL2, PL3, PL4)을 수신하고, 제1 내지 제4 펄스 신호들(PL1, PL2, PL3, PL4)의 에지들을 결합하여 비균일 클럭 신호(SUS)를 생성할 수 있다. 에지 결합기(180)는 제1 내지 제4 펄스 신호들(PL1, PL2, PL3, PL4)에 대하여 오어(OR) 연산을 수행하는 오어 게이트를 포함할 수 있다.
도 4는 본 발명의 실시예들에 따른 도 3의 비균일 에지 클럭 생성기에서 펄스 생성기 유닛의 구성을 나타낸다.
도 4를 참조하면, 펄스 생성기 유닛(150)은 제1 내지 제4 펄스 생성기들(150a, 150b, 150c, 150d)를 포함할 수 있다.
제1 펄스 생성기(150a)는 레귤레이션 전압(VR)을 제공받고, 제1 교정 코드(DCD1)에 기초하여 제1 위상 클럭 신호(SREF0)의 에지를 조절하여 제1 펄스 신호(PL1)를 출력할 수 있다. 제2 펄스 생성기(150b)는 레귤레이션 전압(VR)을 제공받고 제2 교정 코드(DCD2)에 기초하여 제2 위상 클럭 신호(SREF90)의 에지를 조절하여 제2 펄스 신호(PL2)를 출력할 수 있다. 제3 펄스 생성기(150c)는 레귤레이션 전압(VR)을 제공받고 제3 교정 코드(DCD3)에 기초하여 제3 위상 클럭 신호(SREF180)의 에지를 조절하여 제3 펄스 신호(PL3)를 출력할 수 있다. 제4 펄스 생성기(150d)는 레귤레이션 전압(VR)을 제공받고 제4 교정 코드(DCD4)에 기초하여 제4 위상 클럭 신호(SREF270)의 에지를 조절하여 제4 펄스 신호(PL4)를 출력할 수 있다.
실시예에 있어서, 제1 내지 제4 교정 코드들(DCD1, DCD2, DCD3, DCD4) 각각은 복수의 비트들을 포함할 수 있다.
도 5는 본 발명의 실시예들에 따른 도 3의 비균일 에지 클럭 생성기에서 CDG의 구성을 나타낸다.
도 5를 참조하면, CDG(110)는 위상 천이기(120) 및 제1 내지 제4 인버터들(131, 132, 133, 134)를 포함할 수 있다.
위상 천이기(120)는 기준 클럭 신호(SREF)의 위상을 90도만큼 천이하여 제2 위상 클럭 신호(SREF90)를 출력할 수 있다. 제1 인버터(131)는 제2 위상 클럭 신호(SREF90)를 반전하여 제4 위상 클럭 신호(SREF270)를 출력할 수 있다. 제2 인버터(132)는 기준 클럭 신호(SREF)을 반전하여 제2 위상 클럭 신호(SREF180)를 출력할 수 있다. 제3 인버터(133)와 제4 인버터(134)는 캐스케이드 연결되고, 기준 클럭 신호(SREF)를 두 번 반전하여 제1 위상 클럭 신호(SREF0)를 출력할 수 있다.
도 6은 본 발명의 실시예들에 다른 도 5의 CDG에서 위상 천이기의 구성을 나타내는 회로도이다.
도 6을 참조하면, 위상 천이기(120)는 제1 저항(121), 제1 커패시터(122), 제2 저항(123), 제2 커패시터(124), 제5 인버터(126), 피모스 트랜지스터(126) 및 엔모스 트랜지스터(127)를 포함할 수 있다.
제1 저항(121)은 기준 클럭 신호(SREF)가 인가되는 제1 노드(N11)와 제2 노드(N12) 사이에 연결된다. 제1 커패시터(122)는 제2 노드(N12)와 접지 전압(VSS) 사이에 연결된다. 제2 저항(123)은 제2 노드(N12)와 제3 노드(N13) 사이에 연결된다. 제2 커패시터(124)는 제3 노드(N13)와 접지 전압(VSS) 사이에 연결된다. 제1 저항(121)의 저항값은 제2 저항(123)의 저항값과 동일할 수 있고, 제1 커패시터(122)의 커패시턴스는 제2 커패시터(124)의 커패시턴스와 동일할 수 있다. 따라서, 제1 저항(121)와 제1 커패시터(122)는 제1 RC 필터를 구성하고, 제2 저항(123)과 제2 커패시터(124)는 제2 RC 필터를 구성하고, 제1 RC 필터와 제2 RC 필터는 실질적으로 동일한 시정수를 가질 수 있다. 따라서, 제3 노드(N13)에서는 기준 클럭 신호(SREF)의 지연된 버전인 지연된 클럭 신호(SRC)가 제5 인버터(125)로 입력될 수 있다.
피모스 트랜지스터(126)는 래귤레이션 전압(VR)에 연결되는 소스, 기준 클럭 신호(SREF)를 수신하는 게이트 및 제5 인버터(125)의 제1 전원 단자에 연결되는 드레인을 구비할 수 있다. 엔모스 트랜지스터(127)는 제5 인버터(125)의 제1 전원 단자에 연결되는 드레인, 기준 클럭 신호(SREF)를 수신하는 게이트 및 접지 전압(VSS)에 연결되는 소스를 구비할 수 있다. 제5 인버터(125)는 지연된 클럭 신호(SRC)를 반전하여, 제2 위상 클럭 신호(SREF90)를 출력할 수 있다.
피모스 트랜지스터(126)와 엔모스 트랜지스터(127)는 기준 클럭 신호(SREF)에 응답하여 상보적으로 턴-온/턴-오프되므로, 인버터(125)를 통하여 흐르는 단락-전류를 방지할 수 있다.
도 7은 도 6의 위상 천이기에서 기준 클럭 신호, 제2 위상 클럭 신호 및 지연된 클럭 신호(SRC)를 나타낸다.
도 7을 참조하면, 기준 클럭 신호(SREF)와 제2 위상 클럭 신호(SREF90)의 트랜지션에 비하여 지연된 클럭 신호(SRC)는 상대적으로 느리게 트랜지션되므로, 인버터(125)를 통하여 흐르는 단락-전류를 방지되는 것을 알 수 있다.
도 8은 본 발명의 실시예들에 따른 도 4의 펄스 생성기 유닛에서 제1 펄스 생성기의 구성을 나타내는 회로도이다.
도 8을 참조하면, 제1 펄스 생성기(150a)는 제1 인버터(151), 가변 커패시터(156), 제2 인버터(152), 제3 인버터(153), 제4 인버터(154) 및 앤드(AND) 게이트(155)를 포함할 수 있다.
제1 인버터(151)는 제1 위상 클럭 신호(SREF0)를 반전시켜 제1 노드(N21)에 출력한다. 가변 커패시터(156)는 제1 노드(N21)와 접지 전압(VSS) 사이에 연결되고, 제1 교정 코드(DCD1)에 응답하여 저장되는 전하량을 조절한다. 따라서, 가변 커패시터(156)의 커패시턴스는 제1 교정 코드(DCD1)에 기초하여 변화할 수 있다.
제2 인버터(152)는 제1 노드(N21)와 제2 노드(N22) 사이에 연결되고, 제1 노드(N21)의 신호를 반전시켜 제2 노드(N22)에 출력한다. 제3 인버터(153) 및 제4 인버터(154)는 제2 노드(N22)에 캐스케이드 연결되고, 제2 노드(N21)의 신호를 두 번 반전시킨다. 앤드 게이트(155)는 제2 인버터(152)의 출력과 제4 인버터(154)의 출력에 앤드 연산을 수행하여 제1 펄스 신호(PL1)을 제공한다. 따라서, 앤드 게이트(155)는 제2 인버터(152)의 출력의 활성화 구간과 제4 인버터(154)의 출력의 활성화 구간이 중첩되는 부분을 제1 펄스 신호(PL1)로 제공한다.
제2 펄스 생성기(150b), 제3 펄스 생성기(150c) 및 제4 펄스 생성기(150d) 각각의 구성은 제1 펄스 생성기(150a)와 실질적으로 동일할 수 있다.
도 9는 출력 클럭 신호의 전압 레벨과 극성 정보를 나타낸다.
도 9를 참조하면, 출력 클럭 신호(SOUT)의 전압 레벨이 0 보다 클 때, 극성은 양(+)이고, 극성 정보는 논리 하이 레벨('1')을 가질 수 있다. 또한, 출력 클럭 신호(SOUT)의 전압 레벨이 0 보다 작을 대, 극성은 음(-)이고, 극성 정보는 논리 로우 레벨('0')을 가질 수 있다.
도 10은 비균일 클럭 신호의 하강 에지가 출력 클럭 신호의 제로 교차점에 정렬되는 것을 나타낸다.
도 10을 참조하면, 비균일 클럭 신호(SUS) 하강 에지들은 참조 번호들(161, 162, 163)에서와 같이, EPC(170)에 의하여 출력 클럭 신호(SOUT)의 제로 교차점에 정렬됨을 알 수 있다.
참조 번호(163)에서와 같이, 출력 클럭 신호(SOUT)의 극성 정보(DP)가 하이 레벨인 경우, EPC(170)는 비균일 클럭 신호(SUS)의 하강 에지를 앞쪽으로 이동시켜 출력 클럭 신호(SOUT)의 제로 교차점에 정렬시킨다. 이 경우에, 해당하는 교정 코드의 비트들은 감소될 수 있다.
도 11은 본 발명의 실시예들에 따른 도 6의 위상 천이기에 레귤레이션 전압을 제공하는 전압 레귤레이터의 구성을 나타내는 회로도이다.
도 11을 참조하면, 전압 레귤레이터(140)는 제1 피모스 트랜지스터(141), 제2 피모스 트랜지스터(142), 전류원(143) 및 커패시터(144)를 포함할 수 있다.
제1 피모스 트랜지스터(141)는 전원 전압(VDD)에 연결되는 소스 및 제1 노드(N31)에 연결되는 드레인 및 게이트를 구비한다. 제2 피모스 트랜지스터(142)는 전원 전압(VDD)에 연결되는 소스 제1 노드(N31)에 연결되는 게이트 및 제2 노드(N32)에 연결되는 드레인을 구비할 수 있다. 따라서, 제1 피모스 트랜지스터(141)와 제2 피모스 트랜지스터(142)는 전류 미러를 구성할 수 있다.
전류원(143)은 제1 노드(N31)와 접지 전압(VSS) 사이에 연결되고, 제1 노드(N31)에 일정한 크기의 전류를 제공한다. 커패시터(144)는 제2 노드(N32)와 접지 전압(VSS) 사이에 연결되고, 제2 노드(N32)의 전압에 의하여 전하들을 저장한다. 제2 노드(N32)에서 레귤레이션 전압(VR)이 제공된다.
전압 레귤레이터(140)는 위상 천이기(120)뿐만 아니라, 펄스 생성기 유닛(150) 및 위상 병합기(180)에도 레귤레이션 전압(VR)을 제공할 수 있다.
전압 레귤레이터(140)에서 제2 피모스 트랜지스터(142)와 커패시터(144)는 낮은 PSRR(power supply reduction ratio)을 제공할 수 있다.
도 12는 본 발명의 실시예들에 따른 도 1의 SSPLL 회로에서 주파수 교란 정정기의 구성을 나타내는 블록도이다.
도 12를 참조하면, 주파수 교란 정정기(200)는 극성/기울기 검출기(210) 및 주파수 교란 정정 로직(250)을 포함할 수 있다.
도 12에서는 출력 클럭 신호(SOUT)가 서로 180도의 위상차를 가지는 제1 출력 클럭 신호(SOUT(+))와 제2 출력 클럭 신호(SOUT(-))를 포함하는 차동 신호임을 가정한다.
극성/기울기 검출기(210)는 제1 출력 클럭 신호(SOUT(+))와 제2 출력 클럭 신호(SOUT(-))와 비균일 클럭 신호(SUS)를 수신하고, 제1 출력 클럭 신호(SOUT(+))와 제2 출력 클럭 신호(SOUT(-))에 기초하여 비균일 클럭 신호(SUS)의 하강 에지에서, 출력 클럭 신호(SOUT)의 극성과 기울기를 검출하여 극성 정보(DP)와 출력 클럭 신호(SOUT)의 기울기 정보(DSL)을 주파수 교란 정정 로직(250)에 제공할 수 있다.
주파수 교란 정정 로직(250)은 비균일 클럭 신호(SUS)를 수신하고, 극성 정보(DP)와 기울기 정보(DSL)에 기초하여, 비균일 클럭 신호(SUS)에 대한 출력 클럭 신호(SOUT)의 상대적 위상을 결정하고, 결정된 상대적 위상에 기초하여 이벤트 신호(EV)의 로직 레벨과 제어 코드(CCD)의 비트들을 결정할 수 있다.
실시예에 있어서, 극성/기울기 검출기(210)는 제1 출력 클럭 신호(SOUT(+))를 샘플링하고, 제2 출력 클럭 신호(SOUT(-))를 샘플링하고, 샘플링된 제1 출력 클럭 신호와 샘플링된 제2 출력 클럭 신호의 비교에 기초하여 상기 극성 정보(DP)를 결정할 수 있다.
실시예에 있어서, 극성/기울기 검출기(210)는 제1 출력 클럭 신호(SOUT(+))를 지연시켜 샘플링하고, 샘플링된 제1 출력 클럭 신호와 지연시켜 샘플링된 제1 출력 클럭 신호의 비교에 기초하여 상기 기울기 정보(DSL)를 결정할 수 있다.
도 13은 본 발명의 실시예들에 따른 도 12의 주파수 교란 정정기에서 극성/기울기 검출기의 구성을 나타내는 회로도이다.
도 13을 참조하면, 극성/기울기 검출기(210)는 제1 내지 제3 스위치들(211, 212, 213), 제1 내지 제3 커패시터들(214, 215, 216), 제1 비교기(220), 제2 비교기(225) 및 지연 소자(217)을 포함할 수 있다.
제1 스위치(211)는 제1 출력 클럭 신호(SOUT(+))가 인가되는 제1 노드(N41)와 제2 노드(N42) 사이에 연결되고, 비균일 클럭 신호(SUS)에 응답하여 턴-온/턴-오프된다. 제1 커패시터(214)는 제2 노드(N42)와 접지 전압(VSS) 사이에 연결된다.
제2 스위치(212)는 제2 출력 클럭 신호(SOUT(-))가 인가되는 제3 노드(N43)와 제4 노드(N44) 사이에 연결되고, 비균일 클럭 신호(SUS)에 응답하여 턴-온/턴-오프된다. 제2 커패시터(215)는 제4 노드(N44)와 접지 전압(VSS) 사이에 연결된다.
지연 소자(217)는 제1 노드(N41)에 연결되고, 제3 스위치(213)는 지연 소자(217)와 제5 노드(N45) 사이에 연결되고, 비균일 클럭 신호(SUS)에 응답하여 턴-온/턴-오프된다. 제3 커패시터(216)는 제5 노드(N45)와 접지 전압(VSS) 사이에 연결된다.
제1 비교기(220)는 제2 노드(N42)에 연결되는 양의 입력 단자 및 제4 노드(N44)에 연결되는 음의 입력 단자를 구비한다. 제2 비교기(225)는 제2 노드(N42)에 연결되는 양의 입력 단자 및 제5 노드(N45)에 연결되는 음의 입력 단자를 구비한다.
비균일 클럭 신호(SUS)에 응답하여 제1 스위치(211)가 턴-온되면, 제1 출력 클럭 신호(SOUT(+))가 제1 커패시터(214)에 샘플링된다. 비균일 클럭 신호(SUS)에 응답하여 제2 스위치(212)가 턴-온되면, 제2 출력 클럭 신호(SOUT(-))가 제2 커패시터(215)에 샘플링된다. 지연 소자(217)는 제1 출력 클럭 신호(SOUT(+))를 지연시키고 비균일 클럭 신호(SUS)에 응답하여 제3 스위치(213)가 턴-온되면, 지연된 제1 출력 클럭 신호가 제3 커패시터(216)에 샘플링된다.
따라서 제1 비교기(220)는 샘플링된 제1 출력 클럭 신호와 샘플링된 제2 출력 클럭 신호를 비교하고 상기 비교에 기초하여 극성 정보(DP)를 출력할 수 있다. 제2 비교기(225)는 샘플링된 제1 출력 클럭 신호와 지연되어 샘플링된 제1 출력 클럭 신호를 비교하고, 상기 비교에 기초하여 기울기 정보(DSL)를 출력할 수 있다.
도 14는 본 발명의 실시예들에 따른 도 13의 극성/기울기 검출기에서 이용되는 출력 클럭 신호를 나타낸다.
도 14를 참조하면, 출력 클럭 신호(SOUT)는 비균일 클럭 신호(SUS)의 하강 에지에서의 극성 정보(DP)의 부호와 기울기 정보(DSL)의 부호의 조합에 의하여 구분되는 제1 내지 제4 감지 영역들(S1, S2, S3, S4)를 포함할 수 있다.
극성 정보(DP)의 부호가 양이고 기울기 정보(DSL)의 부호가 양이면, 출력 클럭 신호(SOUT)는 제3 감지 영역(S3)에 속하고, 극성 정보(DP)의 부호가 양이고 기울기 정보(DSL)의 부호가 음이면, 출력 클럭 신호(SOUT)는 제4 감지 영역(S4)에 속하고, 극성 정보(DP)의 부호가 음이고 기울기 정보(DSL)의 부호가 양이면, 출력 클럭 신호(SOUT)는 제2 감지 영역(S2)에 속하고, 극성 정보(DP)의 부호가 음이고 기울기 정보(DSL)의 부호가 음이면, 출력 클럭 신호(SOUT)는 제1 감지 영역(S1)에 속할 수 있다.
따라서, 도 12의 주파수 교란 정정 로직(250)은 비균일 클럭 신호(SUS)의 연속된 제1 하강 에지와 제2 하강 에지에서 출력 클럭 신호(SOUT)의 감지 영역들의 변화에 기초하여 주파수 교란을 판단하고, 상기 판단에 기초하여 상기 이벤트 신호(EV)의 논리 레벨과 상기 제어 코드(CCD)의 비트들의 증가와 감소를 결정할 수 있다.
도 15는 도 13의 극성/기울기 검출기에 입력되는 비균일 클럭 신호와 출력 클럭 신호를 나타낸다.
도 15를 참조하면, 도 12의 주파수 교정 로직(250)은 비균일 클럭 신호(SUS)의 연속된 제1 하강 에지(191)와 제2 하강 에지(192)에서 출력 클럭 신호(SOUT)가 복수의 감지 영역들 중 어느 감지 영역에 속하는지를 판단하여 주파수 교란이 발생하였는지를 판단할 수 있다. 즉, 주파수 교정 로직(250)은 비균일 클럭 신호(SUS)의 연속된 제1 하강 에지(191)와 제2 하강 에지(192)에서 출력 클럭 신호(SOUT)가 어느 감지 영역에 속하는지를 판단하여 주파수 교란 이벤트와 제어 코드(CCD)의 비트들의 증가와 감소를 결정할 수 있다.
도 16a 내지 도 16c는 각각 도 15의 제1 하강 에지와 제2 하강 에지를 나타낸다.
도 16a를 참조하면, 주파수 교정 로직(250)은 출력 클럭 신호(SOUT)가 제1 하강 에지(191a)에서 제2 감지 영역(S2) 또는 제3 감지 영역(S3)에 속하고, 제2 하강 에지(192a)에서 제2 감지 영역(S2) 또는 제3 감지 영역(S3)에 속하는 경우, 출력 클럭 신호(SOUT)의 주파수가 유지되었다고 판단하고, 이벤트 신호(EV)의 로직 레벨을 로우 레벨로 출력할 수 있고, 또한 제어 코드(CCD)의 비트들을 유지할 수 있다.
도 16b를 참조하면, 주파수 교정 로직(250)은 출력 클럭 신호(SOUT)가 제1 하강 에지(191b)에서 제2 감지 영역(S2) 또는 제3 감지 영역(S3)에 속하고, 제2 하강 에지(192b)에서 제4 감지 영역(S4)에 속하는 경우, 출력 클럭 신호(SOUT)의 주파수가 증가되었다고 판단하고, 이벤트 신호(EV)의 로직 레벨을 하이 레벨로 출력할 수 있고, 또한 출력 클럭 신호(SOUT)의 주파수가 감소되도록 제어 코드(CCD)의 비트들을 변경할 수 있다.
도 16c를 참조하면, 주파수 교정 로직(250)은 출력 클럭 신호(SOUT)가 제1 하강 에지(191c)에서 제2 감지 영역(S2) 또는 제3 감지 영역(S3)에 속하고, 제2 하강 에지(192c)에서 제1 감지 영역(S1)에 속하는 경우, 출력 클럭 신호(SOUT)의 주파수가 감소되었다고 판단하고, 이벤트 신호(EV)의 로직 레벨을 하이 레벨로 출력할 수 있고, 또한 출력 클럭 신호(SOUT)의 주파수가 증가되도록 제어 코드(CCD)의 비트들을 변경할 수 있다.
도 17은 본 발명의 실시예들에 따른 SSPLL 회로를 나타내는 블록도이다.
도 17을 참조하면, SSPLL 회로(10a)는 비균일 에지 클럭 생성기(100), 주파수 교란 정정기(200), 이벤트 스위치(190), SSPD(300), DLF(400), VCO(500) 및 버퍼(BUF, 195)를 포함할 수 있다.
도 17의 SSPLL 회로(10a)는 버퍼(195)를 더 포함한다는 점이 도 1의 SSPLL 회로(10)와 차이가 있다. 또한 VCO(500)는 제1 출력 클럭 신호(SOUT(+))와 제2 출력 클럭 신호(SOUT(-))를 버퍼(195)에 제공한다.
버퍼(195)는 제1 출력 클럭 신호(SOUT(+))와 제2 출력 클럭 신호(SOUT(-))를 버퍼링하여 버퍼링된 제1 출력 클럭 신호(SBUF(+))와 버퍼링된 제2 출력 클럭 신호(SBUF(-))를 주파수 교란 정정기(200) 및 SSPD(300)에 제공할 수 있다.
비균일 에지 클럭 생성기(100), 주파수 교란 정정기(200), 이벤트 스위치(190), SSPD(300), DLF(400) 및 VCO(500)에 대한 설명은 도 1에서와 실질적으로 동일하므로 생략한다.
도 18은 본 발명의 실시예들에 따른 도 1 또는 도 16의 SSPLL 회로에서 주파수 교란 정정기의 동작을 나타낸다.
도 18을 참조하면, 비균일 클럭 신호(SUS)의 제1 하강 에지에서 출력 클럭 신호(SOUT)가 속하는 감지 영역(DSc)와 비균일 클럭 신호(SUS)의 제2 하강 에지에서 출력 클럭 신호(SOUT)가 속하는 감지 영역(DSp)의 변화에 기초하여 제어 코드(CCD)가 결정되고, 이벤트 신호(EV)의 레벨이 결정된다.
도 18에서 fout은 출력 클럭 신호(SOUT)의 주파수를 나타내고, fD는 주파수 교란이 발생한 시점을 나타내고, fTA는 타겟 주파수를 나타내고, Ns는 비균일 클럭 신호(SUS)의 제1 하강 에지와 제2 하강 에지에서 출력 클럭 신호(SOUT)가 속하는 감지 영역이 유지된 횟수를 나타낸다.
도 18을 참조하면, 제1 하강 에지와 제2 하강 에지에서 출력 클럭 신호(SOUT)가 속하는 감지 영역이 유지된 횟수가 10 이상이면, 주파수 교란이 정정된 것으로 판단(195)하고, 주파수 교정 로직(250)은 이벤트 신호(EV)의 논리 레벨을 로우 레벨로 천이시킨다.
도 19는 본 발명의 실시예들에 따른 도 1의 SSPLL 회로에서 VCO의 구성을 나타내는 회로도이다.
도 19를 참조하면, VCO(500)는 제1 피모스 트랜지스터(511), 제2 피모스 트랜지스터(512), 인덕터(513), 제1 엔모스 트랜지스터(521), 제1 커패시터(522) 및 제2 커패시터(523)를 포함하는 커패시터 뱅크(520), 버랙터(530), 제2 엔모스 트랜지스터(514) 및 제3 엔모스 트랜지스터(515)를 포함할 수 있다. 버랙터(530)는 제1 가변 커패시터(531) 및 제2 가변 커패시터(533)를 포함할 수 있다.
제1 피모스 트랜지스터(511)는 제어 전압 신호(VCM)에 연결되는 제1 노드(N51)에 연결되는 소스, 제2 노드(N52)에 연결되는 드레인 및 제3 노드(N53)에 연결되는 게이트를 구비한다. 제2 피모스 트랜지스터(512)는 제1 노드(N51)에 연결되는 소스, 제3 노드(N53)에 연결되는 드레인 및 제2 노드(N52)에 연결되는 게이트를 구비한다. 인덕터(513)는 제2 노드(N52)와 제3 노드(N53) 사이에 연결된다.
커패시터 뱅크(520)는 제2 노드(N52)와 제3 노드(N53) 사이에 인덕터(513)에 병렬로 연결된다. 제1 커패시터(522)는 제2 노드(N52)와 제4 노드(N54) 사이에 연결되고, 제2 커패시터(523)는 제3 노드(N53)와 제4 노드(N54) 사이에 연결되고, 제1 엔모스 트랜지스터(521)는 제4 노드(N54)에 연결되는 드레인, 제5 노드(N55)에 연결되는 소스 및 제어 코드(CCD)를 수신하는 게이트를 구비한다. 게이트에 인가되는 제어 코드(CCD)에 따라서 커패시터 뱅크(520)의 커패시턴스가 조절될 수 있다.
버랙터(530)는 제2 노드(N52)와 제3 노드(N53) 사이에 커패시터 뱅크(520)에 병렬로 연결된다. 제1 가변 커패시터(531)는 제2 노드(N52)와 제6 노드(N56) 사이에 연결되고, 제2 가변 커패시터(533)는 제6 노드(N56)와 제3 노드(N53) 사이에 연결된다. 제어 코드(CCD)의 일부가 버랙터(530)에 제공되고, 이에 의하여 버랙터(530)가 제공하는 커패시턴스가 조절될 수 있다.
제2 엔모스 트랜지스터(514)는 제2 노드(N52)에 연결되는 드레인, 접지 전압(VSS)이 연결되는 제7 노드(N57)에 연결되는 소스 및 제3 노드(N53)에 연결되는 게이트를 구비한다. 제3 엔모스 트랜지스터(515)는 제3 노드(N53)에 연결되는 드레인, 제7 노드(N57)에 연결되는 소스 및 제3 노드(N53)에 연결되는 게이트를 구비한다.
제2 노드(N52)에서 제1 출력 클럭 신호(SOUT(+))가 제공되고, 제3 노드(N53)에서 제2 출력 클럭 신호(SOUT(-))가 제공될 수 있다.
도 20은 본 발명의 실시예들에 따른 SSPLL 회로의 동작 방법을 나타내는 흐름도이다.
도 1 내지 도 20을 참조하면, 비균일 에지 클럭 생성기(100)에서 제1 주파수를 가지는 기준 클럭 신호(SREF)를 기초로 비균일한 간격의 에지들을 가지는 비균일 클럭 신호(SUS)를 생성한다(S110). 주파수 교란 정정기(200)에서 비균일 클럭 신호(SUS)와 제2 주파수를 가지는 출력 클럭 신호(SOUT)에 기초하여 상기 출력 클럭 신호(SUS)의 주파수 교란을 교정하면서, 출력 클럭 신호(SUS)의 주파수를 조절하는 제어 코드(CCD)를 생성한다(S120).
SSPD(300)에서 기준 클럭 신호(SREF)와 출력 클럭 신호(SOUT)에 기초하여, 기준 클럭 신호(SREF)와 출력 클럭 신호(SOUT)의 위상 차이를 검출하고, 상기 검출된 위상 차이를 나타내는 비교 신호(DVC)를 생성한다(S130). DLF(400)에서 비교 신호(DVC)를 로우-패스 필터링하여 제어 전압 신호(VCM)를 생성한다(S140).
VCO(500)에서 제어 코드(CCD)와 제어 전압 신호(VCM)에 기초하여 출력 클럭 신호(SOUT)를 출력하되, 제어 코드(CCD)에 응답하여 출력 클럭 신호(SOUT)의 제2 주파수를 조절한다(S150).
도 21은 본 발명의 실시예들에 따른 SSPLL 회로를 포함하는 무선 통신 장치를 나타내는 블록도이다.
도 21를 참조하면, 무선 통신 장치(600)는 안테나(670)를 포함할 수 있고, 안테나(670)를 통해서 신호를 송신하거나 수신함으로써, 상대 장치와 통신할 수 있다.
무선 통신 장치(600)가 상대 장치와 통신하는 무선 통신 시스템은, 비제한적인 예시로서 5G(5th generation wireless) 시스템, LTE(Long Term Evolution) 시스템, LTE-Advanced 시스템, CDMA(Code Division Multiple Access) 시스템, GSM(Global System for Mobile Communications) 시스템 등과 같은 셀룰러 네트워크(cellular network)를 이용하는 무선 통신 시스템일 수도 있고, WLAN(Wireless Local Area Network) 시스템 또는 다른 임의의 무선 통신 시스템일 수 있다.
도 21에 도시된 바와 같이 무선 통신 장치(600)는 신호 프로세서(610), 송수신기(620), 송수신 듀플렉서(660) 및 안테나(670)를 포함할 수 있다. 송수신 듀플렉서(660)는 안테나(670)를 통해서 수신되는 신호를 RF 입력 신호(RFin)로서 송수신기(620)에 제공할 수 있고, 송수신기(620)으로부터 수신되는 RF 출력 신호(RFout)를 안테나(670)에 제공할 수 있다.
신호 프로세서(610)는 기저대역의 송수신 신호를 처리할 수 있다. 신호 프로세서(610)는 컨트롤러(615)를 포함할 수 있으며, 컨트롤러(615)는 송수신기(620)를 제어할 수 있다.
송수신기(620)는 송신기(630), 수신기(640) 및 SSPLL 회로(650)를 포함할 수 있다. 송신기(630)는 신호 프로세서(610)로부터 수신되는 송신 입력 신호(TXin)를 처리함으로써, RF 출력 신호(RFout)를 생성할 수 있다. 도시된 바와 같이, 송신기(630)는 송신 입력 신호(TXin)를 처리하기 위하여 가변 이득 증폭기(631), TX 필터(632), TX 믹서(633), 및 전력 증폭기(634)를 포함할 수 있다.
수신기(640)는 RF 입력 신호(RFin)를 처리함으로써, 수신 입력 신호(RXin)를 생성하여 신호 프로세서(610)에 제공할 수 있다. RF 입력 신호(RFin)를 처리하기 위하여 수신기(640)는 저잡음 증폭기(641), RX 믹서(642), 가변 이득 증폭기(643) 및 RX 필터(644)를 포함할 수 있다.
SSPLL 회로(650)는 송신 입력 신호(TXin) 및 RF 입력 신호(RFin)를 샘플링하기 위한 주파수를 제공하는 국부 발진 신호(local oscillation signal), 즉 클럭 신호를 생성할 수 있다. SSPLL 회로(650)의 출력 클럭 신호는 송신기(630)의 TX 믹서(633) 및 수신기(640)의 RX 믹서(642)에 제공될 수 있다.
SSPLL 회로(650)는 도 1 내지 도 19를 참조하여 설명한 도 1의 SSPLL 회로(10) 또는 도 17의 SSPLL 회로(10a)를 포함할 수 있다.
따라서, SSPLL 회로(650)는 비균일 에지 클럭 생성기, 주파수 교란 정정기, 이벤트 스위치, SSPD, DLF 및 VCO를 포함하여 출력 클럭 신호의 주파수 교란 정정과 잡음 정정을 분리하여 수행할 수 있고, 임의의 곱셈 팩터(multiplication factor)에 대하여 비균일 클럭 신호의 하강 에지를 출력 클럭 신호의 제로 교차점에 정렬시킬 수 있고, 넓은 락-인(lock-in) 레인지에서 주파수 분해능의 손실을 감소시킬 수 있다.
송수신기(620)는 시분할 듀플렉싱 모드에 따라서, 송신기(630) 및 수신기(640)가 시분할적으로 송수신 신호를 처리할 수 있다. 이때 송신 신호 및 수신 신호, 즉 RF 출력 신호(RFout) 및 RF 입력 신호(RFin)의 주파수가 상이할 수 있다. 본 실시예들에 따른 SSPLL 회로(650)는 넓은 락-인 레이지를 가지므로 출력 클럭 신호의 주파수를 빠르게 타겟 주파수로 변경할 수 있다, 예를 들어서, SSPLL 회로(650)는 송신 주파수에 대응하는 출력 클럭 신호의 주파수를 빠르게 수신 주파수로 변경하거나, 또는 수신 주파수에 대응하는 출력 클럭 신호의 주파수를 빠르게 송신 주파수로 변경할 수 있다.
본 발명은 실시예들은 다양한 무선 통신 장치들에 채용되어, 출력 클럭 신호의 주파수 교란 정정과 잡음 정정을 분리하여 수행할 수 있고, 임의의 곱셈 팩터(multiplication factor)에 대하여 비균일 클럭 신호의 하강 에지를 출력 클럭 신호의 제로 교차점에 정렬시킬 수 있고, 소모 전력을 감소시키면서, 넓은 락-인(lock-in) 레인지에서 주파수 분해능의 손실을 감소시킬 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (19)

  1. 제1 주파수를 가지는 기준 클럭 신호를 기초로 비균일한 간격의 에지들을 가지는 비균일 클럭 신호를 생성하는 비균일 에지 클럭 생성기;
    상기 비균일 클럭 신호와 제2 주파수를 가지는 출력 클럭 신호에 기초하여 상기 출력 클럭 신호의 주파수 교란을 검출하고, 상기 검출된 주파수 교란을 나타내는 이벤트 신호와 상기 출력 클럭 신호의 전압 레벨을 나타내는 극성 정보와 상기 출력 클럭 신호의 주파수를 조절하는 제어 코드를 생성하는 주파수 교란 정정기;
    상기 비균일 에지 클럭 생성기와 상기 주파수 교란 정정기 사이에 연결되고 상기 이벤트 신호에 응답하여 상기 극성 정보를 상기 비균일 에지 클럭 생성기에 선택적으로 제공하는 이벤트 스위치;
    상기 기준 클럭 신호와 상기 출력 클럭 신호의 위상 차이를 검출하고, 상기 검출된 위상 차이를 나타내는 비교 신호를 제공하는 서브-샘플링 위상 검출기;
    상기 비교 신호를 로우-패스 필터링하여 제어 전압 신호를 출력하는 디지털 루프 필터; 및
    상기 제어 코드와 상기 제어 전압 신호에 기초하여 상기 출력 클럭 신호를 출력하되, 상기 제어 코드에 응답하여 상기 출력 클럭 신호의 상기 제2 주파수를 조절하는 전압 제어 발진기를 포함하는 서브-샘플링 위상 고정 루프 회로.
  2. 제1항에 있어서,
    상기 제2 주파수는 상기 제1 주파수의 M 배이고, M은 2 이상의 임의의 자연수인 것을 특징으로 하는 서브-샘플링 위상 고정 루프 회로.
  3. 제1항에 있어서,
    상기 비균일 에지 클럭 생성기, 상기 이벤트 스위치 및 상기 주파수 교란 정정기는 상기 출력 클럭 신호의 주파수를 교정하는 주파수 정정 루프를 구성하고,
    상기 서브-샘플링 위상 검출기, 상기 디지털 루프 필터 및 상기 전압 제어 발진기는 상기 출력 클럭 신호의 잡음을 교정하는 잡음 정정 루프를 구성하고,
    상기 주파수 정정 루프와 상기 잡음 정정 루프는 서로에 대하여 병렬적으로 동작하는 서브-샘플링 위상 고정 루프 회로.
  4. 제1항에 있어서, 상기 비균일 에지 클럭 생성기는
    상기 기준 클럭 신호를 기초로 각각이 90도의 위상 차를 가지는 제1 내지 제4 위상 클럭 신호들을 생성하는 코스(coarse) 지연 생성기;
    상기 극성 정보를 기초로 상기 제1 내지 제4 위상 클럭 신호들의 에지들을 조절하기 위한 제1 내지 제4 교정 코드들을 생성하는 에지 위치 조절기;
    상기 제1 내지 제4 교정 코드들에 기초하여 상기 제1 내지 제4 위상 클럭 신호들의 에지들을 조절하여 제1 내지 제4 펄스 신호들을 제공하는 펄스 생성기 유닛; 및
    상기 제1 내지 제4 펄스 신호들의 에지들을 병합하여 상기 비균일 클럭 신호를 생성하는 에지 결합기를 포함하는 것을 특징으로 하는 서브-샘플링 위상 고정 루프 회로.
  5. 제4항에 있어서, 상기 코스 지연 생성기는
    상기 기준 클럭 신호의 위상을 90도만큼 천이하여 상기 제2 위상 클럭 신호를 제공하는 위상 천이기; 및
    상기 제2 위상 클럭 신호를 반전하여 상기 제4 위상 클럭 신호를 출력하는 제1 인버터;
    상기 기준 클럭 신호를 반전하여 상기 제3 위상 클럭 신호를 출력하는 제2 인버터; 및
    상기 기준 클럭 신호를 두 번 반전하여 상기 제1 위상 클럭 신호를 출력하는 제3 인버터 및 제4 인버터를 포함하는 것을 특징으로 하는 서브-샘플링 위상 고정 루프 회로.
  6. 제5항에 있어서, 상기 위상 천이기는
    상기 기준 클럭 신호가 인가되는 제1 노드와 제2 노드 사이에 연결되는 제1 저항;
    상기 제2 노드와 접지 전압 사이에 연결되는 제1 커패시터;
    상기 제2 노드와 제3 노드 사이에 연결되는 제2 저항;
    상기 제3 노드와 상기 접지 전압 사이에 연결되는 제2 커패시터;
    상기 제3 노드의 신호를 반전하여 상기 제2 위상 클럭 신호를 출력하는 제5 인버터;
    레귤레이션 전압에 연결되는 소스, 상기 기준 클럭 신호를 수신하는 게이트 및 상기 제5 인버터의 제1 전원 단자에 연결되는 드레인을 구비하는 피모스 트랜지스터; 및
    상기 제5 인버터의 제2 전원 단자에 연결되는 드레인, 상기 기준 클럭 신호를 수신하는 게이트 및 상기 접지 전압에 연결되는 소스를 구비하는 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 서브-샘플링 위상 고정 루프 회로.
  7. 제4항에 있어서, 상기 펄스 생성기 유닛은
    상기 제1 내지 제4 교정 코드들에 각각에 기초하여 상기 제1 내지 제4 위상 클럭 신호들의 에지를 교정하여 제1 내지 제4 펄스 신호들을 각각 제공하는 제1 내지 제4 펄스 생성기를 포함하는 것을 특징으로 하는 서브-샘플링 위상 고정 루프 회로.
  8. 제7항에 있어서, 상기 제1 펄스 생성기는
    상기 제1 위상 클럭 신호를 반전하는 제1 인버터;
    상기 제1 인버터의 출력 단자가 연결되는 제1 노드와 접지 전압 사이에 연결되고, 상기 제1 교정 코드에 응답하여 저장되는 전하량을 조절하는 가변 커패시터;
    상기 제1 노드의 신호를 반전시키는 제2 인버터;
    상기 제2 인버터의 출력 단자가 연결되는 제2 노드의 신호를 두번 반전시키는 제3 인버터 및 제4 인버터; 및
    상기 제2 인버터의 출력과 상기 제4 인버터의 출력에 앤드 연산을 수행하여 상기 제1 펄스 신호를 출력하는 앤드 게이트를 포함하는 것을 특징으로 하는 서브-샘플링 위상 고정 루프 회로.
  9. 제1항에 있어서,
    상기 출력 클럭 신호는 서로 180도의 위상차를 가지는 제1 출력 클럭 신호와 제2 출력 클럭 신호를 포함하는 차동 신호이고,
    상기 주파수 교란 정정기는
    상기 제1 출력 클럭 신호와 상기 제2 출력 클럭 신호에 기초하여 상기 비균일 클럭 신호의 하강 에지에서의 상기 출력 클럭 신호의 극성과 기울기를 검출하여 상기 극성 정보와 상기 출력 클럭 신호의 기울기 정보를 제공하는 극성/기울기 검출기; 및
    상기 극성 정보 및 상기 기울기 정보에 기초하여 상기 비균일 클럭 신호에 대한 상기 출력 클럭 신호의 상대적 위상을 결정하고, 상기 결정된 상대적 위상에 기초하여 상기 이벤트 신호의 로직 레벨과 상기 제어 코드의 비트들을 결정하는 주파수 교란 정정 로직을 포함하는 것을 특징으로 하는 서브-샘플링 위상 고정 루프 회로.
  10. 제9항에 있어서, 상기 극성/기울기 검출기는
    상기 제1 출력 클럭 신호를 샘플링하고, 상기 제2 출력 클럭 신호를 샘플링하고, 샘플링된 상기 제1 출력 클럭 신호와 샘플링된 상기 제2 출력 클럭 신호를 비교하여 상기 극성 정보를 결정하고,
    상기 제1 출력 클럭 신호를 지연시켜 샘플링하고, 상기 샘플링된 제1 출력 클럭 신호와 상기 지연시켜 샘플링된 상기 제1 출력 클럭 신호를 비교하여 상기 기울기 정보를 결정하는 것을 특징으로 하는 서브-샘플링 위상 고정 루프 회로.
  11. 제9항에 있어서,
    상기 출력 클럭 신호는 하나의 주기 동안 상기 극성 정보의 부호와 상기 기울기 정보의 부호의 조합에 기초하여 제1 내지 제 4 감지 영역들로 구분되고,
    상기 주파수 교란 정정 로직은 상기 비균일 클럭 신호의 연속된 제1 하강 에지와 제2 하강 에지에서 상기 출력 클럭 신호의 감지 영역들의 변화에 기초하여 상기 주파수 교란을 판단하고, 상기 판단에 기초하여 상기 이벤트 신호의 논리 레벨과 상기 제어 코드의 비트들의 증가와 감소를 결정하는 것을 특징으로 하는 서브-샘플링 위상 고정 루프 회로.
  12. 제11항에 있어서,
    상기 극성 정보가 음이고 상기 기울기 정보가 음인 경우에 상기 출력 클럭 신호는 상기 제1 감지 영역에 속하고,
    상기 극성 정보가 음이고 상기 기울기 정보가 양인 경우에 상기 출력 클럭 신호는 상기 제2 감지 영역에 속하고,
    상기 극성 정보가 양이고 상기 기울기 정보가 양인 경우에 상기 출력 클럭 신호는 상기 제3 감지 영역에 속하고,
    상기 극성 정보가 양이고 상기 기울기 정보가 음인 경우에 상기 출력 클럭 신호는 상기 제4 감지 영역에 속하는 것을 특징으로 하는 서브-샘플링 위상 고정 루프 회로.
  13. 제12항에 있어서,
    상기 주파수 교란 정정 로직은 상기 출력 클럭 신호가 상기 제1 하강 에지에서 상기 제2 감지 영역 또는 상기 제3 감지 영역에 속하고, 상기 제2 하강 에지에서 상기 제2 감지 영역 또는 상기 제3 감지 영역에 속하는 경우, 상기 출력 클럭 신호의 주파수가 유지되었다고 판단하고, 상기 이벤트 신호의 로직 레벨을 로우 레벨로 출력하는 것을 특징으로 하는 서브-샘플링 위상 고정 루프 회로.
  14. 제12항에 있어서,
    상기 주파수 교란 정정 로직은 상기 출력 클럭 신호가 상기 제1 하강 에지에서 상기 제2 감지 영역 또는 상기 제3 감지 영역에 속하고, 상기 제2 하강 에지에서 상기 제4 감지 영역에 속하는 경우, 상기 출력 클럭 신호의 주파수가 증가하였다고 판단하고, 상기 이벤트 신호의 로직 레벨을 하이 레벨로 출력하고, 상기 출력 클럭 신호의 주파수가 감소되도록 상기 제어 코드의 비트들을 조절하는 것을 특징으로 하는 서브-샘플링 위상 고정 루프 회로.
  15. 제12항에 있어서,
    상기 주파수 교란 정정 로직은 상기 출력 클럭 신호가 상기 제1 하강 에지에서 상기 제2 감지 영역 또는 상기 제3 감지 영역에 속하고, 상기 제2 하강 에지에서 상기 제1 감지 영역에 속하는 경우, 상기 출력 클럭 신호의 주파수가 감소하였다고 판단하고, 상기 이벤트 신호의 로직 레벨을 하이 레벨로 출력하고, 상기 출력 클럭 신호의 주파수가 증가되도록 상기 제어 코드의 비트들을 조절하는 것을 특징으로 하는 서브-샘플링 위상 고정 루프 회로.
  16. 기저대역의 송신 신호 및 수신 신호를 처리하는 신호 프로세서;
    시분할로 송신 동작 및 수신 동작을 수행하는 송수신기; 및
    상기 송신 신호 또는 상기 수신 신호를 샘플링하기 위한 주파수를 제공하는 출력 클럭 신호를 생성하는 서브-샘플링 위상 고정 루프 회로를 포함하고,
    상기 신호 프로세서는 상기 송수신기 및 상기 서브-샘플링 위상 고정 루프 회로를 제어하고,
    상기 서브-샘플링 위상 고정 루프 회로는,
    제1 주파수를 가지는 기준 클럭 신호를 기초로 비균일한 간격의 에지들을 가지는 비균일 클럭 신호를 생성하는 비균일 에지 클럭 생성기;
    상기 비균일 클럭 신호와 제2 주파수를 가지는 상기 출력 클럭 신호에 기초하여 상기 출력 클럭 신호의 주파수 교란을 검출하고, 상기 검출된 주파수 교란을 나타내는 이벤트 신호와 상기 출력 클럭 신호의 전압 레벨을 나타내는 극성 정보와 상기 출력 클럭 신호의 주파수를 조절하는 제어 코드를 생성하는 주파수 교란 정정기;
    상기 비균일 에지 클럭 생성기와 상기 주파수 교란 정정기 사이에 연결되고 상기 이벤트 신호에 응답하여 상기 극성 정보를 상기 비균일 에지 클럭 생성기에 제공하는 이벤트 스위치;
    상기 기준 클럭 신호와 상기 출력 클럭 신호의 위상 차이를 검출하고, 상기 검출된 위상 차이를 나타내는 비교 신호를 제공하는 서브-샘플링 위상 검출기;
    상기 비교 신호를 로우-패스 필터링하여 제어 전압 신호를 출력하는 디지털 루프 필터; 및
    상기 제어 코드와 상기 제어 전압 신호에 기초하여 상기 출력 클럭 신호를 출력하되, 상기 제어 코드에 응답하여 상기 출력 클럭 신호의 상기 제2 주파수를 조절하는 전압 제어 발진기를 포함하는 무선 통신 장치.
  17. 제16항에 있어서,
    상기 서브-샘플링 위상 고정 루프 회로는
    상기 출력 클럭 신호를 버퍼링하는 버퍼를 더 포함하는 것을 특징으로 하는 무선 통신 장치.
  18. 제16항에 있어서,
    상기 출력 클럭 신호는 서로 180도의 위상차를 가지는 제1 출력 클럭 신호와 제2 출력 클럭 신호를 포함하는 차동 신호이고,
    상기 주파수 교란 정정기는
    상기 제1 출력 클럭 신호와 상기 제2 출력 클럭 신호에 기초하여 상기 비균일 클럭 신호의 하강 에지에서의 상기 출력 클럭 신호의 극성과 기울기를 검출하여 상기 극성 정보와 상기 출력 클럭 신호의 기울기 정보를 제공하는 극성/기울기 검출기; 및
    상기 극성 정보 및 상기 기울기 정보에 기초하여 상기 비균일 클럭 신호에 대한 상기 출력 클럭 신호의 상대적 위상을 결정하고, 상기 결정된 상대적 위상에 기초하여 상기 이벤트 신호의 로직 레벨과 상기 제어 코드의 비트들을 결정하는 주파수 교란 정정 로직을 포함하는 것을 특징으로 하는 무선 통신 장치.
  19. 서브-샘플링 위상 고정 루프 회로의 동작 방법으로서,
    제1 주파수를 가지는 기준 클럭 신호를 기초로 비균일한 간격의 에지들을 가지는 비균일 클럭 신호를 생성하는 단계;
    상기 비균일 클럭 신호와 제2 주파수를 가지는 출력 클럭 신호에 기초하여 상기 출력 클럭 신호의 주파수 교란을 교정하면서, 상기 출력 클럭 신호의 주파수를 조절하는 제어 코드를 생성하는 단계;
    상기 기준 클럭 신호와 상기 출력 클럭 신호의 위상 차이를 검출하고, 상기 검출된 위상 차이를 나타내는 비교 신호를 생성하는 단계;
    상기 비교 신호를 로우-패스 필터링하여 제어 전압 신호를 출력하는 단계; 및
    상기 제어 코드와 상기 제어 전압 신호에 기초하여 상기 출력 클럭 신호를 출력하되, 상기 제어 코드에 응답하여 상기 출력 클럭 신호의 상기 제2 주파수를 조절하는 단계를 포함하는 서브-샘플링 위상 고정 루프 회로의 동작 방법.
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KR20160076644A (ko) * 2014-12-23 2016-07-01 고려대학교 산학협력단 서브 샘플링 위상 고정 루프를 기반으로 한 확산 스펙트럼 클럭 발생기 및 그의 자동 캘리브레이션 방법
KR101780630B1 (ko) * 2015-12-11 2017-10-23 고려대학교 산학협력단 서브 샘플링 위상 고정 루프 회로 기반의 스프레드 스펙트럼 클록 발생기 및 그 방법

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