KR102449479B1

KR102449479B1 - Power Amplifier

Info

Publication number: KR102449479B1
Application number: KR1020200016318A
Authority: KR
Inventors: 박창근; 유진호; 이창현
Original assignee: 숭실대학교산학협력단
Priority date: 2020-02-11
Filing date: 2020-02-11
Publication date: 2022-09-30
Also published as: KR20210101852A

Abstract

본 발명의 일 실시예는 입력 전압을 증폭시키는 전력 증폭기에 관한 것으로, 전력 증폭기는 제1 입력단과 연결된 게이트를 포함하고, 공통 소스 구조를 갖는 제1 트랜지스터; 및 제2 입력단과 연결된 게이트를 포함하고, 공통 드레인 구조를 갖는 제2 트랜지스터를 포함하여, 전력 증폭기의 선형성을 개선시킨다.An embodiment of the present invention relates to a power amplifier for amplifying an input voltage, the power amplifier comprising: a first transistor including a gate connected to a first input terminal and having a common source structure; and a second transistor including a gate connected to the second input terminal and having a common drain structure to improve linearity of the power amplifier.

Description

Power Amplifier

본 발명은 전력 증폭기에 관한 것이고, 보다 구체적으로는 비선형 캐패시턴스의 특성과 비선형 혼변조 왜곡을 억제하는 고주파 전력 증폭기에 관한 것이다. The present invention relates to a power amplifier, and more particularly, to a high-frequency power amplifier that suppresses nonlinear capacitance characteristics and nonlinear intermodulation distortion.

전력 증폭기는 부하에 전력을 공급하는 것을 목적으로 하며, 보통 증폭 회로의 최종단에 배치되어 종단 증폭기라고도 한다. 전력 증폭기는 일그러짐이 적고, 효율적으로 전력을 부하에 공급할 수 있는 것이 중요하다. 이 때문에 전력 증폭기는 파워 트랜지스터를 사용한다. The purpose of the power amplifier is to supply power to a load, and it is usually placed at the last stage of an amplification circuit and is also called a termination amplifier. It is important that the power amplifier has little distortion and can efficiently supply power to the load. For this reason, power amplifiers use power transistors.

도 1은 종래 기술에 따른 전력 증폭기를 나타내는 도면이다.1 is a view showing a power amplifier according to the prior art.

종래 기술에 따른 전력 증폭기는 도 1에 도시된 바와 같이 제1 트랜지스터(MN1)와 제2 트랜지스터(MN2)를 포함하도록 형성되고, 제1 트랜지스터(MN1)의 드레인 단자와 제2 트랜지스터(MN2))의 소스 단자가 서로 연결되는 캐스코드 구조로 이루어진다. 제1 트랜지스터와 제2 트랜지스터는 MNOSFET의 구조를 갖는다. 제1 트랜지스터는 공통 소스 구조를 갖는다. The power amplifier according to the prior art is formed to include a first transistor MN1 and a second transistor MN2 as shown in FIG. 1 , the drain terminal of the first transistor MN1 and the second transistor MN2) It consists of a cascode structure in which the source terminals of the are connected to each other. The first transistor and the second transistor have an MNOSFET structure. The first transistor has a common source structure.

이러한, 캐스코드 구조의 전력 증폭기에서 제2 트랜지스터(MN2)는 출력단(Vout)인 드레인 단자에 걸리는 전압에 의해 제1 트랜지스터(MN1)가 브레이크 다운(breakdown)을 통해 열화 되는 것을 방지하여 안정적으로 증폭할 수 있도록 한다.In such a cascode-structured power amplifier, the second transistor MN2 is stably amplified by preventing the first transistor MN1 from being deteriorated through breakdown by the voltage applied to the drain terminal, which is the output terminal Vout. make it possible

이를 위해, 종래 기술에 따른 전력 증폭기는 제1 트랜지스터(MN1)의 드레인 단자가 제2 트랜지스터(MN2)의 소스 단자에 연결되고, 제1 트랜지스터(MN1)의 소스 단자는 접지(GND)에 연결되며, 게이트 단자는 입력단(Vin)에 연결된다.To this end, in the power amplifier according to the related art, the drain terminal of the first transistor MN1 is connected to the source terminal of the second transistor MN2, the source terminal of the first transistor MN1 is connected to the ground GND, , the gate terminal is connected to the input terminal (Vin).

그리고, 제2 트랜지스터(MN2)의 드레인 단자는 구동 전원(VDD)에 연결되고, 소스 단자는 제1 트랜지스터(MN1)의 드레인 단자에 연결되며, 게이트 단자는 바이어스 전원(Bias)에 연결된다.In addition, the drain terminal of the second transistor MN2 is connected to the driving power supply VDD, the source terminal is connected to the drain terminal of the first transistor MN1 , and the gate terminal is connected to the bias power supply Bias.

한편, 제2 트랜지스터(MN2)의 드레인 단자는 전력 증폭기의 출력단(Vout)과 연결되고, 제2 트랜지스터(MN2)의 드레인 단자와 출력단(Vout) 사이에는 인덕터(L1)가 설치되며, 출력단(Vout)에는 정합 회로나 전력 결합단 등이 연결된다.On the other hand, the drain terminal of the second transistor MN2 is connected to the output terminal Vout of the power amplifier, the inductor L1 is installed between the drain terminal of the second transistor MN2 and the output terminal Vout, and the output terminal Vout ) is connected to a matching circuit or a power coupling terminal.

도 2는 도 1의 전력 증폭기의 특성을 나타내는 그래프이다. 도 2의 (a)는 입력 신호의 주파수를 나타내고, 도 2의 (b)는 입력 신호의 전압에 따른 제1 트랜지스터(MN1)의 기생 캐패시턴스를 나타내며, 도 2의 (c)는 출력 신호의 주파수를 나타낸다. FIG. 2 is a graph showing characteristics of the power amplifier of FIG. 1 . FIG. 2A shows the frequency of the input signal, FIG. 2B shows the parasitic capacitance of the first transistor MN1 according to the voltage of the input signal, and FIG. 2C shows the frequency of the output signal indicates

도 1 및 도 2를 참조하면, 종래의 전력 증폭기에 채택된 공통 소스 구조인 NMOS 제1 트랜지스터(MN1)는 내부적으로 기생 캐패시턴스가 존재한다. 기생 캐패시턴스 Cgs는 입력 전압(Vin)이 증가함에 따라 캐패시턴스 값이 증가하는 전압에 따른 특성을 갖는다. 따라서, 입력 신호의 전압이 증가하면 캐패시턴스의 값은 변화하게 되고 이것은 출력 노드의 위상을 변화시키게 된다. 또한, 트랜지스터는 입력되는 기본 주파수(Fundamental Frequency)의 배수에 해당 하는 주파수인 하모닉 주파수(Harmonic Frequency)들을 발생시킨다. 이러한 비선형 특성은 여러 주파수에 해당하는 주파수가 입력으로 들어왔을 때 출력에서 서로 주파수 성분들이 섞여 혼변조(Intermodulation)이 발생하게 되고 기본 주파수의 주변부에 3차 혼변조 왜곡(IMD3, 3rd order Intermodulation Distortion)이 발생하게 된다. 이 3차 혼변조 왜곡 성분 주파수들은 전력 증폭기의 후단에서 필터를 부가하여도 제거할 수 없다. 따라서, 이러한 3차 혼변조 왜곡 성분 주파수의 발생을 억제하는 것이 중요하다. 1 and 2 , the first NMOS transistor MN1, which is a common source structure employed in a conventional power amplifier, has parasitic capacitance internally. The parasitic capacitance Cgs has a characteristic according to the voltage that the capacitance value increases as the input voltage Vin increases. Therefore, when the voltage of the input signal increases, the value of the capacitance changes, which changes the phase of the output node. In addition, the transistor generates harmonic frequencies, which are frequencies corresponding to multiples of an input fundamental frequency. This nonlinear characteristic causes intermodulation by mixing frequency components at the output when frequencies corresponding to several frequencies are input, and 3rd order intermodulation distortion (IMD3) occurs in the periphery of the fundamental frequency. this will happen These third-order intermodulation distortion component frequencies cannot be removed even by adding a filter at the rear end of the power amplifier. Therefore, it is important to suppress the occurrence of such third-order intermodulation distortion component frequencies.

본 발명은 비선형 특성을 개선할 수 있는 전력 증폭기를 제공하는 것을 목적으로 한다. An object of the present invention is to provide a power amplifier capable of improving nonlinear characteristics.

상기와 같은 목적을 달성하기 위해, 본 발명의 실시 예에 따른 입력 전압을 증폭시키는 전력 증폭기는, 제1 입력단과 연결된 게이트를 포함하고, 공통 소스 구조를 갖는 제1 트랜지스터; 및 제2 입력단과 연결된 게이트를 포함하고, 공통 드레인 구조를 갖는 제2 트랜지스터를 포함한다. In order to achieve the above object, a power amplifier for amplifying an input voltage according to an embodiment of the present invention includes: a first transistor including a gate connected to a first input terminal and having a common source structure; and a second transistor including a gate connected to the second input terminal and having a common drain structure.

일 실시예에서, 상기 제1 트랜지스터와 제2 트랜지스터는 병렬연결되고, 상기 제1 트랜지스터의 드레인과 상기 제2 트랜지스터의 소스가 출력단에 연결된다. In an embodiment, the first transistor and the second transistor are connected in parallel, and a drain of the first transistor and a source of the second transistor are connected to an output terminal.

일 실시예에서, 전력 증폭기는 상기 제1 트랜지스터와 제2 트랜지스터가 병렬연결된 주 트랜지스터부와 상기 출력단 사이에 캐스코드 구조로 연결되고, 공통 게이트를 갖는 제3 트랜지스터를 더 포함한다. In an embodiment, the power amplifier further includes a third transistor connected in a cascode structure between the output terminal and the main transistor in which the first transistor and the second transistor are connected in parallel, and having a common gate.

일 실시예에서, 상기 제1 트랜지스터는 NMOSFET 또는 PMOSFET 중 어느 하나로 구성되고, 상기 제2 트랜지스터는 상기 NMOSFET 또는 PMOSFET 중 상기 제1 트랜지스터와 상이한 것으로 구성되는 것을 특징으로 한다. In one embodiment, the first transistor is configured as either an NMOSFET or a PMOSFET, and the second transistor is configured as a different one from the first transistor of the NMOSFET or PMOSFET.

일 실시예에서, 상기 제3 트랜지스터는 상기 제1 트랜지스터와 동일한 것으로 구성되는 것을 특징으로 한다. In one embodiment, the third transistor is configured as the same as the first transistor.

일 실시예에서, 상기 제1 트랜지스터가 NMOSFET이면 상기 제3 트랜지스터는 상기 주 트랜지스터부와 전원 사이에 연결되는 것을 특징으로 한다. In an embodiment, when the first transistor is an NMOSFET, the third transistor is connected between the main transistor unit and a power source.

일 실시예에서, 상기 제1 트랜지스터가 PMOSFET이면 상기 제3 트랜지스터는 상기 주 트랜지스터부와 접지 사이에 연결되는 것을 특징으로 한다. In one embodiment, when the first transistor is a PMOSFET, the third transistor is connected between the main transistor unit and a ground.

일 실시예에서, 상기 제3 트랜지스터는 드레인이 상기 출력단에 연결되고, 게이트가 바이어스 전원에 연결되는 것을 특징으로 한다. In an embodiment, the third transistor has a drain connected to the output terminal and a gate connected to a bias power supply.

일 실시예에서, 상기 제1 트랜지스터가 PMOSFET이면 상기 제3 트랜지스터는 상기 주 트랜지스터부와 접지 사이에 연결되는 것을 특징으로 한다.In one embodiment, when the first transistor is a PMOSFET, the third transistor is connected between the main transistor unit and a ground.

일 실시예에서, 상기 제3 트랜지스터는 드레인이 상기 출력단에 연결되고, 게이트가 바이어스 전원에 연결되는 것을 특징으로 한다.In an embodiment, the third transistor has a drain connected to the output terminal and a gate connected to a bias power supply.

상기 제1 입력단에 입력되는 입력 신호는 상기 제2 입력단에 입력되는 입력 신호와 서로 상이한 것을 특징으로 한다.The input signal input to the first input terminal is different from the input signal input to the second input terminal.

본 발명의 다양한 실시예에 따른 전력증폭기는 트랜지스터에서 발생하는 비선형 특성을 억제하여 선형성을 개선하고, 비선형 혼변조 왜곡을 억제할 수 있는 효과가 있다. The power amplifier according to various embodiments of the present invention has the effect of improving linearity by suppressing nonlinear characteristics generated in the transistor and suppressing nonlinear intermodulation distortion.

도 1은 종래 기술에 따른 전력 증폭기를 나타내는 도면이다.
도 2는 도 1의 전력 증폭기의 특성을 나타내는 그래프이다.
도 3은 전력 증폭기와 전력 증폭기의 특성을 나타내는 도면이다.
도 4는 본 발명의 일 실시 예에 따른 전력 증폭기의 회로도이다.
도 5는 본 발명의 일 실시예에 따른 전력 증폭기의 성능을 나타내기 위한 그래프이다.
도 6은 본 발명의 일 실시예에 따른 전력 증폭기의 입력 진폭의 변화에 따른 위상 변화를 출력 전력에 대하여 나타낸 그래프이다.
도 7은 본 발명의 일 실시예에 따른 전력 증폭기의 3차 혼변조 왜곡(IMD3)을 출력 전력에 대하여 나타낸 그래프이다.
도 8은 본 발명의 제2 실시예에 따른 전력 증폭기의 회로도이다.
도 9는 본 발명의 제3 실시예에 따른 전력 증폭기의 회로도이다.
도 10은 본 발명의 제4 실시 예에 따른 전력 증폭기의 회로도이다.1 is a view showing a power amplifier according to the prior art.
FIG. 2 is a graph showing characteristics of the power amplifier of FIG. 1 .
3 is a diagram illustrating a power amplifier and characteristics of the power amplifier.
4 is a circuit diagram of a power amplifier according to an embodiment of the present invention.
5 is a graph illustrating the performance of a power amplifier according to an embodiment of the present invention.
6 is a graph showing a phase change according to a change in the input amplitude of the power amplifier according to an embodiment of the present invention with respect to the output power.
7 is a graph illustrating third-order intermodulation distortion (IMD3) of a power amplifier according to an embodiment of the present invention with respect to output power.
8 is a circuit diagram of a power amplifier according to a second embodiment of the present invention.
9 is a circuit diagram of a power amplifier according to a third embodiment of the present invention.
10 is a circuit diagram of a power amplifier according to a fourth embodiment of the present invention.

본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 바람직한실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.The objects, specific advantages and novel features of the present invention will become more apparent from the following detailed description and preferred embodiments taken in conjunction with the accompanying drawings. In the present specification, in adding reference numbers to the components of each drawing, it should be noted that only the same components are given the same number as possible even though they are indicated on different drawings. In addition, in describing the present invention, if it is determined that a detailed description of a related known technology may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 전력 증폭기와 전력 증폭기의 특성을 나타내는 도면이다. 3 is a diagram illustrating a power amplifier and characteristics of the power amplifier.

도 3을 참조하면, 전력 증폭기는 부하에 전력을 공급하는 것을 목적으로 한다. 전력 증폭기는 비선형적인 특성을 가진다. 이러한 비선형적인 특성에 의해 입력으로 들어온 신호를 증폭시킬 때 출력 신호에 왜곡이 발생하게 된다. 입력 신호의 진폭과 위상이 왜곡되어 출력되기 때문에 신호 성상도 상에서 데이터에 해당하는 점들이 틀어지게 된다. 또한, 주파수 도메인에서도 채널 주파수 대역에 왜곡이 발생하여 인접 채널 대역에 원하지 않는 채널 신호들을 발생시킨다.Referring to FIG. 3 , the power amplifier serves to supply power to a load. Power amplifiers have non-linear characteristics. Due to this non-linear characteristic, when an input signal is amplified, distortion occurs in the output signal. Since the amplitude and phase of the input signal are distorted and output, points corresponding to data on the signal constellation map are distorted. In addition, distortion occurs in the channel frequency band in the frequency domain to generate unwanted channel signals in the adjacent channel band.

전력 증폭기의 선형성이 좋지 않으면 충분한 출력 전력을 안테나에 전달하는 데에 제한이 생긴다. 한정된 주파수 대역 내에서 주파수를 나누어서 사용하는 무선 통신 시스템에서는 인접 채널에 영향을 주는 것을 민감하게 판단하고 기준을 상당히 엄격하게 본다. 자신이 사용하는 채널이 아닌 인접 채널에 신호를 발생시키면 인접 채널의 신호가 왜곡이 되기 때문이다. 선형성이 좋지 않은 전력증폭기는 사용하려는 채널 주파수의 인접 채널 주파수에 영향을 주어 신호가 왜곡되기 때문에 인접 채널 주파수에 영향을 주지 않으면서 자신의 신호가 왜곡되지 않는 출력 전력까지만 출력 전력을 사용해야 한다는 제한이 발생한다. Poor linearity of the power amplifier limits the ability to deliver sufficient output power to the antenna. In a wireless communication system that divides and uses frequencies within a limited frequency band, it sensitively judges the influence on adjacent channels and views the standards quite strictly. This is because, when a signal is generated on an adjacent channel other than the one used by the user, the signal of the adjacent channel becomes distorted. A power amplifier with poor linearity affects the frequency of the adjacent channel of the channel frequency to be used and distorts the signal. Occurs.

도 4는 본 발명의 일 실시 예에 따른 전력 증폭기의 회로도이다.4 is a circuit diagram of a power amplifier according to an embodiment of the present invention.

본 발명의 일 실시예에 사용되는 전력 증폭기는 고주파 전력 증폭기이다. The power amplifier used in one embodiment of the present invention is a high frequency power amplifier.

도 4를 참조하면, 본 발명의 일 실시 예에 따른 전력 증폭기는 공통 소스 구조를 갖는 제1 트랜지스터(MN1), 공통 드레인 구조를 갖는 제2 트랜지스터(MP1), 공통 게이트 구조를 갖는 제3 트랜지스터(MP2)를 포함하도록 구성된다. 제2 트랜지스터(MP1)는 PMOS 트랜지스터이고, 제1 트랜지스터(MN1) 및 제3 트랜지스터(MN2)는 NMOS 트랜지스터이다. 4 , the power amplifier according to an embodiment of the present invention includes a first transistor MN1 having a common source structure, a second transistor MP1 having a common drain structure, and a third transistor MN1 having a common gate structure. MP2). The second transistor MP1 is a PMOS transistor, and the first transistor MN1 and the third transistor MN2 are NMOS transistors.

제2 트랜지스터(MP1) 및 제1 트랜지스터(MN1)를 주 트랜지스터부라고 하면, 주 트랜지스터부와 제3 트랜지스터(MN2)는 캐스코드 구조를 갖는다. If the second transistor MP1 and the first transistor MN1 are referred to as main transistor units, the main transistor unit and the third transistor MN2 have a cascode structure.

제2 트랜지스터(MP1)의 소스 단자와 제1 트랜지스터(MN1)의 드레인 단자는 제3 트랜지스터(MN2)의 소스 단자에 연결된다. The source terminal of the second transistor MP1 and the drain terminal of the first transistor MN1 are connected to the source terminal of the third transistor MN2 .

제3 트랜지스터(MN2)의 게이트 단자는 바이어스 전원에 연결된다. A gate terminal of the third transistor MN2 is connected to a bias power supply.

제3 트랜지스터(MN2)의 드레인 단자는 전원(VDD)에 연결되고, 제3 트랜지스터(MN2)와 전원(VDD) 사이에 인덕터(L1)가 직렬로 연결된다. The drain terminal of the third transistor MN2 is connected to the power source VDD, and the inductor L1 is connected in series between the third transistor MN2 and the power source VDD.

제3 트랜지스터(MN2)의 드레인 단자와 인덕터(L1) 사이에 출력단(Vout)이 병렬로 연결된다. An output terminal Vout is connected in parallel between the drain terminal of the third transistor MN2 and the inductor L1.

제2 트랜지스터(MP1)의 드레인 단자와 제1 트랜지스터(MN1)의 소스 단자는 접지(GND)에 연결된다. A drain terminal of the second transistor MP1 and a source terminal of the first transistor MN1 are connected to the ground GND.

제2 트랜지스터(MP1)의 게이트 단자와 제1 트랜지스터(MN1)의 게이트 단자는 각각 입력 전압(Vin1, Vin2)에 연결된다. 입력 전압(Vin1)과 입력 전압(Vin2)은 서로 다를 수 있다. The gate terminal of the second transistor MP1 and the gate terminal of the first transistor MN1 are respectively connected to the input voltages Vin1 and Vin2. The input voltage Vin1 and the input voltage Vin2 may be different from each other.

바이어스 전압이 입력되면 제3 트랜지스터(MN2)가 켜지게 되고, 주 트랜지스터부는 입력단(Vin)에서 게이트 단자로 공급되는 입력신호를 소정 레벨로 증폭시킨다.When the bias voltage is input, the third transistor MN2 is turned on, and the main transistor unit amplifies the input signal supplied from the input terminal Vin to the gate terminal to a predetermined level.

도 5는 본 발명의 일 실시예에 따른 전력 증폭기의 성능을 나타내기 위한 그래프이다. 도 5의 (a)는 입력 신호의 주파수에 따른 크기 변화를 나타낸 그래프이고, 도 5의 (b)는 입력 신호의 전압에 따른 제2 트랜지스터(MP1)의 캐패시턴스를 나타낸 그래프이며, 도 5의 (c)는 입력 신호의 전압에 따른 제1 트랜지스터(MN1)의 캐패시턴스를 나타낸 그래프이고 도 5의 (d)는 출력 신호의 주파수에 따른 크기 변화를 나타낸 그래프이다. 5 is a graph illustrating the performance of a power amplifier according to an embodiment of the present invention. Fig. 5 (a) is a graph showing the magnitude change according to the frequency of the input signal, Fig. 5 (b) is a graph showing the capacitance of the second transistor MP1 according to the voltage of the input signal, and Fig. 5 ( c) is a graph showing the capacitance of the first transistor MN1 according to the voltage of the input signal, and FIG. 5(d) is a graph showing the magnitude change according to the frequency of the output signal.

도 4 및 도 5를 참조하여, 공통 소스를 갖는 제1 트랜지스터(MN1)는 입력 전압(Vin)이 증가함에 따라 기생 캐패시턴스 Cgs의 값이 증가한다. 4 and 5 , in the first transistor MN1 having a common source, the parasitic capacitance Cgs increases as the input voltage Vin increases.

도 4를 참조하면 알 수 있는 바와 같이, 공통 소스를 갖는 NMOS 제1 트랜지스터(MN1)에 소스 플로어(공통 드레인)을 갖는 PMOS 제2 트랜지스터(MP1)를 병렬로 구성한다. 따라서, 소스 플로어로 구성한 제2 트랜지스터(MP1)의 입력 전압(Vin1)과 접지(GND)사이에 발생하는 캐패시턴스는 입력전압(Vin)이 증가하면 감소하는 특성을 갖는다. As can be seen with reference to FIG. 4 , a PMOS second transistor MP1 having a source floor (common drain) is configured in parallel to a first NMOS transistor MN1 having a common source. Accordingly, the capacitance generated between the input voltage Vin1 and the ground GND of the second transistor MP1 configured as the source floor decreases as the input voltage Vin increases.

제1 트랜지스터(MN1)와 제2 트랜지스터(MP1)의 캐패시턴스의 병렬 특성은 합으로 나타낼 수 있다. The parallel characteristic of the capacitances of the first transistor MN1 and the second transistor MP1 may be expressed as a sum.

따라서, 입력 전압에 따른 최종 캐패시턴스 특성은 도 1에 도시한 바와 같은 NMOS 트랜지스터(MN1)만으로 구성된 종래의 전력 증폭기와 PMOS 제2 트랜지스터(MP1)와 제1 NMOS 트랜지스터(MN1)를 병렬로 구성한 본 발명의 실시예에 따른 전력 증폭기와 비교하면, 본 발명의 실시예에 따른 전력 증폭기의 최종 캐패시턴스는 비교적 평평한 특성을 가지게 된다. 이 특성을 이용하면 입력 전압에 따른 캐패시턴스 변화는 감소하게 된다. 이것은 출력의 위상 변화를 감소시킬 수 있음을 의미 하게 된다. Therefore, the final capacitance characteristic according to the input voltage is the conventional power amplifier consisting of only the NMOS transistor MN1 as shown in FIG. 1 and the present invention in which the second PMOS transistor MP1 and the first NMOS transistor MN1 are configured in parallel. Compared with the power amplifier according to the embodiment of the present invention, the final capacitance of the power amplifier according to the embodiment of the present invention has a relatively flat characteristic. If this characteristic is used, the capacitance change according to the input voltage is reduced. This means that the phase change of the output can be reduced.

또한, NMOS 제1 트랜지스터(MN1)에서 발생하는 포락선 주파수(Envelope Frequency) 성분을 억제하여 출력의 3차 혼변조 왜곡 성분 주파수를 억제한다. 일반적으로 소스 플로어 로 구성되는 증폭기의 출력 임피던스(Zout)는 1/gm로 작은 값을 가지게 된다. 따라서, 도 4에서 PMOS 제2 트랜지스터(MP1)에서 출력 노드에서 바라다 본 임피던스(Zout_pmos)는 작은 값을 가지게 된다. 특히, 제2 트랜지스터(MP1)의 포락선 주파수(Envelope Frequency)에서의 임피던스도 낮기 때문에 제1 트랜지스터(MN1)에서 발생하는 왜곡 성분에 기여하는 포락선 주파수의 성분들을 억제할 수 있다. 따라서, 도 4에서 출력의 주파수 성분 중 3차 혼변조 왜곡(IMD3)를 억제할 수가 있다. In addition, the third-order intermodulation distortion component frequency of the output is suppressed by suppressing the envelope frequency component generated in the first NMOS transistor MN1. In general, the output impedance (Zout) of the amplifier composed of the source floor has a small value of 1/gm. Accordingly, the impedance Zout_pmos viewed from the output node of the PMOS second transistor MP1 in FIG. 4 has a small value. In particular, since the impedance at the envelope frequency of the second transistor MP1 is also low, components of the envelope frequency contributing to the distortion component generated in the first transistor MN1 may be suppressed. Accordingly, it is possible to suppress the third-order intermodulation distortion (IMD3) among the frequency components of the output in FIG. 4 .

도 6은 본 발명의 일 실시예에 따른 전력 증폭기의 입력 진폭의 변화에 따른 위상 변화를 출력 전력에 대하여 나타낸 그래프이다. 그래프의 Y축은 AM-PM(Amplitude Modulation to Phase Modulation)으로 진폭의 변화에 따라 발생하는 위상 변화의 값을 나타낸다. 본 발명의 일 실시예에 따른 전력 증폭기를 사용하면, 종래의 전력 증폭기 보다 위상 변화를 1.2도 감소시켜 변화 폭이 개선된 것을 확인할 수 있다. 6 is a graph illustrating a phase change according to a change in the input amplitude of the power amplifier according to an embodiment of the present invention with respect to the output power. The Y-axis of the graph is AM-PM (Amplitude Modulation to Phase Modulation) and represents the value of the phase change that occurs according to the change in amplitude. When the power amplifier according to an embodiment of the present invention is used, it can be confirmed that the change width is improved by reducing the phase change by 1.2 degrees compared to the conventional power amplifier.

도 7은 본 발명의 일 실시예에 따른 전력 증폭기의 3차 혼변조 왜곡(IMD3)을 출력 전력에 대하여 나타낸 그래프이다. 7 is a graph illustrating third-order intermodulation distortion (IMD3) of a power amplifier according to an embodiment of the present invention with respect to output power.

본 발명의 일 실시예에 따른 전력 증폭기를 사용한 경우(네모와 동그라미를 포함한 실선으로 표시), 도 2를 참조하여 나타낸 종래의 전력 증폭기(삼각형과 역삼각형을 포함한 실선으로 표시) 보다 3차 혼변조 왜곡(IMD3)이 향상된 것을 확인할 수 있다. 보다 구체적으로, 3차 혼변조 왜곡(IMD3) -35 dBc 기준으로 출력 전력이 약 13.95 dB 향상 된 것을 확인할 수 있다. When the power amplifier according to an embodiment of the present invention is used (indicated by a solid line including a square and a circle), the third-order intermodulation is compared to the conventional power amplifier (indicated by a solid line including a triangle and an inverted triangle) shown with reference to FIG. 2 . It can be seen that the distortion IMD3 is improved. More specifically, it can be seen that the output power is improved by about 13.95 dB based on the third-order intermodulation distortion (IMD3) -35 dBc.

도 8은 본 발명의 제2 실시예에 따른 전력 증폭기의 회로도이다.8 is a circuit diagram of a power amplifier according to a second embodiment of the present invention.

본 발명의 변형 실시예에 따른 전력 증폭기는, 도 4의 전력 증폭기의 구성에서, 제3 트랜지스터(MN2)가 제거된 형태이다. In the power amplifier according to the modified embodiment of the present invention, the third transistor MN2 is removed from the configuration of the power amplifier of FIG. 4 .

도 8을 참고하면 전력 증폭기는 공통 드레인 구조인 제2 트랜지스터(MP1) 및 공통 소스 구조인 제1 트랜지스터(MN1)를 포함한다. Referring to FIG. 8 , the power amplifier includes a second transistor MP1 having a common drain structure and a first transistor MN1 having a common source structure.

제2 트랜지스터(MP1)는 PMOS 트랜지스터이고, 제1 트랜지스터(MN1)는 NMOS 트랜지스터이다. The second transistor MP1 is a PMOS transistor, and the first transistor MN1 is an NMOS transistor.

제2 트랜지스터(MP1) 및 제1 트랜지스터(MN1)는 병렬로 연결된다. The second transistor MP1 and the first transistor MN1 are connected in parallel.

제2 트랜지스터(MP1)의 소스 단자와 제1 트랜지스터(MN1)의 드레인 단자는 전원에 연결되고, 출력단에 병렬로 연결된다. A source terminal of the second transistor MP1 and a drain terminal of the first transistor MN1 are connected to a power source and connected in parallel to an output terminal.

병렬연결된 제2 트랜지스터(MP1)와 제1 트랜지스터(MN1)를 포함하는 주 트랜지스터부와 전원 사이에 인덕터(L1)가 직렬로 연결된다.An inductor L1 is connected in series between the main transistor unit including the parallel-connected second transistor MP1 and the first transistor MN1 and the power source.

제2 트랜지스터(MP1)의 게이트 단자와 제1 트랜지스터(MN1)의 게이트 단자는 각각 입력 전압(Vin1, Vin2)에 연결된다. 입력 전압(Vin1)과 입력 전압(Vin2)은 서로 같을 수도 있고 다를 수도 있다. The gate terminal of the second transistor MP1 and the gate terminal of the first transistor MN1 are respectively connected to the input voltages Vin1 and Vin2. The input voltage Vin1 and the input voltage Vin2 may be the same as or different from each other.

도 9는 본 발명의 제3 실시예에 따른 전력 증폭기의 회로도이다.9 is a circuit diagram of a power amplifier according to a third embodiment of the present invention.

제3 실시예의 전력 증폭기는 제2 실시예에서 출력단을 주 트랜지스터와 접지 사이에 병렬 연결한 구조이다. The power amplifier of the third embodiment has a structure in which the output terminal is connected in parallel between the main transistor and the ground in the second embodiment.

제3 실시예에서는 공통 소스 구조인 제1 트랜지스터(MP1) 및 공통 드레인 구조인 제2 트랜지스터(MN1)를 포함한다. The third embodiment includes a first transistor MP1 having a common source structure and a second transistor MN1 having a common drain structure.

제1 트랜지스터(MP1)는 PMOS 트랜지스터이고, 제2 트랜지스터(MN1)는 NMOS 트랜지스터이다. The first transistor MP1 is a PMOS transistor, and the second transistor MN1 is an NMOS transistor.

제1 트랜지스터(MP1)와 제2 트랜지스터(MN1)는 병렬로 연결된다. The first transistor MP1 and the second transistor MN1 are connected in parallel.

제1 트랜지스터(MP1)의 소스와 제2 트랜지스터(MN1)의 드레인이 전원에 연결되고 제1 트랜지스터(MP1)의 드레인과 제2 트랜지스터(MN1)의 소스가 출력에 병렬 연결된다. A source of the first transistor MP1 and a drain of the second transistor MN1 are connected to a power source, and a drain of the first transistor MP1 and a source of the second transistor MN1 are connected in parallel to an output.

제1 트랜지스터(MP1)의 드레인과 제2 트랜지스터(MN1)의 소스가 접지에 연결된다. The drain of the first transistor MP1 and the source of the second transistor MN1 are connected to the ground.

병렬연결된 제1 트랜지스터(MP1)와 제2 트랜지스터(MN1)를 포함하는 주 트랜지스터부와 접지 사이에 인덕터(L1)가 직렬로 연결된다.An inductor L1 is connected in series between the main transistor unit including the first transistor MP1 and the second transistor MN1 connected in parallel and the ground.

제1 트랜지스터(MP1)의 게이트 단자와 제2 트랜지스터(MN1)의 게이트 단자는 각각 입력 전압(Vin1, Vin2)에 연결된다. 입력 전압(Vin1)과 입력 전압(Vin2)은 서로 같을 수도 있고 다를 수도 있다. The gate terminal of the first transistor MP1 and the gate terminal of the second transistor MN1 are respectively connected to the input voltages Vin1 and Vin2. The input voltage Vin1 and the input voltage Vin2 may be the same as or different from each other.

도 10은 본 발명의 제4 실시 예에 따른 전력 증폭기의 회로도이다.10 is a circuit diagram of a power amplifier according to a fourth embodiment of the present invention.

제4 실시예의 전력 증폭기는 제3 실시예에서 주 트랜지스터부와 출력단 사이에 제3 트랜지스터를 포함한다. The power amplifier of the fourth embodiment includes a third transistor between the main transistor section and the output stage in the third embodiment.

도 10을 참조하면, 본 발명의 제4 실시 예에 따른 전력 증폭기는 공통 소스 구조인 제1 트랜지스터(MP1), 공통 드레인 구조인 제2 트랜지스터(MN1) 및 공통 게이트 구조인 제3 트랜지스터(MP2)를 포함하도록 구성된다. 제1 트랜지스터(MP1) 및 제3 트랜지스터(MP2)는 PMOS 트랜지스터이고, 제2 트랜지스터(MN1)는 NMOS 트랜지스터이다. Referring to FIG. 10 , the power amplifier according to the fourth embodiment of the present invention includes a first transistor MP1 having a common source structure, a second transistor MN1 having a common drain structure, and a third transistor MP2 having a common gate structure. is configured to include The first transistor MP1 and the third transistor MP2 are PMOS transistors, and the second transistor MN1 is an NMOS transistor.

제1 트랜지스터(MP1) 및 제2 트랜지스터(MN1)는 제3 트랜지스터(MP2)의 소스 단자와 병렬로 연결된다. The first transistor MP1 and the second transistor MN1 are connected in parallel with the source terminal of the third transistor MP2 .

제1 트랜지스터(MP1)의 소스 단자와 제2 트랜지스터(MN1)의 드레인 단자는 전원(VDD)에 연결된다. 제1 트랜지스터(MP1)의 드레인 단자와 제2 트랜지스터(MN1)의 소스 단자는 제3 트랜지스터(MP2)의 소스 단자에 연결된다. The source terminal of the first transistor MP1 and the drain terminal of the second transistor MN1 are connected to the power source VDD. The drain terminal of the first transistor MP1 and the source terminal of the second transistor MN1 are connected to the source terminal of the third transistor MP2 .

제3 트랜지스터(MP2)의 게이트 단자는 바이어스 전원에 연결된다. A gate terminal of the third transistor MP2 is connected to a bias power supply.

제3 트랜지스터(MP2)의 드레인 단자는 접지(GND)에 연결되며, 제3 트랜지스터(MP2)의 드레인 단자는 접지(GND) 사이에 인덕터(L1)가 직렬로 연결된다. A drain terminal of the third transistor MP2 is connected to the ground GND, and an inductor L1 is connected in series between the drain terminal of the third transistor MP2 and the ground GND.

제3 트랜지스터(MP2)의 드레인 단자와 인덕터(L1) 사이에 출력단(Vout)이 연결된다. An output terminal Vout is connected between the drain terminal of the third transistor MP2 and the inductor L1 .

전술된 본 발명의 실시예에 따른 전력 증폭기는 종래의 전력 증폭기에 비해 더 높은 IMD3(3차 혼변조) 특성을 가질 수 있고, PMOS의 커패시턴스 보상 특성도 가질 수 있다. 이로 인해, 전력 증폭기의 선형성을 개선시킬 수 있다. The power amplifier according to the above-described embodiment of the present invention may have a higher IMD3 (third-order intermodulation) characteristic than a conventional power amplifier, and may also have a capacitance compensation characteristic of a PMOS. Due to this, it is possible to improve the linearity of the power amplifier.

상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art can variously modify the present invention within the scope without departing from the spirit and scope of the present invention described in the claims below. and may be changed.

Claims

A power amplifier for amplifying an input voltage, comprising:
a first transistor including a gate connected to the first input terminal and having a common source structure; and
A second transistor including a gate connected to the second input terminal and having a common drain structure
including,
a third transistor having a common gate;
A main transistor unit in which the first transistor and the second transistor are connected in parallel and the third transistor are connected in a cascode structure,
wherein the first transistor is configured with either an NMOSFET or a PMOSFET, and the second transistor is configured with a different one from the first transistor of the NMOSFET or the PMOSFET;
The third transistor is configured as the same as the first transistor,
If the first transistor is the NMOSFET, the third transistor is connected between the main transistor unit and a power supply, and if the first transistor is the PMOSFET, the third transistor is connected between the main transistor unit and the ground.

delete

The method of claim 1,
The third transistor has a drain connected to an output terminal and a gate connected to a bias power supply.

The method of claim 1,
An input signal input to the first input terminal is different from an input signal input to the second input terminal.