KR102449182B1 - A method of forming a interconnection line and a method of forming magnetic memory devices using the same - Google Patents

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Abstract

자기 기억 소자의 제조방법은, 기판 상에 자기터널접합 패턴들을 형성하는 것, 상기 기판 상에 상기 자기터널접합 패턴들을 덮는 층간 절연막을 형성하는 것, 상기 층간 절연막 상에 도전막을 형성하는 것, 상기 도전막을 패터닝하여, 상기 자기터널접합 패턴들에 전기적으로 연결되는 배선 패턴들을 형성하는 것, 및 상기 배선 패턴들을 형성한 후, 서로 다른 물질을 포함하는 제1 가스 및 제2 가스의 혼합 가스를 이용하여 세정 공정을 수행하는 것을 포함한다. 상기 제1 가스는 수소 원소(H)를 포함한다.A method of manufacturing a magnetic memory device includes forming magnetic tunnel junction patterns on a substrate, forming an interlayer insulating layer covering the magnetic tunnel junction patterns on the substrate, forming a conductive layer on the interlayer insulating layer, the method comprising: Forming wiring patterns electrically connected to the magnetic tunnel junction patterns by patterning a conductive layer, and after forming the wiring patterns, using a mixed gas of a first gas and a second gas containing different materials to perform a cleaning process. The first gas includes elemental hydrogen (H).

Description

배선 형성 방법 및 이를 이용한 자기 기억 소자의 제조방법{A METHOD OF FORMING A INTERCONNECTION LINE AND A METHOD OF FORMING MAGNETIC MEMORY DEVICES USING THE SAME} A method of forming a wiring and a method of manufacturing a magnetic memory device using the same

본 발명은 금속 배선 형성 방법 및 이를 이용한 자기 기억 소자의 제조방법에 관한 것이다.The present invention relates to a method for forming a metal wiring and a method for manufacturing a magnetic memory device using the same.

전자 기기의 고속화 및/또는 저 소비전력화 등에 따라, 전기 기기에 포함되는 반도체 기억 소자의 고속화 및/또는 낮은 동작 전압 등에 대한 요구가 증가되고 있다. 이러한 요구들을 충족시키기 위하여, 반도체 기억 소자로서 자기 기억 소자가 제안된 바 있다. 자기 기억 소자는 고속 동작 및/또는 비휘발성 등의 특성들을 가질 수 있어서 차세대 반도체 기억 소자로 각광 받고 있다.Demand for high-speed and/or low operating voltages of semiconductor memory elements included in electrical devices is increasing along with high-speed and/or low-power consumption of electronic devices. In order to satisfy these requirements, a magnetic memory element has been proposed as a semiconductor memory element. The magnetic memory device is in the spotlight as a next-generation semiconductor memory device because it may have characteristics such as high-speed operation and/or non-volatility.

일반적으로, 자기 기억 소자는 자기터널접합 패턴(Magnetic tunnel junction pattern; MTJ)을 포함할 수 있다. 자기터널접합 패턴은 두 개의 자성체들과 그 사이에 개재된 절연막을 포함할 수 있다. 두 자성체들의 자화 방향들에 따라 자기터널접합 패턴의 저항 값이 달라질 수 있다. 예를 들면, 두 자성체들의 자화 방향들이 서로 반평행한 경우에 자기터널접합 패턴은 큰 저항 값을 가질 수 있으며, 두 자성체들의 자화 방향들이 서로 평행한 경우에 자기터널접합 패턴은 작은 저항 값을 가질 수 있다. 이러한 저항 값의 차이를 이용하여 데이터를 기입/판독할 수 있다.In general, the magnetic memory device may include a magnetic tunnel junction pattern (MTJ). The magnetic tunnel junction pattern may include two magnetic materials and an insulating layer interposed therebetween. The resistance value of the magnetic tunnel junction pattern may vary according to the magnetization directions of the two magnetic materials. For example, when the magnetization directions of two magnetic materials are antiparallel to each other, the magnetic tunnel junction pattern may have a large resistance value, and when the magnetization directions of the two magnetic materials are parallel to each other, the magnetic tunnel junction pattern may have a small resistance value. can Data can be written/read using the difference in resistance values.

전자 산업이 고도로 발전함에 따라, 자기 기억 소자에 대한 고집적화 및/또는 저 소비전력화에 대한 요구가 심화되고 있다. 따라서, 이러한 요구들을 충족시키기 위한 많은 연구들이 진행되고 있다.As the electronic industry is highly developed, the demand for high integration and/or low power consumption for magnetic memory devices is increasing. Therefore, many studies are being conducted to satisfy these needs.

본 발명이 이루고자 하는 일 기술적 과제는 반도체 소자의 전기적 특성 및 신뢰성을 개선시킬 수 있는 배선 형성 방법을 제공하는데 있다.SUMMARY An object of the present invention is to provide a method of forming a wiring capable of improving electrical characteristics and reliability of a semiconductor device.

본 발명이 이루고자 하는 다른 기술적 과제는 전기적 특성 및 신뢰성이 개선된 자기 기억 소자의 제조방법을 제공하는데 있다.Another technical object of the present invention is to provide a method of manufacturing a magnetic memory device having improved electrical characteristics and reliability.

본 발명에 따른 배선 형성 방법은, 기판 상에 절연막을 형성하는 것, 상기 절연막 상에 도전막을 형성하는 것, 상기 도전막을 패터닝하여 도전 패턴들을 형성하는 것, 및 상기 도전 패턴들을 형성한 후, 서로 다른 물질을 포함하는 제1 가스 및 제2 가스의 혼합 가스를 이용하여 세정 공정을 수행하는 것을 포함할 수 있다. 상기 제1 가스는 수소 원소(H)를 포함할 수 있다.The wiring forming method according to the present invention includes forming an insulating film on a substrate, forming a conductive film on the insulating film, patterning the conductive film to form conductive patterns, and after forming the conductive patterns, each other It may include performing the cleaning process using a mixed gas of the first gas and the second gas including different materials. The first gas may include elemental hydrogen (H).

일 실시예에 따르면, 상기 제1 가스 내 수소 원소(H)의 농도는 상기 제2 가스 내 수소 원소(H)의 농도보다 클 수 있다.According to an embodiment, the concentration of elemental hydrogen (H) in the first gas may be greater than the concentration of elemental hydrogen (H) in the second gas.

일 실시예에 따르면, 상기 제2 가스는 산소(O2) 및 질소(N2) 중 적어도 하나를 포함할 수 있다.According to an embodiment, the second gas may include at least one of oxygen (O 2 ) and nitrogen (N 2 ).

일 실시예에 따르면, 상기 제1 가스는 수증기(H2O)를 포함할 수 있다.According to an embodiment, the first gas may include water vapor (H 2 O).

일 실시예에 따르면, 상기 세정 공정은 상기 제1 가스 및 상기 제2 가스의 상기 혼합 가스를 플라즈마 소스로 이용하는 플라즈마 처리 공정일 수 있다.According to an embodiment, the cleaning process may be a plasma processing process using the mixed gas of the first gas and the second gas as a plasma source.

일 실시예에 따르면, 상기 도전막은 알루미늄을 포함할 수 있다.According to an embodiment, the conductive layer may include aluminum.

일 실시예에 따르면, 상기 도전 패턴들을 형성하는 것은, 염소 원소(Cl)를 포함하는 소스 가스를 이용하여 상기 도전막을 건식 식각하는 것을 포함할 수 있다.According to an embodiment, forming the conductive patterns may include dry etching the conductive layer using a source gas containing chlorine element (Cl).

본 발명에 따른 자기 기억 소자의 제조방법은, 기판 상에 자기터널접합 패턴들을 형성하는 것, 상기 기판 상에 상기 자기터널접합 패턴들을 덮는 층간 절연막을 형성하는 것, 상기 층간 절연막 상에 도전막을 형성하는 것, 상기 도전막을 패터닝하여, 상기 자기터널접합 패턴들에 전기적으로 연결되는 배선 패턴들을 형성하는 것, 및 상기 배선 패턴들을 형성한 후, 서로 다른 물질을 포함하는 제1 가스 및 제2 가스의 혼합 가스를 이용하여 세정 공정을 수행하는 것을 포함할 수 있다. 상기 제1 가스는 수소 원소(H)를 포함할 수 있다.The method of manufacturing a magnetic memory device according to the present invention includes forming magnetic tunnel junction patterns on a substrate, forming an interlayer insulating film covering the magnetic tunnel junction patterns on the substrate, and forming a conductive film on the interlayer insulating film patterning the conductive layer to form wiring patterns electrically connected to the magnetic tunnel junction patterns, and after forming the wiring patterns, a first gas and a second gas containing different materials It may include performing a cleaning process using the mixed gas. The first gas may include elemental hydrogen (H).

일 실시예에 따르면, 상기 제1 가스 내 수소 원소(H)의 농도는 상기 제2 가스 내 수소 원소(H)의 농도보다 클 수 있다.According to an embodiment, the concentration of elemental hydrogen (H) in the first gas may be greater than the concentration of elemental hydrogen (H) in the second gas.

일 실시예에 따르면, 상기 제2 가스는 산소(O2) 및 질소(N2) 중 적어도 하나를 포함할 수 있다.According to an embodiment, the second gas may include at least one of oxygen (O 2 ) and nitrogen (N 2 ).

일 실시예에 따르면, 상기 제1 가스는 수증기(H2O)를 포함할 수 있다.According to an embodiment, the first gas may include water vapor (H 2 O).

일 실시예에 따르면, 상기 혼합 가스 내 상기 제1 가스의 부피비는 1% 내지 25%일 수 있다.According to an embodiment, a volume ratio of the first gas in the mixed gas may be 1% to 25%.

일 실시예에 따르면, 상기 세정 공정은 상기 제1 가스 및 상기 제2 가스의 상기 혼합 가스를 플라즈마 소스로 이용하는 플라즈마 처리 공정일 수 있다.According to an embodiment, the cleaning process may be a plasma processing process using the mixed gas of the first gas and the second gas as a plasma source.

본 발명에 따른 자기 기억 소자의 제조방법은, 상기 층간 절연막 내에 상기 자기터널접합 패턴들에 전기적으로 연결되는 비트 라인들을 형성하는 것을 더 포함할 수 있다. 상기 배선 패턴들은 상기 비트 라인들을 통하여 상기 자기터널접합 패턴들에 전기적으로 연결될 수 있다.The method of manufacturing a magnetic memory device according to the present invention may further include forming bit lines electrically connected to the magnetic tunnel junction patterns in the interlayer insulating layer. The wiring patterns may be electrically connected to the magnetic tunnel junction patterns through the bit lines.

일 실시예에 따르면, 상기 배선 패턴들은 상기 자기터널접합 패턴들보다 상기 기판의 상면으로부터 더 높은 높이(level)에 위치하고, 상기 비트 라인들은 상기 배선 패턴들과 상기 자기터널접합 패턴들 사이의 높이(level)에 위치할 수 있다.According to an embodiment, the wiring patterns are located at a higher level from the top surface of the substrate than the magnetic tunnel junction patterns, and the bit lines are located at a height between the wiring patterns and the magnetic tunnel junction patterns ( level) can be located.

본 발명에 따른 자기 기억 소자의 제조방법은, 상기 자기터널접합 패턴들을 형성하기 전에, 상기 기판 상에 선택 소자들을 형성하는 것을 더 포함할 수 있다. 상기 자기터널접합 패턴들은 상기 선택 소자들에 전기적으로 연결되고, 상기 층간 절연막은 상기 선택 소자들을 덮도록 형성될 수 있다.The method of manufacturing a magnetic memory device according to the present invention may further include forming selection devices on the substrate before forming the magnetic tunnel junction patterns. The magnetic tunnel junction patterns may be electrically connected to the selection elements, and the interlayer insulating layer may be formed to cover the selection elements.

일 실시예에 따르면, 상기 도전막은 알루미늄을 포함할 수 있다.According to an embodiment, the conductive layer may include aluminum.

일 실시예에 따르면, 상기 배선 패턴들을 형성하는 것은, 염소 원소(Cl)를 포함하는 소스 가스를 이용한 상기 도전막을 건식 식각하는 것을 포함할 수 있다.According to an embodiment, forming the wiring patterns may include dry etching the conductive layer using a source gas containing chlorine element (Cl).

일 실시예에 따르면, 상기 자기터널접합 패턴들의 각각은 자유층, 고정층, 및 이들 사이의 터널 배리어를 포함하되, 상기 자유층 및 상기 고정층의 각각은 상기 터널 배리어와 상기 자유층 사이의 계면에 평행한 자화 방향을 가질 수 있다.According to an embodiment, each of the magnetic tunnel junction patterns includes a free layer, a pinned layer, and a tunnel barrier therebetween, wherein each of the free layer and the pinned layer is parallel to an interface between the tunnel barrier and the free layer. It can have one magnetization direction.

일 실시예에 따르면, 상기 자기터널접합 패턴들의 각각은 자유층, 고정층, 및 이들 사이의 터널 배리어를 포함하되, 상기 자유층 및 상기 고정층의 각각은 상기 터널 배리어와 상기 자유층 사이의 계면에 수직한 자화 방향을 가질 수 있다.In an embodiment, each of the magnetic tunnel junction patterns includes a free layer, a pinned layer, and a tunnel barrier therebetween, wherein each of the free layer and the pinned layer is perpendicular to an interface between the tunnel barrier and the free layer. It can have one magnetization direction.

본 발명의 개념에 따르면, 반도체 소자의 전기적 특성 및 신뢰성을 개선시킬 수 있는 배선 형성 방법이 제공될 수 있다.According to the concept of the present invention, a wiring forming method capable of improving electrical characteristics and reliability of a semiconductor device can be provided.

상기 배선 형성 방법을 이용하여 자기 기억 소자를 제조하는 경우, 자기터널접합 패턴들의 자성 특성의 열화가 최소화되어 상기 자기 기억 소자의 전기적 특성 및 신뢰성이 개선될 수 있다.When the magnetic memory device is manufactured using the wiring forming method, deterioration of magnetic properties of the magnetic tunnel junction patterns is minimized, so that electrical characteristics and reliability of the magnetic memory device can be improved.

도 1은 본 발명의 개념에 따른 배선 형성 방법을 설명하기 위한 순서도이다.
도 2 및 도 3은 본 발명의 개념에 따른 배선 형성 방법을 설명하기 위한 단면도들이다.
도 4는 도 3의 A부분을 확대한 도면이다.
도 5는 본 발명의 일 실시예에 따른 자기 기억 소자의 제조방법을 설명하기 위한 순서도이다.
도 6 내지 도 9는 본 발명의 일 실시예에 따른 자기 기억 소자의 제조방법을 설명하기 위한 단면도들이다.
도 10은 본 발명의 일 실시예에 따른 자기터널접합 패턴의 일 예를 설명하기 위한 단면도이다.
도 11은 본 발명의 일 실시예에 따른 자기터널접합 패턴의 다른 예를 설명하기 위한 단면도이다.
도 12는 본 발명의 일 실시예에 따라 제조된 자기 기억 소자의 셀 어레이를 나타내는 도면이다.
도 13은 본 발명의 일 실시예에 따라 제조된 자기 기억 소자의 단위 메모리 셀을 나타내는 도면이다.1 is a flowchart for explaining a wiring forming method according to the concept of the present invention.
2 and 3 are cross-sectional views for explaining a wiring forming method according to the concept of the present invention.
FIG. 4 is an enlarged view of part A of FIG. 3 .
5 is a flowchart illustrating a method of manufacturing a magnetic memory device according to an embodiment of the present invention.
6 to 9 are cross-sectional views for explaining a method of manufacturing a magnetic memory device according to an embodiment of the present invention.
10 is a cross-sectional view for explaining an example of a magnetic tunnel junction pattern according to an embodiment of the present invention.
11 is a cross-sectional view for explaining another example of a magnetic tunnel junction pattern according to an embodiment of the present invention.
12 is a diagram illustrating a cell array of a magnetic memory device manufactured according to an embodiment of the present invention.
13 is a diagram illustrating a unit memory cell of a magnetic memory device manufactured according to an embodiment of the present invention.

본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. In order to fully understand the configuration and effect of the present invention, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, and may be embodied in various forms and various modifications may be made. However, it is provided so that the disclosure of the present invention is complete through the description of the present embodiments, and to fully inform those of ordinary skill in the art to which the present invention belongs, the scope of the invention.

본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.In this specification, when a component is referred to as being on another component, it may be directly formed on the other component or a third component may be interposed therebetween. In addition, in the drawings, the thickness of the components is exaggerated for effective description of technical content. Parts indicated with like reference numerals throughout the specification indicate like elements.

본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다. Embodiments described herein will be described with reference to cross-sectional and/or plan views, which are ideal illustrative views of the present invention. In the drawings, thicknesses of films and regions are exaggerated for effective description of technical content. Accordingly, the regions illustrated in the drawings have a schematic nature, and the shapes of the illustrated regions in the drawings are intended to illustrate specific shapes of regions of the device and not to limit the scope of the invention. In various embodiments of the present specification, terms such as first, second, third, etc. are used to describe various components, but these components should not be limited by these terms. These terms are only used to distinguish one component from another. The embodiments described and illustrated herein also include complementary embodiments thereof.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of describing the embodiments and is not intended to limit the present invention. In this specification, the singular also includes the plural, unless specifically stated otherwise in the phrase. As used herein, 'comprises' and/or 'comprising' does not exclude the presence or addition of one or more other elements.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail by describing preferred embodiments of the present invention with reference to the accompanying drawings.

도 1은 본 발명의 개념에 따른 배선 형성 방법을 설명하기 위한 순서도이다. 도 2 및 도 3은 본 발명의 개념에 따른 배선 형성 방법을 설명하기 위한 단면도들이고, 도 4는 도 3의 A부분을 확대한 도면이다.1 is a flowchart for explaining a wiring forming method according to the concept of the present invention. 2 and 3 are cross-sectional views for explaining a wiring forming method according to the concept of the present invention, and FIG. 4 is an enlarged view of part A of FIG. 3 .

도 1 및 도 2를 참조하면, 먼저, 기판(10) 상에 절연막(20)이 형성될 수 있다. 상기 기판(10)은 트랜지스터 또는 다이오드 등의 선택 소자, 및 정보저장소자를 포함하는 기판일 수 있다. 상기 절연막(20)은 상기 기판(10) 상에 제공되어 상기 선택 소자 및 상기 정보저장소자를 덮을 수 있다. 상기 절연막(20)은 일 예로, 산화막(ex, 실리콘 산화막), 질화막(ex, 실리콘 질화막), 및/또는 산화질화막(ex, 실리콘 산화질화막)을 포함할 수 있다. 1 and 2 , first, an insulating layer 20 may be formed on a substrate 10 . The substrate 10 may be a substrate including a selection device such as a transistor or a diode, and an information storage device. The insulating layer 20 may be provided on the substrate 10 to cover the selection device and the information storage device. The insulating film 20 may include, for example, an oxide film (ex, a silicon oxide film), a nitride film (ex, a silicon nitride film), and/or an oxynitride film (ex, a silicon oxynitride film).

상기 절연막(20) 상에 도전막(30)이 형성될 수 있다(S10). 상기 도전막(30)은 일 예로, 알루미늄을 포함할 수 있다. A conductive layer 30 may be formed on the insulating layer 20 ( S10 ). The conductive layer 30 may include, for example, aluminum.

도 1 및 도 3을 참조하면, 상기 도전막(30)을 패터닝하여 도전 패턴들(35)이 형성될 수 있다(S20). 상기 도전 패턴들(35)을 형성하는 것은, 상기 도전막(30) 상에 상기 도전 패턴들(35)이 형성될 영역을 정의하는 마스크 패턴들(미도시)을 형성하는 것, 및 상기 마스크 패턴들을 식각 마스크로 이용하여 상기 도전막(30)을 식각하는 것을 포함할 수 있다. 상기 도전막(30)을 식각하는 것은, 염소 원소(chlorine, Cl)를 포함하는 소스 가스를 이용하여 상기 도전막(30)을 건식 식각하는 것을 포함할 수 있다.1 and 3 , conductive patterns 35 may be formed by patterning the conductive layer 30 ( S20 ). Forming the conductive patterns 35 includes forming mask patterns (not shown) defining regions in which the conductive patterns 35 are to be formed on the conductive layer 30 , and the mask pattern It may include etching the conductive layer 30 using the etchants as an etch mask. The etching of the conductive layer 30 may include dry etching the conductive layer 30 using a source gas containing chlorine element (chlorine, Cl).

상기 도전 패턴들(35)이 형성된 후, 제1 가스 및 제2 가스의 혼합 가스(40)를 이용하는 세정 공정(50)이 수행될 수 있다(S30). 상기 제1 가스 및 상기 제2 가스는 서로 다른 물질을 포함할 수 있다. 상기 제1 가스는 수소 원소(hydrogen element, H) 포함할 수 있고, 상기 제2 가스는 수소 원소(H)와 결합 가능한 원소(일 예로, 산소 원소(O), 질소 원소(N) 등)를 포함할 수 있다. 상기 제1 가스 내 수소 원소(H)의 농도는 상기 제2 가스 내 수소 원소(H)의 농도보다 클 수 있다. 일 예로, 상기 제1 가스는 수증기(H20)를 포함할 수 있고, 상기 제2 가스는 산소(O2) 및 질소(N2) 중 적어도 하나를 포함할 수 있다. 상기 세정 공정(50)은 상기 제1 가스 및 상기 제2 가스의 상기 혼합 가스(40)를 플라즈마 소스로 이용하는 플라즈마 처리 공정일 수 있다. After the conductive patterns 35 are formed, a cleaning process 50 using a mixed gas 40 of the first gas and the second gas may be performed ( S30 ). The first gas and the second gas may include different materials. The first gas may include a hydrogen element (H), and the second gas includes an element capable of combining with the hydrogen element (H) (for example, an element of oxygen (O), element of nitrogen (N), etc.). may include A concentration of elemental hydrogen (H) in the first gas may be greater than a concentration of elemental hydrogen (H) in the second gas. For example, the first gas may include water vapor (H 2 0), and the second gas may include at least one of oxygen (O 2 ) and nitrogen (N 2 ). The cleaning process 50 may be a plasma processing process using the mixed gas 40 of the first gas and the second gas as a plasma source.

구체적으로, 도 4를 참조하면, 상기 도전 패턴들(35)이 형성된 후, 상기 도전 패턴들(35) 상에 염소 소스들(chlorine sources, 62)이 남아 있을 수 있다. 상기 세정 공정(50) 동안, 상기 제1 가스로부터 공급되는 수소 소스들(hydrogen sources, 64)의 일부는 상기 염소 소스들(62)을 제거하는데 이용될 수 있다. 일 예로, 상기 염소 소스들(62)과 상기 수소 소스들(64)이 결합하여 염화수소(HCl)가 형성될 수 있고, 염화수소(HCl)가 휘발됨에 따라 상기 염소 소스들(62)이 상기 도전 패턴들(35)로부터 제거될 수 있다. 상기 세정 공정(50) 동안, 상기 제2 가스로부터 공급되는 소스들(sources, 66, 일 예로, 산소 소스, 질소 소스 등)은 상기 수소 소스들(64)의 잔부와 반응할 수 있다. 일 예로, 상기 수소 소스들(64)의 상기 잔부는 상기 제2 가스로부터 공급되는 산소 소스들(66)과 결합하여 수산화기(hydroxyl group, OH)로 변형될 수 있다.Specifically, referring to FIG. 4 , after the conductive patterns 35 are formed, chlorine sources 62 may remain on the conductive patterns 35 . During the cleaning process 50 , some of the hydrogen sources 64 supplied from the first gas may be used to remove the chlorine sources 62 . For example, hydrogen chloride (HCl) may be formed by combining the chlorine sources 62 and the hydrogen sources 64, and as the hydrogen chloride (HCl) is volatilized, the chlorine sources 62 may form the conductive pattern. It can be removed from the fields (35). During the cleaning process 50 , sources 66 (eg, an oxygen source, a nitrogen source, etc.) supplied from the second gas may react with the remainder of the hydrogen sources 64 . For example, the remainder of the hydrogen sources 64 may be combined with the oxygen sources 66 supplied from the second gas to be transformed into a hydroxyl group (OH).

일반적으로, 상기 도전 패턴들(35) 상에 상기 염소 소스들(62)이 남아 있는 경우, 상기 염소 소스들(62)은 상기 도전 패턴들(35)의 부식(corrosion) 등 불량의 원인이 될 수 있다. 이 경우, 수소 원소(H)를 포함하는 소스 가스(일 예로, H2O)를 이용한 세정 공정을 수행하여 상기 도전 패턴들(35)로부터 상기 염소 소스들(62)이 제거될 수 있다. 다만, 상기 세정 공정 동안, 상기 소스 가스로부터 공급되는 수소 소스들 중 일부가 상기 절연막(20) 내로 침투하여 상기 기판(10) 상에 형성된 상기 정보저장소자들의 열화를 유발할 수 있다.In general, when the chlorine sources 62 remain on the conductive patterns 35 , the chlorine sources 62 may cause defects such as corrosion of the conductive patterns 35 . can In this case, the chlorine sources 62 may be removed from the conductive patterns 35 by performing a cleaning process using a source gas (eg, H 2 O) containing elemental hydrogen (H). However, during the cleaning process, some of the hydrogen sources supplied from the source gas may penetrate into the insulating layer 20 to cause deterioration of the information storage devices formed on the substrate 10 .

본 발명의 개념에 따르면, 상기 세정 공정(50)은 서로 다른 물질을 포함하는 상기 제1 가스 및 상기 제2 가스의 상기 혼합 가스(40)를 소스 가스로 이용할 수 있다. 상기 제1 가스는 수소 원소(H)을 포함할 수 있고, 상기 제2 가스는 수소 원소(H)와 결합 가능한 원소를 포함할 수 있다. 이 경우, 상기 제1 가스로부터 공급되는 상기 수소 소스들(64)의 일부는 상기 염소 소스들(62)를 제거하는데 이용될 수 있고, 상기 수소 소스들(64)의 잔부는 상기 제2 가스로부터 공급되는 상기 소스들(66)과 결합할 수 있다. 이에 따라, 상기 수소 소스들(64)의 상기 잔부가 상기 절연막(20) 내부로 침투하는 것이 억제되어, 상기 기판(10) 상에 형성된 상기 정보저장 소자들의 열화가 최소화될 수 있다. 따라서, 상기 도전 패턴들(35)을 포함하는 반도체 소자의 전기적 특성 및 신뢰성이 개선될 수 있다.According to the concept of the present invention, in the cleaning process 50 , the mixed gas 40 of the first gas and the second gas including different materials may be used as a source gas. The first gas may include elemental hydrogen (H), and the second gas may include an element capable of combining with elemental hydrogen (H). In this case, a portion of the hydrogen sources 64 supplied from the first gas may be used to remove the chlorine sources 62 , and the remainder of the hydrogen sources 64 may be used from the second gas. It may be combined with the supplied sources 66 . Accordingly, penetration of the remainder of the hydrogen sources 64 into the insulating layer 20 may be suppressed, and deterioration of the information storage devices formed on the substrate 10 may be minimized. Accordingly, electrical characteristics and reliability of the semiconductor device including the conductive patterns 35 may be improved.

도 5는 본 발명의 일 실시예에 따른 자기 기억 소자의 제조방법을 설명하기 위한 순서도이다. 도 6 내지 도 9는 본 발명의 일 실시예에 따른 자기 기억 소자의 제조방법을 설명하기 위한 단면도들이다. 도 10은 본 발명의 일 실시예에 따른 자기터널접합 패턴의 일 예를 설명하기 위한 단면도이고, 도 11은 본 발명의 일 실시예에 따른 자기터널접합 패턴의 다른 예를 설명하기 위한 단면도이다.5 is a flowchart illustrating a method of manufacturing a magnetic memory device according to an embodiment of the present invention. 6 to 9 are cross-sectional views for explaining a method of manufacturing a magnetic memory device according to an embodiment of the present invention. 10 is a cross-sectional view illustrating an example of a magnetic tunnel junction pattern according to an embodiment of the present invention, and FIG. 11 is a cross-sectional view illustrating another example of a magnetic tunnel junction pattern according to an embodiment of the present invention.

먼저, 도 6을 참조하면, 기판(100) 상에 제1 층간 절연막(102)이 형성될 수 있다. 상기 기판(100)은 반도체 기판을 포함할 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판 등을 포함할 수 있다. 일 실시예에 따르면, 선택 소자들(미도시)이 상기 기판(100) 상에 형성될 수 있으며, 상기 제1 층간 절연막(102)이 상기 선택 소자들을 덮도록 형성될 수 있다. 상기 선택 소자들은 전계 효과 트랜지스터들일 수 있다. 이와는 달리, 상기 선택 소자들은 다이오드들일 수도 있다. 상기 제1 층간 절연막(102)은 산화물, 질화물, 및/또는 산화질화물을 포함하는 단일층 또는 다층으로 형성될 수 있다.First, referring to FIG. 6 , a first interlayer insulating layer 102 may be formed on a substrate 100 . The substrate 100 may include a semiconductor substrate. For example, the substrate 100 may include a silicon substrate, a germanium substrate, or a silicon-germanium substrate. According to an embodiment, selection elements (not shown) may be formed on the substrate 100 , and the first interlayer insulating layer 102 may be formed to cover the selection elements. The selection elements may be field effect transistors. Alternatively, the selection elements may be diodes. The first interlayer insulating layer 102 may be formed as a single layer or a multilayer including oxide, nitride, and/or oxynitride.

하부 콘택 플러그들(104)이 상기 제1 층간 절연막(102) 내에 형성될 수 있다. 상기 하부 콘택 플러그들(104)의 각각은 상기 제1 층간 절연막(102)을 관통하여 상기 선택 소자들 중 대응하는 선택 소자의 일 단자에 전기적으로 접속될 수 있다. 상기 하부 콘택 플러그들(104)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. Lower contact plugs 104 may be formed in the first interlayer insulating layer 102 . Each of the lower contact plugs 104 may pass through the first interlayer insulating layer 102 to be electrically connected to one terminal of a corresponding one of the selection elements. The lower contact plugs 104 may be formed of a doped semiconductor material (eg, doped silicon), a metal (eg, tungsten, titanium, and/or tantalum), a conductive metal nitride (eg, titanium nitride, tantalum nitride, and/or tungsten nitride), and a metal-semiconductor compound (eg, metal silicide).

상기 제1 층간 절연막(102) 상에 하부 전극막(106)이 형성될 수 있고, 상기 하부 전극막(106) 상에 자기터널접합막(150)이 형성될 수 있다. 상기 하부 전극막(106)은 상기 제1 층간 절연막(102)과 상기 자기터널접합막(150) 사이에 개재할 수 있다. A lower electrode layer 106 may be formed on the first interlayer insulating layer 102 , and a magnetic tunnel junction layer 150 may be formed on the lower electrode layer 106 . The lower electrode layer 106 may be interposed between the first interlayer insulating layer 102 and the magnetic tunnel junction layer 150 .

상기 하부 전극막(106)은 질화티타늄 및/또는 질화탄탈늄 등과 같은 도전성 금속질화물을 포함할 수 있다. 상기 하부 전극막(106)은 상기 자기 터널 접합막(150)을 구성하는 자성막들의 결정 성장에 도움을 주는 물질(일 예로, 루테늄(Ru) 등)을 포함할 수 있다. 상기 하부 전극막(106)은 스퍼터링, 화학기상증착, 또는 원자층증착 공정 등으로 형성될 수 있다.The lower electrode layer 106 may include a conductive metal nitride such as titanium nitride and/or tantalum nitride. The lower electrode layer 106 may include a material (eg, ruthenium (Ru)) that helps crystal growth of magnetic layers constituting the magnetic tunnel junction layer 150 . The lower electrode layer 106 may be formed by sputtering, chemical vapor deposition, or an atomic layer deposition process.

상기 자기터널접합막(150)은 상기 하부 전극막(106) 상에 차례로 적층된 제1 자성막(108), 터널 배리어막(110), 및 제2 자성막(112)을 포함할 수 있다. 상기 제1 및 제2 자성막들(108, 112) 중에서 어느 하나는 일 방향으로 고정된 자화 방향을 갖는 고정층에 해당할 수 있으며, 다른 하나는 상기 고정된 자화 방향에 평행 또는 반평행 하게 변경 가능한 자화 방향을 갖는 자유층에 해당할 수 있다. The magnetic tunnel junction layer 150 may include a first magnetic layer 108 , a tunnel barrier layer 110 , and a second magnetic layer 112 sequentially stacked on the lower electrode layer 106 . One of the first and second magnetic layers 108 and 112 may correspond to a pinned layer having a magnetization direction fixed in one direction, and the other may be changed to be parallel or antiparallel to the fixed magnetization direction. It may correspond to a free layer having a magnetization direction.

일 예로, 상기 고정층 및 상기 자유층의 자화 방향들은 상기 터널 배리어막(110)과 상기 제2 자성막(112) 사이의 계면에 실질적으로 수직할 수 있다. 이 경우, 상기 고정층 및 상기 자유층의 각각은 수직 자성 물질(ex, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 예컨대, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. For example, the magnetization directions of the pinned layer and the free layer may be substantially perpendicular to an interface between the tunnel barrier layer 110 and the second magnetic layer 112 . In this case, each of the pinned layer and the free layer is a perpendicular magnetic material (ex, CoFeTb, CoFeGd, CoFeDy ), a perpendicular magnetic material having an L10 structure, CoPt having a hexagonal close packed lattice structure, and perpendicular magnetism It may include at least one of the structures. The perpendicular magnetic material having the L10 structure may include at least one of FePt having an L10 structure, FePd having an L10 structure, CoPd having an L10 structure, or CoPt having an L10 structure . The perpendicular magnetic structure may include alternatingly and repeatedly stacked magnetic layers and non-magnetic layers. For example, the perpendicular magnetic structure may include (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, ( At least one of CoCr/Pt)n or (CoCr/Pd)n (n is the number of stacking) may be included.

다른 예로, 상기 고정층 및 상기 자유층의 자화방향들은 상기 터널 배리어막(110)와 상기 제2 자성막(112)의 상기 계면에 실질적으로 평행할 수 있다. 이 경우, 상기 고정층 및 상기 자유층의 각각은 강자성 물질을 포함할 수 있다. 상기 고정층은 상기 고정층 내 상기 강자성 물질의 자화 방향을 고정시키기 위한 반 강자성 물질을 더 포함할 수 있다.As another example, the magnetization directions of the pinned layer and the free layer may be substantially parallel to the interface between the tunnel barrier layer 110 and the second magnetic layer 112 . In this case, each of the pinned layer and the free layer may include a ferromagnetic material. The pinned layer may further include an antiferromagnetic material for fixing a magnetization direction of the ferromagnetic material in the pinned layer.

상기 터널 배리어막(110)은 마그네슘(Mg) 산화막, 티타늄(Ti) 산화막, 알루미늄(Al) 산화막, 마그네슘-아연(Mg-Zn) 산화막, 또는 마그네슘-붕소(Mg-B) 산화막 중에서 적어도 하나를 포함할 수 있다.The tunnel barrier film 110 is formed of at least one of a magnesium (Mg) oxide film, a titanium (Ti) oxide film, an aluminum (Al) oxide film, a magnesium-zinc (Mg-Zn) oxide film, or a magnesium-boron (Mg-B) oxide film. may include

상기 제1 자성막(108), 상기 터널 배리어막(110), 및 상기 제2 자성막(112)의 각각은 물리 기상 증착법 또는 화학 기상 증착법으로 형성될 수 있다.Each of the first magnetic layer 108 , the tunnel barrier layer 110 , and the second magnetic layer 112 may be formed by a physical vapor deposition method or a chemical vapor deposition method.

상기 자기터널접합막(150) 상에 도전성 마스크 패턴들(114)이 형성될 수 있다. 상기 도전성 마스크 패턴들(114)은 텅스텐, 티타늄, 탄탈륨, 알루미늄, 및 금속 질화물들(ex, 티타늄 질화물 및 탄탈륨 질화물) 중에서 적어도 하나를 포함할 수 있다. 상기 도전성 마스크 패턴들(114)은 후술될 자기터널접합 패턴들이 형성될 영역을 정의할 수 있다.Conductive mask patterns 114 may be formed on the magnetic tunnel junction layer 150 . The conductive mask patterns 114 may include at least one of tungsten, titanium, tantalum, aluminum, and metal nitrides (eg, titanium nitride and tantalum nitride). The conductive mask patterns 114 may define regions in which magnetic tunnel junction patterns, which will be described later, are formed.

도 5 및 도 7을 참조하면, 상기 도전성 마스크 패턴들(114)을 식각 마스크로 상기 자기터널접합막(150)을 식각하여 자기터널접합 패턴들(MTJ)이 형성될 수 있다(S100). 상기 식각 공정은, 일 예로, 스퍼터링 방법을 이용하여 수행될 수 있다. 상기 자기터널접합 패턴들(MTJ)은 수평적으로 서로 이격되도록 형성될 수 있다. 5 and 7 , magnetic tunnel junction patterns MTJ may be formed by etching the magnetic tunnel junction layer 150 using the conductive mask patterns 114 as an etch mask ( S100 ). The etching process may be performed using, for example, a sputtering method. The magnetic tunnel junction patterns MTJ may be horizontally spaced apart from each other.

더하여, 상기 식각 공정에 의해 상기 하부 전극막(106)이 식각되어 수평적으로 서로 이격된 하부 전극들(BE)이 형성될 수 있다. 상기 하부 전극들(BE)은 상기 제1 층간 절연막(102) 내에 형성된 상기 하부 콘택 플러그들(104)에 각각 전기적으로 연결될 수 있다. 일 실시예에 따르면, 상기 하부 전극들(BE) 각각의 하면은 상기 하부 콘택 플러그들(104) 각각의 상면에 접할 수 있다. In addition, the lower electrode layer 106 may be etched by the etching process to form lower electrodes BE that are horizontally spaced apart from each other. The lower electrodes BE may be electrically connected to the lower contact plugs 104 formed in the first interlayer insulating layer 102 , respectively. In example embodiments, a lower surface of each of the lower electrodes BE may be in contact with an upper surface of each of the lower contact plugs 104 .

상기 자기터널접합 패턴들(MTJ)은 상기 하부 전극들(BE) 상에 각각 제공될 수 있다. 상기 자기터널접합 패턴들(MTJ)의 각각은 상기 하부 전극들(BE) 중 대응하는 하부 전극(BE)을 통하여 상기 하부 콘택 플러그들(104) 중 대응하는 하부 콘택 플러그(104)에 전기적으로 연결될 수 있다. 상기 자기터널접합 패턴들(MTJ)의 각각은, 상기 하부 전극들(BE)의 각각 상에 차례로 적층된 제1 자성 패턴(108P), 터널 배리어(110P), 및 제2 자성 패턴(112P)을 포함할 수 있다.The magnetic tunnel junction patterns MTJ may be respectively provided on the lower electrodes BE. Each of the magnetic tunnel junction patterns MTJ may be electrically connected to a corresponding lower contact plug 104 of the lower contact plugs 104 through a corresponding lower electrode BE of the lower electrodes BE. can Each of the magnetic tunnel junction patterns MTJ includes a first magnetic pattern 108P, a tunnel barrier 110P, and a second magnetic pattern 112P sequentially stacked on each of the lower electrodes BE. may include

상기 도전성 마스크 패턴들(114)은 상기 자기터널접합 패턴들(MTJ) 상에 각각 제공되는 상부 전극들(TE)로 기능할 수 있다.The conductive mask patterns 114 may function as upper electrodes TE respectively provided on the magnetic tunnel junction patterns MTJ.

일 실시예에 따르면, 도 10에 도시된 바와 같이, 상기 제1 및 제2 자성 패턴들(108P, 112P)의 자화방향들(108a, 112a)은 상기 터널 배리어(110P)와 상기 제2 자성 패턴(112P)의 계면에 실질적으로 평행할 수 있다. 도 10은 상기 제1 자성 패턴(108P)이 고정층이고, 상기 제2 자성 패턴(112P)이 자유층인 경우를 예로서 개시하나, 이에 한정되지 않는다. 도 10에 도시된 바와 달리, 상기 제1 자성 패턴(108P)이 자유층이고, 상기 제2 자성 패턴(112P)이 고정층일 수도 있다. According to an embodiment, as shown in FIG. 10 , the magnetization directions 108a and 112a of the first and second magnetic patterns 108P and 112P are the tunnel barrier 110P and the second magnetic pattern. may be substantially parallel to the interface of (112P). 10 illustrates a case in which the first magnetic pattern 108P is a pinned layer and the second magnetic pattern 112P is a free layer as an example, but is not limited thereto. 10 , the first magnetic pattern 108P may be a free layer, and the second magnetic pattern 112P may be a pinned layer.

상기 평행한 자화 방향들(108a, 112a)을 갖는 상기 제1 및 제2 자성 패턴들(108P, 112P)은 강자성 물질을 포함할 수 있다. 상기 제1 자성 패턴(108P)은 상기 제1 자성 패턴(108P) 내 상기 강자성 물질의 자화 방향을 고정시키기 위한 반강자성 물질을 더 포함할 수 있다. The first and second magnetic patterns 108P and 112P having the parallel magnetization directions 108a and 112a may include a ferromagnetic material. The first magnetic pattern 108P may further include an antiferromagnetic material for fixing a magnetization direction of the ferromagnetic material in the first magnetic pattern 108P.

다른 실시예에 따르면, 도 11에 도시된 바와 같이, 상기 제1 및 제2 자성 패턴들(108P, 112P)의 자화방향들(108a, 112a)은 상기 터널 배리어(110P)와 상기 제2 자성 패턴(112P)의 계면에 실질적으로 수직할 수 있다. 도 11은 상기 제1 자성 패턴(108P)이 고정층이고, 상기 제2 자성 패턴(112P)이 자유층인 경우를 예로서 개시하나, 도 11에 도시된 바와 달리, 상기 제1 자성 패턴(108P)이 자유층이고, 상기 제2 자성 패턴(112P)이 고정층일 수도 있다.According to another embodiment, as shown in FIG. 11 , the magnetization directions 108a and 112a of the first and second magnetic patterns 108P and 112P are the tunnel barrier 110P and the second magnetic pattern. may be substantially perpendicular to the interface of (112P). 11 illustrates a case in which the first magnetic pattern 108P is a pinned layer and the second magnetic pattern 112P is a free layer as an example, but unlike the case shown in FIG. 11 , the first magnetic pattern 108P This free layer may be a pinned layer, and the second magnetic pattern 112P may be a pinned layer.

상기 수직한 자화 방향들(108a, 112a)을 갖는 상기 제1 및 제2 자성 패턴들(108P, 112P)은 수직 자성 물질(일 예로, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 일 예로, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다.The first and second magnetic patterns 108P and 112P having the perpendicular magnetization directions 108a and 112a are perpendicular magnetic material (eg, CoFeTb, CoFeGd, CoFeDy), a perpendicular magnetic material having an L10 structure, It may include at least one of CoPt having a Hexagonal Close Packed Lattice structure, and a perpendicular magnetic structure. The perpendicular magnetic material having the L10 structure may include at least one of FePt having an L10 structure, FePd having an L10 structure, CoPd having an L10 structure, or CoPt having an L10 structure. The perpendicular magnetic structure may include alternatingly and repeatedly stacked magnetic layers and non-magnetic layers. For example, the perpendicular magnetic structure may include (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, At least one of (CoCr/Pt)n or (CoCr/Pd)n (n is the number of stacking) may be included.

도 5 및 도 8을 참조하면, 상기 제1 층간 절연막(102) 상에 상기 자기터널접합 패턴들(MTJ)을 덮는 층간 절연막(128)이 형성될 수 있다(S110). 5 and 8 , an interlayer insulating layer 128 covering the magnetic tunnel junction patterns MTJ may be formed on the first interlayer insulating layer 102 ( S110 ).

구체적으로, 상기 제1 층간 절연막(102) 상에 상기 하부 전극들(BE), 상기 자기터널접합 패턴들(MTJ), 및 상기 상부 전극들(TE)을 덮는 제2 층간 절연막(120)이 형성될 수 있다. 상기 제2 층간 절연막(120)은 단일층 또는 다층일 수 있다. 일 예로, 상기 제2 층간 절연막(120)은 산화막(ex, 실리콘 산화막), 질화막(ex, 실리콘 질화막), 및/또는 산화질화막(ex, 실리콘 산화질화막)을 포함할 수 있다. Specifically, a second interlayer insulating layer 120 is formed on the first interlayer insulating layer 102 to cover the lower electrodes BE, the magnetic tunnel junction patterns MTJ, and the upper electrodes TE. can be The second interlayer insulating layer 120 may be a single layer or a multilayer. For example, the second interlayer insulating layer 120 may include an oxide layer (ex, silicon oxide layer), a nitride layer (ex, silicon nitride layer), and/or an oxynitride layer (ex, silicon oxynitride layer).

상기 제2 층간 절연막(120) 내에 상기 상부 전극들(TE)에 각각 연결되는 상부 콘택 플러그들(122)이 형성될 수 있다. 상기 상부 콘택 플러그들(122)을 형성하는 것은, 일 예로, 상기 제2 층간 절연막(120) 내에 상기 상부 전극들(TE)의 상부들을 각각 노출하는 콘택 홀들을 형성하는 것, 및 상기 콘택 홀들 내에 상기 상부 콘택 플러그들(122)을 각각 형성하는 것을 포함할 수 있다. 상기 상부 콘택 플러그들(122)은 일 예로, 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.Upper contact plugs 122 respectively connected to the upper electrodes TE may be formed in the second interlayer insulating layer 120 . Forming the upper contact plugs 122 may include, for example, forming contact holes exposing upper portions of the upper electrodes TE in the second interlayer insulating layer 120 , and forming contact holes in the contact holes. It may include forming each of the upper contact plugs 122 . The upper contact plugs 122 may include, for example, a doped semiconductor material (eg, doped silicon), a metal (eg, tungsten, titanium, and/or tantalum), a conductive metal nitride (eg, titanium nitride, tantalum nitride, and/or tungsten nitride), and a metal-semiconductor compound (eg, metal silicide).

상기 제2 층간 절연막(120) 상에 비트 라인들(124)이 형성될 수 있다. 상기 비트 라인들(124)을 형성하는 것은, 일 예로 상기 제2 층간 절연막(120) 상에 몰드막(미도시)을 형성하는 것, 상기 몰드막을 패터닝하여 상기 콘택 홀들에 연결되는 트렌치들(미도시)을 형성하는 것, 및 상기 트렌치들 내에 상기 비트 라인들(124)을 형성하는 것을 포함할 수 있다. 일 실시예에 따르면, 상기 상부 콘택 플러그들(122) 및 상기 비트 라인들(124)은 동시에 형성될 수 있다. 일 예로, 상기 상부 콘택 플러그들(122) 및 상기 비트 라인들(124)을 형성하는 것은, 상기 몰드막 상에 상기 콘택 홀들 및 상기 트렌치들을 채우는 도전막(미도시)을 형성하고, 상기 몰드막이 노출될때까지 상기 도전막을 평탄화하는 것을 포함할 수 있다. 상기 비트 라인들(124)은 일 예로, 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.Bit lines 124 may be formed on the second interlayer insulating layer 120 . Forming the bit lines 124 includes, for example, forming a mold layer (not shown) on the second interlayer insulating layer 120 , and patterning the mold layer to form trenches (not shown) connected to the contact holes. city), and forming the bit lines 124 in the trenches. According to an embodiment, the upper contact plugs 122 and the bit lines 124 may be simultaneously formed. For example, in forming the upper contact plugs 122 and the bit lines 124 , a conductive layer (not shown) filling the contact holes and the trenches is formed on the mold layer, and the mold layer is formed. It may include planarizing the conductive layer until exposed. The bit lines 124 may include, for example, a doped semiconductor material (eg, doped silicon), a metal (eg, tungsten, titanium, and/or tantalum), a conductive metal nitride (eg, titanium nitride, tantalum nitride, and / or tungsten nitride), and a metal-semiconductor compound (eg, metal silicide).

상기 제2 층간 절연막(120) 상에 상기 비트 라인들(124)을 덮는 제3 층간 절연막(125)이 형성될 수 있다. 상기 제3 층간 절연막(125)은 단일층 또는 다층일 수 있다. 일 예로, 상기 제3 층간 절연막(125)은 산화막(ex, 실리콘 산화막), 질화막(ex, 실리콘 질화막), 및/또는 산화질화막(ex, 실리콘 산화질화막)을 포함할 수 있다.A third interlayer insulating layer 125 covering the bit lines 124 may be formed on the second interlayer insulating layer 120 . The third interlayer insulating layer 125 may be a single layer or a multilayer. For example, the third interlayer insulating layer 125 may include an oxide layer (eg, a silicon oxide layer), a nitride layer (ex, a silicon nitride layer), and/or an oxynitride layer (ex, a silicon oxynitride layer).

상기 제2 층간 절연막(120) 및 상기 제3 층간 절연막(125)은 상기 자기터널접합 패턴들(MTJ)을 덮는 상기 층간 절연막(128)으로 정의될 수 있다. 상기 상부 콘택 플러그들(122) 및 상기 비트 라인들(124)은 상기 층간 절연막(128) 내에 제공되어 상기 자기터널접합 패턴들(MTJ)에 전기적으로 연결될 수 있다. The second interlayer insulating layer 120 and the third interlayer insulating layer 125 may be defined as the interlayer insulating layer 128 covering the magnetic tunnel junction patterns MTJ. The upper contact plugs 122 and the bit lines 124 may be provided in the interlayer insulating layer 128 to be electrically connected to the magnetic tunnel junction patterns MTJ.

상기 층간 절연막(128) 상에 도전막(130)이 형성될 수 있다(S120). 상기 도전막(130)은 일 예로, 알루미늄을 포함할 수 있다. 상기 도전막(130)은 일 예로, 스퍼터링 공정을 이용하여 형성될 수 있다.A conductive layer 130 may be formed on the interlayer insulating layer 128 ( S120 ). The conductive layer 130 may include, for example, aluminum. The conductive layer 130 may be formed using, for example, a sputtering process.

도 5 및 도 9를 참조하면, 상기 도전막(130)을 패터닝하여 배선 패턴들(135)이 형성될 수 있다(S130). 상기 배선 패턴들(135)을 형성하는 것은, 상기 도전막(130) 상에 상기 배선 패턴들(135)이 형성될 영역을 정의하는 마스크 패턴들(미도시)을 형성하는 것, 및 상기 마스크 패턴들을 식각 마스크로 상기 도전막(130)을 식각하는 것을 포함할 수 있다. 상기 도전막(130)을 식각하는 것은, 염소 원소(chlorine, Cl)를 포함하는 소스 가스를 이용하여 상기 도전막(130)을 건식 식각하는 것을 포함할 수 있다. 상기 식각 공정 후, 도 4를 참조하여 설명한 바와 같이, 상기 배선 패턴들(135) 상에 염소 소스들(62)이 남아 있을 수 있다. 5 and 9 , wiring patterns 135 may be formed by patterning the conductive layer 130 ( S130 ). Forming the wiring patterns 135 includes forming mask patterns (not shown) defining regions in which the wiring patterns 135 are to be formed on the conductive layer 130 , and the mask pattern It may include etching the conductive layer 130 as an etch mask. The etching of the conductive layer 130 may include dry etching the conductive layer 130 using a source gas containing chlorine (Cl). After the etching process, as described with reference to FIG. 4 , chlorine sources 62 may remain on the wiring patterns 135 .

상기 배선 패턴들(135)이 형성된 후, 제1 가스 및 제2 가스의 혼합 가스(40)를 이용하는 세정 공정(50)이 수행될 수 있다(S140). 상기 제1 가스 및 상기 제2 가스는 서로 다른 물질을 포함할 수 있다. 상기 제1 가스는 수소 원소(H)을 포함할 수 있고, 상기 제2 가스는 수소 원소(H)와 결합 가능한 원소(일 예로, 산소 원소(O), 질소 원소(N) 등)를 포함할 수 있다. 상기 제1 가스 내 수소 원소(H)의 농도는 상기 제2 가스 내 수소 원소(H)의 농도보다 클 수 있다. 일 예로, 상기 제1 가스는 수증기(H20)를 포함할 수 있고, 상기 제2 가스는 산소(O2) 및 질소(N2) 중 적어도 하나를 포함할 수 있다. 상기 세정 공정(50)은 상기 제1 가스 및 상기 제2 가스의 상기 혼합 가스(40)를 플라즈마 소스로 이용하는 플라즈마 처리 공정일 수 있다. After the wiring patterns 135 are formed, a cleaning process 50 using a mixed gas 40 of a first gas and a second gas may be performed ( S140 ). The first gas and the second gas may include different materials. The first gas may include elemental hydrogen (H), and the second gas may include elements capable of combining with elemental hydrogen (H) (for example, element oxygen (O), element nitrogen (N), etc.) can A concentration of elemental hydrogen (H) in the first gas may be greater than a concentration of elemental hydrogen (H) in the second gas. For example, the first gas may include water vapor (H 2 0), and the second gas may include at least one of oxygen (O 2 ) and nitrogen (N 2 ). The cleaning process 50 may be a plasma processing process using the mixed gas 40 of the first gas and the second gas as a plasma source.

상기 세정 공정(50) 동안, 도 4를 참조하여 설명한 바와 같이, 상기 제1 가스로부터 공급되는 수소 소스들(64)의 일부는 상기 염소 소스들(62)을 제거하는데 이용될 수 있다. 일 예로, 상기 염소 소스들(62)과 상기 수소 소스들(64)이 결합하여 염화수소(HCl)가 형성될 수 있고, 염화수소(HCl)가 휘발됨에 따라 상기 염소 소스들(62)이 상기 배선 패턴들(135)로부터 제거될 수 있다. 상기 세정 공정(50) 동안, 상기 제2 가스로부터 공급되는 소스들(sources, 66, 일 예로, 산소 소스, 질소 소스 등)은 상기 수소 소스들(64)의 잔부와 반응할 수 있다. 일 예로, 상기 수소 소스들(64)의 상기 잔부는 상기 제2 가스로부터 공급되는 산소 소스들(66)과 결합하여 수산화기(hydroxyl group, OH)로 변형될 수 있다.During the cleaning process 50 , as described with reference to FIG. 4 , a portion of the hydrogen sources 64 supplied from the first gas may be used to remove the chlorine sources 62 . For example, hydrogen chloride (HCl) may be formed by combining the chlorine sources 62 and the hydrogen sources 64, and as the hydrogen chloride (HCl) is volatilized, the chlorine sources 62 may form the wiring pattern. It can be removed from the fields 135 . During the cleaning process 50 , sources 66 (eg, an oxygen source, a nitrogen source, etc.) supplied from the second gas may react with the remainder of the hydrogen sources 64 . For example, the remainder of the hydrogen sources 64 may be combined with the oxygen sources 66 supplied from the second gas to be transformed into a hydroxyl group (OH).

일반적으로, 상기 배선 패턴들(135) 상에 상기 염소 소스들(62)이 남아 있는 경우, 상기 염소 소스들(62)은 상기 배선 패턴들(135)의 부식(corrosion) 등 불량의 원인이 될 수 있다. 이 경우, 수소 원소(H)를 포함하는 소스 가스(일 예로, H2O)를 이용한 세정 공정을 수행하여 상기 배선 패턴들(135)로부터 상기 염소 소스들(62)이 제거될 수 있다. 다만, 상기 세정 공정 동안, 상기 소스 가스로부터 공급되는 수소 소스들 중 일부는 상기 층간 절연막(128)을 통하여 상기 자기터널접합 패턴들(MTJ)을 구성하는 자성 패턴들 내로 침투할 수 있고, 이에 따라, 상기 자기터널접합 패턴들(MTJ)의 자성 특성이 열화될 수 있다.In general, when the chlorine sources 62 remain on the wiring patterns 135 , the chlorine sources 62 may cause defects such as corrosion of the wiring patterns 135 . can In this case, the chlorine sources 62 may be removed from the wiring patterns 135 by performing a cleaning process using a source gas (eg, H 2 O) containing elemental hydrogen (H). However, during the cleaning process, some of the hydrogen sources supplied from the source gas may penetrate into the magnetic patterns constituting the magnetic tunnel junction patterns MTJ through the interlayer insulating layer 128 , and thus , magnetic properties of the magnetic tunnel junction patterns MTJ may be deteriorated.

본 발명의 개념에 따르면, 상기 세정 공정(50)은 서로 다른 물질을 포함하는 상기 제1 가스 및 상기 제2 가스의 상기 혼합 가스(40)를 소스 가스로 이용할 수 있다. 상기 제1 가스는 수소 원소(H)을 포함할 수 있고, 상기 제2 가스는 수소 원소(H)와 결합 가능한 원소를 포함할 수 있다. 이 경우, 상기 제1 가스로부터 공급되는 상기 수소 소스들(64)의 일부는 상기 염소 소스들(62)을 제거하는데 이용될 수 있고, 상기 수소 소스들(64)의 잔부는 상기 제2 가스로부터 공급되는 상기 소스들(66)과 결합할 수 있다. 이에 따라, 상기 수소 소스들(64)의 상기 잔부가 상기 자기터널접합 패턴들(MTJ) 내로 침투하는 것이 억제되어, 상기 자기터널접합 패턴들(MTJ)의 열화가 최소화될 수 있다. According to the concept of the present invention, in the cleaning process 50 , the mixed gas 40 of the first gas and the second gas including different materials may be used as a source gas. The first gas may include elemental hydrogen (H), and the second gas may include an element capable of combining with elemental hydrogen (H). In this case, a portion of the hydrogen sources 64 supplied from the first gas may be used to remove the chlorine sources 62 , and the remainder of the hydrogen sources 64 may be supplied from the second gas. It may be combined with the supplied sources 66 . Accordingly, penetration of the remainder of the hydrogen sources 64 into the magnetic tunnel junction patterns MTJ may be suppressed, and deterioration of the magnetic tunnel junction patterns MTJ may be minimized.

일 실시예에 따르면, 상기 혼합 가스(40) 내 상기 제1 가스의 부피비는 약 1% 내지 약 25%일 수 있다. 상기 혼합 가스(40) 내 상기 제1 가스의 부피비가 약 1%보다 작은 경우, 상기 배선 패턴들(135)로부터 상기 염소 소스들(62)를 제거하는 것이 어려울 수 있다. 상기 혼합 가스(40) 내 상기 제1 가스의 부피비가 약 25%보다 큰 경우, 상기 제1 가스로부터 공급되는 상기 수소 소스들(64)이 상기 자기터널접합 패턴들(MTJ) 내로 침투하는 것을 억제하는 것이 어려울 수 있다. According to an embodiment, the volume ratio of the first gas in the mixed gas 40 may be about 1% to about 25%. When the volume ratio of the first gas in the mixed gas 40 is less than about 1%, it may be difficult to remove the chlorine sources 62 from the wiring patterns 135 . When the volume ratio of the first gas in the mixed gas 40 is greater than about 25%, the hydrogen sources 64 supplied from the first gas are suppressed from penetrating into the magnetic tunnel junction patterns MTJ. It can be difficult to do.

상기 배선 패턴들(135)은 상기 비트 라인들(124)에 전기적으로 연결될 수 있다. 상기 배선 패턴들(135)은 상기 제3 층간 절연막(125) 내에 형성되는 적어도 하나의 도전 패턴(미도시)을 통하여 상기 비트 라인들(124)에 전기적으로 연결될 수 있다. 상기 배선 패턴들(135)은 상기 비트 라인들(124) 및 상기 상부 콘택 플러그들(122)을 통하여 상기 자기터널접합 패턴들(MTJ)에 전기적으로 연결될 수 있다. The wiring patterns 135 may be electrically connected to the bit lines 124 . The wiring patterns 135 may be electrically connected to the bit lines 124 through at least one conductive pattern (not shown) formed in the third interlayer insulating layer 125 . The wiring patterns 135 may be electrically connected to the magnetic tunnel junction patterns MTJ through the bit lines 124 and the upper contact plugs 122 .

상기 배선 패턴들(135)은 상기 자기터널접합 패턴들(MTJ)보다 상기 기판(100)의 상면으로부터 더 높은 높이(level)에 위치할 수 있다. 상기 비트 라인들(124)은 상기 배선 패턴들(135)과 상기 자기터널접합 패턴들(MTJ) 사이의 높이(level)에 위치할 수 있다. 일 실시예에 따르면, 상기 배선 패턴들(135)은 자기 기억 소자의 최상부에 배치되는 배선들일 수 있다. The wiring patterns 135 may be positioned at a higher level from the top surface of the substrate 100 than the magnetic tunnel junction patterns MTJ. The bit lines 124 may be positioned at a level between the wiring patterns 135 and the magnetic tunnel junction patterns MTJ. According to an embodiment, the wiring patterns 135 may be wirings disposed on the top of the magnetic memory device.

도 12는 본 발명의 일 실시예에 따라 제조된 자기 기억 소자의 셀 어레이를 나타내는 도면이다.12 is a diagram illustrating a cell array of a magnetic memory device manufactured according to an embodiment of the present invention.

도 12를 참조하면, 복수의 단위 메모리 셀들(MC)이 2차원적으로 또는 3차원적으로 배열될 수 있다. 상기 단위 메모리 셀들(MC)의 각각은 서로 교차하는 워드 라인(WL)과 비트 라인(BL) 사이에 연결될 수 있다. 상기 단위 메모리 셀들(MC)의 각각은 메모리 소자(ME, memory element) 및 선택 소자(SE, select element)를 포함할 수 있다. 상기 선택 소자(SE) 및 상기 메모리 소자(ME)는 전기적으로 직렬로 연결될 수 있다. Referring to FIG. 12 , a plurality of unit memory cells MC may be arranged two-dimensionally or three-dimensionally. Each of the unit memory cells MC may be connected between a word line WL and a bit line BL that cross each other. Each of the unit memory cells MC may include a memory element (ME) and a select element (SE). The selection element SE and the memory element ME may be electrically connected in series.

상기 메모리 소자(ME)는 상기 비트 라인(BL)과 상기 선택 소자(SE) 사이에 연결될 수 있다. 상기 선택 소자(SE)는 상기 메모리 소자(ME)와 소스 라인(SL) 사이에 배치될 수 있으며, 상기 워드 라인(WL)에 의해 제어될 수 있다. 상기 메모리 소자(ME)는 이에 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 소자일 수 있다. 일 예로, 상기 메모리 소자(ME)는 이를 통과하는 전류에 의한 스핀 전달 과정을 이용하여 이의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 상기 메모리 소자(ME)는 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다.The memory device ME may be connected between the bit line BL and the selection device SE. The selection element SE may be disposed between the memory element ME and the source line SL, and may be controlled by the word line WL. The memory element ME may be a variable resistance element that can be switched to two resistance states by an electric pulse applied thereto. For example, the memory device ME may be formed to have a thin film structure in which its electrical resistance can be changed by using a spin transfer process by a current passing therethrough. The memory device ME may have a thin film structure configured to exhibit magnetoresistance characteristics, and may include at least one ferromagnetic material and/or at least one antiferromagnetic material.

상기 선택 소자(SE)는 상기 워드 라인(WL)의 전압에 따라 상기 메모리 소자(ME)로의 전류 공급을 선택적으로 제어하도록 구성될 수 있다. 상기 선택 소자(SE)는 다이오드, 피엔피 바이폴라 트랜지스터, 엔피엔 바이폴라 트랜지스터, 엔모스 전계효과트랜지스터 및 피모스 전계효과트랜지스터 중의 하나일 수 있다. 예를 들어, 상기 선택 소자(SE)가 3단자 소자인 바이폴라 트랜지스터 또는 모스 전계효과트랜지스터로 구성되는 경우, 메모리 어레이는 트랜지스터의 소오스 전극과 연결되는 상기 소스 라인(SL)을 더 포함할 수 있다. 상기 소스 라인(SL)은 서로 인접하는 워드 라인들(WL) 사이에 배치될 수 있고, 두 개의 트랜지스터들이 하나의 소스 라인(SL)을 공유할 수 있다.The selection element SE may be configured to selectively control the supply of current to the memory element ME according to the voltage of the word line WL. The selection element SE may be one of a diode, a PNP bipolar transistor, an NPM bipolar transistor, an NMOS field effect transistor, and a PMOS field effect transistor. For example, when the selection device SE includes a bipolar transistor or a MOS field effect transistor, which is a three-terminal device, the memory array may further include the source line SL connected to the source electrode of the transistor. The source line SL may be disposed between adjacent word lines WL, and two transistors may share one source line SL.

도 13은 본 발명의 일 실시예에 따라 제조된 자기 기억 소자의 단위 메모리 셀을 나타내는 도면이다.13 is a diagram illustrating a unit memory cell of a magnetic memory device manufactured according to an embodiment of the present invention.

도 13을 참조하면, 단위 메모리 셀들(MC)의 각각은 자기 메모리 요소(ME, magnetic memory element) 및 선택 소자(SE, select element)를 포함할 수 있다. 상기 선택 소자(SE) 및 상기 자기 메모리 요소(ME)는 전기적으로 직렬로 연결될 수 있다. 상기 자기 메모리 요소(ME)는 비트 라인(BL)과 상기 선택 소자(SE) 사이에 연결될 수 있다. 상기 선택 소자(SE)는 상기 자기 메모리 요소(ME)와 소스 라인(SL) 사이에 연결되며 워드 라인(WL)에 의해 제어될 수 있다. Referring to FIG. 13 , each of the unit memory cells MC may include a magnetic memory element (ME) and a select element (SE). The selection element SE and the magnetic memory element ME may be electrically connected in series. The magnetic memory element ME may be connected between the bit line BL and the selection element SE. The selection element SE is connected between the magnetic memory element ME and the source line SL and may be controlled by the word line WL.

상기 자기 메모리 요소(ME)는 서로 이격된 자성층들(ML1, ML2)과, 상기 자성층들(ML1, ML2) 사이의 터널 배리어층(TBL)으로 이루어진 자기터널접합(magnetic tunnel junction; MTJ)을 포함할 수 있다. 상기 자성층들(ML1, ML2) 중의 하나는 통상적인 사용 환경 아래에서, 외부 자계(external magnetic field)에 상관없이 고정된 자화 방향을 갖는 고정층일 수 있다. 상기 자성층들(ML1, ML2) 중 다른 하나는 외부 자계에 의해 자화 방향이 자유롭게 변화하는 자유층(free layer)일 수 있다.The magnetic memory element ME includes a magnetic tunnel junction (MTJ) including magnetic layers ML1 and ML2 spaced apart from each other and a tunnel barrier layer TBL between the magnetic layers ML1 and ML2. can do. One of the magnetic layers ML1 and ML2 may be a pinned layer having a fixed magnetization direction regardless of an external magnetic field under a normal use environment. The other one of the magnetic layers ML1 and ML2 may be a free layer whose magnetization direction is freely changed by an external magnetic field.

상기 자기터널접합(MTJ)의 전기적 저항은 상기 고정층 및 상기 자유층의 자화 방향들이 평행한 경우에 비해 이들이 반평행한(antiparallel) 경우에 훨씬 클 수 있다. 즉, 상기 자기터널접합(MTJ)의 전기적 저항은 상기 자유층의 자화 방향을 변경함으로써 조절될 수 있다. 이에 따라, 상기 자기 메모리 요소(ME)는 자화 방향에 따른 전기적 저항의 차이를 이용하여 상기 단위 메모리 셀(MC)에 데이터를 저장할 수 있다. The electrical resistance of the magnetic tunnel junction MTJ may be much greater when the magnetization directions of the pinned layer and the free layer are antiparallel than when they are parallel. That is, the electrical resistance of the magnetic tunnel junction MTJ may be adjusted by changing the magnetization direction of the free layer. Accordingly, the magnetic memory element ME may store data in the unit memory cell MC by using a difference in electrical resistance according to the magnetization direction.

본 발명의 개념에 따르면, 염소 원소(Cl)을 포함하는 소스 가스를 이용하여 도전막을 건식 식각함으로써 배선 패턴들을 형성한 후, 수소 원소(H)를 포함하는 제1 가스 및 수소 원소(H)와 결합 가능한 원소를 포함하는 제2 가스의 혼합 가스를 이용하는 세정 공정이 수행될 수 있다. 이 경우, 상기 제1 가스로부터 공급되는 수소 소스들의 일부는 상기 배선 패턴들 상에 남아 있는 염소 소스들을 제거하는데 이용될 수 있고, 이에 따라, 상기 염소 소스들에 의해 초래될 수 있는 상기 배선 패턴들의 불량(일 예로, 부식 등)이 억제될 수 있다. 더하여, 상기 수소 소스들의 잔부는 상기 제2 가스로부터 공급되는 소스들(일 예로, 산소 소스, 질소 소스 등)과 결합할 수 있고, 이에 따라, 상기 세정 공정 동안, 상기 수소 소스들의 상기 잔부가 자기터널접합 패턴들 내부로 침투되는 것이 억제되어 상기 자기터널접합 패턴들의 자성 특성의 열화가 최소화될 수 있다. According to the concept of the present invention, after forming wiring patterns by dry etching a conductive layer using a source gas containing elemental chlorine (Cl), a first gas containing elemental hydrogen (H) and elemental hydrogen (H) are A cleaning process using a mixed gas of a second gas including a combinable element may be performed. In this case, a portion of the hydrogen sources supplied from the first gas may be used to remove chlorine sources remaining on the wiring patterns, and accordingly, of the wiring patterns that may be caused by the chlorine sources. Defects (eg, corrosion, etc.) may be suppressed. In addition, the remainder of the hydrogen sources may be combined with sources (eg, an oxygen source, a nitrogen source, etc.) supplied from the second gas, so that during the cleaning process, the remainder of the hydrogen sources is self Penetration into the tunnel junction patterns is suppressed, so that deterioration of magnetic properties of the magnetic tunnel junction patterns can be minimized.

따라서, 자기 기억 소자의 전기적 특성 및 신뢰성이 개선될 수 있다.Accordingly, the electrical characteristics and reliability of the magnetic memory element can be improved.

본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다. The above description of embodiments of the present invention provides examples for the description of the present invention. Therefore, the present invention is not limited to the above embodiments, and within the technical spirit of the present invention, many modifications and changes are possible by combining the above embodiments by those of ordinary skill in the art. It is clear.

10, 100: 기판 20: 절연막
30, 130: 도전막 35: 도전 패턴들
40: 혼합 가스 50: 세정 공정
62: 염소 소스들 64: 수소 소스들
66: 소스들 102: 제1 층간 절연막
104: 하부 콘택 플러그들 106: 하부 전극막
108: 제1 자성막 110: 터널 배리어막
112: 제2 자성막 150: 자기터널접합막
114: 도전성 마스크 패턴들 BE: 하부 전극들
108P: 제1 자성 패턴 110P: 터널 배리어
112P: 제2 자성 패턴 MTJ: 자기터널접합 패턴들
TE: 상부 전극 120: 제2 층간 절연막
122: 상부 콘택 플러그들 124: 비트 라인들
125: 제3 층간 절연막 135: 배선 패턴들10, 100: substrate 20: insulating film
30, 130: conductive layer 35: conductive patterns
40: mixed gas 50: cleaning process
62: chlorine sources 64: hydrogen sources
66: sources 102: first interlayer insulating film
104: lower contact plugs 106: lower electrode layer
108: first magnetic film 110: tunnel barrier film
112: second magnetic film 150: magnetic tunnel junction film
114: conductive mask patterns BE: lower electrodes
108P: first magnetic pattern 110P: tunnel barrier
112P: second magnetic pattern MTJ: magnetic tunnel junction patterns
TE: upper electrode 120: second interlayer insulating film
122: upper contact plugs 124: bit lines
125: third interlayer insulating layer 135: wiring patterns

Claims (20)

기판 상에 절연막을 형성하는 것;
상기 절연막 상에 도전막을 형성하는 것;
상기 도전막을 패터닝하여 도전 패턴들을 형성하는 것; 및
상기 도전 패턴들 상에 세정 공정을 수행하는 것을 포함하되,
상기 도전 패턴들을 형성하는 것은, 클로린(Cl) 함유 가스를 이용하여 상기 도전막을 식각하는 것을 포함하고,
상기 세정 공정은 상기 도전 패턴들 상에 남은 클로린(Cl) 소스를 제거하기 위해 수행되고,
상기 세정 공정은 제1 가스 및 제2 가스의 혼합 가스를 이용하여 수행되고, 상기 제1 가스는 수증기를 포함하고, 상기 제2 가스는 수소 원소와 반응하는 소스 가스를 포함하고,
상기 제1 가스 내 수소 원소의 적어도 일부가 상기 도전 패턴들 상에 남은 상기 클로린(Cl) 소스와 반응하는 동안, 상기 제1 가스 내 상기 수소 원소의 나머지는 상기 제2 가스의 상기 소스 가스와 반응하는 배선 형성 방법.forming an insulating film on the substrate;
forming a conductive film on the insulating film;
patterning the conductive layer to form conductive patterns; and
Including performing a cleaning process on the conductive patterns,
Forming the conductive patterns includes etching the conductive layer using a chlorine (Cl) containing gas,
The cleaning process is performed to remove the chlorine (Cl) source remaining on the conductive patterns,
The cleaning process is performed using a mixed gas of a first gas and a second gas, the first gas includes water vapor, and the second gas includes a source gas reacting with elemental hydrogen,
While at least a portion of the elemental hydrogen in the first gas reacts with the chlorine (Cl) source remaining on the conductive patterns, the remainder of the elemental hydrogen in the first gas reacts with the source gas of the second gas How to form a wiring. 청구항 1에 있어서,
상기 제1 가스 내 수소 원소(H)의 농도는 상기 제2 가스 내 수소 원소(H)의 농도보다 큰 배선 형성 방법.The method according to claim 1,
The concentration of elemental hydrogen (H) in the first gas is greater than the concentration of elemental hydrogen (H) in the second gas. 청구항 1에 있어서,
상기 제2 가스의 상기 소스 가스는 산소(O2) 및 질소(N2) 중 적어도 하나를 포함하는 배선 형성 방법.The method according to claim 1,
The source gas of the second gas includes at least one of oxygen (O 2 ) and nitrogen (N 2 ). 삭제delete 청구항 1에 있어서,
상기 세정 공정은 상기 제1 가스 및 상기 제2 가스의 상기 혼합 가스를 플라즈마 소스로 이용하는 플라즈마 처리 공정인 배선 형성 방법.The method according to claim 1,
The cleaning process is a plasma processing process using the mixed gas of the first gas and the second gas as a plasma source. 청구항 1에 있어서,
상기 도전막은 알루미늄을 포함하는 배선 형성 방법.The method according to claim 1,
The conductive layer includes aluminum. 삭제delete 기판 상에 자기터널접합 패턴들을 형성하는 것;
상기 기판 상에 상기 자기터널접합 패턴들을 덮는 층간 절연막을 형성하는 것;
상기 층간 절연막 상에 도전막을 형성하는 것;
상기 도전막을 패터닝하여, 상기 자기터널접합 패턴들에 전기적으로 연결되는 배선 패턴들을 형성하는 것; 및
상기 배선 패턴들 상에 세정 공정을 수행하는 것을 포함하되,
상기 배선 패턴들을 형성하는 것은, 클로린(Cl) 함유 가스를 이용하여 상기 도전막을 식각하는 것을 포함하고,
상기 세정 공정은 상기 배선 패턴들 상에 남은 클로린(Cl) 소스를 제거하기 위해 수행되고,
상기 세정 공정은 제1 가스 및 제2 가스의 혼합 가스를 이용하여 수행되고, 상기 제1 가스는 수증기를 포함하고, 상기 제2 가스는 수소 원소와 반응하는 소스 가스를 포함하고,
상기 제1 가스 내 수소 원소의 적어도 일부가 상기 배선 패턴들 상에 남은 상기 클로린(Cl) 소스와 반응하는 동안, 상기 제1 가스 내 상기 수소 원소의 나머지는 상기 제2 가스의 상기 소스 가스와 반응하는 자기 기억 소자의 제조방법.forming magnetic tunnel junction patterns on a substrate;
forming an interlayer insulating layer covering the magnetic tunnel junction patterns on the substrate;
forming a conductive film on the interlayer insulating film;
patterning the conductive layer to form wiring patterns electrically connected to the magnetic tunnel junction patterns; and
Comprising performing a cleaning process on the wiring patterns,
Forming the wiring patterns includes etching the conductive layer using a chlorine (Cl) containing gas,
The cleaning process is performed to remove the chlorine (Cl) source remaining on the wiring patterns,
The cleaning process is performed using a mixed gas of a first gas and a second gas, the first gas includes water vapor, and the second gas includes a source gas reacting with elemental hydrogen,
While at least a portion of the elemental hydrogen in the first gas reacts with the chlorine (Cl) source remaining on the wiring patterns, the remainder of the elemental hydrogen in the first gas reacts with the source gas of the second gas A method for manufacturing a magnetic memory device. 청구항 8에 있어서,
상기 제1 가스 내 수소 원소(H)의 농도는 상기 제2 가스 내 수소 원소(H)의 농도보다 큰 자기 기억 소자의 제조방법.9. The method of claim 8,
A method of manufacturing a magnetic memory device, wherein the concentration of elemental hydrogen (H) in the first gas is greater than the concentration of elemental hydrogen (H) in the second gas. 청구항 8에 있어서,
상기 제2 가스의 상기 소스 가스는 산소(O2) 및 질소(N2) 중 적어도 하나를 포함하는 자기 기억 소자의 제조방법.9. The method of claim 8,
The source gas of the second gas includes at least one of oxygen (O 2 ) and nitrogen (N 2 ). 삭제delete 청구항 8에 있어서,
상기 혼합 가스 내 상기 제1 가스의 부피비는 1% 내지 25%인 자기 기억 소자의 제조방법.9. The method of claim 8,
A volume ratio of the first gas in the mixed gas is 1% to 25%. 청구항 8에 있어서,
상기 세정 공정은 상기 제1 가스 및 상기 제2 가스의 상기 혼합 가스를 플라즈마 소스로 이용하는 플라즈마 처리 공정인 자기 기억 소자의 제조방법.9. The method of claim 8,
The cleaning process is a plasma processing process using the mixed gas of the first gas and the second gas as a plasma source. 청구항 8에 있어서,
상기 층간 절연막 내에 상기 자기터널접합 패턴들에 전기적으로 연결되는 비트 라인들을 형성하는 것을 더 포함하되,
상기 배선 패턴들은 상기 비트 라인들을 통하여 상기 자기터널접합 패턴들에 전기적으로 연결되는 자기 기억 소자의 제조방법.9. The method of claim 8,
The method further comprising forming bit lines electrically connected to the magnetic tunnel junction patterns in the interlayer insulating layer,
The wiring patterns are electrically connected to the magnetic tunnel junction patterns through the bit lines. 청구항 14에 있어서,
상기 배선 패턴들은 상기 자기터널접합 패턴들보다 상기 기판의 상면으로부터 더 높은 높이(level)에 위치하고,
상기 비트 라인들은 상기 배선 패턴들과 상기 자기터널접합 패턴들 사이의 높이(level)에 위치하는 자기 기억 소자의 제조방법.15. The method of claim 14,
The wiring patterns are located at a higher level from the top surface of the substrate than the magnetic tunnel junction patterns,
The bit lines are positioned at a level between the wiring patterns and the magnetic tunnel junction patterns. 청구항 14에 있어서,
상기 자기터널접합 패턴들을 형성하기 전에, 상기 기판 상에 선택 소자들을 형성하는 것을 더 포함하되,
상기 자기터널접합 패턴들은 상기 선택 소자들에 전기적으로 연결되고,
상기 층간 절연막은 상기 선택 소자들을 덮도록 형성되는 자기 기억 소자의 제조방법.15. The method of claim 14,
Before forming the magnetic tunnel junction patterns, further comprising forming selection elements on the substrate,
the magnetic tunnel junction patterns are electrically connected to the selection elements;
The interlayer insulating layer is formed to cover the selection elements. 청구항 8에 있어서,
상기 도전막은 알루미늄을 포함하는 자기 기억 소자의 제조방법.9. The method of claim 8,
The method of manufacturing a magnetic memory device wherein the conductive layer includes aluminum. 삭제delete 청구항 8에 있어서,
상기 자기터널접합 패턴들의 각각은 자유층, 고정층, 및 이들 사이의 터널 배리어를 포함하되,
상기 자유층 및 상기 고정층의 각각은 상기 터널 배리어와 상기 자유층 사이의 계면에 평행한 자화 방향을 갖는 자기 기억 소자의 제조방법.9. The method of claim 8,
Each of the magnetic tunnel junction patterns includes a free layer, a pinned layer, and a tunnel barrier therebetween,
Each of the free layer and the pinned layer has a magnetization direction parallel to an interface between the tunnel barrier and the free layer. 청구항 8에 있어서,
상기 자기터널접합 패턴들의 각각은 자유층, 고정층, 및 이들 사이의 터널 배리어를 포함하되,
상기 자유층 및 상기 고정층의 각각은 상기 터널 배리어와 상기 자유층 사이의 계면에 수직한 자화 방향을 갖는 자기 기억 소자의 제조방법.9. The method of claim 8,
Each of the magnetic tunnel junction patterns includes a free layer, a pinned layer, and a tunnel barrier therebetween,
Each of the free layer and the pinned layer has a magnetization direction perpendicular to an interface between the tunnel barrier and the free layer.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102564790B1 (en) * 2018-07-11 2023-08-09 삼성전자주식회사 Magnetic memory device and Method for manufacturing the same
KR20200054389A (en) * 2018-11-09 2020-05-20 삼성전자주식회사 Magnetic memory devices

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040200498A1 (en) * 2003-04-08 2004-10-14 Applied Materials, Inc. Method and apparatus for cleaning a substrate processing chamber
US20060019492A1 (en) * 2004-07-20 2006-01-26 Dongbuanam Semiconductor Inc. Method for preventing a metal corrosion in a semiconductor device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100484896B1 (en) * 2002-09-18 2005-04-22 동부아남반도체 주식회사 Method for preventing metal-corrosion in the metal-etch process
KR100568512B1 (en) * 2003-09-29 2006-04-07 삼성전자주식회사 Magnetic thermal random access memory cells having a heat-generating layer and methods of operating the same
JP2006004969A (en) * 2004-06-15 2006-01-05 Sony Corp Etching method of metal-base film and manufacturing method of magnetic storage device
KR100605942B1 (en) * 2004-07-16 2006-08-02 동부일렉트로닉스 주식회사 Method for post-treating metal interconnects of semiconductor devices
TW200739716A (en) * 2006-02-27 2007-10-16 Applied Materials Inc Method for controlling corrosion of a substrate
CN103258729B (en) * 2007-12-21 2016-07-06 朗姆研究公司 The manufacture of silicon structure and the deep silicon etch with morphology control
US20100032642A1 (en) * 2008-08-06 2010-02-11 Chanro Park Method of Manufacturing a Resistivity Changing Memory Cell, Resistivity Changing Memory Cell, Integrated Circuit, and Memory Module
KR101168346B1 (en) * 2010-07-21 2012-07-25 에스케이하이닉스 주식회사 Semiconductor Memory And Manufacturing Method Thereof
KR20130042352A (en) * 2011-10-18 2013-04-26 에스케이하이닉스 주식회사 Method for fabricating non-volatile memory device
WO2013175897A1 (en) * 2012-05-23 2013-11-28 東京エレクトロン株式会社 Substrate processing apparatus and substrate processing method
CN104518082A (en) * 2013-09-30 2015-04-15 中芯国际集成电路制造(上海)有限公司 Magnetic random access memory and formation method thereof
JP6349796B2 (en) * 2014-03-11 2018-07-04 東京エレクトロン株式会社 Plasma processing apparatus, thin film transistor manufacturing method, and storage medium

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040200498A1 (en) * 2003-04-08 2004-10-14 Applied Materials, Inc. Method and apparatus for cleaning a substrate processing chamber
US20060019492A1 (en) * 2004-07-20 2006-01-26 Dongbuanam Semiconductor Inc. Method for preventing a metal corrosion in a semiconductor device

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