KR102435057B1 - Pixel, image sensor having the pixel, and portable electronic device - Google Patents

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KR102435057B1
KR102435057B1 KR1020150109744A KR20150109744A KR102435057B1 KR 102435057 B1 KR102435057 B1 KR 102435057B1 KR 1020150109744 A KR1020150109744 A KR 1020150109744A KR 20150109744 A KR20150109744 A KR 20150109744A KR 102435057 B1 KR102435057 B1 KR 102435057B1
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Abstract

BSI(backside illuminated) 이미지 센서의 픽셀은 제1표면과 제2표면을 포함하는 반도체 기판과, 상기 제1표면과 상기 제2표면 사이에 형성되고, 상기 제2표면을 통해 수신되는 입사광에 응답하여 전하들을 생성하는 광전 변환 영역과, 상기 광전 변환 영역을 에워싸고 상기 제2표면으로부터 수직으로 확장된 제1트랜치-타입 고립 영역들과, 상기 반도체 기판 내에서 상기 광전 변환 영역의 아래(below)에 형성된 플로팅 디퓨전 영역과, 상기 제1표면으로부터 상기 광전 변환 영역으로 수직으로 확장되고, 상기 광전 변환 영역의 상기 전하들을 상기 플로팅 디퓨전 영역으로 전송하는 전송 게이트를 포함하고, 상기 제1트랜치-타입 고립 영역들은 네가티브 전하 물질을 포함한다.A pixel of a backside illuminated (BSI) image sensor is formed between a semiconductor substrate including a first surface and a second surface, and between the first surface and the second surface, in response to incident light received through the second surface. a photoelectric conversion region for generating electric charges, first trench-type isolation regions surrounding the photoelectric conversion region and extending vertically from the second surface, below the photoelectric conversion region in the semiconductor substrate a floating diffusion region formed thereon; and a transfer gate extending vertically from the first surface to the photoelectric conversion region and transferring the charges of the photoelectric conversion region to the floating diffusion region, the first trench-type isolation region comprising: They contain negatively charged materials.

Description

픽셀, 이를 포함하는 이미지 센서, 및 상기 이미지 센서를 포함하는 휴대용 전자 장치{PIXEL, IMAGE SENSOR HAVING THE PIXEL, AND PORTABLE ELECTRONIC DEVICE}A pixel, an image sensor including the same, and a portable electronic device including the image sensor

본 발명의 개념에 따른 실시 예는 이미지 센서에 관한 것으로, 특히 백 DTI(back deep trench isolation)와 수직 전송 게이트(vertical transfer gate)를 포함하는 픽셀, 이를 포함하는 이미지 센서, 및 상기 이미지 센서를 포함하는 휴대용 전자 장치에 관한 것이다.An embodiment according to a concept of the present invention relates to an image sensor, and more particularly, includes a pixel including back deep trench isolation (DTI) and a vertical transfer gate, an image sensor including the same, and the image sensor It relates to a portable electronic device.

이미지 센서(또는 이미지 센서 칩)는 광학적 이미지를 전기 신호들로 변환하는 반도체 장치이다. 상기 이미지 센서는 CCD(charge coupled device) 이미지 센서와 CMOS(complementary metal oxide semiconductor) 이미지 센서로 분류될 수 있다.An image sensor (or image sensor chip) is a semiconductor device that converts optical images into electrical signals. The image sensor may be classified into a charge coupled device (CCD) image sensor and a complementary metal oxide semiconductor (CMOS) image sensor.

CMOS 이미지 센서는 고전압 아날로그 회로를 포함하는 CCD 이미지 센서에 비해 제조 단가가 낮으며, 상기 CMOS 이미지 센서의 크기가 상대적으로 작기 때문에 전력 소모가 적다.The CMOS image sensor has a lower manufacturing cost compared to a CCD image sensor including a high voltage analog circuit, and consumes less power because the CMOS image sensor has a relatively small size.

최근 CMOS 이미지 센서의 성능이 향상되면서, CMOS 이미지 센서는 스마트폰(smart phone) 또는 디지털 카메라(digital camera) 이외의 다양한 가전 제품들에서도 널리 사용되고 있다. CMOS 이미지 센서는 외부로부터 입사되는 입사광으로부터 전하들을 생성하는 광전 변환 소자와, 생성된 전하들에 상응하는 전기 신호들을 처리하는 처리 회로를 포함한다.Recently, as the performance of the CMOS image sensor is improved, the CMOS image sensor is widely used in various home appliances other than a smart phone or a digital camera. A CMOS image sensor includes a photoelectric conversion element that generates electric charges from incident light incident from the outside, and a processing circuit that processes electrical signals corresponding to the generated electric charges.

CMOS 이미지 센서의 해상도가 높아짐에 따라, 상기 CMOS 이미지 센서의 픽셀 어레이에 구현된 픽셀들의 개수가 많아지고, 제한된 크기를 갖는 픽셀 어레이에 많은 픽셀들이 구현됨에 따라 상기 픽셀들 각각의 크기가 작아진다. 따라서, 픽셀들 사이에서 간섭 현상, 예컨대 크로스토크(crosstalk)가 발생할 수 있다.As the resolution of the CMOS image sensor increases, the number of pixels implemented in the pixel array of the CMOS image sensor increases, and as many pixels are implemented in the pixel array having a limited size, the size of each of the pixels decreases. Accordingly, an interference phenomenon, for example, crosstalk, may occur between pixels.

본 발명이 이루고자 하는 기술적인 과제는, 픽셀들 사이에서 발생할 수 있는 크로스토크를 줄이기 위해, 백 DTI(back deep trench isolation)와 수직 전송 게이트(vertical transfer gate)를 포함하는 픽셀, 이를 포함하는 이미지 센서, 및 상기 이미지 센서를 포함하는 휴대용 전자 장치를 제공하는 것이다.The technical problem to be achieved by the present invention is, in order to reduce crosstalk that may occur between pixels, a pixel including a back deep trench isolation (DTI) and a vertical transfer gate, and an image sensor including the same , and to provide a portable electronic device including the image sensor.

본 발명의 실시 예에 따른 BSI (backside illuminated) 이미지 센서의 픽셀은 제1표면과 제2표면을 포함하는 반도체 기판과, 상기 제1표면과 상기 제2표면 사이에 형성되고, 상기 제2표면을 통해 수신되는 입사광에 응답하여 전하들을 생성하는 광전 변환 영역과, 상기 광전 변환 영역을 에워싸고 상기 제2표면으로부터 수직으로 확장된 제1트랜치-타입 고립 영역들과, 상기 반도체 기판 내에서 상기 광전 변환 영역의 아래(below)에 형성된 플로팅 디퓨전 영역과, 상기 제1표면으로부터 상기 광전 변환 영역으로 수직으로 확장되고, 상기 광전 변환 영역의 상기 전하들을 상기 플로팅 디퓨전 영역으로 전송하는 전송 게이트를 포함하고, 상기 제1트랜치-타입 고립 영역들은 네가티브 전하 물질을 포함한다.A pixel of a backside illuminated (BSI) image sensor according to an embodiment of the present invention is formed between a semiconductor substrate including a first surface and a second surface, the first surface and the second surface, and forming the second surface. a photoelectric conversion region that generates charges in response to incident light received through the photoelectric conversion region; first trench-type isolation regions surrounding the photoelectric conversion region and extending vertically from the second surface; a floating diffusion region formed below the region; and a transfer gate extending vertically from the first surface to the photoelectric conversion region and transferring the charges of the photoelectric conversion region to the floating diffusion region; The first trench-type isolation regions include negatively charged material.

실시 예들에 따라, 상기 제1트랜치-타입 고립 영역들은 상기 제2표면으로부터 상기 제1표면까지 확장된다.In some embodiments, the first trench-type isolation regions extend from the second surface to the first surface.

실시 예들에 따라, 상기 제1표면으로부터 수직으로 확장된 제2트랜치-타입 고립 영역들을 더 포함하고, 상기 제1트랜치-타입 고립 영역들과 상기 제2트랜치-타입 고립 영역들은 서로 접촉된다.According to embodiments, it further includes second trench-type isolation regions extending vertically from the first surface, wherein the first trench-type isolation regions and the second trench-type isolation regions are in contact with each other.

상기 제1트랜치-타입 고립 영역들이 DTI(deep trench isolation) 영역들일 때, 상기 제2트랜치-타입 고립 영역들은 STI(shallow trench isolation) 영역들이다.When the first trench-type isolation regions are deep trench isolation (DTI) regions, the second trench-type isolation regions are shallow trench isolation (STI) regions.

상기 제1트랜치-타입 고립 영역들과 상기 제2트랜치-타입 고립 영역들 각각은 DTI 영역들이고, 상기 제2트랜치-타입 고립 영역들은 상기 제1트랜치-타입 고립 영역들보다 먼저 형성된다.Each of the first trench-type isolation regions and the second trench-type isolation regions is DTI regions, and the second trench-type isolation regions are formed before the first trench-type isolation regions.

실시 예들에 따라, 상기 제1표면으로부터 상기 제1트랜치-타입 고립 영역들로 수직으로 확장된 제2트랜치-타입 고립 영역들을 더 포함하고, 상기 제1트랜치-타입 고립 영역들과 상기 제2트랜치-타입 고립 영역들은 서로 접촉되지 않는다.According to embodiments, further comprising second trench-type isolation regions extending vertically from the first surface to the first trench-type isolation regions, the first trench-type isolation regions and the second trench -type isolated regions do not contact each other.

상기 전송 게이트는 상기 광전 변환 영역의 내부까지 확장될 수 있다.The transfer gate may extend to the inside of the photoelectric conversion region.

상기 네가티브 전하 물질은 하프늄 옥사이드(Hafnium Oxide(HfO)) 또는 하프늄 다이옥사이드(Hafnium dioxide(HfO2))일 수 있다.The negatively charged material may be hafnium oxide (HfO) or hafnium dioxide (HfO2).

본 발명의 실시 예에 따른 BSI 이미지 센서는 입사광에 응답하여 복수의 픽셀 신호들을 생성하는 복수의 픽셀들을 포함하는 픽셀 어레이와, 상기 복수의 픽셀 신호들에 기초하여 이미지 데이터를 출력하는 신호 처리 회로를 포함하고, 상기 복수의 픽셀들 각각은 제1표면과 제2표면을 포함하는 반도체 기판과, 상기 제1표면과 상기 제2표면 사이에 형성되고, 상기 제2표면을 통해 수신되는 상기 입사광에 응답하여 전하들을 생성하는 광전 변환 영역과, 상기 광전 변환 영역을 에워싸고 상기 제2표면으로부터 수직 방향으로 확장된 제1트랜치-타입 고립 영역들과, 상기 반도체 기판 내에서 상기 광전 변환 영역의 아래(below)에 형성된 플로팅 디퓨전 영역과, 상기 제1표면으로부터 상기 광전 변환 영역으로 수직으로 확장되고, 상기 광전 변환 영역의 상기 전하들을 상기 플로팅 디퓨전 영역으로 전송하는 전송 게이트를 포함하고, 상기 제1트랜치-타입 고립 영역들은 네가티브 전하 물질을 포함한다.A BSI image sensor according to an embodiment of the present invention includes a pixel array including a plurality of pixels generating a plurality of pixel signals in response to incident light, and a signal processing circuit outputting image data based on the plurality of pixel signals. wherein each of the plurality of pixels is responsive to a semiconductor substrate including a first surface and a second surface, the first surface and the second surface, and the incident light received through the second surface a photoelectric conversion region to generate electric charges, first trench-type isolation regions surrounding the photoelectric conversion region and extending in a vertical direction from the second surface; and below the photoelectric conversion region in the semiconductor substrate ) and a transfer gate extending vertically from the first surface to the photoelectric conversion region and transferring the charges of the photoelectric conversion region to the floating diffusion region, the first trench-type The isolated regions contain negatively charged material.

본 발명의 실시 예에 따른 휴대용 전자 장치는 BSI(backside illuminated) 이미지 센서와, 상기 BSI 이미지 센서의 작동을 제어하는 프로세서를 포함한다. 상기 BSI 이미지 센서는 입사광에 응답하여 복수의 픽셀 신호들을 생성하는 복수의 픽셀들을 포함하는 픽셀 어레이와, 상기 복수의 픽셀 신호들에 기초하여 이미지 데이터를 출력하는 신호 처리 회로를 포함한다. 상기 복수의 픽셀들 각각은 제1표면과 제2표면을 포함하는 반도체 기판과, 상기 제1표면과 상기 제2표면 사이에 형성되고, 상기 제2표면을 통해 수신되는 상기 입사광에 응답하여 전하들을 생성하는 광전 변환 영역과, 상기 광전 변환 영역을 에워싸고 상기 제2표면으로부터 수직 방향으로 확장된 제1트랜치-타입 고립 영역들과, 상기 반도체 기판 내에서 상기 광전 변환 영역의 아래(below)에 형성된 플로팅 디퓨전 영역과, 상기 제1표면으로부터 상기 광전 변환 영역으로 수직으로 확장되고, 상기 광전 변환 영역의 상기 전하들을 상기 플로팅 디퓨전 영역으로 전송하는 전송 게이트를 포함하고, 상기 제1트랜치-타입 고립 영역들은 네가티브 전하 물질을 포함한다.A portable electronic device according to an embodiment of the present invention includes a backside illuminated (BSI) image sensor and a processor that controls the operation of the BSI image sensor. The BSI image sensor includes a pixel array including a plurality of pixels generating a plurality of pixel signals in response to incident light, and a signal processing circuit outputting image data based on the plurality of pixel signals. Each of the plurality of pixels has a semiconductor substrate including a first surface and a second surface, is formed between the first surface and the second surface, and generates electric charges in response to the incident light received through the second surface. a photoelectric conversion region generating a photoelectric conversion region, first trench-type isolation regions surrounding the photoelectric conversion region and extending in a vertical direction from the second surface, formed below the photoelectric conversion region in the semiconductor substrate a floating diffusion region and a transfer gate extending vertically from the first surface to the photoelectric conversion region and transferring the charges of the photoelectric conversion region to the floating diffusion region, the first trench-type isolation regions comprising: negatively charged material.

상기 휴대용 전자 장치는 상기 이미지 데이터를 상기 프로세서로 전송하는 카메라 시리얼 인터페이스를 더 포함한다.The portable electronic device further includes a camera serial interface for transmitting the image data to the processor.

본 발명의 실시 예에 따른 백 DTI(back deep trench isolation)와 수직 전송 게이트(vertical transfer gate)를 포함하는 픽셀은 픽셀들 사이에서 발생할 수 있는 크로스토크를 줄일 수 있는 효과가 있다.A pixel including back deep trench isolation (DTI) and a vertical transfer gate according to an embodiment of the present invention has an effect of reducing crosstalk that may occur between pixels.

본 발명의 실시 예에 따른 백 DTI, 수직 전송 게이트, 및 상기 백 DTI의 내부에 네가티브 전하 물질을 포함하는 픽셀은 암전류를 감소시킬 수 있을 뿐만 아니라 픽셀들 사이에서 발생할 수 있는 크로스토크를 줄일 수 있는 효과가 있다.A pixel including a back DTI, a vertical transfer gate, and a negative charge material inside the back DTI according to an embodiment of the present invention can reduce dark current as well as crosstalk that may occur between pixels. It works.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1a부터 도 1n는 본 발명의 실시 예들에 따른 픽셀들의 제조 방법들을 설명하기 위한 단면도들이다.
도 1o는 본 발명의 실시 예들에 따른 픽셀들의 단면도이다.
도 2a부터 도 2l은 본 발명의 실시 예들에 따른 픽셀들의 제조 방법들을 설명하기 위한 단면도들이다.
도 2m은 본 발명의 실시 예들에 따른 픽셀들의 단면도이다.
도 3a부터 도 3l은 본 발명의 실시 예들에 따른 픽셀들의 제조 방법들을 설명하기 위한 단면도들이다.
도 3m은 본 발명의 실시 예들에 따른 픽셀들의 단면도이다.
도 4a와 도 4b는 본 발명의 실시 예들에 따른 제조 방법들을 이용하여 제조된 픽셀들의 단면도를 나타낸다.
도 5a와 도 5b는 본 발명의 실시 예들에 따른 제조 방법들을 이용하여 제조된 픽셀들의 단면도를 나타낸다.
도 6a와 도 6b는 본 발명의 실시 예들에 따른 제조 방법들을 이용하여 제조된 픽셀들의 단면도를 나타낸다.
도 7a와 도 7b는 본 발명의 실시 예들에 따른 제조 방법들을 이용하여 제조된 픽셀들의 단면도를 나타낸다.
도 8a와 도 8b는 본 발명의 실시 예들에 따른 제조 방법들을 이용하여 제조된 픽셀들의 단면도를 나타낸다.
도 9는 본 발명의 실시 예에 따라 제조된 픽셀들을 포함하는 이미지 처리 장치의 실시 예에 따른 블록도를 나타낸다.
도 10은 본 발명의 실시 예에 따라 제조된 픽셀들을 포함하는 이미지 처리 장치의 실시 예에 따른 블록도를 나타낸다.A detailed description of each drawing is provided in order to more fully understand the drawings recited in the Detailed Description of the Invention.
1A to 1N are cross-sectional views illustrating methods of manufacturing pixels according to embodiments of the present invention.
1O is a cross-sectional view of pixels according to embodiments of the present invention.
2A to 2L are cross-sectional views for explaining methods of manufacturing pixels according to embodiments of the present invention.
2M is a cross-sectional view of pixels according to example embodiments.
3A through 3L are cross-sectional views for explaining methods of manufacturing pixels according to embodiments of the present invention.
3M is a cross-sectional view of pixels according to embodiments of the present invention.
4A and 4B are cross-sectional views illustrating pixels manufactured using manufacturing methods according to embodiments of the present invention.
5A and 5B are cross-sectional views illustrating pixels manufactured using manufacturing methods according to embodiments of the present invention.
6A and 6B are cross-sectional views illustrating pixels manufactured using manufacturing methods according to embodiments of the present invention.
7A and 7B are cross-sectional views illustrating pixels manufactured using manufacturing methods according to embodiments of the present invention.
8A and 8B are cross-sectional views illustrating pixels manufactured using manufacturing methods according to embodiments of the present invention.
9 is a block diagram illustrating an image processing apparatus including pixels manufactured according to an embodiment of the present invention.
10 is a block diagram illustrating an image processing apparatus including pixels manufactured according to an embodiment of the present invention.

본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.The specific structural or functional description of the embodiments according to the concept of the present invention disclosed in this specification is only illustrated for the purpose of explaining the embodiments according to the concept of the present invention, and the embodiments according to the concept of the present invention are It may be implemented in various forms and is not limited to the embodiments described herein.

본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.Since the embodiments according to the concept of the present invention may have various changes and may have various forms, the embodiments will be illustrated in the drawings and described in detail herein. However, this is not intended to limit the embodiments according to the concept of the present invention to specific disclosed forms, and includes all modifications, equivalents, or substitutes included in the spirit and scope of the present invention.

제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.Terms such as first or second may be used to describe various elements, but the elements should not be limited by the terms. The above terms are used only for the purpose of distinguishing one element from another, for example, without departing from the scope of the inventive concept, a first element may be termed a second element and similarly a second element. A component may also be referred to as a first component.

어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.When a component is referred to as being “connected” or “connected” to another component, it may be directly connected or connected to the other component, but it is understood that other components may exist in between. it should be On the other hand, when it is mentioned that a certain element is "directly connected" or "directly connected" to another element, it should be understood that the other element does not exist in the middle. Other expressions describing the relationship between elements, such as "between" and "immediately between" or "neighboring to" and "directly adjacent to", etc., should be interpreted similarly.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used herein are used only to describe specific embodiments, and are not intended to limit the present invention. The singular expression includes the plural expression unless the context clearly dictates otherwise. In this specification, terms such as “comprise” or “have” are intended to designate that a feature, number, step, operation, component, part, or combination thereof described herein is present, but one or more other features It is to be understood that it does not preclude the possibility of the presence or addition of numbers, steps, operations, components, parts, or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in a commonly used dictionary should be interpreted as having a meaning consistent with the meaning in the context of the related art, and should not be interpreted in an ideal or excessively formal meaning unless explicitly defined in the present specification. does not

이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 명세서에서 프론트 DTI(front deep trench isolation(FDTI)) 영역은 반도체 기판(예컨대, 에피택셜 층)의 제1표면(또는 상부 영역(upper portion))으로부터 수직으로 확장(또는 형성)된 DTI 영역을 의미하고, 백 DTI(back deep trench isolation(BDTI)) 영역은 상기 반도체 기판(예컨대, 에피택셜 층)의 제2표면(또는 하부 영역(lower portion))으로부터 수직으로 확장(또는 형성)된 DTI 영역을 의미한다. 여기서, 상기 제2표면은 상기 제1표면의 반대 표면(opposite surface)을 의미한다. FDTI 영역은 간단히 FDTI로 불릴 수 있고, BDTI 영역은 간단히 BDTI로 불릴 수 있다.A front deep trench isolation (FDTI) region herein refers to a DTI region extending (or formed) vertically from a first surface (or upper portion) of a semiconductor substrate (eg, an epitaxial layer). mean, a back deep trench isolation (BDTI) region is a DTI region extending (or formed) vertically from a second surface (or lower portion) of the semiconductor substrate (eg, an epitaxial layer). means Here, the second surface means an opposite surface of the first surface. The FDTI region may simply be referred to as FDTI, and the BDTI region may simply be referred to as BDTI.

예컨대, FDTI는 FSI(frontside illuminated) 이미지 센서를 제조하는 공정에서 형성된 DTI를 의미할 수 있고, BDTI는 BSI(backside illuminated) 이미지 센서를 제조하는 공정에서 형성된 DTI를 의미할 수 있다.For example, FDTI may mean a DTI formed in a process of manufacturing a frontside illuminated (FSI) image sensor, and BDTI may mean a DTI formed in a process of manufacturing a backside illuminated (BSI) image sensor.

또한, 도 1a부터 도 8b에 도시된 제조 방법들은 본 발명의 실시 예들에 따른 픽셀들(10A, 10A-1, 10B, 10B-1, 10C, 10C-1, 10D, 10D-1, 10E, 10E-1, 10F, 10F-1, 10G, 10G-1, 10F 또는 10H-1) 각각의 제조 방법들을 설명하기 위해 예시적으로 도시된 것으로서, 각 픽셀(10A, 10A-1, 10B, 10B-1, 10C, 10C-1, 10D, 10D-1, 10E, 10E-1, 10F, 10F-1, 10G, 10G-1, 10F 또는 10H-1)을 제조하기 위한 방법들(또는 공정들)은 각 픽셀(10A, 10A-1, 10B, 10B-1, 10C, 10C-1, 10D, 10D-1, 10E, 10E-1, 10F, 10F-1, 10G, 10G-1, 10F 또는 10H-1)의 제조사에 따라 달라질 수 있다.In addition, the manufacturing methods illustrated in FIGS. 1A to 8B are the pixels 10A, 10A-1, 10B, 10B-1, 10C, 10C-1, 10D, 10D-1, 10E, and 10E according to embodiments of the present invention. -1, 10F, 10F-1, 10G, 10G-1, 10F, or 10H-1) As illustratively shown to describe the respective manufacturing methods, each pixel 10A, 10A-1, 10B, 10B-1 , 10C, 10C-1, 10D, 10D-1, 10E, 10E-1, 10F, 10F-1, 10G, 10G-1, 10F or 10H-1) are each Pixel (10A, 10A-1, 10B, 10B-1, 10C, 10C-1, 10D, 10D-1, 10E, 10E-1, 10F, 10F-1, 10G, 10G-1, 10F or 10H-1) may vary depending on the manufacturer.

비록, 도 1a부터 도 8b까지에는 2개의 픽셀들을 포함하는 픽셀 유닛(10A, 10A-1, 10B, 10B-1, 10C, 10C-1, 10D, 10D-1, 10E, 10E-1, 10F, 10F-1, 10G, 10G-1, 10F 또는 10H-1)이 예시적으로 도시되어 있으나, 픽셀 어레이는 2개 또는 그 이상의 픽셀들을 포함할 수 있다. 픽셀 유닛(10A, 10A-1, 10B, 10B-1, 10C, 10C-1, 10D, 10D-1, 10E, 10E-1, 10F, 10F-1, 10G, 10G-1, 10F 또는 10H-1)은 단순히 "픽셀"로 설명될 수 있으나, 앞에서 설명한 바와 같이 픽셀은 2개 또는 그 이상의 픽셀들을 포함하는 픽셀 유닛을 의미할 수 있다.1A to 8B, pixel units 10A, 10A-1, 10B, 10B-1, 10C, 10C-1, 10D, 10D-1, 10E, 10E-1, 10F, 10F-1, 10G, 10G-1, 10F or 10H-1) are shown as examples, but the pixel array may include two or more pixels. Pixel unit (10A, 10A-1, 10B, 10B-1, 10C, 10C-1, 10D, 10D-1, 10E, 10E-1, 10F, 10F-1, 10G, 10G-1, 10F or 10H-1 ) may be simply described as a “pixel”, but as described above, a pixel may mean a pixel unit including two or more pixels.

본 명세서에서, 제1단계 후에 제2단계가 수행되고, 상기 제2단계 후에 제3단계가 수행된다고 기재되어있더라도, 실시 예들에 따라, 상기 제1단계부터 상기 제3단계의 순서는 변경될 수 있고, 상기 제1단계부터 상기 제3단계 중에서 적어도 두 개의 단계들은 동시에 수행될 수도 있다. 또한, 제2레이어(또는 제1소자)가 제1레이어(또는 제2소자)의 위(on or above)에 형성(또는 구현)된다고 기재되어 있더라도, 상기 제1레이어와 상기 제2레이어 사이에는, 하나 또는 그 이상의 레이어들(또는 소자들)이 형성(또는 구현)될 수 있다.Although it is described in this specification that the second step is performed after the first step and the third step is performed after the second step, the order of the first step to the third step may be changed according to embodiments In addition, at least two steps from the first step to the third step may be performed simultaneously. In addition, even if it is described that the second layer (or first element) is formed (or implemented) on or above the first layer (or second element), between the first layer and the second layer , one or more layers (or elements) may be formed (or implemented).

도 1a부터 도 1n는 본 발명의 실시 예들에 따른 픽셀들(10A 또는 10A-1)을 제조 방법들을 설명하기 위한 단면도들이다. 도 1a를 참조하면, 에피택셜 층(예컨대, p- 에피택셜 층; 120)은 실리콘 기판(예컨대, p+ 실리콘 기판; 110)의 위(on)에 형성될 수 있다. 1A to 1N are cross-sectional views illustrating methods of manufacturing pixels 10A or 10A-1 according to embodiments of the present invention. 1A , an epitaxial layer (eg, p- epitaxial layer; 120 may be formed on the silicon substrate (eg, p+ silicon substrate) 110 .

예컨대, p- 에피택셜 층(120)은 실리콘 소스 가스를 이용하여 p+ 실리콘 기판(110)의 결정 구조와 동일한 결정 구조로 성장(grow)될 수 있다. 실시 예들에 따라, 각 에피택셜 층(120, 220, 320, 또는 420)은 간단히 반도체 기판으로 불릴 수 있다. 예컨대, 상기 실리콘 소스 가스는 실란(silane), DCS(dichlorosilane), TCS(trichlorosilane), HCS(hexachlorodisilane) 또는 이들의 조합을 포함할 수 있다. p- 에피택셜 층(120)은 제1표면(또는 상부 영역; SUF1)과 제2표면(또는 하부 영역; SUF2)를 포함할 수 있다.For example, the p− epitaxial layer 120 may be grown using a silicon source gas to have the same crystal structure as that of the p+ silicon substrate 110 . In some embodiments, each epitaxial layer 120 , 220 , 320 , or 420 may be simply referred to as a semiconductor substrate. For example, the silicon source gas may include silane, dichlorosilane (DCS), trichlorosilane (TCS), hexachlorodisilane (HCS), or a combination thereof. The p-epitaxial layer 120 may include a first surface (or upper region; SUF1) and a second surface (or lower region; SUF2).

도 1b를 참조하면, 복수의 제1고립 영역들(isolation regions; STI1과 STI2)은 식각 공정(etching process) 및/또는 증착 공정(deposition process)에 의해 p- 에피택셜 층(120)에 생성될 수 있다. 예컨대, 복수의 제1고립 영역들(STI1과 STI2)은 트랜치-타입 고립 영역들로서, STI (shallow trench isolation) 영역들일 수 있다. Referring to FIG. 1B , a plurality of first isolation regions (STI1 and STI2) are to be created in the p-epitaxial layer 120 by an etching process and/or a deposition process. can For example, the plurality of first isolation regions STI1 and STI2 are trench-type isolation regions and may be shallow trench isolation (STI) regions.

도 1c를 참조하면, 광전 변환 영역들(PD1과 PD2)은 이온 주입 공정에 의해 제1표면(SUF1)과 제2표면(SUF2) 사이에 형성될 수 있다. 광전 변환 영역들(PD1과 PD2)은 입사광에 응답하여 전하들을 생성할 수 있다. 광전 변환 영역들(PD1과 PD2) 각각에는 포토다이오드, 포토트랜지터, 포토 게이트, 또는 핀드 포토다이오드 (pinned photo diode)가 형성될 수 있다.Referring to FIG. 1C , the photoelectric conversion regions PD1 and PD2 may be formed between the first surface SUF1 and the second surface SUF2 by an ion implantation process. The photoelectric conversion regions PD1 and PD2 may generate electric charges in response to incident light. A photodiode, a phototransistor, a photogate, or a pinned photodiode may be formed in each of the photoelectric conversion regions PD1 and PD2.

도 1d를 참조하면, 복수의 개구부들(opennings)는 p- 에피택셜 층(120)의 제1표면(SUF1)으로부터 일정 깊이에 형성될 수 있다. 상기 복수의 개구부들은 습식 식각 공정 또는 건식 식각 공정으로 형성될 수 있다. 상기 복수의 개구부들 각각의 깊이 및/또는 모양은 복수의 전송 게이트들(도 1e의 VTG1과 VTG2) 각각의 깊이 및/또는 모양에 따라 다양하게 변형될 수 있다. 상기 복수의 개구부들이 형성된 후, 절연층이 제1표면(SUF1)에 일정한 두께로 형성될 수 있다.Referring to FIG. 1D , a plurality of openings may be formed at a predetermined depth from the first surface SUF1 of the p-epitaxial layer 120 . The plurality of openings may be formed by a wet etching process or a dry etching process. The depth and/or shape of each of the plurality of openings may be variously modified according to the depth and/or shape of each of the plurality of transfer gates (VTG1 and VTG2 in FIG. 1E ). After the plurality of openings are formed, an insulating layer may be formed on the first surface SUF1 to a predetermined thickness.

도 1d와 도 1e를 참조하면, 각 전송 게이트(VTG1과 VTG2)는 대응되는 각 개구부의 위(on or above)에 형성될 수 있다. 예컨대, 각 전송 게이트(VTG1과 VTG2)는 제1표면(SUF1)으로부터 각 광전 변환 영역(PD1과 PD2) 쪽으로 확장(또는 형성)될 수 있다.Referring to FIGS. 1D and 1E , each of the transfer gates VTG1 and VTG2 may be formed on or above each corresponding opening. For example, each of the transfer gates VTG1 and VTG2 may extend (or form) from the first surface SUF1 toward the respective photoelectric conversion regions PD1 and PD2.

각 전송 게이트(VTG1과 VTG2)와 다른 게이트들(131과 133)은 동시에 형성될 수 있다. 예컨대, 다른 게이트들(131과 133)은 리셋(reset) 트랜지스터의 게이트와 소스 팔로워(source follower)의 게이트를 포함할 수 있다. 예컨대, 각 전송 게이트(VTG1, VTG2, 131, 및 133)는 폴리실리콘(polysilicon), 금속, 또는 금속 화합물로 구현될 수 있다. 상술한 바와 같이, 각 전송 게이트(VTG1, VTG2, 131, 및 133)와 제1표면(SUF1) 사이에는 절연층이 형성될 수 있다.Each of the transfer gates VTG1 and VTG2 and the other gates 131 and 133 may be formed simultaneously. For example, the other gates 131 and 133 may include a gate of a reset transistor and a gate of a source follower. For example, each of the transfer gates VTG1 , VTG2 , 131 , and 133 may be implemented with polysilicon, a metal, or a metal compound. As described above, an insulating layer may be formed between each of the transfer gates VTG1 , VTG2 , 131 , and 133 and the first surface SUF1 .

도 1f를 참조하면, 각 플로팅 디퓨전 영역(FD1과 FD2)은 p- 에피택셜 층 (120)의 제1표면(SUF1)으로부터 일정 깊이에 형성될 수 있다. 실시 예들에 따라, 각 플로팅 디퓨전 영역(FD1과 FD2)은 n+ 불순물로 도핑될 수 있다.Referring to FIG. 1F , each of the floating diffusion regions FD1 and FD2 may be formed at a predetermined depth from the first surface SUF1 of the p-epitaxial layer 120 . In some embodiments, each of the floating diffusion regions FD1 and FD2 may be doped with n+ impurities.

도 1g를 참조하면, 메탈 와이어링 영역(130)이 p- 에피택셜 층(120)의 위(on or above)에 형성될 수 있다. 메탈 와이어링 영역(130)은 유전체(135) 사이에 형성된 복수의 메탈들(metals)과 복수의 컨택들(contacts)을 포함할 수 있다. 상기 복수의 메탈들은 상기 복수의 컨택들 통해 각 전송 게이트(VTG1, VTG2, 131, 및 133)에 접속될 수 있다. 예컨대, 유전체(135)는 ILD(inter-layer dielectric or inter level dielectric) 또는 IMD(inter-metal dielectric)을 의미할 수 있다.Referring to FIG. 1G , the metal wiring region 130 may be formed on or above the p-epitaxial layer 120 . The metal wiring region 130 may include a plurality of metals and a plurality of contacts formed between the dielectric 135 . The plurality of metals may be connected to each of the transfer gates VTG1 , VTG2 , 131 , and 133 through the plurality of contacts. For example, the dielectric 135 may mean an inter-layer dielectric or inter level dielectric (ILD) or an inter-metal dielectric (IMD).

도 1h를 참조하면, 유지 웨이퍼(sustaining wafer; 140)는 메탈 와이어링 영역(130)의 위(on)에 본딩(bonding)된다. 예컨대, 유지 웨이퍼(140)는 p- 에피택셜 층(120)을 유지(또는 지지)하기 위해 사용될 수 있다.Referring to FIG. 1H , a sustaining wafer 140 is bonded on the metal wiring region 130 . For example, the holding wafer 140 may be used to hold (or support) the p-epitaxial layer 120 .

도 1h를 뒤집으면 도 1i가 된다. 도 1j를 참조하면, p+ 실리콘 기판(110)은 제거된다. 실시 예들에 따라, 기계적인 방식 및/또는 화학적인 방식에 따라, p+ 실리콘 기판(110)은 그라인딩(grinding)될 수 있다.Fig. 1H is turned over to Fig. 1I. Referring to FIG. 1J , the p+ silicon substrate 110 is removed. In some embodiments, the p+ silicon substrate 110 may be ground according to a mechanical method and/or a chemical method.

도 1k를 참조하면, 제2고립 영역들, 예컨대 트랜치 타입 고립 영역들(BDTI1, BDTI2, 및 BDTI3)을 형성하기 위해, p- 에피택셜 층(120)의 제2표면(SUF2)에서 해당 영역들이 수직으로 식각된다. 따라서, 트랜치 타입 고립 영역들(BDTI1, BDTI2, 및 BDTI3)에 상응하는 트랜치들(OP1, OP2, 및 OP3)이 형성될 수 있다.Referring to FIG. 1K , to form second isolation regions, for example, trench-type isolation regions BDTI1 , BDTI2 , and BDTI3 , the corresponding regions on the second surface SUF2 of the p-epitaxial layer 120 are etched vertically. Accordingly, trenches OP1 , OP2 , and OP3 corresponding to the trench-type isolation regions BDTI1 , BDTI2 , and BDTI3 may be formed.

도 1k와 도 1l을 참조하면, 제2표면(SUF2)과 트랜치들(OP1, OP2, 및 OP3)은 네가티브 전하 물질(NCM)로 코딩될 수 있다. 예컨대, 제2표면(SUF2)과 트랜치들 (OP1, OP2, 및 OP3)을 코딩하기 위해, 네가티브 전하 물질(NCM)이 제2표면(SUF2)의 위와 트랜치들(OP1, OP2, 및 OP3)의 위에 증착(depositing)될 수 있다. 예컨대, 네가티브 전하 물질(NCM)은 일정한 두께로 제2표면(SUF2)의 위와 트랜치들(OP1, OP2, 및 OP3)의 위에 형성될 수 있다. 또한, 도 1l에 도시된 바와 같이, 유전체 (dielectric material(DM))는 네가티브 전하 물질(NCM)의 위에 형성될 수 있다. 예컨대, 네가티브 전하 물질(NCM)로 코딩된 트랜치들(OP1, OP2, 및 OP3)의 빈 공간들은 유전체(DM)로 채워지고, 유전체(DM)는 제2표면(SUF2)의 위에 형성될 수 있다. 따라서, 암 전류(dark current)가 감소하고 크로스토크는 감소한다.1K and 11 , the second surface SUF2 and the trenches OP1 , OP2 , and OP3 may be coded with a negative charge material NCM. For example, to code the second surface SUF2 and the trenches OP1 , OP2 , and OP3 , a negative charge material NCM is applied over the second surface SUF2 and of the trenches OP1 , OP2 , and OP3 . It may be deposited thereon. For example, the negative charge material NCM may be formed on the second surface SUF2 and on the trenches OP1 , OP2 , and OP3 to a predetermined thickness. Also, as shown in FIG. 11 , a dielectric material (DM) may be formed over the negative charge material (NCM). For example, empty spaces of the trenches OP1 , OP2 , and OP3 coded with the negative charge material NCM may be filled with the dielectric DM, and the dielectric DM may be formed on the second surface SUF2. . Accordingly, dark current is reduced and crosstalk is reduced.

네가티브 전하 물질(NCM)은 금속 원소의 산화물로 구현될 수 있다. 상기 금속 원소는 하프늄(hafnium(Hf)), 지르코늄(zirconium(Zr)), 알루미늄(Al), 탄탈륨 (tantalum(Ta)), 이트륨(yttrium(Y)), 또는 란탄노이드 (lanthanoid) 등일 수 있다. 예컨대, 네가티브 전하 물질(NCM)은 HfO(hafnium oxide) 또는 HfO2(hafnium dioxide)로 구현될 수 있다. 여기서, 네가티브 전하 물질(NCM)은 네가티브 고정 전하를 갖는 물질을 의미할 수 있다.The negative charge material (NCM) may be implemented as an oxide of a metal element. The metal element may be hafnium (Hf), zirconium (Zr), aluminum (Al), tantalum (Ta), yttrium (Y), or lanthanoid. . For example, the negative charge material NCM may be implemented with hafnium oxide (HfO) or hafnium dioxide (HfO2). Here, the negatively charged material (NCM) may refer to a material having a negative fixed charge.

트랜치 타입 고립 영역들(BDTI1, BDTI2, 및 BDTI3)은 제2표면(SUF2)으로부터 제1표면(SUF1)까지 완전히 확장(또는 형성)될 수 있다. 트랜치 타입 고립 영역들 (BDTI1, BDTI2, 및 BDTI3) 각각은 백 DTI(bach deep trench isolation) 영역을 의미할 수 있다.The trench-type isolation regions BDTI1 , BDTI2 , and BDTI3 may fully extend (or form) from the second surface SUF2 to the first surface SUF1 . Each of the trench type isolation regions BDTI1 , BDTI2 , and BDTI3 may mean a back batch deep trench isolation (DTI) region.

도 1m을 참조하면, 컬러 필터들(CF1과 CF2)은 유전체(dielectric material; DM)의 위(on or above)에 형성될 수 있다. 제1컬러 필터(CF1)는 레드(red) 컬러 필터, 그린(green) 컬러 필터, 및 블루(blue) 컬러 필터 중에서 어느 하나일 수 있고, 제2컬러 필터(CF1)는 상기 레드 컬러 필터, 상기 그린 컬러 필터, 및 상기 블루 컬러 필터 중에서 다른 하나일 수 있다. 도 1o를 참조하면, 컬러 필터들(CF1과 CF2)은 네가티브 전하 물질(NCM)의 위에 형성될 수 있다. 실시 예들에 따라, 트랜치들(OP1, OP2, 및 OP3)은 네가티브 전하 물질(NCM)로 채워질 수 있다.Referring to FIG. 1M , color filters CF1 and CF2 may be formed on or above a dielectric material (DM). The first color filter CF1 may be any one of a red color filter, a green color filter, and a blue color filter, and the second color filter CF1 may include the red color filter and the It may be another one of a green color filter and the blue color filter. Referring to FIG. 1O , the color filters CF1 and CF2 may be formed on the negative charge material NCM. In some embodiments, the trenches OP1 , OP2 , and OP3 may be filled with a negative charge material NCM.

도 1n 또는 1o를 참조하면, 마이크로렌즈들(LEN1과 LEN2) 각각은 컬러 필터들(CF1과 CF2) 각각의 위(on or above)에 형성될 수 있다. 실시 예들에 따라, 마이크로렌즈들(LEN1과 LEN2)과 컬러 필터들(CF1과 CF2) 사이에는, 오버-코팅 레이어 (over-coating layer)와 같은 평탄화 층이 구현(또는 형성)될 수 있다. 도 1n 또는 도 1o에 도시된 픽셀(10A 또는 10A-1)은 BSI 이미지 센서를 제조하는 공정에 따라 제조된 픽셀(또는 픽셀들)을 의미할 수 있다.1N or 1O , each of the microlenses LEN1 and LEN2 may be formed on or above each of the color filters CF1 and CF2 . In some embodiments, a planarization layer such as an over-coating layer may be implemented (or formed) between the microlenses LEN1 and LEN2 and the color filters CF1 and CF2 . A pixel 10A or 10A-1 illustrated in FIG. 1N or 1O may mean a pixel (or pixels) manufactured according to a process for manufacturing a BSI image sensor.

제1표면(SUF1)과 제2표면(SUF2) 사이에 형성된 제1광전 변환 영역(PD1)은, 제1마이크로렌즈(LEN1), 제1컬러 필터(CF1), 및 제2표면(SUF2)을 통해 수신된 입사광에 응답하여 전하들을 생성할 수 있다. 또한, 제1표면(SUF1)과 제2표면(SUF2) 사이에 형성된 제2광전 변환 영역(PD2)은, 제2마이크로렌즈(LEN2), 제2컬러 필터 (CF2), 및 제2표면(SUF2)을 통해 수신된 입사광에 응답하여 전하들을 생성할 수 있다.The first photoelectric conversion region PD1 formed between the first surface SUF1 and the second surface SUF2 connects the first microlens LEN1, the first color filter CF1, and the second surface SUF2. Charges may be generated in response to incident light received through the . In addition, the second photoelectric conversion region PD2 formed between the first surface SUF1 and the second surface SUF2 includes the second microlens LEN2 , the second color filter CF2 , and the second surface SUF2 . ) may generate charges in response to the received incident light.

대응되는 두 개의 트랜치 타입 고립 영역들(BDTI1과 BDTI2)은 제1광전 변환 영역(PD1)을 에워싸고(surround), 제2표면(SUF2)으로부터 제1표면(SUF1)까지 완전히 확장(또는 형성)될 수 있다. 또한, 대응되는 두 개의 트랜치 타입 고립 영역들(BDTI2과 BDTI3)은 제2광전 변환 영역(PD2)을 에워싸고, 제2표면(SUF2)으로부터 제1표면(SUF1)까지 완전히 확장(또는 형성)될 수 있다.The corresponding two trench-type isolation regions BDTI1 and BDTI2 surround the first photoelectric conversion region PD1 and fully extend (or form) from the second surface SUF2 to the first surface SUF1 . can be In addition, the corresponding two trench-type isolation regions BDTI2 and BDTI3 surround the second photoelectric conversion region PD2 and are to be completely extended (or formed) from the second surface SUF2 to the first surface SUF1. can

제2표면(SUF2)을 기준으로 볼 때, 각 플로팅 디퓨젼 영역(FD1과 FD2)은 각 광전 변환 영역(PD1과 PD2)의 아래(below)에 형성된다.When viewed with respect to the second surface SUF2 , each of the floating diffusion regions FD1 and FD2 is formed below each of the photoelectric conversion regions PD1 and PD2 .

제1전송 게이트(VTG1)는 제1표면(SUF1)으로부터 제1광전 변환 영역(PD1) 쪽으로 수직으로 확장(또는 형성)되고, 대응되는 전압에 응답하여 제1광전 변환 영역 (PD1)의 전하들을 제1플로팅 디퓨전 영역(FD1)으로 전송할 수 있다. 또한, 제2전송 게이트(VTG2)는 제1표면(SUF1)으로부터 제2광전 변환 영역 (PD2) 쪽으로 수직으로 확장(또는 형성)되고, 대응되는 전압에 응답하여 제2광전 변환 영역(PD2)의 전하들을 제2플로팅 디퓨전 영역(FD2)으로 전송할 수 있다.The first transfer gate VTG1 vertically extends (or is formed) from the first surface SUF1 toward the first photoelectric conversion region PD1 and transfers charges of the first photoelectric conversion region PD1 in response to a corresponding voltage. It can transmit to the first floating diffusion area FD1. In addition, the second transfer gate VTG2 vertically extends (or is formed) from the first surface SUF1 toward the second photoelectric conversion region PD2, and in response to a corresponding voltage, the second photoelectric conversion region PD2 Charges may be transferred to the second floating diffusion region FD2 .

각 전송 게이트(VTG1과 VTG2)는 수직 전송 게이트(vertical transfer gate)를 의미할 수 있다. 네가티브 전하 물질(NCM)을 포함하는 백 DTI들(BDTI1, BDTI2, 및 BDTI3)이 픽셀들(또는 광전변환 영역들(PD1과 PD2)) 사이에 형성됨에 따라, 암 전류와 크로스토크는 감소되거나 제거될 수 있다.Each of the transfer gates VTG1 and VTG2 may mean a vertical transfer gate. As back DTIs BDTI1 , BDTI2 , and BDTI3 containing negative charge material (NCM) are formed between pixels (or photoelectric conversion regions PD1 and PD2), dark current and crosstalk are reduced or eliminated can be

도 2a부터 도 2l은 본 발명의 실시 예들에 따른 픽셀들의 제조 방법들을 설명하기 위한 단면도들이다. 도 2a를 참조하면, p- 에피택셜 층(220)은 p+ 실리콘 기판(210)의 위(on)에 형성될 수 있다. p- 에피택셜 층(220)은 서로 마주보는 제1표면(SUF1)과 제2표면(SUF2)을 포함할 수 있다. 복수의 제1고립 영역들(STI1~STI5)은 식각 공정(etching process) 및/또는 증착 공정(deposition process)에 의해 p- 에피택셜 층(220)에 형성될 수 있다. 예컨대, 복수의 제1고립 영역들(STI1~STI5)은 트랜치-타입 고립 영역들이고, STI 영역들일 수 있다.2A to 2L are cross-sectional views for explaining methods of manufacturing pixels according to embodiments of the present invention. Referring to FIG. 2A , the p− epitaxial layer 220 may be formed on the p+ silicon substrate 210 . The p-epitaxial layer 220 may include a first surface SUF1 and a second surface SUF2 facing each other. The plurality of first isolation regions STI1 to STI5 may be formed in the p-epitaxial layer 220 by an etching process and/or a deposition process. For example, the plurality of first isolation regions STI1 to STI5 may be trench-type isolation regions and may be STI regions.

도 2b를 참조하면, 광전 변환 영역들(PD1과 PD2)은 이온 주입 공정에 의해 제1표면(SUF1)과 제2표면(SUF2) 사이에 형성될 수 있다. 도 2c를 참조하면, 복수의 개구부들은 p- 에피택셜 층(220)의 제1표면(SUF1)으로부터 일정 깊이에 형성될 수 있다. 상기 복수의 개구부들 각각의 깊이 및/또는 모양은 복수의 전송 게이트들(도 2d의 VTG1과 VTG2) 각각의 깊이 및/또는 모양에 따라 다양하게 변형될 수 있다. 상기 복수의 개구부들이 형성된 후, 절연층이 제1표면(SUF1)에 일정한 두께로 형성될 수 있다.Referring to FIG. 2B , the photoelectric conversion regions PD1 and PD2 may be formed between the first surface SUF1 and the second surface SUF2 by an ion implantation process. Referring to FIG. 2C , the plurality of openings may be formed at a predetermined depth from the first surface SUF1 of the p-epitaxial layer 220 . The depth and/or shape of each of the plurality of openings may be variously modified according to the depth and/or shape of each of the plurality of transfer gates (VTG1 and VTG2 in FIG. 2D ). After the plurality of openings are formed, an insulating layer may be formed on the first surface SUF1 to a predetermined thickness.

도 2d를 참조하면, 각 전송 게이트(VTG1과 VTG2)는 각 개구부의 위(on)에 형성될 수 있다. 예컨대, 각 전송 게이트(VTG1과 VTG2)는 제1표면(SUF1)으로부터 각 광전 변환 영역(PD1과 PD2) 쪽으로 수직으로 확장(또는 형성)될 수 있다. 실시 예들에 따라, 각 전송 게이트(VTG1과 VTG2)와 다른 게이트들(131과 133)은 동시에 형성될 수 있다.Referring to FIG. 2D , each of the transfer gates VTG1 and VTG2 may be formed on each opening. For example, each of the transfer gates VTG1 and VTG2 may extend (or form) vertically from the first surface SUF1 toward the respective photoelectric conversion regions PD1 and PD2. In some embodiments, each of the transfer gates VTG1 and VTG2 and other gates 131 and 133 may be formed at the same time.

도 2e를 참조하면, 각 플로팅 디퓨전 영역(FD1과 FD2)은 p- 에피택셜 층 (220)의 제1표면(SUF1)으로부터 일정 깊이에 형성될 수 있다. 도 2f를 참조하면, 메탈 와이어링 영역(230)이 p- 에피택셜 층(220)의 위(on or above)에 형성될 수 있다.Referring to FIG. 2E , each of the floating diffusion regions FD1 and FD2 may be formed at a predetermined depth from the first surface SUF1 of the p-epitaxial layer 220 . Referring to FIG. 2F , a metal wiring region 230 may be formed on or above the p-epitaxial layer 220 .

도 2g를 참조하면, 유지 웨이퍼(240)는 메탈 와이어링 영역(230)의 위(on)에 본딩될 수 있다. 예컨대, 유지 웨이퍼(240)는 p- 에피택셜 층(220)을 유지(또는 지지)하기 위해 사용될 수 있다. 도 2g를 뒤집으면 도 2h가 된다. 도 2i를 참조하면, p+ 실리콘 기판(210)은 제거될 수 있다.Referring to FIG. 2G , the holding wafer 240 may be bonded on the metal wiring region 230 . For example, the holding wafer 240 may be used to hold (or support) the p-epitaxial layer 220 . Turning Fig. 2G upside down becomes Fig. 2H. Referring to FIG. 2I , the p+ silicon substrate 210 may be removed.

도 2j와 2k를 참조하면, 제2고립 영역들, 예컨대 트랜치 타입 고립 영역들 (BDTI1, BDTI2, 및 BDTI3)을 형성하기 위해, p- 에피택셜 층(220)의 제2표면(SUF2)에서 해당하는 영역들이 수직으로 식각된다. 따라서, 트랜치 타입 고립 영역들 (BDTI1, BDTI2, 및 BDTI3)에 해당하는 트랜치들(OP11, OP12, 및 OP13)이 형성될 수 있다. 이때, 각 트랜치(OP1, OP2, 및 OP3)는 대응되는 각 STI(STI1, STI3, 및 STI5)에 접촉될 때까지 수직으로 확장(또는 형성)될 수 있다.2J and 2K , corresponding to the second surface SUF2 of the p-epitaxial layer 220 to form second isolation regions, such as trench type isolation regions BDTI1 , BDTI2 , and BDTI3 . regions are etched vertically. Accordingly, trenches OP11 , OP12 , and OP13 corresponding to the trench-type isolation regions BDTI1 , BDTI2 , and BDTI3 may be formed. In this case, each of the trenches OP1 , OP2 , and OP3 may be vertically extended (or formed) until it contacts the corresponding respective STIs STI1 , STI3 , and STI5 .

제2표면(SUF2)과 트랜치들(OP11, OP12, 및 OP13)은 네가티브 전하 물질(NCM)로 코딩될 수 있다. 예컨대, 제2표면(SUF2)과 트랜치들(OP11, OP12, 및 OP13)의 표면을 코딩하기 위해, 네가티브 전하 물질(NCM)이 제2표면(SUF2)과 트랜치들(OP11, OP12, 및 OP13)의 표면에 증착될 수 있다. 예컨대, 네가티브 전하 물질(NCM)은 제2표면(SUF2)과 트랜치들(OP11, OP12, 및 OP13)의 표면에 일정한 두께로 형성될 수 있다. 또한, 유전체(DM)는 네가티브 전하 물질(NCM) 위에 형성될 수 있다. 예컨대, 네가티브 전하 물질(NCM)로 코딩된 트랜치들(OP11, OP12, 및 OP13)의 빈 공간들은 유전체(DM)로 채워질 수 있다. 예컨대, 도 2j와 도 2m을 참조하면, 트랜치들(OP11, OP12, 및 OP13)은 네가티브 전하 물질(NCM)로 채워지고 제2표면(SUF2)의 위에는 네가티브 전하 물질(NCM)이 형성될 수 있다.The second surface SUF2 and the trenches OP11 , OP12 , and OP13 may be coded with a negative charge material NCM. For example, to code the surface of the second surface SUF2 and the trenches OP11, OP12, and OP13, a negative charge material NCM is applied to the second surface SUF2 and the trenches OP11, OP12, and OP13. can be deposited on the surface of For example, the negative charge material NCM may be formed to a predetermined thickness on the second surface SUF2 and the surfaces of the trenches OP11 , OP12 , and OP13 . Further, the dielectric DM may be formed over the negative charge material NCM. For example, empty spaces of the trenches OP11 , OP12 , and OP13 coded with the negative charge material NCM may be filled with the dielectric DM. For example, referring to FIGS. 2J and 2M , the trenches OP11 , OP12 , and OP13 may be filled with a negative charge material NCM and a negative charge material NCM may be formed on the second surface SUF2 . .

컨대, 네가티브 전하 물질(NCM)은 HfO(hafnium oxide) 또는 HfO2 (hafnium dioxide)로 구현될 수 있다. 트랜치 타입 고립 영역들(BDTI1, BDTI2, 및 BDTI3) 각각은 백 DTI로 구현될 수 있다.For example, the negative charge material (NCM) may be implemented with hafnium oxide (HfO) or hafnium dioxide (HfO2). Each of the trench type isolation regions BDTI1 , BDTI2 , and BDTI3 may be implemented as a back DTI.

도 2l을 참조하면, 컬러 필터들(CF1과 CF2)은 유전체(DM)의 위(on or above)에 형성될 수 있다. 도 2m을 참조하면, 컬러 필터들(CF1과 CF2)은 네가티브 전하 물질(NCM)의 위(on or above)에 형성될 수 있다. 마이크로렌즈들(LEN1과 LEN2) 각각은 컬러 필터들(CF1과 CF2) 각각의 위(on or above)에 형성될 수 있다. 실시 예에 따라, 마이크로렌즈들(LEN1과 LEN2)과 컬러 필터들(CF1과 CF2) 사이에는, 오버-코팅 레이어와 같은 평탄화 층이 구현될 수 있다. 실시 예들에 따라, 각 STI(STI1, STI3, 및 STI5)의 높이(H1)는 각 전송 게이트(VTG1과 VTG2)의 높이(H2)보다 작을 수 있다.Referring to FIG. 2L , the color filters CF1 and CF2 may be formed on or above the dielectric DM. Referring to FIG. 2M , the color filters CF1 and CF2 may be formed on or above the negative charge material NCM. Each of the microlenses LEN1 and LEN2 may be formed on or above each of the color filters CF1 and CF2 . According to an embodiment, a planarization layer such as an over-coating layer may be implemented between the microlenses LEN1 and LEN2 and the color filters CF1 and CF2 . In some embodiments, the height H1 of each of the STIs STI1 , STI3 , and STI5 may be smaller than the height H2 of each of the transfer gates VTG1 and VTG2 .

도 2l 또는 2m에 도시된 픽셀(10B 또는 10B-1)은 BSI 이미지 센서를 제조하는 공정들에 따라 제조된 픽셀들일 수 있다.The pixels 10B or 10B-1 illustrated in FIG. 2L or 2M may be pixels manufactured according to processes for manufacturing the BSI image sensor.

제1표면(SUF1)과 제2표면(SUF2) 사이에 형성된 제1광전 변환 영역(PD1)은, 제1마이크로렌즈(LEN1), 제1컬러 필터(CF1), 및 제2표면(SUF2)을 통해 수신된 입사광에 응답하여 전하들을 생성한다. 또한, 제1표면(SUF1)과 제2표면(SUF2) 사이에 형성된 제2광전 변환 영역(PD2)은, 제2마이크로렌즈(LEN2), 제2컬러 필터(CF2), 및 제2표면(SUF2)을 통해 수신된 입사광에 응답하여 전하들을 생성한다.The first photoelectric conversion region PD1 formed between the first surface SUF1 and the second surface SUF2 connects the first microlens LEN1, the first color filter CF1, and the second surface SUF2. Charges are generated in response to incident light received through the In addition, the second photoelectric conversion region PD2 formed between the first surface SUF1 and the second surface SUF2 includes the second microlens LEN2 , the second color filter CF2 , and the second surface SUF2 . ) to generate electric charges in response to incident light received through

대응되는 두 개의 트랜치 타입 고립 영역들(BDTI1과 BDTI2)은 제1광전 변환 영역(PD1)을 에워싸고, 제2표면(SUF2)으로부터 대응되는 STI들(STI1과 STI3)에 접촉될 때까지 수직으로 확장(또는 형성)된다. 대응되는 두 개의 트랜치 타입 고립 영역들(BDTI2과 BDTI3)은 제2광전 변환 영역(PD2)을 에워싸고, 제2표면(SUF2)으로부터 대응되는 STI들(STI3과 STI5)에 접촉될 때까지 수직으로 확장(또는 형성)된다.Corresponding two trench-type isolation regions BDTI1 and BDTI2 surround the first photoelectric conversion region PD1 and are vertically aligned from the second surface SUF2 to the corresponding STIs STI1 and STI3 until contacted. is expanded (or formed). Corresponding two trench-type isolation regions BDTI2 and BDTI3 surround the second photoelectric conversion region PD2, and vertically from the second surface SUF2 until they contact the corresponding STIs STI3 and STI5. is expanded (or formed).

제2표면(SUF2)을 기준으로 볼 때, 각 플로팅 디퓨젼 영역(FD1과 FD2)은 각 광전 변환 영역(PD1과 PD2)의 아래(below)에 형성된다. When viewed with respect to the second surface SUF2 , each of the floating diffusion regions FD1 and FD2 is formed below each of the photoelectric conversion regions PD1 and PD2 .

제1전송 게이트(VTG1)는 제1표면(SUF1)으로부터 제1광전 변환 영역(PD1) 쪽으로 수직으로 확장(또는 형성)되고, 대응되는 전압에 응답하여 제1광전 변환 영역(PD1)의 전하들을 제1플로팅 디퓨전 영역(FD1)으로 전송한다. 또한, 제2전송 게이트(VTG2)는 제1표면(SUF1)으로부터 제2광전 변환 영역 (PD2) 쪽으로 수직으로 확장(또는 형성)되고, 대응되는 전압에 응답하여 제2광전 변환 영역(PD2)의 전하들을 제2플로팅 디퓨전 영역(FD2)으로 전송한다.The first transfer gate VTG1 vertically extends (or is formed) from the first surface SUF1 toward the first photoelectric conversion region PD1 and transfers charges of the first photoelectric conversion region PD1 in response to a corresponding voltage. It is transmitted to the first floating diffusion area FD1. In addition, the second transfer gate VTG2 vertically extends (or is formed) from the first surface SUF1 toward the second photoelectric conversion region PD2, and in response to a corresponding voltage, the second photoelectric conversion region PD2 Charges are transferred to the second floating diffusion region FD2.

도 3a부터 도 3l은 본 발명의 실시 예들에 따른 픽셀들의 제조 방법들을 설명하기 위한 단면도들이다. 도 3a를 참조하면, p- 에피택셜 층(320)은 p+ 실리콘 기판(310)의 위(on)에 형성된다. 복수의 제3고립 영역들(FDTI1, FDTI2, 및 FDTI3)은 이온 주입 공정에 의해 제1표면(SUF1)으로부터 수직으로 확장(또는 형성)될 수 있다. 복수의 제3고립 영역들(FDTI1, FDTI2, 및 FDTI3)은 프론트 DTI 영역들을 의미할 수 있다.3A through 3L are cross-sectional views for explaining methods of manufacturing pixels according to embodiments of the present invention. Referring to FIG. 3A , a p− epitaxial layer 320 is formed on a p+ silicon substrate 310 . The plurality of third isolated regions FDTI1 , FDTI2 , and FDTI3 may be vertically extended (or formed) from the first surface SUF1 by an ion implantation process. The plurality of third isolated regions FDTI1 , FDTI2 , and FDTI3 may mean front DTI regions.

도 3b를 참조하면, 복수의 제1고립 영역들, 예컨대 STI 영역들(SDTI1과 STI2)은 식각 공정에 의해 제1표면(SUF1)으로부터 수직으로 생성될 수 있다. 실시 예들에 따라, 복수의 DTI 영역들(FDTI1, FDTI2, 및 FDTI3)과 복수의 STI 영역들 (SDTI1과 STI2)은 동시에 생성될 수 있다. 실시 예들에 따라, 복수의 STI 영역들(SDTI1과 STI2)은 복수의 DTI 영역들(FDTI1, FDTI2, 및 FDTI3)보다 먼저 생성될 수 있다.Referring to FIG. 3B , a plurality of first isolated regions, for example, the STI regions SDTI1 and STI2 may be vertically generated from the first surface SUF1 by an etching process. In some embodiments, the plurality of DTI regions FDTI1 , FDTI2 , and FDTI3 and the plurality of STI regions SDTI1 and STI2 may be simultaneously generated. In some embodiments, the plurality of STI regions SDTI1 and STI2 may be generated before the plurality of DTI regions FDTI1 , FDTI2 , and FDTI3 .

도 3c를 참조하면, 광전 변환 영역들(PD1과 PD2)은 이온 주입 공정에 의해 제1표면(SUF1)과 제2표면(SUF2) 사이에 형성될 수 있다.Referring to FIG. 3C , the photoelectric conversion regions PD1 and PD2 may be formed between the first surface SUF1 and the second surface SUF2 by an ion implantation process.

도 3d를 참조하면, 복수의 개구부들은 p- 에피택셜 층(320)의 제1표면(SUF1)으로부터 일정 깊이에 형성될 수 있다. 상기 복수의 개구부들 각각의 깊이 및/또는 모양은 복수의 전송 게이트들(VTG1과 VTG2) 각각의 깊이 및/또는 모양에 따라 다양하게 변형될 수 있다. 상기 복수의 개구부들이 형성된 후, 절연층이 제1표면(SUF1)에 일정한 두께로 형성될 수 있다.Referring to FIG. 3D , the plurality of openings may be formed at a predetermined depth from the first surface SUF1 of the p-epitaxial layer 320 . The depth and/or shape of each of the plurality of openings may be variously modified according to the depth and/or shape of each of the plurality of transfer gates VTG1 and VTG2. After the plurality of openings are formed, an insulating layer may be formed on the first surface SUF1 to a predetermined thickness.

각 전송 게이트(VTG1과 VTG2)는 각 개구부의 위(on)에 형성될 수 있다. 예컨대, 각 전송 게이트(VTG1과 VTG2)는 제1표면(SUF1)으로부터 각 광전 변환 영역(PD1과 PD2) 쪽으로 수직으로 확장(또는 형성)될 수 있다. 각 전송 게이트(VTG1과 VTG2)와 다른 게이트들(131과 133)은 동시에 형성될 수 있다.Each of the transfer gates VTG1 and VTG2 may be formed on each opening. For example, each of the transfer gates VTG1 and VTG2 may extend (or form) vertically from the first surface SUF1 toward the respective photoelectric conversion regions PD1 and PD2. Each of the transfer gates VTG1 and VTG2 and the other gates 131 and 133 may be formed simultaneously.

도 3e를 참조하면, 각 플로팅 디퓨전 영역(FD1과 FD2)은 p- 에피택셜 층(320)의 제1표면(SUF1)으로부터 일정 깊이에 형성될 수 있다. 도 3f를 참조하면, 메탈 와이어링 영역(330)이 p- 에피택셜 층(320)의 위(on or above)에 형성된다. 도 3g를 참조하면, 유지 웨이퍼(340)는 메탈 와이어링 영역(330)의 위(on)에 본딩된다. 예컨대, 유지 웨이퍼(340)는 p- 에피택셜 층(320)을 유지(또는 지지)하기 위해 사용될 수 있다.Referring to FIG. 3E , each of the floating diffusion regions FD1 and FD2 may be formed at a predetermined depth from the first surface SUF1 of the p-epitaxial layer 320 . Referring to FIG. 3F , a metal wiring region 330 is formed on or above the p-epitaxial layer 320 . Referring to FIG. 3G , the holding wafer 340 is bonded on the metal wiring region 330 . For example, the holding wafer 340 may be used to hold (or support) the p-epitaxial layer 320 .

도 3g를 뒤집으면 도 3h가 된다. 도 3i를 참조하면, p+ 실리콘 기판(310)은 제거된다. 도 3j와 3k를 참조하면, 제2고립 영역들, 예컨대 트랜치 타입 고립 영역들(BDTI1, BDTI2, 및 BDTI3)을 형성하기 위해, p- 에피택셜 층(320)의 제2표면 (SUF2)에서 해당하는 영역들이 수직으로 식각될 수 있다. 따라서, 트랜치 타입 고립 영역들(BDTI1, BDTI2, 및 BDTI3)에 해당하는 트랜치들(OP21, OP22, 및 OP23)이 형성될 수 있다. 이때, 각 트랜치(OP21, OP22, 및 OP23)는 해당하는 각 프론트 DTI (FTI1, FTI2, 및 FTI3)에 접촉될 때까지 확장(또는 형성)된다.Fig. 3G is turned over to Fig. 3H. Referring to FIG. 3I , the p+ silicon substrate 310 is removed. 3J and 3K , corresponding to the second surface SUF2 of the p-epitaxial layer 320 to form second isolation regions, such as trench type isolation regions BDTI1 , BDTI2 , and BDTI3 . Areas to be etched may be vertically etched. Accordingly, trenches OP21 , OP22 , and OP23 corresponding to the trench-type isolation regions BDTI1 , BDTI2 , and BDTI3 may be formed. At this time, each of the trenches OP21, OP22, and OP23 is expanded (or formed) until it contacts the corresponding respective front DTIs FTI1, FTI2, and FTI3.

도 3j와 도 3k를 참조하면, 제2표면(SUF2)과 트랜치들(OP21, OP22, 및 OP23)은 네가티브 전하 물질(NCM)로 코딩될 수 있다. 예컨대, 제2표면(SUF2)과 트랜치들 (OP21, OP22, 및 OP23)의 표면을 코딩하기 위해, 네가티브 전하 물질(NCM)이 제2표면(SUF2)과 트랜치들(OP21, OP22, 및 OP23)의 위에 증착될 수 있다. 예컨대, 네가티브 전하 물질(NCM)은 제2표면(SUF2)과 트랜치들(OP21, OP22, 및 OP23)의 위에 일정한 두께로 형성될 수 있다. 또한, 유전체(DM)는 네가티브 전하 물질(NCM)의 위에 형성될 수 있다. 네가티브 전하 물질(NCM)로 코딩된 트랜치들(OP21, OP22, 및 OP23)의 빈 공간들은 유전체(DM)로 채워질 수 있다. 실시 예들에 따라, 도 3j와 도 3m을 참조하면, 트랜치들(OP21, OP22, 및 OP23)은 네가티브 전하 물질(NCM)로 채워지고, 제2표면(SUF2)의 위에 네가티브 전하 물질(NCM)이 형성될 수 있다.3J and 3K , the second surface SUF2 and the trenches OP21 , OP22 , and OP23 may be coded with a negative charge material NCM. For example, to code the surface of the second surface SUF2 and the trenches OP21, OP22, and OP23, a negative charge material NCM is applied to the second surface SUF2 and the trenches OP21, OP22, and OP23. It can be deposited on For example, the negative charge material NCM may be formed to a predetermined thickness on the second surface SUF2 and the trenches OP21 , OP22 , and OP23 . Further, the dielectric DM may be formed over the negative charge material NCM. Empty spaces of the trenches OP21 , OP22 , and OP23 coded with the negative charge material NCM may be filled with the dielectric DM. In some embodiments, referring to FIGS. 3J and 3M , the trenches OP21 , OP22 , and OP23 are filled with a negative charge material NCM, and the negative charge material NCM is formed on the second surface SUF2 . can be formed.

트랜치 타입 고립 영역들(BDTI1, BDTI2, 및 BDTI3) 각각은 백 DTI로 구현될 수 있다.Each of the trench type isolation regions BDTI1 , BDTI2 , and BDTI3 may be implemented as a back DTI.

도 3l을 참조하면, 컬러 필터들(CF1과 CF2)은 유전체(DM)의 위 (on or above)에 형성될 수 있다. 도 3m을 참조하면, 컬러 필터들(CF1과 CF2)은 네가티브 전하 물질(NCM)의 위(on or above)에 형성될 수 있다. 마이크로렌즈들(LEN1과 LEN2)은 컬러 필터들(CF1과 CF2)의 위(on or above)에 형성될 수 있다. 실시 예에 따라, 마이크로렌즈들(LEN1과 LEN2)과 컬러 필터들(CF1과 CF2) 사이에는, 오버-코팅 레이어와 같은 평탄화 층이 구현될 수 있다. 실시 예들에 따라, STI 영역(SDTI1 또는 STI2)의 높이(H1)는 전송 게이트(VTG1 또는 VTG2)의 높이(H2)보다 작고, 전송 게이트(VTG1 또는 VTG2)의 높이(H2)는 프론트 DTI(FTI1, FTI2, 또는 FTI3)의 높이 (H3)보다 작을 수 있다.Referring to FIG. 3L , the color filters CF1 and CF2 may be formed on or above the dielectric DM. Referring to FIG. 3M , the color filters CF1 and CF2 may be formed on or above the negative charge material NCM. The microlenses LEN1 and LEN2 may be formed on or above the color filters CF1 and CF2. According to an embodiment, a planarization layer such as an over-coating layer may be implemented between the microlenses LEN1 and LEN2 and the color filters CF1 and CF2 . In some embodiments, the height H1 of the STI region SDTI1 or STI2 is smaller than the height H2 of the transfer gate VTG1 or VTG2, and the height H2 of the transfer gate VTG1 or VTG2 is the front DTI (FTI1). , FTI2, or FTI3) may be smaller than the height (H3).

도 3l 또는 도 3m에 도시된 픽셀(10C 또는 10C-1)은 BSI 이미지 센서를 제조하는 공정들에 따라 제조된 픽셀들일 수 있다.The pixels 10C or 10C-1 illustrated in FIG. 3L or 3M may be pixels manufactured according to processes for manufacturing the BSI image sensor.

각 광전 변환 영역(PD1과 PD2)은 제2표면(SUF2)을 통해 수신된 입사광에 응답하여 전하들을 생성한다.Each of the photoelectric conversion regions PD1 and PD2 generates electric charges in response to the incident light received through the second surface SUF2.

대응되는 두 개의 트랜치 타입 고립 영역들(BDTI1과 BDTI2)은 제1광전 변환 영역(PD1)을 에워싸고, 제2표면(SUF2)으로부터 대응되는 프론트 DTI들(FDTI1과 FDTI2)에 접촉될 때까지 확장(또는 형성)된다. 대응되는 두 개의 트렌치 타입 고립 영역들(BDTI2과 BDTI3)은 제2광전 변환 영역(PD2)을 에워싸고, 제2표면(SUF2)으로부터 대응되는 프론트 DTI들(FDTI2과 FDTI3)에 접촉될 때까지 확장(또는 형성)된다.Corresponding two trench-type isolation regions BDTI1 and BDTI2 surround the first photoelectric conversion region PD1 and extend from the second surface SUF2 until they come into contact with the corresponding front DTIs FDTI1 and FDTI2. (or formed) The corresponding two trench-type isolation regions BDTI2 and BDTI3 surround the second photoelectric conversion region PD2 and extend from the second surface SUF2 to the corresponding front DTIs FDTI2 and FDTI3. (or formed)

제2표면(SUF2)를 기준으로 볼 때, 각 플로팅 디퓨젼 영역(FD1과 FD2)은 각 광전 변환 영역(PD1과 PD2)의 아래 (below)에 형성된다.When viewed with respect to the second surface SUF2 , each of the floating diffusion regions FD1 and FD2 is formed below each of the photoelectric conversion regions PD1 and PD2 .

제1전송 게이트(VTG1)는 제1표면(SUF1)으로부터 제1광전 변환 영역(PD1) 쪽으로 수직으로 확장(또는 형성)되고, 대응되는 전압에 응답하여 제1광전 변환 영역(PD1)의 전하들을 제1플로팅 디퓨전 영역(FD1)으로 전송한다. 제2전송 게이트 (VTG2)는 제1표면(SUF1)으로부터 제2광전 변환 영역(PD2) 쪽으로 수직으로 확장(또는 형성)되고, 대응되는 전압에 응답하여 제2광전 변환 영역(PD2)의 전하들을 제2플로팅 디퓨전 영역(FD2)으로 전송한다.The first transfer gate VTG1 vertically extends (or is formed) from the first surface SUF1 toward the first photoelectric conversion region PD1 and transfers charges of the first photoelectric conversion region PD1 in response to a corresponding voltage. It is transmitted to the first floating diffusion area FD1. The second transfer gate VTG2 vertically extends (or is formed) from the first surface SUF1 toward the second photoelectric conversion region PD2 and transfers charges of the second photoelectric conversion region PD2 in response to a corresponding voltage. It is transmitted to the second floating diffusion area FD2.

도 4a와 도 4b는 본 발명의 실시 예들에 따른 제조 방법들을 이용하여 제조된 픽셀들의 단면도를 나타낸다. 도 2l과 도 4a를 참조하면, 제1표면(SUF1)으로부터 수직으로 확장된 STI(STI1)과 제2표면(SUF2)로부터 수직으로 확장된 백 DTI(BDTI1)는 서로 접촉되지 않는다. 제1표면(SUF1)으로부터 수직으로 확장된 STI (STI3)과 제2표면(SUF2)로부터 수직으로 확장된 백 DTI(BDTI2)는 서로 접촉되지 않고, 제1표면(SUF1)으로부터 수직으로 확장된 STI(STI5)과 제2표면(SUF2)로부터 수직으로 확장된 백 DTI(BDTI3)는 서로 접촉되지 않는다.4A and 4B are cross-sectional views illustrating pixels manufactured using manufacturing methods according to embodiments of the present invention. Referring to FIGS. 2L and 4A , the STI STI1 vertically extended from the first surface SUF1 and the back DTI BDTI1 vertically extended from the second surface SUF2 do not contact each other. The STI extending vertically from the first surface SUF1 (STI3) and the back DTI extending vertically from the second surface SUF2 (BDTI2) do not contact each other, and the STI vertically extended from the first surface SUF1 (STI5) and the back DTI (BDTI3) extending vertically from the second surface (SUF2) do not contact each other.

도 2l의 각 구성(220, 230, 및 240)은 도 4a의 각 구성(420, 430, 및 440)에 대응될 수 있다. 도 2m의 각 구성(220, 230, 및 240)은 도 4b의 각 구성(420, 430, 및 440)에 대응될 수 있다.Each configuration 220 , 230 , and 240 of FIG. 2L may correspond to each configuration 420 , 430 , and 440 of FIG. 4A . Each component 220 , 230 , and 240 of FIG. 2M may correspond to each component 420 , 430 , and 440 of FIG. 4B .

도 5a와 도 5b는 본 발명의 실시 예들에 따른 제조 방법들을 이용하여 제조된 픽셀들의 단면도를 나타낸다. 각 전송 게이트(VTG1과 VTG2)가 제1표면(SUF1)으로부터 수직으로 각 광전 변환 영역(PD1과 PD2)의 내부까지 확장(또는 형성)되는 것을 제외하면, 도 1n에 도시된 픽셀(10A)의 제조 방법과 도 5a에 도시된 픽셀 (10E)의 제조 방법은 동일 또는 유사하다. 각 전송 게이트(VTG1과 VTG2)가 제1표면(SUF1)으로부터 수직으로 각 광전 변환 영역(PD1과 PD2)의 내부까지 확장(또는 형성)되는 것을 제외하면, 도 10에 도시된 픽셀(10A-1)의 제조 방법과 도 5b에 도시된 픽셀(10E-1)의 제조 방법은 동일 또는 유사하다.5A and 5B are cross-sectional views illustrating pixels manufactured using manufacturing methods according to embodiments of the present invention. of the pixel 10A shown in FIG. The manufacturing method and the manufacturing method of the pixel 10E shown in FIG. 5A are the same or similar. Pixel 10A-1 shown in Fig. 10, except that each transfer gate VTG1 and VTG2 extends (or is formed) vertically from the first surface SUF1 to the inside of each photoelectric conversion region PD1 and PD2. ) and the method of manufacturing the pixel 10E-1 shown in FIG. 5B are the same or similar.

도 6a와 도 6b는 본 발명의 실시 예들에 따른 제조 방법들을 이용하여 제조된 픽셀들의 단면도를 나타낸다. 각 전송 게이트(VTG1과 VTG2)가 제1표면(SUF1)으로부터 수직으로 각 광전 변환 영역(PD1과 PD2)의 내부까지 확장(또는 형성)되는 것을 제외하면, 도 2l에 도시된 픽셀(10B)의 제조 방법과 도 6a에 도시된 픽셀 (10F)의 제조 방법은 동일 또는 유사하다. 각 전송 게이트(VTG1과 VTG2)가 제1표면(SUF1)으로부터 수직으로 각 광전 변환 영역(PD1과 PD2)의 내부까지 확장(또는 형성)되는 것을 제외하면, 도 2m에 도시된 픽셀(10B-1)의 제조 방법과 도 6b에 도시된 픽셀(10F-1)의 제조 방법은 동일 또는 유사하다.6A and 6B are cross-sectional views illustrating pixels manufactured using manufacturing methods according to embodiments of the present invention. of the pixel 10B shown in FIG. The manufacturing method and the manufacturing method of the pixel 10F shown in Fig. 6A are the same or similar. Pixel 10B-1 shown in Fig. 2M, except that each of the transfer gates VTG1 and VTG2 extends (or is formed) vertically from the first surface SUF1 to the inside of each photoelectric conversion region PD1 and PD2. ) and the method of manufacturing the pixel 10F-1 shown in FIG. 6B are the same or similar.

도 7a와 도 7b는 본 발명의 실시 예들에 따른 제조 방법들을 이용하여 제조된 픽셀들의 단면도를 나타낸다. 각 전송 게이트(VTG1과 VTG2)가 제1표면(SUF1)으로부터 수직으로 각 광전 변환 영역(PD1과 PD2)의 내부까지 확장(또는 형성)되는 것을 제외하면, 도 3l에 도시된 픽셀(10C)의 제조 방법들과 도 7a에 도시된 픽셀 (10G)의 제조 방법들은 동일 또는 유사하다. 각 전송 게이트(VTG1과 VTG2)가 제1표면(SUF1)으로부터 수직으로 각 광전 변환 영역(PD1과 PD2)의 내부까지 확장(또는 형성)되는 것을 제외하면, 도 3m에 도시된 픽셀(10C-1)의 제조 방법들과 도 7b에 도시된 픽셀(10G-1)의 제조 방법들은 동일 또는 유사하다.7A and 7B are cross-sectional views illustrating pixels manufactured using manufacturing methods according to embodiments of the present invention. of the pixel 10C shown in Fig. 3L, except that each of the transfer gates VTG1 and VTG2 extends (or is formed) vertically from the first surface SUF1 to the inside of each photoelectric conversion region PD1 and PD2. The manufacturing methods and the manufacturing methods of the pixel 10G shown in FIG. 7A are the same or similar. Pixel 10C-1 shown in Fig. 3M, except that each transfer gate VTG1 and VTG2 extends (or is formed) vertically from the first surface SUF1 to the inside of each photoelectric conversion region PD1 and PD2. ) and manufacturing methods of the pixel 10G-1 shown in FIG. 7B are the same or similar.

도 8a와 도 8b은 본 발명의 실시 예들에 따른 제조 방법들을 이용하여 제조된 픽셀들의 단면도를 나타낸다. 각 전송 게이트(VTG1과 VTG2)가 제1표면(SUF1)으로부터 수직으로 각 광전 변환 영역(PD1과 PD2)의 내부까지 확장(또는 형성)되는 것을 제외하면, 도 4a에 도시된 픽셀(10D)의 제조 방법들과 도 8a에 도시된 픽셀(10H)의 제조 방법들은 동일 또는 유사하다. 각 전송 게이트(VTG1과 VTG2)가 제1표면(SUF1)으로부터 수직으로 각 광전 변환 영역(PD1과 PD2)의 내부까지 확장(또는 형성)되는 것을 제외하면, 도 4b에 도시된 픽셀(10D-1)의 제조 방법들과 도 8b에 도시된 픽셀(10H-1)의 제조 방법들은 동일 또는 유사하다.8A and 8B are cross-sectional views illustrating pixels manufactured using manufacturing methods according to embodiments of the present invention. of the pixel 10D shown in FIG. 4A except that each of the transfer gates VTG1 and VTG2 extends (or is formed) vertically from the first surface SUF1 to the inside of each photoelectric conversion region PD1 and PD2. The manufacturing methods and the manufacturing methods of the pixel 10H shown in FIG. 8A are the same or similar. Pixel 10D-1 shown in FIG. 4B except that each of the transfer gates VTG1 and VTG2 extends (or is formed) vertically from the first surface SUF1 to the inside of each photoelectric conversion region PD1 and PD2. ) and manufacturing methods of the pixel 10H-1 shown in FIG. 8B are the same or similar.

도 9는 본 발명의 실시 예들에 따라 제조된 픽셀들을 포함하는 이미지 처리 장치의 실시 예에 따른 블록도를 나타낸다. 도 1a부터 도 9를 참조하면, 이미지 처리 장치(500)는 디지털 카메라, 캠코더, 또는 CMOS 이미지 센서(505)를 포함하는 휴대용 전자 장치로 구현될 수 있다. 상기 휴대용 전자 장치는 이동 전화기, 스마트폰, 태블릿 PC, 모바일 인터넷 장치(mobile internet device(MID)), 웨어러블 컴퓨터, IoT(internet of things) 장치, 또는 IoE(internet of everything) 장치로 구현될 수 있다.9 is a block diagram illustrating an image processing apparatus including pixels manufactured according to embodiments of the present invention. 1A to 9 , the image processing apparatus 500 may be implemented as a digital camera, a camcorder, or a portable electronic device including a CMOS image sensor 505 . The portable electronic device may be implemented as a mobile phone, a smart phone, a tablet PC, a mobile internet device (MID), a wearable computer, an Internet of things (IoT) device, or an Internet of everything (IoE) device. .

이미지 처리 장치(500)는 광학 렌즈(503), CMOS 이미지 센서(505), 디지털 신호 프로세서(digital signal processor(DSP); 600), 및 디스플레이(640)를 포함한다.The image processing apparatus 500 includes an optical lens 503 , a CMOS image sensor 505 , a digital signal processor (DSP) 600 , and a display 640 .

CMOS 이미지 센서(505)는 광학 렌즈(503)를 통하여 입사된 피사체(501)에 대한 이미지 데이터(IDATA)를 생성할 수 있다. CMOS 이미지 센서(505)는 픽셀 어레이(510), 로우 드라이버(520), 리드아웃 회로(525), 타이밍 생성기(530), 제어 레지스터 블록(550), 기준 신호 생성기(560), 및 버퍼(570)를 포함한다. 신호 처리 회로는 리드아웃 회로(525)와 버퍼(570)를 포함할 수 있다.The CMOS image sensor 505 may generate image data IDATA of the subject 501 incident through the optical lens 503 . The CMOS image sensor 505 includes a pixel array 510 , a row driver 520 , a readout circuit 525 , a timing generator 530 , a control register block 550 , a reference signal generator 560 , and a buffer 570 . ) is included. The signal processing circuit may include a readout circuit 525 and a buffer 570 .

픽셀 어레이(510)는 입사광에 응답하여 복수의 픽셀 신호들을 생성하는 복수의 픽셀들(10)을 포함한다. 복수의 픽셀들(10) 각각은 해당하는 픽셀들(10A, 10A-1, 10B, 10B-1, 10C, 10C-1, 10D, 10D-1, 10E, 10E-1, 10F, 10F-1, 10G, 10G-1, 10H, 또는 10H-1, 집합적으로 "10")을 의미할 수 있다. 픽셀 어레이(510)는 매트릭스(matrix) 형태로 배열된 복수의 픽셀들(10)을 포함한다. 복수의 픽셀들(10) 각각은 해당하는 출력 신호를 해당하는 컬럼 라인으로 전송한다.The pixel array 510 includes a plurality of pixels 10 that generate a plurality of pixel signals in response to incident light. Each of the plurality of pixels 10 includes corresponding pixels 10A, 10A-1, 10B, 10B-1, 10C, 10C-1, 10D, 10D-1, 10E, 10E-1, 10F, 10F-1, 10G, 10G-1, 10H, or 10H-1, collectively “10”). The pixel array 510 includes a plurality of pixels 10 arranged in a matrix form. Each of the plurality of pixels 10 transmits a corresponding output signal to a corresponding column line.

로우 드라이버(520)는, 타이밍 생성기(530)의 제어에 따라, 복수의 픽셀들 (10) 각각의 동작을 제어하기 위한 제어 신호들을 픽셀 어레이(510)로 드라이빙한다. 예컨대, 로우 드라이버(520)는 로우 단위로 픽셀들의 작동을 제어할 수 있다. 로우 드라이버(520)는 제어 신호들을 생성할 수 있는 제어 신호 생성기의 기능을 수행할 수 있다.The row driver 520 drives control signals for controlling the operation of each of the plurality of pixels 10 to the pixel array 510 under the control of the timing generator 530 . For example, the row driver 520 may control the operation of pixels in a row unit. The row driver 520 may perform a function of a control signal generator capable of generating control signals.

타이밍 생성기(530)는, 제어 레지스터 블록(550)의 제어에 따라, 로우 드라이버(520), 리드아웃 회로(525), 및 기준 신호 생성기(560)의 작동을 제어한다. 리드아웃 회로(525)는 컬럼별 아날로그-디지털 변환기(526)와 컬럼별 메모리(527)를 포함한다. 실시 예들에 따라, 아날로그-디지털 변환기(526)는 상관 이중 샘플링 (correlated double sampling) 기능을 수행할 수 있다. 리드아웃 회로(525)는 픽셀 어레이(510)의 각 픽셀(10)로부터 출력된 픽셀 신호에 상응하는 디지털 이미지 신호를 출력한다.The timing generator 530 controls operations of the row driver 520 , the readout circuit 525 , and the reference signal generator 560 according to the control of the control register block 550 . The readout circuit 525 includes an analog-to-digital converter 526 for each column and a memory 527 for each column. In some embodiments, the analog-to-digital converter 526 may perform a correlated double sampling function. The readout circuit 525 outputs a digital image signal corresponding to the pixel signal output from each pixel 10 of the pixel array 510 .

제어 레지스터 블록(550)은, DSP(600)의 제어에 따라, 타이밍 생성기 (530), 기준 신호 생성기(560), 및 버퍼(570)의 동작을 제어한다. 버퍼(570)는 리드아웃 회로(525)로부터 출력된 복수의 디지털 이미지 신호들에 대응되는 이미지 데이터(IDATA)를 DSP(600)로 전송한다. 상기 신호 처리 회로는 픽셀 어레이(510)로부터 출력된 복수의 픽셀 신호들을 처리(예컨대, 상관 이중 샘플링과 아날로그-디저털 변환을 포함함)하고, 처리의 결과에 해당하는 이미지 데이터(IDATA)를 출력할 수 있다.The control register block 550 controls operations of the timing generator 530 , the reference signal generator 560 , and the buffer 570 under the control of the DSP 600 . The buffer 570 transmits image data IDATA corresponding to the plurality of digital image signals output from the readout circuit 525 to the DSP 600 . The signal processing circuit processes a plurality of pixel signals output from the pixel array 510 (eg, including correlated double sampling and analog-to-digital conversion), and outputs image data IDATA corresponding to the result of the processing. can do.

DSP(600)는 이미지 신호 프로세서(image signal processor(ISP); 610), 센서 컨트롤러(620), 및 인터페이스(630)를 포함한다. ISP(610)는 제어 레지스터 블록(550)을 제어하는 센서 컨트롤러(620), 및 인터페이스(630)를 제어한다.The DSP 600 includes an image signal processor (ISP) 610 , a sensor controller 620 , and an interface 630 . The ISP 610 controls the sensor controller 620 that controls the control register block 550 , and the interface 630 .

실시 예들에 따라, CMOS 이미지 센서(505)와 DSP(600) 각각은 칩으로 구현되고, 하나의 패키지, 예컨대 멀티-칩 패키지(multi-chip package)로 구현될 수 있다. 실시 예들에 따라, CMOS 이미지 센서(505)와 ISP(610) 각각은 칩으로 구현되고, 하나의 패키지, 예컨대 멀티-칩 패키지로 구현될 수 있다.According to embodiments, each of the CMOS image sensor 505 and the DSP 600 may be implemented as a chip, and may be implemented as a single package, for example, a multi-chip package. According to embodiments, each of the CMOS image sensor 505 and the ISP 610 may be implemented as a chip, and may be implemented as a single package, for example, a multi-chip package.

ISP(610)는 버퍼(570)로부터 전송된 이미지 데이터(IDATA)를 처리하고, 처리된 이미지 데이터를 인터페이스(630)로 전송한다. 센서 컨트롤러(620)는, ISP (610)의 제어에 따라, 제어 레지스터 블록(550)을 제어하기 위한 다양한 제어 신호들을 생성할 수 있다. 인터페이스(630)는 ISP(610)에서 처리된 이미지 데이터를 디스플레이(640)로 전송할 수 있다. 디스플레이(640)는 인터페이스(630)로부터 출력된 이미지 데이터를 디스플레이할 수 있다.The ISP 610 processes the image data IDATA transmitted from the buffer 570 and transmits the processed image data to the interface 630 . The sensor controller 620 may generate various control signals for controlling the control register block 550 according to the control of the ISP 610 . The interface 630 may transmit image data processed by the ISP 610 to the display 640 . The display 640 may display image data output from the interface 630 .

도 10은 본 발명의 실시 예에 따라 제조된 픽셀을 포함하는 이미지 처리 장치의 실시 예에 따른 블록도를 나타낸다. 도 1a부터 도 10을 참조하면, 이미지 처리 장치(700)는 MIPI®(mobile industry processor interface)를 사용(또는 지원)할 수 있는 휴대용 전자 장치로 구현될 수 있다.10 is a block diagram illustrating an image processing apparatus including pixels manufactured according to an embodiment of the present invention. 1A to 10 , the image processing apparatus 700 may be implemented as a portable electronic device capable of using (or supporting) a mobile industry processor interface ( MIPI® ).

상기 휴대용 전자 장치는 상술한 바와 같이 CMOS 이미지 센서(505)와 CMOS 이미지 센서(505)로부터 출력된 이미지 데이터(IDATA)를 포함할 수 있는 처리 회로를 포함한다.As described above, the portable electronic device includes a CMOS image sensor 505 and a processing circuit that may include image data IDATA output from the CMOS image sensor 505 .

이미지 처리 장치(700)는 애플리케이션 프로세서(application processor (AP); 710), 이미지 센서(505), 및 디스플레이(730)를 포함한다. AP(710)에 구현된 카메라 시리얼 인터페이스(camera serial interface(CSI)) 호스트(713)는 CSI를 통하여 이미지 센서(505)의 CSI 장치(506)와 시리얼 통신할 수 있다. 실시 예에 따라, CSI 호스트(713)는 디시리얼라이저(DES)를 포함할 수 있고, CSI 장치(506)는 시리얼라이저(SER)를 포함할 수 있다. AP(710)는 집적 회로 또는 시스템 온 칩 (system on chip(SoC))으로 구현될 수 있다.The image processing apparatus 700 includes an application processor (AP) 710 , an image sensor 505 , and a display 730 . A camera serial interface (CSI) host 713 implemented in the AP 710 may serially communicate with the CSI device 506 of the image sensor 505 through CSI. According to an embodiment, the CSI host 713 may include a deserializer (DES), and the CSI device 506 may include a serializer (SER). The AP 710 may be implemented as an integrated circuit or a system on chip (SoC).

AP(710)에 구현된 디스플레이 시리얼 인터페이스(display serial interface(DSI)) 호스트(711)는 DSI를 통하여 디스플레이(730)의 DSI 장치(731)와 시리얼 통신할 수 있다. 실시 예에 따라, DSI 호스트(711)는 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(731)는 디시리얼라이저(DES)를 포함할 수 있다. 디시리얼라이저(DES)와 시리얼라이저(SER) 각각은 전기적인 신호 또는 광학적인 신호를 처리할 수 있다.A display serial interface (DSI) host 711 implemented in the AP 710 may serially communicate with the DSI device 731 of the display 730 through the DSI. According to an embodiment, the DSI host 711 may include a serializer SER, and the DSI device 731 may include a deserializer DES. Each of the deserializer DES and the serializer SER may process an electrical signal or an optical signal.

이미지 처리 장치(700)는 AP(710)와 통신할 수 있는 RF(radio frequency) 칩 (740)을 더 포함할 수 있다. AP(710)의 PHY(physical layer; 715)와 RF 칩(740)의 PHY(741)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다. CPU(717)는 DSI 호스트(711), CSI 호스트(713), 및 PHY(715)의 작동을 제어할 수 있다. The image processing apparatus 700 may further include a radio frequency (RF) chip 740 capable of communicating with the AP 710 . A physical layer (PHY) 715 of the AP 710 and the PHY 741 of the RF chip 740 may exchange data according to MIPI DigRF. The CPU 717 may control the operation of the DSI host 711 , the CSI host 713 , and the PHY 715 .

이미지 처리 장치(700)는 GPS 수신기(750), DRAM(dynamic random access memory)과 같은 메모리(751), NAND 플래시-기반 메모리와 같은 불휘발성 메모리로 구현된 데이터 저장 장치(753), 마이크로폰(755), 및/또는 스피커(757)를 더 포함할 수 있다.The image processing device 700 includes a GPS receiver 750 , a memory 751 such as dynamic random access memory (DRAM), a data storage device 753 implemented with a nonvolatile memory such as a NAND flash-based memory, and a microphone 755 . ), and/or a speaker 757 may be further included.

이미지 처리 장치(700)는 적어도 하나의 통신 프로토콜(또는 통신 표준), 예컨대, WiMAX(worldwide interoperability for microwave access; 759), WLAN (Wireless LAN; 761), UWB(ultra-wideband; 763), 또는 LTETM(long term evolution; 765) 등을 이용하여 외부 장치와 통신할 수 있다. 이미지 처리 장치(700)는 블루투스 또는 WiFi를 이용하여 외부 무선 통신 장치와 통신할 수 있다.The image processing apparatus 700 includes at least one communication protocol (or communication standard), for example, WiMAX (worldwide interoperability for microwave access; 759), WLAN (Wireless LAN; 761), UWB (ultra-wideband; 763), or LTE It is possible to communicate with an external device using a long term evolution ( TM ) 765 or the like. The image processing device 700 may communicate with an external wireless communication device using Bluetooth or WiFi.

본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to the embodiment shown in the drawings, which is merely exemplary, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Accordingly, the true technical protection scope of the present invention should be determined by the technical spirit of the appended claims.

10A~10H, 10; 픽셀
110, 210, 310, 및 410;
STI1~STI5; STI(shallow trench isolation) 영역
PD1, PD2; 광전 변환 영역
VTG1, VTG2; 전송 게이트, 수직 전송 게이트
FD1, FD2; 플로팅 디퓨전 영역
SUF1; 제1표면, 상부 표면
SUF2; 제2표면, 하부 표면
BDTI1~BDTI3; 백 DTI(back deep trench isolation) 영역
FDTI1~FDTI3; 프론트 DTI(front deep trench isolation) 영역
500, 600; 이미지 처리 장치
505; 이미지 센서
510; 픽셀 어레이
610; 애플리케이션 프로세서 10A to 10H, 10; pixel
110, 210, 310, and 410;
STI1~STI5; STI (shallow trench isolation) area
PD1, PD2; photoelectric conversion area
VTG1, VTG2; transfer gate, vertical transfer gate
FD1, FD2; floating diffusion area
SUF1; first surface, upper surface
SUF2; second surface, lower surface
BDTI1-BDTI3; Back deep trench isolation (DTI) region
FDTI1 to FDTI3; Front deep trench isolation (DTI) region
500, 600; image processing unit
505; image sensor
510; pixel array
610; application processor

Claims (20)

제1표면과 제2표면을 포함하는 반도체 기판;
상기 제1표면과 상기 제2표면 사이에 형성되고, 상기 제2표면을 통해 수신되는 입사광에 응답하여 전하들을 생성하는 광전 변환 영역;
상기 광전 변환 영역을 에워싸고 상기 제2표면으로부터 수직으로 확장된 제1트랜치-타입 고립 영역들;
상기 반도체 기판 내에서 상기 광전 변환 영역의 아래(below)에 형성된 플로팅 디퓨전 영역;
상기 제1표면으로부터 상기 광전 변환 영역으로 수직으로 확장되고, 상기 광전 변환 영역의 상기 전하들을 상기 플로팅 디퓨전 영역으로 전송하는 전송 게이트;
상기 기판의 상기 제1표면 상에 배치되는 유전층과 상기 유전층을 관통하는 금속들을 포함하는 메탈 와이어링 영역;
상기 기판의 상기 제1표면에 인접한 상기 메탈 와이어링 영역에 배치되며, 상기 전송 게이트와 이격되어 배치되는 제2 게이트; 및
상기 기판 내의 절연 물질인 제2 고립 영역;을 포함하고,
상기 제1트랜치-타입 고립 영역들은 네가티브 전하 물질을 포함하고,
상기 제2 고립 영역의 하면은 상기 기판의 상기 제1표면과 동일한 면상에 있고, 상기 제2 고립 영역의 하면은 상기 기판의 상기 제1표면을 따라 상기 전송 게이트 및 상기 제2 게이트와 오버랩되며,
상기 금속들은 상기 전송 게이트 및 상기 제2 게이트와 전기적으로 접속되는 BSI (backside illuminated) 이미지 센서의 픽셀.a semiconductor substrate comprising a first surface and a second surface;
a photoelectric conversion region formed between the first surface and the second surface and generating charges in response to incident light received through the second surface;
first trench-type isolation regions surrounding the photoelectric conversion region and extending vertically from the second surface;
a floating diffusion region formed below the photoelectric conversion region in the semiconductor substrate;
a transfer gate extending vertically from the first surface to the photoelectric conversion region and transferring the charges of the photoelectric conversion region to the floating diffusion region;
a metal wiring region comprising a dielectric layer disposed on the first surface of the substrate and metals penetrating the dielectric layer;
a second gate disposed in the metal wiring region adjacent to the first surface of the substrate and spaced apart from the transfer gate; and
a second isolation region of an insulating material within the substrate;
wherein the first trench-type isolation regions comprise negatively charged material;
a lower surface of the second isolation region is coplanar with the first surface of the substrate, and a lower surface of the second isolation region overlaps the transfer gate and the second gate along the first surface of the substrate;
The metal is a pixel of a backside illuminated (BSI) image sensor electrically connected to the transfer gate and the second gate. 제1항에 있어서,
상기 제1트랜치-타입 고립 영역들은 상기 제2표면으로부터 상기 제1표면까지 확장되는 BSI 이미지 센서의 픽셀. According to claim 1,
wherein the first trench-type isolation regions extend from the second surface to the first surface. 제1항에 있어서,
상기 제1표면으로부터 수직으로 확장된 제2트랜치-타입 고립 영역들을 더 포함하고,
상기 제1트랜치-타입 고립 영역들과 상기 제2트랜치-타입 고립 영역들은 서로 접촉되는 BSI 이미지 센서의 픽셀. According to claim 1,
and second trench-type isolation regions extending vertically from the first surface;
wherein the first trench-type isolation regions and the second trench-type isolation regions are in contact with each other. 제3항에 있어서,
상기 제1트랜치-타입 고립 영역들이 DTI(deep trench isolation) 영역들일 때, 상기 제2트랜치-타입 고립 영역들은 STI(shallow trench isolation) 영역들인 BSI 이미지 센서의 픽셀. 4. The method of claim 3,
When the first trench-type isolation regions are deep trench isolation (DTI) regions, the second trench-type isolation regions are shallow trench isolation (STI) regions. 제3항에 있어서,
상기 제1트랜치-타입 고립 영역들과 상기 제2트랜치-타입 고립 영역들 각각은 DTI 영역들이고,
상기 제2트랜치-타입 고립 영역들은 상기 제1트랜치-타입 고립 영역들보다 먼저 형성되는 BSI 이미지 센서의 픽셀. 4. The method of claim 3,
each of the first trench-type isolation regions and the second trench-type isolation regions are DTI regions;
wherein the second trench-type isolation regions are formed before the first trench-type isolation regions. 제1항에 있어서,
상기 제1표면으로부터 상기 제1트랜치-타입 고립 영역들로 수직으로 확장된 제2트랜치-타입 고립 영역들을 더 포함하고,
상기 제1트랜치-타입 고립 영역들과 상기 제2트랜치-타입 고립 영역들은 서로 접촉되지 않는 BSI 이미지 센서의 픽셀. According to claim 1,
second trench-type isolation regions extending vertically from the first surface to the first trench-type isolation regions;
wherein the first trench-type isolation regions and the second trench-type isolation regions do not contact each other. 제1항에 있어서,
상기 전송 게이트는 상기 광전 변환 영역의 내부까지 확장되는 BSI 이미지 센서의 픽셀. According to claim 1,
The transmission gate is a pixel of the BSI image sensor extending to the inside of the photoelectric conversion region. 제1항에 있어서,
상기 네가티브 전하 물질은 하프늄 옥사이드(Hafnium Oxide(HfO)) 또는 하프늄 다이옥사이드(Hafnium dioxide(HfO2))인 BSI 이미지 센서의 픽셀.According to claim 1,
wherein the negatively charged material is hafnium oxide (HfO) or hafnium dioxide (HfO2). 입사광에 응답하여 복수의 픽셀 신호들을 생성하는 복수의 픽셀들을 포함하는 픽셀 어레이; 및
상기 복수의 픽셀 신호들에 기초하여 이미지 데이터를 출력하는 신호 처리 회로를 포함하고,
상기 복수의 픽셀들 각각은,
제1표면과 제2표면을 포함하는 반도체 기판;
상기 제1표면과 상기 제2표면 사이에 형성되고, 상기 제2표면을 통해 수신되는 상기 입사광에 응답하여 전하들을 생성하는 광전 변환 영역;
상기 광전 변환 영역을 에워싸고 상기 제2표면으로부터 수직 방향으로 확장된 제1트랜치-타입 고립 영역들;
상기 반도체 기판 내에서 상기 광전 변환 영역의 아래(below)에 형성된 플로팅 디퓨전 영역;
상기 제1표면으로부터 상기 광전 변환 영역으로 수직으로 확장되고, 상기 광전 변환 영역의 상기 전하들을 상기 플로팅 디퓨전 영역으로 전송하는 전송 게이트;
상기 기판의 상기 제1표면 상에 배치되는 유전층과 상기 유전층을 관통하는 금속들을 포함하는 메탈 와이어링 영역;
상기 기판의 상기 제1표면에 인접한 상기 메탈 와이어링 영역에 배치되며, 상기 전송 게이트와 이격되어 배치되는 제2 게이트; 및
상기 기판 내의 절연 물질인 제2 고립 영역;을 포함하고,
상기 제1트랜치-타입 고립 영역들은 네가티브 전하 물질을 포함하고,
상기 제2 고립 영역의 하면은 상기 기판의 상기 제1표면과 동일한 면상에 있고, 상기 제2 고립 영역의 하면은 상기 기판의 상기 제1표면을 따라 상기 전송 게이트 및 상기 제2 게이트와 오버랩되며,
상기 금속들은 상기 전송 게이트 및 상기 제2 게이트와 전기적으로 접속되는 BSI (backside illuminated) 이미지 센서.a pixel array including a plurality of pixels generating a plurality of pixel signals in response to incident light; and
a signal processing circuit outputting image data based on the plurality of pixel signals;
Each of the plurality of pixels,
a semiconductor substrate comprising a first surface and a second surface;
a photoelectric conversion region formed between the first surface and the second surface and generating charges in response to the incident light received through the second surface;
first trench-type isolation regions surrounding the photoelectric conversion region and extending in a vertical direction from the second surface;
a floating diffusion region formed below the photoelectric conversion region in the semiconductor substrate;
a transfer gate extending vertically from the first surface to the photoelectric conversion region and transferring the charges of the photoelectric conversion region to the floating diffusion region;
a metal wiring region comprising a dielectric layer disposed on the first surface of the substrate and metals penetrating the dielectric layer;
a second gate disposed in the metal wiring region adjacent to the first surface of the substrate and spaced apart from the transfer gate; and
a second isolation region of an insulating material within the substrate;
wherein the first trench-type isolation regions comprise negatively charged material;
a lower surface of the second isolation region is coplanar with the first surface of the substrate, and a lower surface of the second isolation region overlaps the transfer gate and the second gate along the first surface of the substrate;
The metal is a backside illuminated (BSI) image sensor electrically connected to the transfer gate and the second gate. 제9항에 있어서,
상기 제1트랜치-타입 고립 영역들은 상기 제2표면으로부터 상기 제1표면까지 확장되는 BSI 이미지 센서.10. The method of claim 9,
wherein the first trench-type isolation regions extend from the second surface to the first surface. 제9항에 있어서,
상기 제1표면으로부터 수직으로 확장된 제2트랜치-타입 고립 영역들을 더 포함하고,
상기 제1트랜치-타입 고립 영역들과 상기 제2트랜치-타입 고립 영역들은 서로 접촉되는 BSI 이미지 센서. 10. The method of claim 9,
and second trench-type isolation regions extending vertically from the first surface;
The first trench-type isolation regions and the second trench-type isolation regions are in contact with each other. 제11항에 있어서,
상기 제1트랜치-타입 고립 영역들이 백 DTI(deep trench isolation) 영역들일 때,
상기 제2트랜치-타입 고립 영역들은 프론트 DTI 영역들 또는 STI(shallow trench isolation) 영역들인 BSI 이미지 센서.12. The method of claim 11,
When the first trench-type isolation regions are back deep trench isolation (DTI) regions,
wherein the second trench-type isolation regions are front DTI regions or shallow trench isolation (STI) regions. 제11항에 있어서,
상기 제1트랜치-타입 고립 영역들 각각의 길이는 상기 제2트랜치-타입 고립 영역들 각각의 길이보다 더 긴 BSI 이미지 센서.12. The method of claim 11,
A length of each of the first trench-type isolation regions is longer than a length of each of the second trench-type isolation regions. 제9항에 있어서,
상기 제1표면으로부터 상기 제1트랜치-타입 고립 영역들로 수직으로 확장된 제2트랜치-타입 고립 영역들을 더 포함하고,
상기 제1트랜치-타입 고립 영역들과 상기 제2트랜치-타입 고립 영역들은 서로 접촉되지 않는 BSI 이미지 센서. 10. The method of claim 9,
second trench-type isolation regions extending vertically from the first surface to the first trench-type isolation regions;
The first trench-type isolation regions and the second trench-type isolation regions do not contact each other. BSI(backside illuminated) 이미지 센서; 및
상기 BSI 이미지 센서의 작동을 제어하는 프로세서를 포함하고,
상기 BSI 이미지 센서는,
입사광에 응답하여 복수의 픽셀 신호들을 생성하는 복수의 픽셀들을 포함하는 픽셀 어레이; 및
상기 복수의 픽셀 신호들에 기초하여 이미지 데이터를 출력하는 신호 처리 회로를 포함하고,
상기 복수의 픽셀들 각각은,
제1표면과 제2표면을 포함하는 반도체 기판;
상기 제1표면과 상기 제2표면 사이에 형성되고, 상기 제2표면을 통해 수신되는 상기 입사광에 응답하여 전하들을 생성하는 광전 변환 영역;
상기 광전 변환 영역을 에워싸고 상기 제2표면으로부터 수직 방향으로 확장된 제1트랜치-타입 고립 영역들;
상기 반도체 기판 내에서 상기 광전 변환 영역의 아래(below)에 형성된 플로팅 디퓨전 영역;
상기 제1표면으로부터 상기 광전 변환 영역으로 수직으로 확장되고, 상기 광전 변환 영역의 상기 전하들을 상기 플로팅 디퓨전 영역으로 전송하는 전송 게이트;
상기 기판의 상기 제1표면 상에 배치되는 유전층과 상기 유전층을 관통하는 금속들을 포함하는 메탈 와이어링 영역;
상기 기판의 상기 제1표면에 인접한 상기 메탈 와이어링 영역에 배치되며, 상기 전송 게이트와 이격되어 배치되는 제2 게이트; 및
상기 기판 내의 절연 물질인 제2 고립 영역;을 포함하고,
상기 제1트랜치-타입 고립 영역들은 네가티브 전하 물질을 포함하며,
상기 제2 고립 영역의 하면은 상기 기판의 상기 제1표면과 동일한 면상에 있고, 상기 제2 고립 영역의 하면은 상기 기판의 상기 제1표면을 따라 상기 전송 게이트 및 상기 제2 게이트와 오버랩되며,
상기 금속들은 상기 전송 게이트 및 상기 제2 게이트와 전기적으로 접속되는 휴대용 전자 장치.a backside illuminated (BSI) image sensor; and
A processor for controlling the operation of the BSI image sensor,
The BSI image sensor is
a pixel array including a plurality of pixels generating a plurality of pixel signals in response to incident light; and
a signal processing circuit outputting image data based on the plurality of pixel signals;
Each of the plurality of pixels,
a semiconductor substrate comprising a first surface and a second surface;
a photoelectric conversion region formed between the first surface and the second surface and generating charges in response to the incident light received through the second surface;
first trench-type isolation regions surrounding the photoelectric conversion region and extending in a vertical direction from the second surface;
a floating diffusion region formed below the photoelectric conversion region in the semiconductor substrate;
a transfer gate extending vertically from the first surface to the photoelectric conversion region and transferring the charges of the photoelectric conversion region to the floating diffusion region;
a metal wiring region comprising a dielectric layer disposed on the first surface of the substrate and metals penetrating the dielectric layer;
a second gate disposed in the metal wiring region adjacent to the first surface of the substrate and spaced apart from the transfer gate; and
a second isolation region of an insulating material within the substrate;
the first trench-type isolation regions comprise negatively charged material;
a lower surface of the second isolation region is coplanar with the first surface of the substrate, and a lower surface of the second isolation region overlaps the transfer gate and the second gate along the first surface of the substrate;
wherein the metals are electrically connected to the transfer gate and the second gate. 제15항에 있어서,
상기 이미지 데이터를 상기 프로세서로 전송하는 카메라 시리얼 인터페이스를 더 포함하는 휴대용 전자 장치.16. The method of claim 15,
The portable electronic device further comprising a camera serial interface for transmitting the image data to the processor. 제15항에 있어서,
상기 제1트랜치-타입 고립 영역들은 상기 제2표면으로부터 상기 제1표면까지 확장되는 휴대용 전자 장치.16. The method of claim 15,
wherein the first trench-type isolation regions extend from the second surface to the first surface. 제15항에 있어서,
상기 제1표면으로부터 수직으로 확장된 제2트랜치-타입 고립 영역들을 더 포함하고,
상기 제1트랜치-타입 고립 영역들과 상기 제2트랜치-타입 고립 영역들은 서로 접촉되는 휴대용 전자 장치.16. The method of claim 15,
and second trench-type isolation regions extending vertically from the first surface;
wherein the first trench-type isolation regions and the second trench-type isolation regions are in contact with each other. 제18항에 있어서,
상기 제1트랜치-타입 고립 영역들이 백 DTI(back deep trench isolation) 영역들일 때,
상기 제2트랜치-타입 고립 영역들은 프론트 DTI 영역들 또는 STI(shallow trench isolation) 영역들인 휴대용 전자 장치.19. The method of claim 18,
When the first trench-type isolation regions are back deep trench isolation (DTI) regions,
wherein the second trench-type isolation regions are front DTI regions or shallow trench isolation (STI) regions. 제15항에 있어서,
상기 제1표면으로부터 상기 제1트랜치-타입 고립 영역들로 수직으로 확장된 제2트랜치-타입 고립 영역들을 더 포함하고,
상기 제1트랜치-타입 고립 영역들과 상기 제2트랜치-타입 고립 영역들은 서로 접촉되지 않는 휴대용 전자 장치.16. The method of claim 15,
second trench-type isolation regions extending vertically from the first surface to the first trench-type isolation regions;
The first trench-type isolation regions and the second trench-type isolation regions do not contact each other.
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