KR102432447B1 - Semiconductor circuit - Google Patents

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Abstract

반도체 회로가 제공된다. 상기 반도체 회로는, 입력 데이터의 논리 레벨, 제1 노드의 논리 레벨에 반전된 논리 레벨, 클럭 신호의 논리 레벨, 및 제2 노드의 논리 레벨을 기초로 상기 제1 노드의 논리 레벨을 결정하는 제1 회로, 및 상기 입력 데이터의 논리 레벨, 상기 제2 노드의 논리 레벨에 반전된 논리 레벨, 상기 클럭 신호의 논리 레벨, 및 상기 제1 노드의 논리 레벨에 반전된 논리 레벨을 기초로 상기 제2 노드의 논리 레벨을 결정하는 제2 회로를 포함하되, 상기 클럭 신호가 제1 논리 레벨인 경우 상기 제1 노드와 상기 제2 노드는 서로 다른 논리 레벨을 갖고, 상기 클럭 신호가 상기 제1 논리 레벨과 다른 제2 논리 레벨인 경우 상기 제1 노드와 상기 제2 노드는 서로 동일한 논리 레벨을 갖는다.A semiconductor circuit is provided. The semiconductor circuit may include a first node for determining the logic level of the first node based on a logic level of input data, a logic level inverted to a logic level of the first node, a logic level of a clock signal, and a logic level of a second node a circuit, and the second circuit based on a logic level of the input data, a logic level inverted to a logic level of the second node, a logic level of the clock signal, and a logic level inverted to a logic level of the first node a second circuit for determining a logic level of a node, wherein when the clock signal is at a first logic level, the first node and the second node have different logic levels, and the clock signal is at the first logic level. When the second logic level is different from , the first node and the second node have the same logic level.

Description

반도체 회로{SEMICONDUCTOR CIRCUIT}semiconductor circuit {SEMICONDUCTOR CIRCUIT}

본 발명은 반도체 회로에 관한 것이다.The present invention relates to a semiconductor circuit.

공정의 미세화로 더 많은 로직 회로들이 하나의 칩에 집적되고 있다. 이에 따라 칩의 단위 셀 면적의 크기는 칩의 집적도에 직접적인 영향을 주고 있다. 또한, 디지털 시스템 내부에서 클럭 신호에 따라 데이터를 전달하는 플립-플롭(flip-flop)의 성능은, 시스템의 성능과 직결되기 때문에 고속의 시스템을 구현하기 위해 고속의 플립-플롭을 구현하는 것이 점차 중요한 이슈로 부각되고 있다.Due to the miniaturization of the process, more logic circuits are being integrated into a single chip. Accordingly, the size of the unit cell area of the chip directly affects the degree of integration of the chip. In addition, since the performance of a flip-flop that transfers data according to a clock signal inside a digital system is directly related to the performance of the system, it is increasingly necessary to implement a high-speed flip-flop to implement a high-speed system. emerging as an important issue.

다만, 이러한 고속 플립-플롭을 구현함에 있어서, 레이아웃적인 측면에서 플립-플롭의 면적이 증가하게 되는 문제점이 있었다. However, in implementing such a high-speed flip-flop, there is a problem in that the area of the flip-flop increases in terms of layout.

본 발명이 해결하고자 하는 기술적 과제는 셋업 시간(setup time)이 감소되고, 데이터 출력 시간을 감소시킬 수 있는 고성능 회로(high performance circuit)를 포함하는 반도체 회로를 제공하는 것이다. SUMMARY The technical problem to be solved by the present invention is to provide a semiconductor circuit including a high performance circuit capable of reducing setup time and reducing data output time.

본 발명이 해결하고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.The technical problems to be solved by the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 회로는, 입력 데이터의 논리 레벨, 제1 노드의 논리 레벨에 반전된 논리 레벨, 클럭 신호의 논리 레벨, 및 제2 노드의 논리 레벨을 기초로 상기 제1 노드의 논리 레벨을 결정하는 제1 회로, 및 상기 입력 데이터의 논리 레벨, 상기 제2 노드의 논리 레벨에 반전된 논리 레벨, 상기 클럭 신호의 논리 레벨, 및 상기 제1 노드의 논리 레벨에 반전된 논리 레벨을 기초로 상기 제2 노드의 논리 레벨을 결정하는 제2 회로를 포함하되, 상기 클럭 신호가 제1 논리 레벨인 경우 상기 제1 노드와 상기 제2 노드는 서로 다른 논리 레벨을 갖고, 상기 클럭 신호가 상기 제1 논리 레벨과 다른 제2 논리 레벨인 경우 상기 제1 노드와 상기 제2 노드는 서로 동일한 논리 레벨을 갖는다. A semiconductor circuit according to some embodiments of the present invention provides a logic level of input data, a logic level inverted to a logic level of a first node, a logic level of a clock signal, and a logic level of a second node a first circuit for determining a logic level of the first node based on a second circuit for determining a logic level of the second node based on a logic level inverted to a logic level of It has a logic level, and when the clock signal has a second logic level different from the first logic level, the first node and the second node have the same logic level.

본 발명의 몇몇 실시예에서, 상기 제2 회로는, 상기 제1 노드의 논리 레벨의 반전값에 게이팅되어 상기 제2 노드를 풀 업(pull up)시키는 제1 트랜지스터와, 상기 제1 트랜지스터와 병렬로 연결되고, 상기 클럭 신호의 논리 레벨에 게이팅되어 상기 제2 노드를 풀 업시키는 제2 트랜지스터를 포함할 수 있다. In some embodiments of the present invention, the second circuit includes a first transistor gated to an inversion value of a logic level of the first node to pull up the second node, and in parallel with the first transistor and a second transistor connected to and gated to a logic level of the clock signal to pull up the second node.

본 발명의 몇몇 실시예에서, 상기 제2 회로는, 상기 제2 노드의 논리 레벨의 반전값에 게이팅되어 제3 노드를 풀 다운시키는 제3 트랜지스터와, 상기 입력 데이터의 논리 레벨에 게이팅되어 상기 제3 노드를 풀 다운시키는 제4 트랜지스터를 더 포함할 수 있다. In some embodiments of the present invention, the second circuit includes a third transistor gated to an inversion value of a logic level of the second node to pull down a third node, and a third transistor gated to a logic level of the input data to pull down the third node A fourth transistor for pulling down the 3 node may be further included.

본 발명의 몇몇 실시예에서, 상기 제2 회로는, 상기 입력 데이터의 논리 레벨과 상기 제2 노드의 논리 레벨의 반전값을 OR 연산하는 제1 게이트와, 상기 제1 게이트의 출력의 논리 레벨, 상기 제1 노드의 논리 레벨의 반전값, 및 상기 클럭 신호의 논리 레벨을 NAND 연산하여, 상기 제2 노드에 출력값을 전달하는 제2 게이트를 포함할 수 있다. In some embodiments of the present invention, the second circuit may include a first gate that OR's an inversion value of a logic level of the input data and a logic level of the second node, a logic level of an output of the first gate, and a second gate configured to perform a NAND operation on an inversion value of a logic level of the first node and a logic level of the clock signal to transmit an output value to the second node.

본 발명의 몇몇 실시예에서, 상기 제2 회로는, 인에이블 신호의 논리 레벨과 상기 제2 노드의 논리 레벨의 반전값을 OR 연산하는 제1 게이트와, 상기 제1 게이트의 출력의 논리 레벨, 상기 제1 노드의 논리 레벨의 반전값, 및 상기 클럭 신호의 논리 레벨을 NAND 연산하여, 상기 제2 노드에 출력값을 전달하는 제2 게이트를 포함할 수 있다. In some embodiments of the present invention, the second circuit includes a first gate for ORing an inversion value of a logic level of an enable signal and a logic level of the second node, a logic level of an output of the first gate; and a second gate configured to perform a NAND operation on an inversion value of a logic level of the first node and a logic level of the clock signal to transmit an output value to the second node.

본 발명의 몇몇 실시예에서, 상기 제1 회로는, 상기 클럭 신호의 논리 레벨의 반전값에 게이팅되어 상기 제1 노드를 풀 업시키는 제1 트랜지스터와, 상기 제1 트랜지스터와 직렬로 연결되고, 상기 클럭 신호의 논리 레벨의 반전값에 게이팅되어 상기 제1 노드에 접지 전압을 전달하는 제2 트랜지스터를 포함할 수 있다. In some embodiments of the present invention, the first circuit includes a first transistor gated to an inverted value of a logic level of the clock signal to pull up the first node, the first transistor is connected in series, and the and a second transistor gated on an inversion value of a logic level of a clock signal to transfer a ground voltage to the first node.

본 발명의 몇몇 실시예에서, 상기 제1 회로는, 상기 제1 트랜지스터와 병렬로 연결되고, 상기 제1 노드의 논리 레벨에 게이팅되어 상기 제1 노드의 논리 레벨의 반전값을 출력하는 제3 트랜지스터와, 상기 제3 트랜지스터와 직렬로 연결되고, 상기 제1 노드의 논리 레벨에 게이팅되어 상기 제1 노드의 논리 레벨의 반전값을 출력하는 제4 트랜지스터를 더 포함할 수 있다. In some embodiments of the present invention, the first circuit includes a third transistor connected in parallel with the first transistor and gated on the logic level of the first node to output an inversion value of the logic level of the first node and a fourth transistor connected in series with the third transistor and gated at the logic level of the first node to output an inversion value of the logic level of the first node.

본 발명의 몇몇 실시예에서, 상기 제1 회로는, 상기 제1 노드의 논리 레벨을 입력으로 받아 상기 제1 노드의 논리 레벨의 반전값을 출력하는 제1 인버터를 더 포함할 수 있다. In some embodiments of the present invention, the first circuit may further include a first inverter that receives the logic level of the first node as an input and outputs an inverted value of the logic level of the first node.

본 발명의 몇몇 실시예에서, 상기 제1 회로는, 상기 입력 데이터의 논리 레벨과 상기 제1 노드의 논리 레벨의 반전값을 OR 연산하는 제1 게이트와, 상기 제1 게이트의 출력의 논리 레벨과 상기 클럭 신호의 논리 레벨의 반전값을 AND 연산하여, 상기 제1 노드에 출력값을 전달하는 제2 게이트를 포함할 수 있다. In some embodiments of the present invention, the first circuit may include a first gate for ORing an inversion value of a logic level of the input data and a logic level of the first node, and a logic level of an output of the first gate and a second gate configured to transmit an output value to the first node by performing an AND operation on an inversion value of a logic level of the clock signal.

본 발명의 몇몇 실시예에서, 상기 제1 회로는, 상기 클럭 신호의 논리 레벨과 상기 제2 노드의 논리 레벨을 NAND 연산하여, 상기 클럭 신호의 논리 레벨의 반전값을 출력하는 제3 게이트를 더 포함할 수 있다.In some embodiments of the present invention, the first circuit further includes a third gate configured to perform a NAND operation on the logic level of the clock signal and the logic level of the second node, and output an inverted value of the logic level of the clock signal may include

본 발명의 몇몇 실시예에서, 상기 제1 회로는, 인에이블 신호의 논리 레벨과 상기 제1 노드의 논리 레벨의 반전값을 OR 연산하는 제1 게이트와, 상기 제1 게이트의 출력의 논리 레벨과 상기 클럭 신호의 논리 레벨의 반전값을 AND 연산하여, 상기 제1 노드에 출력값을 전달하는 제2 게이트를 포함할 수 있다. In some embodiments of the present invention, the first circuit includes a first gate for ORing an inverted value of a logic level of an enable signal and a logic level of the first node, a logic level of an output of the first gate, and and a second gate configured to transmit an output value to the first node by performing an AND operation on an inversion value of a logic level of the clock signal.

본 발명의 몇몇 실시예에서, 상기 클럭 신호의 논리 레벨과 상기 제2 노드의 논리 레벨을 기초로 출력단의 논리 레벨을 결정하는 래치 회로를 더 포함할 수 있다. In some embodiments of the present invention, a latch circuit configured to determine a logic level of an output terminal based on a logic level of the clock signal and a logic level of the second node may be further included.

본 발명의 몇몇 실시예에서, 상기 제1 논리 레벨은 논리 로우 레벨(logical low level)이고, 상기 제2 논리 레벨은 논리 하이 레벨(logical high level)일 수 있다.In some embodiments of the present invention, the first logic level may be a logical low level, and the second logic level may be a logical high level.

상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 회로는, 입력 데이터의 논리 레벨, 제1 노드의 논리 레벨에 반전된 논리 레벨, 클럭 신호의 논리 레벨, 및 제2 노드의 논리 레벨을 기초로 상기 제1 노드의 논리 레벨을 결정하는 제1 회로, 상기 입력 데이터의 논리 레벨, 상기 제2 노드의 논리 레벨에 반전된 논리 레벨, 상기 클럭 신호의 논리 레벨, 및 상기 제1 노드의 논리 레벨에 반전된 논리 레벨을 기초로 상기 제2 노드의 논리 레벨을 결정하는 제2 회로, 및 상기 클럭 신호의 논리 레벨과 상기 제2 노드의 논리 레벨을 기초로 출력단의 논리 레벨을 결정하는 래치 회로를 포함하되, 상기 클럭 신호의 논리 레벨이 제1 논리 레벨인 경우, 상기 제1 노드의 논리 레벨은 상기 제1 논리 레벨이고, 상기 제2 노드의 논리 레벨은 상기 제1 노드의 논리 레벨과 다른 제2 논리 레벨이고, 상기 제2 노드의 논리 레벨은 상기 출력단으로 전달된다. A semiconductor circuit according to some embodiments of the present invention provides a logic level of input data, a logic level inverted to a logic level of a first node, a logic level of a clock signal, and a logic level of a second node a first circuit for determining the logic level of the first node based on a second circuit for determining the logic level of the second node based on the logic level inverted to the logic level, and a latch for determining the logic level of the output terminal based on the logic level of the clock signal and the logic level of the second node a circuit, wherein when the logic level of the clock signal is a first logic level, the logic level of the first node is the first logic level, and the logic level of the second node is equal to the logic level of the first node It is another second logic level, and the logic level of the second node is transmitted to the output terminal.

본 발명의 몇몇 실시예에서, 상기 출력단의 논리 레벨은, 상기 클럭 신호의 논리 레벨의 상승 에지(positive edge)에서 변화될 수 있다. In some embodiments of the present invention, the logic level of the output terminal may be changed at a positive edge of the logic level of the clock signal.

본 발명의 몇몇 실시예에서, 상기 제1 논리 레벨은 논리 로우 레벨(logical low level)일 수 있다. In some embodiments of the present invention, the first logic level may be a logical low level.

본 발명의 몇몇 실시예에서, 상기 클럭 신호의 논리 레벨이 상기 제1 논리 레벨인 경우, 상기 제2 회로는 상기 제2 노드를 프리차지할 수 있다. In some embodiments of the present invention, when the logic level of the clock signal is the first logic level, the second circuit may precharge the second node.

본 발명의 몇몇 실시예에서, 상기 클럭 신호의 논리 레벨이 상기 제1 논리 레벨인 경우, 상기 제1 회로는 상기 제1 노드를 디스차지할 수 있다. In some embodiments of the present invention, when the logic level of the clock signal is the first logic level, the first circuit may discharge the first node.

본 발명의 몇몇 실시예에서, 상기 클럭 신호의 논리 레벨이 상기 제1 논리 레벨에서 상기 제2 논리 레벨로 변하는 경우, 상기 제1 노드와 상기 제2 노드 중 어느 하나의 논리 레벨은 변하고, 다른 하나의 논리 레벨은 유지될 수 있다. In some embodiments of the present invention, when the logic level of the clock signal changes from the first logic level to the second logic level, the logic level of any one of the first node and the second node changes and the other The logic level of may be maintained.

상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 회로는, 제1 노드의 논리 레벨의 반전값에 게이팅되어 제2 노드를 풀 업시키는 제1 트랜지스터와, 상기 제1 트랜지스터와 병렬로 연결되고 클럭 신호의 논리 레벨에 게이팅되어 상기 제2 노드를 풀 업시키는 제2 트랜지스터와, 상기 제2 노드의 논리 레벨에 게이팅되어 제3 노드를 풀 다운 시키는 제3 트랜지스터와, 입력 데이터의 논리 레벨에 게이팅되어 상기 제3 노드를 풀 다운 시키는 제4 트랜지스터를 포함하는 제1 회로, 및 상기 클럭 신호의 논리 레벨의 반전값에 게이팅되어 상기 제1 노드를 풀 업시키는 제5 트랜지스터와, 상기 제5 트랜지스터와 직렬로 연결되고 상기 클럭 신호의 논리 레벨의 반전값에 게이팅되어 상기 제1 노드에 접지 전압을 전달하는 제6 트랜지스터와, 상기 제5 트랜지스터와 병렬로 연결되고 상기 제1 노드의 논리 레벨에 게이팅되어 상기 제1 노드의 논리 레벨의 반전값을 출력하는 제7 트랜지스터와, 상기 제7 트랜지스터와 직렬로 연결되고 상기 제1 노드의 논리 레벨에 게이팅되어 상기 제1 노드의 논리 레벨의 반전값을 출력하는 제8 트랜지스터를 포함하는 제2 회로를 포함한다. A semiconductor circuit according to some embodiments of the present invention for achieving the above technical problem includes a first transistor gated to an inversion value of a logic level of a first node to pull up a second node, and in parallel with the first transistor a second transistor coupled to the logic level of the clock signal to pull up the second node; a third transistor gated to the logic level of the second node to pull down the third node; and a logic level of the input data. a first circuit including a fourth transistor gated to pull down the third node; a fifth transistor gated to an inversion value of a logic level of the clock signal to pull up the first node; a sixth transistor connected in series with a transistor and gated at an inversion value of the logic level of the clock signal to transfer a ground voltage to the first node; a seventh transistor gated to output an inversion value of the logic level of the first node, and a seventh transistor connected in series with the seventh transistor and gated to the logic level of the first node to obtain an inversion value of the logic level of the first node and a second circuit including an eighth transistor to output.

본 발명의 몇몇 실시예에서, 상기 제2 회로는, 상기 제1 노드의 논리 레벨을 입력으로 받아 상기 제1 노드의 논리 레벨의 반전값을 출력하는 제1 인버터를 더 포함할 수 있다. In some embodiments of the present invention, the second circuit may further include a first inverter that receives the logic level of the first node as an input and outputs an inverted value of the logic level of the first node.

본 발명의 몇몇 실시예에서, 상기 제1 회로는, 상기 제1 노드의 논리 레벨의 반전값에 게이팅되어 상기 제3 노드를 풀 다운시키는 제9 트랜지스터와, 상기 제9 트랜지스터와 직렬로 연결되고, 상기 클럭 신호의 논리 레벨에 게이팅되어 상기 제3 노드를 풀 다운시키는 제10 트랜지스터를 더 포함할 수 있다. In some embodiments of the present invention, the first circuit includes a ninth transistor gated to an inversion value of a logic level of the first node to pull down the third node, and the ninth transistor is connected in series, The display device may further include a tenth transistor gated to a logic level of the clock signal to pull down the third node.

본 발명의 몇몇 실시예에서, 상기 클럭 신호의 논리 레벨과 상기 입력 데이터의 논리 레벨을 기초로 출력단의 논리 레벨을 결정하는 래치 회로를 더 포함할 수 있다. In some embodiments of the present invention, a latch circuit configured to determine a logic level of an output terminal based on a logic level of the clock signal and a logic level of the input data may be further included.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.The details of other embodiments are included in the detailed description and drawings.

도 1은 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 블록도이다.
도 2는 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 3은 본 발명의 몇몇 실시예에 따른 반도체 회로의 동작을 설명하기 위한 타이밍도이다.
도 4는 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 블록도이다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 블록도이다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 블록도이다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 블록도이다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 회로를 포함하는 SoC 시스템의 블록도이다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 회로를 포함하는 전자 시스템의 블록도이다. 1 is a block diagram illustrating a semiconductor circuit according to some embodiments of the present invention.
2 is a circuit diagram illustrating a semiconductor circuit according to some embodiments of the present invention.
3 is a timing diagram illustrating an operation of a semiconductor circuit according to some embodiments of the present invention.
4 is a block diagram illustrating a semiconductor circuit according to some embodiments of the present invention.
5 is a block diagram illustrating a semiconductor circuit according to some embodiments of the present invention.
6 is a block diagram illustrating a semiconductor circuit according to some embodiments of the present invention.
7 is a circuit diagram illustrating a semiconductor circuit according to some embodiments of the present invention.
8 is a circuit diagram illustrating a semiconductor circuit according to some embodiments of the present invention.
9 is a circuit diagram illustrating a semiconductor circuit according to some embodiments of the present invention.
10 is a block diagram illustrating a semiconductor circuit according to some embodiments of the present invention.
11 is a circuit diagram illustrating a semiconductor circuit according to some embodiments of the present invention.
12 is a circuit diagram illustrating a semiconductor circuit according to some embodiments of the present invention.
13 is a circuit diagram illustrating a semiconductor circuit according to some embodiments of the present invention.
14 is a block diagram of an SoC system including a semiconductor circuit according to some embodiments of the present invention.
15 is a block diagram of an electronic system including a semiconductor circuit according to some embodiments of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention and methods of achieving them will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in a variety of different forms, only these embodiments allow the disclosure of the present invention to be complete, and common knowledge in the technical field to which the present invention belongs It is provided to fully inform the possessor of the scope of the invention, and the present invention is only defined by the scope of the claims. Like reference numerals refer to like elements throughout.

하나의 구성 요소가 다른 구성 요소와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 구성 요소와 직접 연결 또는 커플링된 경우 또는 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 하나의 구성 요소가 다른 구성 요소와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. When one component is referred to as “connected to” or “coupled to” with another component, it means that it is directly connected or coupled to another component or intervening another component. including all cases. On the other hand, when one component is referred to as “directly connected to” or “directly coupled to” with another component, it indicates that another component is not interposed therebetween. “And/or” includes each and every combination of one or more of the recited items.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of describing the embodiments and is not intended to limit the present invention. In this specification, the singular also includes the plural, unless specifically stated otherwise in the phrase. As used herein, "comprises" and/or "comprising" refers to the presence of one or more other components, steps, operations and/or elements mentioned. or addition is not excluded.

비록 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소 일 수도 있음은 물론이다.Although the first, second, etc. are used to describe various elements, these elements are not limited by these terms, of course. These terms are only used to distinguish one component from another. Therefore, it goes without saying that the first component mentioned below may be the second component within the spirit of the present invention.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.Unless otherwise defined, all terms (including technical and scientific terms) used herein may be used with the meaning commonly understood by those of ordinary skill in the art to which the present invention belongs. In addition, terms defined in a commonly used dictionary are not to be interpreted ideally or excessively unless clearly defined in particular.

도 1은 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 블록도이다. 도 2는 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 회로도이다. 도 3은 본 발명의 몇몇 실시예에 따른 반도체 회로의 동작을 설명하기 위한 타이밍도이다.1 is a block diagram illustrating a semiconductor circuit according to some embodiments of the present invention. 2 is a circuit diagram illustrating a semiconductor circuit according to some embodiments of the present invention. 3 is a timing diagram illustrating an operation of a semiconductor circuit according to some embodiments of the present invention.

도 1과 도 2를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 회로는 제1 회로(100), 제2 회로(200), 래치 회로(300)를 포함한다. 1 and 2 , a semiconductor circuit according to some embodiments of the present invention includes a first circuit 100 , a second circuit 200 , and a latch circuit 300 .

제1 회로(100)는 입력 데이터(D)의 논리 레벨, 제1 노드(NET1)의 논리 레벨에 반전된 논리 레벨, 클럭 신호(CLK)의 논리 레벨, 및 제2 노드(NET 2)의 논리 레벨을 기초로 제1 노드(NET 1)의 논리 레벨을 결정한다. The first circuit 100 includes a logic level of the input data D, a logic level inverted to the logic level of the first node NET1 , a logic level of the clock signal CLK, and a logic level of the second node NET 2 . The logic level of the first node NET 1 is determined based on the level.

제2 회로(200)는 입력 데이터(D)의 논리 레벨, 제2 노드(NET2)의 논리 레벨에 반전된 논리 레벨, 클럭 신호(CLK)의 논리 레벨, 및 제1 노드(NET 1)의 논리 레벨에 반전된 논리 레벨을 기초로 제2 노드(NET 2)의 논리 레벨을 결정한다. The second circuit 200 includes a logic level of the input data D, a logic level inverted to the logic level of the second node NET2 , a logic level of the clock signal CLK, and a logic level of the first node NET 1 . The logic level of the second node NET 2 is determined based on the logic level inverted to the level.

래치 회로(300)는 클럭 신호(CLK)의 논리 레벨과, 제2 노드(NET 2)의 논리 레벨을 기초로 출력단(QN)의 논리 레벨을 결정한다. The latch circuit 300 determines the logic level of the output terminal QN based on the logic level of the clock signal CLK and the logic level of the second node NET 2 .

이 때, 제1 회로(100)의 출력 중 일부는 제2 회로(200)의 입력으로 사용될 수 있고, 제2 회로(200)의 출력 중 일부는 제1 회로(100)의 입력으로 사용될 수 있다. 제1 회로(100), 제2 회로(200), 및 래치 회로(300)는 플립-플롭(flip-flop)으로 동작할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. In this case, a portion of the output of the first circuit 100 may be used as an input of the second circuit 200 , and a portion of the output of the second circuit 200 may be used as an input of the first circuit 100 . . The first circuit 100 , the second circuit 200 , and the latch circuit 300 may operate as flip-flops. However, the present invention is not limited thereto.

구체적으로, 제2 회로(200)는 입력 데이터(D)의 논리 레벨과 제2 노드(NET 2)의 논리 레벨의 반전값을 OR 연산하는 제1 게이트(G1)를 포함할 수 있다. 제2 인버터(IN2)에 의해 제2 노드(NET 2)의 논리 레벨의 반전값이 제1 게이트(G1)의 입력값으로 전달될 수 있다. Specifically, the second circuit 200 may include a first gate G1 that performs an OR operation on an inversion value of the logic level of the input data D and the logic level of the second node NET 2 . An inversion value of the logic level of the second node NET 2 may be transferred as an input value of the first gate G1 by the second inverter IN2 .

또한, 제2 회로(200)는 제1 게이트(G1)의 출력의 논리 레벨, 제1 노드(NET 1)의 논리 레벨의 반전값, 및 클럭 신호(CLK)의 논리 레벨을 NAND 연산하여, 제2 노드(NET 2)에 출력값을 전달하는 제2 게이트(G2)를 포함할 수 있다. 제1 노드(NET 1)의 논리 레벨은 제1 회로(100)에 포함된 제1 인버터(IN1)에 의해 반전되어 출력될 수 있다. 제1 인버터(IN1)의 출력값은 제2 게이트(G2)의 입력값으로 제공되어 제2 회로(200)가 동작할 수 있다. In addition, the second circuit 200 performs a NAND operation on the logic level of the output of the first gate G1 , the inversion value of the logic level of the first node NET 1 , and the logic level of the clock signal CLK. A second gate G2 that transmits an output value to the second node NET 2 may be included. The logic level of the first node NET 1 may be inverted and output by the first inverter IN1 included in the first circuit 100 . The output value of the first inverter IN1 is provided as an input value of the second gate G2 so that the second circuit 200 may operate.

제1 회로(100)는 입력 데이터(D)의 논리 레벨과 제1 노드(NET 1)의 논리 레벨의 반전값을 OR 연산하는 제3 게이트(G3)를 포함할 수 있다. 제1 인버터(IN1)에 의해 제1 노드(NET 1)의 논리 레벨의 반전값이 제3 게이트(G3)의 입력값으로 전달될 수 있다. The first circuit 100 may include a third gate G3 that performs an OR operation on an inversion value of the logic level of the input data D and the logic level of the first node NET 1 . An inversion value of the logic level of the first node NET 1 may be transferred as an input value of the third gate G3 by the first inverter IN1 .

또한, 제1 회로(100)는 제3 게이트(G3)의 출력의 논리 레벨과 클럭 신호(CLK)의 논리 레벨의 반전값(CLKB)을 AND 연산하여, 제1 노드(NET 1)에 출력값을 전달하는 제4 게이트(G4)를 포함할 수 있다. 그리고, 제1 회로(100)는 클럭 신호(CLK)의 논리 레벨과 제2 노드(NET 2)의 논리 레벨을 NAND 연산하여, 클럭 신호(CLK)의 논리 레벨의 반전값(CLKB)을 출력하는 제5 게이트(G5)를 포함할 수 있다. 제5 게이트(G5)의 출력값인 클럭 신호의 논리 레벨의 반전값(CLKB)은 제4 게이트(G4)의 입력값으로 제공될 수 있다. In addition, the first circuit 100 performs an AND operation on the logic level of the output of the third gate G3 and the inverted value CLKB of the logic level of the clock signal CLK, and provides the output value to the first node NET 1 . It may include a fourth gate G4 that transmits. In addition, the first circuit 100 performs a NAND operation on the logic level of the clock signal CLK and the logic level of the second node NET 2 , and outputs an inverted value CLKB of the logic level of the clock signal CLK. A fifth gate G5 may be included. The inversion value CLKB of the logic level of the clock signal that is the output value of the fifth gate G5 may be provided as the input value of the fourth gate G4 .

여기에서, 제1 회로(100)와 제2 회로(200)의 동작에 대해 설명한다. Here, the operations of the first circuit 100 and the second circuit 200 will be described.

제1 회로(100)의 출력값은 제2 회로(200)의 입력값으로 제공되고, 제2 회로(200)의 출력값은 제1 회로(100)의 입력값으로 제공된다. 즉, 제1 회로(100)와 제2 회로(200)는 SR 래치 회로와 유사하게 동작하며, 제1 회로(100)와 제2 회로(200) 각각은 서로를 제어하는 회로로 동작한다. 그리고, 제2 회로(200)의 출력값은 래치 회로(300)로 전달되어 플립-플롭(flip-flop) 회로로 동작할 수 있다. An output value of the first circuit 100 is provided as an input value of the second circuit 200 , and an output value of the second circuit 200 is provided as an input value of the first circuit 100 . That is, the first circuit 100 and the second circuit 200 operate similarly to the SR latch circuit, and each of the first circuit 100 and the second circuit 200 operates as a circuit controlling each other. In addition, the output value of the second circuit 200 may be transferred to the latch circuit 300 to operate as a flip-flop circuit.

제1 회로(100)와 제2 회로(200)는 클럭 신호(CLK)의 논리 레벨에 따라 다른 동작을 수행한다. 구체적으로, 클럭 신호(CLK)가 논리 로우 레벨(logical low level)로 동작하는 경우, 제2 노드(NET 2)는 논리 하이 레벨(logical high level)로 프리차지(pre-charge)된다. 반대로, 클럭 신호(CLK)와 제2 노드(NET 2)가 연결되어 있는 제5 게이트(G5)에 의해 제1 노드(NET 1)는 논리 로우 레벨로 디스차지(dis-charge)된다. 즉, 제1 노드(NET 1)와 제2 노드(NET 2)는 서로 다른 논리 레벨을 갖는다.The first circuit 100 and the second circuit 200 perform different operations according to the logic level of the clock signal CLK. Specifically, when the clock signal CLK operates at a logical low level, the second node NET 2 is pre-charged to a logical high level. Conversely, the first node NET 1 is discharged to a logic low level by the fifth gate G5 to which the clock signal CLK and the second node NET 2 are connected. That is, the first node NET 1 and the second node NET 2 have different logic levels.

또한, 클럭 신호(CLK)가 논리 하이 레벨(logical high level)로 동작하는 경우, 제1 노드(NET 1)와 제2 노드(NET 2)는 서로 동일한 논리 레벨을 갖도록 동작한다. 예를 들어, 입력 데이터(D)가 논리 로우 레벨로 동작 하는 경우, 제2 노드(NET 2)는 논리 하이 레벨을 유지하고, 제1 노드(NET 1)는 논리 로우 레벨에서 논리 하이 레벨로 트랜지션(transition)된다. 그리고, 입력 데이터(D)가 논리 하이 레벨로 동작 하는 경우, 제1 노드(NET 1)는 논리 로우 레벨을 유지하고, 제2 노드(NET 2)는 논리 하이 레벨에서 논리 로우 레벨로 트랜지션된다. Also, when the clock signal CLK operates at a logical high level, the first node NET 1 and the second node NET 2 operate to have the same logic level. For example, when the input data D operates at a logic low level, the second node NET 2 maintains a logic high level, and the first node NET 1 transitions from a logic low level to a logic high level. (transition) And, when the input data D operates at the logic high level, the first node NET 1 maintains the logic low level, and the second node NET 2 transitions from the logic high level to the logic low level.

여기에서, 논리 하이 레벨(H)은 기준 레벨 이상의 논리 레벨을 의미하고, 논리 로우 레벨(L)은 기준 레벨 이하의 논리 레벨을 의미할 수 있다. 예를 들어, 논리 하이 레벨(H)은 논리 레벨의 50% 이상의 값을 갖는 경우를 의미하고, 논리 로우 레벨(L)은 논리 레벨의 50% 미만의 값을 갖는 경우를 의미할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 기준 레벨의 크기는 얼마든지 변화될 수 있다. 이를 기초로, 이하에서는 반도체 회로의 논리 레벨을 논리 하이 레벨(H)과 논리 로우 레벨(L)로 설명하도록 한다.Here, the logic high level (H) may mean a logic level greater than or equal to the reference level, and the logic low level (L) may mean a logic level less than or equal to the reference level. For example, the logic high level H may mean a case having a value of 50% or more of the logic level, and the logic low level L may mean a case having a value less than 50% of the logic level. However, the present invention is not limited thereto, and the size of the reference level may be changed freely. Based on this, hereinafter, the logic level of the semiconductor circuit will be described as a logic high level (H) and a logic low level (L).

도 3을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 회로는 클럭 신호(CLK)의 논리 레벨이 라이징(rising) 할 때 입력 데이터(D)의 논리 레벨의 반전값이 출력단(QN)으로 전달될 수 있다. 즉, 래치 회로(300)의 출력 노드(OUT)의 논리 레벨이 인버터에 의해 반전되어 출력단(QN)의 논리 레벨이 결정된다. Referring to FIG. 3 , in the semiconductor circuit according to some embodiments of the present invention, when the logic level of the clock signal CLK rises, the inverted value of the logic level of the input data D is transferred to the output terminal QN can be That is, the logic level of the output node OUT of the latch circuit 300 is inverted by the inverter to determine the logic level of the output terminal QN.

출력단(QN)의 논리 레벨은, 클럭 신호(CLK)의 논리 레벨의 상승 에지(positive edge)에서 변화될 수 있다. 결과적으로, 클럭 신호(CLK)가 논리 하이 레벨(H)로 트랜지션되고, 제2 노드(NET 2)의 논리 레벨이 논리 로우 레벨(L)일 때, 출력단(QN)의 논리 레벨은 제2 노드(NET 2)의 논리 레벨에 동기화되어 출력될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. The logic level of the output terminal QN may be changed at a positive edge of the logic level of the clock signal CLK. As a result, when the clock signal CLK is transitioned to the logic high level H and the logic level of the second node NET 2 is the logic low level L, the logic level of the output terminal QN is the second node It can be output in synchronization with the logic level of (NET 2). However, the present invention is not limited thereto.

구체적으로, 도 1 내지 도 3을 참조하여 제1 구간(ta1)에서 회로의 동작을 살펴보면, 입력 데이터(D)의 논리 레벨은 논리 로우 레벨(L)이고, 클럭 신호(CLK)의 논리 레벨은 논리 하이 레벨(H)이다. Specifically, referring to FIGS. 1 to 3 , referring to the operation of the circuit in the first section ta1 , the logic level of the input data D is the logic low level L, and the logic level of the clock signal CLK is Logic high level (H).

제2 회로(200)를 살펴보면, 클럭 신호(CLK)의 논리 레벨은 논리 하이 레벨(H) 이므로 클럭 신호(CLK)의 논리 레벨의 반전값에 게이팅되는 트랜지스터(PE2)는 턴 온(turn on)되어 제2 노드(NET 2)를 프리차지 시킨다. 이 때, 제2 노드(NET 2)의 논리 레벨은 논리 하이 레벨(H)이 될 수 있다. Looking at the second circuit 200 , since the logic level of the clock signal CLK is the logic high level H, the transistor PE2 gated to the inverted value of the logic level of the clock signal CLK is turned on. to precharge the second node NET 2 . In this case, the logic level of the second node NET 2 may be the logic high level H.

제2 회로(200)를 살펴보면, 제1 게이트(G1)는 입력 데이터(D)의 논리 레벨(논리 로우 레벨(L))과, 제2 노드(NET 2)의 논리 레벨의 반전값(논리 로우 레벨(L))을 OR 연산하여 논리 로우 레벨(L)을 제2 게이트(G2)에 전달한다. Looking at the second circuit 200 , the first gate G1 has a logic level (logic low level L) of the input data D and an inversion value (logic low level) of the logic level of the second node NET 2 . level (L)) is subjected to an OR operation to transfer the logic low level (L) to the second gate (G2).

제2 게이트(G2)는 제1 게이트(G1)의 출력의 논리 레벨(논리 로우 레벨(L))과, 제1 노드(NET 1)의 논리 레벨(논리 하이 레벨(H))을 NAND 연산하여, 제2 노드(NET 2)에 출력값(논리 하이 레벨(H))을 전달한다.The second gate G2 performs a NAND operation on the logic level (logic low level (L)) of the output of the first gate (G1) and the logic level (logic high level (H)) of the first node NET 1 . , the output value (logic high level (H)) is transferred to the second node NET 2 .

즉, 클럭 신호(CLK)의 논리 레벨이 논리 하이 레벨(H)이고, 입력 데이터(D)의 논리 레벨은 논리 로우 레벨(L)인 상태에서, 제2 노드(NET 2)는 논리 하이 레벨(H)로 프리차지된 상태가 유지되고, 제1 노드(NET 1)의 논리 레벨은 논리 로우 레벨(L)에서 논리 하이 레벨(H)로 트랜지션된다. 제2 노드(NET 2)의 논리 레벨은 논리 하이 레벨(H)이므로, 래치 회로(300)의 입력 노드(IN)는 프리차지 되고, 출력단(QN)의 논리 레벨은 논리 하이 레벨(H)을 유지한다.That is, in a state where the logic level of the clock signal CLK is the logic high level H and the logic level of the input data D is the logic low level L, the second node NET 2 has the logic high level ( H) is maintained, and the logic level of the first node NET 1 is transitioned from the logic low level (L) to the logic high level (H). Since the logic level of the second node NET 2 is the logic high level H, the input node IN of the latch circuit 300 is precharged, and the logic level of the output terminal QN is the logic high level H. keep

이어서, 제2 구간(ta2)에서, 입력 데이터(D)의 논리 레벨은 논리 로우 레벨(L)에서 논리 하이 레벨(H)로 트랜지션되고, 클럭 신호(CLK)의 논리 레벨은 논리 하이 레벨(H)에서 논리 로우 레벨(L)로 트랜지션된다. 제2 구간(ta2)에서는, 제2 노드(NET 2)의 논리 레벨은 논리 하이 레벨(H)을 유지하고, 제1 노드(NET 1)의 논리 레벨은 논리 하이 레벨(H)에서 논리 로우 레벨(L)로 트랜지션된다. Subsequently, in the second section ta2 , the logic level of the input data D is transitioned from the logic low level L to the logic high level H, and the logic level of the clock signal CLK is changed to the logic high level H ) to the logic low level (L). In the second section ta2 , the logic level of the second node NET 2 maintains the logic high level H, and the logic level of the first node NET 1 is at the logic low level from the logic high level H. It transitions to (L).

이어서, 제3 구간(ta3)에서, 입력 데이터(D)의 논리 레벨은 논리 하이 레벨(H) 상태를 유지하고, 클럭 신호(CLK)의 논리 레벨은 논리 로우 레벨(L)에서 논리 하이 레벨(H)로 트랜지션된다. 이 때, 출력단(QN)의 논리 레벨은 클럭 신호(CLK)의 라이징 에지(rising edge)에 동기화되어 변화되며, 제2 노드(NET 2)의 논리 레벨이 논리 로우 레벨(L)로 트랜지션됨에 따라, 출력단(QN)의 논리 레벨도 논리 로우 레벨(L)로 트랜지션되어, 출력단(QN)의 논리 레벨은 논리 로우 레벨(L)을 유지하게 된다. Subsequently, in a third section ta3 , the logic level of the input data D maintains a logic high level (H) state, and the logic level of the clock signal CLK changes from a logic low level (L) to a logic high level ( H) transitions to At this time, the logic level of the output terminal QN is changed in synchronization with the rising edge of the clock signal CLK, and as the logic level of the second node NET 2 transitions to the logic low level L , the logic level of the output terminal QN also transitions to the logic low level L, so that the logic level of the output terminal QN is maintained at the logic low level L.

다시, 도 2 를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 회로를 트랜지스터 연결 관점에서 설명한다. Again, referring to FIG. 2 , semiconductor circuits according to some embodiments of the present invention will be described in terms of transistor connection.

도 2를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 회로에서, 제2 회로(200)는 제1 노드(NET 1)의 논리 레벨의 반전값에 게이팅되어 제2 노드(NET 2)를 풀 업(pull up)시키는 트랜지스터(PE1)와, 트랜지스터(PE1)와 병렬로 연결되고 클럭 신호(CLK)의 논리 레벨에 게이팅되어 제2 노드(NET 2)를 풀 업시키는 트랜지스터(PE2)를 포함한다. Referring to FIG. 2 , in the semiconductor circuit according to some embodiments of the present invention, the second circuit 200 is gated on the inverted value of the logic level of the first node NET 1 to solve the second node NET 2 . a transistor PE1 for pulling up, and a transistor PE2 connected in parallel with the transistor PE1 and gated at the logic level of the clock signal CLK to pull up the second node NET 2 . .

또한, 제2 회로(200)는 제2 노드(NET 2)의 논리 레벨의 반전값에 게이팅되어 제3 노드(NET 3)를 풀 다운(pull down)시키는 트랜지스터(NE1)와, 입력 데이터(D)의 논리 레벨에 게이팅되어 제3 노드(NET 3)를 풀 다운시키는 트랜지스터(NE2)를 포함한다. In addition, the second circuit 200 includes a transistor NE1 gated to the inverted value of the logic level of the second node NET 2 to pull down the third node NET 3 , and the input data D ) and a transistor NE2 gated to the logic level to pull down the third node NET 3 .

제2 노드(NET 2)의 논리 레벨은 제2 인버터(IN2)에 의해 반전되어, 트랜지스터(NE1)에 게이팅될 수 있다. The logic level of the second node NET 2 may be inverted by the second inverter IN2 to be gated on the transistor NE1 .

제3 노드(NET 3)에는 제1 노드(NET 1)의 논리 레벨의 반전값에 게이팅되어 제3 노드(NET 3)를 풀 다운시키는 트랜지스터(NE5)와, 트랜지스터(NE5)에 직렬로 연결되고 클럭 신호(CLK)의 논리 레벨에 게이팅되어 제3 노드(NET 3)를 풀 다운시키는 트랜지스터(NE6)가 연결될 수 있다. The third node NET 3 is connected in series with a transistor NE5 gated at the inversion value of the logic level of the first node NET 1 to pull down the third node NET 3 , and the transistor NE5 , A transistor NE6 gated to the logic level of the clock signal CLK to pull down the third node NET 3 may be connected.

제1 회로(100)는 클럭 신호(CLK)의 논리 레벨의 반전값에 게이팅되어 제1 노드(NET 1)를 풀 업시키는 트랜지스터(PE3)와, 트랜지스터(PE3)에 직렬로 연결되고 클럭 신호(CLK)의 논리 레벨의 반전값에 게이팅되어 제1 노드(NET 1)에 접지 전압을 전달하는 트랜지스터(NE3)를 포함한다. The first circuit 100 includes a transistor PE3 gated to an inversion value of the logic level of the clock signal CLK to pull up the first node NET 1 , and a transistor PE3 connected in series to the clock signal ( and a transistor NE3 gated to an inversion value of the logic level of CLK to transfer a ground voltage to the first node NET 1 .

또한, 제1 회로(100)는 트랜지스터(PE3)와 병렬로 연결되고 제1 노드(NET 1)의 논리 레벨에 게이팅되어 제1 노드(NET 1)의 논리 레벨의 반전값을 출력하는 트랜지스터(PE4)와, 트랜지스터(PE4)에 직렬로 연결되고 제1 노드(NET 1)의 논리 레벨에 게이팅되어 제1 노드(NET 1)의 논리 레벨의 반전값을 출력하는 트랜지스터(NE4)를 포함한다. Also, the first circuit 100 is connected in parallel with the transistor PE3 and gated on the logic level of the first node NET 1 to output the inverted value of the logic level of the first node NET 1 , the transistor PE4 ) and a transistor NE4 connected in series to the transistor PE4 and gated at the logic level of the first node NET 1 to output an inversion value of the logic level of the first node NET 1 .

트랜지스터(PE4)와 트랜지스터(NE4)는 도 1에서의 제1 인버터(IN1)로 동작할 수 있다. The transistor PE4 and the transistor NE4 may operate as the first inverter IN1 in FIG. 1 .

도 4는 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 블록도이다. 이하에서는, 설명의 편의상 상술한 것과 실질적으로 동일한 구성의 설명은 생략하기로 한다. 4 is a block diagram illustrating a semiconductor circuit according to some embodiments of the present invention. Hereinafter, for convenience of description, descriptions of the components substantially the same as those described above will be omitted.

도 4를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 회로는, 제1 회로(100)와 제2 회로(200)를 포함한다. Referring to FIG. 4 , a semiconductor circuit according to some exemplary embodiments includes a first circuit 100 and a second circuit 200 .

상술한 것과 달리, 래치 회로를 포함하지 않기 때문에, 플립-플롭(flip-flop) 회로가 아니라, 집적 클럭 게이팅(integrated clock gating) 회로로 동작할 수 있다. Unlike the above, since it does not include a latch circuit, it may operate as an integrated clock gating circuit instead of a flip-flop circuit.

도 5는 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 블록도이다. 이하에서는, 설명의 편의상 상술한 것과 실질적으로 동일한 구성의 설명은 생략하기로 한다. 5 is a block diagram illustrating a semiconductor circuit according to some embodiments of the present invention. Hereinafter, for convenience of description, descriptions of the components substantially the same as those described above will be omitted.

도 5를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 회로는, 제1 회로(100), 제2 회로(200), 래치 회로(300), 멀티플렉서(400)를 포함한다. Referring to FIG. 5 , a semiconductor circuit according to some embodiments of the present invention includes a first circuit 100 , a second circuit 200 , a latch circuit 300 , and a multiplexer 400 .

본 발명의 몇몇 실시예에 따른 반도체 회로는, 멀티플렉서(400)를 추가하여, 스캔 테스트 신호를 추가한 플립-플롭(flip-flop) 회로로 동작할 수 있다. The semiconductor circuit according to some embodiments of the present invention may operate as a flip-flop circuit to which a scan test signal is added by adding the multiplexer 400 .

도 6은 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 블록도이다. 도 7은 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 회로도이다. 이하에서는, 설명의 편의상 상술한 것과 실질적으로 동일한 구성의 설명은 생략하기로 한다. 6 is a block diagram illustrating a semiconductor circuit according to some embodiments of the present invention. 7 is a circuit diagram illustrating a semiconductor circuit according to some embodiments of the present invention. Hereinafter, for convenience of description, descriptions of the components substantially the same as those described above will be omitted.

도 6 및 도 7을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 회로는, 제1 회로(110), 제2 회로(210), 래치 회로(300)를 포함한다. 6 and 7 , a semiconductor circuit according to some exemplary embodiments includes a first circuit 110 , a second circuit 210 , and a latch circuit 300 .

제1 회로(110)는 스캔 테스트 패스(scan test path)로 동작하는 회로를 더 포함한다. 이에 따라, 데이터 패스(data path)의 변화를 최소화하면서, 추가되는 스캔 테스트 패스(scan test path)를 이용하여 스캔 테스트 동작을 수행할 수 있다. 제1 회로(110)에 추가적으로 포함된 트랜지스터들은 도 7을 참고하면 알 수 있다. The first circuit 110 further includes a circuit that operates as a scan test path. Accordingly, a scan test operation may be performed using an additional scan test path while minimizing a change in the data path. Transistors additionally included in the first circuit 110 can be seen with reference to FIG. 7 .

도 7은 스캔 테스트 패스(scan test path)가 추가된 플립-플롭(flip-flop) 회로를 트랜지스터 레벨로 도시한 것이다. 도 7을 참조하면, 추가되는 트랜지스터들은 반전된 클럭 신호(CKB)가 생성되는 노드에 연결되며, 스캔 인에이블 신호(SE; scan enable) 또는 그 반전 신호가 입력되는 노드만이 입력 데이터(D)가 인가되는 노드에 병렬로 연결될 뿐이다. 7 illustrates a flip-flop circuit to which a scan test path is added at a transistor level. Referring to FIG. 7 , additional transistors are connected to a node where an inverted clock signal CKB is generated, and only a node to which a scan enable signal SE or an inverted signal is input is input data D It is only connected in parallel to the node to which it is applied.

도 8은 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 회로도이다. 이하에서는, 설명의 편의상 상술한 것과 실질적으로 동일한 구성의 설명은 생략하기로 한다. 8 is a circuit diagram illustrating a semiconductor circuit according to some embodiments of the present invention. Hereinafter, for convenience of description, descriptions of the components substantially the same as those described above will be omitted.

도 8을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 회로는, 제1 회로(115), 제2 회로(210), 래치 회로(300)를 포함한다. Referring to FIG. 8 , a semiconductor circuit according to some exemplary embodiments includes a first circuit 115 , a second circuit 210 , and a latch circuit 300 .

제1 회로(115)는 스캔 테스트 패스(scan test path)로 동작하는 회로를 더 포함한다. 이에 따라, 데이터 패스(data path)의 변화를 최소화하면서, 추가되는 스캔 테스트 패스(scan test path)를 이용하여 스캔 테스트 동작을 수행할 수 있다. 또한, 제1 회로(115)는 리셋 신호(R)가 입력되는 트랜지스터들(116a, 116b)을 더 포함한다. The first circuit 115 further includes a circuit that operates as a scan test path. Accordingly, a scan test operation may be performed using an additional scan test path while minimizing a change in the data path. In addition, the first circuit 115 further includes transistors 116a and 116b to which the reset signal R is input.

도 9는 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 회로도이다. 이하에서는, 설명의 편의상 상술한 것과 실질적으로 동일한 구성의 설명은 생략하기로 한다. 9 is a circuit diagram illustrating a semiconductor circuit according to some embodiments of the present invention. Hereinafter, for convenience of description, descriptions of the components substantially the same as those described above will be omitted.

도 9를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 회로는, 제1 회로(117), 제2 회로(210), 래치 회로(300)를 포함한다. Referring to FIG. 9 , a semiconductor circuit according to some exemplary embodiments includes a first circuit 117 , a second circuit 210 , and a latch circuit 300 .

제1 회로(117)는 스캔 테스트 패스(scan test path)로 동작하는 회로를 더 포함한다. 이에 따라, 데이터 패스(data path)의 변화를 최소화하면서, 추가되는 스캔 테스트 패스(scan test path)를 이용하여 스캔 테스트 동작을 수행할 수 있다. 또한, 제1 회로(117)는 스캔 인에이블 신호(SE)와 반전된 클럭 신호(CKB)가 입력되어 NAND 연산을 수행하는 게이트 회로(118)를 더 포함한다. 게이트 회로(118)는 도 7에서 반전된 클럭 신호(CKB)가 디스차지하는 부분의 노드(NET 1)와 노드(NSE)가 병렬 연결된 부분의 NMOS를 NAND 게이트 회로로 변형하여 구현한 것이다. The first circuit 117 further includes a circuit that operates as a scan test path. Accordingly, a scan test operation may be performed using an additional scan test path while minimizing a change in the data path. In addition, the first circuit 117 further includes a gate circuit 118 to which the scan enable signal SE and the inverted clock signal CKB are input to perform a NAND operation. The gate circuit 118 is implemented by transforming the NMOS of the portion in which the node NET 1 and the node NSE in the portion where the inverted clock signal CKB discharges in FIG. 7 are connected in parallel into a NAND gate circuit.

도 10은 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 회로도이다. 이하에서는, 설명의 편의상 상술한 것과 실질적으로 동일한 구성의 설명은 생략하기로 한다. 10 is a circuit diagram illustrating a semiconductor circuit according to some embodiments of the present invention. Hereinafter, for convenience of description, descriptions of the components substantially the same as those described above will be omitted.

도 10을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 회로는, 제1 회로(119), 제2 회로(210), 래치 회로(300)를 포함한다. Referring to FIG. 10 , a semiconductor circuit according to some exemplary embodiments includes a first circuit 119 , a second circuit 210 , and a latch circuit 300 .

제1 회로(119)는 스캔 테스트 패스(scan test path)로 동작하는 회로를 더 포함한다. 이에 따라, 데이터 패스(data path)의 변화를 최소화하면서, 추가되는 스캔 테스트 패스(scan test path)를 이용하여 스캔 테스트 동작을 수행할 수 있다. 또한, 제1 회로(119)는 스캔 인에이블 신호(SE)에 반전된 출력 신호(NSE)를 출력하는 인버터 회로를 별도로 포함한다. The first circuit 119 further includes a circuit that operates as a scan test path. Accordingly, a scan test operation may be performed using an additional scan test path while minimizing a change in the data path. In addition, the first circuit 119 separately includes an inverter circuit that outputs the output signal NSE inverted to the scan enable signal SE.

도 11은 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 블록도이다. 도 12는 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 회로도이다. 이하에서는, 설명의 편의상 상술한 것과 실질적으로 동일한 구성의 설명은 생략하기로 한다. 11 is a block diagram illustrating a semiconductor circuit according to some embodiments of the present invention. 12 is a circuit diagram illustrating a semiconductor circuit according to some embodiments of the present invention. Hereinafter, for convenience of description, descriptions of the components substantially the same as those described above will be omitted.

도 11 및 도 12를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 회로는, 제1 회로(120), 제2 회로(220)를 포함한다. 11 and 12 , a semiconductor circuit according to some exemplary embodiments includes a first circuit 120 and a second circuit 220 .

즉, 도 11을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 회로는, 래치 회로를 포함하지 않기 때문에, 플립-플롭(flip-flop) 회로가 아니라, 집적 클럭 게이팅(integrated clock gating) 회로로 동작할 수 있다. 또한, 제1 회로(120)는 스캔 테스트 패스(scan test path)로 동작하는 회로를 더 포함한다. 이에 따라, 데이터 패스(data path)의 변화를 최소화하면서, 추가되는 스캔 테스트 패스(scan test path)를 이용하여 스캔 테스트 동작을 수행할 수 있다.That is, referring to FIG. 11 , since the semiconductor circuit according to some embodiments of the present invention does not include a latch circuit, it is not a flip-flop circuit, but an integrated clock gating circuit. can work In addition, the first circuit 120 further includes a circuit operating as a scan test path. Accordingly, a scan test operation may be performed using an additional scan test path while minimizing a change in the data path.

도 12는 스캔 테스트 패스(scan test path)가 추가된 집적 클럭 게이팅(integrated clock gating) 회로를 트랜지스터 레벨로 도시한 것이다. 12 illustrates an integrated clock gating circuit with a scan test path added at the transistor level.

도 13은 본 발명의 몇몇 실시예에 따른 반도체 회로를 도시한 회로도이다. 이하에서는, 설명의 편의상 상술한 것과 실질적으로 동일한 구성의 설명은 생략하기로 한다. 13 is a circuit diagram illustrating a semiconductor circuit according to some embodiments of the present invention. Hereinafter, for convenience of description, descriptions of the components substantially the same as those described above will be omitted.

도 13을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 회로는, 제1 회로(120), 제2 회로(220)를 포함한다. 다만, 도 12와 비교하여, 제2 노드(NET 2)의 논리 레벨이 입력되는 2개의 트랜지스터를 하나의 트랜지스터로 병합한 회로를 포함한다. Referring to FIG. 13 , a semiconductor circuit according to some exemplary embodiments includes a first circuit 120 and a second circuit 220 . However, as compared with FIG. 12 , a circuit in which two transistors to which the logic level of the second node NET 2 is input are merged into one transistor is included.

도 14는 본 발명의 몇몇 실시예에 따른 반도체 회로를 포함하는 SoC 시스템의 블록도이다.14 is a block diagram of an SoC system including a semiconductor circuit according to some embodiments of the present invention.

도 14를 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.Referring to FIG. 14 , the SoC system 1000 includes an application processor 1001 and a DRAM 1060 .

어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.The application processor 1001 may include a central processing unit 1010 , a multimedia system 1020 , a bus 1030 , a memory system 1040 , and a peripheral circuit 1050 .

중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.The central processing unit 1010 may perform an operation necessary for driving the SoC system 1000 . In some embodiments of the present invention, the central processing unit 1010 may be configured as a multi-core environment including a plurality of cores.

멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.The multimedia system 1020 may be used to perform various multimedia functions in the SoC system 1000 . The multimedia system 1020 may include a 3D engine module, a video codec, a display system, a camera system, a post-processor, and the like. .

버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.The bus 1030 may be used for data communication between the central processing unit 1010 , the multimedia system 1020 , the memory system 1040 , and the peripheral circuit 1050 . In some embodiments of the present invention, such bus 1030 may have a multi-layer structure. Specifically, as an example of the bus 1030 , a multi-layer advanced high-performance bus (AHB) or a multi-layer advanced eXtensible interface (AXI) may be used, but the present invention is not limited thereto.

메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.The memory system 1040 may provide an environment necessary for the application processor 1001 to be connected to an external memory (eg, the DRAM 1060 ) to operate at a high speed. In some embodiments of the present invention, the memory system 1040 may include a separate controller (eg, DRAM controller) for controlling an external memory (eg, DRAM 1060 ).

주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.The peripheral circuit 1050 may provide an environment necessary for the SoC system 1000 to be smoothly connected to an external device (eg, a main board). Accordingly, the peripheral circuit 1050 may include various interfaces that allow an external device connected to the SoC system 1000 to be compatible.

DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.The DRAM 1060 may function as a working memory required for the application processor 1001 to operate. In some embodiments of the present invention, the DRAM 1060 may be disposed outside the application processor 1001 as shown. Specifically, the DRAM 1060 may be packaged with the application processor 1001 in the form of a package on package (PoP).

이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 회로 중 적어도 하나를 포함할 수 있다.At least one of the components of the SoC system 1000 may include at least one of the semiconductor circuits according to the embodiments of the present invention described above.

또한, 앞에서 설명한 SoC 시스템(1000)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(Web tablet), 무선 전화기(Wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.In addition, the SoC system 1000 described above includes a personal digital assistant (PDA), a portable computer, a web tablet, a wireless phone, a mobile phone, and a digital It can be applied to a digital music player, a memory card, or any electronic product capable of transmitting and/or receiving information in a wireless environment.

도 15는 본 발명의 몇몇 실시예에 따른 반도체 회로를 포함하는 전자 시스템의 블록도이다. 15 is a block diagram of an electronic system including a semiconductor circuit according to some embodiments of the present invention.

도 15를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.15 , an electronic system 1100 according to an embodiment of the present invention includes a controller 1110, an input/output device 1120, I/O, a memory device 1130, a memory device, an interface 1140, and a bus ( 1150, bus). The controller 1110 , the input/output device 1120 , the memory device 1130 , and/or the interface 1140 may be coupled to each other through the bus 1150 . The bus 1150 corresponds to a path through which data is moved.

컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. The controller 1110 may include at least one of a microprocessor, a digital signal processor, a microcontroller, and logic devices capable of performing functions similar thereto.

입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. The input/output device 1120 may include a keypad, a keyboard, and a display device.

기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. The memory device 1130 may store data and/or instructions.

인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. The interface 1140 may perform a function of transmitting data to or receiving data from a communication network. The interface 1140 may be in a wired or wireless form. For example, the interface 1140 may include an antenna or a wired/wireless transceiver.

도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 DRAM 및/또는 SRAM 등을 더 포함할 수도 있다. Although not shown, the electronic system 1100 may further include a high-speed DRAM and/or SRAM as a working memory for improving the operation of the controller 1110 .

전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.The electronic system 1100 includes a personal digital assistant (PDA), a portable computer, a web tablet, a wireless phone, a mobile phone, and a digital music player (digital). music player), a memory card, or any electronic product capable of transmitting and/or receiving information in a wireless environment.

이러한 전자 시스템(1100)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 몇몇 실시예에 따른 반도체 회로 중 어느 하나를 채용할 수 있다.At least one of the components of the electronic system 1100 may employ any one of the semiconductor circuits according to some embodiments of the present invention described above.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described above with reference to the accompanying drawings, the present invention is not limited to the above embodiments, but may be manufactured in various different forms, and those of ordinary skill in the art to which the present invention pertains. It will be understood by those skilled in the art that the present invention may be embodied in other specific forms without changing the technical spirit or essential features of the present invention. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.

100: 제1 회로 200: 제2 회로
300: 래치 회로 400: 멀티플렉서100: first circuit 200: second circuit
300: latch circuit 400: multiplexer

Claims (20)

입력 데이터의 논리 레벨, 제1 노드의 논리 레벨에 반전된 논리 레벨, 클럭 신호의 논리 레벨, 및 제2 노드의 논리 레벨을 기초로 상기 제1 노드의 논리 레벨을 결정하는 제1 회로; 및
상기 입력 데이터의 논리 레벨, 상기 제2 노드의 논리 레벨에 반전된 논리 레벨, 상기 클럭 신호의 논리 레벨, 및 상기 제1 노드의 논리 레벨에 반전된 논리 레벨을 기초로 상기 제2 노드의 논리 레벨을 결정하는 제2 회로를 포함하되,
상기 클럭 신호가 제1 논리 레벨인 경우 상기 제1 노드와 상기 제2 노드는 서로 다른 논리 레벨을 갖고, 상기 클럭 신호가 상기 제1 논리 레벨과 다른 제2 논리 레벨인 경우 상기 제1 노드와 상기 제2 노드는 서로 동일한 논리 레벨을 갖는 반도체 회로.a first circuit for determining a logic level of the first node based on a logic level of input data, a logic level inverted to a logic level of a first node, a logic level of a clock signal, and a logic level of a second node; and
a logic level of the second node based on a logic level of the input data, a logic level inverted to a logic level of the second node, a logic level of the clock signal, and a logic level inverted to a logic level of the first node A second circuit for determining
When the clock signal is at a first logic level, the first node and the second node have different logic levels, and when the clock signal is at a second logic level different from the first logic level, the first node and the second node The second node is a semiconductor circuit having the same logic level as each other. 제 1항에 있어서,
상기 제2 회로는,
상기 제1 노드의 논리 레벨의 반전값에 게이팅되어 상기 제2 노드를 풀 업(pull up)시키는 제1 트랜지스터와,
상기 제1 트랜지스터와 병렬로 연결되고, 상기 클럭 신호의 논리 레벨에 게이팅되어 상기 제2 노드를 풀 업시키는 제2 트랜지스터를 포함하는 반도체 회로.The method of claim 1,
The second circuit is
a first transistor gated on an inversion value of the logic level of the first node to pull up the second node;
and a second transistor connected in parallel with the first transistor and gated at a logic level of the clock signal to pull up the second node. 제 2항에 있어서,
상기 제2 회로는,
상기 제2 노드에 연결되고 상기 제2 노드의 논리 레벨의 반전값에 게이팅되는 제3 트랜지스터와,
상기 제2 노드에 연결되고 상기 입력 데이터의 논리 레벨에 게이팅되는 제4 트랜지스터를 더 포함하는 반도체 회로.3. The method of claim 2,
The second circuit is
a third transistor connected to the second node and gated to an inversion value of a logic level of the second node;
and a fourth transistor coupled to the second node and gated to a logic level of the input data. 제 1항에 있어서,
상기 제2 회로는,
상기 입력 데이터의 논리 레벨과 상기 제2 노드의 논리 레벨의 반전값을 OR 연산하는 제1 게이트와,
상기 제1 게이트의 출력의 논리 레벨, 상기 제1 노드의 논리 레벨의 반전값, 및 상기 클럭 신호의 논리 레벨을 NAND 연산하여, 상기 제2 노드에 출력값을 전달하는 제2 게이트를 포함하는 반도체 회로.The method of claim 1,
The second circuit is
a first gate for ORing an inversion value of a logic level of the input data and a logic level of the second node;
and a second gate configured to perform a NAND operation on a logic level of an output of the first gate, an inversion value of a logic level of the first node, and a logic level of the clock signal to transmit an output value to the second node; . 제 1항에 있어서,
상기 입력 데이터는 인에이블 신호를 포함하고,
상기 제2 회로는,
상기 인에이블 신호의 논리 레벨과 상기 제2 노드의 논리 레벨의 반전값을 OR 연산하는 제1 게이트와,
상기 제1 게이트의 출력의 논리 레벨, 상기 제1 노드의 논리 레벨의 반전값, 및 상기 클럭 신호의 논리 레벨을 NAND 연산하여, 상기 제2 노드에 출력값을 전달하는 제2 게이트를 포함하는 반도체 회로.The method of claim 1,
The input data includes an enable signal,
The second circuit is
a first gate for ORing an inversion value of the logic level of the enable signal and the logic level of the second node;
and a second gate configured to perform a NAND operation on a logic level of an output of the first gate, an inversion value of a logic level of the first node, and a logic level of the clock signal to transmit an output value to the second node; . 제 1항에 있어서,
상기 제1 회로는,
상기 클럭 신호의 논리 레벨의 반전값에 게이팅되어 상기 제1 노드를 풀 업시키는 제1 트랜지스터와,
상기 제1 트랜지스터와 직렬로 연결되고, 상기 클럭 신호의 논리 레벨의 반전값에 게이팅되어 상기 제1 노드에 접지 전압을 전달하는 제2 트랜지스터를 포함하는 반도체 회로.The method of claim 1,
The first circuit is
a first transistor gated on an inverted value of the logic level of the clock signal to pull up the first node;
and a second transistor connected in series with the first transistor and gated on an inversion value of a logic level of the clock signal to transfer a ground voltage to the first node. 제 6항에 있어서,
상기 제1 회로는,
상기 제1 트랜지스터와 병렬로 연결되고, 상기 제1 노드의 논리 레벨에 게이팅되어 상기 제1 노드의 논리 레벨의 반전값을 출력하는 제3 트랜지스터와,
상기 제3 트랜지스터와 직렬로 연결되고, 상기 제1 노드의 논리 레벨에 게이팅되어 상기 제1 노드의 논리 레벨의 반전값을 출력하는 제4 트랜지스터를 더 포함하는 반도체 회로.7. The method of claim 6,
The first circuit is
a third transistor connected in parallel with the first transistor and gated on the logic level of the first node to output an inversion value of the logic level of the first node;
and a fourth transistor connected in series with the third transistor and gated at a logic level of the first node to output an inverted value of the logic level of the first node. 제 6항에 있어서,
상기 제1 회로는,
상기 제1 노드의 논리 레벨을 입력으로 받아 상기 제1 노드의 논리 레벨의 반전값을 출력하는 제1 인버터를 더 포함하는 반도체 회로.7. The method of claim 6,
The first circuit is
and a first inverter receiving the logic level of the first node as an input and outputting an inverted value of the logic level of the first node. 제 1항에 있어서,
상기 제1 회로는,
상기 입력 데이터의 논리 레벨과 상기 제1 노드의 논리 레벨의 반전값을 OR 연산하는 제1 게이트와,
상기 제1 게이트의 출력의 논리 레벨과 상기 클럭 신호의 논리 레벨의 반전값을 AND 연산하여, 상기 제1 노드에 출력값을 전달하는 제2 게이트를 포함하는 반도체 회로.The method of claim 1,
The first circuit is
a first gate for ORing an inversion value of a logic level of the input data and a logic level of the first node;
and a second gate configured to transmit an output value to the first node by performing an AND operation on an inversion value of a logic level of an output of the first gate and a logic level of the clock signal. 제 9항에 있어서,
상기 제1 회로는,
상기 클럭 신호의 논리 레벨과 상기 제2 노드의 논리 레벨을 NAND 연산하여, 상기 클럭 신호의 논리 레벨의 반전값을 출력하는 제3 게이트를 더 포함하는 반도체 회로.10. The method of claim 9,
The first circuit is
and a third gate configured to perform a NAND operation on the logic level of the clock signal and the logic level of the second node, and output an inverted value of the logic level of the clock signal. 제 1항에 있어서,
상기 입력 데이터는 인에이블 신호를 포함하고,
상기 제1 회로는,
상기 인에이블 신호의 논리 레벨과 상기 제1 노드의 논리 레벨의 반전값을 OR 연산하는 제1 게이트와,
상기 제1 게이트의 출력의 논리 레벨과 상기 클럭 신호의 논리 레벨의 반전값을 AND 연산하여, 상기 제1 노드에 출력값을 전달하는 제2 게이트를 포함하는 반도체 회로.The method of claim 1,
The input data includes an enable signal,
The first circuit is
a first gate for ORing an inversion value of a logic level of the enable signal and a logic level of the first node;
and a second gate configured to transmit an output value to the first node by performing an AND operation on an inversion value of a logic level of an output of the first gate and a logic level of the clock signal. 제 1항에 있어서,
상기 클럭 신호의 논리 레벨과 상기 제2 노드의 논리 레벨을 기초로 출력단의 논리 레벨을 결정하는 래치 회로를 더 포함하는 반도체 회로.The method of claim 1,
and a latch circuit configured to determine a logic level of an output terminal based on a logic level of the clock signal and a logic level of the second node. 제 1항에 있어서,
상기 제1 논리 레벨은 논리 로우 레벨(logical low level)이고, 상기 제2 논리 레벨은 논리 하이 레벨(logical high level)인 반도체 회로.The method of claim 1,
The first logic level is a logic low level, and the second logic level is a logic high level. 입력 데이터의 논리 레벨, 제1 노드의 논리 레벨에 반전된 논리 레벨, 클럭 신호의 논리 레벨, 및 제2 노드의 논리 레벨을 기초로 상기 제1 노드의 논리 레벨을 결정하는 제1 회로;
상기 입력 데이터의 논리 레벨, 상기 제2 노드의 논리 레벨에 반전된 논리 레벨, 상기 클럭 신호의 논리 레벨, 및 상기 제1 노드의 논리 레벨에 반전된 논리 레벨을 기초로 상기 제2 노드의 논리 레벨을 결정하는 제2 회로; 및
상기 클럭 신호의 논리 레벨과 상기 제2 노드의 논리 레벨을 기초로 출력단의 논리 레벨을 결정하는 래치 회로를 포함하되,
상기 클럭 신호의 논리 레벨이 제1 논리 레벨인 경우, 상기 제1 노드의 논리 레벨은 상기 제1 논리 레벨이고, 상기 제2 노드의 논리 레벨은 상기 제1 노드의 논리 레벨과 다른 제2 논리 레벨이고, 상기 제2 노드의 논리 레벨은 상기 출력단으로 전달되는 반도체 회로.a first circuit for determining a logic level of the first node based on a logic level of input data, a logic level inverted to a logic level of a first node, a logic level of a clock signal, and a logic level of a second node;
a logic level of the second node based on a logic level of the input data, a logic level inverted to a logic level of the second node, a logic level of the clock signal, and a logic level inverted to a logic level of the first node a second circuit to determine and
a latch circuit for determining a logic level of an output terminal based on a logic level of the clock signal and a logic level of the second node;
When the logic level of the clock signal is a first logic level, the logic level of the first node is the first logic level, and the logic level of the second node is a second logic level different from the logic level of the first node and the logic level of the second node is transferred to the output terminal. 제 14항에 있어서,
상기 제1 논리 레벨은 논리 로우 레벨(logical low level)인 반도체 회로.15. The method of claim 14,
wherein the first logic level is a logical low level. 제 15항에 있어서,
상기 클럭 신호의 논리 레벨이 상기 제1 논리 레벨인 경우, 상기 제2 회로는 상기 제2 노드를 프리차지하는 반도체 회로.16. The method of claim 15,
The second circuit precharges the second node when the logic level of the clock signal is the first logic level. 제 16항에 있어서,
상기 클럭 신호의 논리 레벨이 상기 제1 논리 레벨인 경우, 상기 제1 회로는 상기 제1 노드를 디스차지하는 반도체 회로.17. The method of claim 16,
The first circuit discharges the first node when the logic level of the clock signal is the first logic level. 제 15항에 있어서,
상기 클럭 신호의 논리 레벨이 상기 제1 논리 레벨에서 상기 제2 논리 레벨로 변하는 경우, 상기 제1 노드와 상기 제2 노드 중 어느 하나의 논리 레벨은 변하고, 다른 하나의 논리 레벨은 유지되는 반도체 회로.16. The method of claim 15,
When the logic level of the clock signal changes from the first logic level to the second logic level, one of the first node and the second node changes and the other logic level is maintained. . 제1 출력 신호를 출력하는 제1 회로로서, 입력 데이터, 클럭 신호, 제2 출력 신호 및 상기 제1 출력 신호의 반전 신호를 기초로 상기 제1 출력 신호를 출력하는 제1 회로;
상기 제2 출력 신호를 출력하는 제2 회로로서, 상기 입력 데이터, 상기 제1 출력 신호의 반전 신호, 상기 클럭 신호, 상기 제2 출력 신호의 반전 신호를 기초로 상기 제2 출력 신호를 출력하는 제2 회로;
상기 클럭 신호의 논리 레벨이 제1 논리 레벨인 경우, 상기 제2 회로는 상기 제1 출력 신호의 논리 레벨과 다른 논리 레벨을 갖는 상기 제2 출력 신호를 출력하고,
상기 클럭 신호의 논리 레벨이 제2 논리 레벨인 경우, 상기 제2 회로는 상기 제1 출력 신호의 논리 레벨과 동일한 논리 레벨을 갖는 상기 제2 출력 신호를 출력하는 반도체 회로.A first circuit for outputting a first output signal, comprising: a first circuit for outputting the first output signal based on input data, a clock signal, a second output signal, and an inverted signal of the first output signal;
a second circuit outputting the second output signal, the second circuit outputting the second output signal based on the input data, an inverted signal of the first output signal, the clock signal, and an inverted signal of the second output signal 2 circuits;
when the logic level of the clock signal is a first logic level, the second circuit outputs the second output signal having a logic level different from that of the first output signal,
When the logic level of the clock signal is a second logic level, the second circuit outputs the second output signal having the same logic level as the logic level of the first output signal. 제 19항에 있어서,
상기 제2 회로로부터 상기 제2 출력 신호를 수신하여 출력하는 래치 회로를 더 포함하는 반도체 회로.20. The method of claim 19,
and a latch circuit for receiving and outputting the second output signal from the second circuit.
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