KR102428322B1 - Method for manufacturing Capacitor and Semiconductor device - Google Patents
Method for manufacturing Capacitor and Semiconductor device Download PDFInfo
- Publication number
- KR102428322B1 KR102428322B1 KR1020170118877A KR20170118877A KR102428322B1 KR 102428322 B1 KR102428322 B1 KR 102428322B1 KR 1020170118877 A KR1020170118877 A KR 1020170118877A KR 20170118877 A KR20170118877 A KR 20170118877A KR 102428322 B1 KR102428322 B1 KR 102428322B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- dielectric
- electrode
- conductive seed
- crystal structure
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 97
- 239000003990 capacitor Substances 0.000 title claims abstract description 77
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 28
- 239000004065 semiconductor Substances 0.000 title abstract description 28
- RKTYLMNFRDHKIL-UHFFFAOYSA-N copper;5,10,15,20-tetraphenylporphyrin-22,24-diide Chemical group [Cu+2].C1=CC(C(=C2C=CC([N-]2)=C(C=2C=CC=CC=2)C=2C=CC(N=2)=C(C=2C=CC=CC=2)C2=CC=C3[N-]2)C=2C=CC=CC=2)=NC1=C3C1=CC=CC=C1 RKTYLMNFRDHKIL-UHFFFAOYSA-N 0.000 claims abstract description 99
- 239000013078 crystal Substances 0.000 claims abstract description 94
- 239000000463 material Substances 0.000 claims abstract description 85
- 239000003989 dielectric material Substances 0.000 claims abstract description 71
- 239000000758 substrate Substances 0.000 claims abstract description 49
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 52
- 229910052751 metal Inorganic materials 0.000 claims description 35
- 239000002184 metal Substances 0.000 claims description 35
- 239000010941 cobalt Substances 0.000 claims description 29
- 229910017052 cobalt Inorganic materials 0.000 claims description 29
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 25
- 229910052759 nickel Inorganic materials 0.000 claims description 25
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 21
- 229910052802 copper Inorganic materials 0.000 claims description 21
- 239000010949 copper Substances 0.000 claims description 21
- 125000004429 atom Chemical group 0.000 claims description 15
- 125000004430 oxygen atom Chemical group O* 0.000 claims description 14
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 239000010410 layer Substances 0.000 description 291
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 93
- 229910001928 zirconium oxide Inorganic materials 0.000 description 93
- 239000011229 interlayer Substances 0.000 description 32
- 229910000449 hafnium oxide Inorganic materials 0.000 description 30
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 30
- 238000002441 X-ray diffraction Methods 0.000 description 24
- 238000000231 atomic layer deposition Methods 0.000 description 22
- 238000005229 chemical vapour deposition Methods 0.000 description 22
- 238000010438 heat treatment Methods 0.000 description 19
- 238000004458 analytical method Methods 0.000 description 12
- 238000002425 crystallisation Methods 0.000 description 6
- 230000008025 crystallization Effects 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- 150000001875 compounds Chemical class 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- -1 cobalt nitride Chemical class 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 230000008646 thermal stress Effects 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- VDGMIGHRDCJLMN-UHFFFAOYSA-N [Cu].[Co].[Ni] Chemical compound [Cu].[Co].[Ni] VDGMIGHRDCJLMN-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
- H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
Abstract
커패시터의 제조 방법 및 반도체 소자가 제공된다. 기판 상에 제1 전극 및 유전 막을 차례로 형성하는 것; 상기 유전 막 상에 제2 전극을 240℃ 내지 400℃의 온도 조건에서 형성하는 것; 및 상기 제1 전극과 상기 유전 막 사이 또는 상기 유전 막과 상기 제2 전극 사이에 시드 막을 형성하는 것을 포함하되, 상기 제2 전극을 형성하는 공정 동안, 상기 유전 막은 적어도 부분적으로 정방 결정 구조로 결정화되고 상기 시드 물질의 격자 상수는 상기 유전 막에 포함된 상기 정방 결정 구조의 유전 물질의 수평 격자 상수와 2% 이하의 격자 불일치를 가질 수 있다. A method of manufacturing a capacitor and a semiconductor device are provided. sequentially forming a first electrode and a dielectric film on the substrate; forming a second electrode on the dielectric layer at a temperature of 240°C to 400°C; and forming a seed film between the first electrode and the dielectric film or between the dielectric film and the second electrode, wherein during the process of forming the second electrode, the dielectric film is at least partially crystallized into a tetragonal structure. and a lattice constant of the seed material may have a lattice mismatch of 2% or less with a horizontal lattice constant of the dielectric material of the tetragonal crystal structure included in the dielectric layer.
Description
본 발명은 커패시터의 제조 방법 및 반도체 소자에 관한 것으로서, 보다 상세하게는 유전 막을 포함하는 커패시터의 제조 방법 및 유전 막을 포함하는 반도체 소자에 관한 것이다.The present invention relates to a method of manufacturing a capacitor and a semiconductor device, and more particularly, to a method of manufacturing a capacitor including a dielectric layer and a semiconductor device including a dielectric layer.
반도체 소자가 고집적화 됨에 따라, 제한된 면적 내에서 충분한 정전 용량(capacitance)을 갖는 커패시터가 요구된다. 커패시터의 정전 용량은 전극의 표면적 및 유전 막의 유전 상수(dielectric constant)에 비례하며, 유전 막의 등가 산화막 두께(Equivalent Oxide Thickness; EOT)에 반비례한다. 이에 따라, 제한된 면적 내에서 커패시터의 정전 용량을 증가시키는 방법으로는, 3차원 구조의 커패시터를 형성하여 전극의 표면 면적을 증가시키거나, 유전 막의 등가 산화막 두께를 감소시키거나, 또는 유전 상수가 높은 물질을 유전 막으로 이용하는 방법이 있다. As semiconductor devices are highly integrated, capacitors having sufficient capacitance within a limited area are required. The capacitance of the capacitor is proportional to the surface area of the electrode and the dielectric constant of the dielectric film, and is inversely proportional to the Equivalent Oxide Thickness (EOT) of the dielectric film. Accordingly, as a method of increasing the capacitance of a capacitor within a limited area, the surface area of the electrode is increased by forming a capacitor having a three-dimensional structure, the equivalent oxide film thickness of the dielectric film is reduced, or the dielectric constant is high. There is a method of using a material as a dielectric film.
본 발명이 해결하고자 하는 일 과제는 정전 용량이 향상된 커패시터의 제조 공정을 단순화하는데 있다.One problem to be solved by the present invention is to simplify a manufacturing process of a capacitor with improved capacitance.
본 발명이 해결하고자 하는 다른 과제는 신뢰성이 향상된 반도체 소자를 제공하는 것에 있다. Another object to be solved by the present invention is to provide a semiconductor device with improved reliability.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.
본 발명의 실시예들에 따른 커패시터의 제조 방법은 기판 상에 제1 전극 및 유전 막을 차례로 형성하는 것; 상기 유전 막 상에 제2 전극을 240℃ 내지 400℃의 온도 조건에서 형성하는 것; 및 상기 제1 전극과 상기 유전 막 사이 또는 상기 유전 막과 상기 제2 전극 사이에 시드 막을 형성하는 것을 포함하되, 상기 제2 전극을 형성하는 공정 동안, 상기 유전 막은 적어도 부분적으로 정방 결정 구조로 결정화되고, 상기 시드 물질의 격자 상수는 상기 유전 막에 포함된 상기 정방 결정 구조의 유전 물질의 수평 격자 상수와 2% 이하의 격자 불일치를 가질 수 있다. A method of manufacturing a capacitor according to embodiments of the present invention includes sequentially forming a first electrode and a dielectric layer on a substrate; forming a second electrode on the dielectric layer at a temperature of 240°C to 400°C; and forming a seed film between the first electrode and the dielectric film or between the dielectric film and the second electrode, wherein during the process of forming the second electrode, the dielectric film is at least partially crystallized into a tetragonal structure. and a lattice constant of the seed material may have a lattice mismatch of 2% or less with a horizontal lattice constant of the dielectric material of the tetragonal crystal structure included in the dielectric layer.
본 발명의 실시예들에 따른 커패시터의 제조 방법은 기판 상에 제1 전극을 형성하는 것; 상기 제1 전극 상에 유전 막을 형성하는 것; 상기 유전 막 상에 제2 전극을 240℃ 내지 400℃의 온도 조건에서 형성하는 것; 및 상기 제1 전극과 상기 유전 막 사이 또는 상기 유전 막과 상기 제2 전극 사이에 시드 물질을 포함하는 시드 막을 형성하는 것을 포함할 수 있다. 상기 제2 전극을 형성하는 공정 동안, 상기 유전 막의 유전 물질들 중 적어도 일부는 정방 결정 구조로 결정화될 수 있다. 상기 시드 물질의 금속 원자들 사이의 결합 길이와 상기 정방 결정 구조의 상기 유전 물질들의 산소 원자들 사이의 결합 길이의 불일치는 5% 이하일 수 있다. A method of manufacturing a capacitor according to embodiments of the present invention includes forming a first electrode on a substrate; forming a dielectric film on the first electrode; forming a second electrode on the dielectric layer at a temperature of 240°C to 400°C; and forming a seed layer including a seed material between the first electrode and the dielectric layer or between the dielectric layer and the second electrode. During the process of forming the second electrode, at least some of the dielectric materials of the dielectric layer may be crystallized into a tetragonal crystal structure. A mismatch between a bond length between metal atoms of the seed material and a bond length between oxygen atoms of the dielectric materials of the tetragonal crystal structure may be 5% or less.
본 발명의 실시예들에 따른 반도체 소자는 소스/드레인 영역들을 갖는 기판; 상기 기판 상에 제공되고, 정방 결정 구조의 유전 물질을 포함하는 유전 막; 상기 유전 막 상에 배치되고, 시드 물질을 포함하는 시드 막; 및 상기 시드 막 상의 게이트 전극층을 포함하되, 상기 시드 물질의 격자 상수는 상기 유전 물질의 수평 격자 상수와 2% 이하의 격자 불일치를 가질 수 있다. A semiconductor device according to embodiments of the present invention includes: a substrate having source/drain regions; a dielectric film provided on the substrate and including a dielectric material having a tetragonal crystal structure; a seed layer disposed on the dielectric layer and including a seed material; and a gate electrode layer on the seed layer, wherein a lattice constant of the seed material may have a lattice mismatch of 2% or less with a horizontal lattice constant of the dielectric material.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. The details of other embodiments are included in the detailed description and drawings.
본 발명의 실시예들에 따르면, 유전 막은 높은 유전율을 갖는 정방 결정 구조의 하프늄 산화물 또는 정방 결정 구조의 지르코늄 산화물을 포함할 수 있다. 이에 따라, 커패시터의 정전 용량이 향상될 수 있다.According to embodiments of the present invention, the dielectric layer may include hafnium oxide having a tetragonal crystal structure or zirconium oxide having a tetragonal crystal structure having a high dielectric constant. Accordingly, the capacitance of the capacitor may be improved.
본 발명의 실시예들에 따르면, 낮은 온도 조건에서 유전 물질이 정방 결정 구조로 결정화될 수 있다. 이에 따라, 커패시터의 제조 공정이 단순화되고, 유전 막의 누설 전류의 발생이 방지될 수 있다.According to embodiments of the present invention, the dielectric material may be crystallized into a tetragonal crystal structure under a low temperature condition. Accordingly, the manufacturing process of the capacitor is simplified, and the occurrence of leakage current of the dielectric film can be prevented.
본 발명의 실시예들에 따르면, 유전 막은 비교적 얇은 두께를 가져, 커패시터가 소형화될 수 있다. According to embodiments of the present invention, the dielectric film has a relatively thin thickness, so that the capacitor can be miniaturized.
도 1은 본 발명의 실시예들에 따른 커패시터를 나타내는 단면도이다.
도 2a는 본 발명에 실시예들에 따른 유전 물질의 정방 결정 구조를 나타낸다.
도 2b는 본 발명의 실시예들에 따른 시드 물질의 입방 결정 구조를 나타낸다.
도 3은 본 발명의 실시예들에 따른 커패시터의 제조 방법을 나타내는 흐름도이다.
도 4a 내지 도 4c는 본 발명의 실시예들에 따른 커패시터의 제조 방법을 나타내는 단면도들이다.
도 5는 본 발명의 실시예들에 따른 커패시터를 나타내는 단면도이다.
도 6은 본 발명의 실시예들에 따른 커패시터의 제조 방법을 나타내는 흐름도이다.
도 7a 내지 도 7c는 본 발명의 실시예들에 따른 커패시터의 제조 방법을 나타내는 단면도들이다.
도 8은 본 발명의 실시예들에 따른 커패시터를 나타내는 단면도이다.
도 9는 본 발명의 실시예들에 따른 커패시터의 제조 방법을 나타내는 흐름도이다.
도 10a 내지 도 10c는 본 발명의 실시예들에 따른 커패시터의 제조 방법을 나타내는 단면도들이다.
도 11a는 일반적인 전극 상에 형성된 하프늄 산화물의 결정 구조를 X-선 회절을 통해 분석한 결과를 나타내는 그래프이다.
도 11b는 본 발명의 실시예들에 따른 시드 막 상에 형성된 하프늄 산화물의 결정 구조를 X-선 회절을 통해 분석한 결과를 나타내는 그래프이다.
도 11c는 일반적인 전극 상에 형성된 지르코늄 산화물의 결정 구조를 지르코늄 산화물의 두께에 따라 측정한 X-선 회절 분석 결과를 나타내는 그래프이다.
도 11d는 본 발명의 실시예들에 따른 지르코늄 산화물의 결정 구조를 지르코늄 산화물의 두께에 따라 측정한 X-선 회절 분석 결과를 나타내는 그래프이다.
도 11e는 본 발명의 실시예들에 따른 지르코늄 산화물의 결정 구조를 지르코늄 산화물의 두께에 따라 분석한 X-선 회절 분석 결과를 나타내는 그래프이다.
도 11f는 일반적인 전극 상에 형성된 지르코늄 산화물의 결정 구조를 분석한 X-선 회절 분석 결과를 나타내는 그래프로, 지르코늄 산화물의 형성 공정의 온도 조건에 따라 분석한 결과이다.
도 11g는 시드 막 상에 형성된 지르코늄 산화물의 결정 구조의 X-선 회절 분석 결과를 나타내는 그래프로, 지르코늄 산화물의 형성 공정의 온도 조건에 따라 분석한 결과이다.
도 11h는 시드 막 상에 형성된 지르코늄 산화물의 결정 구조의 X-선 회절 분석 결과를 나타내는 그래프로, 지르코늄 산화물의 형성 공정의 온도 조건에 따른 분석한 결과이다.
도 12a 내지 도 12c는 본 발명의 실시예들에 따른 반도체 소자의 커패시터의 예시적인 형상을 나타내는 단면도들이다.
도 13a는 실시예들에 따른 반도체 소자의 단면도이다.
도 13b는 실시예들에 따른 반도체 소자의 단면도이다.1 is a cross-sectional view illustrating a capacitor according to embodiments of the present invention.
2A illustrates a tetragonal crystal structure of a dielectric material according to embodiments of the present invention.
2B illustrates a cubic crystal structure of a seed material according to embodiments of the present invention.
3 is a flowchart illustrating a method of manufacturing a capacitor according to embodiments of the present invention.
4A to 4C are cross-sectional views illustrating a method of manufacturing a capacitor according to embodiments of the present invention.
5 is a cross-sectional view illustrating a capacitor according to embodiments of the present invention.
6 is a flowchart illustrating a method of manufacturing a capacitor according to embodiments of the present invention.
7A to 7C are cross-sectional views illustrating a method of manufacturing a capacitor according to embodiments of the present invention.
8 is a cross-sectional view illustrating a capacitor according to embodiments of the present invention.
9 is a flowchart illustrating a method of manufacturing a capacitor according to embodiments of the present invention.
10A to 10C are cross-sectional views illustrating a method of manufacturing a capacitor according to embodiments of the present invention.
11A is a graph showing a result of analyzing the crystal structure of hafnium oxide formed on a general electrode through X-ray diffraction.
11B is a graph illustrating a result of analyzing a crystal structure of hafnium oxide formed on a seed layer according to embodiments of the present invention through X-ray diffraction.
11C is a graph showing the results of X-ray diffraction analysis of the crystal structure of zirconium oxide formed on a general electrode according to the thickness of the zirconium oxide.
11D is a graph showing the results of X-ray diffraction analysis of the crystal structure of zirconium oxide according to the thickness of the zirconium oxide according to embodiments of the present invention.
11E is a graph showing the results of X-ray diffraction analysis of the crystal structure of zirconium oxide according to the thickness of the zirconium oxide according to embodiments of the present invention.
11F is a graph showing the results of X-ray diffraction analysis of the crystal structure of zirconium oxide formed on a general electrode, and is a result of analysis according to the temperature conditions of the zirconium oxide forming process.
11G is a graph showing the results of X-ray diffraction analysis of the crystal structure of the zirconium oxide formed on the seed layer, and is a result of analysis according to the temperature conditions of the zirconium oxide forming process.
11H is a graph showing the results of X-ray diffraction analysis of the crystal structure of zirconium oxide formed on the seed layer, and is a result of analysis according to temperature conditions in the process of forming zirconium oxide.
12A to 12C are cross-sectional views illustrating exemplary shapes of capacitors of semiconductor devices according to embodiments of the present invention.
13A is a cross-sectional view of a semiconductor device according to example embodiments.
13B is a cross-sectional view of a semiconductor device according to example embodiments.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다. 명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. Like reference numerals may refer to like elements throughout the specification.
도 1은 본 발명의 실시예들에 따른 커패시터를 나타내는 단면도이다. 도 2a는 본 발명에 실시예들에 따른 유전 물질의 정방 결정 구조를 나타낸다. 도 2b는 본 발명의 실시예들에 따른 시드 물질의 입방 결정 구조를 나타낸다.1 is a cross-sectional view illustrating a capacitor according to embodiments of the present invention. 2A illustrates a tetragonal crystal structure of a dielectric material according to embodiments of the present invention. 2B illustrates a cubic crystal structure of a seed material according to embodiments of the present invention.
도 1을 참조하면, 기판(100)이 제공될 수 있다. 기판(100)은 반도체 기판일 수 있다. 예를 들어, 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다.Referring to FIG. 1 , a
기판(100) 상에 선택 소자(미도시)가 제공될 수 있다. 몇몇 실시예들에 따르면 상기 선택 소자는 트랜지스터일 수 있다. 이러한 실시예들에서, 상기 트랜지스터의 일부 구성들(일 예로, 소스 영역 및 드레인 영역)은 기판(100) 내에 제공될 수 있다.A selection device (not shown) may be provided on the
기판(100) 상에, 층간 절연막(110)이 제공될 수 있다. 층간 절연막(110)은 상기 선택 소자를 덮을 수 있다. 예를 들어, 층간 절연막(110)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.An
층간 절연막(110) 내에, 콘택 플러그(112)가 제공될 수 있다. 콘택 플러그(112)는 상기 선택 소자에 전기적으로 연결될 수 있다. 콘택 플러그(112)는 도전성 물질을 포함할 수 있다. 예를 들어, 콘택 플러그(112)는 불순물로 도핑된 반도체(일 예로, 도핑된 실리콘, 도핑된 게르마늄, 도핑된 실리콘-게르마늄 등), 금속(일 예로, 티타늄, 탄탈늄, 텅스텐 등), 도전성 금속 질화물(일 예로, 티타늄 질화물, 탄탈륨 질화물 등), 및/또는 금속-반도체 화합물(일 예로, 금속 실리사이드)을 포함할 수 있다.A
층간 절연막(110) 상에 커패시터(CA1)가 제공될 수 있다. 커패시터(CA1)는 제1 전극(E1), 제2 전극(E2), 유전 막(DL), 및 시드 막(SL)을 포함할 수 있다.A capacitor CA1 may be provided on the
층간 절연막(110) 상에, 제1 전극(E1)이 배치될 수 있다. 제1 전극(E1)은 콘택 플러그(112)를 통해 상기 선택 소자에 전기적으로 연결될 수 있다. 제1 전극(E1)은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 전극(E1)은 불순물로 도핑된 반도체, 금속, 도전성 금속 질화물, 또는 금속-반도체 화합물 중에서 적어도 하나를 포함할 수 있다. A first electrode E1 may be disposed on the
제2 전극(E2)은 제1 전극(E1)으로부터 이격하여 배치될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 제2 전극(E2)은 제1 전극(E1)으로부터 수직적으로 이격하여 배치될 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다. 제2 전극(E2)은 도전성 물질을 포함할 수 있다. 예를 들어, 제2 전극(E2)은 불순물로 도핑된 반도체, 금속, 도전성 금속 질화물, 또는 금속-반도체 화합물 중에서 적어도 하나를 포함할 수 있다.The second electrode E2 may be disposed to be spaced apart from the first electrode E1 . For example, as shown in FIG. 1 , the second electrode E2 may be vertically spaced apart from the first electrode E1 . However, the present invention is not limited thereto. The second electrode E2 may include a conductive material. For example, the second electrode E2 may include at least one of a semiconductor doped with an impurity, a metal, a conductive metal nitride, or a metal-semiconductor compound.
제1 전극(E1)과 제2 전극(E2) 사이에, 유전 막(DL)이 배치될 수 있다. 유전 막(DL)은 도 2a에 도시된 바와 같은 정방 결정 구조(tetragonal crystal structure)의 유전 물질을 포함할 수 있다. 구체적으로, 유전 막(DL)은 정방 결정 구조의 하프늄 산화물(즉, HfO2) 또는 정방 결정 구조의 지르코늄 산화물(즉, ZrO2)을 포함할 수 있다. 정방 결정 구조의 유전 물질의 격자 상수들 중 두 개는 서로 동일할 수 있다. 본 명세서에서, 정방 결정 구조의 유전 물질의 서로 동일한 두 개의 격자 상수들(a1)은 수평 격자 상수들로 정의되고, 나머지 하나의 격자 상수(c1)는 수직 격자 상수로 정의된다.A dielectric layer DL may be disposed between the first electrode E1 and the second electrode E2 . The dielectric layer DL may include a dielectric material having a tetragonal crystal structure as shown in FIG. 2A . Specifically, the dielectric layer DL may include hafnium oxide having a tetragonal structure (ie, HfO 2 ) or zirconium oxide having a tetragonal structure (ie, ZrO 2 ). Two of the lattice constants of the dielectric material of the tetragonal crystal structure may be equal to each other. In this specification, two lattice constants a1 that are identical to each other of the dielectric material having a tetragonal crystal structure are defined as horizontal lattice constants, and the other lattice constant c1 is defined as a vertical lattice constant.
정방 결정 구조의 하프늄 산화물은 단사 결정 구조(monoclinic crystal structure)의 하프늄 산화물보다 높은 유전율을 가질 수 있다. 예를 들어, 정방 결정 구조의 하프늄 산화물의 유전율은 약 40 내지 약 60일 수 있고, 단사 결정 구조의 하프늄 산화물의 유전율은 약 20일 수 있다. 마찬가지로, 정방 결정 구조의 지르코늄 산화물은 단사 결정 구조(monoclinic crystal structure)의 지르코늄 산화물보다 높은 유전율을 가질 수 있다. 예를 들어, 정방 결정 구조의 지르코늄 산화물의 유전율은 약 40일 수 있고, 단사 결정 구조의 지르코늄 산화물의 유전율은 약 20일 수 있다.Hafnium oxide having a tetragonal crystal structure may have a higher dielectric constant than hafnium oxide having a monoclinic crystal structure. For example, the dielectric constant of hafnium oxide having a tetragonal crystal structure may be about 40 to about 60, and the dielectric constant of hafnium oxide having a monoclinic crystal structure may be about 20. Likewise, zirconium oxide having a tetragonal crystal structure may have a higher dielectric constant than zirconium oxide having a monoclinic crystal structure. For example, the dielectric constant of zirconium oxide having a tetragonal crystal structure may be about 40, and the dielectric constant of zirconium oxide having a monoclinic crystal structure may be about 20.
정방 결정 구조의 하프늄 산화물(t-HfO2) 및 정방 결정 구조의 지르코늄 산화물(t-ZrO2)의 특성은 아래의 표 1에 나타난 바와 같을 수 있다.Characteristics of hafnium oxide (t-HfO 2 ) having a tetragonal structure and zirconium oxide (t-ZrO 2 ) having a tetragonal structure may be as shown in Table 1 below.
c1 = 5.20a1 = 3.58
c1 = 5.20
b1 = 5.19
c1 = 5.30a1 = 5.13
b1 = 5.19
c1 = 5.30
c1 = 5.17a1 = 3.60
c1 = 5.17
b1 = 5.20
c1 = 5.32a1 = 5.15
b1 = 5.20
c1 = 5.32
결합 길이 (Å)between oxygen atoms
bond length (Å)
제1 전극(E1)과 유전 막(DL) 사이에, 시드 막(SL)이 배치될 수 있다. 시드 막(SL)은 상기 유전 물질이 정방 결정 구조로 결정화될 수 있도록 돕는 시드 물질을 포함할 수 있다. 상기 시드 물질은 아래의 격자 상수 조건 또는 결합 길이 조건 중에서 적어도 하나를 만족할 수 있다.A seed layer SL may be disposed between the first electrode E1 and the dielectric layer DL. The seed layer SL may include a seed material that helps the dielectric material to be crystallized into a tetragonal structure. The seed material may satisfy at least one of the following lattice constant conditions and bond length conditions.
<격자 상수 조건><lattice constant condition>
시드 물질의 격자 상수는 정방 결정 구조의 상기 유전 물질의 수평 격자 상수와 약 2% 이하의 격자 불일치를 가질 수 있다. 상기 시드 물질은 도 2b에 도시된 바와 같은 입방 결정 구조(cubic crystal structure)를 가질 수 있으며, 이에 따라 시드 물질의 격자 상수들(a2)은 서로 동일할 수 있다. 본 명세서에서, 상기 유전 물질의 수평 격자 상수의 격자 상수와 상기 시드 물질의 격자 상수의 격자 불일치는 아래의 수학식 1과 같이 정의된다.The lattice constant of the seed material may have a lattice mismatch of about 2% or less with the horizontal lattice constant of the dielectric material of the tetragonal crystal structure. The seed material may have a cubic crystal structure as shown in FIG. 2B , and accordingly, lattice constants a2 of the seed material may be the same. In the present specification, the lattice mismatch between the lattice constant of the horizontal lattice constant of the dielectric material and the lattice constant of the seed material is defined as
[수학식 1] [Equation 1]
격자 불일치 = |a1 - a2| / a1Lattice mismatch = |a1 - a2| /a1
(a1 = 정방 결정 구조의 유전 물질의 수평 격자 상수, (a1 = horizontal lattice constant of a dielectric material with a tetragonal crystal structure,
a2 = 시드 물질의 격자 상수)a2 = lattice constant of seed material)
상기 격자 상수 조건을 만족할 경우, 시드 물질의 격자 상수와 정방 결정 구조의 상기 유전 물질의 수평 격자 상수 사이의 격자 불일치는 시드 물질의 격자 상수와 단사 결정 구조의 상기 유전 물질의 격자 상수(a1, b1, 또는 c1) 사이의 격자 불일치보다 작을 수 있다.When the lattice constant condition is satisfied, the lattice mismatch between the lattice constant of the seed material and the horizontal lattice constant of the dielectric material of the tetragonal structure is the lattice constant of the seed material and the lattice constants of the dielectric material of the monoclinic crystal structure (a1, b1) , or less than the lattice mismatch between c1).
<결합 길이 조건><Combination length condition>
시드 물질은 금속일 수 있으며, 상기 시드 물질에 포함된 금속 원자들 사이의 결합 길이와 정방 결정 구조의 상기 유전 물질에 포함된 산소 원자들 사이의 결합 길이의 불일치는 약 5% 이하일 수 있다. 본 명세서에서, 정방 결정 구조의 상기 유전 물질에 포함된 산소 원자들 사이의 결합 길이와 상기 시드 물질에 포함된 금속 원자들 사이의 결합 길이의 불일치는 아래의 수학식 2와 같이 정의된다. The seed material may be a metal, and a mismatch between a bond length between metal atoms included in the seed material and oxygen atoms included in the dielectric material having a tetragonal structure may be about 5% or less. In the present specification, a mismatch between a bond length between oxygen atoms included in the dielectric material of a tetragonal structure and a bond length between metal atoms included in the seed material is defined as in
[수학식 2][Equation 2]
결합 길이들 사이의 불일치 = |BL1 - BL2| / BL1Mismatch between bond lengths = |BL1 - BL2| /BL1
(BL1 = 정방 결정 구조의 유전 물질에 포함된 산소 원자들 사이의 결합 길이, BL2 = 시드 물질에 포함된 금속 원자들 사이의 결합 길이)(BL1 = bond length between oxygen atoms included in tetragonal dielectric material, BL2 = bond length between metal atoms included in seed material)
상기 결합 길이 조건을 만족할 경우, 시드 물질에 포함된 금속 원자들 사이의 결합 길이와 정방 결정 구조의 상기 유전 물질에 포함된 산소 원자들 사이의 결합 길이의 불일치는 시드 물질에 포함된 금속 원자들 사이의 결합 길이와 단사 결정 구조의 상기 유전 물질에 포함된 산소 원자들 사이의 결합 길이의 불일치보다 작을 수 있다.When the bond length condition is satisfied, the mismatch between the bond length between the metal atoms included in the seed material and the bond length between the oxygen atoms included in the dielectric material of the tetragonal crystal structure is between the metal atoms included in the seed material. may be smaller than a mismatch between the bond length of and the bond length between oxygen atoms included in the dielectric material of the monoclinic crystal structure.
결합 길이 조건을 만족할 경우, 시드 물질에 포함된 금속 원자들이 유전 물질에 포함된 산소 원자들과 각각 상호 작용할 수 있다. 이 때, 시드 물질의 금속 원자들은 시드 막(SL)의 상면 상에 노출된 금속 원자들을 의미할 수 있다. 시드 물질은 소정의 온도 조건(예를 들어, 240℃ 이상)에서 유전 물질을 정방 결정 구조로 결정화시킬 수 있다. When the bond length condition is satisfied, metal atoms included in the seed material may interact with oxygen atoms included in the dielectric material, respectively. In this case, the metal atoms of the seed material may refer to metal atoms exposed on the top surface of the seed layer SL. The seed material may crystallize the dielectric material into a tetragonal crystal structure under a predetermined temperature condition (eg, 240° C. or higher).
실시예들에 따르면, 상기 시드 물질은 아래의 도전성 조건, 일함수 조건, 및/또는 산화물 밴드 갭 조건을 더 만족할 수 있다.In some embodiments, the seed material may further satisfy the following conductivity condition, work function condition, and/or oxide band gap condition.
<도전성 조건><Conductive condition>
상기 시드 물질은 도전성을 띨 수 있다. The seed material may be conductive.
<산화물 밴드 갭 조건><Oxide Band Gap Conditions>
상기 시드 물질의 산화물의 밴드 갭은 약 3eV 이하일 수 있다.The band gap of the oxide of the seed material may be about 3 eV or less.
<일함수 조건><Work function condition>
상기 시드 물질의 일함수는 약 4.7eV 이상일 수 있다.The work function of the seed material may be about 4.7 eV or more.
상기 시드 물질이 상기 도전성 조건을 만족할 경우, 시드 막(SL)은 커패시터(CA1) 내에서 전극으로서 기능할 수 있다. 이에 따라, 커패시터(CA1)의 등가 산화막 두께가 커지는 것이 억제될 수 있다. When the seed material satisfies the conductive condition, the seed layer SL may function as an electrode in the capacitor CA1 . Accordingly, an increase in the equivalent oxide film thickness of the capacitor CA1 can be suppressed.
몇몇 실시예들에 따르면, 도 1에 도시된 바와 같이, 커패시터(CA1)는 시드 막(SL)과 유전 막(DL) 사이의 서브 산화 막(SOL)을 더 포함할 수 있다. 서브 산화 막(SOL)의 두께는 약 5Å 내지 10Å일 수 있다. 서브 산화 막(SOL)은 시드 막(SL)의 일부가 산화되어 형성된 막일 수 있다. 이에 따라, 서브 산화 막(SOL)은 시드 막(SL)에 포함된 금속과 동일한 금속을 포함할 수 있다. 상기 시드 물질이 상기 산화물 밴드 갭 조건을 만족할 경우, 서브 산화 막(SOL)은 커패시터(CA1) 내에서 전극으로서 기능할 수 있다. 이에 따라, 커패시터(CA1)의 등가 산화막 두께가 커지는 것이 억제될 수 있다.According to some embodiments, as shown in FIG. 1 , the capacitor CA1 may further include a sub-oxide layer SOL between the seed layer SL and the dielectric layer DL. The thickness of the sub-oxide layer SOL may be about 5 Å to 10 Å. The sub-oxide layer SOL may be a layer formed by oxidizing a portion of the seed layer SL. Accordingly, the sub-oxide layer SOL may include the same metal as the metal included in the seed layer SL. When the seed material satisfies the oxide band gap condition, the sub-oxide layer SOL may function as an electrode in the capacitor CA1. Accordingly, an increase in the equivalent oxide film thickness of the capacitor CA1 can be suppressed.
다른 실시예들에 따르면, 도 1에 도시된 바와 달리, 커패시터(CA1)는 서브 산화 막(SOL)을 포함하지 않을 수 있다. According to other embodiments, unlike illustrated in FIG. 1 , the capacitor CA1 may not include the sub-oxide layer SOL.
상기 시드 물질이 상기 일함수 조건을 만족할 경우, 시드 막(SL)은 커패시터(CA1)에서 누설 전류(leakage current)가 발생하는 것을 억제할 수 있다.When the seed material satisfies the work function condition, the seed layer SL may suppress generation of a leakage current in the capacitor CA1 .
실시예들에 따르면, 시드 막(SL)은 약 3Å 내지 약 50Å의 두께를 가질 수 있다. 시드 막(SL)이 50Å보다 두꺼우면, 커패시터(CA1)가 소형화되기 어려울 수 있다. 시드 막(SL)이 3Å보다 얇으면, 유전 막(DL)이 정방 구조로 결정화되기 어려울 수 있다. 본 발명에 따르면, 시드 막(SL)은 정방 구조로 결정화되어, 고유전 특성을 나타낼 수 있다. 더하여, 커패시터(CA1)가 소형화될 수 있다. In example embodiments, the seed layer SL may have a thickness of about 3 Å to about 50 Å. If the seed layer SL is thicker than 50 Å, it may be difficult to miniaturize the capacitor CA1. When the seed layer SL is thinner than 3 Å, it may be difficult for the dielectric layer DL to be crystallized in a tetragonal structure. According to the present invention, the seed layer SL may be crystallized in a tetragonal structure to exhibit high dielectric properties. In addition, the capacitor CA1 can be miniaturized.
상기 시드 물질은 코발트, 니켈, 구리, 또는 코발트 질화물일 수 있다. 혹은, 상기 코발트 질화물은 Co4N 및 이와 유사한 조성을 가질 수 있다. 예를 들어, 상기 시드 물질은 CoxN(3.5 < x < 4.5)일 수 있다. 코발트, 니켈, 구리, 및 Co4N의 각각은 상기 조건들 중에서 적어도 하나를 만족할 수 있다. 코발트, 니켈, 구리, 및 Co4N의 특성은 표 2에 나타난 바와 같을 수 있다.The seed material may be cobalt, nickel, copper, or cobalt nitride. Alternatively, the cobalt nitride may have a composition similar to that of Co 4 N. For example, the seed material may be Co x N (3.5 < x < 4.5). Each of cobalt, nickel, copper, and Co 4 N may satisfy at least one of the above conditions. The properties of cobalt, nickel, copper, and Co 4 N may be as shown in Table 2.
(FCC)cubic
(FCC)
(FCC)cubic
(FCC)
(FCC)cubic
(FCC)
(FCC)cubic
(FCC)
(m-HfO2의 a1과 비교함)Lattice mismatch with m-HfO 2 (%)
(compared to a1 of m-HfO 2 )
(m-ZrO2의 a1과 비교함)Lattice mismatch with m-ZrO 2 (%)
(compared to a1 of m-ZrO 2 )
표 2를 참조하면, 정방 결정 구조의 하프늄 산화물(t-HfO2)에 대하여, 코발트, 니켈, 구리, 및 Co4N의 각각은 상기 격자 상수 조건 또는 상기 결합 길이 조건 중에서 적어도 하나를 만족함을 확인할 수 있다. 구체적으로, 정방 결정 구조의 하프늄 산화물(t-HfO2)에 대하여, 코발트, 니켈, 구리, 및 Co4N은 상기 격자 상수 조건을 만족하고, 코발트, 니켈, 및 구리는 상기 결합 길이 조건을 만족함을 확인할 수 있다.Referring to Table 2, with respect to hafnium oxide (t-HfO 2 ) having a tetragonal structure, each of cobalt, nickel, copper, and Co 4 N satisfies at least one of the lattice constant condition or the bond length condition. can Specifically, for hafnium oxide (t-HfO 2 ) having a tetragonal crystal structure, cobalt, nickel, copper, and Co 4 N satisfy the lattice constant condition, and cobalt, nickel, and copper satisfy the bond length condition. can confirm.
더하여, 코발트, 니켈, 구리, 및 Co4N의 각각의 격자 상수는 단사 결정 구조의 하프늄 산화물(m-HfO2)의 격자 상수보다 정방 결정 구조의 하프늄 산화물(t-HfO2)의 수평 격자 상수와 더 일치함을 확인할 수 있다. 또한, 코발트, 니켈, 및 구리의 각각의 금속 원자들 사이의 결합 길이는 단사 결정 구조의 하프늄 산화물(m-HfO2)의 산소 원자들 사이의 결합 길이보다 정방 결정 구조의 하프늄 산화물(t-HfO2)의 산소 원자들 사이의 결합 길이와 더 일치함을 확인할 수 있다.In addition, the lattice constant of each of cobalt, nickel, copper, and Co 4 N is higher than the lattice constant of hafnium oxide of monoclinic structure (m-HfO 2 ) than the horizontal lattice constant of hafnium oxide of tetragonal structure (t-HfO 2 ) It can be seen that it is more consistent with In addition, the bond length between the respective metal atoms of cobalt, nickel, and copper is greater than the bond length between the oxygen atoms of hafnium oxide (m-HfO 2 ) in the monoclinic structure of hafnium oxide (t-HfO) in the tetragonal structure. It can be confirmed that the bond length between the oxygen atoms in 2 ) is more consistent.
정방 결정 구조의 지르코늄 산화물(t-ZrO2)에 대하여, 코발트, 니켈, 구리, 및 Co4N은 각각 상기 격자 상수 조건 또는 상기 결합 길이 조건 중에서 적어도 하나를 만족함을 확인할 수 있다. 구체적으로, 정방 결정 구조의 지르코늄 산화물(t-ZrO2)에 대하여, 구리, 및 Co4N은 상기 격자 상수 조건을 만족하고, 코발트, 니켈, 및 구리는 상기 결합 길이 조건을 만족함을 확인할 수 있다.With respect to zirconium oxide (t-ZrO 2 ) having a tetragonal crystal structure, cobalt, nickel, copper, and Co 4 N may each satisfy at least one of the lattice constant condition and the bond length condition. Specifically, with respect to zirconium oxide (t-ZrO 2 ) having a tetragonal structure, copper and Co 4 N satisfy the lattice constant condition, and it can be confirmed that cobalt, nickel, and copper satisfy the bond length condition. .
더하여, 코발트, 니켈, 구리, 및 Co4N의 각각의 격자 상수는 단사 결정 구조의 지르코늄 산화물(m-ZrO2)의 격자 상수보다 정방 결정 구조의 지르코늄 산화물(t-ZrO2)의 수평 격자 상수와 더 일치함을 확인할 수 있다. 또한, 코발트, 니켈, 및 구리의 각각의 금속 원자들 사이의 결합 길이는 단사 결정 구조의 지르코늄 산화물(m-ZrO2)의 산소 원자들 사이의 결합 길이보다 정방 결정 구조의 지르코늄 산화물(t-ZrO2)의 산소 원자들 사이의 결합 길이와 더 일치함을 확인할 수 있다.In addition, the lattice constant of each of cobalt, nickel, copper, and Co 4 N is higher than the lattice constant of zirconium oxide (m-ZrO 2 ) of monoclinic crystal structure and the horizontal lattice constant of zirconium oxide of tetragonal structure (t-ZrO 2 ) It can be seen that it is more consistent with In addition, the bond length between the respective metal atoms of cobalt, nickel, and copper is greater than the bond length between the oxygen atoms of zirconium oxide (m-ZrO 2 ) of the monoclinic crystal structure of zirconium oxide (t-ZrO) of the tetragonal structure. It can be confirmed that the bond length between the oxygen atoms in 2 ) is more consistent.
나아가, 코발트, 니켈, 구리, 및 Co4N은 각각 도전성을 띨 수 있고, 4.7eV 이상의 일함수를 가질 수 있으며, 코발트, 니켈, 구리, 및 Co4N의 산화물은 3eV 이하의 밴드 갭을 가질 수 있다. 따라서, 코발트, 니켈, 구리, 및 Co4N은 각각 상기 도전성 조건, 산화물 밴드 갭 조건, 및 일함수 조건을 만족할 수 있다.Furthermore, cobalt, nickel, copper, and Co 4 N may each be conductive and have a work function of 4.7 eV or more, and oxides of cobalt, nickel, copper, and Co 4 N may have a band gap of 3 eV or less. can Accordingly, cobalt, nickel, copper, and Co 4 N may satisfy the above conductive condition, oxide band gap condition, and work function condition, respectively.
본 명세서에는, 상기 시드 물질로서 코발트, 니켈, 구리, 및 Co4N이 언급되었으나, 본 발명이 이에 한정되는 것은 아니다. 상기 조건들을 만족하는 다른 물질이 있다면 그 물질도 본 발명의 시드 물질로 이용될 수 있다. 커패시터(CA1) 상에, 도전 배선들(미도시)이 제공될 수 있다. 상기 도전 배선들은 제2 전극(E2)에 전기적으로 연결될 수 있다. 상기 도전 배선들은 불순물로 도핑된 반도체, 금속, 도전성 금속 질화물, 또는 금속-반도체 화합물 중에서 적어도 하나를 포함할 수 있다.In the present specification, cobalt, nickel, copper, and Co 4 N have been mentioned as the seed material, but the present invention is not limited thereto. If there is another material satisfying the above conditions, the material may also be used as the seed material of the present invention. Conductive wirings (not shown) may be provided on the capacitor CA1 . The conductive wires may be electrically connected to the second electrode E2 . The conductive wirings may include at least one of a semiconductor doped with an impurity, a metal, a conductive metal nitride, or a metal-semiconductor compound.
본 발명의 실시예들에 따르면, 유전 막(DL)이 높은 유전율을 갖는 정방 결정 구조의 하프늄 산화물 또는 정방 결정 구조의 지르코늄 산화물을 포함할 수 있다. 이에 따라, 커패시터(CA1)의 정전 용량이 향상될 수 있다.According to embodiments of the present invention, the dielectric layer DL may include hafnium oxide having a tetragonal crystal structure or zirconium oxide having a tetragonal crystal structure having a high dielectric constant. Accordingly, the capacitance of the capacitor CA1 may be improved.
본 발명의 실시예들에 따르면, 시드 막(SL) 및 시드 막(SL)이 산화되어 형성된 서브 산화 막(SOL)이 전극으로서 기능할 수 있다. 이에 따라, 커패시터(CA1)의 등가 산화막 두께가 커지는 것이 억제될 수 있다.According to embodiments of the present invention, the seed layer SL and the sub-oxide layer SOL formed by oxidizing the seed layer SL may function as an electrode. Accordingly, an increase in the equivalent oxide film thickness of the capacitor CA1 can be suppressed.
본 발명의 실시예들에 따르면, 시드 막(SL)은 일함수가 약 4.7eV 이상인 시드 물질을 포함할 수 있다. 이에 따라, 시드 막(SL)은 커패시터(CA1)에서 누설 전류가 발생하는 것을 억제할 수 있다.According to embodiments of the present invention, the seed layer SL may include a seed material having a work function of about 4.7 eV or more. Accordingly, the seed layer SL may suppress the occurrence of a leakage current in the capacitor CA1 .
본 발명의 실시예들에 따르면, 유전 막(DL)은 약 35Å 내지 85Å의 두께를 가질 수 있다. 유전 막(DL)이 35Å보다 얇으면, 유전 막(DL) 내에 누설 전류가 발생할 수 있다. 유전 막(DL)이 85Å보다 두꺼우면, 커패시터(CA1)가 소형화되기 어려울 수 있다.According to embodiments of the present invention, the dielectric layer DL may have a thickness of about 35 Å to about 85 Å. When the dielectric layer DL is thinner than 35 Å, a leakage current may occur in the dielectric layer DL. If the dielectric layer DL is thicker than 85 Å, it may be difficult to miniaturize the capacitor CA1.
도 3은 본 발명의 실시예들에 따른 커패시터의 제조 방법을 나타내는 흐름도이다. 도 4a 내지 도 4c는 본 발명의 실시예들에 따른 커패시터의 제조 방법을 나타내는 단면도들이다. 구체적으로, 도 3 및 도 4a 내지 도 4c는 도 1을 참조하여 설명한 커패시터의 제조 방법의 설명하기 위한 도면들일 수 있다. 도 1을 참조하여 설명한 구성과 실질적으로 동일한 구성에 대하여는 동일한 참조 부호가 제공될 수 있으며, 이러한 구성에 대한 중복되는 설명은 생략될 수 있다.3 is a flowchart illustrating a method of manufacturing a capacitor according to embodiments of the present invention. 4A to 4C are cross-sectional views illustrating a method of manufacturing a capacitor according to embodiments of the present invention. Specifically, FIGS. 3 and 4A to 4C may be diagrams for explaining the method of manufacturing the capacitor described with reference to FIG. 1 . The same reference numerals may be provided to components substantially the same as those described with reference to FIG. 1 , and overlapping descriptions of these components may be omitted.
도 3 및 도 4a를 참조하면, 기판(100) 상에 층간 절연막(110)이 형성될 수 있다. 층간 절연막(110)은 기판(100) 상에 형성된 선택 소자(미도시)를 덮을 수 있다.3 and 4A , an
층간 절연막(110) 내에, 콘택 플러그(112)가 형성될 수 있다. 콘택 플러그(112)는 상기 선택 소자에 전기적으로 연결될 수 있다. 콘택 플러그(112)를 형성하는 것은 층간 절연막(110) 내에 콘택 홀(110a)을 형성하는 것, 콘택 홀(110a)을 채우는 도전 막(미도시)을 형성하는 것, 및 상기 도전 막에 평탄화 공정을 수행하는 것을 포함할 수 있다.A
층간 절연막(110) 상에 제1 전극(E1) 및 시드 막(SL)이 차례로 형성될 수 있다. (S10) A first electrode E1 and a seed layer SL may be sequentially formed on the
층간 절연막(110) 상에, 제1 전극(E1)이 형성될 수 있다. 제1 전극(E1)은 콘택 플러그(112)에 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(E1)은 화학 기상 증착(chemical vapor deposition; CVD) 공정 또는 원자 층 증착(atomic layer deposition; ALD) 공정을 통해 형성될 수 있다.A first electrode E1 may be formed on the
제1 전극(E1) 상에, 시드 막(SL)이 형성될 수 있다. 예를 들어, 시드 막(SL)은 화학 기상 증착(CVD) 공정 또는 원자 층 증착(ALD) 공정을 통해 형성될 수 있다.A seed layer SL may be formed on the first electrode E1 . For example, the seed layer SL may be formed through a chemical vapor deposition (CVD) process or an atomic layer deposition (ALD) process.
시드 막(SL)은 후속 공정에서 형성될 유전 막(DL)에 포함된 유전 물질이 정방 결정 구조로 결정화될 수 있도록 돕는 시드 물질을 포함할 수 있다. 상기 시드 물질은 도 1을 참조하여 상술한 바와 실질적으로 동일할 수 있다. 구체적으로, 상기 시드 물질은 상술한 격자 상수 조건 또는 결합 길이 조건 중에서 적어도 하나를 만족할 수 있다. 나아가, 상기 시드 물질은 상술한 도전성 조건, 일함수 조건, 및/또는 산화물 밴드 갭 조건을 더 만족할 수 있다. 예를 들어, 상기 시드 물질은 코발트, 니켈, 구리, 또는 코발트 질화물일 수 있다. 상기 코발트 질화물은 Co4N 및 이와 유사한 조성을 가질 수 있다. 예를 들어, 상기 시드 물질은 CoxN(3.5 < x < 4.5)일 수 있다. 시드 막(SL)은 약 3Å 내지 약 50Å의 두께로 형성될 수 있다. The seed layer SL may include a seed material that helps the dielectric material included in the dielectric layer DL to be formed in a subsequent process crystallize into a tetragonal crystal structure. The seed material may be substantially the same as described above with reference to FIG. 1 . Specifically, the seed material may satisfy at least one of the above-described lattice constant condition and bond length condition. Furthermore, the seed material may further satisfy the above-described conductivity condition, work function condition, and/or oxide band gap condition. For example, the seed material may be cobalt, nickel, copper, or cobalt nitride. The cobalt nitride may have a composition similar to that of Co 4 N. For example, the seed material may be Co x N (3.5 < x < 4.5). The seed layer SL may be formed to a thickness of about 3 Å to about 50 Å.
도 3 및 도 4b를 참조하면, 시드 막(SL) 상에 유전 막(DL)이 형성될 수 있다. (S11) 유전 막(DL)은, 예를 들어, 화학 기상 증착(CVD) 공정 또는 원자 층 증착(ALD) 공정을 통해 형성될 수 있다. 일 예로, 형성된 직후의 유전 막(DL)은 비정질 상태의 유전 물질을 포함할 수 있다. 구체적으로, 유전 막(DL)은 비정질 하프늄 산화물 또는 비정질 지르코늄 산화물을 포함할 수 있다. 3 and 4B , a dielectric layer DL may be formed on the seed layer SL. (S11) The dielectric layer DL may be formed through, for example, a chemical vapor deposition (CVD) process or an atomic layer deposition (ALD) process. For example, the dielectric layer DL immediately after being formed may include an amorphous dielectric material. Specifically, the dielectric layer DL may include an amorphous hafnium oxide or an amorphous zirconium oxide.
유전 막(DL)에 포함된 비정질 상태의 유전 물질은 시드 막(SL)의 영향을 받을 수 있으며, 이에 따라 상대적으로 낮은 온도에서 정방 결정 구조로 결정화될 수 있다. 예를 들어, 유전 물질은 예를 들어, 약 240℃ 이상, 상세하게는 약 240℃ 내지 600℃, 보다 상세하게는 240℃ 내지 400℃에서 결정화될 수 있다. The amorphous dielectric material included in the dielectric layer DL may be affected by the seed layer SL, and thus may be crystallized into a tetragonal crystal structure at a relatively low temperature. For example, the dielectric material may crystallize at, for example, about 240°C or higher, specifically about 240°C to 600°C, more specifically 240°C to 400°C.
다른 예로, 증착 공정 동안, 유전 막(DL)의 적어도 일부가 정방 결정 구조로 결정화될 수 있다. 유전 막(DL)의 형성은 240℃ 이상의 온도에서 수행될 수 있다. 보다 상세하게, 유전 막(DL)의 형성은 240℃ 내지 290℃에서 수행될 수 있다. 상기 온도 조건에서, 시드 막(SL)은 유전 물질을 정방 결정 구조로 결정화시킬 수 있다. 형성된 직후의 유전 막(DL)은 정방 결정 구조의 유전 물질 및 비정질 상태의 유전 물질을 포함할 수 있다. As another example, during the deposition process, at least a portion of the dielectric layer DL may be crystallized in a tetragonal structure. The dielectric layer DL may be formed at a temperature of 240° C. or higher. In more detail, the formation of the dielectric layer DL may be performed at 240°C to 290°C. Under the temperature condition, the seed layer SL may crystallize the dielectric material into a tetragonal crystal structure. The dielectric layer DL immediately after being formed may include a dielectric material having a tetragonal structure and an amorphous dielectric material.
몇몇 실시예들에 따르면, 도 4b에 도시된 바와 같이, 유전 막(DL)을 형성하는 공정에 의하여 서브 산화 막(SOL)이 형성될 수 있다. 서브 산화 막(SOL)은 유전 막(DL)을 형성하는 공정 중에 시드 막(SL)의 일부가 산화되어 형성될 수 있다. 이에 따라, 서브 산화 막(SOL)은 시드 막(SL)에 포함된 금속과 동일한 금속을 포함할 수 있다. 서브 산화 막(SOL)의 두께는 약 5Å 내지 10Å일 수 있다.According to some embodiments, as shown in FIG. 4B , the sub-oxide layer SOL may be formed by a process of forming the dielectric layer DL. The sub-oxide layer SOL may be formed by oxidizing a portion of the seed layer SL during the process of forming the dielectric layer DL. Accordingly, the sub-oxide layer SOL may include the same metal as the metal included in the seed layer SL. The thickness of the sub-oxide layer SOL may be about 5 Å to 10 Å.
다른 실시예들에 따르면, 도 4b에 도시된 바와 달리, 서브 산화 막(SOL)은 형성되지 않을 수 있다.According to other embodiments, unlike illustrated in FIG. 4B , the sub-oxide layer SOL may not be formed.
도 3 및 도 4c를 참조하면, 유전 막(DL) 상에 제2 전극(E2)이 형성될 수 있다. (S12) 제2 전극(E2)은 유전 막(DL) 및 시드 막(SL)을 사이에 두고 제1 전극(E1)으로부터 이격되도록 형성될 수 있다. 예를 들어, 제2 전극(E2)은 화학 기상 증착(CVD) 공정 또는 원자 층 증착(ALD) 공정을 통해 형성될 수 있다.3 and 4C , a second electrode E2 may be formed on the dielectric layer DL. (S12) The second electrode E2 may be formed to be spaced apart from the first electrode E1 with the dielectric layer DL and the seed layer SL interposed therebetween. For example, the second electrode E2 may be formed through a chemical vapor deposition (CVD) process or an atomic layer deposition (ALD) process.
제2 전극(E2)이 형성되는 공정은 240℃ 이상, 상세하게는 240℃ 내지 400℃의 온도에서 수행될 수 있다. 이에 따라, 제2 전극(E2)이 형성되는 공정 동안, 유전 막(DL)이 적어도 부분적으로 결정화될 수 있다. 상술한 바와 같은 시드 물질을 포함하는 시드 막(SL)이 유전 막(DL)에 인접하기 때문에, 유전 물질은 정방 결정 구조로 결정화될 수 있다. 제2 전극(E2)의 형성 공정이 240℃보다 낮은 온도에서 수행되면, 제2 전극(E2)이 형성되기 어렵거나, 유전 막(DL)이 결정화되기 어려울 수 있다. 실시예들에 따르면, 제2 전극(E2)의 형성 공정이 240℃ 이상의 온도에서 수행되어, 유전 막(DL)이 결정화될 수 있다. 제2 전극(E2)의 형성 공정이 400℃ 이하의 온도에서 수행되어, 유전 막(DL)의 누설 전류의 발생이 방지/감소될 수 있다.The process of forming the second electrode E2 may be performed at a temperature of 240°C or higher, specifically, 240°C to 400°C. Accordingly, during the process of forming the second electrode E2 , the dielectric layer DL may be at least partially crystallized. Since the seed layer SL including the seed material as described above is adjacent to the dielectric layer DL, the dielectric material may be crystallized in a tetragonal crystal structure. If the process of forming the second electrode E2 is performed at a temperature lower than 240° C., it may be difficult to form the second electrode E2 or it may be difficult to crystallize the dielectric layer DL. In some embodiments, the forming process of the second electrode E2 may be performed at a temperature of 240° C. or higher, so that the dielectric layer DL may be crystallized. Since the process of forming the second electrode E2 is performed at a temperature of 400° C. or less, generation of a leakage current in the dielectric layer DL may be prevented/reduced.
도 1 및 도 3을 참조하면, 후속 열처리 공정이 수행될 수 있다. (S13) 상기 후속 열처리 공정을 통해, 상기 유전 물질의 정방 결정 구조로의 결정화가 완료될 수 있다. 상기 후속 열처리 공정은, 예를 들어, 커패시터(CA1) 상에 도전 배선들(미도시)을 형성하는 공정에 해당할 수 있으며, 240℃ 이상, 상세하게는 240℃ 내지 400℃의 온도에서 수행될 수 있다. 1 and 3 , a subsequent heat treatment process may be performed. (S13) Through the subsequent heat treatment process, crystallization of the dielectric material into a tetragonal crystal structure may be completed. The subsequent heat treatment process, for example, may correspond to a process of forming conductive wires (not shown) on the capacitor CA1, and may be performed at a temperature of 240° C. or higher, specifically 240° C. to 400° C. can
본 발명의 실시예들에 따르면, 비정질 상태의 유전 물질은 시드 막(SL)의 영향을 받을 수 있으며, 이에 따라 상대적으로 낮은 온도에서 정방 결정 구조로 결정화될 수 있다. 유전 물질은 예를 들어, 약 240℃ 이상, 상세하게는 약 240℃ 내지 600℃, 보다 상세하게는 240℃ 내지 400℃에서 결정화될 수 있다. 이러한 유전 물질의 결정화 온도는 유전 물질의 증착 온도, 제2 전극(E2)을 형성하는 공정의 온도 및/또는 후속 도전 배선들(미도시)을 형성하는 공정의 온도에 해당할 수 있다. 이에 따라, 별도의 고온 열처리 공정 없이도, 유전 물질이 정방 결정 구조로 결정화될 수 있다. 유전 막(DL), 제2 전극(E2) 및 후속 도전 배선들이 고온에서 형성되면, 유전 막(DL)에 열적 스트레스가 가해질 수 있다. 실시예들에 따르면, 유전 막(DL), 제2 전극(E2) 및 후속 도전 배선들의 형성 공정이 낮은 온도에서 진행되어, 열적 스트레스에 의한 유전 막(DL)의 누설 전류의 발생이 방지/감소될 수 있다. 더불어, 커패시터(CA1)의 제조 공정이 단순화될 수 있다.According to embodiments of the present invention, the dielectric material in an amorphous state may be affected by the seed layer SL, and thus may be crystallized in a tetragonal structure at a relatively low temperature. The dielectric material may crystallize, for example, at about 240°C or higher, specifically at about 240°C to 600°C, more specifically at 240°C to 400°C. The crystallization temperature of the dielectric material may correspond to a deposition temperature of the dielectric material, a temperature of a process of forming the second electrode E2 , and/or a temperature of a process of forming subsequent conductive lines (not shown). Accordingly, the dielectric material may be crystallized into a tetragonal crystal structure without a separate high-temperature heat treatment process. When the dielectric layer DL, the second electrode E2, and subsequent conductive lines are formed at a high temperature, thermal stress may be applied to the dielectric layer DL. In some embodiments, a process of forming the dielectric layer DL, the second electrode E2 , and subsequent conductive lines is performed at a low temperature to prevent/reduce the occurrence of leakage current in the dielectric layer DL due to thermal stress. can be In addition, the manufacturing process of the capacitor CA1 may be simplified.
도 5는 본 발명의 실시예들에 따른 커패시터를 나타내는 단면도이다. 도 1을 참조하여 설명한 구성과 실질적으로 동일한 구성에 대하여는 동일한 참조 부호가 제공될 수 있으며, 이러한 구성에 대한 중복되는 설명은 생략될 수 있다. 5 is a cross-sectional view illustrating a capacitor according to embodiments of the present invention. The same reference numerals may be provided to components substantially the same as those described with reference to FIG. 1 , and overlapping descriptions of these components may be omitted.
도 5를 참조하면, 기판(100) 상에 층간 절연막(110)이 제공될 수 있으며, 층간 절연막(110) 내에 콘택 플러그(112)가 제공될 수 있다.Referring to FIG. 5 , an
층간 절연막(110) 상에, 커패시터(CA2)가 제공될 수 있다. 커패시터(CA2)는 제1 전극(E1), 제2 전극(E2), 유전 막(DL), 및 시드 막(SL)을 포함할 수 있다. 제1 전극(E1), 제2 전극(E2), 및 유전 막(DL)은 도 1을 참조하여 설명한 바와 실질적으로 동일할 수 있다. A capacitor CA2 may be provided on the
유전 막(DL)과 제2 전극(E2) 사이에, 시드 막(SL)이 제공될 수 있다. 시드 막(SL)은 유전 막(DL)에 포함된 유전 물질이 정방 결정 구조로 결정화될 수 있도록 돕는 시드 물질을 포함할 수 있다. 시드 물질은 도 1을 참조하여 설명한 바와 실질적으로 동일할 수 있다.A seed layer SL may be provided between the dielectric layer DL and the second electrode E2 . The seed layer SL may include a seed material that helps the dielectric material included in the dielectric layer DL to be crystallized into a tetragonal crystal structure. The seed material may be substantially the same as described with reference to FIG. 1 .
몇몇 실시예들에 따르면, 도 5에 도시된 바와 같이, 시드 막(SL)은 유전 막(DL)과 접할 수 있다. 다시 말해, 시드 막(SL)과 유전 막(DL) 사이에 도 1을 참조하여 설명한 바와 같은 서브 산화 막이 제공되지 않을 수 있다. 혹은, 도 1을 참조하여 설명한 바와 바와 같은 서브 산화 막의 두께가 너무 얇아 관찰되지 않을 수 있다.According to some embodiments, as shown in FIG. 5 , the seed layer SL may contact the dielectric layer DL. In other words, the sub-oxide layer as described with reference to FIG. 1 may not be provided between the seed layer SL and the dielectric layer DL. Alternatively, the thickness of the sub-oxide layer as described with reference to FIG. 1 may not be observed because it is too thin.
다른 실시예들에 따르면, 도 5에 도시된 바와 달리, 시드 막(SL)과 유전 막(DL) 사이에 도 1을 참조하여 설명한 바와 같은 서브 산화 막(SOL)이 제공될 수도 있다.According to other embodiments, unlike shown in FIG. 5 , a sub-oxide layer SOL as described with reference to FIG. 1 may be provided between the seed layer SL and the dielectric layer DL.
도 6은 본 발명의 실시예들에 따른 커패시터의 제조 방법을 나타내는 흐름도이다. 도 7a 내지 도 7c는 본 발명의 실시예들에 따른 커패시터의 제조 방법을 나타내는 단면도들이다. 구체적으로, 도 6 및 도 7a 내지 도 7c는 도 5를 참조하여 설명한 커패시터의 제조 방법의 설명하기 위한 도면들일 수 있다. 도 1 및 도 5를 참조하여 설명한 구성과 실질적으로 동일한 구성에 대하여는 동일한 참조 부호가 제공될 수 있고, 이러한 구성에 대한 중복되는 설명은 생략될 수 있다.6 is a flowchart illustrating a method of manufacturing a capacitor according to embodiments of the present invention. 7A to 7C are cross-sectional views illustrating a method of manufacturing a capacitor according to embodiments of the present invention. Specifically, FIGS. 6 and 7A to 7C may be diagrams for explaining the method of manufacturing the capacitor described with reference to FIG. 5 . The same reference numerals may be provided to components substantially the same as those described with reference to FIGS. 1 and 5 , and overlapping descriptions of these components may be omitted.
도 6 및 도 7a를 참조하면, 기판(100) 상에 층간 절연막(110) 및 콘택 플러그(112)가 형성될 수 있다. 층간 절연막(110) 및 콘택 플러그(112)를 형성하는 것은 도 3 및 4a를 참조하여 설명한 바와 실질적으로 동일할 수 있다.6 and 7A , the
층간 절연막(110) 상에, 제1 전극(E1) 및 유전 막(DL)이 차례로 형성될 수 있다. (S20)A first electrode E1 and a dielectric layer DL may be sequentially formed on the
층간 절연막(110) 상에, 제1 전극(E1)이 형성될 수 있다. 제1 전극(E1)은 콘택 플러그(112)에 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(E1)은 화학 기상 증착(CVD) 공정 또는 원자 층 증착(ALD) 공정을 통해 형성될 수 있다.A first electrode E1 may be formed on the
제1 전극(E1) 상에, 유전 막(DL)이 형성될 수 있다. 형성된 직후의 유전 막(DL)은 비정질 상태의 유전 물질을 포함할 수 있다. 구체적으로, 유전 막(DL)은 비정질 하프늄 산화물 또는 비정질 지르코늄 산화물을 포함할 수 있다. 유전 막(DL)은, 예를 들어, 화학 기상 증착(CVD) 공정 또는 원자 층 증착(ALD) 공정을 통해 형성될 수 있다. A dielectric layer DL may be formed on the first electrode E1 . The dielectric layer DL immediately after being formed may include an amorphous dielectric material. Specifically, the dielectric layer DL may include an amorphous hafnium oxide or an amorphous zirconium oxide. The dielectric layer DL may be formed through, for example, a chemical vapor deposition (CVD) process or an atomic layer deposition (ALD) process.
도 6 및 도 7b를 참조하면, 유전 막(DL) 상에 시드 막(SL)이 형성될 수 있다. (S21) 예를 들어, 시드 막(SL)은 화학 기상 증착(CVD) 공정 또는 원자 층 증착(ALD) 공정을 통해 형성될 수 있다.6 and 7B , a seed layer SL may be formed on the dielectric layer DL. (S21) For example, the seed layer SL may be formed through a chemical vapor deposition (CVD) process or an atomic layer deposition (ALD) process.
시드 막(SL)은 유전 막(DL)에 포함된 유전 물질이 정방 결정 구조로 결정화될 수 있도록 돕는 시드 물질을 포함할 수 있다. 상기 시드 물질은 도 1을 참조하여 상술한 바와 실질적으로 동일할 수 있다. 구체적으로, 상기 시드 물질은 상술한 격자 상수 조건 또는 결합 길이 조건 중에서 적어도 하나를 만족할 수 있다. 나아가, 상기 시드 물질은 상술한 도전성 조건, 일함수 조건, 및/또는 산화물 밴드 갭 조건을 더 만족할 수 있다. 예를 들어, 상기 시드 물질은 코발트, 니켈, 구리, 또는 Co4N일 수 있다.The seed layer SL may include a seed material that helps the dielectric material included in the dielectric layer DL to be crystallized into a tetragonal crystal structure. The seed material may be substantially the same as described above with reference to FIG. 1 . Specifically, the seed material may satisfy at least one of the above-described lattice constant condition and bond length condition. Furthermore, the seed material may further satisfy the above-described conductivity condition, work function condition, and/or oxide band gap condition. For example, the seed material may be cobalt, nickel, copper, or Co 4 N.
도 4b를 참조하여 설명한 공정에서와 달리, 시드 막(SL)과 유전 막(DL) 사이에 서브 산화 막이 형성되지 않거나, 혹은 관찰되지 않을 정도로 얇은 두께의 서브 산화 막이 형성될 수 있다. 이는, 시드 막(SL)을 형성하는 공정의 온도가 유전 막(DL)을 형성하는 공정의 온도보다 낮기 때문일 수 있다. Unlike the process described with reference to FIG. 4B , a sub-oxide layer may not be formed between the seed layer SL and the dielectric layer DL, or a sub-oxide layer with a thickness that is not observed may be formed. This may be because the temperature of the process of forming the seed layer SL is lower than the temperature of the process of forming the dielectric layer DL.
도 6 및 도 7c를 참조하면, 시드 막(SL) 상에 제2 전극(E2)이 형성될 수 있다. (S22) 제2 전극(E2)은 시드 막(SL) 및 유전 막(DL)을 사이에 두고 제1 전극(E1)으로부터 이격되도록 형성될 수 있다. 예를 들어, 제2 전극(E2)은 화학 기상 증착(CVD) 공정 또는 원자 층 증착(ALD) 공정을 통해 형성될 수 있다.6 and 7C , a second electrode E2 may be formed on the seed layer SL. (S22) The second electrode E2 may be formed to be spaced apart from the first electrode E1 with the seed layer SL and the dielectric layer DL interposed therebetween. For example, the second electrode E2 may be formed through a chemical vapor deposition (CVD) process or an atomic layer deposition (ALD) process.
유전 막(DL)에 포함된 비정질 상태의 유전 물질은 시드 막(SL)의 영향을 받을 수 있으며, 이에 따라 상대적으로 낮은 온도에서 정방 결정 구조로 결정화될 수 있다. 예를 들어, 유전 물질은 약 240℃ 이상, 상세하게는 240℃ 내지 400℃에서 결정화될 수 있다.The amorphous dielectric material included in the dielectric layer DL may be affected by the seed layer SL, and thus may be crystallized into a tetragonal crystal structure at a relatively low temperature. For example, the dielectric material may crystallize at about 240°C or higher, specifically between 240°C and 400°C.
제2 전극(E2)이 형성되는 공정은 약 240℃ 이상, 상세하게는 240℃ 내지 400℃의 온도에서 수행될 수 있다. 이에 따라, 제2 전극(E2)이 형성되는 공정 동안, 유전 막(DL)이 적어도 부분적으로 결정화될 수 있다. 상술한 바와 같은 시드 물질을 포함하는 시드 막(SL)이 유전 막(DL)에 인접하기 때문에, 유전 물질은 정방 결정 구조로 결정화될 수 있다.The process of forming the second electrode E2 may be performed at a temperature of about 240°C or higher, specifically, 240°C to 400°C. Accordingly, during the process of forming the second electrode E2 , the dielectric layer DL may be at least partially crystallized. Since the seed layer SL including the seed material as described above is adjacent to the dielectric layer DL, the dielectric material may be crystallized in a tetragonal crystal structure.
도 5 및 도 6을 참조하면, 후속 열처리 공정이 수행될 수 있다. (S23) 상기 후속 열처리 공정을 통해, 상기 유전 물질의 정방 결정 구조로의 결정화가 완료될 수 있다. 상기 후속 열처리 공정은, 예를 들어, 커패시터(CA2) 상에 도전 배선들(미도시)을 형성하는 공정에 해당할 수 있으며, 약 240℃ 이상, 상세하게는 약 240℃ 내지 약 400℃의 온도에서 수행될 수 있다.5 and 6 , a subsequent heat treatment process may be performed. (S23) Through the subsequent heat treatment process, crystallization of the dielectric material into a tetragonal crystal structure may be completed. The subsequent heat treatment process may correspond to, for example, a process of forming conductive wirings (not shown) on the capacitor CA2 , at a temperature of about 240° C. or higher, specifically about 240° C. to about 400° C. can be performed in
도 8은 본 발명의 실시예들에 따른 커패시터를 나타내는 단면도이다. 도 1 및/또는 도 5를 참조하여 설명한 구성과 실질적으로 동일한 구성에 대하여는 동일한 참조 부호가 제공될 수 있으며, 이러한 구성에 대한 중복되는 설명은 생략될 수 있다. 8 is a cross-sectional view illustrating a capacitor according to embodiments of the present invention. The same reference numerals may be provided to components substantially the same as those described with reference to FIGS. 1 and/or 5 , and overlapping descriptions of these components may be omitted.
도 8을 참조하면, 기판(100) 상에 층간 절연막(110)이 제공될 수 있으며, 층간 절연막(110) 내에 콘택 플러그(112)가 제공될 수 있다.Referring to FIG. 8 , an
층간 절연막(110) 상에, 커패시터(CA3)가 제공될 수 있다. 커패시터(CA3)는 제1 전극(E1), 제2 전극(E2), 유전 막(DL), 제1 시드 막(SL1), 및 제2 시드 막(SL2)을 포함할 수 있다. 제1 전극(E1), 제2 전극(E2), 및 유전 막(DL)은 도 1을 참조하여 설명한 바와 실질적으로 동일할 수 있다. A capacitor CA3 may be provided on the
제1 시드 막(SL1)은 제1 전극(E1)과 유전 막(DL) 사이에 제공될 수 있다. 제1 시드 막(SL1)은 도 1을 참조하여 설명한 시드 막(SL)과 실질적으로 동일할 수 있다. The first seed layer SL1 may be provided between the first electrode E1 and the dielectric layer DL. The first seed layer SL1 may be substantially the same as the seed layer SL described with reference to FIG. 1 .
제2 시드 막(SL2)은 제2 전극(E2)과 유전 막(DL) 사이에 제공될 수 있다. 제2 시드 막(SL2)은 도 5를 참조하여 설명한 시드 막(SL)과 실질적으로 동일할 수 있다. The second seed layer SL2 may be provided between the second electrode E2 and the dielectric layer DL. The second seed layer SL2 may be substantially the same as the seed layer SL described with reference to FIG. 5 .
몇몇 실시예들에 따르면, 도 8에 도시된 바와 같이, 커패시터(CA3)는 제1 시드 막(SL1)과 유전 막(DL) 사이의 서브 산화 막(SOL)을 더 포함할 수 있다. 서브 산화 막(SOL)은 도 1을 참조하여 설명한 서브 산화 막(SOL)과 실질적으로 동일할 수 있다.According to some embodiments, as shown in FIG. 8 , the capacitor CA3 may further include a sub-oxide layer SOL between the first seed layer SL1 and the dielectric layer DL. The sub-oxide layer SOL may be substantially the same as the sub-oxide layer SOL described with reference to FIG. 1 .
다른 실시예들에 따르면, 도 8에 도시된 바와 달리, 커패시터(CA3)는 서브 산화 막(SOL)을 포함하지 않을 수 있다.According to other embodiments, unlike shown in FIG. 8 , the capacitor CA3 may not include the sub-oxide layer SOL.
도 9는 본 발명의 실시예들에 따른 커패시터의 제조 방법을 나타내는 흐름도이다. 도 10a 내지 도 10c는 본 발명의 실시예들에 따른 커패시터의 제조 방법을 나타내는 단면도들이다. 구체적으로, 도 9 및 도 10a 내지 도 10c는 도 8를 참조하여 설명한 커패시터의 제조 방법의 설명하기 위한 도면들일 수 있다. 도 1, 도 5, 및 도 8을 참조하여 설명한 구성과 실질적으로 동일한 구성에 대하여는 동일한 참조 부호가 제공될 수 있고, 이러한 구성에 대한 중복되는 설명은 생략될 수 있다.9 is a flowchart illustrating a method of manufacturing a capacitor according to embodiments of the present invention. 10A to 10C are cross-sectional views illustrating a method of manufacturing a capacitor according to embodiments of the present invention. Specifically, FIGS. 9 and 10A to 10C may be diagrams for explaining the method of manufacturing the capacitor described with reference to FIG. 8 . The same reference numerals may be provided to components substantially the same as those described with reference to FIGS. 1, 5, and 8, and overlapping descriptions of these components may be omitted.
도 9 및 도 10a를 참조하면, 기판(100) 상에 층간 절연막(110) 및 콘택 플러그(112)가 형성될 수 있다. 층간 절연막(110) 및 콘택 플러그(112)를 형성하는 것은 도 3 및 4a를 참조하여 설명한 바와 실질적으로 동일할 수 있다.9 and 10A , the
층간 절연막(110) 상에, 제1 전극(E1) 및 제1 시드 막(SL1)이 차례로 형성될 수 있다. (S30) 제1 전극(E1) 및 제1 시드 막(SL1)을 형성하는 공정은 도 3 및 도 4a를 참조하여 설명한 제1 전극(E1) 및 시드 막(SL)을 형성하는 공정과 실질적으로 동일할 수 있다. 제1 시드 막(SL1)은 후속 공정에서 형성되는 유전 막(DL)에 포함된 유전 물질이 정방 결정 구조로 결정화될 수 있도록 돕는 시드 물질을 포함할 수 있다. A first electrode E1 and a first seed layer SL1 may be sequentially formed on the
제1 시드 막(SL1) 상에, 유전 막(DL)이 형성될 수 있다. (S31) 유전 막(DL)을 형성하는 공정은 도 3 및 도 4b를 참조하여 설명한 유전 막(DL)을 형성하는 공정과 실질적으로 동일할 수 있다. 형성된 직후의 유전 막(DL)은 비정질 상태의 유전 물질을 포함할 수 있다. 구체적으로, 유전 막(DL)은 비정질 하프늄 산화물 또는 비정질 지르코늄 산화물을 포함할 수 있다. 다른 예로, 증착 공정 동안, 유전 막(DL)의 적어도 일부가 정방 결정 구조로 결정화될 수 있다. 이 경우, 형성된 직후의 유전 막(DL)은 비정질 상태의 유전 물질 및 정방 결정 구조의 유전 물질을 포함할 수 있다. 상기 유전 막(DL)의 형성은 240℃ 이상의 온도, 상세하게, 240℃ 내지 290℃의 온도에서 수행될 수 있다.A dielectric layer DL may be formed on the first seed layer SL1 . (S31) The process of forming the dielectric film DL may be substantially the same as the process of forming the dielectric film DL described with reference to FIGS. 3 and 4B . The dielectric layer DL immediately after being formed may include an amorphous dielectric material. Specifically, the dielectric layer DL may include an amorphous hafnium oxide or an amorphous zirconium oxide. As another example, during the deposition process, at least a portion of the dielectric layer DL may be crystallized in a tetragonal structure. In this case, the dielectric layer DL immediately after being formed may include an amorphous dielectric material and a tetragonal dielectric material. The formation of the dielectric layer DL may be performed at a temperature of 240°C or higher, specifically, at a temperature of 240°C to 290°C.
도 9 및 도 10b를 참조하면, 유전 막(DL) 상에 제2 시드 막(SL2)이 형성될 수 있다. (S32) 제2 시드 막(SL2)을 형성하는 공정은 도 6 및 도 7b를 참조하여 설명한 시드 막(SL)을 형성하는 공정과 실질적으로 동일할 수 있다. 제2 시드 막(SL2)은 유전 막(DL)에 포함된 유전 물질이 정방 결정 구조로 더 결정화될 수 있도록 돕는 시드 물질을 포함할 수 있다. 9 and 10B , a second seed layer SL2 may be formed on the dielectric layer DL. (S32) The process of forming the second seed layer SL2 may be substantially the same as the process of forming the seed layer SL described with reference to FIGS. 6 and 7B . The second seed layer SL2 may include a seed material that helps the dielectric material included in the dielectric layer DL to be further crystallized into a tetragonal structure.
도 9 및 도 10c를 참조하면, 제2 시드 막(SL2) 상에 제2 전극(E2)이 형성될 수 있다. (S33) 제2 전극(E2)을 형성하는 공정은 도 6 및 도 7c를 참조하여 설명한 제2 전극(E2)을 형성하는 공정과 실질적으로 동일할 수 있다. 제2 전극(E2)을 형성하는 공정에 의하여, 유전 막(DL)이 적어도 부분적으로 결정화될 수 있다. 상술한 바와 같은 시드 물질을 포함하는 제1 및 제2 시드 막들(SL1, SL2)이 유전 막(DL)에 인접하기 때문에, 유전 물질은 정방 결정 구조로 결정화될 수 있다.9 and 10C , a second electrode E2 may be formed on the second seed layer SL2 . (S33) The process of forming the second electrode E2 may be substantially the same as the process of forming the second electrode E2 described with reference to FIGS. 6 and 7C . By the process of forming the second electrode E2 , the dielectric layer DL may be at least partially crystallized. Since the first and second seed layers SL1 and SL2 including the aforementioned seed material are adjacent to the dielectric layer DL, the dielectric material may be crystallized in a tetragonal structure.
도 8 및 도 9를 참조하면, 후속 열처리 공정이 수행될 수 있다. (S34) 상기 후속 열처리 공정을 통해, 상기 유전 물질의 정방 결정 구조로의 결정화가 완료될 수 있다. 상기 후속 열처리 공정은, 예를 들어, 커패시터(CA3) 상에 도전 배선들(미도시)을 형성하는 공정에 해당할 수 있으며, 약 240℃ 이상, 상세하게는 약 240℃ 내지 약 400℃의 온도에서 수행될 수 있다.8 and 9 , a subsequent heat treatment process may be performed. (S34) Through the subsequent heat treatment process, crystallization of the dielectric material into a tetragonal crystal structure may be completed. The subsequent heat treatment process may correspond to, for example, a process of forming conductive wirings (not shown) on the capacitor CA3 , and a temperature of about 240° C. or higher, specifically about 240° C. to about 400° C. can be performed in
<하프늄 산화물의 결정 구조 분석 결과><Result of crystal structure analysis of hafnium oxide>
도 11a는 일반적인 전극 상에 형성된 하프늄 산화물의 결정 구조를 X-선 회절(X-ray diffraction)을 통해 분석한 결과를 나타내는 그래프이다. 구체적으로, 하프늄 산화물을 티타늄 질화물 상에 형성하였고, 이를 일정 온도에서 열처리 한 후 X-선 회절 분석을 통해 분석하였다. 11A is a graph showing a result of analyzing the crystal structure of hafnium oxide formed on a general electrode through X-ray diffraction. Specifically, hafnium oxide was formed on titanium nitride, which was heat-treated at a constant temperature and then analyzed through X-ray diffraction analysis.
도 11a를 참조하면, 하프늄 산화물을 일반적인 전극 상에 형성하고 약 240℃ 내지 약 600℃의 온도에서 열처리하면, 단사 결정 구조의 하프늄 산화물(m-HfO2)과 정방 결정 구조의 하프늄 산화물(t-HfO2)이 혼재되어 형성됨을 확인할 수 있다. 11a, when hafnium oxide is formed on a general electrode and heat treated at a temperature of about 240° C. to about 600° C., hafnium oxide of a monoclinic crystal structure (m-HfO 2 ) and hafnium oxide of a tetragonal structure (t- HfO 2 ) It can be confirmed that the mixture is formed.
도 11b는 본 발명의 실시예들에 따른 시드 막 상에 형성된 하프늄 산화물의 결정 구조를 X-선 회절을 통해 분석한 결과를 나타내는 그래프이다. 구체적으로, 하프늄 산화물을 Co4N 상에 형성하였고, 이를 일정 온도에서 열처리 한 후 X-선 회절 분석을 통해 분석하였다.11B is a graph illustrating a result of analyzing a crystal structure of hafnium oxide formed on a seed layer according to embodiments of the present invention through X-ray diffraction. Specifically, hafnium oxide was formed on Co 4 N, which was heat-treated at a constant temperature and then analyzed through X-ray diffraction analysis.
도 11b를 참조하면, 하프늄 산화물을 본 발명의 실시예들에 따른 시드 막 상에 형성하고 약 240℃ 내지 약 600℃의 온도에서 열처리하면, 정방 결정 구조의 하프늄 산화물(t-HfO2)이 주로 형성됨을 확인할 수 있다.11b, when hafnium oxide is formed on the seed film according to embodiments of the present invention and heat-treated at a temperature of about 240° C. to about 600° C., hafnium oxide having a tetragonal structure (t-HfO 2 ) is mainly formation can be confirmed.
<두께에 따른 지르코늄 산화물의 결정 구조 분석 결과><Result of crystal structure analysis of zirconium oxide according to thickness>
도 11c는 일반적인 전극 상에 형성된 지르코늄 산화물의 결정 구조를 지르코늄 산화물의 두께에 따라 측정한 X-선 회절 분석 결과를 나타내는 그래프이다. 시드 막은 형성하지 않았다. 구체적으로, 지르코늄 산화물을 티타늄 질화물 전극 상에 41.1Å, 60.4Å, 81.2Å, 96.7Å, 및 120.2Å의 두께로 각각 형성하였고, 이들을 일정 온도에서 열처리 한 후 X-선 회절 분석을 통해 분석하였다. 도 11c에서 c1, c2, c3, c4, 및 c5는 지르코늄 산화물의 두께가 41.1Å, 60.4Å, 81.2Å, 96.7Å, 및 120.2Å 인 경우를 각각 나타낸다. 11C is a graph showing the results of X-ray diffraction analysis of the crystal structure of zirconium oxide formed on a general electrode according to the thickness of the zirconium oxide. A seed film was not formed. Specifically, zirconium oxide was formed on a titanium nitride electrode to a thickness of 41.1 Å, 60.4 Å, 81.2 Å, 96.7 Å, and 120.2 Å, respectively, and after heat treatment at a constant temperature, they were analyzed through X-ray diffraction analysis. In FIG. 11C , c1, c2, c3, c4, and c5 represent cases where the thickness of the zirconium oxide is 41.1 Å, 60.4 Å, 81.2 Å, 96.7 Å, and 120.2 Å, respectively.
도 11c를 참조하면, c1, c2, 및 c3과 같이 지르코늄 산화물의 두께가 비교적 얇은 경우(예를 들어, 85Å 이하), 정방 결정 구조의 지르코늄 산화물(t-ZrO2)이 형성되지 않았다. 다만, c4 및 c5와 같이 지르코늄 산화물의 두께가 두꺼운 경우(예를 들어, 85Å 초과), 정방 결정 구조의 지르코늄 산화물(t-ZrO2)을 확인할 수 있다. Referring to FIG. 11C , when the zirconium oxide has a relatively thin thickness (eg, 85 Å or less), such as c1, c2, and c3, a tetragonal zirconium oxide (t-ZrO 2 ) was not formed. However, when the thickness of the zirconium oxide is thick like c4 and c5 (eg, more than 85 Å), the zirconium oxide (t-ZrO 2 ) having a tetragonal crystal structure can be confirmed.
도 11d는 본 발명의 실시예들에 따른 지르코늄 산화물의 결정 구조를 지르코늄 산화물의 두께에 따라 측정한 X-선 회절 분석 결과를 나타내는 그래프이다. 도 11d에서 지르코늄 산화막은 시드 막 상에 형성하였다. 구체적으로, 지르코늄 산화물을 코발트(Co) 막 상에 형성하였고, 이를 열처리 한 후 X-선 회절 분석을 통해 분석하였다. 이 때, 40Å의 두께를 갖는 코발트 막을 사용하였다. e11, e12, 및 e13은 지르코늄 산화물의 두께가 64.6Å, 87.5Å, 및 110.4Å 인 경우를 각각 나타낸다. 11D is a graph showing the results of X-ray diffraction analysis of the crystal structure of zirconium oxide according to the thickness of the zirconium oxide according to embodiments of the present invention. In FIG. 11D, a zirconium oxide film was formed on the seed film. Specifically, zirconium oxide was formed on a cobalt (Co) film, and after heat treatment, it was analyzed through X-ray diffraction analysis. At this time, a cobalt film having a thickness of 40 Å was used. e11 , e12 , and e13 indicate cases where the thickness of the zirconium oxide is 64.6 Å, 87.5 Å, and 110.4 Å, respectively.
도 11d를 참조하면, 시드 막 상에 지르코늄 산화물을 형성한 경우, 지르코늄 산화물의 두께와 무관하게 정방 결정 구조의 지르코늄 산화물(t-ZrO2)이 형성됨을 확인하였다. 즉, e11과 같이 지르코늄 산화물의 두께가 얇은 경우(예를 들어, 85Å 이하) 및 e12 및 e13과 같이 지르코늄 산화물의 지르코늄 산화물의 두께가 두꺼운 경우(예를 들어, 85Å 초과), 정방 결정 구조의 지르코늄 산화물(t-ZrO2)이 관찰되었다. Referring to FIG. 11D , when zirconium oxide is formed on the seed layer, it was confirmed that zirconium oxide (t-ZrO 2 ) having a tetragonal crystal structure was formed regardless of the thickness of the zirconium oxide. That is, when the thickness of the zirconium oxide is thin, such as e11 (for example, 85 Å or less), and when the thickness of the zirconium oxide of the zirconium oxide is thick (for example, more than 85 Å), such as e12 and e13, zirconium having a tetragonal crystal structure Oxide (t-ZrO 2 ) was observed.
도 11e는 본 발명의 실시예들에 따른 지르코늄 산화물의 결정 구조를 지르코늄 산화물의 두께에 따라 분석한 X-선 회절 분석 결과를 나타내는 그래프이다. 도 11e에서 지르코늄 산화막은 시드 막 상에 형성하였다. 구체적으로, 지르코늄 산화물을 니켈(Ni) 막 상에 형성하였고, 이를 열처리 한 후 X-선 회절 분석을 통해 분석하였다. 이 때, 40Å의 두께를 갖는 니켈 막을 사용하였다. e21, e22, 및 e23은 지르코늄 산화물의 두께가 52.8Å, 76.6Å, 및 103.4Å 인 경우를 각각 나타낸다. 11E is a graph showing the results of X-ray diffraction analysis of the crystal structure of zirconium oxide according to the thickness of the zirconium oxide according to embodiments of the present invention. In FIG. 11E, a zirconium oxide film was formed on the seed film. Specifically, zirconium oxide was formed on a nickel (Ni) film, and after heat treatment, it was analyzed through X-ray diffraction analysis. At this time, a nickel film having a thickness of 40 Å was used. e21 , e22 , and e23 represent cases where the thickness of the zirconium oxide is 52.8 Å, 76.6 Å, and 103.4 Å, respectively.
도 11e를 참조하면, 시드 막 상에 지르코늄 산화물을 형성한 경우, 지르코늄 산화물의 두께와 무관하게 정방 결정 구조의 지르코늄 산화물(t-ZrO2)이 형성됨을 확인하였다. 즉, e21 및 e22와 같이 지르코늄 산화물의 두께가 얇은 경우(예를 들어, 85Å 이하) 및 e23과 같이 지르코늄 산화물의 지르코늄 산화물의 두께가 두꺼운 경우(예를 들어, 85Å 초과), 정방 결정 구조의 지르코늄 산화물(t-ZrO2)이 관찰되었다. Referring to FIG. 11E , when zirconium oxide is formed on the seed layer, it was confirmed that zirconium oxide (t-ZrO 2 ) having a tetragonal crystal structure was formed regardless of the thickness of the zirconium oxide. That is, when the thickness of zirconium oxide is thin (for example, 85 Å or less) such as e21 and e22, and when the thickness of zirconium oxide of zirconium oxide is thick (for example, more than 85 Å), such as e23, zirconium having a tetragonal crystal structure Oxide (t-ZrO 2 ) was observed.
<온도 조건에 따른 지르코늄 산화물의 결정 구조 분석 결과><Result of crystal structure analysis of zirconium oxide according to temperature conditions>
도 11f는 일반적인 전극 상에 형성된 지르코늄 산화물의 결정 구조를 분석한 X-선 회절 분석 결과를 나타내는 그래프로, 지르코늄 산화물의 형성 공정의 온도 조건에 따라 분석하였다. 구체적으로, 지르코늄 산화물을 티타늄 질화물 전극 상에 250℃, 275℃, 및 300℃의 온도 조건에서 각각 형성(증착)하고, X-선 회절 분석을 통해 분석하였다. 이 때, 지르코늄 산화물은 58Å의 두께로 형성하였다. 시드 막은 형성되지 않았다. c11, c12, 및 c13은 지르코늄 산화물의 형성 온도가 250℃, 275℃, 및 300℃인 경우를 각각 나타낸다. 11f is a graph showing the results of X-ray diffraction analysis of the crystal structure of zirconium oxide formed on a general electrode, and analyzed according to the temperature conditions of the zirconium oxide forming process. Specifically, zirconium oxide was respectively formed (deposited) on a titanium nitride electrode at a temperature of 250 °C, 275 °C, and 300 °C, and analyzed through X-ray diffraction analysis. At this time, the zirconium oxide was formed to a thickness of 58 Å. A seed film was not formed. c11, c12, and c13 represent the case where the formation temperature of zirconium oxide is 250 degreeC, 275 degreeC, and 300 degreeC, respectively.
도 11f를 참조하면, c11 및 c12과 같이 저온 조건(예를 들어, 290℃ 이하)에서 지르코늄 산화물이 형성된 경우, 정방 결정 구조의 지르코늄 산화물(t-ZrO2)이 형성되지 않음을 확인하였다. 다만, c13과 같이 고온 조건(예를 들어, 290℃ 초과)에서 지르코늄 산화물이 형성된 경우, 정방 결정 구조의 지르코늄 산화물(t-ZrO2)이 형성되었다. Referring to FIG. 11f , when zirconium oxide is formed under low-temperature conditions (eg, 290° C. or less) as in c11 and c12, zirconium oxide having a tetragonal structure (t-ZrO 2 ) is not formed. However, when zirconium oxide is formed under high-temperature conditions (eg, greater than 290° C.) as in c13, zirconium oxide (t-ZrO 2 ) having a tetragonal crystal structure was formed.
도 11g는 시드 막 상에 형성된 지르코늄 산화물의 결정 구조의 X-선 회절 분석 결과를 나타내는 그래프로, 지르코늄 산화물의 형성 공정의 온도 조건에 따라 분석한 결과이다. 구체적으로, 지르코늄 산화물을 코발트(Co) 막 상에 250℃, 275℃, 및 300℃의 온도 조건에서 각각 형성(증착)하고, X-선 회절 분석을 통해 분석하였다. e31, e32, 및 e33의 경우, 40Å의 두께를 갖는 코발트 막을 사용하였다. e31, e32, 및 e33은 각각 지르코늄 산화물의 형성 온도가 250℃, 275℃, 및 300℃인 경우의 분석 결과들이다. e41, e42, 및 e43의 경우, 20Å의 두께를 갖는 코발트 막을 사용하였다. e41, e42, 및 e43은 각각 지르코늄 산화물의 형성 온도가 250℃, 275℃, 및 300℃인 경우의 분석 결과들이다. 이 때, e31, e32, e33, e41, e42, 및 e43의 지르코늄 산화물의 두께들은 각각 61Å, 61Å, 68Å, 58Å, 62Å, 및 64Å이다. 11G is a graph showing the results of X-ray diffraction analysis of the crystal structure of the zirconium oxide formed on the seed layer, and is a result of analysis according to the temperature conditions of the zirconium oxide forming process. Specifically, zirconium oxide was formed (deposited) on a cobalt (Co) film at a temperature of 250 °C, 275 °C, and 300 °C, respectively, and analyzed through X-ray diffraction analysis. For e31, e32, and e33, a cobalt film having a thickness of 40 Å was used. e31, e32, and e33 are analysis results when the formation temperatures of zirconium oxide are 250°C, 275°C, and 300°C, respectively. For e41, e42, and e43, a cobalt film having a thickness of 20 Å was used. e41, e42, and e43 are analysis results when the formation temperatures of zirconium oxide are 250°C, 275°C, and 300°C, respectively. At this time, the zirconium oxide thicknesses of e31, e32, e33, e41, e42, and e43 are 61 Å, 61 Å, 68 Å, 58 Å, 62 Å, and 64 Å, respectively.
도 11g를 참조하면, e31, e32, e41, 및 e42과 같이 저온 조건(예를 들어, 290℃ 이하)에서 지르코늄 산화물이 형성된 경우, 정방 결정 구조의 지르코늄 산화물(t-ZrO2)이 형성됨을 확인하였다. 또한, e33 및 e43과 같이 고온 조건(예를 들어, 290℃ 초과)에서 지르코늄 산화물이 형성된 경우, 정방 결정 구조의 지르코늄 산화물(t-ZrO2)이 형성되었다. e41, e42, 및 e43과 같이 시드 막의 두께가 비교적 얇은 경우에도, 정방 결정 구조의 지르코늄 산화물(t-ZrO2)을 확인하였다. 11g, when zirconium oxide is formed under low-temperature conditions (eg, 290° C. or less) such as e31, e32, e41, and e42, zirconium oxide having a tetragonal structure (t-ZrO 2 ) It is confirmed that the formation did. In addition, when zirconium oxide is formed under high-temperature conditions (eg, greater than 290° C.), such as e33 and e43, zirconium oxide (t-ZrO 2 ) of a tetragonal crystal structure was formed. Zirconium oxide (t-ZrO 2 ) having a tetragonal structure was confirmed even when the seed film had a relatively thin thickness such as e41, e42, and e43.
도 11h는 시드 막 상에 형성된 지르코늄 산화물의 결정 구조의 X-선 회절 분석 결과를 나타내는 그래프로, 지르코늄 산화물의 형성 공정의 온도 조건에 따른 분석한 결과이다. 구체적으로, 지르코늄 산화물을 니켈(Ni) 막 상에 300℃, 275℃, 및 250℃의 온도 조건에서 각각 형성(증착)하고, X-선 회절 분석을 통해 분석하였다. e51, e52, 및 e53의 경우, 40Å의 두께를 갖는 니켈 막을 사용하였다. e51, e52, 및 e53은 각각 지르코늄 산화물의 형성 온도가 250℃, 275℃, 및 300℃인 경우의 분석 결과들이다. e61, e62, 및 e63의 경우, 20Å의 두께를 갖는 니켈 막을 사용하였다. e61, e62, 및 e63은 각각 지르코늄 산화물의 형성 온도가 250℃, 275℃, 및 300℃인 경우의 분석 결과들이다. 이 때, e51, e52, e53, e61, e62, 및 e63의 지르코늄 산화물의 두께들은 각각 57Å, 60Å, 63Å, 55Å, 57Å, 및 63Å이다. 11H is a graph showing the results of X-ray diffraction analysis of the crystal structure of zirconium oxide formed on the seed layer, and is a result of analysis according to temperature conditions in the process of forming zirconium oxide. Specifically, zirconium oxide was formed (deposited) on a nickel (Ni) film at a temperature of 300° C., 275° C., and 250° C., and analyzed through X-ray diffraction analysis. For e51, e52, and e53, a nickel film having a thickness of 40 Å was used. e51, e52, and e53 are analysis results when the zirconium oxide formation temperature is 250°C, 275°C, and 300°C, respectively. For e61, e62, and e63, a nickel film having a thickness of 20 Å was used. e61, e62, and e63 are analysis results when the formation temperatures of zirconium oxide are 250°C, 275°C, and 300°C, respectively. At this time, the zirconium oxide thicknesses of e51, e52, e53, e61, e62, and e63 are 57 Å, 60 Å, 63 Å, 55 Å, 57 Å, and 63 Å, respectively.
도 11h를 참조하면, e51, e52, e61, 및 e62과 같이 저온 조건(예를 들어, 290℃ 이하)에서 지르코늄 산화물이 형성된 경우, 정방 결정 구조의 지르코늄 산화물(t-ZrO2)이 형성됨을 확인하였다. 또한, e53 및 e63과 같이 고온 조건(예를 들어, 290℃ 초과)에서 지르코늄 산화물이 형성된 경우, 정방 결정 구조의 지르코늄 산화물(t-ZrO2)이 형성되었다. e61, e62, 및 e63와 같이 시드 막의 두께가 비교적 얇더라도, 정방 결정 구조의 지르코늄 산화물(t-ZrO2)이 형성됨을 확인할 수 있다. 11h, when zirconium oxide is formed under low-temperature conditions (eg, 290° C. or less) such as e51, e52, e61, and e62, zirconium oxide having a tetragonal structure (t-ZrO 2 ) is formed. did. In addition, when zirconium oxide is formed under high-temperature conditions (eg, greater than 290° C.) such as e53 and e63, zirconium oxide (t-ZrO 2 ) having a tetragonal crystal structure was formed. It can be seen that zirconium oxide (t-ZrO 2 ) having a tetragonal crystal structure is formed even when the seed layer is relatively thin as in e61, e62, and e63.
도 12a 내지 도 12c는 본 발명의 실시예들에 따른 반도체 소자의 커패시터의 예시적인 형상을 나타내는 단면도들이다. 커패시터는 그 형상을 제외하고 도 1, 도 5, 및/또는 도 8을 참조하여 설명한 바와 실질적으로 동일할 수 있다.12A to 12C are cross-sectional views illustrating exemplary shapes of capacitors of semiconductor devices according to embodiments of the present invention. The capacitor may be substantially the same as described with reference to FIGS. 1 , 5 , and/or 8 except for its shape.
도 12a 내지 도 12c를 참조하면, 기판(100) 상에 층간 절연막(110)이 제공될 수 있다. 층간 절연막(110)은 기판(100) 상에 제공된 선택 소자들(미도시)을 덮을 수 있다.12A to 12C , the
층간 절연막(110) 내에, 콘택 플러그들(112)이 제공될 수 있다. 콘택 플러그들(112)은 각각 상기 선택 소자들에 전기적으로 연결될 수 있다.Contact plugs 112 may be provided in the
층간 절연막(110) 상에, 커패시터들(CA3)이 제공될 수 있다. 커패시터들(CA3)은 콘택 플러그들(112)에 각각 전기적으로 연결될 수 있다. 도 12a 내지 도 12c에는 도 8을 참조하여 설명한 커패시터(CA3)가 도시되어 있다. 하지만, 커패시터들(CA3)은 도 1을 참조하여 설명한 커패시터(CA1) 또는 도 5를 참조하여 설명한 커패시터(CA2)로 대체될 수 있다. 커패시터들(CA3)의 각각은 제1 전극(E1), 제2 전극(E2), 유전 막(DL), 제1 시드 막(SL1), 제2 시드 막(SL2), 및 서브 산화 막(SOL)을 포함할 수 있다. 제1 전극(E1)은 복수의 제1 전극들(E1)을 포함할 수 있다. 제1 전극들(E1)은 커패시터들(CA3)마다 각각 제공될 수 있고, 제2 전극(E2), 유전 막(DL), 제1 시드 막(SL1), 제2 시드 막(SL2), 및 서브 산화 막(SOL)은 커패시터들(CA3)에 의해 공유될 수 있다.Capacitors CA3 may be provided on the
일 예로, 도 12a에 도시된 바와 같이, 제1 전극들(E1)의 각각은 필라 형태를 가질 수 있다. 제1 시드 막(SL1), 서브 산화 막(SOL), 유전 막(DL), 제2 시드 막(SL2), 및 제2 전극(E2)은 제1 전극들(E1)의 측벽들 및 층간 절연막(110)의 상면을 컨포말하게 덮을 수 있다.For example, as shown in FIG. 12A , each of the first electrodes E1 may have a pillar shape. The first seed layer SL1 , the sub-oxide layer SOL, the dielectric layer DL, the second seed layer SL2 , and the second electrode E2 are interlayer insulating layers and sidewalls of the first electrodes E1 . The upper surface of 110 may be covered conformally.
다른 예로, 도 12b에 도시된 바와 같이, 제1 전극들(E1)은 층간 절연막(110) 상에 제공되는 상부 절연막(120) 내에 제공될 수 있다. 제1 전극들(E1)의 각각은 하부가 막힌 중공의 실린더 형태를 가질 수 있으며, 제1 전극들(E1)의 측벽들은 상부 절연막(120)과 접할 수 있다. 제1 시드 막(SL1), 서브 산화 막(SOL), 유전 막(DL), 제2 시드 막(SL2), 및 제2 전극(E2)은 제1 전극들(E1)의 내벽들 및 상부 절연막(120)의 상면을 컨포말하게 덮을 수 있다.As another example, as shown in FIG. 12B , the first electrodes E1 may be provided in the upper insulating
또 다른 예로, 도 12c에 도시된 바와 같이, 제1 전극들(E1)의 각각은 하부가 막힌 중공의 실린더 형태를 가질 수 있다. 제1 시드 막(SL1), 서브 산화 막(SOL), 유전 막(DL), 제2 시드 막(SL2), 및 제2 전극(E2)은 제1 전극들(E1)의 내벽들 및 측벽들, 그리고 층간 절연막(110)의 상면을 컨포말하게 덮을 수 있다.As another example, as shown in FIG. 12C , each of the first electrodes E1 may have a hollow cylinder shape with a closed bottom. The first seed layer SL1 , the sub-oxide layer SOL, the dielectric layer DL, the second seed layer SL2 , and the second electrode E2 are inner walls and sidewalls of the first electrodes E1 . , and may conformally cover the upper surface of the interlayer insulating
도 13a는 실시예들에 따른 반도체 소자의 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.13A is a cross-sectional view of a semiconductor device according to example embodiments. Hereinafter, content overlapping with the above description will be omitted.
도 13a를 참조하면, 반도체 소자(1)는 기판(100), 유전 막(DL), 시드 막(SL), 및 게이트 전극층(EL)을 포함할 수 있다. 기판(100)은 반도체 기판일 수 있다. 기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 다른 예로, 기판(100)은 SOI(silicon-on-insulator) 기판일 수 있다. 기판(100)은 소스/드레인 영역들(SDR) 및 채널 영역(미도시)을 가질 수 있다. 기판(100)의 소스/드레인 영역들(SDR)은 불순물이 주입된 영역들일 수 있다. 유전 막(DL), 시드 막(SL), 및 게이트 전극층(EL)은 기판(100)의 소스/드레인 영역들(SDR)을 노출시킬 수 있다. 게이트 전극층(EL)의 아래에 제공된 기판(100)의 부분이 채널 영역으로 기능할 수 있다. 기판(100)의 채널 영역은 소스/드레인 영역들(SDR) 사이에 제공될 수 있다.Referring to FIG. 13A , the
유전 막(DL)이 기판(100) 상에 형성될 수 있다. 유전 막(DL)은 지르코늄 산화물 및/또는 하프늄 산화물 등을 포함할 수 있다. 유전 막(DL)은 약 35Å 내지 85Å의 두께를 가질 수 있다. 유전 막(DL)은 비정질 상태로 기판(100) 상에 증착될 수 있다. 유전 막(DL)은, 예를 들어, 화학 기상 증착(CVD) 공정 또는 원자 층 증착(ALD) 공정을 통해 형성될 수 있다. 유전 막(DL)은 게이트 절연막으로 기능할 수 있다.A dielectric layer DL may be formed on the
시드 막(SL)이 기판(100) 상에 형성될 수 있다. 시드 막(SL)은 예를 들어, 화학 기상 증착(CVD) 공정 또는 원자 층 증착(ALD) 공정을 통해 형성될 수 있다. 시드 막(SL)은 유전 막(DL)에 포함된 유전 물질이 정방 결정 구조로 결정화될 수 있도록 돕는 시드 물질을 포함할 수 있다. 상기 시드 물질은 도 1을 참조하여 상술한 바와 실질적으로 동일할 수 있다. 구체적으로, 상기 시드 물질은 상술한 격자 상수 조건 및 결합 길이 조건 중에서 적어도 하나를 만족할 수 있다. 나아가, 상기 시드 물질은 상술한 도전성 조건, 일함수 조건, 및/또는 산화물 밴드 갭 조건을 더 만족할 수 있다. 예를 들어, 상기 시드 물질은 코발트, 니켈, 구리, 또는 Co4N일 수 있다.A seed layer SL may be formed on the
게이트 전극층(EL)이 시드 막(SL) 상에 형성될 수 있다. 예를 들어, 게이트 전극층(EL)은 화학 기상 증착(CVD) 공정 또는 원자 층 증착(ALD) 공정을 통해 형성될 수 있다. 게이트 전극층(EL)은 도전성 물질을 포함할 수 있다. 게이트 전극층(EL)은 예를 들어, 불순물로 도핑된 반도체, 금속, 도전성 금속 질화물, 또는 금속-반도체 화합물 중에서 적어도 하나를 포함할 수 있다. 게이트 전극층(EL)이 형성되는 공정은 약 240℃ 이상, 상세하게는 240℃ 내지 400℃의 온도에서 수행될 수 있다. 상기 온도 조건에서 유전 막(DL)에 포함된 비정질 상태의 유전 물질은 시드 막(SL)의 영향을 받을 수 있다. 이에 따라, 게이트 전극층(EL)이 형성되는 공정 동안, 유전 막(DL)이 결정화될 수 있다. 시드 막(SL)이 유전 막(DL)에 인접하기 때문에, 유전 물질은 정방 결정 구조로 결정화될 수 있다.A gate electrode layer EL may be formed on the seed layer SL. For example, the gate electrode layer EL may be formed through a chemical vapor deposition (CVD) process or an atomic layer deposition (ALD) process. The gate electrode layer EL may include a conductive material. The gate electrode layer EL may include, for example, at least one of a semiconductor doped with an impurity, a metal, a conductive metal nitride, or a metal-semiconductor compound. The process of forming the gate electrode layer EL may be performed at a temperature of about 240°C or higher, specifically, 240°C to 400°C. Under the temperature condition, the amorphous dielectric material included in the dielectric layer DL may be affected by the seed layer SL. Accordingly, during the process of forming the gate electrode layer EL, the dielectric layer DL may be crystallized. Since the seed layer SL is adjacent to the dielectric layer DL, the dielectric material may be crystallized in a tetragonal structure.
이 후, 후속 열처리 공정이 수행될 수 있다. 상기 후속 열처리 공정을 통해, 상기 유전 막(DL) 내의 유전 물질의 정방 결정 구조로의 결정화가 완료될 수 있다. 상기 후속 열처리 공정은, 예를 들어, 반도체 소자(1) 상에 도전 배선들(미도시)을 형성하는 공정에 해당할 수 있으며, 약 240℃ 이상, 상세하게는 약 240℃ 내지 약 400℃의 온도에서 수행될 수 있다.After this, a subsequent heat treatment process may be performed. Through the subsequent heat treatment process, crystallization of the dielectric material in the dielectric layer DL into a tetragonal crystal structure may be completed. The subsequent heat treatment process may correspond to, for example, a process of forming conductive wirings (not shown) on the
도 13b는 실시예들에 따른 반도체 소자의 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.13B is a cross-sectional view of a semiconductor device according to example embodiments. Hereinafter, content overlapping with the above description will be omitted.
도 13b를 참조하면, 반도체 소자(2)는 기판(100), 유전 막(DL), 시드 막(SL), 및 게이트 전극층(EL)을 포함할 수 있다. 유전 막(DL), 시드 막(SL), 및 게이트 전극층(EL)의 형성 방법은 앞서 도 13a의 유전 막(DL), 시드 막(SL), 및 게이트 전극층(EL)의 형성 방법의 예에서 설명한 바와 실질적으로 동일할 수 있다. 다만, 게이트 전극층(EL)은 기판(100) 내에 매립될 수 있다. Referring to FIG. 13B , the
실시예들에 따르면, 트렌치(101)가 기판(100) 내에 형성될 수 있다. 유전 막(DL)이 트렌치(101) 내에 실질적으로 콘포말하게 형성될 수 있다. 유전 막(DL)은 도 1의 유전 막(DL)의 예에서 설명한 바와 실질적으로 동일한 물질을 포함할 수 있다. 유전 막(DL)은 비정질 상태로 기판(100) 상에 증착될 수 있다. 시드 막(SL)이 유전 막(DL) 상에 형성될 수 있다. 시드 막(SL)은 유전 막(DL)에 포함된 유전 물질이 정방 결정 구조로 결정화될 수 있도록 돕는 시드 물질을 포함할 수 있다. 상기 시드 물질은 도 1을 참조하여 상술한 바와 실질적으로 동일할 수 있다. 게이트 전극층(EL)이 시드 막(SL) 상에 형성되어, 트렌치(101)를 채울 수 있다. 전극층(EL)이 형성되는 공정은 약 240℃ 이상, 상세하게는 240℃ 내지 400℃의 온도에서 수행될 수 있다. 따라, 게이트 전극층(EL)이 형성되는 공정 동안, 유전 막(DL)이 정방 결정 구조로 결정화될 수 있다. 게이트 전극층(EL)의 양측의 기판(100) 내에 소스/드레인 영역들(SDR)이 제공될 수 있다. In some embodiments, the
이 후, 후속 열처리 공정이 수행될 수 있다. 상기 후속 열처리 공정을 통해, 상기 유전 막(DL) 내의 유전 물질의 정방 결정 구조로의 결정화가 완료될 수 있다. 상기 후속 열처리 공정은, 예를 들어, 게이트 전극층(EL) 상에 도전 배선들(미도시)을 형성하는 공정에 해당할 수 있으며, 약 240℃ 이상, 상세하게는 약 240℃ 내지 약 400℃의 온도에서 수행될 수 있다.After this, a subsequent heat treatment process may be performed. Through the subsequent heat treatment process, crystallization of the dielectric material in the dielectric layer DL into a tetragonal crystal structure may be completed. The subsequent heat treatment process may correspond to, for example, a process of forming conductive wirings (not shown) on the gate electrode layer EL, at a temperature of about 240° C. or higher, specifically about 240° C. to about 400° C. temperature can be performed.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. Above, although embodiments of the present invention have been described with reference to the accompanying drawings, those of ordinary skill in the art to which the present invention pertains can implement the present invention in other specific forms without changing its technical spirit or essential features. You will understand that there is Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.
Claims (10)
상기 제1 전극과 상기 유전 막 사이에 제1 도전 시드 물질을 포함하는 제1 도전 시드 막을 형성하는 것;
상기 유전 막 상에 제2 도전 시드 물질을 포함하는 제2 도전 시드 막을 형성하는 것; 및
상기 제2 도전 시드 막 상에 제2 전극을 240℃ 내지 400℃의 온도 조건에서 형성하는 것을 포함하되,
상기 제2 전극을 형성하는 공정 동안, 상기 유전 막은 적어도 부분적으로 정방 결정 구조로 결정화되고,
상기 제1 도전 시드 물질의 격자 상수는 상기 유전 막에 포함된 상기 정방 결정 구조의 유전 물질의 수평 격자 상수와 2% 이하의 격자 불일치를 갖고,
상기 제1 도전 시드 물질은 상기 유전 물질과 다른 금속을 포함하고,
상기 제2 도전 시드 물질의 격자 상수는 상기 유전 막에 포함된 상기 정방 결정 구조의 유전 물질의 상기 수평 격자 상수와 2% 이하의 격자 불일치를 갖고,
상기 제2 도전 시드 물질은 상기 유전 물질과 다른 금속을 포함하는 커패시터의 제조 방법.
sequentially forming a first electrode and a dielectric film on the substrate;
forming a first conductive seed layer including a first conductive seed material between the first electrode and the dielectric layer;
forming a second conductive seed layer including a second conductive seed material on the dielectric layer; and
Comprising forming a second electrode on the second conductive seed layer at a temperature of 240°C to 400°C,
during the process of forming the second electrode, the dielectric film is at least partially crystallized into a tetragonal crystal structure,
a lattice constant of the first conductive seed material has a lattice mismatch of 2% or less with a horizontal lattice constant of the dielectric material of the tetragonal crystal structure included in the dielectric layer;
the first conductive seed material comprises a different metal than the dielectric material;
a lattice constant of the second conductive seed material has a lattice mismatch of 2% or less with the horizontal lattice constant of the tetragonal crystalline dielectric material included in the dielectric layer;
wherein the second conductive seed material includes a metal different from the dielectric material.
상기 제2 전극이 형성되기 이전, 상기 유전 막의 적어도 일부가 정방 결정 구조로 결정화된 커패시터의 제조 방법.The method of claim 1,
Before the second electrode is formed, at least a portion of the dielectric layer is crystallized into a tetragonal crystal structure.
상기 유전 막은 240℃ 내지 400℃의 온도에서 형성되는 커패시터의 제조 방법.3. The method of claim 2,
The method of manufacturing a capacitor wherein the dielectric film is formed at a temperature of 240 °C to 400 °C.
상기 유전 막은 35Å 내지 85Å의 두께로 형성되는 커패시터의 제조 방법.The method of claim 1,
The method of manufacturing a capacitor, wherein the dielectric layer is formed to a thickness of 35 Å to 85 Å.
상기 제1 도전 시드 물질의 금속 원자들 사이의 결합 길이와 상기 유전 막에 포함된 산화물의 정방 결정 구조의 산소 원자들 사이의 결합 길이의 불일치는 5% 이하인 커패시터의 제조 방법.The method of claim 1,
The mismatch between the bond length between the metal atoms of the first conductive seed material and the oxygen atoms of the tetragonal crystal structure of the oxide included in the dielectric layer is 5% or less.
상기 제1 도전 시드 물질은 코발트, 니켈, 구리, 또는 CoxN(3.5 < x < 4.5)이고,
상기 제1 도전 시드 물질은 입방 결정 구조(cubic crystal structure)를 갖는 커패시터의 제조 방법.
The method of claim 1,
wherein the first conductive seed material is cobalt, nickel, copper, or Co x N (3.5 < x <4.5);
The method of manufacturing a capacitor wherein the first conductive seed material has a cubic crystal structure.
상기 제1 전극 상에 제1 도전 시드 물질을 포함하는 제1 도전 시드 막을 형성하는 것
상기 제1 도전 시드 막 상에 유전 막을 형성하는 것;
상기 유전 막 상에 제2 도전 시드 물질을 포함하는 제2 도전 시드 막을 형성하는 것; 및
상기 제2 도전 시드 막 상에 제2 전극을 240℃내지 400℃의 온도 조건에서 형성하는 것
을 포함하되,
상기 제2 전극을 형성하는 공정 동안, 상기 유전 막의 유전 물질들 중 적어도 일부는 정방 결정 구조로 결정화되고,
상기 제1 도전 시드 물질은 상기 유전 물질들과 다른 금속을 포함하고,
상기 제1 도전 시드 물질의 금속 원자들 사이의 결합 길이와 상기 정방 결정 구조의 상기 유전 물질들의 산소 원자들 사이의 결합 길이의 불일치는 5% 이하이고,
상기 제2 도전 시드 물질의 격자 상수는 상기 유전 막에 포함된 상기 정방 결정 구조의 유전 물질의 수평 격자 상수와 2% 이하의 격자 불일치를 갖는 커패시터의 제조 방법.
forming a first electrode on the substrate;
forming a first conductive seed layer including a first conductive seed material on the first electrode
forming a dielectric layer on the first conductive seed layer;
forming a second conductive seed layer including a second conductive seed material on the dielectric layer; and
Forming a second electrode on the second conductive seed layer at a temperature of 240°C to 400°C
including,
During the process of forming the second electrode, at least some of the dielectric materials of the dielectric film are crystallized into a tetragonal crystal structure,
the first conductive seed material includes a metal different from the dielectric materials;
a mismatch between the bond length between the metal atoms of the first conductive seed material and the bond length between the oxygen atoms of the dielectric materials of the tetragonal crystal structure is 5% or less,
The lattice constant of the second conductive seed material has a lattice mismatch of 2% or less with the horizontal lattice constant of the tetragonal crystalline dielectric material included in the dielectric layer.
상기 유전 막을 형성하는 동안, 상기 유전 막의 다른 일부가 정방 결정 구조로 결정화되는 커패시터의 제조 방법.8. The method of claim 7,
During the formation of the dielectric film, another part of the dielectric film is crystallized into a tetragonal crystal structure.
상기 유전 막은 240℃ 내지 290℃의 온도에서 형성되는 커패시터의 제조 방법.9. The method of claim 8,
The method of manufacturing a capacitor wherein the dielectric film is formed at a temperature of 240 °C to 290 °C.
상기 기판 상에 제공되고, 정방 결정 구조의 유전 물질을 포함하는 유전 막;
상기 유전 막 상에 배치되고, 도전 시드 물질을 포함하는 도전 시드 막; 및
상기 도전 시드 막 상의 게이트 전극층을 포함하되,
상기 도전 시드 물질은 상기 유전 물질과 다른 금속을 포함하고, 상기 도전 시드 물질의 격자 상수는 상기 유전 물질의 수평 격자 상수와 2% 이하의 격자 불일치를 갖고,
상기 도전 시드 물질의 금속 원자들 사이의 결합 길이와 상기 정방 결정 구조의 상기 유전 물질의 산소 원자들 사이의 결합 길이의 불일치는 5% 이하인 반도체 소자.a substrate having source/drain regions;
a dielectric film provided on the substrate and including a dielectric material having a tetragonal crystal structure;
a conductive seed layer disposed on the dielectric layer and including a conductive seed material; and
a gate electrode layer on the conductive seed layer;
wherein the conductive seed material comprises a metal different from the dielectric material, and the lattice constant of the conductive seed material has a lattice mismatch of 2% or less with the horizontal lattice constant of the dielectric material;
a mismatch between a bond length between metal atoms of the conductive seed material and a bond length between oxygen atoms of the dielectric material of the tetragonal crystal structure is 5% or less.
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170118877A KR102428322B1 (en) | 2017-09-15 | 2017-09-15 | Method for manufacturing Capacitor and Semiconductor device |
| US15/938,234 US10453913B2 (en) | 2017-04-26 | 2018-03-28 | Capacitor, semiconductor device and methods of manufacturing the capacitor and the semiconductor device |
| DE102018108206.1A DE102018108206B4 (en) | 2017-04-26 | 2018-04-06 | Capacitor with a seed layer between electrode and dielectric layer |
| CN202111189869.1A CN113964269A (en) | 2017-04-26 | 2018-04-23 | Capacitor and method for manufacturing capacitor and semiconductor device |
| CN201810369447.4A CN108807345B (en) | 2017-04-26 | 2018-04-23 | Capacitor and method for manufacturing capacitor and semiconductor device |
| US16/573,156 US10658454B2 (en) | 2017-04-26 | 2019-09-17 | Capacitor, semiconductor device and methods of manufacturing the capacitor and the semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170118877A KR102428322B1 (en) | 2017-09-15 | 2017-09-15 | Method for manufacturing Capacitor and Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20190031402A KR20190031402A (en) | 2019-03-26 |
| KR102428322B1 true KR102428322B1 (en) | 2022-08-03 |
Family
ID=65949858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020170118877A KR102428322B1 (en) | 2017-04-26 | 2017-09-15 | Method for manufacturing Capacitor and Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102428322B1 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070232081A1 (en) * | 2006-04-04 | 2007-10-04 | Hynix Semiconductor Inc. | Method for forming tetragonal zirconium oxide layer and method for fabricating capacitor having the same |
| US20150031186A1 (en) * | 2009-02-06 | 2015-01-29 | Youn-Soo Kim | Method of fabricating semiconductor device having dielectric layer with improved electrical characteristics |
-
2017
- 2017-09-15 KR KR1020170118877A patent/KR102428322B1/en active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070232081A1 (en) * | 2006-04-04 | 2007-10-04 | Hynix Semiconductor Inc. | Method for forming tetragonal zirconium oxide layer and method for fabricating capacitor having the same |
| US7772132B2 (en) * | 2006-04-04 | 2010-08-10 | Hynix Semiconductor, Inc. | Method for forming tetragonal zirconium oxide layer and method for fabricating capacitor having the same |
| US20150031186A1 (en) * | 2009-02-06 | 2015-01-29 | Youn-Soo Kim | Method of fabricating semiconductor device having dielectric layer with improved electrical characteristics |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20190031402A (en) | 2019-03-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN108807345B (en) | Capacitor and method for manufacturing capacitor and semiconductor device | |
| US9853150B1 (en) | Method of fabricating epitaxial gate dielectrics and semiconductor device of the same | |
| US9590100B2 (en) | Semiconductor devices containing an epitaxial perovskite/doped strontium titanate structure | |
| KR102378427B1 (en) | Semiconductor device including capacitor | |
| TWI512979B (en) | Field-effect transistor device having a metal gate stack with an oxygen barrier layer | |
| US7928502B2 (en) | Transistor devices with nano-crystal gate structures | |
| US8203176B2 (en) | Dielectric, capacitor using dielectric, semiconductor device using dielectric, and manufacturing method of dielectric | |
| US8749022B2 (en) | Capacitor device and method of fabricating the same | |
| US11515157B2 (en) | Semiconductor device and method for fabricating the same | |
| US11410813B2 (en) | Semiconductor device with a booster layer and method for fabricating the same | |
| KR102466330B1 (en) | Capacitor and method for manufacturing the same | |
| KR20210109502A (en) | Semiconductor device | |
| KR20210014017A (en) | Semiconductor device and method for fabricating the same | |
| US8912611B2 (en) | Semiconductor device having a high-K gate dielectric layer | |
| US11961908B2 (en) | Vertical transistor and method for fabricating the same | |
| TW201601312A (en) | Semiconductor device and semiconductor device manufacturing method | |
| US11245021B2 (en) | Silicene electronic device | |
| KR102428322B1 (en) | Method for manufacturing Capacitor and Semiconductor device | |
| KR102246261B1 (en) | Capacitor for semicontuctor memory device and manufacturing method thereof | |
| KR101529674B1 (en) | Semiconductor device having insulating layer of cubic system or tetragonal system | |
| TW202133441A (en) | Semiconductor device having multiple dimensions of gate structures and method for fabricating the same | |
| US11935934B2 (en) | Semiconductor device and method for fabricating the same | |
| JP5372394B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR20220059987A (en) | Semiconductor device | |
| KR20090079000A (en) | Semiconductor memory device and the method for fabricating the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) | ||
| GRNT | Written decision to grant |