KR102419012B1

KR102419012B1 - Low noise image sensor

Info

Publication number: KR102419012B1
Application number: KR1020210008500A
Authority: KR
Inventors: 채영철; 박병철
Original assignee: 연세대학교 산학협력단
Priority date: 2021-01-21
Filing date: 2021-01-21
Publication date: 2022-07-07

Abstract

Disclosed is a low noise image sensor which can acquire low noise images by removing noise based on a plurality of trigger voltages outputted by a plurality of pulse counters by using the pulse counters. According to an embodiment of the present invention, the image sensor comprises: a light detector configured to output light for imaging and detect light reflected from an imaging target to output a pulse voltage; a pulse generation unit configured to generate a trigger pulse in accordance with the pulse voltage outputted from the light detector and select an output terminal to output the trigger pulse among a plurality of output terminals in accordance with a plurality of counter selection signals; and a plurality of pulse counters connected to the plurality of output terminals, and configured to output a trigger voltage in accordance with the trigger pulse outputted through the plurality of output terminals in accordance with the plurality of counter selection signals. The image sensor generates an image by determining a pixel value based on a plurality of trigger voltages outputted by the plurality of pulse counters.

Description

LOW NOISE IMAGE SENSOR

본 발명은 이미지 센서에 관한 것으로, 보다 상세하게는 복수의 펄스 계수기를 이용하여 펄스 계수기에서 출력되는 복수의 트리거 전압을 기반으로 노이즈를 제거하여 저 노이즈 이미지를 획득할 수 있는 저 노이즈 이미지 센서에 관한 것이다.The present invention relates to an image sensor, and more particularly, to a low-noise image sensor capable of obtaining a low-noise image by removing noise based on a plurality of trigger voltages output from a pulse counter using a plurality of pulse counters. will be.

이미지 센서는 자율주행 자동차용 라이다 센서, 증강 현실, 광 추적, 통신 및 에너지 응용 등의 다양한 분야에서 큰 관심을 끌고 있다. 이미지 센서는 SPAD 픽셀 어레이 등의 광 검출기와, 광 검출기에 의해 검출된 광에 따른 펄스를 계수하는 계수기를 포함할 수 있다.Image sensors are of great interest in a variety of fields, including lidar sensors for autonomous vehicles, augmented reality, light tracking, and communications and energy applications. The image sensor may include a photodetector, such as a SPAD pixel array, and a counter for counting pulses according to light detected by the photodetector.

광 검출기는 이미징을 위한 광을 출력하고, 출력된 광이 물체로부터 반사되어 수신되는 광을 통해 2차원 이미지를 생성하거나, 수신 광의 위상을 분석하여 3차원 이미지를 생성할 수 있다. 이미지 센서는 계수기에 의해 픽셀 단위로 픽셀 값을 결정하여 이미지를 생성한다.The photodetector may output light for imaging, and generate a two-dimensional image through the light that the output light is reflected from the object and is received, or may generate a three-dimensional image by analyzing the phase of the received light. The image sensor generates an image by determining pixel values in units of pixels by means of a counter.

일반적으로, SPAD 픽셀 어레이 이미지 센서는 SPAD 픽셀 어레이의 각 픽셀 별로 수신되는 광에 따라 포톤(photon)이 발생된다. SPAD 픽셀 어레이 이미지 센서는 이 포톤에 의해 발생되는 펄스광을 계수하기 위하여 각 픽셀 단위로 단일의 펄스 계수기가 사용되고 있다.In general, in the SPAD pixel array image sensor, photons are generated according to light received for each pixel of the SPAD pixel array. In the SPAD pixel array image sensor, a single pulse counter is used for each pixel to count the pulsed light generated by this photon.

한편, SPAD 픽셀 어레이 이미지 센서는 광 검출기에서 방출한 광이 물체로부터 반사되어 수신되는 광 뿐 아니라, 배경 광(background light)이 함께 SPAD 픽셀 어레이로 입사될 수 있다. 이러한 배경 광은 SPAD 픽셀 어레이 중 물체가 아닌 픽셀에 대해 펄스를 유발하여 이미지의 노이즈를 증가시키는 요인이 되고 있다.On the other hand, in the SPAD pixel array image sensor, not only the light emitted by the light detector is reflected from the object and received, but also background light may be incident to the SPAD pixel array. Such background light causes a pulse to a pixel other than an object in the SPAD pixel array, and is a factor that increases image noise.

본 발명은 복수의 펄스 계수기를 이용하여 펄스 계수기에서 출력되는 복수의 트리거 전압을 기반으로 노이즈를 제거하여 저 노이즈 이미지를 획득할 수 있는 이미지 센서를 제공하기 위한 것이다.An object of the present invention is to provide an image sensor capable of obtaining a low-noise image by removing noise based on a plurality of trigger voltages output from the pulse counter using a plurality of pulse counters.

또한, 본 발명은 복수의 펄스 계수기를 이용하여 펄스 계수기에서 출력되는 복수의 트리거 전압을 기반으로 노이즈 제거된 3차원 이미지를 획득할 수 있는 이미지 센서를 제공하기 위한 것이다.Another object of the present invention is to provide an image sensor capable of acquiring a three-dimensional image from which noise is removed based on a plurality of trigger voltages output from the pulse counters using a plurality of pulse counters.

본 발명의 실시예에 따른 이미지 센서는: 이미징을 위한 광을 출력하고, 이미징 대상으로부터 반사된 광을 검출하여 펄스 전압을 출력하도록 구성되는 광 검출기; 상기 광 검출기로부터 출력되는 상기 펄스 전압에 따라 트리거 펄스를 생성하고, 복수의 계수기 선택 신호에 따라 복수의 출력단 중에서 상기 트리거 펄스를 출력할 출력단을 선택하도록 구성되는 펄스 생성부; 및 상기 복수의 출력단과 각각 연결되고, 상기 복수의 계수기 선택 신호에 따라 상기 복수의 출력단을 통해 출력되는 상기 트리거 펄스에 따라 트리거 전압을 출력하도록 구성되는 복수의 펄스 계수기;를 포함하고, 상기 복수의 펄스 계수기에서 출력되는 복수의 트리거 전압을 기반으로 픽셀 값을 결정하여 이미지를 생성한다.An image sensor according to an embodiment of the present invention includes: a photo detector configured to output light for imaging, detect light reflected from an imaging target, and output a pulse voltage; a pulse generator configured to generate a trigger pulse according to the pulse voltage output from the photodetector, and to select an output terminal to output the trigger pulse from among a plurality of output terminals according to a plurality of counter selection signals; and a plurality of pulse counters respectively connected to the plurality of output terminals and configured to output a trigger voltage according to the trigger pulses output through the plurality of output terminals according to the plurality of counter selection signals. An image is generated by determining a pixel value based on a plurality of trigger voltages output from the pulse counter.

상기 펄스 생성부는: 상기 광 검출기에 직렬 연결되고, 상기 광 검출기에 의해 생성되는 펄스 전압을 반전시켜 제1 펄스 전압을 출력하도록 구성되는 제1 인버터; 상기 제1 인버터에 직렬 연결되고, 상기 제1 인버터로부터 출력되는 상기 제1 펄스 전압을 반전시켜 제2 펄스 전압을 출력하도록 구성되는 제2 인버터; 상기 제1 펄스 전압, 상기 제2 펄스 전압 및 제1 계수기 선택 신호를 입력받고, 제1 펄스 계수기로 제1 트리거 펄스를 출력하도록 구성되는 제1 NOR 게이트; 및 상기 제1 펄스 전압, 상기 제2 펄스 전압 및 제2 계수기 선택 신호를 입력받고, 제2 펄스 계수기로 제2 트리거 펄스를 출력하도록 구성되는 제2 NOR 게이트;를 포함할 수 있다.The pulse generator may include: a first inverter connected in series to the photodetector and configured to invert a pulse voltage generated by the photodetector to output a first pulse voltage; a second inverter connected in series to the first inverter and configured to output a second pulse voltage by inverting the first pulse voltage output from the first inverter; a first NOR gate configured to receive the first pulse voltage, the second pulse voltage, and a first counter selection signal, and output a first trigger pulse to the first pulse counter; and a second NOR gate configured to receive the first pulse voltage, the second pulse voltage, and a second counter selection signal and output a second trigger pulse to the second pulse counter.

상기 광이 출력되는 제1 시간 구간 동안, 상기 제1 계수기 선택 신호는 로우 레벨이고, 상기 제2 계수기 선택 신호는 하이 레벨이며, 상기 광이 출력되지 않는 제2 시간 구간 동안 상기 제1 계수기 선택 신호는 하이 레벨이고, 상기 제2 계수기 선택 신호는 로우 레벨일 수 있다.During a first time interval in which the light is output, the first counter selection signal is at a low level, the second counter selection signal is at a high level, and during a second time interval in which the light is not output, the first counter selection signal may have a high level, and the second counter selection signal may have a low level.

본 발명의 실시예에 따른 이미지 센서는: 상기 제1 시간 구간 동안 상기 제1 펄스 계수기에 의해 누적되는 제1 트리거 전압을 제1 펄스 계수 값으로 변환하고, 상기 제2 시간 구간 동안 상기 제2 펄스 계수기에 의해 누적되는 제2 트리거 전압을 제2 펄스 계수 값으로 변환하도록 구성되는 아날로그 디지털 변환기;를 더 포함할 수 있다.The image sensor according to an embodiment of the present invention includes: converting a first trigger voltage accumulated by the first pulse counter during the first time period into a first pulse count value, and converting the second pulse during the second time period It may further include an analog-to-digital converter configured to convert the second trigger voltage accumulated by the counter into a second pulse count value.

본 발명의 실시예에 따른 이미지 센서는: 상기 제1 펄스 계수 값과 상기 제2 펄스 계수 값 간의 차분 값을 산출하고, 상기 차분 값을 기반으로 픽셀 값을 결정하도록 구성될 수 있다.The image sensor according to an embodiment of the present invention may be configured to: calculate a difference value between the first pulse coefficient value and the second pulse coefficient value, and determine a pixel value based on the difference value.

상기 제1 시간 구간과 상기 제2 시간 구간은 중첩되지 않으며, 동일한 시간 주기를 가질 수 있다.The first time period and the second time period do not overlap and may have the same time period.

상기 펄스 생성부는: 상기 제2 인버터로부터 출력되는 상기 제2 펄스 전압과, 리셋 전압을 입력받아 AND 연산을 수행하고, 작동 펄스를 출력하도록 구성되는 AND 게이트; 및 상기 AND 게이트에서 출력되는 상기 작동 펄스에 따라 작동하여 상기 광 검출기의 출력단을 리셋시키도록 구성되는 리셋 트랜지스터;를 더 포함할 수 있다.The pulse generator includes: an AND gate configured to receive the second pulse voltage output from the second inverter and a reset voltage, perform an AND operation, and output an operation pulse; and a reset transistor configured to operate according to the operation pulse output from the AND gate to reset the output terminal of the photo detector.

상기 작동 펄스는 상기 제1 트리거 펄스와 시간 차를 가지고 상기 제1 펄스 계수기로 출력되고, 상기 작동 펄스는 상기 제2 트리거 펄스와 시간 차를 가지고 상기 제2 펄스 계수기로 출력될 수 있다.The operation pulse may be output to the first pulse counter with a time difference from the first trigger pulse, and the operation pulse may be output to the second pulse counter with a time difference from the second trigger pulse.

상기 제1 펄스 계수기는: 제1 작동 전압이 인가되는 제1 전극과 제1 전압 출력단 사이에 연결되는 제1 누적 커패시터; 상기 제1 누적 커패시터에 직렬 연결되고, 상기 제1 전압 출력단에 일단이 연결되고, 타단에는 제1 기준 전압이 형성되는 제1 출력 트랜지스터; 상기 제1 출력 트랜지스터에 직렬 연결되고, 제1 게이트단에 상기 제1 트리거 펄스가 입력되는 제1 작동 트랜지스터; 및 상기 제1 작동 트랜지스터와 접지 사이에 직렬 연결되고, 제1 게이트단에 상기 작동 펄스가 입력되는 제1 방전 트랜지스터;를 포함할 수 있다.The first pulse counter may include: a first accumulation capacitor connected between a first electrode to which a first operating voltage is applied and a first voltage output terminal; a first output transistor connected in series to the first accumulation capacitor, one end connected to the first voltage output terminal, and a first reference voltage formed at the other end; a first operation transistor connected in series to the first output transistor and to which the first trigger pulse is input to a first gate terminal; and a first discharge transistor connected in series between the first operation transistor and the ground, and to which the operation pulse is input to a first gate terminal.

상기 제2 펄스 계수기는: 제1 작동 전압이 인가되는 제2 전극과 제2 전압 출력단 사이에 연결되는 제2 누적 커패시터; 상기 제2 누적 커패시터에 직렬 연결되고, 상기 제2 전압 출력단에 일단이 연결되고, 타단에는 제2 기준 전압이 형성되는 제2 출력 트랜지스터; 상기 제2 출력 트랜지스터에 직렬 연결되고, 제2 게이트단에 상기 제2 트리거 펄스가 입력되는 제2 작동 트랜지스터; 및 상기 제2 작동 트랜지스터와 접지 사이에 직렬 연결되고, 게이트단에 상기 작동 펄스가 입력되는 제2 방전 트랜지스터;를 포함할 수 있다.The second pulse counter may include: a second accumulation capacitor connected between a second electrode to which a first operating voltage is applied and a second voltage output terminal; a second output transistor connected in series to the second accumulation capacitor, one end connected to the second voltage output terminal, and a second reference voltage formed at the other end; a second operation transistor connected in series to the second output transistor and to which the second trigger pulse is input to a second gate terminal; and a second discharge transistor connected in series between the second operation transistor and the ground, and to which the operation pulse is input at a gate terminal.

상기 펄스 생성부는: 상기 광 검출기에 직렬 연결되고, 상기 광 검출기에 의해 생성되는 펄스 전압을 반전시켜 제1 펄스 전압을 출력하도록 구성되는 제1 인버터; 상기 제1 인버터에 직렬 연결되고, 상기 제1 인버터로부터 출력되는 상기 제1 펄스 전압을 반전시켜 제2 펄스 전압을 출력하도록 구성되는 제2 인버터; 상기 제1 펄스 전압, 상기 제2 펄스 전압 및 제1 계수기 선택 신호를 입력받아 NOR 연산을 수행하고, 제1 펄스 계수기로 제1 트리거 펄스를 출력하도록 구성되는 제1 NOR 게이트; 상기 제1 펄스 전압, 상기 제2 펄스 전압 및 제2 계수기 선택 신호를 입력받아 NOR 연산을 수행하고, 제2 펄스 계수기로 제2 트리거 펄스를 출력하도록 구성되는 제2 NOR 게이트; 상기 제1 펄스 전압, 상기 제2 펄스 전압 및 제3 계수기 선택 신호를 입력받아 NOR 연산을 수행하고, 제3 펄스 계수기로 제3 트리거 펄스를 출력하도록 구성되는 제3 NOR 게이트; 및 상기 제1 펄스 전압, 상기 제2 펄스 전압 및 제4 계수기 선택 신호를 입력받아 NOR 연산을 수행하고, 제4 펄스 계수기로 제4 트리거 펄스를 출력하도록 구성되는 제4 NOR 게이트;를 포함할 수 있다.The pulse generator may include: a first inverter connected in series to the photodetector and configured to invert a pulse voltage generated by the photodetector to output a first pulse voltage; a second inverter connected in series to the first inverter and configured to output a second pulse voltage by inverting the first pulse voltage output from the first inverter; a first NOR gate configured to receive the first pulse voltage, the second pulse voltage, and a first counter selection signal, perform a NOR operation, and output a first trigger pulse to the first pulse counter; a second NOR gate configured to receive the first pulse voltage, the second pulse voltage, and a second counter selection signal, perform a NOR operation, and output a second trigger pulse to a second pulse counter; a third NOR gate configured to receive the first pulse voltage, the second pulse voltage, and a third counter selection signal, perform a NOR operation, and output a third trigger pulse to a third pulse counter; and a fourth NOR gate configured to receive the first pulse voltage, the second pulse voltage, and a fourth counter selection signal, perform a NOR operation, and output a fourth trigger pulse to a fourth pulse counter have.

상기 광 검출기로부터 출력되는 광의 위상을 기준으로, 위상 0°내지 90°에 해당하는 제1 시간 구간 동안, 상기 제1 계수기 선택 신호는 로우 레벨이고, 상기 제2 계수기 선택 신호, 상기 제3 계수기 선택 신호, 및 상기 제4 계수기 선택 신호는 하이 레벨이고, 위상 90°내지 180°에 해당하는 제2 시간 구간 동안, 상기 제2 계수기 선택 신호는 로우 레벨이고, 상기 제1 계수기 선택 신호, 상기 제3 계수기 선택 신호, 및 상기 제4 계수기 선택 신호는 하이 레벨이고, 위상 180°내지 270°에 해당하는 제3 시간 구간 동안, 상기 제3 계수기 선택 신호는 로우 레벨이고, 상기 제1 계수기 선택 신호, 상기 제2 계수기 선택 신호, 및 상기 제4 계수기 선택 신호는 하이 레벨이고, 위상 270°내지 360°에 해당하는 제4 시간 구간 동안, 상기 제4 계수기 선택 신호는 로우 레벨이고, 상기 제1 계수기 선택 신호, 상기 제2 계수기 선택 신호, 및 상기 제3 계수기 선택 신호는 하이 레벨일 수 있다.During a first time period corresponding to a phase of 0° to 90° based on the phase of the light output from the photodetector, the first counter selection signal is at a low level, and the second counter selection signal and the third counter selection signal signal, and the fourth counter selection signal is at a high level, during a second time period corresponding to a phase of 90° to 180°, the second counter selection signal is at a low level, and the first counter selection signal, the third a counter selection signal and the fourth counter selection signal are at a high level, and during a third time period corresponding to a phase of 180° to 270°, the third counter selection signal is a low level, the first counter selection signal, the a second counter selection signal and the fourth counter selection signal are at a high level, during a fourth time period corresponding to a phase of 270° to 360°, the fourth counter selection signal is a low level, and the first counter selection signal , the second counter selection signal, and the third counter selection signal may have a high level.

본 발명의 실시예에 따른 이미지 센서는: 상기 제1 시간 구간 동안 상기 제1 펄스 계수기에 의해 누적되는 제1 트리거 전압을 제1 펄스 계수 값으로 변환하고, 상기 제2 시간 구간 동안 상기 제2 펄스 계수기에 의해 누적되는 제2 트리거 전압을 제2 펄스 계수 값으로 변환하고, 상기 제3 시간 구간 동안 상기 제3 펄스 계수기에 의해 누적되는 제3 트리거 전압을 제3 펄스 계수 값으로 변환하고, 상기 제4 시간 구간 동안 상기 제4 펄스 계수기에 의해 누적되는 제4 트리거 전압을 제4 펄스 계수 값으로 변환하도록 구성되는 아날로그 디지털 변환기;를 더 포함할 수 있다.The image sensor according to an embodiment of the present invention includes: converting a first trigger voltage accumulated by the first pulse counter during the first time period into a first pulse count value, and converting the second pulse during the second time period converts a second trigger voltage accumulated by the counter into a second pulse count value, converts a third trigger voltage accumulated by the third pulse counter during the third time period into a third pulse count value, and The method may further include an analog-to-digital converter configured to convert a fourth trigger voltage accumulated by the fourth pulse counter during a 4 time period into a fourth pulse count value.

본 발명의 실시예에 따른 이미지 센서는: 상기 제1 펄스 계수 값과 상기 제2 펄스 계수 값 간의 제1 차분 값을 산출하고, 상기 제2 펄스 계수 값과 상기 제4 펄스 계수 값 간의 제2 차분 값을 산출하고, 상기 제1 차분 값과 상기 제2 차분 값의 합에 대한, 상기 제2 차분 값의 비에 따라 상기 이미징 대상의 거리를 산출하여 3차원 이미지를 생성하도록 구성될 수 있다.An image sensor according to an embodiment of the present invention includes: calculating a first difference value between the first pulse count value and the second pulse count value, and a second difference between the second pulse count value and the fourth pulse count value and calculating a distance to the imaging target according to a ratio of the second difference value to the sum of the first difference value and the second difference value to generate a three-dimensional image.

상기 작동 펄스는 상기 제1 트리거 펄스와 시간 차를 가지고 상기 제1 펄스 계수기로 출력되고, 상기 작동 펄스는 상기 제2 트리거 펄스와 시간 차를 가지고 상기 제2 펄스 계수기로 출력되고, 상기 작동 펄스는 상기 제3 트리거 펄스와 시간 차를 가지고 상기 제3 펄스 계수기로 출력되고, 상기 작동 펄스는 상기 제4 트리거 펄스와 시간 차를 가지고 상기 제4 펄스 계수기로 출력될 수 있다.the actuating pulse is output to the first pulse counter with a time difference from the first trigger pulse, the actuating pulse is output to the second pulse counter with a time difference from the second trigger pulse, the actuating pulse is The third trigger pulse may be output to the third pulse counter with a time difference, and the operation pulse may be output to the fourth pulse counter with a time difference from the fourth trigger pulse.

상기 제1 펄스 계수기, 상기 제2 펄스 계수기, 상기 제3 펄스 계수기, 및 상기 제4 펄스 계수기는: 각각 미리 설정된 작동 전압이 인가되는 전극과 전압 출력단 사이에 연결되는 누적 커패시터; 상기 누적 커패시터에 직렬 연결되고, 상기 전압 출력단에 일단이 연결되고, 타단에는 기준 전압이 형성되는 출력 트랜지스터; 상기 출력 트랜지스터에 직렬 연결되고, 게이트단에 트리거 펄스가 입력되는 작동 트랜지스터; 및 상기 작동 트랜지스터와 접지 사이에 직렬 연결되고, 게이트단에 상기 작동 펄스가 입력되는 방전 트랜지스터;를 포함할 수 있다.The first pulse counter, the second pulse counter, the third pulse counter, and the fourth pulse counter may include: an accumulation capacitor connected between an electrode to which a preset operating voltage is applied and a voltage output terminal, respectively; an output transistor connected in series to the accumulation capacitor, one end connected to the voltage output terminal, and a reference voltage formed at the other end; an operation transistor connected in series to the output transistor and to which a trigger pulse is input to a gate terminal; and a discharge transistor connected in series between the operation transistor and the ground, and to which the operation pulse is input at a gate terminal.

본 발명의 실시예에 의하면, 복수의 펄스 계수기를 이용하여 펄스 계수기에서 출력되는 복수의 트리거 전압을 기반으로 노이즈를 제거하여 저 노이즈 이미지를 획득할 수 있는 저 노이즈 이미지 센서가 제공된다.According to an embodiment of the present invention, there is provided a low-noise image sensor capable of obtaining a low-noise image by removing noise based on a plurality of trigger voltages output from the pulse counter using a plurality of pulse counters.

또한, 본 발명의 실시예에 의하면, 복수의 펄스 계수기를 이용하여 펄스 계수기에서 출력되는 복수의 트리거 전압을 기반으로 노이즈 제거된 3차원 이미지를 획득할 수 있는 저 노이즈 3차원 이미지 센서가 제공된다.In addition, according to an embodiment of the present invention, there is provided a low noise 3D image sensor capable of obtaining a 3D image from which noise is removed based on a plurality of trigger voltages output from the pulse counters using a plurality of pulse counters.

도 1은 본 발명의 실시예에 따른 이미지 센서의 회로도이다.
도 2는 본 발명의 실시예에 따른 이미지 센서의 신호 타이밍도이다.
도 3은 본 발명의 실시예에 따른 이미지 센서를 구성하는 펄스 생성부의 작동 상태를 나타낸 도면이다.
도 4는 본 발명의 실시예에 따른 이미지 센서를 구성하는 제1 펄스 계수기의 작동 상태를 나타낸 도면이다.
도 5는 본 발명의 실시예에 따른 이미지 센서를 구성하는 제2 펄스 계수기의 작동 상태를 나타낸 도면이다.
도 6은 본 발명의 실시예에 따른 이미지 센서를 구성하는 펄스 생성부의 리셋 동작을 나타낸 도면이다.
도 7은 본 발명의 실시예에 따른 이미지 센서의 블록 다이어그램이다.
도 8은 본 발명의 실시예에 따른 이미지 센서를 구성하는 아날로그 디지털 변환기의 구성도이다.
도 9는 본 발명의 실시예에 따른 이미지 센서를 구성하는 아날로그 디지털 변환기의 단일 프레임 타이밍도이다.
도 10은 본 발명의 다른 실시예에 따른 이미지 센서의 회로도이다.
도 11은 도 10의 실시예에 따른 이미지 센서의 신호 타이밍도이다.
도 12는 본 발명의 실시예에 따른 이미지 센서의 DCR(dark count rate)의 누적 밀도 함수를 나타낸 도면이다.
도 13은 본 발명의 실시예에 따른 이미지 센서의 파장에 따른 PDP(photon detection probability) 분포를 나타낸 도면이다.
도 14는 본 발명의 실시예에 따른 이미지 센서를 구성하는 펄스 계수기의 DNL(differential nonlinearity error) 성능을 나타낸 도면이다.
도 15는 본 발명의 실시예에 따른 이미지 센서를 구성하는 펄스 계수기의 INL(integral nonlinearity error) 성능을 나타낸 도면이다.
도 16은 본 발명의 실시예에 따른 이미지 센서의 물체 거리에 따른 1-σ 거리 불확실성(distance uncertainty)을 나타낸 도면이다.
도 17 및 도 18은 본 발명의 실시예에 따른 이미지 센서에 의해 획득한 3D 이미지를 나타낸 도면이다.1 is a circuit diagram of an image sensor according to an embodiment of the present invention.
2 is a signal timing diagram of an image sensor according to an embodiment of the present invention.
3 is a diagram illustrating an operating state of a pulse generator constituting an image sensor according to an exemplary embodiment of the present invention.
4 is a diagram illustrating an operating state of a first pulse counter constituting an image sensor according to an embodiment of the present invention.
5 is a diagram illustrating an operating state of a second pulse counter constituting an image sensor according to an exemplary embodiment of the present invention.
6 is a diagram illustrating a reset operation of a pulse generator constituting an image sensor according to an embodiment of the present invention.
7 is a block diagram of an image sensor according to an embodiment of the present invention.
8 is a block diagram of an analog-to-digital converter constituting an image sensor according to an embodiment of the present invention.
9 is a single frame timing diagram of an analog-to-digital converter constituting an image sensor according to an embodiment of the present invention.
10 is a circuit diagram of an image sensor according to another embodiment of the present invention.
11 is a signal timing diagram of the image sensor according to the embodiment of FIG. 10 .
12 is a diagram illustrating a cumulative density function of a dark count rate (DCR) of an image sensor according to an embodiment of the present invention.
13 is a diagram illustrating a photon detection probability (PDP) distribution according to a wavelength of an image sensor according to an embodiment of the present invention.
14 is a diagram illustrating differential nonlinearity error (DNL) performance of a pulse counter constituting an image sensor according to an embodiment of the present invention.
15 is a diagram illustrating integral nonlinearity error (INL) performance of a pulse counter constituting an image sensor according to an embodiment of the present invention.
16 is a diagram illustrating 1-σ distance uncertainty according to an object distance of an image sensor according to an embodiment of the present invention.
17 and 18 are diagrams illustrating 3D images obtained by an image sensor according to an embodiment of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention and methods of achieving them will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various different forms, and only these embodiments allow the disclosure of the present invention to be complete, and common knowledge in the art to which the present invention pertains It is provided to fully inform those who have the scope of the invention, and the present invention is only defined by the scope of the claims. Like reference numerals refer to like elements throughout.

본 명세서에서, 어떤 부분이 어떤 구성요소를 '포함'한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 본 명세서에서 사용되는 '~부'는 적어도 하나의 기능이나 동작을 처리하는 단위로서, 예를 들어 소프트웨어, FPGA 또는 하드웨어 구성요소를 의미할 수 있다. '~부'에서 제공하는 기능은 복수의 구성요소에 의해 분리되어 수행되거나, 다른 추가적인 구성요소와 통합될 수도 있다. 본 명세서의 '~부'는 반드시 소프트웨어 또는 하드웨어에 한정되지 않으며, 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고, 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 이하에서는 도면을 참조하여 본 발명의 실시예에 대해서 구체적으로 설명하기로 한다.In the present specification, when a part 'includes' a certain component, it means that other components may be further included, rather than excluding other components, unless otherwise stated. As used herein, '~ unit' is a unit for processing at least one function or operation, and may refer to, for example, software, FPGA, or hardware component. A function provided by '~ unit' may be performed separately by a plurality of components, or may be integrated with other additional components. The term '~' in the present specification is not necessarily limited to software or hardware, and may be configured to reside in an addressable storage medium, or may be configured to reproduce one or more processors. Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.Advantages and features of the present invention and methods of achieving them will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various different forms, and only these embodiments allow the disclosure of the present invention to be complete, and common knowledge in the art to which the present invention pertains It is provided to fully inform those who have the scope of the invention, and the present invention is only defined by the scope of the claims.

도 1은 본 발명의 실시예에 따른 이미지 센서의 회로도이다. 도 2는 본 발명의 실시예에 따른 이미지 센서의 신호 타이밍도이다. 도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 이미지 센서(100)는 광 검출기(110), 펄스 생성부(120), 및 복수의 펄스 계수기(130, 140)를 포함할 수 있다.1 is a circuit diagram of an image sensor according to an embodiment of the present invention. 2 is a signal timing diagram of an image sensor according to an embodiment of the present invention. 1 and 2 , an image sensor 100 according to an embodiment of the present invention may include a photodetector 110 , a pulse generator 120 , and a plurality of pulse counters 130 and 140 . .

광 검출기(110)는 이미징을 위한 광(E_L)을 출력하고, 이미징 대상(물체나, 사람 등의 대상체)으로부터 반사된 광(I_L)을 검출하여 펄스 전압(P_S)을 출력할 수 있다. 광 검출기(110)는 예를 들어, 단일 광자 검출기(SPAD; Single Photon Avalanche Diode)일 수 있으나, 이에 한정되지는 않는다.The photodetector 110 outputs the light E _L for imaging, detects the light I _L reflected from the imaging target (object or an object such as a person), and outputs a pulse voltage P _S . have. The photo detector 110 may be, for example, a single photon detector (SPAD), but is not limited thereto.

광 검출기(110)는 이미징을 위한 광(E_L)을 펄스 형태로 주기적으로 출력할 수 있다. 광 검출기(110)는 광 출력 개시 시점(T1)부터 광 출력 종료 시점(T2)까지 이미징을 위한 하이 레벨의 광(E_L)을 출력하고, 광 출력 종료 시점(T2)부터 일정 시간 동안 광을 출력하지 않을 수 있다.The photodetector 110 may periodically output the light E _L for imaging in the form of a pulse. The photodetector 110 outputs high-level light E _L for imaging from the light output start time T1 to the light output end time T2, and emits light for a predetermined time from the light output end time T2. may not be printed.

펄스 생성부(120)는 광 검출기(110)로부터 출력되는 펄스 전압에 따라 트리거 펄스(φ_TRGA, φ_TRGB)를 생성하고, 복수의 계수기 선택 신호(φ_A, φ_B)에 따라 복수의 출력단 중 트리거 펄스(φ_TRGA, φ_TRGB)를 출력할 하나의 출력단을 선택할 수 있다.The pulse generator 120 generates trigger pulses (φ _TRGA , φ _TRGB ) according to the pulse voltage output from the photodetector 110 , and among a plurality of output terminals according to a plurality of counter selection signals (φ _A , φ _B ) One output stage to output trigger pulses (φ _TRGA , φ _TRGB ) can be selected.

펄스 생성부(120)에 의해 트리거 펄스(φ_TRGA, φ_TRGB)는 복수의 출력단 중 어느 하나의 출력단으로 출력되고, 그 동안에 다른 출력단에는 트리거 펄스(φ_TRGA, φ_TRGB)가 출력되지 않을 수 있다.Trigger pulses (φ _TRGA , φ _TRGB ) by the pulse generator 120 are output to any one output terminal among the plurality of output terminals, and trigger pulses (φ _TRGA , φ _TRGB ) may not be output to the other output terminal during that time .

복수의 펄스 계수기(130, 140)는 대응되는 펄스 생성부(120)의 복수의 출력단과 각각 연결될 수 있다. 복수의 펄스 계수기(130, 140)는 복수의 계수기 선택 신호(φ_A, φ_B)에 따라 복수의 출력단을 통해 출력되는 트리거 펄스(φ_TRGA, φ_TRGB)를 계수할 수 있다.The plurality of pulse counters 130 and 140 may be respectively connected to a plurality of output terminals of the corresponding pulse generator 120 . The plurality of pulse counters 130 and 140 may count trigger pulses φ _TRGA and φ _TRGB output through a plurality of output terminals according to the plurality of counter selection signals φ _A and φ _B .

복수의 펄스 계수기(130, 140)는 제1 펄스 계수기(130)와, 제2 펄스 계수기(140)를 포함할 수 있다. 제1 펄스 계수기(130)는 펄스 생성부(120)의 제1 NOR 게이트(N_GA)의 출력단과 연결되어 제1 NOR 게이트(N_GA)의 출력단으로부터 제1 트리거 펄스(φ_TRGA)를 입력받을 수 있다.The plurality of pulse counters 130 and 140 may include a first pulse counter 130 and a second pulse counter 140 . The first pulse counter 130 is connected to the output terminal of the first NOR gate N _GA of the pulse generator 120 to receive the first trigger pulse φ _TRGA from the output terminal of the first NOR gate N _GA . can

제2 펄스 계수기(140)는 펄스 생성부(120)의 제2 NOR 게이트(N_GB)의 출력단과 연결되어 제2 NOR 게이트(N_GB)의 출력단으로부터 제2 트리거 펄스(φ_TRGB)를 입력받을 수 있다.The second pulse counter 140 is connected to the output terminal of the second NOR gate (N _GB ) of the pulse generator 120 to receive the second trigger pulse (φ _TRGB ) from the output terminal of the second NOR gate (N _GB ) can

제1 펄스 계수기(130)는 제1 계수기 선택 신호(φ_A)에 따라 펄스 생성부(120)의 제1 NOR 게이트(N_GA)의 출력단을 통해 출력되는 제1 트리거 펄스(φ_TRGA)를 계수할 수 있다.The first pulse counter 130 counts the first trigger pulse φ _TRGA output through the output terminal of the first NOR gate N _GA of the pulse generator 120 according to the first counter selection signal φ _A can do.

제2 펄스 계수기(140)는 제2 계수기 선택 신호(φ_B)에 따라 펄스 생성부(120)의 제2 NOR 게이트(N_GB)의 출력단을 통해 출력되는 제2 트리거 펄스(φ_TRGB)를 계수할 수 있다.The second pulse counter 140 counts the second trigger pulse (φ _TRGB ) output through the output terminal of the second NOR gate (N _GB ) of the pulse generator 120 according to the second counter selection signal (φ _B ) can do.

펄스 생성부(120)는 제1 인버터(I₁), 제2 인버터(I₂), 제1 NOR 게이트(N_GA), 제2 NOR 게이트(N_GB), AND 게이트(A_G), 및 리셋 트랜지스터(M_AR)를 포함할 수 있다.The pulse generator 120 includes a first inverter (I ₁ ), a second inverter (I ₂ ), a first NOR gate (N _GA ), a second NOR gate (N _GB ), an AND gate (A _G ), and a reset It may include a transistor M _AR .

제1 인버터(I₁)는 광 검출기(110)에 직렬 연결될 수 있다. 제1 인버터(I₁)는 광 검출기(110)에 의해 생성되는 펄스 전압(P_S)을 반전시켜 제1 노드(N₁)에 제1 펄스 전압을 출력할 수 있다.The first inverter I ₁ may be connected in series to the photo detector 110 . The first inverter I ₁ inverts the pulse voltage _PS generated by the photodetector 110 to output the first pulse voltage to the first node N ₁ .

제2 인버터(I₂)는 제1 인버터(I₁)에 직렬 연결될 수 있다. 제2 인버터(I₂)는 제1 인버터(I₁)로부터 출력되는 제1 펄스 전압을 반전시켜 제2 노드(N₂)에 제2 펄스 전압을 출력할 수 있다.The second inverter (I ₂ ) may be connected in series to the first inverter (I ₁ ). The second inverter I ₂ may invert the first pulse voltage output from the first inverter I ₁ to output the second pulse voltage to the second node N ₂ .

제1 NOR 게이트(N_GA)는 제1 인버터(I₁)에서 출력되는 제1 노드(N₁)의 제1 펄스 전압, 제2 인버터(I₂)에서 출력되는 제2 노드(N₂)의 제2 펄스 전압, 및 제1 계수기 선택 신호(φ_A)를 입력받아 NOR 연산을 수행하고, 제1 펄스 계수기(130)로 제1 트리거 펄스(φ_TRGA)를 출력할 수 있다.The first NOR gate (N _GA ) is the first pulse voltage of the first node (N ₁ ) output from the first inverter (I ₁ ), the second node (N ₂ ) output from the second inverter (I ₂ ) A NOR operation may be performed by receiving the second pulse voltage and the first counter selection signal φ _A , and a first trigger pulse φ _TRGA may be output to the first pulse counter 130 .

제2 NOR 게이트(N_GB)는 제1 인버터(I₁)에서 출력되는 제1 노드(N₁)의 제1 펄스 전압, 제2 인버터(I₂)에서 출력되는 제2 노드(N₂)의 제2 펄스 전압, 및 제2 계수기 선택 신호(φ_B)를 입력받아 NOR 연산을 수행하고, 제2 펄스 계수기(140)로 제2 트리거 펄스(φ_TRGB)를 출력할 수 있다.The second NOR gate (N _GB ) is the first pulse voltage of the first node (N ₁ ) output from the first inverter (I ₁ ), the second node (N ₂ ) output from the second inverter (I ₂ ) The second pulse voltage and the second counter selection signal φ _B may be received, a NOR operation may be performed, and a second trigger pulse φ _TRGB may be output to the second pulse counter 140 .

광 검출기(110)로부터 광이 출력되는 제1 시간 구간(P_A) 동안, 제1 계수기 선택 신호(φ_A)는 로우 레벨(low level)이고, 제2 계수기 선택 신호(φ_B)는 하이 레벨(high level)일 수 있다.During the first time period P _A in which light is output from the photodetector 110 , the first counter selection signal φ _A is at a low level, and the second counter selection signal φ _B is at a high level (high level).

광 검출기(110)로부터 광이 출력되지 않는 광 출력 종료 시점(T₂) 부터 설정 시점(T₃)까지 제2 시간 구간(P_B) 동안, 제1 계수기 선택 신호(φ_A)는 하이 레벨이고, 제2 계수기 선택 신호(φ_B)는 로우 레벨일 수 있다.During the second time interval (P _B ) from the end time (T ₂ ) of the light output at which no light is output from the photo detector (110) to the set time (T ₃ ), the first counter selection signal (φ _A ) is at a high level and , the second counter selection signal φ _B may be at a low level.

제1 계수기 선택 신호(φ_A)가 로우 레벨인 제1 시간 구간과, 제2 계수기 선택 신호(φ_B)가 로우 레벨인 제2 시간 구간(P_B)은 중첩되지 않으며, 동일한 시간 주기를 가질 수 있다.The first time interval in which the first counter selection signal φ _A is low level and the second time interval P _B in which the second counter selection signal φ _B is low level do not overlap and have the same time period can

즉, 제1 계수기 선택 신호(φ_A)와, 제2 계수기 선택 신호(φ_B)는 교대로 온/오프(On/Off)가 반복되는 상보적 시간 윈도우(complementary time windows)를 가지도록 설정될 수 있다.That is, the first counter selection signal φ _A and the second counter selection signal φ _B are to be set to have complementary time windows in which on/off is alternately repeated. can

제1 계수기 선택 신호(φ_A)가 로우 레벨이고, 제2 계수기 선택 신호(φ_B)가 하이 레벨인 제1 시간 구간(P_A) 동안, 펄스 생성부(120)는 제1 NOR 게이트(N_GA)의 출력단을 통해 제1 트리거 펄스(φ_TRGA)를 제1 펄스 계수기(130)로 출력할 수 있다.During the first time period P _A in which the first counter selection signal φ _A is at a low level and the second counter selection signal φ _B is at a high level, the pulse generator 120 operates the first NOR gate N The first trigger pulse φ _TRGA may be output to the first pulse counter 130 through the output terminal of _GA .

제1 계수기 선택 신호(φ_A)가 하이 레벨이고, 제2 계수기 선택 신호(φ_B)가 로우 레벨인 제2 시간 구간(P_B) 동안, 펄스 생성부(120)는 제2 NOR 게이트(N_GB)의 출력단을 통해 제2 트리거 펄스(φ_TRGB)를 제2 펄스 계수기(140)로 출력할 수 있다.During the second time period P _B in which the first counter selection signal φ _A is at a high level and the second counter selection signal φ _B is at a low level, the pulse generator 120 operates the second NOR gate N The second trigger pulse φ _TRGB may be output to the second pulse counter 140 through the output terminal of _GB .

AND 게이트(A_G)는 제2 인버터(I₂)로부터 출력되는 제2 노드(N₂)의 제2 펄스 전압과, 리셋 전압(φ_PR)을 입력받아 AND 연산을 수행하고, AND 게이트(A_G)의 출력단인 제3 노드(N₃)에 작동 펄스(φ_AR)를 출력할 수 있다.The AND gate A _G receives the second pulse voltage of the second node N ₂ output from the second inverter I ₂ and the reset voltage φ _PR to perform an AND operation, and the AND gate A The operation pulse φ _AR may be output to the third node N ₃ , which is an output terminal of _G ).

작동 펄스(φ_AR)는 제2 인버터(I₂)로부터 출력되는 제2 노드(N₂)의 제2 펄스 전압의 위상 보다 AND 게이트(A_G)의 지연 시간 만큼 지연되어 AND 게이트(A_G)로부터 출력될 수 있다. 작동 펄스(φ_AR)는 트리거 펄스(φ_TRGA, φ_TRGB) 보다 늦은 위상을 가질 수 있다.The operation pulse (φ _AR ) is delayed by the delay time of the AND gate ( _AG ) than the phase of the second pulse voltage of the second node (N ₂ ) output from the second inverter (I ₂ ) AND gate ( _AG ) can be output from The actuation pulse φ _AR may have a later phase than the trigger pulses φ _TRGA , φ _TRGB .

작동 펄스(φ_AR)는 리셋 트랜지스터(M_AR)의 게이트단으로 입력될 수 있다. 리셋 트랜지스터(M_AR)는 AND 게이트(A_G)에서 출력되는 작동 펄스(φ_AR)에 따라 작동하여 광 검출기(110)의 출력단 전압을 리셋시킬 수 있다.The operation pulse φ _AR may be input to the gate terminal of the reset transistor M _AR . The reset transistor M _AR may operate according to the operation pulse φ _AR output from the AND gate _AG to reset the output terminal voltage of the photodetector 110 .

또한, 작동 펄스(φ_AR)는 제1 트리거 펄스(φ_TRGA)와 시간 차를 가지고 제1 펄스 계수기(130)로 출력되고, 제2 트리거 펄스(φ_TRGB)와 시간 차를 가지고 제2 펄스 계수기(140)로 출력될 수 있다.In addition, the actuation pulse (φ _AR ) is output to the first pulse counter 130 with a time difference from the first trigger pulse (φ _TRGA ), and a second trigger pulse (φ _TRGB ) and a second pulse counter with a time difference (140) may be output.

즉, 작동 펄스(φ_AR)는 제1 트리거 펄스(φ_TRGA) 또는 제2 트리거 펄스(φ_TRGB)보다 늦은 위상을 가진 상태로 제1 펄스 계수기(130) 및 제2 펄스 계수기(140)로 출력될 수 있다.That is, the operation pulse (φ _AR ) is output to the first pulse counter 130 and the second pulse counter 140 in a state with a phase later than the first trigger pulse (φ _TRGA ) or the second trigger pulse (φ _TRGB ) can be

펄스 생성부(120)의 제1 인버터(I₁)의 입력단에는 설정 전압(V_PIX)을 인가하기 위한 PMOS 트랜지스터(M_PQ)가 연결될 수 있다. PMOS 트랜지스터(M_PQ)의 게이트단에는 리셋 전압(φ_PR)이 인가될 수 있다.A PMOS transistor M _PQ for applying the set voltage V _PIX may be connected to the input terminal of the first inverter I ₁ of the pulse generator 120 . A reset voltage φ _PR may be applied to the gate terminal of the PMOS transistor M _PQ .

도 3은 본 발명의 실시예에 따른 이미지 센서를 구성하는 펄스 생성부의 작동 상태를 나타낸 도면이다. 도 1 내지 도 3을 참조하면, 광 검출기(110)로 광이 입사되는 작동 모드에서, 리셋 전압(φ_PR)은 하이 레벨을 가지며, 이에 따라 AND 게이트(A_G)의 출력단에 작동 펄스(φ_AR)가 로직 '1'에 해당하는 하이 레벨로 출력된다.3 is a diagram illustrating an operating state of a pulse generator constituting an image sensor according to an exemplary embodiment of the present invention. 1 to 3 , in the operation mode in which light is incident to the photodetector 110 , the reset voltage φ _PR has a high level, and accordingly, the operation pulse φ at the output terminal of the AND gate _AG _AR ) is output at a high level corresponding to logic '1'.

이에 따라, AND 게이트(A_G)는 제2 인버터(I₂)에서 출력되는 제2 노드(N₂)의 제2 펄스 전압을 그대로 제3 노드(N₃)로 출력하게 되며, 제2 펄스 전압의 펄스 입력시마다 리셋 트랜지스터(M_AR)가 온 상태로 작동하여 광 검출기(110)의 출력단 전압을 방전시켜 리셋 동작을 수행하게 된다.Accordingly, the AND gate A _G outputs the second pulse voltage of the second node N ₂ output from the second inverter I ₂ to the third node N ₃ as it is, and the second pulse voltage Whenever a pulse is input, the reset transistor M _AR operates in an on state to discharge the output voltage of the photodetector 110 to perform a reset operation.

펄스 생성부(120)는 필요에 따라, 보조 리셋 트랜지스터(M_PR)가 리셋 트랜지스터(M_AR)와 병렬로 연결될 수 있다. 보조 리셋 트랜지스터(M_PR)의 게이트단에 인가되는 보조 리셋 전압(V_PR)을 통해 광 검출기(110)의 출력단을 리셋하는 동작을 수행할 수도 있다.In the pulse generator 120 , if necessary, the auxiliary reset transistor M _PR may be connected in parallel with the reset transistor M _AR . An operation of resetting the output terminal of the photodetector 110 may be performed through the auxiliary reset voltage V _PR applied to the gate terminal of the auxiliary reset transistor M _PR .

또한, 작동 모드에서, PMOS 트랜지스터(M_PQ)의 게이트단에 하이 레벨의 리셋 전압(φ_PR)이 입력되어 PMOS 트랜지스터(M_PQ)가 오프 상태로 되며, 이에 따라 제1 인버터(I₁)의 입력단에 광 검출기(110)에 의해 생성되는 펄스 전압(V_S)이 입력될 수 있다.In addition, in the operation mode, a high-level reset voltage φ _PR is input to the gate terminal of the PMOS transistor M _PQ to turn the PMOS transistor M _PQ into an off state, and thus the first inverter I ₁ A pulse voltage V _S generated by the photodetector 110 may be input to the input terminal.

펄스 전압(V_S)의 하이 레벨에 해당하는 펄스가 순간적으로 제1 인버터(I₁)에 입력되면, 제1 인버터(I₁)는 제1 노드(N₁)에 로우 레벨 펄스에 해당하는 제1 펄스 전압을 출력한다. 제2 인버터(I₂)에서 로우 레벨 펄스를 하이 레벨 펄스로 반전시키기 전에 순간적으로, 제2 인버터(I₂)의 출력단은 로우 레벨 상태를 유지한다.When a pulse corresponding to the high level of the pulse voltage V _S is instantaneously input to the first inverter (I ₁ ), the first inverter (I ₁ ) is applied to the first node (N _{1 ) in the first node (N 1} ) corresponding to the low-level pulse Outputs 1 pulse voltage. Instantly before inverting the low-level pulse to the high-level pulse in the second inverter I ₂ , the output terminal of the second inverter I ₂ maintains the low-level state.

따라서, 펄스가 입력되는 순간, 제1 인버터(I₁)의 출력단인 제1 노드(N₁)와, 제2 인버터(I₂)의 출력단인 제2 노드(N₂)가 모두 순간적으로 로우 레벨 상태가 되어 제1 NOR 게이트(N_GA)와 제2 NOR 게이트(N_GB)에 각각 로우 레벨 전압이 입력될 수 있다.Therefore, at the moment the pulse is input, the first node N ₁ which is the output terminal of the first inverter I ₁ and the second node N ₂ which is the output terminal of the second inverter I ₂ are both instantaneously low-level In this state, a low-level voltage may be input to the first NOR gate N _GA and the second NOR gate N _GB , respectively.

이에 따라, 제1 NOR 게이트(N_GA)와 제2 NOR 게이트(N_GB) 중 로우 레벨의 계수기 선택 신호(예를 들어, φ_A)가 입력되는 NOR 게이트(예를 들어, 제1 NOR 게이트)에만 트리거 펄스(φ_TRGA)의 펄스 신호가 출력되고, 다른 NOR 게이트(예를 들어, 제2 NOR 게이트)에는 로우 레벨의 트리거 펄스(φ_TRGB)가 출력될 수 있다.Accordingly, a NOR gate (eg, a first NOR gate) to which a low-level counter selection signal (eg, φ _A ) is input among the first NOR gate (N _GA ) and the second NOR gate (N _GB ) A pulse signal of the trigger pulse φ _TRGA may be output only to , and a low-level trigger pulse φ _TRGB may be output to another NOR gate (eg, the second NOR gate).

이와 달리, 제1 NOR 게이트(N_GA)와 제2 NOR 게이트(N_GB) 중 제2 NOR 게이트(N_GB)에 로우 레벨의 계수기 선택 신호(φ_B)가 입력되면, 제2 NOR 게이트(N_GB)에만 트리거 펄스(φ_TRGB)의 펄스 신호가 출력되고, 제1 NOR 게이트(N_GA)에는 로우 레벨의 트리거 펄스(φ_TRGA)가 출력될 수 있다.On the other hand, when the low-level counter selection signal φ _B is input to the second NOR gate N _GB among the first NOR gate N _GA and the second NOR gate N _GB , the second NOR gate N A pulse signal of the trigger pulse φ _TRGB may be output only to _GB , and a low-level trigger pulse φ _TRGA may be output to the first NOR gate N _GA .

광 검출기(110)에 의해 생성되는 포톤(photon)에 의해 유발되는 전압 펄스(V_S)가 사라지면, 제1 인버터(I₁)에서 출력되는 제1 노드(N₁)에 하이 레벨 신호가 출력되어 제1 NOR 게이트(N_GA)와 제2 NOR 게이트(N_GB)에 각각 입력되므로, 제1 트리거 펄스(φ_TRGA)와 제2 트리거 펄스(φ_TRGB) 모두 로우 레벨을 가지게 된다.When the voltage pulse V _S induced by photons generated by the photo detector 110 disappears, a high level signal is output to the first node N ₁ output from the first inverter I ₁ , Since they are respectively input to the first NOR gate N _GA and the second NOR gate N _GB , both the first trigger pulse φ _TRGA and the second trigger pulse φ _TRGB have a low level.

제1 펄스 계수기(130)는 제1 누적 커패시터(C_IA), 제1 리셋 스위치(φ_RST), 제1 출력 트랜지스터(M_FA), 제1 작동 트랜지스터(M_FA1), 및 제1 방전 트랜지스터(M_FA2)를 포함할 수 있다.The first pulse counter 130 includes a first accumulation capacitor C _IA , a first reset switch φ _RST , a first output transistor M _FA , a first operation transistor M _FA1 , and a first discharge transistor ( M _FA2 ).

제1 누적 커패시터(C_IA)는 제1 작동 전압(V_TOP)이 인가되는 제1 전극과 제1 전압 출력단(N_OA) 사이에 연결될 수 있다. 제1 리셋 스위치(φ_RST)는 제1 누적 커패시터(C_IA)에 충전된 전하를 방전시킬 수 있다.The first accumulation capacitor C _IA may be connected between the first electrode to which the first operating voltage V _TOP is applied and the first voltage output terminal NO _OA . The first reset switch φ _RST may discharge charges charged in the first accumulation capacitor C _IA .

제1 출력 트랜지스터(M_FA)는 제1 누적 커패시터(C_IA)와 제1 작동 트랜지스터(M_FA1) 사이에 직렬 연결될 수 있다. 제1 출력 트랜지스터(M_FA)는 제1 전압 출력단(N_OA)에 일단이 연결되고, 타단에는 제1 기준 전압(V_REF)이 형성될 수 있다.The first output transistor M _FA may be connected in series between the first accumulation capacitor C _IA and the first operation transistor M _FA1 . One end of the first output transistor M _FA may be connected to the first voltage output terminal N _OA , and a first reference voltage V _REF may be formed at the other end.

제1 출력 트랜지스터(M_FA)는 게이트단에 제1 증폭기(C_A)의 출력단이 연결될 수 있다. 제1 증폭기(C_A)는 제1 기준 전압(V_REF)이 입력될 수 있다. 이에 따라, 제1 출력 트랜지스터(M_FA)의 드레인 전압은 제1 기준 전압(V_REF)으로 유지될 수 있다. _The output terminal of the first amplifier CA may be connected to the gate terminal of the first output transistor M _FA . A first reference voltage V _REF may be input to the first amplifier C _A . Accordingly, the drain voltage of the first output transistor M _FA may be maintained as the first reference voltage V _REF .

제1 작동 트랜지스터(M_FA1)는 제1 출력 트랜지스터(M_FA)와 제1 방전 트랜지스터(M_FA2) 사이에 직렬 연결될 수 있다. 제1 작동 트랜지스터(M_FA1)는 게이트단에 제1 NOR 게이트(N_GA)에서 출력되는 제1 트리거 펄스(φ_TRGA)가 입력될 수 있다.The first operation transistor M _FA1 may be connected in series between the first output transistor M _FA and the first discharge transistor M _FA2 . A first trigger pulse φ _TRGA output from the first NOR gate N _GA may be input to the first operation transistor M _FA1 .

제1 방전 트랜지스터(M_FA2)는 제1 작동 트랜지스터(M_FA1)와 접지 사이에 직렬 연결될 수 있다. 제1 방전 트랜지스터(M_FA2)는 게이트단에 AND 게이트(A_G)에서 출력되는 작동 펄스(φ_AR)가 입력될 수 있다.The first discharge transistor M _FA2 may be connected in series between the first operation transistor M _FA1 and the ground. The operation pulse φ _AR output from the AND gate A _G may be input to the first discharge transistor M _FA2 .

제2 펄스 계수기(140)는 제1 펄스 계수기(130)와 대체로 동일하게 구성될 수 있다. 제2 펄스 계수기(140)는 제2 누적 커패시터(C_IB), 제2 리셋 스위치(φ_RST), 제2 출력 트랜지스터(M_FB), 제2 작동 트랜지스터(M_FB1), 및 제2 방전 트랜지스터(M_FB2)를 포함할 수 있다.The second pulse counter 140 may be configured substantially the same as that of the first pulse counter 130 . The second pulse counter 140 includes a second accumulation capacitor C _IB , a second reset switch φ _RST , a second output transistor M _FB , a second operation transistor M _FB1 , and a second discharge transistor ( M _FB2 ).

제2 누적 커패시터(C_IB)는 제1 누적 커패시터(C_IB)에 인가되는 제1 작동 전압(V_TOP)과 동일한 제2 작동 전압(V_TOP)이 인가되는 제2 전극과, 제2 전압 출력단(N_OB) 사이에 연결될 수 있다. 제2 리셋 스위치(φ_RST)는 제2 누적 커패시터(C_IB)에 충전된 전하를 방전시킬 수 있다.The second accumulation capacitor (C _IB ) includes a second electrode to which a second operation voltage (V _TOP ) equal to the first operation voltage (V _TOP ) applied to the first accumulation capacitor (C _IB ) is applied, and a second voltage output terminal (N _OB ) can be connected between. The second reset switch φ _RST may discharge charges charged in the second accumulation capacitor C _IB .

제2 출력 트랜지스터(M_FB)는 제2 누적 커패시터(C_IB)와 제2 작동 트랜지스터(M_FB1) 사이에 직렬 연결될 수 있다. 제2 출력 트랜지스터(M_FB)는 제2 전압 출력단(N_OB)에 일단이 연결되고, 타단에는 제2 기준 전압(V_REF)이 형성될 수 있다.The second output transistor M _FB may be connected in series between the second accumulation capacitor C _IB and the second operation transistor M _FB1 . One end of the second output transistor M _FB may be connected to the second voltage output terminal N _OB , and the second reference voltage V _REF may be formed at the other end.

제2 출력 트랜지스터(M_FB)는 게이트단에 제2 증폭기(C_B)의 출력단이 연결될 수 있다. 제2 증폭기(C_B)는 제1 증폭기(C_A)에 입력되는 제1 기준 전압(V_REF)과 동일한 제2 기준 전압(V_REF)이 입력될 수 있다. 이에 따라, 제2 출력 트랜지스터(M_FB)의 드레인 전압은 제2 기준 전압(V_REF)으로 유지될 수 있다.The output terminal of the second amplifier C _B may be connected to the gate terminal of the second output transistor M _FB . A second reference voltage V _REF equal to the first reference voltage V _REF input to the first amplifier C _A may be input to the second amplifier C _B . Accordingly, the drain voltage of the second output transistor M _FB may be maintained as the second reference voltage V _REF .

제2 작동 트랜지스터(M_FB1)는 제2 출력 트랜지스터(M_FB)와 제2 방전 트랜지스터(M_FB2) 사이에 직렬 연결될 수 있다. 제2 작동 트랜지스터(M_FB1)는 게이트단에 제2 NOR 게이트(N_GB)에서 출력되는 제2 트리거 펄스(φ_TRGB)가 입력될 수 있다.The second operation transistor M _FB1 may be connected in series between the second output transistor M _FB and the second discharge transistor M _FB2 . A second trigger pulse φ _TRGB output from the second NOR gate N _GB may be input to the second operation transistor M _FB1 .

제2 방전 트랜지스터(M_FB2)는 제2 작동 트랜지스터(M_FB1)와 접지 사이에 직렬 연결될 수 있다. 제2 방전 트랜지스터(M_FB2)는 게이트단에 AND 게이트(A_G)에서 출력되는 작동 펄스(φ_AR)가 입력될 수 있다.The second discharge transistor M _FB2 may be connected in series between the second operation transistor M _FB1 and the ground. The operation pulse φ _AR output from the AND gate A _G may be input to the second discharge transistor M _FB2 .

제1 펄스 계수기(130)의 제1 출력 트랜지스터(M_FA), 제1 작동 트랜지스터(M_FA1), 및 제1 방전 트랜지스터(M_FA2), 제2 펄스 계수기(140)의 제2 출력 트랜지스터(M_FB), 제2 작동 트랜지스터(M_FB1), 및 제2 방전 트랜지스터(M_FB2)는 NMOS 트랜지스터로 구현될 수 있다.A first output transistor M _FA of the first pulse counter 130 , a first operation transistor M _FA1 , and a first discharge transistor M _FA2 , a second output transistor M of the second pulse counter 140 . _FB ), the second operation transistor M _FB1 , and the second discharge transistor M _FB2 may be implemented as NMOS transistors.

도 4는 본 발명의 실시예에 따른 이미지 센서를 구성하는 제1 펄스 계수기의 작동 상태를 나타낸 도면이다. 도 5는 본 발명의 실시예에 따른 이미지 센서를 구성하는 제2 펄스 계수기의 작동 상태를 나타낸 도면이다.4 is a diagram illustrating an operating state of a first pulse counter constituting an image sensor according to an embodiment of the present invention. 5 is a diagram illustrating an operating state of a second pulse counter constituting an image sensor according to an exemplary embodiment of the present invention.

도 4 및 도 5는 펄스 파형을 가지는 제1 트리거 펄스(φ_TRGA)가 제1 펄스 계수기(130)의 제1 작동 트랜지스터(M_FA1)의 게이트단으로 입력되고, 로우 레벨의 제2 트리거 펄스(φ_TRGB)가 제2 펄스 계수기(140)의 제2 작동 트랜지스터(M_FB1)의 게이트단으로 입력되는 상태를 나타낸 것이다.4 and 5 show a first trigger pulse (φ _TRGA ) having a pulse waveform is input to the gate terminal of the first operation transistor (M _FA1 ) of the first pulse counter 130, and a second trigger pulse ( φ _TRGB ) represents a state in which the second operation transistor M _FB1 of the second pulse counter 140 is inputted to the gate terminal.

도 1, 도 2, 도 4 및 도 5를 참조하면, 제1 펄스 계수기(130)는 제1 트리거 펄스(φ_TRGA)에 의해 제1 작동 트랜지스터(M_FA1)가 턴온 상태로 되고, 제1 작동 트랜지스터(M_FA1)를 통해 전하(Q_D)가 방출된다.1, 2, 4 and 5, the first pulse counter 130 is a first trigger pulse (φ _TRGA ) by the first operation transistor (M _FA1 ) is turned on, the first operation Charge Q _D is released through transistor M _FA1 .

결과적으로 전하(Q_D) 방출량에 비례하는 전압 감소량(△V_OA)(도시된 예에서, 1.5 mV) 만큼 제1 전압 출력단(N_OA)의 제1 트리거 전압(V_OA, V_SIG)이 감소한다. 제1 트리거 전압(V_OA)은 제1 트리거 펄스(φ_TRGA)의 입력시마다 반복적으로 일정한 전압 감소량(△V_OA) 만큼씩 감소하게 된다.As a result, the first trigger voltage (V _OA , V _SIG ) of the first voltage output terminal ( NO _OA ) is decreased by the amount of voltage decrease (ΔV _OA ) (in the illustrated example, 1.5 mV) proportional to the amount of discharge of the charge (Q _D ) do. The first trigger voltage V _OA is repeatedly decreased by a constant voltage decrease amount ΔV _OA whenever the first trigger pulse φ _TRGA is input.

이에 따라 제1 트리거 전압(V_OA)을 통해, 제1 트리거 펄스(φ_TRGA)의 펄스 횟수를 계수할 수 있으며, 계수된 제1 트리거 펄스(φ_TRGA)의 펄스 횟수로부터 해당 픽셀 값이 결정될 수 있다.Accordingly, through the first trigger voltage (V _OA ), the number of pulses of the first trigger pulse (φ _TRGA ) can be counted, and the pixel value can be determined from the counted number of pulses of the first trigger pulse (φ _TRGA ) have.

예를 들어, 제1 트리거 펄스(φ_TRGA)의 펄스 횟수가 큰 경우, 해당 픽셀 위치에 대상체가 존재하는 것으로 판단할 수 있으며, 제1 트리거 펄스(φ_TRGA)의 펄스 횟수가 작으면, 해당 픽셀 위치에 대상체가 존재하지 않는 것으로 판단할 수 있다.For example, if the number of pulses of the first trigger pulse φ _TRGA is large, it may be determined that the object is present at the pixel position. If the number of pulses of the first trigger pulse φ _TRGA is small, the corresponding pixel It may be determined that the object does not exist at the location.

작동 펄스(φ_AR)는 작동 펄스(φ_AR)는 제1 트리거 펄스(φ_TRGA) 보다 늦은 위상으로 제1 방전 트랜지스터(M_FA2)의 게이트단으로 입력될 수 있다. 이에 따라 제1 작동 트랜지스터(M_FA1)와 제1 방전 트랜지스터(M_FA2) 사이에 기생 커패시터(C_PA)에 누적된 전하가 접지 측으로 방출되어 리셋(reset) 동작이 수행될 수 있다.The actuation pulse φ _AR may be input to the gate terminal of the first discharge transistor M _FA2 with a later phase than the actuation pulse φ _AR , the first trigger pulse φ _TRGA . Accordingly, charges accumulated in the parasitic capacitor C _PA between the first operation transistor M _FA1 and the first discharge transistor M _FA2 may be discharged to the ground side, and a reset operation may be performed.

한편, 도 5에 도시된 바와 같이, 로우 레벨의 제2 트리거 펄스(φ_TRGB)가 제2 펄스 계수기(140)의 제2 작동 트랜지스터(M_FB1)의 게이트단에 입력되면, 제2 작동 트랜지스터(M_FB1)가 턴오프되어, 제2 작동 트랜지스터(M_FB1)를 통한 전하 방출이 이루어지지 않는다.On the other hand, as shown in FIG. 5 , when a second trigger pulse φ _TRGB of a low level is input to the gate terminal of the second operation transistor M _FB1 of the second pulse counter 140 , the second operation transistor ( M _FB1 is turned off, so that no charge is discharged through the second actuating transistor M _FB1 .

이 경우, 제2 트리거 전압(V_OB)의 전압 감소량(△V_OB)은 없으며, 제2 전압 출력단(N_OB)의 제2 트리거 전압(V_OB, V_NOS)은 감소하지 않는다. 이에 따라 제2 트리거 펄스(φ_TRGB)의 펄스 횟수 계수 값도 변화되지 않는다.In this case, there is no voltage reduction amount ΔV _OB of the second trigger voltage V _OB , and the second trigger voltages V _OB and V _NOS of the second voltage output terminal N _OB do not decrease. Accordingly, the pulse count count value of the second trigger pulse φ _TRGB does not change.

도 6은 본 발명의 실시예에 따른 이미지 센서를 구성하는 펄스 생성부의 리셋 동작을 나타낸 도면이다. 도 1, 도 2 및 도 6을 참조하면, 광 검출기(110)로 광이 입사되지 않는 리셋 모드에서, 리셋 전압(φ_PR)은 로우 레벨을 가지며, 이에 따라 AND 게이트(A_G)의 출력단에 작동 펄스(φ_AR)가 로직 '0'에 해당하는 로우 레벨로 출력되고, 리셋 트랜지스터(M_AR)가 오프 상태로 될 수 있다.6 is a diagram illustrating a reset operation of a pulse generator constituting an image sensor according to an embodiment of the present invention. 1, 2 and 6 , in the reset mode in which no light is incident to the photodetector 110 , the reset voltage φ _PR has a low level, and thus the output terminal of the AND gate _AG is The operation pulse φ _AR may be output to a low level corresponding to logic '0', and the reset transistor M _AR may be turned off.

또한, 리셋 모드에서, PMOS 트랜지스터(M_PQ)의 게이트단에 로우 레벨의 리셋 전압(φ_PR)이 입력되어 PMOS 트랜지스터(M_PQ)가 온 상태로 되며, 이에 따라 일정한 설정 전압(V_PIX)이 제1 인버터(I₁)에 입력되어 제1 트리거 펄스(φ_TRGA)와 제2 트리거 펄스(φ_TRGB) 모두 로우 레벨로 출력될 수 있다.In addition, in the reset mode, a low-level reset voltage φ _PR is input to the gate terminal of the PMOS transistor M _PQ to turn on the PMOS transistor M _PQ , and accordingly, a constant set voltage V _PIX is It is input to the first inverter I ₁ , and both the first trigger pulse φ _TRGA and the second trigger pulse φ _TRGB may be output at a low level.

도 7은 본 발명의 실시예에 따른 이미지 센서의 블록 다이어그램이다. 도 8은 본 발명의 실시예에 따른 이미지 센서를 구성하는 아날로그 디지털 변환기의 구성도이다. 도 9는 본 발명의 실시예에 따른 이미지 센서를 구성하는 아날로그 디지털 변환기의 단일 프레임 타이밍도이다.7 is a block diagram of an image sensor according to an embodiment of the present invention. 8 is a block diagram of an analog-to-digital converter constituting an image sensor according to an embodiment of the present invention. 9 is a single frame timing diagram of an analog-to-digital converter constituting an image sensor according to an embodiment of the present invention.

도 1, 도 2, 도 7 및 도 8을 참조하면, 본 발명의 실시예에 따른 이미지 센서(100)는 단일 광자 검출기(SPAD) 기반의 픽셀 어레이 이미지 센서(10)를 구성할 수 있다.1, 2, 7 and 8 , the image sensor 100 according to an embodiment of the present invention may constitute a single photon detector (SPAD)-based pixel array image sensor 10 .

픽셀 어레이 이미지 센서(10)는 픽셀 어레이(Pixel Array)(20), 픽셀 제어 로직(Pixel Control Logic)(30), 램프 제너레이터(Ramp Generator)(40), 비교기(Comparator)(50), 계수기(Counter)(60), 메모리(SRAM)(70), 열단위 스캐너(Column Scanner)(80), 및 출력 드라이버(90)를 포함할 수 있다.The pixel array image sensor 10 includes a pixel array 20, a pixel control logic 30, a ramp generator 40, a comparator 50, a counter ( Counter) 60 , a memory (SRAM) 70 , a column scanner 80 , and an output driver 90 .

픽셀 어레이(20)는 배열된 광 검출 센서들(22)을 포함할 수 있다. 광 검출 센서들(22)은 다수의 행과 다수의 열을 이루어 배열되는 SPAD 센서들을 포함할 수 있다. 광 검출 센서(22)는 픽셀 어레이 이미지 센서(10)의 각 픽셀 마다 배치될 수 있다. 광 검출 센서들(22)의 개수에 따라 이미지의 픽셀 해상도가 결정될 수 있다.The pixel array 20 may include arranged light detection sensors 22 . The light detection sensors 22 may include SPAD sensors arranged in multiple rows and multiple columns. The light detection sensor 22 may be disposed for each pixel of the pixel array image sensor 10 . The pixel resolution of the image may be determined according to the number of the light detection sensors 22 .

한편, 도 1에 도시된 이미지 센서(10)는 하나의 광 검출 센서(22)에 해당하는 이미지 센서를 나타낸 것이다. 픽셀 제어 로직(30)은 광 검출 센서들(22)의 광 출력, 작동/리셋 등의 동작을 제어할 수 있다.Meanwhile, the image sensor 10 illustrated in FIG. 1 represents an image sensor corresponding to one light detection sensor 22 . The pixel control logic 30 may control operations such as light output, operation/reset, and the like of the light detection sensors 22 .

램프 제너레이터(40)는 각 광 검출 센서(22)의 트리거 전압으로부터 트리거 펄스를 계수하기 위한 램프(Ramp) 전압(V_ramp)을 생성할 수 있다. 램프 제너레이터(40)에 의해 생성된 램프 전압(V_ramp)은 비교기(50)로 출력될 수 있다.The ramp generator 40 may generate a ramp voltage V _ramp for counting a trigger pulse from the trigger voltage of each light detection sensor 22 . The ramp voltage V _ramp generated by the ramp generator 40 may be output to the comparator 50 .

비교기(50)는 각 광 검출 센서(22)의 펄스 계수기(130, 140)에서 출력되는 트리거 전압(V_OA)을 입력받고, 트리거 전압(V_OA)에 기인하는 출력 전압을 램프 전압(V_ramp)과 비교할 수 있다. 비교기(50)의 비교 결과에 따른 출력은 계수기(60)로 입력될 수 있다.The comparator 50 receives the trigger voltage V _OA output from the pulse counters 130 and 140 of each light detection sensor 22 , and sets the output voltage resulting from the trigger voltage V _OA as the ramp voltage V _ramp ) can be compared with An output according to the comparison result of the comparator 50 may be input to the counter 60 .

비교기(50)의 전압 출력부(150)는 전류원(current source)(I_SF)과, 접지와 전류원(I_SF) 사이에 차례로 직렬 연결되는 제1 PMOS 트랜지스터(M_A1) 및 제2 PMOS 트랜지스터(M_A2)를 포함할 수 있다.The voltage output unit 150 of the comparator 50 is a first _PMOS transistor _MA1 and a second _PMOS transistor ( M _A2 ) may be included.

트리거 전압(V_OA)은 제1 PMOS 트랜지스터(M_A1)의 게이트단에 입력될 수 있다. 제1 PMOS 트랜지스터(M_A1)의 게이트단에 입력되는 트리거 전압(V_OA)이 낮아지면, 전압 출력부(150)에서 출력되는 출력 전압이 증가하고, 증가되는 출력 전압이 아날로그 디지털 변환기(160)로 출력될 수 있다.The trigger voltage V _OA may be input to the gate terminal of the first PMOS transistor _MA1 . When the trigger voltage V _OA input to the gate terminal of the first PMOS transistor M _A1 decreases, the output voltage output from the voltage output unit 150 increases, and the increased output voltage is converted to the analog-to-digital converter 160 . can be output as

아날로그 디지털 변환기(ADC; Analog to Digital Converter)(160)는 비교기(50)에 해당하는 비교부(162)와, 계수기(60) 및 메모리(70)에 해당하는 계수부(164)를 포함할 수 있다. 아날로그 디지털 변환기(160)는 예를 들어, 단일 경사(Single-Slope) ADC로 구현될 수 있으나, 이에 한정되는 것은 아니다.The analog to digital converter (ADC) 160 may include a comparator 162 corresponding to the comparator 50 , and a counter 164 corresponding to the counter 60 and the memory 70 . have. The analog-to-digital converter 160 may be implemented as, for example, a single-slope ADC, but is not limited thereto.

비교부(162)는 전압 출력부(150)에서 출력되는 출력 전압을 램프 전압(V_ramp)과 비교하여 계수부(164)로 출력할 수 있다. 계수부(164)는 비교부(162)의 출력에 따라 계수 값을 누적(integration) 연산하여 트리거 전압(V_OA)에 해당하는 트리거 펄스의 발생 횟수를 계수할 수 있다.The comparator 162 may compare the output voltage output from the voltage output unit 150 with the ramp voltage V _ramp and output it to the counting unit 164 . The counting unit 164 may calculate the number of occurrences of the trigger pulse corresponding to the trigger voltage V _OA by integrating the count value according to the output of the comparator 162 .

계수기(60)에 의해 계수된 트리거 펄스의 발생 횟수는 SRAM 등의 메모리(70)에 저장될 수 있다. 열단위 스캐너(80)는 픽셀 어레이(20)의 열 단위로 트리거 펄스의 발생 횟수를 계수하는 동작을 실행할 수 있다. 메모리(70)에 저장된 계수 값은 출력 드라이버(90)를 통해 k-비트 데이터로 출력될 수 있다.The number of occurrences of the trigger pulse counted by the counter 60 may be stored in the memory 70 such as SRAM. The column unit scanner 80 may perform an operation of counting the number of occurrences of the trigger pulse in units of columns of the pixel array 20 . The coefficient values stored in the memory 70 may be output as k-bit data through the output driver 90 .

아날로그 디지털 변환기(160)는 제1 시간 구간(P_A) 동안 제1 펄스 계수기(130)에 의해 누적되는 제1 트리거 전압(V_OA)을 제1 펄스 계수 값으로 변환하고, 제2 시간 구간(P_B) 동안 제2 펄스 계수기(140)에 의해 누적되는 제2 트리거 전압(V_OB)을 제2 펄스 계수 값으로 변환할 수 있다.The analog-to-digital _converter 160 converts the first trigger voltage (V _OA ) accumulated by the first pulse counter 130 during the first time period (PA ) into a first pulse count value, and the second time period ( The second trigger voltage V _OB accumulated by the second pulse counter 140 during P _B ) may be converted into a second pulse count value.

이미지 센서(10)는 아날로그 디지털 변환기(160)에 의해 산출되는 제1 펄스 계수 값과 제2 펄스 계수 값 간의 차분 값을 산출하고, 산출된 차분 값을 기반으로 픽셀 값을 결정할 수 있다.The image sensor 10 may calculate a difference value between the first pulse coefficient value and the second pulse coefficient value calculated by the analog-to-digital converter 160 , and determine a pixel value based on the calculated difference value.

제2 펄스 계수기(140)와 아날로그 디지털 변환기(160)에 의해 산출되는 제2 펄스 계수 값은 광 검출기(110)로부터 광이 출력되지 않는 동안 발생하는 노이즈에 해당하는 노이즈 펄스(도 2의 도면부호 P_N)의 개수를 나타낸다.The second pulse count value calculated by the second pulse counter 140 and the analog-to-digital converter 160 is a noise pulse (reference numeral in FIG. 2 ) corresponding to noise generated while light is not output from the photodetector 110 . It represents the number of P _N ).

이러한 노이즈 펄스는 광 검출기(110)로부터 광이 출력되는 동안에도 유사한 빈도로 발생했을 가능성이 크다. 따라서 제1 펄스 계수기(130)와 아날로그 디지털 변환기(160)에 의해 산출되는 제1 펄스 계수 값에서 제2 펄스 계수 값을 차감한 차분 값을 통해 노이즈 제거된 픽셀 값을 산출할 수 있다.It is highly likely that these noise pulses occurred with a similar frequency even while the light was output from the photodetector 110 . Accordingly, the noise-removed pixel value may be calculated through the difference value obtained by subtracting the second pulse coefficient value from the first pulse coefficient value calculated by the first pulse counter 130 and the analog-to-digital converter 160 .

따라서, 본 발명의 실시예에 의하면, 제1 펄스 계수기(130), 제2 펄스 계수기(140) 및 아날로그 디지털 변환기(160)에 의해 산출되는 제1 펄스 계수 값에서 제2 펄스 계수 값을 기반으로, 제1 펄스 계수 값과 제2 펄스 계수 값 간의 차분 값을 통해 픽셀 값을 결정하여 저 노이즈 이미지를 얻을 수 있다.Therefore, according to the embodiment of the present invention, based on the second pulse count value from the first pulse count value calculated by the first pulse counter 130 , the second pulse counter 140 , and the analog-to-digital converter 160 . , a low-noise image may be obtained by determining a pixel value through a difference value between the first pulse coefficient value and the second pulse coefficient value.

도 10은 본 발명의 다른 실시예에 따른 이미지 센서의 회로도이다. 도 11은 도 10의 실시예에 따른 이미지 센서의 신호 타이밍도이다. 도 10 및 도 11의 실시예에 따른 이미지 센서(200)는 3차원 이미지를 생성하기 위해 제공될 수 있다. 도 10 및 도 11의 실시예에 따른 이미지 센서(200)는 광 검출기(210), 펄스 생성부(220), 및 4개의 펄스 계수기(230, 240, 250, 260)를 포함할 수 있다.10 is a circuit diagram of an image sensor according to another embodiment of the present invention. 11 is a signal timing diagram of the image sensor according to the embodiment of FIG. 10 . The image sensor 200 according to the embodiments of FIGS. 10 and 11 may be provided to generate a 3D image. The image sensor 200 according to the embodiments of FIGS. 10 and 11 may include a photodetector 210 , a pulse generator 220 , and four pulse counters 230 , 240 , 250 and 260 .

광 검출기(210)는 도 1의 실시예에서 설명한 광 검출기(110)와 동일할 수 있으며, 중복되는 설명은 생략한다. 펄스 생성부(220)는 4개의 NOR 게이트(N_GA, N_GB, N_GC, N_GD)를 포함하는 점에서 도 1의 실시예에서 설명한 펄스 생성부(120)와 차이가 있다.The photodetector 210 may be the same as the photodetector 110 described in the embodiment of FIG. 1 , and overlapping descriptions will be omitted. The pulse generator 220 is different from the pulse generator 120 described in the embodiment of FIG. 1 in that it includes four NOR gates N _GA , N _GB , N _GC , and N _GD .

도 10 및 도 11의 실시예에서, 제1 NOR 게이트(N_GA)는 제1 인버터(I₁)에서 출력되는 제1 노드(N₁)의 제1 펄스 전압, 제2 인버터(I₂)에서 출력되는 제2 노드(N₂)의 제2 펄스 전압, 및 제1 계수기 선택 신호(φ_A)를 입력받아 NOR 연산을 수행하고, 제1 펄스 계수기(230)로 제1 트리거 펄스(φ_TRGA)를 출력할 수 있다.10 and 11 , the first NOR gate (N _GA ) is the first pulse voltage of the first node (N ₁ ) output from the first inverter (I ₁ ), the second inverter (I ₂ ) The second pulse voltage of the output second node (N ₂ ) and the first counter selection signal (φ _A ) are received to perform NOR operation, and the first trigger pulse (φ _TRGA ) to the first pulse counter 230 can be printed out.

제2 NOR 게이트(N_GB)는 제1 인버터(I₁)에서 출력되는 제1 노드(N₁)의 제1 펄스 전압, 제2 인버터(I₂)에서 출력되는 제2 노드(N₂)의 제2 펄스 전압, 및 제2 계수기 선택 신호(φ_B)를 입력받아 NOR 연산을 수행하고, 제2 펄스 계수기(240)로 제2 트리거 펄스(φ_TRGB)를 출력할 수 있다.The second NOR gate (N _GB ) is the first pulse voltage of the first node (N ₁ ) output from the first inverter (I ₁ ), the second node (N ₂ ) output from the second inverter (I ₂ ) The second pulse voltage and the second counter selection signal φ _B may be received, a NOR operation may be performed, and a second trigger pulse φ _TRGB may be output to the second pulse counter 240 .

제3 NOR 게이트(N_GC)는 제1 인버터(I₁)에서 출력되는 제1 노드(N₁)의 제1 펄스 전압, 제2 인버터(I₂)에서 출력되는 제2 노드(N₂)의 제2 펄스 전압, 및 제3 계수기 선택 신호(φ_C)를 입력받아 NOR 연산을 수행하고, 제3 펄스 계수기(250)로 제3 트리거 펄스(φ_TRGC)를 출력할 수 있다.The third NOR gate (N _GC ) is the first pulse voltage of the first node (N ₁ ) output from the first inverter (I ₁ ), the second node (N ₂ ) output from the second inverter (I ₂ ) A NOR operation may be performed by receiving the second pulse voltage and the third counter selection signal φ _C , and a third trigger pulse φ _TRGC may be output to the third pulse counter 250 .

제4 NOR 게이트(N_GD)는 제1 인버터(I₁)에서 출력되는 제1 노드(N₁)의 제1 펄스 전압, 제2 인버터(I₂)에서 출력되는 제2 노드(N₂)의 제2 펄스 전압, 및 제4 계수기 선택 신호(φ_D)를 입력받아 NOR 연산을 수행하고, 제4 펄스 계수기(260)로 제4 트리거 펄스(φ_TRGD)를 출력할 수 있다.The fourth NOR gate (N _GD ) is the first pulse voltage of the first node (N ₁ ) output from the first inverter (I ₁ ), the second node (N ₂ ) output from the second inverter (I ₂ ) A NOR operation may be performed by receiving the second pulse voltage and the fourth counter selection signal φ _D , and a fourth trigger pulse φ _TRGD may be output to the fourth pulse counter 260 .

광 검출기(210)로부터 출력되는 광(E_L)의 위상을 기준으로, 위상 0°내지 90°에 해당하는 제1 시간 구간(P_A; T_a ~ T_b) 동안, 제1 계수기 선택 신호(φ_A)는 로우 레벨이고, 제2 계수기 선택 신호(φ_B), 제3 계수기 선택 신호(φ_C), 및 제4 계수기 선택 신호(φ_D)는 하이 레벨일 수 있다.Based on the phase of the light E _L output from the photodetector 210, during the first time period P A corresponding to a phase of 0° to 90° (P _A ; _{Ta to T b} ₎ , the first counter selection signal ( φ _A may have a low level, and the second counter selection signal φ _B , the third counter selection signal φ _C , and the fourth counter selection signal φ _D may have a high level.

위상 90°내지 180°에 해당하는 제2 시간 구간(P_B; T_b ~ T_c) 동안, 제2 계수기 선택 신호(φ_B)는 로우 레벨이고, 제1 계수기 선택 신호(φ_A), 제3 계수기 선택 신호(φ_C), 및 제4 계수기 선택 신호(φ_C)는 하이 레벨일 수 있다.During the second time interval (P _B ; T _b to T _c ) corresponding to the phase 90° to 180°, the second counter selection signal (φ _B ) is at a low level, and the first counter selection signal (φ _A ), the second The third counter selection signal φ _C and the fourth counter selection signal φ _C may have a high level.

위상 180°내지 270°에 해당하는 제3 시간 구간(P_C; T_c ~ T_d) 동안, 제3 계수기 선택 신호(φ_C)는 로우 레벨이고, 제1 계수기 선택 신호(φ_A), 제2 계수기 선택 신호(φ_B), 및 제4 계수기 선택 신호(φ_D)는 하이 레벨일 수 있다.During a third time interval ( _{PC ; T c} _to T _d ) corresponding to a phase of 180° to 270°, the third counter selection signal (φ _C ) is at a low level, and the first counter selection signal (φ _A ), the second The second counter selection signal φ _B and the fourth counter selection signal φ _D may be at a high level.

위상 270°내지 360°에 해당하는 제4 시간 구간(P_D; T_d ~ T_e) 동안, 제4 계수기 선택 신호(φ_D)는 로우 레벨이고, 제1 계수기 선택 신호(φ_A), 제2 계수기 선택 신호(φ_B), 및 제3 계수기 선택 신호(φ_C)는 하이 레벨일 수 있다.During the fourth time interval (P _D ; T _d to T _e ) corresponding to the phase 270° to 360°, the fourth counter selection signal (φ _D ) is at a low level, and the first counter selection signal (φ _A ), the second The second counter selection signal φ _B and the third counter selection signal φ _C may be at a high level.

각 계수기 선택 신호(φ_A, φ_B, φ_C, φ_D)가 로우 레벨인 시간 구간은 서로 중첩되지 않으며, 제1 내지 제4 계수기 선택 신호(φ_A, φ_B, φ_C, φ_D)가 동일한 시간 주기로 순차적으로 로우 레벨을 가지도록 설정될 수 있다.The time sections in which each counter selection signal (φ _A , φ _B , φ _C , φ _D ) are at low level do not overlap each other, and the first to fourth counter selection signals (φ _A , φ _B , φ _C , φ _D ) may be set to have a low level sequentially with the same time period.

제1 계수기 선택 신호(φ_A)가 로우 레벨이고, 다른 계수기 선택 신호(φ_B, φ_C, φ_D)가 하이 레벨인 제1 시간 구간(P_A) 동안, 펄스 생성부(220)는 제1 NOR 게이트(N_GA)의 출력단을 통해 제1 트리거 펄스(φ_TRGA)를 제1 펄스 계수기(230)로 출력할 수 있다.During the first time period PA in which the first counter selection signal φ _A is at a low level and the other counter selection signals φ _B , φ _C , and φ _D are at a high level, the pulse generator 220 generates _a second The first trigger pulse φ _TRGA may be output to the first pulse counter 230 through the output terminal of the 1 NOR gate N _GA .

제2 계수기 선택 신호(φ_B)가 로우 레벨이고, 다른 계수기 선택 신호(φ_A, φ_C, φ_D)가 하이 레벨인 제2 시간 구간(P_B) 동안, 펄스 생성부(220)는 제2 NOR 게이트(N_GB)의 출력단을 통해 제2 트리거 펄스(φ_TRGB)를 제2 펄스 계수기(240)로 출력할 수 있다.During the second time period P _B in which the second counter selection signal φ _B is at a low level and other counter selection signals φ _A , φ _C , and φ _D are at a high level, the pulse generating unit 220 generates a second The second trigger pulse φ _TRGB may be output to the second pulse counter 240 through the output terminal of the 2 NOR gate N _GB .

제3 계수기 선택 신호(φ_C)가 로우 레벨이고, 다른 계수기 선택 신호(φ_A, φ_B, φ_D)가 하이 레벨인 제3 시간 구간(P_C) 동안, 펄스 생성부(220)는 제3 NOR 게이트(N_GC)의 출력단을 통해 제3 트리거 펄스(φ_TRGC)를 제3 펄스 계수기(250)로 출력할 수 있다.During the third time period ( _PC ) in which the third counter selection signal (φ _C ) is a low level and other counter selection signals (φ _A , φ _B , φ _D ) are at a high level, the pulse generator 220 is a second The third trigger pulse φ _TRGC may be output to the third pulse counter 250 through the output terminal of the 3 NOR gate N _GC .

제4 계수기 선택 신호(φ_D)가 로우 레벨이고, 다른 계수기 선택 신호(φ_A, φ_B, φ_C)가 하이 레벨인 제4 시간 구간(P_D) 동안, 펄스 생성부(220)는 제4 NOR 게이트(N_GD)의 출력단을 통해 제4 트리거 펄스(φ_TRGD)를 제4 펄스 계수기(260)로 출력할 수 있다.During the fourth time period P _D in which the fourth counter selection signal φ _D is at a low level and other counter selection signals φ _A , φ _B , and φ _C are at a high level, the pulse generator 220 is The fourth trigger pulse φ _TRGD may be output to the fourth pulse counter 260 through the output terminal of the 4 NOR gate N _GD .

AND 게이트(A_G)의 출력단인 제3 노드(N₃)에 출력되는 작동 펄스(φ_AR)는 트리거 펄스(φ_TRGA, φ_TRGB, φ_TRGC, φ_TRGD) 보다 늦은 위상을 가질 수 있다. 리셋 트랜지스터(M_AR)는 AND 게이트(A_G)에서 출력되는 작동 펄스(φ_AR)에 따라 작동하여 광 검출기(210)의 출력단 전압을 리셋시킬 수 있다. _The actuation pulse φ _AR output to the third node N ₃ , which is an output terminal of the AND gate AG , may have a later phase than the trigger pulses φ _TRGA , φ _TRGB , φ _TRGC , and φ _TRGD . The reset transistor M _AR may operate according to the operation pulse φ _AR output from the AND gate _AG to reset the output terminal voltage of the photodetector 210 .

작동 펄스(φ_AR)는 트리거 펄스(φ_TRGA, φ_TRGB, φ_TRGC, φ_TRGD)와 시간 차를 가지고 제1 펄스 계수기(230), 제2 펄스 계수기(240), 제3 펄스 계수기(250), 및 제4 펄스 계수기(260)로 출력될 수 있다.The actuation pulse φ _AR has a time difference with the trigger pulses φ _TRGA , φ _TRGB , φ _TRGC , φ _TRGD , the first pulse counter 230 , the second pulse counter 240 , and the third pulse counter 250 . , and may be output to the fourth pulse counter 260 .

제1 내지 제4 NOR 게이트(N_GA, N_GB, N_GC, N_GD) 중 로우 레벨의 계수기 선택 신호(예를 들어, φ_A)가 입력되는 NOR 게이트(예를 들어, 제1 NOR 게이트)에만 트리거 펄스(φ_TRGA)의 펄스 신호가 출력되고, 다른 NOR 게이트(N_GB, N_GC, N_GD)에는 로우 레벨의 트리거 펄스(φ_TRGB, φ_TRGC, φ_TRGD)가 출력될 수 있다.A NOR gate (eg, a first NOR gate) to which a low-level counter selection signal (eg, φ _A ) is input among the first to fourth NOR gates (N _GA , N _GB , N _GC , N _GD ) The pulse signal of the trigger pulse (φ _TRGA ) is output only to , and the low-level trigger pulses (φ _TRGB , φ _TRGC , φ _TRGD ) may be output to the other NOR gates (N _GB , N _GC , N _GD ).

제1 내지 제4 펄스 계수기(230, 240, 250, 260)는 누적 커패시터(C_IA, C_IB, C_IC, C_ID), 리셋 스위치(φ_RST), 출력 트랜지스터(M_FA, M_FB, , M_FC, M_FD), 작동 트랜지스터(M_FA1, M_FB1, M_FC1, M_FD1), 및 방전 트랜지스터(M_FA2, M_FB2, M_FC2, M_FD2)를 포함할 수 있다.The first to fourth pulse counters (230, 240, 250, 260) are cumulative capacitors (C _IA , C _IB , C _IC , C _ID ), a reset switch (φ _RST ), an output transistor (M _FA , M _FB , , M _FC , M _FD ), actuating transistors M _FA1 , M _FB1 , M _FC1 , M _FD1 , and discharging transistors M _FA2 , M _FB2 , M _FC2 , M _FD2 .

제1 내지 제4 펄스 계수기(230, 240, 250, 260)는 도 1의 실시예에 따른 펄스 계수기(130, 140)와 유사한 구조를 가질 수 있으므로, 중복 설명은 생략하기로 한다.Since the first to fourth pulse counters 230 , 240 , 250 , and 260 may have a structure similar to that of the pulse counters 130 and 140 according to the embodiment of FIG. 1 , a redundant description will be omitted.

제1 작동 트랜지스터(M_FA1)는 게이트단에 제1 NOR 게이트(N_GA)에서 출력되는 제1 트리거 펄스(φ_TRGA)가 입력될 수 있다. 제2 작동 트랜지스터(M_FB1)는 게이트단에 제2 NOR 게이트(N_GB)에서 출력되는 제2 트리거 펄스(φ_TRGB)가 입력될 수 있다.A first trigger pulse φ _TRGA output from the first NOR gate N _GA may be input to the first operation transistor M _FA1 . A second trigger pulse φ _TRGB output from the second NOR gate N _GB may be input to the second operation transistor M _FB1 .

제3 작동 트랜지스터(M_FC1)는 게이트단에 제3 NOR 게이트(N_GC)에서 출력되는 제3 트리거 펄스(φ_TRGC)가 입력될 수 있다. 제4 작동 트랜지스터(M_FD1)는 게이트단에 제4 NOR 게이트(N_GD)에서 출력되는 제4 트리거 펄스(φ_TRGD)가 입력될 수 있다.A third trigger pulse φ _TRGC output from the third NOR gate N _GC may be input to the third operation transistor M _FC1 . A fourth trigger pulse φ _TRGD output from the fourth NOR gate N _GD may be input to the fourth operation transistor M _FD1 .

각 방전 트랜지스터(M_FA2, M_FB2, M_FC2, M_FD2)의 게이트단에는 AND 게이트(A_G)에서 출력되는 작동 펄스(φ_AR)가 입력될 수 있다. 제1 내지 제4 펄스 계수기(230, 240, 250, 260)의 출력 트랜지스터(M_FA, M_FB, , M_FC, M_FD), 작동 트랜지스터(M_FA1, M_FB1, M_FC1, M_FD1), 및 방전 트랜지스터(M_FA2, M_FB2, M_FC2, M_FD2)는 NMOS 트랜지스터일 수 있다.The operation pulse φ _AR output from the AND gate A _G may be input to the gate terminal of each of the discharge transistors M _FA2 , M _FB2 , M _FC2 , and M _FD2 . The output transistors (M _FA , M _FB , , M _FC , M _FD ) of the first to fourth pulse counters (230, 240, 250, 260), the working transistors (M _FA1 , M _FB1 , M _FC1 , M _FD1 ), and the discharge transistors M _FA2 , M _FB2 , M _FC2 , and M _FD2 may be NMOS transistors.

제1 내지 제4 펄스 계수기(230, 240, 250, 260)는 각각 전압 출력단(N_OA, N_OB, N_OC, N_OD)을 통해 트리거 전압(V_OA, V_OB, V_OC, V_OD)을 출력할 수 있다. 트리거 전압(V_OA, V_OB, V_OC, V_OD)을 통해, 트리거 펄스(φ_TRGA, φ_TRGB, φ_TRGC, φ_TRGD)의 펄스 횟수를 계수할 수 있으며, 계수된 트리거 펄스 횟수로부터 픽셀 값이 결정될 수 있다.The first to fourth pulse counters (230, 240, 250, 260) are the trigger voltages (V _OA , V _OB , V _OC , V _OD ) through the voltage output terminals (NO _OA , NO _OB , NO _OC , NO _OD ), respectively. can be printed out. Through the trigger voltages (V _OA , V _OB , V _OC , V _OD ), the number of pulses of the trigger pulses (φ _TRGA , φ _TRGB , φ _TRGC , φ _TRGD ) can be counted, and the pixel value from the counted number of trigger pulses This can be determined.

도 8 및 도 10을 참조하면, 아날로그 디지털 변환기(160)는 제1 시간 구간(P_A) 동안 제1 펄스 계수기(230)에 의해 누적되는 제1 트리거 전압(V_OA, V_P0)을 제1 펄스 계수 값으로 변환할 수 있다.8 and 10 , the analog-to-digital converter 160 applies the first trigger voltages V _OA , V _P0 accumulated by the first pulse counter 230 during the first time period P _A to the first It can be converted to a pulse count value.

아날로그 디지털 변환기(160)는 제2 시간 구간(P_B) 동안 제2 펄스 계수기(240)에 의해 누적되는 제2 트리거 전압(V_OB, V_P90)을 제2 펄스 계수 값으로 변환할 수 있다.The analog-to-digital converter 160 may convert the second trigger voltages V _OB and V _P90 accumulated by the second pulse counter 240 during the second time period P _B into a second pulse count value.

아날로그 디지털 변환기(160)는 제3 시간 구간(P_C) 동안 제3 펄스 계수기(250)에 의해 누적되는 제3 트리거 전압(V_OC, V_P180)을 제3 펄스 계수 값으로 변환할 수 있다.The analog-to-digital converter 160 may convert the third trigger voltages V _OC and _V _P180 accumulated by the third pulse counter 250 during the third time period PC to a third pulse count value.

아날로그 디지털 변환기(160)는 제4 시간 구간(P_D) 동안 제4 펄스 계수기(260)에 의해 누적되는 제4 트리거 전압(V_OD, V_P270)을 제4 펄스 계수 값으로 변환할 수 있다.The analog-to-digital converter 160 may convert the fourth trigger voltages V _OD and V _P270 accumulated by the fourth pulse counter 260 during the fourth time period P _D into a fourth pulse count value.

도 10 및 도 11의 실시예에 따른 이미지 센서(200)는 아날로그 디지털 변환기(160)에 의해 산출된 제1 펄스 계수 값과 제3 펄스 계수 값 간의 제1 차분 값을 산출할 수 있다. 또한, 이미지 센서(200)는 제2 펄스 계수 값과 제4 펄스 계수 값 간의 제2 차분 값을 산출할 수 있다.The image sensor 200 according to the embodiments of FIGS. 10 and 11 may calculate a first difference value between the first pulse coefficient value calculated by the analog-to-digital converter 160 and the third pulse coefficient value. Also, the image sensor 200 may calculate a second difference value between the second pulse count value and the fourth pulse count value.

이미지 센서(200)는 각 픽셀 별로 제1 차분 값과 제2 차분 값의 합에 대한, 제2 차분 값의 비를 기반으로, 하기 수식 1 및 수식 2에 따라 광 검출기(210)와 이미징 대상(예를 들어, 물체, 사람 등의 대상체) 간의 거리를 산출하여 3차원 이미지를 생성할 수 있다.The image sensor 200 includes the photodetector 210 and the imaging target ( For example, a three-dimensional image may be generated by calculating a distance between objects, such as an object or a person.

[수식 1][Formula 1]

[수식 2][Formula 2]

수식 1, 수식 2에서, α는 광 검출기(210)로 입사되는 광의 위상, P0는 제1 펄스 계수 값, P90은 제2 펄스 계수 값, P180은 제3 펄스 계수 값, P270은 제4 펄스 계수 값, c는 빛의 속도, f_demod는 변조 주파수, L은 광 검출기(210)로부터 이미징 대상까지의 거리이다.In Equations 1 and 2, α is the phase of the light incident to the photodetector 210, P0 is the first pulse coefficient value, P90 is the second pulse coefficient value, P180 is the third pulse coefficient value, and P270 is the fourth pulse coefficient The value, c, is the speed of light, f _demod is the modulation frequency, and L is the distance from the photodetector 210 to the imaging object.

이때 P0, P90은 이미징 대상에서 반사되어 광 검출기(210)로 수신된 신호 광으로부터 계수된 펄스 계수 값이고, P180, P270은 광 검출기(210)로 수신된 배경 광(background light)에 의해 발생된 노이즈 펄스의 계수 값이다.In this case, P0 and P90 are pulse count values that are counted from the signal light reflected from the imaging target and received by the photodetector 210 , and P180 and P270 are the background light generated by the background light received by the photodetector 210 . It is the coefficient value of the noise pulse.

180° 위상차를 가지는 광(P0, P180) (P90, P270)을 이용하여 제1 차분 값(P0-P180) 및 제2 차분 값(P90-P270)을 산출하여 신호 광에 해당하는 광 펄스의 계수 값에서 노이즈 펄스의 계수 값을 제거함으로써 저 노이즈 이미지를 얻을 수 있다.The first difference value (P0-P180) and the second difference value (P90-P270) are calculated using the light (P0, P180) (P90, P270) having a phase difference of 180°, and the coefficient of the light pulse corresponding to the signal light A low noise image can be obtained by removing the coefficient values of the noise pulses from the values.

도 12 내지 도 18은 본 발명의 실시예에 따른 이미지 센서의 성능을 나타낸 도면이다. 본 발명의 실시예에 해당하는 SPAD 기반 iToF(indirect time-of-flight) 이미지 센서를 제작하였다. SPAD 픽셀 어레이는 64 X 64로 설계되었다. 제작된 이미지 센서의 코어 면적은 3 X 2.7 mm², SPAD 픽셀 어레이 면적은 2 X 2 mm², 픽셀 크기는 32 X 32 ㎛², 필 팩터(fill-factor)는 26.3%이다.12 to 18 are diagrams illustrating performance of an image sensor according to an embodiment of the present invention. A SPAD-based indirect time-of-flight (iToF) image sensor corresponding to an embodiment of the present invention was fabricated. The SPAD pixel array is designed to be 64 x 64. The fabricated image sensor had a core area of 3 X 2.7 mm ² , a SPAD pixel array area of 2 X 2 mm ² , a pixel size of 32 X 32 μm ² , and a fill-factor of 26.3%.

도 12는 본 발명의 실시예에 따른 이미지 센서의 DCR(dark count rate)의 누적 밀도 함수를 나타낸 도면이다. DCR은 입사 포톤의 부재 조건 하에서 43 cps의 중앙값(median value)과, 1900 cps의 평균값(mean value)으로 측정되었다. 130 ㎲의 누적 시간 동안 단일 프레임에서 0.247 cps의 평균 DCR이 발생하였다.12 is a diagram illustrating a cumulative density function of a dark count rate (DCR) of an image sensor according to an embodiment of the present invention. DCR was measured with a median value of 43 cps and a mean value of 1900 cps under the absence of incident photons. An average DCR of 0.247 cps occurred in a single frame for a cumulative time of 130 μs.

도 13은 본 발명의 실시예에 따른 이미지 센서의 파장에 따른 PDP(photon detection probability) 분포를 나타낸 도면이다. SPAD에 15.3 V 전압을 인가하여 PDP를 측정하였다. 본 발명의 실시예에 따른 이미지 센서는 480 nm의 파장에서 28.2%의 최대 피크를 나타내었으며, 850 nm의 파장에서 5.85%의 포톤 검출율을 나타내었다.13 is a diagram illustrating a photon detection probability (PDP) distribution according to a wavelength of an image sensor according to an embodiment of the present invention. The PDP was measured by applying a voltage of 15.3 V to the SPAD. The image sensor according to an embodiment of the present invention exhibited a maximum peak of 28.2% at a wavelength of 480 nm and a photon detection rate of 5.85% at a wavelength of 850 nm.

도 14는 본 발명의 실시예에 따른 이미지 센서를 구성하는 펄스 계수기의 DNL(differential nonlinearity error) 성능을 나타낸 도면이다. 도 15는 본 발명의 실시예에 따른 이미지 센서를 구성하는 펄스 계수기의 INL(integral nonlinearity error) 성능을 나타낸 도면이다. 펄스 계수기의 DNL은 +0.25/-0.19 LSB, INL은 +0.22/-0.72 LSB로 측정되었으며, 낮은 비선형 오차를 나타내는 것을 알 수 있다.14 is a diagram illustrating differential nonlinearity error (DNL) performance of a pulse counter constituting an image sensor according to an embodiment of the present invention. 15 is a diagram illustrating integral nonlinearity error (INL) performance of a pulse counter constituting an image sensor according to an embodiment of the present invention. DNL of the pulse counter was measured to be +0.25/-0.19 LSB and INL was measured to be +0.22/-0.72 LSB, and it can be seen that it shows a low nonlinear error.

도 16은 본 발명의 실시예에 따른 이미지 센서의 물체 거리에 따른 1-σ 거리 불확실성(distance uncertainty)을 나타낸 도면이다. 1.56 및 50MHz의 변조 주파수(f_demod)가 선택되었다. 65프레임/초의 3D 프레임율에서, 이미지 센서는 5 ~ 50 m 거리에서 1.35 ~ 11.3 cm의 거리 불확실성을 나타내었으며, 이는 50 m의 최대 거리에서 0.22 %의 거리 불확실성에 해당하는 것이다. 따라서 본 발명의 실시예에 따른 이미지 센서는 약 50 m의 먼 거리에 위치한 물체에 대해 높은 정확도로 이미지를 생성할 수 있음을 알 수 있다.16 is a diagram illustrating 1-σ distance uncertainty according to an object distance of an image sensor according to an embodiment of the present invention. Modulation frequencies f _demod of 1.56 and 50 MHz were chosen. At a 3D frame rate of 65 frames/sec, the image sensor exhibited a distance uncertainty of 1.35 to 11.3 cm at a distance of 5 to 50 m, which corresponds to a distance uncertainty of 0.22% at a maximum distance of 50 m. Accordingly, it can be seen that the image sensor according to the embodiment of the present invention can generate an image with high accuracy for an object located at a distance of about 50 m.

도 17 및 도 18은 본 발명의 실시예에 따른 이미지 센서에 의해 획득한 3D 이미지를 나타낸 도면이다. 도 17의 우측 이미지는 본 발명의 실시예에 따른 이미지 센서로 도 17의 좌측 이미지에 나타낸 아그리파 동상에 대해 생성한 3D 이미지이다. 1.5 m 거리에 놓여진 아그리파 동상에 대해, 이미지 센서를 이용하여 0.52 ms 동안 50 MHz 변조 주파수(f_demod)로 3D 이미지를 획득하였다.17 and 18 are diagrams illustrating 3D images obtained by an image sensor according to an embodiment of the present invention. The right image of FIG. 17 is a 3D image generated with respect to the statue of Agrippa shown in the left image of FIG. 17 by the image sensor according to an embodiment of the present invention. For an Agrippa statue placed at a distance of 1.5 m, 3D images were acquired with a 50 MHz modulation frequency (f _demod ) for 0.52 ms using an image sensor.

도 18의 중간 및 우측 이미지는 본 발명의 실시예에 따른 이미지 센서로 도 18의 좌측 이미지에 나타낸 실외 영역(ROI)에 대해 생성한 3D 이미지이다. 20 m 거리의 실외 영역에 대해, 이미지 센서를 이용하여 4.16 ms 동안 3.125 MHz(도 18의 중간 이미지), 25 MHz(도 18의 우측 이미지)의 변조 주파수(f_demod)로 3D 이미지를 획득하였다. 이때 정확한 측정을 위해 밴드 패드 필터가 사용되었다. 도 17 및 도 18에 도시된 바와 같이, 본 발명의 실시예에 따른 이미지 센서에 의해 3D 이미지를 성공적으로 획득할 수 있었다.The middle and right images of FIG. 18 are 3D images generated with respect to the outdoor area (ROI) shown in the left image of FIG. 18 by the image sensor according to an embodiment of the present invention. For an outdoor area at a distance of 20 m, 3D images were acquired with a modulation frequency (f _demod ) of 3.125 MHz (middle image in FIG. 18) and 25 MHz (right image in FIG. 18) for 4.16 ms using an image sensor. In this case, a band pad filter was used for accurate measurement. 17 and 18 , a 3D image could be successfully acquired by the image sensor according to an embodiment of the present invention.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다. 그러므로, 다른 구현들, 다른 실시예들 및 청구범위와 균등한 것들도 후술하는 청구범위의 범위에 속한다.As described above, although the embodiments have been described with reference to the limited embodiments and drawings, various modifications and variations are possible from the above description by those skilled in the art. For example, the described techniques are performed in an order different from the described method, and/or the described components of the system, structure, apparatus, circuit, etc. are combined or combined in a different form than the described method, or other components Or substituted or substituted by equivalents may achieve an appropriate result. Therefore, other implementations, other embodiments, and equivalents to the claims are also within the scope of the following claims.

100, 200: 이미지 센서
110, 210: 광 검출기
120, 220: 펄스 생성부
130, 140, 230, 240, 250, 260: 펄스 계수기
160: 아날로그 디지털 변환기
I₁: 제1 인버터
I₂: 제2 인버터
N_GA, N_GB, N_GC, N_GD: NOR 게이트
A_G: AND 게이트
φ_TRGA, φ_TRGB, φ_TRGC, φ_TRGD: 트리거 펄스
φ_A, φ_B, φ_C, φ_D: 계수기 선택 신호
V_OA, V_OB, V_OC, V_OD: 트리거 전압
M_AR: 리셋 트랜지스터100, 200: image sensor
110, 210: photo detector
120, 220: pulse generator
130, 140, 230, 240, 250, 260: pulse counter
160: analog to digital converter
I ₁ : first inverter
I ₂ : 2nd inverter
N _GA , N _GB , N _GC , N _GD : NOR gate
A _G : AND gate
φ _TRGA , φ _TRGB , φ _TRGC , φ _TRGD : trigger pulse
φ _A , φ _B , φ _C , φ _D : counter selection signal
V _OA , V _OB , V _OC , V _OD : trigger voltage
M _AR : reset transistor

Claims

a photodetector configured to output light for imaging, detect light reflected from an imaging object, and output a pulse voltage;
a pulse generator configured to generate a trigger pulse according to the pulse voltage output from the photodetector and to select an output terminal to which the trigger pulse is output from among a plurality of output terminals according to a plurality of counter selection signals; and
a plurality of pulse counters respectively connected to the plurality of output terminals and configured to output a trigger voltage according to the trigger pulses output through the plurality of output terminals according to the plurality of counter selection signals; and
Determining pixel values based on a plurality of trigger voltages output from the plurality of pulse counters to generate an image,
A first trigger voltage accumulated by a first pulse counter among the plurality of pulse counters during a first time period in which the light is output is converted into a first pulse count value, and during a second time period in which the light is not output, the first trigger voltage is converted into a first pulse count value. converts a second trigger voltage accumulated by a second pulse counter among a plurality of pulse counters into a second pulse count value, calculates a difference value between the first pulse count value and the second pulse count value, and the difference value an image sensor configured to determine a pixel value based on

a photodetector configured to output light for imaging, detect light reflected from an imaging object, and output a pulse voltage;
a pulse generator configured to generate a trigger pulse according to the pulse voltage output from the photodetector, and to select an output terminal to output the trigger pulse from among a plurality of output terminals according to a plurality of counter selection signals; and
a plurality of pulse counters respectively connected to the plurality of output terminals and configured to output a trigger voltage according to the trigger pulses output through the plurality of output terminals according to the plurality of counter selection signals; and
Determining pixel values based on a plurality of trigger voltages output from the plurality of pulse counters to generate an image,
The pulse generator includes:
a first inverter connected in series to the photo detector and configured to invert a pulse voltage generated by the photo detector to output a first pulse voltage;
a second inverter connected in series to the first inverter and configured to output a second pulse voltage by inverting the first pulse voltage output from the first inverter;
a first NOR gate configured to receive the first pulse voltage, the second pulse voltage, and a first counter selection signal, perform a NOR operation, and output a first trigger pulse to the first pulse counter; and
A second NOR gate configured to receive the first pulse voltage, the second pulse voltage, and a second counter selection signal, perform a NOR operation, and output a second trigger pulse to the second pulse counter; sensor.

3. The method of claim 2,
During the first time period in which the light is output, the first counter selection signal is at a low level, and the second counter selection signal is at a high level,
The first counter selection signal is at a high level and the second counter selection signal is at a low level during a second time period in which the light is not output.

4. The method of claim 3,
Converts a first trigger voltage accumulated by the first pulse counter during the first time period into a first pulse count value, and generates a second trigger voltage accumulated by the second pulse counter during the second time period The image sensor, further comprising; an analog-to-digital converter configured to convert to a two-pulse count value.

5. The method of claim 4,
and calculate a difference value between the first pulse count value and the second pulse count value, and determine a pixel value based on the difference value.

4. The method of claim 3,
The first time period and the second time period do not overlap and have the same time period.

3. The method of claim 2,
The pulse generator includes:
an AND gate configured to receive the second pulse voltage output from the second inverter and a reset voltage and perform an AND operation to output an operation pulse; and
a reset transistor configured to operate according to the operation pulse output from the AND gate to reset the output terminal of the photo detector;
The operation pulse is output to the first pulse counter with a time difference from the first trigger pulse,
and the actuating pulse is output to the second pulse counter with a time difference from the second trigger pulse.

8. The method of claim 7,
The first pulse counter includes:
a first accumulation capacitor connected between a first electrode to which a first operating voltage is applied and a first voltage output terminal;
a first output transistor connected in series to the first accumulation capacitor, one end connected to the first voltage output terminal, and a first reference voltage formed at the other end;
a first operation transistor connected in series to the first output transistor and to which the first trigger pulse is input to a first gate terminal; and
and a first discharge transistor connected in series between the first operation transistor and the ground, and to which the operation pulse is input to a first gate terminal.

9. The method of claim 8,
The second pulse counter includes:
a second accumulation capacitor connected between a second electrode to which a second operating voltage is applied and a second voltage output terminal;
a second output transistor connected in series to the second accumulation capacitor, one end connected to the second voltage output terminal, and a second reference voltage formed at the other end;
a second operation transistor connected in series to the second output transistor and to which the second trigger pulse is input to a second gate terminal; and
and a second discharge transistor connected in series between the second operation transistor and the ground, and to which the operation pulse is input at a gate terminal.

a photodetector configured to output light for imaging, detect light reflected from an imaging object, and output a pulse voltage;
a pulse generator configured to generate a trigger pulse according to the pulse voltage output from the photodetector, and to select an output terminal to output the trigger pulse from among a plurality of output terminals according to a plurality of counter selection signals; and
a plurality of pulse counters respectively connected to the plurality of output terminals and configured to output a trigger voltage according to the trigger pulses output through the plurality of output terminals according to the plurality of counter selection signals; and
Determining pixel values based on a plurality of trigger voltages output from the plurality of pulse counters to generate an image,
The pulse generator includes:
a first inverter connected in series to the photo detector and configured to invert a pulse voltage generated by the photo detector to output a first pulse voltage;
a second inverter connected in series to the first inverter and configured to output a second pulse voltage by inverting the first pulse voltage output from the first inverter;
The first pulse voltage, the second pulse voltage, and a first counter selection signal among the plurality of counter selection signals are received, a NOR operation is performed, and a first trigger pulse is output to the first pulse counter. NOR gate;
a second configured to receive a second counter selection signal from among the first pulse voltage, the second pulse voltage, and the plurality of counter selection signals, perform a NOR operation, and output a second trigger pulse to the second pulse counter NOR gate;
a third configured to receive a third counter selection signal among the first pulse voltage, the second pulse voltage, and the plurality of counter selection signals to perform a NOR operation, and to output a third trigger pulse to a third pulse counter NOR gate; and
a fourth configured to receive a fourth counter selection signal among the first pulse voltage, the second pulse voltage, and the plurality of counter selection signals, perform a NOR operation, and output a fourth trigger pulse to a fourth pulse counter A NOR gate; comprising: an image sensor.

11. The method of claim 10,
During a first time period corresponding to a phase of 0° to 90° based on the phase of the light output from the photodetector, the first counter selection signal is at a low level, and the second counter selection signal and the third counter selection signal signal, and the fourth counter selection signal is at a high level;
During a second time period corresponding to a phase of 90° to 180°, the second counter selection signal is at a low level, and the first counter selection signal, the third counter selection signal, and the fourth counter selection signal are at a high level. ego,
During a third time interval corresponding to a phase of 180° to 270°, the third counter selection signal is at a low level, and the first counter selection signal, the second counter selection signal, and the fourth counter selection signal are at a high level. ego,
During a fourth time interval corresponding to a phase of 270° to 360°, the fourth counter selection signal is at a low level, and the first counter selection signal, the second counter selection signal, and the third counter selection signal are at a high level. Phosphorus, image sensor.

12. The method of claim 11,
Converts a first trigger voltage accumulated by the first pulse counter during the first time period into a first pulse count value, and generates a second trigger voltage accumulated by the second pulse counter during the second time period 2 pulse counting value, converting the third trigger voltage accumulated by the third pulse counter during the third time period into a third pulse counting value, by the fourth pulse counter during the fourth time period and an analog-to-digital converter configured to convert the accumulated fourth trigger voltage into a fourth pulse count value.

13. The method of claim 12,
calculating a first difference value between the first pulse count value and the second pulse count value, and calculating a second difference value between the second pulse count value and the fourth pulse count value;
and generate a three-dimensional image by calculating a distance to the imaging target according to a ratio of the second difference value to the sum of the first difference value and the second difference value.

11. The method of claim 10,
The pulse generator includes:
an AND gate configured to receive the second pulse voltage and reset voltage output from the second inverter, perform NOR operation, and output an operation pulse; and
a reset transistor configured to operate according to the operation pulse output from the AND gate to reset the output terminal of the photo detector;
The operation pulse is output to the first pulse counter with a time difference from the first trigger pulse,
The operation pulse is output to the second pulse counter with a time difference from the second trigger pulse,
The operation pulse is output to the third pulse counter with a time difference from the third trigger pulse,
and the actuating pulse is output to the fourth pulse counter with a time difference from the fourth trigger pulse.

15. The method of claim 14,
The first pulse counter, the second pulse counter, the third pulse counter, and the fourth pulse counter include: each
an accumulation capacitor connected between an electrode to which a preset operating voltage is applied and a voltage output terminal;
an output transistor connected in series to the accumulation capacitor, one end connected to the voltage output terminal, and a reference voltage formed at the other end;
an operation transistor connected in series to the output transistor and to which a trigger pulse is input to a gate terminal; and
and a discharge transistor connected in series between the operation transistor and the ground, the discharge transistor receiving the operation pulse from a gate terminal.