KR102418191B1 - Low power PAM-4 output transmitter - Google Patents

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유창식
서형민
한지윤
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한양대학교 산학협력단
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Abstract

Disclosed is a low-power PAM-4 output transmitter, which comprises: a first source series-terminated (SST) branch including a plurality of unit cells including a plurality of transistors selectively turned on in accordance with an input signal output from an encoder; a second SST branch including a plurality of unit cells including a plurality of transistors selectively turned on using a negative signal of the input signal as an input; and a common voltage switch (H3) for controlling the first and second SST branches to be short-circuited or opened. A differential signal is output from both ends of the first and second SST branches by short-circuiting or opening the first and second SST branches in accordance with an operation of the common voltage switch. Therefore, power consumption can be reduced.

Description

저전력 PAM-4 출력 송신기{Low power PAM-4 output transmitter}Low power PAM-4 output transmitter

본 발명은 저전력 PAM-4 출력 송신기에 관한 것이다. The present invention relates to a low power PAM-4 output transmitter.

도 1은 종래의 PAM-4 출력 드라이버를 도시한 도면이다. 도 1에 도시된 바와 같이, 종래의 PAM-4 출력 드라이버는 CML(current mode logic) 브랜치를 사용하여 output swing을 향상시키는 장점이 있다. 그러나, 도 1과 같은 종래의 PAM-4 출력 드라이버는 CML 브랜치를 이용함에 따라 전력 소모가 늘어나는 단점이 있다. 1 is a diagram illustrating a conventional PAM-4 output driver. As shown in FIG. 1, the conventional PAM-4 output driver has an advantage of improving output swing by using a current mode logic (CML) branch. However, the conventional PAM-4 output driver as shown in FIG. 1 has a disadvantage in that power consumption increases as the CML branch is used.

본 발명은 듀얼 SST(source series terminated) 브랜치를 사용한 PAM-4 출력 송신기를 제공하기 위한 것이다.The present invention is to provide a PAM-4 output transmitter using a dual source series terminated (SST) branch.

또한, 본 발명은 공통 모드 스위치를 적용하여 자체적인 인코딩 방식을 적용하여 전력 소모를 줄일 수 있는 저전력 PAM-4 출력 송신기를 제공하기 위한 것이다. Another object of the present invention is to provide a low-power PAM-4 output transmitter capable of reducing power consumption by applying its own encoding method by applying a common mode switch.

본 발명의 일 측면에 따르면, 저전력 PAM-4 출력 송신기가 제공된다. According to one aspect of the present invention, a low power PAM-4 output transmitter is provided.

본 발명의 일 실시예에 따르면, 저전력 PAM-4 출력 송신기에 있어서, 인코더로부터 출력되는 입력 신호에 따라 선택적으로 온(On)되는 복수의 트랜지스터로 구성된 복수의 단위 셀을 포함하는 제1 SST(source series terminated) 브랜치; 상기 입력 신호의 네거티브 신호를 입력으로 하여 선택적으로 온(On)되는 복수의 트랜지스터로 구성된 복수의 단위 셀을 포함하는 제2 SST(source series terminated) 브랜치; 및 상기 제1 SST 브랜치와 상기 제2 SST 브랜치를 단락(short) 또는 개방(open)하도록 제어하는 공통 전압 스위치(H3)를 포함하되, 상기 공통 전압 스위치의 동작에 따라 상기 제1 SST 브랜치와 상기 제2 SST 브랜치를 단락(short) 또는 개방(open)함으로써 상기 제1 SST 브랜치와 상기 SST 브랜치의 양단에서 차동 신호를 출력하는 저전력 PAM-4 출력 송신기가 제공될 수 있다. According to an embodiment of the present invention, in a low-power PAM-4 output transmitter, a first source (SST) including a plurality of unit cells including a plurality of transistors that are selectively turned on according to an input signal output from an encoder series terminated) branch; a second source series terminated (SST) branch including a plurality of unit cells including a plurality of transistors that are selectively turned on by receiving a negative signal of the input signal as an input; and a common voltage switch (H3) for controlling the first SST branch and the second SST branch to short or open, wherein the first SST branch and the second SST branch are operated according to the operation of the common voltage switch. A low-power PAM-4 output transmitter that outputs a differential signal at both ends of the first SST branch and the SST branch by shorting or opening the second SST branch may be provided.

상기 제1 SST 브랜치와 상기 제2 SST 브랜치에 포함된 저항의 양수 저항값은 상기 트랜지스터의 구동 저항값(on resistance)의 3배로 설정되되, 상기 복수의 트랜지스터 중 일부의 게이트 전극으로 제어 전압을 인가하여 트랜지스터의 구동 저항값을 제어할 수 있다.Positive resistance values of resistors included in the first SST branch and the second SST branch are set to be three times an on resistance value of the transistor, and a control voltage is applied to gate electrodes of some of the plurality of transistors Thus, the driving resistance value of the transistor can be controlled.

상기 제1 SST 브랜치와 상기 제2 SST 브랜치는 각각 제1 단위 셀과 제2 단위 셀을 각각 포함하되, 상기 제1 단위 셀과 상기 제2 단위 셀은 각각, 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터를 포함하며, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 PMOS 트랜지스터이며, 상기 제3 트랜지스터와 상기 제4 트랜지스터는 NMOS 트랜지스터이다. The first SST branch and the second SST branch each include a first unit cell and a second unit cell, respectively, wherein the first unit cell and the second unit cell include a first transistor, a second transistor, and a second unit cell, respectively. 3 transistors and a fourth transistor, wherein the first transistor and the second transistor are PMOS transistors, and the third transistor and the fourth transistor are NMOS transistors.

상기 제1 트랜지스터의 게이트 전극은 제1 제어 전압(VBP)과 연결되며, 상기 제4 트랜지스터의 게이트 전극은 제2 제어 전압(VBN)과 연결되되, 상기 제2 트랜지스터의 게이트 전극와 상기 제3 트랜지스터의 게이트 전극은 입력 버퍼와 연결되며, 상기 제2 트랜지스터의 드레인 전극과 상기 제3 트랜지스터의 드레인 전극은 저항과 연결되되, 상기 제1 제어 전압과 상기 제2 제어 전압을 제어하여 상기 제2 트랜지스터와 상기 제3 트랜지스터의 구동을 제어할 수 있다. A gate electrode of the first transistor is connected to a first control voltage VBP, and a gate electrode of the fourth transistor is connected to a second control voltage VBN, and the gate electrode of the second transistor and the third transistor are connected to each other. A gate electrode is connected to an input buffer, and a drain electrode of the second transistor and a drain electrode of the third transistor are connected to a resistor, and the second transistor and the second control voltage are controlled by controlling the first control voltage and the second control voltage. Driving of the third transistor may be controlled.

상기 제1 단위 셀의 상기 제2 트랜지스터의 드레인 전극과 상기 제3 트랜지스터의 드레인 전극은 제1 저항과 연결되며, 상기 제2 단위 셀의 상기 제2 트랜지스터의 드레인 전극과 상기 제3 트랜지스터의 드레인 전극은 제2 저항과 연결되되, 상기 제1 저항의 양수 저항값은 상기 제2 저항의 양수 저항값의 2배이다. A drain electrode of the second transistor of the first unit cell and a drain electrode of the third transistor are connected to a first resistor, and a drain electrode of the second transistor of the second unit cell and a drain electrode of the third transistor are connected. is connected to the second resistor, wherein the positive resistance value of the first resistor is twice the positive resistance value of the second resistor.

상기 공통 스위치의 동작에 의해 상기 제2 저항이 단락(short)되거나 개방(open)되어 상기 제1 저항의 양단에서 차동 출력될 수 있다. The second resistor may be short-circuited or opened by the operation of the common switch, so that a differential output may be output from both ends of the first resistor.

최상위 비트(MSB)와 최하위 비트(LSB)를 기초로 상기 공통 전압 스위치 사용 여부에 따라 인코딩 방식을 상이하게 적용하여 각 단위 셀로의 입력값을 인코딩할 수 있다. Based on the most significant bit (MSB) and the least significant bit (LSB), the input value to each unit cell may be encoded by applying a different encoding method depending on whether the common voltage switch is used.

상기 제1 SST 브랜치의 제1 단위 셀에 포함되는 상기 제2 트랜지스터의 게이트 전극과 연결된 제1 입력 버퍼와 상기 제3 트랜지스터의 게이트 전극과 연결되는 제2 입력 버퍼는 각각 공통 전압 스위치 사용시, 상기 최상위 비트의 논리부정 게이트값이 입력되며, 공통 전압 스위치 미사용시 상기 최하위 비트의 논리부정 게이트값이 입력되며,The first input buffer connected to the gate electrode of the second transistor included in the first unit cell of the first SST branch and the second input buffer connected to the gate electrode of the third transistor, respectively, include the uppermost The logic negative gate value of the bit is input, and when the common voltage switch is not used, the logic negative gate value of the least significant bit is input;

상기 제2 단위 셀에 포함되는 제2 트랜지스터의 게이트 전극에 연결되는 제3 입력 버퍼는 공통 전압 스위치 사용시 상기 최상위 비트와 상기 최하위 비트의 NAND 게이트값이 입력되며, 공통 전압 스위치 미사용시 상기 최하위 비트의 논리부정 게이트값이 입력되고, The third input buffer connected to the gate electrode of the second transistor included in the second unit cell receives the NAND gate values of the most significant bit and the least significant bit when the common voltage switch is used, and when the common voltage switch is not used, the NAND gate values of the least significant bit A logic negation gate value is input,

상기 제2 단위 셀에 포함되는 제3 트랜지스터의 게이트 전극에 연결되는 제4 입력 버퍼는 공통 전압 스위치 사용시 상기 최상위 비트와 상기 최하위 비트의 NOR 게이트값이 입력되며, 공통 전압 스위치 미사용시 상기 최하위 비트의 논리부정 게이트값이 입력될 수 있다.The fourth input buffer connected to the gate electrode of the third transistor included in the second unit cell receives the NOR gate values of the most significant bit and the least significant bit when the common voltage switch is used, and when the common voltage switch is not used, the least significant bit of the fourth input buffer is input. A logic negative gate value may be input.

본 발명의 일 실시예에 따른 저전력 PAM-4 출력 송신기를 제공함으로써, 듀얼 SST(source series terminated) 브랜치를 사용함으로써 전력 소모를 줄일 수 있다. By providing a low-power PAM-4 output transmitter according to an embodiment of the present invention, power consumption can be reduced by using dual source series terminated (SST) branches.

또한, 본 발명은 공통 모드 스위치를 적용하여 자체적인 인코딩 방식을 적용하여 전력 소모를 줄일 수 있다. In addition, the present invention can reduce power consumption by applying its own encoding method by applying a common mode switch.

도 1은 종래의 PAM-4 출력 드라이버를 도시한 도면.
도 2는 본 발명의 일 실시예에 따른 PAM-4 출력 송신기의 구조를 도시한 도면.
도 3은 본 발명의 일 실시예에 따른 인코더 출력을 도시한 도면.
도 4는 본 발명의 일 실시예에 따른 공통 전압 스위치 사용 여부에 따른 인코딩 방법을 설명하기 위해 도시한 도면.
도 5는 도 1의 PAM-4 드라이버의 등가 회로를 도시한 도면.
도 6은 본 발명의 일 실시예에 따른 PAM-4 출력 송신기의 등가 회로 일부를 도시한 도면.
도 7은 본 발명의 일 실시예에 따른 PAM-4 출력 송신기의 차동 출력을 도시한 그래프.1 is a view showing a conventional PAM-4 output driver.
2 is a diagram showing the structure of a PAM-4 output transmitter according to an embodiment of the present invention.
3 is a diagram illustrating an encoder output according to an embodiment of the present invention;
4 is a diagram illustrating an encoding method according to whether a common voltage switch is used according to an embodiment of the present invention;
FIG. 5 is a diagram showing an equivalent circuit of the PAM-4 driver of FIG. 1;
6 is a diagram illustrating a part of an equivalent circuit of a PAM-4 output transmitter according to an embodiment of the present invention.
7 is a graph illustrating a differential output of a PAM-4 output transmitter according to an embodiment of the present invention.

본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다. 또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.As used herein, the singular expression includes the plural expression unless the context clearly dictates otherwise. In this specification, terms such as "consisting of" or "comprising" should not be construed as necessarily including all of the various components or various steps described in the specification, some of which components or some steps are It should be construed that it may not include, or may further include additional components or steps. In addition, terms such as "...unit" and "module" described in the specification mean a unit that processes at least one function or operation, which may be implemented as hardware or software, or a combination of hardware and software. .

이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 일 실시예에 따른 PAM-4 출력 송신기의 구조를 도시한 도면이고, 도 3은 본 발명의 일 실시예에 따른 인코더 출력을 도시한 도면이고, 도 4는 본 발명의 일 실시예에 따른 공통 전압 스위치 사용 여부에 따른 인코딩 방법을 설명하기 위해 도시한 도면이고, 도 5는 도 1의 PAM-4 드라이버의 등가 회로를 도시한 도면이고, 도 6은 본 발명의 일 실시예에 따른 PAM-4 출력 송신기의 등가 회로 일부를 도시한 도면이고, 도 7은 본 발명의 일 실시예에 다른 PAM-4 출력 송신기의 차동 출력을 도시한 그래프이다. 2 is a diagram illustrating the structure of a PAM-4 output transmitter according to an embodiment of the present invention, FIG. 3 is a diagram illustrating an encoder output according to an embodiment of the present invention, and FIG. 4 is an embodiment of the present invention It is a diagram illustrating an encoding method according to whether or not a common voltage switch is used according to an embodiment, FIG. 5 is a diagram illustrating an equivalent circuit of the PAM-4 driver of FIG. 1, and FIG. 6 is an embodiment of the present invention A diagram illustrating a part of an equivalent circuit of a PAM-4 output transmitter according to FIG. 7 is a graph illustrating a differential output of a PAM-4 output transmitter according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 일 실시예에 따른 PAM-4 출력 송신기(200)는 제1 SST(source series terminated) 브랜치 (210)와 제2 SST 브랜치(220) 및 공통 전압 스위치(230)를 포함하여 구성된다. Referring to FIG. 2 , the PAM-4 output transmitter 200 according to an embodiment of the present invention includes a first source series terminated (SST) branch 210 , a second SST branch 220 , and a common voltage switch 230 . is comprised of

공통 전압 스위치(230)는 제1 SST 브랜치(210)와 제2 SST 브랜치(220)를 단락(short)시키거나 개방(open)시키는 역할을 수행한다.The common voltage switch 230 serves to short or open the first SST branch 210 and the second SST branch 220 .

제1 SST 브랜치(210)와 제2 SST 브랜치(220)는 각각 복수의 단위 셀(210a, 210b, 220a, 220b)을 포함한다. 즉, 도 2를 참조하면, 본 발명의 일 실시예에 따른 제1 SST 브랜치(210)와 제2 SST 브랜치(220)는 각각 두개의 단위 셀(210a, 210b, 220a, 220b)을 포함할 수 있다. The first SST branch 210 and the second SST branch 220 include a plurality of unit cells 210a, 210b, 220a, and 220b, respectively. That is, referring to FIG. 2 , the first SST branch 210 and the second SST branch 220 according to an embodiment of the present invention may include two unit cells 210a, 210b, 220a, and 220b, respectively. have.

제1 SST 브랜치(210)는 제1 단위 셀(210a, 210b)를 포함하며, 제2 SST 브랜치(220)는 제2 단위 셀(220a, 220b)를 포함한다. 제1 SST 브랜치(210)는 인코더로부터 출력되는 신호에 따라 신호를 출력할 수 있다. 이에 대해서는 하기의 설명에 의해 보다 명확하게 이해될 것이다.The first SST branch 210 includes first unit cells 210a and 210b, and the second SST branch 220 includes second unit cells 220a and 220b. The first SST branch 210 may output a signal according to a signal output from the encoder. This will be more clearly understood by the following description.

도 2에서 보여지는 바와 같이, 제1 SST 브랜치(210)와 제2 SST 브랜치(220)는 두개의 단위 셀을 각각 포함하며, 각각의 단위 셀의 구성 자체는 동일하다. 이하에서는 각 단위 셀에 포함되는 구성에 대해 보다 상세히 설명하기로 한다. As shown in FIG. 2 , the first SST branch 210 and the second SST branch 220 each include two unit cells, and the configuration of each unit cell itself is the same. Hereinafter, a configuration included in each unit cell will be described in more detail.

각각의 단위 셀은 각각 복수의 트랜지스터를 포함한다. 예를 들어, 제1 단위 셀은 제1 트랜지스터 내지 제4 트랜지스터를 포함하며, 제2 단위 셀은 제5 트랜지스터 내지 제8 트랜지스터를 포함하며, 제3 단위 셀은 제9 트랜지스터 내지 제12 트랜지스터를 포함하고, 제4 단위 셀은 제13 트랜지스터 내지 제16 트랜지스터를 포함한다. Each unit cell includes a plurality of transistors, respectively. For example, the first unit cell includes first to fourth transistors, the second unit cell includes fifth to eighth transistors, and the third unit cell includes ninth to twelfth transistors. and the fourth unit cell includes thirteenth to sixteenth transistors.

각각의 단위 셀에 포함되는 복수의 트랜지스터는 인코더로부터 전달되는 신호에 따라 선택적으로 온(on)될 수 있다. 보다 상세하게, 제1 SST 브랜치(210)에 포함되는 트랜지스터들 중 일부는 인코더로부터 전달되는 입력 신호에 따라 선택적으로 온(On)될 수 있다. 반면, 제2 SST 브랜치(220)에 포함되는 트랜지스터들 중 일부는 해당 입력 신호의 네거티브 신호를 입력으로 하여 선택적으로 온(On)될 수 있다. A plurality of transistors included in each unit cell may be selectively turned on according to a signal transmitted from the encoder. In more detail, some of the transistors included in the first SST branch 210 may be selectively turned on according to an input signal transmitted from an encoder. On the other hand, some of the transistors included in the second SST branch 220 may be selectively turned on by receiving a negative signal of the corresponding input signal as an input.

도 2를 참조하여 보다 상세히 설명하면, 제1 단위 셀에 제1 입력 신호와 제2 입력 신호가 입력되며, 제4 단위 셀에 제1 입력 신호와 제2 입력 신호의 네거티브 신호가 입력될 수 있다. 또한, 제2 단위 셀에는 제3 입력 신호와 제4 입력 신호가 입력되며, 제3 단위 셀에는 제3 입력 신호와 제4 입력 신호의 네거티브 신호가 입력될 수 있다. 2 , the first input signal and the second input signal may be input to the first unit cell, and the negative signal of the first input signal and the second input signal may be input to the fourth unit cell. . In addition, a third input signal and a fourth input signal may be input to the second unit cell, and a negative signal of the third input signal and the fourth input signal may be input to the third unit cell.

또한, 제1 SST 브랜치(210)에 포함되는 제1 단위 셀(210a)와 제2 단위 셀(210b)의 양수 저항값은 상이하게 설정되되, 제1 단위 셀(210a)은 제2 단위 셀(210b)의 양수 저항값은 2배가 되도록 제1 저항과 제2 저항이 설정될 수 있다. In addition, the positive resistance values of the first unit cell 210a and the second unit cell 210b included in the first SST branch 210 are set to be different, but the first unit cell 210a is the second unit cell ( The first resistor and the second resistor may be set so that the positive resistance value of 210b) is doubled.

또한, 제1 SST 브랜치(210)와 제2 SST 브랜치(220)는 공통 전압 스위치(230)에 의해 단락(short) 또는 개방(open)되어 제1 SST 브랜치(210)와 제2 SST 브랜치(220)의 양단에서 차동 출력되도록, 제2 SST 브랜치(220)가 제1 SST 브랜치(210)의 역구조로 단위 셀이 배치될 수 있다. In addition, the first SST branch 210 and the second SST branch 220 are shorted or opened by the common voltage switch 230 , and the first SST branch 210 and the second SST branch 220 are ), the unit cells may be arranged in the reverse structure of the second SST branch 220 of the first SST branch 210 so as to be differentially output from both ends.

제2 SST 브랜치(220)에 포함되는 제3 단위 셀(220a)과 제4 단위 셀(220b)의 양수 저항값 또한 상이하게 설정되되, 제4 단위 셀(220b)의 양수 저항값은 제3 단위 셀(220a)의 양수 저항값의 2배가 되도록 제3 저항과 제4 저항이 설정될 수 있다. The positive resistance value of the third unit cell 220a and the fourth unit cell 220b included in the second SST branch 220 is also set to be different, and the positive resistance value of the fourth unit cell 220b is the third unit The third resistor and the fourth resistor may be set to be twice the positive resistance value of the cell 220a.

또한, 하기에서 설명되겠지만, 제1 단위 셀 내지 제4 단위 셀에 포함된 트랜지스터의 구동 저항값(on resistance)와 양수 저항값은 1:3 비율로 설정될 수 있다. Also, as will be described below, the on resistance value and the positive resistance value of the transistors included in the first to fourth unit cells may be set in a ratio of 1:3.

따라서, 제1 단위 셀 내지 제4 단위 셀에 포함된 복수의 트랜지스터의 게이트 전극을 통해 제어 전압을 조절하여 트랜지스터를 선택적으로 온(On)시킬 수 있다. 각 단위 셀의 구조에 대해 하기에서 보다 상세히 설명하기로 한다. Accordingly, the transistors may be selectively turned on by adjusting the control voltage through the gate electrodes of the plurality of transistors included in the first to fourth unit cells. The structure of each unit cell will be described in more detail below.

이하에서는 이해와 설명의 편의를 도모하기 위해 제1 SST 브랜치(210)의 구조를 중심으로 설명하기로 한다. 제2 SST 브랜치(220)의 구조 또한 제1 SST 브랜치(210)의 역구조로 동일하므로 중복되는 설명은 생략하기로 한다. Hereinafter, the structure of the first SST branch 210 will be mainly described for convenience of understanding and description. Since the structure of the second SST branch 220 is also the same as that of the first SST branch 210 , the overlapping description will be omitted.

다시 정리하면, 제1 단위 셀과 제2 단위 셀은 각각 양수 저항값이 상이하게 설정될 수 있다. 즉, 제1 단위 셀의 양수 저항값은 제2 단위 셀의 양수 저항값의 2배수로 설정될 수 있다. 예를 들어, 제1 단위 셀의 양수 저항값은 112.5옴으로 설정되며, 제2 단위 셀의 양수 저항값은 56.25옴으로 설정될 수 있다. In other words, each of the first unit cell and the second unit cell may have different positive resistance values. That is, the positive resistance value of the first unit cell may be set to twice the positive resistance value of the second unit cell. For example, the positive resistance value of the first unit cell may be set to 112.5 ohms, and the positive resistance value of the second unit cell may be set to 56.25 ohms.

제1 단위 셀과 제2 단위 셀의 기본 구조는 동일하므로 제1 단위 셀의 구조에 대해서만 설명하기로 한다. Since the basic structures of the first unit cell and the second unit cell are the same, only the structure of the first unit cell will be described.

제1 단위 셀은 4개의 트랜지스터를 포함한다. 편의상 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터라 칭하기로 한다. The first unit cell includes four transistors. For convenience, they will be referred to as a first transistor, a second transistor, a third transistor, and a fourth transistor.

제1 트랜지스터와 제2 트랜지스터는 PMOS 트랜지스터로 구현되며, 제3 트랜지스터와 제4 트랜지스터는 NMOS 트랜지스터로 구현될 수 있다. The first transistor and the second transistor may be implemented as PMOS transistors, and the third transistor and the fourth transistor may be implemented as NMOS transistors.

제1 트랜지스터와 제4 트랜지스터의 게이트 전극은 각각 제어 전압 단자와 연결될 수 있다. 즉, 임피던스 캘리브레이션 블록은 제1 제어 전압과 제2 제어 전압을 출력할 수 있다. 이때, 제1 제어 전압 단자는 제1 트랜지스터의 게이트 전극과 연결되며, 제4 트랜지스터의 게이트 전극은 제2 제어 전압 단자와 연결될 수 있다.Gate electrodes of the first transistor and the fourth transistor may be connected to a control voltage terminal, respectively. That is, the impedance calibration block may output the first control voltage and the second control voltage. In this case, the first control voltage terminal may be connected to the gate electrode of the first transistor, and the gate electrode of the fourth transistor may be connected to the second control voltage terminal.

따라서, 제1 단위 셀의 트랜지스터(즉, 제2 트랜지스터와 제3 트랜지스터)의 온(On) 저항값은 제1 제어 전압과 제2 제어 전압 단자와 연결된 제1 트랜지스터와 제4 트랜지스터의 게이트 전압을 통해 제어될 수 있다. Accordingly, the On resistance value of the transistors of the first unit cell (ie, the second transistor and the third transistor) is the gate voltage of the first and fourth transistors connected to the first control voltage and the second control voltage terminal. can be controlled through

보다 상세히 설명하면, 제1 트랜지스터의 소스 전극은 기준 전원(VDD)와 연결되며, 게이트 전극은 제1 제어 전압 단자와 연결되고, 드레인 전극은 제2 트랜지스터의 소스 전극과 연결될 수 있다.In more detail, the source electrode of the first transistor may be connected to the reference power source VDD, the gate electrode may be connected to the first control voltage terminal, and the drain electrode may be connected to the source electrode of the second transistor.

또한, 제2 트랜지스터의 게이트 전극은 제1 입력 신호 단자와 연결되며, 드레인 전극은 제3 트랜지스터의 드레인 전극과 연결된다.In addition, the gate electrode of the second transistor is connected to the first input signal terminal, and the drain electrode is connected to the drain electrode of the third transistor.

또한, 제3 트랜지스터의 게이트 전극은 제2 입력 신호 단자와 연결되며, 소스 단자는 제4 트랜지스터의 드레인 전극과 연결된다.In addition, the gate electrode of the third transistor is connected to the second input signal terminal, and the source terminal is connected to the drain electrode of the fourth transistor.

제4 트랜지스터의 게이트 전극은 전술한 바와 같이, 제2 제어 전압 단자(VBN)와 연결되며, 소스 전극은 접지와 연결된다. As described above, the gate electrode of the fourth transistor is connected to the second control voltage terminal VBN, and the source electrode is connected to the ground.

또한, 제2 트랜지스터의 드레인 전극과 제3 트랜지스터의 드래인 전극은 저항과 연결된다. 여기서, 제2 트랜지스터의 드레인 전극과 제3 트랜지스터의 드레인 전극과 연결되는 저항의 양수 저항값은 제2 트랜지스터와 제3 트랜지스터를 동작시키는 온 저항값(on resistance)의 3배로 설정될 수 있다. In addition, the drain electrode of the second transistor and the drain electrode of the third transistor are connected to the resistor. Here, a positive resistance value of a resistor connected to the drain electrode of the second transistor and the drain electrode of the third transistor may be set to be three times an on resistance value for operating the second transistor and the third transistor.

즉, 본 발명의 일 실시예에 따르면, 각각의 단위 셀에 포함된 트랜지스터는 제1 트랜지스터와 제4 트랜지스터의 게이트 전극에 연결된 제1 제어 전압과 제2 제어 전압에 따라 동작(On)될 수 있다. 이때, 제1 제어 전압과 제2 제어 전압에 의해 동작되는 트랜지스터의 동작 저항값(on resistance)은 제2 트랜지스터와 제3 트랜지스터의 드레인 전극에 연결된 저항의 양수 저항값의 1/3이 되도록 제어될 수 있다. That is, according to an embodiment of the present invention, the transistor included in each unit cell may be turned on according to the first control voltage and the second control voltage connected to the gate electrodes of the first transistor and the fourth transistor. . At this time, the on resistance of the transistor operated by the first control voltage and the second control voltage is controlled to be 1/3 of the positive resistance value of the resistance connected to the drain electrode of the second transistor and the third transistor. can

제1 SST 브랜치(210)는 제1 단위 셀과 제2 단위 셀을 각각 포함할 수 있으며, 제1 단위 셀의 양수 저항값과 제2 단위 셀의 양수 저항값은 각각 상이하게 설정될 수 있다. 이때, 제1 단위 셀의 양수 저항값은 제2 단위 셀의 양수 저항값의 2배로 설정될 수 있다. The first SST branch 210 may include a first unit cell and a second unit cell, respectively, and the positive resistance value of the first unit cell and the positive resistance value of the second unit cell may be set differently. In this case, the positive resistance value of the first unit cell may be set to be twice the positive resistance value of the second unit cell.

제2 단위 셀의 기본 구조 및 동작은 제1 단위 셀과 동일하므로 중복되는 설명은 생략하기로 한다.Since the basic structure and operation of the second unit cell are the same as those of the first unit cell, a redundant description will be omitted.

또한, 도 2에서 보여지는 바와 같이, 제2 SST 브랜치(220)에 포함되는 제3 단위 셀과 제4 단위 셀의 기본 구조는 제1 단위 셀과 제2 단위 셀과 동일하다. Also, as shown in FIG. 2 , the basic structures of the third unit cell and the fourth unit cell included in the second SST branch 220 are the same as those of the first unit cell and the second unit cell.

제1 SST 브랜치(210)의 제2 단위 셀과 제2 SST 브랜치(220)의 제3 단위 셀이 공통 전압 스위치(230)에 의해 단락(short) 또는 개방(open)되도록 제어됨에 따라 제2 SST 브랜치(220)의 제3 단위 셀에 연결되는 제3 저항의 양수 저항값이 제1 SST 브랜치(210)의 제2 단위 셀에 연결되는 제2 저항의 양수 저항값과 동일하도록 설정된다. 마찬가지로, 공통 전압 스위치(230)에 의해 제2 저항과 제3 저항이 단락(short) 또는 개방(open)됨에 따라 제1 단위 셀의 제1 저항과 제4 단위 셀의 제4 저항의 양단에서 차동 출력될 수 있다. 이로 인해, 제1 SST 브랜치(210)의 제1 단위 셀의 제1 저항과 제2 SST 브랜치(220)의 제4 단위 셀의 제4 저항의 양수 저항값은 동일하도록 설정될 수 있다.As the second unit cell of the first SST branch 210 and the third unit cell of the second SST branch 220 are controlled to be shorted or opened by the common voltage switch 230 , the second SST The positive resistance value of the third resistor connected to the third unit cell of the branch 220 is set to be the same as the positive resistance value of the second resistor connected to the second unit cell of the first SST branch 210 . Similarly, as the second resistor and the third resistor are shorted or opened by the common voltage switch 230 , there is a difference at both ends of the first resistor of the first unit cell and the fourth resistor of the fourth unit cell can be output. For this reason, the positive resistance value of the first resistance of the first unit cell of the first SST branch 210 and the positive resistance of the fourth resistance of the fourth unit cell of the second SST branch 220 may be set to be the same.

제2 저항 및 제3 저항의 양수 저항값은 제1 저항 및 제4 저항의 양수 저항값의 절반으로 설정될 수 있다. The positive resistance values of the second resistor and the third resistor may be set to half of the positive resistance values of the first resistor and the fourth resistor.

이외의 나머지 구조 및 동작은 동일하므로 중복되는 설명은 생략하기로 한다. Other than that, since the remaining structures and operations are the same, overlapping descriptions will be omitted.

다만, 본 발명의 일 실시예에 따른 인코더에 의해 출력되는 최상위 비트(MSB)와 최하위 비트(LSB)로 만들어지는 입력 신호의 레벨과 PAM-4 출력 레벨 간의 불합치가 발생하게 된다. However, a mismatch occurs between the level of the input signal made of the most significant bit (MSB) and the least significant bit (LSB) output by the encoder according to an embodiment of the present invention and the PAM-4 output level.

따라서, 본 발명의 일 실시예에 따르면, 인코더의 MSB와 LSB는 자체적인 인코딩 방법에 따라 고정된 신호를 PAM-4로 출력할 수 있다. Therefore, according to an embodiment of the present invention, the MSB and the LSB of the encoder may output a fixed signal to the PAM-4 according to their own encoding method.

본 발명의 일 실시예에 따르면, 인코더는 MSB와 LSB에 대해 도 3에 도시된 바와 같이 신호를 각각 출력할 수 있다. According to an embodiment of the present invention, the encoder may output signals to the MSB and the LSB, respectively, as shown in FIG. 3 .

도 4를 참조하여 본 발명의 일 실시예에 따른 MSB와 LSB의 인코딩 방법에 대해 상세히 설명하기로 한다. An MSB and LSB encoding method according to an embodiment of the present invention will be described in detail with reference to FIG. 4 .

공통 전압 스위치(H3)를 사용하는 경우의 인코딩 방법은 도 4의 (a)에 도시된 바와 같다. An encoding method in the case of using the common voltage switch H3 is as shown in FIG. 4A .

제1 SST 브랜치(210)의 제1 단위 셀로 입력되는 제1 입력 버퍼(PUP1)와 제2 입력 버퍼(NDN1)로는 MSB의 논리부정(INV)값이 입력될 수 있다. 인코더는 MSB의 논리 부정값을 취하여 제1 입력 버퍼(PUP1)와 제2 입력 버퍼(NDN1)로 출력할 수 있다.A logic negative (INV) value of the MSB may be input to the first input buffer PUP1 and the second input buffer NDN1 input to the first unit cell of the first SST branch 210 . The encoder may take the logical negative value of the MSB and output it to the first input buffer PUP1 and the second input buffer NDN1.

또한, 제2 단위 셀로 입력되는 제3 입력 버퍼(PUB2)로는 MSB와 LSB의 NAND 게이트 값이 출력되며, 제4 입력 버퍼(NDN2)로는 MSB와 LSB의 NOR 게이트 값이 출력될 수 있다. Also, MSB and LSB NAND gate values may be output to the third input buffer PUB2 input to the second unit cell, and MSB and LSB NOR gate values may be outputted to the fourth input buffer NDN2 .

또한, 공통 전압 스위치(230)로는 MSB와 LSB의 XOR 게이트 값이 출력될 수 있다. Also, the XOR gate values of the MSB and the LSB may be output to the common voltage switch 230 .

공통 전압 스위치(H3)를 사용하지 않는 경우의 인코딩 방법은 도 4의 (b)에 도시된 바와 같다. An encoding method in the case where the common voltage switch H3 is not used is as shown in FIG. 4(b).

공통 전압 스위치(H3)를 사용하지 않는 경우, 제1 SST 브랜치(210)의 제1 단위 셀로 입력되는 제1 입력 버퍼(PUP1)와 제2 입력 버퍼(NDN1)로는 LSB의 논리부정(INV)값이 입력될 수 있다. 인코더는 LSB의 논리 부정값을 취하여 제1 입력 버퍼(PUP1)와 제2 입력 버퍼(NDN1)로 출력할 수 있다.When the common voltage switch H3 is not used, the logical negative (INV) value of the LSB is the first input buffer PUP1 and the second input buffer NDN1 input to the first unit cell of the first SST branch 210 . can be entered. The encoder may take the logical negative value of the LSB and output it to the first input buffer PUP1 and the second input buffer NDN1.

또한, 제2 단위 셀로 입력되는 제3 입력 버퍼(PUB2)와 제4 입력 버퍼(NDN2)로는 MSB의 논리 부정(INV)게이트 값이 출력되며, VDD의 논리부정(INV)가 H3로 출력될 수 있다. In addition, the logic negation (INV) gate value of MSB is output to the third input buffer PUB2 and the fourth input buffer NDN2 input to the second unit cell, and the logic negation INV of VDD can be output to H3. have.

제2 SST 브랜치의 각각의 입력 버퍼는 제1 SST 브랜치의 입력 버퍼의 역값이 출력되므로 상세한 설명은 생략하기로 한다. Since the inverse value of the input buffer of the first SST branch is output to each input buffer of the second SST branch, a detailed description thereof will be omitted.

도 5은 도 1과 같은 종래의 PAM-4 출력 송신기의 신호 전력(signaling power)를 구하기 위한 등가 회로를 도시한 도면이고, 도 6는 본 발명의 일 실시예에 따른 PAM-4 출력 송신기의 신호 전력을 구하기 위한 등가 회로를 도시한 도면이다. 5 is a diagram showing an equivalent circuit for obtaining the signal power (signaling power) of the conventional PAM-4 output transmitter as in FIG. 1, and FIG. 6 is a signal of the PAM-4 output transmitter according to an embodiment of the present invention. It is a diagram showing an equivalent circuit for obtaining power.

도 5의 (a)는 MSB와 LSB가 (1,1) 또는 (0,0)일 때의 등가회로를 나타내며, (b)는 (1,0) 또는 (0,1)일 때의 등가회로를 나타낸 도면이다.Figure 5 (a) shows an equivalent circuit when MSB and LSB are (1,1) or (0,0), (b) is an equivalent circuit when (1,0) or (0,1) is a diagram showing

도 5의 (a)의 신호 전력은

Figure 112020143206338-pat00001
이며, (b)의 신호 전력은
Figure 112020143206338-pat00002
이다.The signal power of Fig. 5 (a) is
Figure 112020143206338-pat00001
, and the signal power in (b) is
Figure 112020143206338-pat00002
to be.

따라서, 종래의 경우 등가회로 전체의 신호 전력은

Figure 112020143206338-pat00003
이다.Therefore, in the conventional case, the signal power of the entire equivalent circuit is
Figure 112020143206338-pat00003
to be.

도 6을 참조하면, MSB와 LSB가 (1,1) 또는 (0,0)일 때의 등가회로는 도 4의 (a)와 동일하며, (1,0) 또는 (0,1)일 때의 등가 회로만 상이하다.Referring to FIG. 6 , the equivalent circuit when MSB and LSB are (1,1) or (0,0) is the same as that of FIG. 4(a), and when (1,0) or (0,1) is only the equivalent circuit of

도 6의 등가회로의 신호 전력은

Figure 112020143206338-pat00004
이다.The signal power of the equivalent circuit of FIG. 6 is
Figure 112020143206338-pat00004
to be.

따라서, 본 발명의 일 실시예에 따른 PAM-4 출력 송신기 등기 회로의 전체 신호 전력은

Figure 112020143206338-pat00005
와 같다. Therefore, the total signal power of the PAM-4 output transmitter register circuit according to an embodiment of the present invention is
Figure 112020143206338-pat00005
same as

종래와 비교하여 약 17% 정도 신호 전력이 감소하는 것을 알 수 있다. It can be seen that the signal power is reduced by about 17% compared to the conventional one.

도 7에는 본 발명의 일 실시예에 따른 저전력 PAM-4 출력 송신기의 차동 출력이 예시되어 있다. 7 illustrates a differential output of a low-power PAM-4 output transmitter according to an embodiment of the present invention.

상술한 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.The hardware devices described above may be configured to operate as one or more software modules to perform the operations of the present invention, and vice versa.

이제까지 본 발명에 대하여 그 실시 예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시 예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.So far, the present invention has been focused on the embodiments thereof. Those of ordinary skill in the art to which the present invention pertains will understand that the present invention can be implemented in a modified form without departing from the essential characteristics of the present invention. Therefore, the disclosed embodiments should be considered in an illustrative rather than a restrictive sense. The scope of the present invention is indicated in the claims rather than the foregoing description, and all differences within the scope equivalent thereto should be construed as being included in the present invention.

200: PAM-4 출력 송신기
210: 제1 SST 브랜치
220: 제2 SST 브랜치
230: 공통 전압 스위치200: PAM-4 output transmitter
210: first SST branch
220: second SST branch
230: common voltage switch

Claims (8)

저전력 PAM-4 출력 송신기에 있어서,
인코더로부터 출력되는 입력 신호에 따라 선택적으로 온(On)되는 복수의 트랜지스터로 구성된 복수의 단위 셀을 포함하는 제1 SST(source series terminated) 브랜치;
상기 입력 신호의 네거티브 신호를 입력으로 하여 선택적으로 온(On)되는 복수의 트랜지스터로 구성된 복수의 단위 셀을 포함하는 제2 SST(source series terminated) 브랜치; 및
상기 제1 SST 브랜치와 상기 제2 SST 브랜치를 단락(short) 또는 개방(open)하도록 제어하는 공통 전압 스위치(H3)를 포함하되,
상기 공통 전압 스위치의 동작에 따라 상기 제1 SST 브랜치와 상기 제2 SST 브랜치를 단락(short) 또는 개방(open)함으로써 상기 제1 SST 브랜치와 상기 SST 브랜치의 양단에서 차동 신호를 출력하되,
상기 제1 SST 브랜치와 상기 제2 SST 브랜치에 포함된 저항의 양수 저항값은 상기 트랜지스터의 구동 저항값(on resistance)의 3배로 설정되되,
상기 복수의 트랜지스터 중 일부의 게이트 전극으로 제어 전압을 인가하여 트랜지스터의 구동 저항값을 제어하는 것을 특징으로 하는 저전력 PAM-4 출력 송신기.
A low power PAM-4 output transmitter comprising:
a first source series terminated (SST) branch including a plurality of unit cells including a plurality of transistors that are selectively turned on according to an input signal output from the encoder;
a second source series terminated (SST) branch including a plurality of unit cells including a plurality of transistors that are selectively turned on by receiving a negative signal of the input signal as an input; and
a common voltage switch (H3) for controlling to short or open the first SST branch and the second SST branch;
A differential signal is output at both ends of the first SST branch and the SST branch by shorting or opening the first SST branch and the second SST branch according to the operation of the common voltage switch,
Positive resistance values of resistors included in the first SST branch and the second SST branch are set to be three times the on resistance of the transistor,
A low-power PAM-4 output transmitter, characterized in that the driving resistance value of the transistor is controlled by applying a control voltage to a gate electrode of some of the plurality of transistors.
 삭제delete 제1 항에 있어서,
상기 제1 SST 브랜치와 상기 제2 SST 브랜치는 각각 제1 단위 셀과 제2 단위 셀을 각각 포함하되,
상기 제1 단위 셀과 상기 제2 단위 셀은 각각,
제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터를 포함하며,
상기 제1 트랜지스터와 상기 제2 트랜지스터는 PMOS 트랜지스터이며, 상기 제3 트랜지스터와 상기 제4 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 저전력 PAM-4 출력 송신기.
According to claim 1,
The first SST branch and the second SST branch each include a first unit cell and a second unit cell, respectively,
Each of the first unit cell and the second unit cell,
a first transistor, a second transistor, a third transistor and a fourth transistor;
wherein the first transistor and the second transistor are PMOS transistors, and the third transistor and the fourth transistor are NMOS transistors.
 제3 항에 있어서,
상기 제1 트랜지스터의 게이트 전극은 제1 제어 전압(VBP)과 연결되며, 상기 제4 트랜지스터의 게이트 전극은 제2 제어 전압(VBN)과 연결되되,
상기 제2 트랜지스터의 게이트 전극와 상기 제3 트랜지스터의 게이트 전극은 입력 버퍼와 연결되며, 상기 제2 트랜지스터의 드레인 전극과 상기 제3 트랜지스터의 드레인 전극은 저항과 연결되되,
상기 제1 제어 전압과 상기 제2 제어 전압을 제어하여 상기 제2 트랜지스터와 상기 제3 트랜지스터의 구동을 제어하는 것을 특징으로 하는 저전력 PAM-4 출력 송신기.
4. The method of claim 3,
A gate electrode of the first transistor is connected to a first control voltage (VBP), and a gate electrode of the fourth transistor is connected to a second control voltage (VBN),
A gate electrode of the second transistor and a gate electrode of the third transistor are connected to an input buffer, and a drain electrode of the second transistor and a drain electrode of the third transistor are connected to a resistor,
and controlling the driving of the second transistor and the third transistor by controlling the first control voltage and the second control voltage.
 제4 항에 있어서,
상기 제1 단위 셀의 상기 제2 트랜지스터의 드레인 전극과 상기 제3 트랜지스터의 드레인 전극은 제1 저항과 연결되며,
상기 제2 단위 셀의 상기 제2 트랜지스터의 드레인 전극과 상기 제3 트랜지스터의 드레인 전극은 제2 저항과 연결되되,
상기 제1 저항의 양수 저항값은 상기 제2 저항의 양수 저항값의 2배인 것을 특징으로 하는 저전력 PAM-4 출력 송신기.
5. The method of claim 4,
a drain electrode of the second transistor of the first unit cell and a drain electrode of the third transistor are connected to a first resistor;
The drain electrode of the second transistor of the second unit cell and the drain electrode of the third transistor are connected to a second resistor,
The low-power PAM-4 output transmitter, characterized in that the positive resistance value of the first resistor is twice the positive resistance value of the second resistor.
 제5 항에 있어서,
상기 공통 전압 스위치의 동작에 의해 상기 제2 저항이 단락(short)되거나 개방(open)되어 상기 제1 저항의 양단에서 차동 출력되는 것을 특징으로 하는 저전력 PAM-4 출력 송신기.
6. The method of claim 5,
The low-power PAM-4 output transmitter, characterized in that the second resistor is shorted or opened by the operation of the common voltage switch and differentially output from both ends of the first resistor.
 제4 항에 있어서,
최상위 비트(MSB)와 최하위 비트(LSB)를 기초로 상기 공통 전압 스위치 사용 여부에 따라 인코딩 방식을 상이하게 적용하여 각 단위 셀로의 입력값을 인코딩하는 인코더를 더 포함하는 저전력 PAM-4 출력 송신기.
5. The method of claim 4,
The low-power PAM-4 output transmitter further comprising an encoder that encodes an input value to each unit cell by applying a different encoding method depending on whether the common voltage switch is used based on the most significant bit (MSB) and the least significant bit (LSB).
 제7 항에 있어서,
상기 제1 SST 브랜치의 제1 단위 셀에 포함되는 상기 제2 트랜지스터의 게이트 전극과 연결된 제1 입력 버퍼와 상기 제3 트랜지스터의 게이트 전극과 연결되는 제2 입력 버퍼는 각각 공통 전압 스위치 사용시, 상기 최상위 비트의 논리부정 게이트값이 입력되며, 공통 전압 스위치 미사용시 상기 최하위 비트의 논리부정 게이트값이 입력되며,
상기 제2 단위 셀에 포함되는 제2 트랜지스터의 게이트 전극에 연결되는 제3 입력 버퍼는 공통 전압 스위치 사용시 상기 최상위 비트와 상기 최하위 비트의 NAND 게이트값이 입력되며, 공통 전압 스위치 미사용시 상기 최하위 비트의 논리부정 게이트값이 입력되고,
상기 제2 단위 셀에 포함되는 제3 트랜지스터의 게이트 전극에 연결되는 제4 입력 버퍼는 공통 전압 스위치 사용시 상기 최상위 비트와 상기 최하위 비트의 NOR 게이트값이 입력되며, 공통 전압 스위치 미사용시 상기 최하위 비트의 논리부정 게이트값이 입력되는 것을 특징으로 하는 저전력 PAM-4 출력 송신기.

8. The method of claim 7,
The first input buffer connected to the gate electrode of the second transistor included in the first unit cell of the first SST branch and the second input buffer connected to the gate electrode of the third transistor, respectively, include the uppermost The logic negative gate value of the bit is input, and when the common voltage switch is not used, the logic negative gate value of the least significant bit is input;
The third input buffer connected to the gate electrode of the second transistor included in the second unit cell receives the NAND gate values of the most significant bit and the least significant bit when the common voltage switch is used, and when the common voltage switch is not used, the NAND gate values of the least significant bit A logic negation gate value is input,
The fourth input buffer connected to the gate electrode of the third transistor included in the second unit cell receives the NOR gate values of the most significant bit and the least significant bit when the common voltage switch is used, and when the common voltage switch is not used, the least significant bit of the fourth input buffer is input. A low-power PAM-4 output transmitter, characterized in that a logic negative gate value is input.
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