KR102396322B1 - 복수의 블록체인 노드를 통합한 장치 - Google Patents

복수의 블록체인 노드를 통합한 장치 Download PDF

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Abstract

본 개시는 복수의 블록체인 노드를 통합한 장치에 관한 것이다. 복수의 블록체인 노드를 통합한 장치는, 적어도 하나 이상의 슬롯이 구비된 메인보드 및 메인보드에 배치되는 슬롯에 결합되는 버스를 포함하고, 버스는 복수의 영역을 포함하고, 복수의 영역의 각각은, CPU, BPU, 메모리 및 컨트롤러를 포함하고, 복수의 영역의 각각에 포함된 CPU 사이의 통신이 가능하도록, 복수의 영역의 각각에 포함된 컨트롤러는 컨트롤러가 포함된 영역 내의 CPU와 연결되며, 브릿지(bridge)를 통해 서로 연결된다.

Description

복수의 블록체인 노드를 통합한 장치{APPARATUS FOR INTEGRATING BLOCKCHAIN NODES}
본 개시는 복수의 블록체인 노드를 통합한 장치에 관한 것으로, 구체적으로, 블록체인 노드에 대응하는 영역을 포함하는 버스를 이용하여 복수의 블록체인 노드를 통합한 장치에 관한 것이다.
블록체인은 분산 컴퓨팅 기술 기반의 원장 관리 기술로서, 피투피(peer-to-peer) 방식을 기반으로 생성된 연결고리 기반 분산 데이터 저장 환경에 지속적으로 변경되는 데이터를 블록의 형태로 저장함으로써 누구라도 임의로 데이터를 수정할 수 없도록 하는 분산 컴퓨팅 기술 기반의 원장 관리 기술이다.
블록체인에 참여하는 노드는 일부 또는 전체의 블록체인을 가지고 있어 중앙 집중형 데이터베이스가 필요 없으므로, 탈중앙화된 서비스를 제공할 수 있는 이점이 있다. 이런 이유 등으로 최근 블록체인을 이용한 서비스가 급증하고 있다. 다만, 변경되는 데이터의 무결성을 유지하기 위해, 블록체인에 참여하는 노드는 반복되는 서명, 서명 확인, 검증, 합의 작업 등이 요구된다. 블록체인을 이용한 서비스를 통한 트랜잭션이 증가할수록 방대한 반복 작업이 누적되고, 분산된 블록체인에 참여하는 노드에 네트워크 트래픽이 집중되는 등 과다한 부하로 인해 서비스의 성능이 저하되는 문제가 있다.
상기와 같은 문제를 해결하기 위하여, 본 개시의 다양한 실시예들은 복수의 블록체인 노드를 통합한 장치를 제공한다.
본 개시의 일 실시예에 따른 복수의 블록체인 노드를 통합한 장치는, 적어도 하나 이상의 슬롯이 구비된 메인보드 및 메인보드에 배치되는 슬롯에 결합되는 버스를 포함하고, 버스는 복수의 영역을 포함하고, 복수의 영역의 각각은, CPU(Central Processing Unit), BPU(Blockchain Processing Unit), 메모리 및 컨트롤러를 포함하고, 복수의 영역의 각각에 포함된 CPU 사이의 통신이 가능하도록, 복수의 영역의 각각에 포함된 컨트롤러는 컨트롤러가 포함된 영역 내의 CPU와 연결되며, 브릿지(bridge)를 통해 서로 연결될 수 있다.
본 개시의 일 실시예에 따른 복수의 영역은 4개 이상의 영역을 포함할 수 있다.
본 개시의 일 실시예에 따른 복수의 블록체인 노드를 통합한 장치는, 복수의 영역의 각각에 포함된 CPU는 랜포트(LAN port)와 각각 연결되어, 블록체인과 연관된 데이터를 저장한 데이터베이스에 접속하도록 구성될 수 있다.
본 개시의 일 실시예에 따른 복수의 영역에 포함된 복수의 CPU의 각각은 스위치와 연결되어, 스위치에 연결된 하나의 랜포트를 통해 블록체인과 연관된 데이터를 저장한 데이터베이스에 접속하도록 구성될 수 있다.
본 개시의 일 실시예에 따른 복수의 영역의 각각에 포함된 BPU는 BPU가 포함된 영역 내의 CPU에 의해 할당된 데이터를 처리하고, 처리된 데이터를 BPU가 포함된 영역 내의 CPU로 제공하도록 구성될 수 있다.
본 개시의 일 실시예에 따른 복수의 영역에 포함된 복수의 CPU는 서로 독립적으로 수행되는 OS에 의해 동작되도록 구성될 수 있다.
본 개시의 일 실시예에 따른 복수의 블록체인 노드를 통합한 장치는, 복수의 슬롯이 구비된 메인보드 및 메인보드에 배치되는 복수의 슬롯에 결합되는 복수의 버스를 포함하고, 복수의 버스의 각각은 하나 이상의 영역을 포함하고, 하나 이상의 영역의 각각은, CPU, BPU, 메모리 및 컨트롤러를 포함하고, 하나 이상의 영역 내에 포함된 컨트롤러는 컨트롤러가 포함된 영역 내의 CPU와 연결되며, 하나 이상의 영역이 복수의 영역인 경우, 복수의 영역의 각각에 포함된 CPU 사이의 통신이 가능하도록, 복수의 영역의 각각에 포함된 컨트롤러는 브릿지를 통해 서로 연결될 수 있다.
본 개시의 일 실시예에 따른 복수의 버스의 각각에 포함된 영역의 총 수는 4 이상일 수 있다.
본 개시의 일 실시예에 따른 하나 이상의 영역의 각각에 포함된 BPU는 BPU가 포함된 영역 내의 CPU에 의해 할당된 데이터를 처리하고, 처리된 데이터를 BPU가 포함된 영역 내의 CPU로 제공하도록 구성될 수 있다.
본 개시의 일 실시예에 따른 복수의 버스의 각각 내의 하나 이상의 영역에 포함된 복수의 CPU는 서로 독립적으로 수행되는 OS에 의해 동작되도록 구성될 수 있다.
본 개시의 일부 실시예에 따르면, 블록체인의 노드에 대응하는 영역을 포함한 버스를 이용하여 블록체인 트랜잭션을 수행함으로써, 각 노드에 집중되는 부하를 줄여, 반복되는 콘텍스트 스위칭으로 인한 성능 저하를 방지할 수 있다.
본 개시의 일부 실시예에 따르면, 블록체인의 노드에 대응하는 영역에 독립된 OS를 포함하는 CPU와 블록체인 트랜잭션 처리를 위한 반복 작업을 수행하는 BPU를 구성함으로써, 분산된 블록체인의 노드를 하나의 장치에 통합시킬 수 있으므로, 트랜잭션 데이터의 직렬화와 역직렬화에 따른 지연시간 등으로 인한 성능 저하를 방지할 수 있다. 또한, 분산된 블록체인의 노드를 하나의 장치에 통합시킬 수 있으므로, 노드 사이의 통신 시간을 최소화할 수 있다.
본 개시의 일부 실시예에 따르면, 블록체인의 노드에 대응하는 영역을 포함한 버스를 통해 데이터베이스와 연결하여, 반복된 작업 수행에 따른 잦은 데이터베이스의 접근으로 인한 데이터베이스 성능 저하를 방지할 수 있다.
본 개시의 실시예들은, 이하 설명하는 첨부 도면을 참조하여 설명될 것이며, 여기서 유사한 참조번호는 유사한 요소들을 나타내지만, 이에 한정되지는 않는다.
도 1은 본 개시의 일 실시예에 따라 복수의 블록체인 노드를 통합한 장치의 예시를 나타내는 도면이다.
도 2는 본 개시의 일 실시예에 따라 하나의 버스와 결합된 복수의 블록체인 노드를 통합한 장치의 예시를 나타내는 도면이다.
도 3은 본 개시의 일 실시예에 따라 복수의 블록체인 노드에 대응하는 영역이 스위치를 통해 데이터베이스에 연결되는 예시를 나타내는 도면이다.
도 4는 본 개시의 일 실시예에 따라 하나의 버스를 포함하는 복수의 블록체인 노드를 통합한 장치의 예시를 나타내는 도면이다.
도 5는 본 개시의 일 실시예에 따라 복수의 버스를 포함하는 복수의 블록체인 노드를 통합한 장치의 예시를 나타내는 도면이다.
도 6은 본 개시의 일 실시예에 따라 복수의 버스를 포함하는 복수의 블록체인 노드를 통합한 장치의 예시를 나타내는 도면이다.
도 7은 본 개시의 일 실시예에 따라 복수의 버스를 포함하는 복수의 블록체인 노드를 통합한 장치의 예시를 나타내는 도면이다.
이하, 본 개시의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 상세히 설명한다. 다만, 이하의 설명에서는 본 개시의 요지를 불필요하게 흐릴 우려가 있는 경우, 널리 알려진 기능이나 구성에 관한 구체적 설명은 생략하기로 한다.
첨부된 도면에서, 동일하거나 대응하는 구성요소에는 동일한 참조부호가 부여되어 있다. 또한, 이하의 실시예들의 설명에 있어서, 동일하거나 대응되는 구성요소를 중복하여 기술하는 것이 생략될 수 있다. 그러나, 구성요소에 관한 기술이 생략되어도, 그러한 구성요소가 어떤 실시예에 포함되지 않는 것으로 의도되지는 않는다.
개시된 실시예의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 개시는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 개시가 완전하도록 하고, 본 개시가 통상의 기술자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것일 뿐이다.
본 명세서에서 사용되는 용어에 대해 간략히 설명하고, 개시된 실시예에 대해 구체적으로 설명하기로 한다. 본 명세서에서 사용되는 용어는 본 개시에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나, 이는 관련 분야에 종사하는 기술자의 의도 또는 판례, 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서, 본 개시에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 본 개시의 전반에 걸친 내용을 토대로 정의되어야 한다.
본 명세서에서의 단수의 표현은 문맥상 명백하게 단수인 것으로 특정하지 않는 한, 복수의 표현을 포함한다. 또한, 복수의 표현은 문맥상 명백하게 복수인 것으로 특정하지 않는 한, 단수의 표현을 포함한다. 명세서 전체에서 어떤 부분이 어떤 구성요소를 포함한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있음을 의미한다.
또한, 명세서에서 사용되는 '모듈' 또는 '부'라는 용어는 소프트웨어 또는 하드웨어 구성요소를 의미하며, '모듈' 또는 '부'는 어떤 역할들을 수행한다. 그렇지만, '모듈' 또는 '부'는 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. '모듈' 또는 '부'는 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서, '모듈' 또는 '부'는 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로 코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들 또는 변수들 중 적어도 하나를 포함할 수 있다. 구성요소들과 '모듈' 또는 '부'들은 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '모듈' 또는 '부'들로 결합되거나 추가적인 구성요소들과 '모듈' 또는 '부'들로 더 분리될 수 있다.
본 개시의 일 실시예에 따르면, '모듈' 또는 '부'는 프로세서 및 메모리로 구현될 수 있다. '프로세서'는 범용 프로세서, 중앙 처리 장치(CPU), 마이크로프로세서, 디지털 신호 프로세서(DSP), 제어기, 마이크로제어기, 상태 머신 등을 포함하도록 넓게 해석되어야 한다. 몇몇 환경에서, '프로세서'는 주문형 반도체(ASIC), 프로그램가능 로직 디바이스(PLD), 필드 프로그램가능 게이트 어레이(FPGA) 등을 지칭할 수도 있다. '프로세서'는, 예를 들어, DSP와 마이크로프로세서의 조합, 복수의 마이크로프로세서들의 조합, DSP 코어와 결합한 하나 이상의 마이크로프로세서들의 조합, 또는 임의의 다른 그러한 구성들의 조합과 같은 처리 디바이스들의 조합을 지칭할 수도 있다. 또한, '메모리'는 전자 정보를 저장 가능한 임의의 전자 컴포넌트를 포함하도록 넓게 해석되어야 한다. '메모리'는 임의 액세스 메모리(RAM), 판독-전용 메모리(ROM), 비-휘발성 임의 액세스 메모리(NVRAM), 프로그램가능 판독-전용 메모리(PROM), 소거-프로그램가능 판독 전용 메모리(EPROM), 전기적으로 소거가능 PROM(EEPROM), 플래쉬 메모리, 자기 또는 광학 데이터 저장장치, 레지스터들 등과 같은 프로세서-판독가능 매체의 다양한 유형들을 지칭할 수도 있다. 프로세서가 메모리로부터 정보를 판독하고/하거나 메모리에 정보를 기록할 수 있다면 메모리는 프로세서와 전자 통신 상태에 있다고 불린다. 프로세서에 집적된 메모리는 프로세서와 전자 통신 상태에 있다.
본 개시에서, '복수의 A 각각' 및/또는 '복수의 A의 각각' 은 복수의 A에 포함된 모든 구성 요소의 각각을 지칭하거나, 복수의 A에 포함된 일부 구성요소의 각각을 지칭할 수 있다. 예를 들어, 복수의 블록체인 노드에 대응하는 영역 각각은, 복수의 블록체인 노드에 대응하는 영역에 포함된 모든 영역의 각각을 지칭하거나 복수의 블록체인 노드에 대응하는 영역에 포함된 일부 영역의 각각을 지칭할 수 있다.
본 개시에서, '블록체인 노드'는 블록체인과 연관된 임의의 데이터(예: 트랜잭션 등)를 처리하는 노드(nodes) 또는 피어(peers)를 지칭할 수 있다. 복수의 블록체인 노드들은 피투피(peer-to-peer) 네트워크 형태로 연결될 수 있다. 또한, 블록체인 노드는 요청받은 트랜잭션이 적절한지 여부를 판단(execution)하는 역할을 수행할 수 있다. 또한, 블록체인 노드는 생성된 블록을 검증(validation)하는 역할을 수행할 수 있다.
본 개시에서, 'BPU(blockchain processing unit)'는 대량의 단순한 반복 작업이 발생하는 블록체인과 연관된 데이터(예: 트랜잭션 등)을 효율적으로 처리하기 위한 블록체인 전용 프로세서를 지칭할 수 있다. 여기서, BPU는 블록체인과 연관된 임의의 데이터 및/또는 정보를 처리할 수 있는데, 예를 들어, 서명 및 서명 확인 작업, 트랜잭션을 수행하는 도중 발생하는 데이터를 데이터베이스에 저장하거나, 데이터베이스로부터 데이터를 요청하는 작업, 스마트 계약 처리 작업, 네트워크 통신 및 오더링 합의 작업 등을 처리할 수 있으나, 이에 한정되지 않는다.
본 개시에서, '버스(bus)'는 프로세서, 메모리, 입출력 모듈 등 컴퓨터 구성 요소 사이에 정보를 전송하기 위한 물리적인 도선의 집합, 슬롯 보드, 평면 장치 및/또는 슬롯 등을 지칭할 수 있다. 예를 들어, PCI 버스, PCI-e 버스를 포함할 수 있으나, 이에 한정되지 않는다.
본 개시에서, '컨트롤러(controller)'는 버스 컨트롤러를 지칭할 수 있다. 일 실시예에서, 컨트롤러는 주소, 자료, 제어 정보 등이 전달되고 버스를 제어하고 관리하는 장치를 지칭할 수 있다. 예를 들어, 컨트롤러는 버스 내의 정보를 다른 버스 내로 전송하거나, 다른 버스 내의 정보를 수신하는 것을 제어하는 장치일 수 있다. 본 개시에서는, 컨트롤러가 CPU와 별도로 설명되어 있으나, 이는 일 실시예에 불과하며, 컨트롤러는 CPU에 포함되도록 구현될 수 있다.
도 1은 본 개시의 일 실시예에 따라 복수의 블록체인 노드를 통합한 장치(100)의 예시를 나타내는 도면이다. 복수의 블록체인 노드를 통합한 장치는 블록체인 노드에 대응하는 영역을 포함한 버스를 적어도 하나 이상 포함할 수 있다. 도 1에 도시된 바와 같이, 복수의 블록체인 노드를 통합한 장치(100)는 버스(110) 및 브릿지(140)를 포함할 수 있다. 예를 들어, 버스(110)는 블록체인 노드를 통합한 장치(100)의 메인보드에 결합될 수 있다. 도 1은 하나의 버스가 도시되어 있으나, 이에 한정되지 않으며, 복수의 버스가 복수의 슬롯을 구비한 하나의 메인보드에 결합될 수 있다. 도 1에서는 복수의 블록체인 노드를 통한 장치(100)가 PCT 슬롯 보드를 포함하는 것으로 도시되어 있으나, 이에 한정되지 않고, 컴퓨팅 장치를 위해 필요한 임의의 장치 및/또는 모듈을 포함할 수 있다.
버스(110)는 블록체인 노드에 대응하는 복수의 영역(120, 130)을 포함할 수 있다. 도 1은 복수의 블록체인 노드에 대응하는 영역이 버스(110)에 포함되도록 도시되어 있으나, 이에 한정되지 않고, 단일의 영역이 버스(110)에 포함될 수 있다. 블록체인 노드에 대응하는 영역(120, 130)의 각각은 CPU(Central Processing Unit)(122, 132), BPU(Blockchain Processing Unit)(124, 134), 메모리(126, 136) 및 컨트롤러(128, 138)를 포함할 수 있다. CPU(122, 132)는 블록체인 노드에 대응하는 영역(120, 130)에 포함된 요소들(예: 메모리, 컨트롤러, BPU 등)을 제어하고, 블록체인과 연관된 데이터 및/또는 정보를 처리할 수 있다. BPU(124, 134)는 대량의 단순한 반복 작업이 발생하는 블록체인의 트랜잭션을 효율적으로 처리하기 위한 블록체인 전용 프로세서를 지칭할 수 있다. CPU(122, 134)는 동일한 영역(120, 130)에 포함된 BPU(124, 134)에 데이터를 할당하고, BPU(124, 134)에 의해 처리된 데이터를 제공받아, 할당된 데이터에 대한 결과 값을 결정할 수 있다. 컨트롤러(128, 138)는 동일한 블록체인 노드에 대응하는 영역(120, 130)에 포함된 CPU(122, 132)와 연결될 수 있다.
또한, 하나의 블록체인 노드에 대응하는 영역(120)에 포함된 컨트롤러(128)는 다른 블록체인 노드에 대응하는 영역(130)에 포함된 컨트롤러(138)와 브릿지(140)를 통해 연결될 수 있다. 예를 들어, 하나의 버스에 포함된 블록체인 노드에 대응하는 제1 영역(120)에 포함된 제1 CPU(122)와 제1 컨트롤러(128)는 서로 연결되고, 제1 컨트롤러(128)는 제2 영역(130)에 포함된 제2 컨트롤러(138)와 브릿지(140)를 통해 연결될 수 있다. 즉, 하나의 영역에 포함된 CPU는 컨트롤러에 연결되고, 컨트롤러는 브릿지를 통해 복수의 영역 각각에 포함된 컨트롤러와 연결될 수 있다. 도 1은 2개의 블록체인 노드에 대응하는 영역이 도시되어 있으나, 이에 한정되지 않으며, 하나의 버스(110)는 단일의 블록체인 노드에 대응하는 영역 또는 둘 이상의 블록체인 노드에 대응하는 영역을 포함할 수 있다. 또한, 본 개시에서는 컨트롤러를 연결하는 브릿지(140)가 버스(110)의 외부에 배치되는 것으로 도시되어 있으나, 이에 한정되지 않으며, 브릿지(140)의 일부 또는 전부가 버스(110)에 포함될 수 있다.
이와 같은 구성을 통해, 하나의 노드를 포함한 장치를 이용하여 블록체인을 이용한 데이터(예: 트랜잭션)를 처리하는 경우 발생할 수 있는 성능 저하 문제를 해결할 수 있다. 즉, 블록체인 노드에 대응하는 영역을 포함하는 장치를 이용하여 블록체인과 연관된 데이터(예: 트랜잭션 등)를 병렬적으로 처리함으로써 각 노드에 집중되는 부하를 줄여, 반복되는 콘텍스트 스위칭(context switching)으로 인한 성능 저하를 방지할 수 있다. 또한, 블록 체인 노드들이 하나의 장치에 구현되기 때문에, 블록체인 노드들 사이의 통신 시간도 단축될 수 있다.
도 2는 본 개시의 일 실시예에 따라 하나의 버스와 결합된 복수의 블록체인 노드를 통합한 장치의 예시를 나타내는 도면이다. 일 실시예에 따르면 복수의 블록체인 노드를 통합한 장치는 버스(210)를 포함할 수 있다. 예를 들면, 복수의 블록체인 노드를 통합한 장치는 메인보드에 배치되는 슬롯을 통하여 버스(210)와 결합될 수 있다.
버스(210)는 복수의 블록체인 노드에 대응하는 영역(또는, 복수의 영역)을 포함할 수 있다. 일 실시예에 따르면, 버스(210)는 4개 이상의 블록체인 노드에 대응하는 영역을 포함할 수 있다. 예를 들어, 도시된 바와 같이, 버스(210)는 제1 영역(220_1), 제2 영역(220_2), 제3 영역(220_3), 제4 영역(220_4)을 포함할 수 있다. 블록체인을 이용한 트랜잭션을 처리하는 경우, 복수의 블록체인 노드는 데이터 무결성을 위해 복수의 노드 각각이 1 to 1로 검증 작업(예를 들어, 서명 검증, 트랜잭션 실행, 트랜잭션 서명 등)을 수행해야 하므로, 블록체인의 노드는 3개 이상이 제공되어야 한다. 즉, 버스(210)는 4개 이상의 블록체인 노드에 대응하는 영역을 포함함으로써, 하나 이상의 블록체인 노드에 대응하는 영역이 장애로 인해 검증 작성을 수행할 수 없는 경우에도 나머지 3개의 블록체인 노드에 대응하는 영역을 통해 검증 작업을 수행할 수 있다.
블록체인 노드에 대응하는 영역 각각은 CPU, BPU, 메모리 및 컨트롤러를 포함할 수 있다. 예를 들어, 도시된 바와 같이, 제1 영역(220_1)은 제1 CPU(222_1), 제1 BPU(224_1), 제1 메모리(226_1) 및 제1 컨트롤러(228_1)를 포함할 수 있다. 이와 유사하게, 제2 영역(220_1)은 제2 CPU(222_2), 제2 BPU(224_2), 제2 메모리(226_2) 및 제2 컨트롤러(228_2)를 포함할 수 있다. 또한, 제3 영역(220_3)은 제3 CPU(222_3), 제3 BPU(224_3), 제3 메모리(226_3) 및 제3 컨트롤러(228_3)를 포함할 수 있다. 이와 마찬가지로, 제4 영역(220_4)은 제4 CPU(222_4), 제4 BPU(224_4), 제4 메모리(226_4) 및 제4 컨트롤러(228_4)를 포함할 수 있다.
CPU는 블록체인을 이용한 트랜잭션의 처리를 제어할 수 있다. 일 실시예에 따르면, 복수의 블록체인 노드에 대응하는 영역(220_1 내지 220_4)에 포함된 복수의 CPU(222_1 내지 222_4)는 서로 독립적으로 수행되는 OS (operating system)에 의해 동작될 수 있다. 복수의 CPU 각각에 대응되는 OS는 각각의 CPU를 통해 데이터를 처리하거나, 각 CPU가 포함된 영역 내의 다른 구성 요소들을 제어할 수 있다. 예를 들어, 제1 영역 내지 제4 영역(220_1, 220_2, 220_3, 220_4)에 포함된 제1 CPU 내지 제4 CPU(222_1, 222_2, 222_3, 222_4)는 서로 별개의 OS에 의해 동작될 수 있다. 제1 CPU(222_1)에 대응되는 OS는 제1 CPU(222_1)를 통해 데이터를 처리하거나 제1 영역 내의 제1 BPU(224_1), 제1 메모리(226_1) 및 제1 컨트롤러(228_1)를 제어할 수 있다. 제2 CPU 내지 제4 CPU(222_2, 222_3, 222_4)도 이와 마찬가지로 동작할 수 있다. 다른 예에서, 제1 영역 내지 제4 영역(220_1, 220_2, 220_3, 220_4)에 포함된 제1 CPU 내지 제4 CPU(222_1, 222_2, 222_3, 222_4)는 동일한 OS에 의해 동작될 수 있다.
BPU는 대량의 단순한 반복 작업이 발생하는 블록체인의 트랜잭션을 효율적으로 처리하기 위한 블록체인 전용 프로세서를 지칭할 수 있다. 일 실시예에 따르면, 복수의 영역 각각에 포함된 BPU는 동일한 영역 내의 CPU에 의해 할당된 데이터를 처리하고, 처리된 데이터를 동일한 영역 내의 CPU로 제공하도록 구성될 수 있다. 예를 들어, 제1 영역(220_1)에 포함된 제1 BPU(224_1)는 동일한 영역 내의 제1 CPU(222_1)에 의해 할당된 데이터를 처리하고, 처리된 데이터를 제1 CPU(222_1)로 제공하도록 구성될 수 있다. 이와 유사하게, 제2 영역(220_2)에 포함된 제2 BPU(224_2)는 동일한 영역 내의 제2 CPU(222_2)에 의해 할당된 데이터를 처리하고, 처리된 데이터를 제2 CPU(222_2)로 제공하도록 구성될 수 있다. 제3 BPU 내지 제4 BPU(224_3 내지 224_4)도 이와 마찬가지로 동작하도록 구성될 수 있다. CPU는 BPU로부터 처리된 데이터를 수신하고, 처리된 데이터를 기초로 결과 값을 결정할 수 있다.
컨트롤러는 동일한 영역에 포함된 CPU와 연결될 수 있다. 예를 들어, 제1 영역(220_1)에 포함된 제1 컨트롤러(228_1)는 제1 영역(220_1)에 포함된 제1 CPU(222_1)와 연결될 수 있다. 또한, 복수의 블록체인 노드에 대응하는 영역 각각에 포함된 컨트롤러는 브릿지(230)를 통해 복수의 블록체인 노드에 대응하는 영역 각각에 포함된 CPU와 연결될 수 있다. 예를 들어, 제1 CPU(222_1)와 연결된 제1 컨트롤러(228_1)는 브릿지(230)를 통하여 제2 컨트롤러(228_2), 제3 컨트롤러(228_3) 및 제4 컨트롤러(228_4)와 각각 연결될 수 있다.
일 실시예에 따르면, 복수의 블록체인 노드에 대응하는 영역의 각각에 포함된 CPU는 랜포트(LAN port)와 각각 연결되어, 블록체인과 연관된 데이터를 저장한 데이터베이스에 접속하도록 구성될 수 있다. 예를 들어, 제1 영역(220_1)에 포함된 제1 CPU(222_1)는 제1 랜포트(240_1)와 연결되어 제1 데이터베이스(250_1)에 접속하도록 구성될 수 있다. 이와 유사하게, 제2 영역(220_2)에 포함된 제2 CPU(222_2)는 제2 랜포트(240_2)와 연결되어 제2 데이터베이스(250_2)에 접속하도록 구성될 수 있다. 또한, 제3 영역(220_3)에 포함된 제3 CPU(222_3)는 제3 랜포트(240_3)와 연결되어 제3 데이터베이스(250_3)에 접속하도록 구성될 수 있다. 이와 마찬가지로, 제4 영역(220_4)에 포함된 제4 CPU(222_4)는 제4 랜포트(240_4)와 연결되어 제4 데이터베이스(250_4)에 접속하도록 구성될 수 있다.
본 개시에서는 브릿지(230)가 버스(210)의 외부에 배치되는 것으로 도시되어 있으나, 이에 한정되지 않으며, 브릿지(230)의 일부 또는 전부가 버스(210)에 포함될 수 있다. 예를 들어, 브릿지(230)은 복수의 블록체인 노드를 통합한 장치 내의 메인 보드 상에 구현될 수 있다.
도 3은 본 개시의 일 실시예에 따라 복수의 블록체인 노드에 대응하는 영역이 스위치를 통해 데이터베이스에 연결되는 예시를 나타내는 도면이다. 일 실시예에 따르면 버스(310)는 복수의 블록체인 노드에 대응하는 영역(또는, 복수의 영역)을 포함할 수 있고, 복수의 블록체인 노드에 대응하는 영역에 포함된 복수의 CPU 각각은 랜포트(330_1, 330_2, 330_3, 330_4)를 통해 스위치와 연결되고, 스위치에 부착된 랜포트를 통해 데이터베이스에 접속하도록 구성될 수 있다. 예를 들어, 도시된 바와 같이, 블록체인 노드에 대응하는 영역 각각(320_1, 320_2, 320_3, 320_4)은 CPU(322_1, 322_2, 322_3, 322_4), BPU(324_1, 324_2, 324_3, 324_4), 메모리(326_1, 326_2, 326_3, 326_4) 및 컨트롤러(328_1, 328_2, 328_3, 328_4)를 포함할 수 있다. 제1 영역(320_1)에 포함된 제1 CPU(322_1)는 제1 랜포트(330_1)를 통해 스위치와 연결되고, 스위치에 부착된 랜포트를 통해 제1 데이터베이스(350_1)에 접속하도록 구성될 수 있다. 이와 유사하게, 제2 영역(320_2)에 포함된 제2 CPU(322_2)는 제2 랜포트(330_2)를 통해 스위치와 연결되고, 스위치에 부착된 랜포트를 통해 제2 데이터베이스(350_2)에 접속하도록 구성될 수 있다. 또한, 제3 영역(320_3)에 포함된 제3 CPU(322_3)는 제3 랜포트(330_3)를 통해 스위치와 연결되고, 스위치에 부착된 랜포트를 통해 제3 데이터베이스(350_3)에 접속하도록 구성될 수 있다. 이와 마찬가지로, 제4 영역(320_4)에 포함된 제4 CPU(322_4)는 제4 랜포트(330_4)를 통해 스위치와 연결되고, 스위치에 부착된 랜포트를 통해 제4 데이터베이스(350_4)에 접속하도록 구성될 수 있다.
랜포트는 버스(310) 내부에 포함될 수 있으나, 이에 한정되지 않으며, 버스와 분리되어 구성될 수 있다. 도 3에서는, 스위치(340)는 버스(310) 외부에 포함되는 것으로 도시되어 있으나, 이에 한정되지 않으며, 버스(310) 내부에 포함될 수도 있다.
또한, 스위치(340)는 버스(310)를 포함한 장치 내에 포함될 수 있다. 이와 달리, 스위치(340)는 버스(310)를 포함한 장치의 외부에 배치되어, 버스(310)와 연결될 수 있다. 이와 같이 스위치(340)를 통해 버스(310) 내에 포함된 복수의 CPU의 각각과 데이터베이스를 연결함으로써, 장치 내의 구조가 보다 단순화될 수 있다.
도 4는 본 개시의 일 실시예에 따라 하나의 버스를 포함하는 복수의 블록체인 노드를 통합한 장치의 예시를 나타내는 도면이다. 일 실시예에 따르면, 버스(410)는 복수의 블록체인 노드에 대응하는 영역(또는, 복수의 영역(420_1, 420_2, 420_3, 420_4))을 포함할 수 있다. 예를 들면, 도시된 바와 같이, 하나의 버스(410)는 블록체인 노드 각각에 대응하는 제1 영역(420_1), 제2 영역(420_2), 제3 영역(420_3), 제4 영역(420_4)을 포함할 수 있다. 각각의 블록체인 노드에 대응하는 영역은 CPU, BPU, 메모리 및 컨트롤러를 포함할 수 있다. 여기서, 버스(410)는 복수의 블록체인 노드를 통합한 장치의 메인보드에 배치된 슬롯을 통해 장치와 결합될 수 있다.
또한, 하나의 블록체인 노드에 대응하는 영역에 포함된 컨트롤러는 하나 이상의 다른 블록체인 노드에 대응하는 영역에 포함된 컨트롤러와 브릿지를 통해 연결될 수 있다. 예를 들어, 제1 영역(420_1)에 포함된 컨트롤러는 제2 영역(420_2)에 포함된 컨트롤러, 제3 영역(420_3)에 포함된 컨트롤러 및 제4 영역(420_4)에 포함된 컨트롤러와 브릿지를 통해 연결될 수 있다. 이와 같은 구성으로 인해, 복수의 블록체인 노드를 통한한 장치의 각각의 버스에 포함된 복수의 블록체인 노드에 대응하는 영역은 브릿지를 통해 다른 블록 체인 노드에 대응하는 영역으로 정보를 전송할 수 있다.
도 5는 본 개시의 일 실시예에 따라 복수의 버스(510_1, 510_2)를 포함하는 복수의 블록체인 노드를 통합한 장치의 예시를 나타내는 도면이다. 일 실시예에 따르면, 복수의 버스(510_1, 510_2)는 각각 복수의 블록체인 노드에 대응하는 영역(또는, 복수의 영역)을 포함할 수 있다. 예를 들면, 도시된 바와 같이, 제1 버스(510_1)는 블록체인 노드 각각에 대응하는 제1 영역(520_1), 제2 영역(520_2)을 포함할 수 있다. 이와 유사하게, 제2 버스(510_2)는 블록체인 노드 각각에 대응하는 제3 영역(520_3), 제4 영역(520_4)을 포함할 수 있다. 각각의 블록체인 노드에 대응하는 영역은 CPU, BPU, 메모리 및 컨트롤러를 포함할 수 있다.
또한, 각각의 블록체인 노드에 대응하는 영역에 포함된 컨트롤러는 서로 다른 블록체인 노드에 대응하는 영역에 포함된 컨트롤러와 브릿지를 통해 연결될 수 있다. 예를 들어, 제1 영역(520_1)에 포함된 컨트롤러, 제2 영역(520_2)에 포함된 컨트롤러, 제3 영역(520_3)에 포함된 컨트롤러 및 제4 영역(520_4)에 포함된 컨트롤러는 브릿지를 통해 연결될 수 있다. 이와 같은 구성으로 인해, 복수의 블록체인 노드를 통한한 장치의 각각의 버스에 포함된 복수의 블록체인 노드에 대응하는 영역은 브릿지를 통해 다른 블록 체인 노드에 대응하는 영역으로 정보를 전송할 수 있다.
일 실시예에 따르면, 복수의 블록체인 노드를 통합한 장치는 복수의 버스를 포함할 수 있다. 예를 들면, 복수의 블록체인 노드를 통합한 장치의 메인보드에 배치된 복수의 슬롯을 통해 복수의 버스가 결합될 수 있다. 즉, 장치의 메인보드는 2개의 슬롯이 배치될 수 있고, 제1 슬롯에 제1 버스(510_1)가 결합될 수 있다. 이와 유사하게, 제2 슬롯에 제2 버스(510_2)가 결합될 수 있다.
도 6은 본 개시의 일 실시예에 따라 복수의 버스(610_1, 610_2)를 포함하는 복수의 블록체인 노드를 통합한 장치의 예시를 나타내는 도면이다. 일 실시예에 따르면, 복수의 버스(610_1, 610_2)는 각각 블록체인 노드에 대응하는 영역을 포함할 수 있다. 예를 들면, 도시된 바와 같이, 제1 버스(610_1)는 블록체인 노드 각각에 대응하는 제1 영역(620_1), 제2 영역(620_2), 제3 영역(620_3)을 포함할 수 있다. 또한, 제2 버스(610_2)는 블록체인 노드에 대응하는 제4 영역(620_4)을 포함할 수 있다. 각각의 블록체인 노드에 대응하는 영역은 CPU, BPU, 메모리 및 컨트롤러를 포함할 수 있다.
또한, 각각의 블록체인 노드에 대응하는 영역에 포함된 컨트롤러는 서로 다른 블록체인 노드에 대응하는 영역에 포함된 컨트롤러와 브릿지를 통해 연결될 수 있다. 예를 들어, 제1 영역(620_1)에 포함된 컨트롤러, 제2 영역(620_2)에 포함된 컨트롤러, 제3 영역(620_3)에 포함된 컨트롤러 및 제4 영역(620_4)에 포함된 컨트롤러는 브릿지를 통해 연결될 수 있다. 이와 같은 구성으로 인해, 복수의 블록체인 노드를 통한한 장치의 각각의 버스에 포함된 복수의 블록체인 노드에 대응하는 영역은 브릿지를 통해 다른 블록 체인 노드에 대응하는 영역으로 정보를 전송할 수 있다.
일 실시예에 따르면, 복수의 블록체인 노드를 통합한 장치는 복수의 버스를 포함할 수 있다. 예를 들면, 복수의 블록체인 노드를 통합한 장치의 메인보드에 배치된 복수의 슬롯을 통해 복수의 버스가 결합될 수 있다. 즉, 장치의 메인보드는 2개의 슬롯이 배치될 수 있고, 제1 슬롯에 제1 버스(610_1)가 결합될 수 있다. 이와 유사하게, 제2 슬롯에 제2 버스(610_2)가 결합될 수 있다.
도 7은 본 개시의 일 실시예에 따라 복수의 버스(710_1, 710_2, 710_3, 710_4)를 포함하는 복수의 블록체인 노드를 통합한 장치의 예시를 나타내는 도면이다. 일 실시예에 따르면, 복수의 버스(710_1, 710_2, 710_3, 710_4)는 각각 블록체인 노드에 대응하는 영역을 포함할 수 있다. 예를 들면, 도시된 바와 같이, 제1 버스(710_1)는 블록체인 노드에 대응하는 제1 영역(720_1)을 포함할 수 있고, 제2 버스(710_2)는 블록체인 노드에 대응하는 제2 영역(720_2)을 포함할 수 있다. 이와 유사하게, 제3 버스(710_3)는 블록체인 노드에 대응하는 제3 영역(720_3)을 포함할 수 있고, 제4 버스(710_4)는 블록체인 노드에 대응하는 제4 영역(720_4)을 포함할 수 있다. 각각의 블록체인 노드에 대응하는 영역은 CPU, BPU, 메모리 및 컨트롤러를 포함할 수 있다.
또한, 각각의 블록체인 노드에 대응하는 영역에 포함된 컨트롤러는 서로 다른 블록체인 노드에 대응하는 영역에 포함된 컨트롤러와 브릿지를 통해 연결될 수 있다. 예를 들어, 제1 영역(720_1)에 포함된 컨트롤러, 제2 영역(720_2)에 포함된 컨트롤러, 제3 영역(720_3)에 포함된 컨트롤러 및 제4 영역(720_4)에 포함된 컨트롤러는 브릿지를 통해 연결될 수 있다. 이와 같은 구성으로 인해, 복수의 블록체인 노드를 통한한 장치의 각각의 버스에 포함된 복수의 블록체인 노드에 대응하는 영역은 브릿지를 통해 다른 블록 체인 노드에 대응하는 영역으로 정보를 전송할 수 있다.
일 실시예에 따르면, 복수의 블록체인 노드를 통합한 장치는 복수의 버스를 포함할 수 있다. 예를 들면, 복수의 블록체인 노드를 통합한 장치의 메인보드에 배치된 복수의 슬롯을 통해 복수의 버스가 결합될 수 있다. 즉, 장치의 메인보드는 4개의 슬롯이 배치될 수 있고, 제1 슬롯에 제1 버스(710_1)가 결합될 수 있고, 제2 슬롯에 제2 버스(710_2)가 결합될 수 있다. 이와 유사하게, 제3 슬롯에 제3 버스(710_3)가 결합될 수 있고, 제4 슬롯에 제4 버스(710_4)가 결합될 수 있다.
도 7에서는 4개의 슬롯의 각각이 블록체인 노드에 대응하는 하나의 영역을 포함하도록 도시되어 있으나, 이에 한정되지 않으며, 4개의 슬롯 중 적어도 일부는 복수의 블록체인 노드에 대응하는 복수의 영역을 포함할 수 있다. 또한, 복수의 블록체인 노드를 통합한 장치는 3개의 슬롯의 각각이 2개의 블록체인 노드에 대응하는 두 개의 영역, 1개의 블록체인 노드에 대응하는 한 개의 영역, 1개의 블록체인 노드에 대응하는 한 개의 영역을 포함하도록 구성될 수 있다.
본 명세서에서는 본 개시가 일부 실시예들과 관련하여 설명되었지만, 본 개시의 발명이 속하는 기술분야의 통상의 기술자가 이해할 수 있는 본 개시의 범위를 벗어나지 않는 범위에서 다양한 변형 및 변경이 이루어질 수 있다. 또한, 그러한 변형 및 변경은 본 명세서에 첨부된 특허청구의 범위 내에 속하는 것으로 생각되어야 한다.
100: 블록체인 노드를 통합한 장치
110: 버스
120: 블록체인 노드에 대응하는 영역
122: CPU
124: BPU
126: 메모리
128: 컨트롤러
130: 블록체인 노드에 대응하는 영역
132: CPU
138: 컨트롤러
140: 브릿지

Claims (10)

  1. 복수의 블록체인 노드를 통합한 장치로서,
    적어도 하나 이상의 슬롯이 구비된 메인보드; 및
    상기 메인보드에 배치되는 슬롯에 결합되는 슬롯 보드를 포함하고,
    상기 슬롯 보드는 복수의 영역을 포함하고,
    상기 복수의 영역의 각각은, CPU(Central Processing Unit), BPU(Blockchain Processing Unit), 메모리 및 컨트롤러를 포함하고,
    상기 복수의 영역의 각각에 포함된 CPU 사이의 통신이 가능하도록, 상기 복수의 영역의 각각에 포함된 컨트롤러는 상기 컨트롤러가 포함된 영역 내의 CPU와 연결되며, 상기 복수의 영역의 각각에 포함된 컨트롤러는 브릿지(bridge)를 통해 서로 연결되는,
    복수의 블록체인 노드를 통합한 장치.
  2. 제1항에 있어서,
    상기 복수의 영역은 4개 이상의 영역인, 복수의 블록체인 노드를 통합한 장치.
  3. 제1항에 있어서,
    상기 복수의 영역의 각각에 포함된 CPU는 랜포트(LAN port)와 각각 연결되어, 블록체인과 연관된 데이터를 저장한 데이터베이스에 접속하도록 구성되는,
    복수의 블록체인 노드를 통합한 장치.
  4. 제1항에 있어서,
    상기 복수의 영역에 포함된 복수의 CPU의 각각은 스위치와 연결되어, 상기 스위치에 연결된 랜포트를 통해 블록체인과 연관된 데이터를 저장한 데이터베이스에 접속하도록 구성된,
    복수의 블록체인 노드를 통합한 장치.
  5. 제1항에 있어서,
    상기 복수의 영역의 각각에 포함된 BPU는 상기 BPU가 포함된 영역 내의 CPU에 의해 할당된 데이터를 처리하고, 상기 처리된 데이터를 상기 BPU가 포함된 영역 내의 CPU로 제공하도록 구성된,
    복수의 블록체인 노드를 통합한 장치.
  6. 제1항에 있어서,
    상기 복수의 영역에 포함된 복수의 CPU의 각각은 개별 운영 체제(Operating System, OS)에 의해 동작되도록 구성되는,
    복수의 블록체인 노드를 통합한 장치.
  7. 복수의 블록체인 노드를 통합한 장치로서,
    복수의 슬롯이 구비된 메인보드; 및
    상기 메인보드에 배치되는 복수의 슬롯에 결합되는 복수의 슬롯 보드를 포함하고,
    상기 복수의 슬롯 보드의 각각은 하나 이상의 영역을 포함하고,
    상기 하나 이상의 영역의 각각은, CPU, BPU, 메모리 및 컨트롤러를 포함하고,
    상기 하나 이상의 영역 내에 포함된 컨트롤러는 상기 컨트롤러가 포함된 영역 내의 CPU와 연결되며,
    상기 하나 이상의 영역이 복수의 영역인 경우, 상기 복수의 영역의 각각에 포함된 CPU 사이의 통신이 가능하도록, 상기 복수의 영역의 각각에 포함된 컨트롤러는 브릿지(bridge)를 통해 서로 연결되는,
    복수의 블록체인 노드를 통합한 장치.
  8. 제7항에 있어서,
    상기 복수의 슬롯 보드의 각각에 포함된 영역의 총 수는 4 이상인,
    복수의 블록체인 노드를 통합한 장치.
  9. 제7항에 있어서,
    상기 하나 이상의 영역의 각각에 포함된 BPU는 상기 BPU가 포함된 영역 내의 CPU에 의해 할당된 데이터를 처리하고, 상기 처리된 데이터를 상기 BPU가 포함된 영역 내의 CPU로 제공하도록 구성된,
    복수의 블록체인 노드를 통합한 장치.
  10. 제7항에 있어서,
    상기 복수의 슬롯 보드의 각각 내의 하나 이상의 영역에 포함된 복수의 CPU의 각각은 개별 운영 체제에 의해 동작되도록 구성된,
    복수의 블록체인 노드를 통합한 장치.
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