KR102395053B1 - Integrator circuit to compesate voltage gain error with low power - Google Patents

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KR102395053B1
KR102395053B1 KR1020210020143A KR20210020143A KR102395053B1 KR 102395053 B1 KR102395053 B1 KR 102395053B1 KR 1020210020143 A KR1020210020143 A KR 1020210020143A KR 20210020143 A KR20210020143 A KR 20210020143A KR 102395053 B1 KR102395053 B1 KR 102395053B1
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switch
integrator circuit
circuit
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buffer
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KR1020210020143A
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최중호
신승우
박민수
정지택
배찬규
김면식
손지원
권기백
김혜인
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서울시립대학교 산학협력단
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Abstract

An integrator circuit includes: an operational amplifier; a first capacitor located between a first node and a second node; a second capacitor located between an inverting input terminal of the operational amplifier and an output terminal of the integrator circuit; and a compensation circuit including a buffer for compensating for a voltage gain error caused by the operational amplifier. The compensation circuit does not compensate for a voltage gain error by the operational amplifier while an integrator circuit performs a sampling phase, and the integrator circuit operates to compensate for the voltage gain error caused by the operational amplifier during an integrating phase. Accordingly, it is possible to prevent the integrator circuit compensating for the voltage gain error from unnecessarily consuming current.

Description

저전력으로 전압 이득 오차를 보상하는 적분기 회로{INTEGRATOR CIRCUIT TO COMPESATE VOLTAGE GAIN ERROR WITH LOW POWER}An integrator circuit that compensates for voltage gain errors with low power

본 발명은 연산 증폭기에 의한 전압 이득 오차를 보상하는 회로를 포함하는 적분기 회로에 관한 것이다.The present invention relates to an integrator circuit comprising a circuit for compensating for a voltage gain error by an operational amplifier.

적분기 회로는 입력 신호에 대한 적분 연산을 수행하여 출력 신호를 발생시킨다. 이산 적분기 회로의 동작은, 적분기 회로가 입력 신호를 샘플링하는 샘플링 페이즈(sampling phase) 및 입력 신호에 대한 적분 연산을 수행하여 출력 신호를 발생하는 적분 페이즈(integrating phase)로 구분될 수 있다.The integrator circuit generates an output signal by performing an integration operation on the input signal. The operation of the discrete integrator circuit may be divided into a sampling phase in which the integrator circuit samples an input signal and an integrating phase in which an output signal is generated by performing an integration operation on the input signal.

도 1은 종래 기술에 따른 일반적인 이산 적분기 회로를 도시한다. 도 1을 참조하면, 이산 적분기 회로는 연산 증폭기 및 하나 이상의 커패시터를 포함하여 구현될 수 있다.1 shows a typical discrete integrator circuit according to the prior art. Referring to FIG. 1 , the discrete integrator circuit may be implemented including an operational amplifier and one or more capacitors.

도 1에 도시된 이산 적분기 회로는, 스위치(Φ1)가 단락되고 스위치(Φ2)가 개방된 상태에서 샘플링 동작을 수행한다. 이때, 커패시터(CS)에 입력 신호(VIN)에 해당하는 전하가 저장된다.The discrete integrator circuit shown in FIG. 1 performs a sampling operation in a state in which the switch Φ 1 is shorted and the switch Φ 2 is open. At this time, a charge corresponding to the input signal V IN is stored in the capacitor C S .

한편, 이산 적분기 회로는, 스위치(Φ1)가 개방되고 스위치(Φ2)가 단락된 상태에서 적분 동작을 수행한다. 구체적으로, 샘플링 페이즈에서 커패시터(CS)에 저장된 전하가 커패시터(CH)로 전달되고, 입력 신호(VIN)에 대한 적분 연산이 수행된 출력 신호(VOUT)가 생성된다.On the other hand, the discrete integrator circuit performs the integration operation in a state in which the switch Φ 1 is open and the switch Φ 2 is shorted. Specifically, in the sampling phase, the electric charge stored in the capacitor C S is transferred to the capacitor C H , and an output signal V OUT on which an integration operation is performed on the input signal V IN is generated.

도 1에 도시된 이산 적분기 회로에 포함된 연산 증폭기가 이상적인 연산 증폭기인 경우를 가정한다. 즉, 연산 증폭기의 전압 이득은 무한대이고, 반전 입력단의 입력 전압은 0(그라운드)인 것으로 가정한다. It is assumed that the operational amplifier included in the discrete integrator circuit shown in FIG. 1 is an ideal operational amplifier. That is, it is assumed that the voltage gain of the operational amplifier is infinite and the input voltage of the inverting input terminal is 0 (ground).

이 경우, 전하량 보존 법칙에 따라 샘플링 페이즈와 적분 페이즈에서의 커패시터(CS)의 전하량의 변화량 및 커패시터(CH)의 전하량의 변화량은 동일하다.In this case, according to the law of conservation of the amount of charge, the amount of change in the charge amount of the capacitor C S and the amount of change in the charge amount of the capacitor C H in the sampling phase and the integration phase are the same.

샘플링 페이즈와 적분 페이즈에서의 커패시터(CS)의 전하량의 변화량(ΔQS)은 아래의 수학식 1과 같이 나타낼 수 있다. 수학식 1에서, [n-1]은 샘플링 페이즈이고, [n]은 적분 페이즈를 의미할 수 있다.The change amount (ΔQ S ) of the charge amount of the capacitor ( CS ) in the sampling phase and the integration phase can be expressed as in Equation 1 below. In Equation 1, [n-1] may be a sampling phase, and [n] may mean an integration phase.

Figure 112021018189307-pat00001
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샘플링 페이즈와 적분 페이즈에서의 커패시터(CH)의 전하량의 변화량(ΔQH)은 아래의 수학식 2와 같이 나타낼 수 있다. 수학식 2에서, [n-1]은 샘플링 페이즈이고, [n]은 적분 페이즈를 의미할 수 있다.The change amount (ΔQ H ) of the charge amount of the capacitor ( CH ) in the sampling phase and the integration phase can be expressed as in Equation 2 below. In Equation 2, [n-1] may be a sampling phase, and [n] may mean an integration phase.

Figure 112021018189307-pat00002
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상술한 바와 같이, 전하량 보존 법칙에 따라 커패시터(CS)의 전하량의 변화량(ΔQS) 및 커패시터(CH)의 전하량의 변화량(ΔQH)은 동일한 값을 가지므로, 적분 페이즈에서의 출력 신호(VOUT[N])는 아래의 수학식 3과 같이 나타낼 수 있다. 수학식 3에서, [n-1]은 샘플링 페이즈이고, [n]은 적분 페이즈를 의미할 수 있다.As described above, according to the charge quantity conservation law, the change amount ΔQ S of the charge amount of the capacitor C S and the change amount ΔQ H ) of the charge amount of the capacitor C H have the same value, so the output signal in the integration phase (V OUT [N]) can be expressed as in Equation 3 below. In Equation 3, [n-1] may be a sampling phase, and [n] may mean an integration phase.

Figure 112021018189307-pat00003
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그러나, 실제의 연산 증폭기는 유한한 전압 이득(A)을 가지기 때문에, 이로 인한 전압 이득 오차가 발생할 수 있다. 따라서, 실제의 연산 증폭기를 이용하여 구현된 적분기 회로는, 상술한 수학식 3과 같은 출력 신호를 생성하지 않을 수 있다.However, since an actual operational amplifier has a finite voltage gain (A), a voltage gain error may occur due to this. Accordingly, an integrator circuit implemented using an actual operational amplifier may not generate an output signal as in Equation 3 above.

즉, 유한한 전압 이득(A)을 가지는 실제의 연산 증폭기의 반전 입력단의 입력 전압은 -(VOUT/A)일 수 있다. 따라서, 실제의 연산 증폭기를 이용하여 구현된 적분기 회로에 있어서, 샘플링 페이즈와 적분 페이즈에서의 커패시터(CS)의 전하량의 변화량(ΔQS), 커패시터(CH)의 전하량의 변화량(ΔQH) 및 적분 페이즈에서의 출력 신호(VOUT[N])는 각각 아래의 수학식 4 내지 6과 같이 나타날 수 있다.That is, the input voltage of the inverting input terminal of an actual operational amplifier having a finite voltage gain A may be -(V OUT /A). Therefore, in the integrator circuit implemented using an actual operational amplifier, the amount of change in the charge amount of the capacitor C S in the sampling phase and the integration phase (ΔQ S ), and the amount of change in the charge amount of the capacitor CH (ΔQ H ) and the output signal V OUT [N] in the integration phase may be expressed as Equations 4 to 6 below, respectively.

수학식 4 내지 6에서, [n-1]은 샘플링 페이즈이고, [n]은 적분 페이즈를 의미할 수 있다. In Equations 4 to 6, [n-1] may indicate a sampling phase, and [n] may indicate an integration phase.

Figure 112021018189307-pat00004
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Figure 112021018189307-pat00005
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Figure 112021018189307-pat00006
Figure 112021018189307-pat00006

수학식 3 및 수학식 6에 나타난 바와 같이, 연산 증폭기의 전압 이득(A)이 작은 값을 가질수록 전압 이득 오차가 커지므로, 적분기 회로의 성능이 저하될 수 있다.As shown in Equations 3 and 6, as the voltage gain A of the operational amplifier has a smaller value, the voltage gain error increases, and thus the performance of the integrator circuit may be deteriorated.

한편, 최근 반도체 공정의 미세화 및 집적화가 진행됨에 따라 연산 증폭기의 전압 이득은 점차 감소하는 추세이다. 따라서, 연산 증폭기의 유한한 전압 이득으로 인해 발생하는 적분기 회로의 전압 이득 오차이 더욱 커져 적분기 회로의 성능이 크게 저하되게 되었다.Meanwhile, as the miniaturization and integration of semiconductor processes progress in recent years, the voltage gain of the operational amplifier tends to gradually decrease. Accordingly, the voltage gain error of the integrator circuit caused by the finite voltage gain of the operational amplifier is further increased, and thus the performance of the integrator circuit is greatly deteriorated.

도 2는 종래 기술에 따른 전압 이득 오차를 보상하는 적분기 회로를 도시한다. 도 2에 도시된 적분기 회로는, 버퍼를 포함한다.2 shows an integrator circuit for compensating for a voltage gain error according to the prior art. The integrator circuit shown in FIG. 2 includes a buffer.

도 2에 도시된 적분기 회로에 있어서, 샘플링 페이즈와 적분 페이즈에서의 커패시터(CS)의 전하량의 변화량(ΔQS), 커패시터(CH)의 전하량의 변화량(ΔQH) 및 적분 페이즈에서의 출력 신호(VOUT[N])는 각각 아래의 수학식 7 내지 9와 같이 나타날 수 있다.In the integrator circuit shown in FIG. 2 , the change amount of the charge amount of the capacitor C S in the sampling phase and the integration phase (ΔQ S ), the change amount of the charge amount of the capacitor C H (ΔQ H ) and the output in the integration phase The signals V OUT [N] may be expressed as Equations 7 to 9 below, respectively.

수학식 7 내지 9에서, [n-1]은 샘플링 페이즈이고, [n]은 적분 페이즈를 의미할 수 있다.In Equations 7 to 9, [n-1] may be a sampling phase, and [n] may mean an integration phase.

Figure 112021018189307-pat00007
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Figure 112021018189307-pat00008
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Figure 112021018189307-pat00009
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수학식 6 및 수학식 9를 비교하면, 도 2에 도시된 적분기 회로가 커패시터(CS) 양 단에 연결되는 버퍼를 포함함으로써 전압 이득 오차가 감소되었다. 그러나, 도 2에 도시된 적분기 회로는 버퍼로 인해 전류를 추가적으로 소모하고 있다.Comparing Equations 6 and 9, the voltage gain error is reduced by including a buffer connected to both ends of the capacitor C S in the integrator circuit shown in FIG. 2 . However, the integrator circuit shown in FIG. 2 additionally consumes current due to the buffer.

한국공개특허 제 2019-0021634호 (2019.03.06. 공개)Korea Patent Publication No. 2019-0021634 (published on March 6, 2019)

본 발명은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 적분기 회로에 있어서, 연산 증폭기에 의한 전압 이득 오차를 보상하는 버퍼를 포함하는 보상 회로를 포함하고, 보상 회로는 적분기 회로가 샘플링 동작(sampling phase)을 하는 동안 연산 증폭기에 의한 전압 이득 오차를 보상하지 않고, 적분기 회로가 적분 동작(integrating phase)을 하는 동안 연산 증폭기에 의한 전압 이득 오차를 보상하도록 동작하는 회로를 제공하고자 한다.The present invention is to solve the problems of the prior art, and in an integrator circuit, includes a compensation circuit including a buffer for compensating for a voltage gain error by an operational amplifier, and the compensation circuit includes the integrator circuit for sampling operation (sampling operation). It is an object of the present invention to provide a circuit that operates to compensate for a voltage gain error by an operational amplifier during an integrating phase of the integrator circuit without compensating for a voltage gain error by the operational amplifier during phase).

또한, 출력 신호를 생성하는 속도가 개선된 적분기 회로를 제공하고자 한다.Another object of the present invention is to provide an integrator circuit in which the speed of generating an output signal is improved.

다만, 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.However, the technical problems to be achieved by the present embodiment are not limited to the technical problems described above, and other technical problems may exist.

상술한 기술적 과제를 달성하기 위한 수단으로서, 본 발명의 일 실시예는, 적분기 회로에 있어서, 연산 증폭기, 제 1 노드 및 제 2 노드 사이에 위치하는 제 1 커패시터, 상기 연산 증폭기의 반전 입력단 및 상기 적분기 회로의 출력단 사이에 위치하는 제 2 커패시터 및 상기 연산 증폭기에 의한 전압 이득 오차를 보상하는 버퍼를 포함하는 보상 회로를 포함하고, 상기 보상 회로는 상기 적분기 회로가 샘플링 동작(sampling phase)을 하는 동안 상기 연산 증폭기에 의한 전압 이득 오차를 보상하지 않고, 상기 적분기 회로가 적분 동작(integrating phase)을 하는 동안 상기 연산 증폭기에 의한 전압 이득 오차를 보상하도록 동작하도록 하는 것일 수 있다.As a means for achieving the above-described technical problem, an embodiment of the present invention, in an integrator circuit, an operational amplifier, a first capacitor positioned between the first node and the second node, an inverting input terminal of the operational amplifier, and the and a compensation circuit including a buffer for compensating for a voltage gain error by a second capacitor positioned between an output terminal of the integrator circuit and the operational amplifier, wherein the compensation circuit is configured to operate during a sampling phase of the integrator circuit. Instead of compensating for the voltage gain error by the operational amplifier, the integrator circuit may operate to compensate for the voltage gain error by the operational amplifier during an integrating phase.

일 실시예에서, 하나 이상의 스위치를 포함하는 제 1 스위치군 및 하나 이상의 스위치를 포함하는 제 2 스위치군을 더 포함하고, 상기 적분기 회로는, 상기 제 1 스위치군의 스위치가 단락되고 상기 제 2 스위치군의 스위치가 개방된 상태에서 상기 샘플링 동작을 수행하고, 상기 제 1 스위치군의 스위치가 개방되고 상기 제 2 스위치군의 스위치가 단락된 상태에서 상기 적분 동작을 수행하는 것일 수 있다.In one embodiment, further comprising a first switch group including one or more switches and a second switch group including one or more switches, wherein the integrator circuit is configured such that the switches of the first switch group are short-circuited and the second switch The sampling operation may be performed in a state in which the switches of the group are open, and the integration operation may be performed in a state in which the switches of the first group of switches are opened and the switches of the second group of switches are short-circuited.

일 실시예에서, 상기 제 1 스위치군은 상기 적분기 회로의 입력단 및 상기 제 1 노드 사이에 위치하는 제 1 스위치 및 상기 제 2 노드 및 그라운드 사이에 위치하는 제 2 스위치를 포함하고, 상기 제 2 스위치군은 상기 제 2 노드 및 상기 연산 증폭기의 반전 입력단 사이에 위치하는 제 3 스위치 및 상기 제 1 노드 및 상기 버퍼의 출력단 사이에 위치하는 제 4 스위치를 포함하는 것일 수 있다.In an embodiment, the first switch group includes a first switch positioned between the input terminal of the integrator circuit and the first node, and a second switch positioned between the second node and a ground, and the second switch The group may include a third switch positioned between the second node and an inverting input terminal of the operational amplifier, and a fourth switch positioned between the first node and an output terminal of the buffer.

일 실시예에서, 상기 보상 회로는 상기 버퍼의 전원에 연결된 제 5 스위치를 더 포함하는 것일 수 있다.In one embodiment, the compensation circuit may further include a fifth switch connected to the power supply of the buffer.

일 실시예에서, 상기 제 5 스위치는 상기 제 2 스위치군의 스위치와 동기화되어 단락 또는 개방되는 것일 수 있다.In an embodiment, the fifth switch may be shorted or opened in synchronization with a switch of the second group of switches.

일 실시예에서, 상기 보상 회로는 상기 버퍼의 출력단 및 그라운드 사이에 위치하는 제 6 스위치를 더 포함하는 것일 수 있다.In an embodiment, the compensation circuit may further include a sixth switch positioned between an output terminal of the buffer and a ground.

일 실시예에서, 상기 제 6 스위치는 상기 제 1 스위치군의 스위치와 동기화되어 단락 또는 개방되는 것일 수 있다.In an embodiment, the sixth switch may be shorted or opened in synchronization with a switch of the first switch group.

일 실시예에서, 상기 버퍼는 단위 이득 버퍼인 것일 수 있다.In one embodiment, the buffer may be a unity gain buffer.

일 실시예에서, 상기 보상 회로는 상기 버퍼에 흐르는 바이어스 전류를 발생시키는 바이어스 회로를 더 포함하는 것일 수 있다.In an embodiment, the compensation circuit may further include a bias circuit for generating a bias current flowing through the buffer.

일 실시예에서, 상기 바이어스 회로는 상기 제 5 스위치가 개방된 상태에서 단락된 상태로 전환된 이후 소정의 기간 동안 상기 바이어스 전류를 발생시키는 것일 수 있다.In one embodiment, the bias circuit may generate the bias current for a predetermined period after the fifth switch is switched from an open state to a short state.

상술한 과제 해결 수단은 단지 예시적인 것으로서, 본 발명을 제한하려는 의도로 해석되지 않아야 한다. 상술한 예시적인 실시예 외에도, 도면 및 발명의 상세한 설명에 기재된 추가적인 실시예가 존재할 수 있다.The above-described problem solving means are merely exemplary, and should not be construed as limiting the present invention. In addition to the exemplary embodiments described above, there may be additional embodiments described in the drawings and detailed description.

전술한 본 발명의 과제 해결 수단 중 어느 하나에 의하면, 적분기 회로에 있어서, 연산 증폭기에 의한 전압 이득 오차를 보상하는 버퍼를 포함하는 보상 회로를 포함하고, 보상 회로는 적분기 회로가 샘플링 동작(sampling phase)을 하는 동안 연산 증폭기에 의한 전압 이득 오차를 보상하지 않고, 적분기 회로가 적분 동작(integrating phase)을 하는 동안 연산 증폭기에 의한 전압 이득 오차를 보상하도록 동작하는 회로를 제공할 수 있다.According to any one of the means for solving the problems of the present invention described above, in the integrator circuit, a compensation circuit including a buffer for compensating for a voltage gain error by an operational amplifier is included, and the compensation circuit is configured such that the integrator circuit performs a sampling operation (sampling phase). ), it is possible to provide a circuit that operates to compensate for the voltage gain error by the operational amplifier while the integrator circuit is performing an integrating phase without compensating for the voltage gain error by the operational amplifier.

또한, 전압 이득 오차를 보상하는 적분기 회로가 전류를 불필요하게 소모하는 것을 방지할 수 있다.In addition, it is possible to prevent the integrator circuit compensating for the voltage gain error from consuming current unnecessarily.

또한, 전압 이득 오차를 보상하는 적분기 회로가 출력 신호를 생성하는 속도를 개선할 수 있다.In addition, the speed at which the integrator circuit compensating for the voltage gain error generates an output signal may be improved.

본 발명의 효과들은 이상에서 언급된 효과로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.Effects of the present invention are not limited to the effects mentioned above, and other effects not mentioned will be clearly understood by those skilled in the art from the following description.

도 1은 종래 기술에 따른 적분기 회로를 도시한다.
도 2는 종래 기술에 따른 전압 이득 오차를 보상하는 적분기 회로를 도시한다.
도 3은 본 발명의 일 실시예에 따른 적분기 회로를 도시한다.
도 4는 본 발명의 일 실시예에 따른 적분기 회로의 바이어스 회로를 설명하기 위한 예시적인 도면이다.
도 5는 본 발명의 일 실시예에 따른 적분기 회로의 동작 및 응답 특성을 설명하기 위한 예시적인 도면이다.
도 6은 본 발명의 일 실시예에 따른 적분기 회로의 응답 특성을 시뮬레이션한 결과를 도시한다.1 shows an integrator circuit according to the prior art.
2 shows an integrator circuit for compensating for a voltage gain error according to the prior art.
3 shows an integrator circuit according to an embodiment of the present invention.
4 is an exemplary diagram for explaining a bias circuit of an integrator circuit according to an embodiment of the present invention.
5 is an exemplary diagram for explaining the operation and response characteristics of an integrator circuit according to an embodiment of the present invention.
6 illustrates a simulation result of response characteristics of an integrator circuit according to an embodiment of the present invention.

아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those of ordinary skill in the art can easily implement them. However, the present invention may be embodied in several different forms and is not limited to the embodiments described herein. And in order to clearly explain the present invention in the drawings, parts irrelevant to the description are omitted, and similar reference numerals are attached to similar parts throughout the specification.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미하며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.Throughout the specification, when a part is "connected" with another part, this includes not only the case of being "directly connected" but also the case of being "electrically connected" with another element interposed therebetween. . Also, when a part "includes" a component, it means that other components may be further included, rather than excluding other components, unless otherwise stated, and one or more other features However, it is to be understood that the existence or addition of numbers, steps, operations, components, parts, or combinations thereof is not precluded in advance.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다. 명세서 전체에 걸쳐 동일한 도면 부호는 동일한 구성 요소를 지칭하며, "및/또는"은 언급된 구성요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용된 "제 1," "제 2," 등의 표현들은 다양한 구성요소들을, 순서 및/또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않으며, 반드시 다른 구성요소를 의미하는 것은 아니다. 예로서, '제1 저항'과 '제2 저항'은 동일한 저항을 의미할 수도 있고, 다른 저항을 의미할 수도 있다.The terminology used herein is for the purpose of describing the embodiments and is not intended to limit the present invention. In this specification, the singular also includes the plural unless otherwise specified in the phrase. As used herein, “comprises” and/or “comprising” does not exclude the presence or addition of one or more other components in addition to the stated components. Like reference numerals refer to like elements throughout, and "and/or" includes each and every combination of one or more of the recited elements. In addition, expressions such as "first," "second," used in this specification may modify various elements regardless of order and/or importance, and to distinguish one element from another element. It is used only and does not limit the corresponding components, and does not necessarily mean other components. For example, 'first resistor' and 'second resistor' may mean the same resistance or different resistances.

본 발명은 적분기 회로의 성능을 개선하는 동시에, 불필요한 전류 소모를 억제하는 방법을 제공하는 것을 목적으로 한다. 이를 위하여, 본 발명은 적분기 회로에 포함되는 연산 증폭기의 유한한 전압 이득으로 인한 전압 이득 오차를 보상하는 방법을 제공할 수 있다.An object of the present invention is to provide a method for improving the performance of an integrator circuit and suppressing unnecessary current consumption. To this end, the present invention may provide a method of compensating for a voltage gain error due to a finite voltage gain of an operational amplifier included in an integrator circuit.

이하 첨부된 도면을 참고하여 본 발명의 일 실시예를 상세히 설명하기로 한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 일 실시예에 따른 적분기 회로를 도시한다. 도 3을 참조하면, 적분기 회로(300)는 연산 증폭기(310), 제 1 커패시터(CS)(320), 제 2 커패시터(CH)(330) 및 하나 이상의 스위치를 포함할 수 있다.3 shows an integrator circuit according to an embodiment of the present invention. Referring to FIG. 3 , the integrator circuit 300 may include an operational amplifier 310 , a first capacitor ( CS ) 320 , a second capacitor ( CH ) 330 , and one or more switches.

제 1 커패시터(CS)(320)는 제 1 노드(3a) 및 제 2 노드(3b) 사이에 위치할 수 있다. 제 2 커패시터(CH)(330)는 연산 증폭기(310)의 반전 입력단 및 적분기 회로(300)의 출력단 사이에 위치할 수 있다.The first capacitor ( CS ) 320 may be positioned between the first node 3a and the second node 3b. The second capacitor ( CH ) 330 may be positioned between the inverting input terminal of the operational amplifier 310 and the output terminal of the integrator circuit 300 .

적분기 회로(300)는 스위치(Φ1)가 단락되고 스위치(Φ2)가 개방된 상태에서 제 1 커패시터(CS)(320)에 입력 신호(VIN)에 해당하는 전하를 저장함으로써 샘플링 동작을 수행할 수 있다.Integrator circuit 300 is a sampling operation by storing the charge corresponding to the input signal (V IN ) in the first capacitor ( CS ) 320 in a state in which the switch (Φ 1 ) is short-circuited and the switch (Φ 2 ) is open can be performed.

적분기 회로(300)는, 스위치(Φ1)가 개방되고 스위치(Φ2)가 단락된 상태에서 제 1 커패시터(CS)(320)에 저장된 전하를 제 2 커패시터(CH)(330)로 전달함으로써, 입력 신호(VIN)에 대한 적분 연산을 수행하고 출력 신호(VOUT)를 생성하는 적분 동작을 수행할 수 있다.The integrator circuit 300 transfers the charge stored in the first capacitor ( CS ) 320 to the second capacitor ( CH ) 330 in a state in which the switch Φ 1 is open and the switch Φ 2 is shorted. By transferring, an integration operation for performing an integration operation on the input signal V IN and generating an output signal V OUT may be performed.

스위치(Φ1)는 예를 들어, 제 1 스위치(331) 및 제 2 스위치(332)를 포함할 수 있다. 제 1 스위치(331)는 적분기 회로(300)의 입력단 및 제 1 노드(3a) 사이에 위치할 수 있다. 제 2 스위치(332)는 제 2 노드(3b) 및 그라운드 사이에 위치할 수 있다.The switch Φ 1 may include, for example, a first switch 331 and a second switch 332 . The first switch 331 may be located between the input terminal of the integrator circuit 300 and the first node 3a. The second switch 332 may be located between the second node 3b and the ground.

스위치(Φ2)는 예를 들어, 제 3 스위치(341) 및 제 4 스위치(342)를 포함할 수 있다. 제 3 스위치(341)는 제 2 노드(3b) 및 연산 증폭기(310)의 반전 입력단 사이에 위치할 수 있다. 제 4 스위치(342)는 제 1 노드(3a) 및 보상 회로에 포함되는 버퍼의 출력단 사이에 위치할 수 있다.The switch Φ 2 may include, for example, a third switch 341 and a fourth switch 342 . The third switch 341 may be located between the second node 3b and the inverting input terminal of the operational amplifier 310 . The fourth switch 342 may be located between the first node 3a and the output terminal of the buffer included in the compensation circuit.

적분기 회로(300)에 포함되는 연산 증폭기(310)의 전압 이득(A)이 유한한 값을 가지기 때문에, 적분기 회로(300)에 전압 이득 오차가 발생할 수 있다. 적분기 회로(300)는 연산 증폭기(310)에 의한 전압 이득 오차를 보상하는 버퍼를 포함하는 보상 회로를 더 포함할 수 있다. 예를 들어, 보상 회로는 단위 이득 버퍼를 포함할 수 있다.Since the voltage gain A of the operational amplifier 310 included in the integrator circuit 300 has a finite value, a voltage gain error may occur in the integrator circuit 300 . The integrator circuit 300 may further include a compensation circuit including a buffer for compensating for a voltage gain error by the operational amplifier 310 . For example, the compensation circuit may include a unity gain buffer.

보상 회로는 제 5 스위치(343)를 더 포함할 수 있다. 제 5 스위치(343)는 보상 회로에 포함되는 버퍼의 전원에 연결된 것일 수 있다. 제 5 스위치(343)의 전환에 따라 보상 회로에 포함되는 버퍼의 전원이 ON 또는 OFF로 전환될 수 있다.The compensation circuit may further include a fifth switch 343 . The fifth switch 343 may be connected to the power of a buffer included in the compensation circuit. The power of the buffer included in the compensation circuit may be turned ON or OFF according to the switching of the fifth switch 343 .

예를 들어, 제 5 스위치(343)는 제 3 스위치(341) 및 제 4 스위치(342)와 동기화되어 단락 또는 개방하도록 제어될 수 있다. 이에 의하여, 보상 회로는 적분기 회로(300)가 입력 신호(VIN)를 샘플링 하는 샘플링 페이즈에서 전압 이득 오차를 보상하지 않고, 적분기 회로(300)가 입력 신호에 대한 적분을 수행하여 출력 신호를 발생시키는 적분 페이즈에서 전압 이득 오차를 보상하도록 동작할 수 있다.For example, the fifth switch 343 may be controlled to be shorted or opened in synchronization with the third switch 341 and the fourth switch 342 . Accordingly, the compensation circuit does not compensate for the voltage gain error in the sampling phase in which the integrator circuit 300 samples the input signal V IN , but the integrator circuit 300 performs integration on the input signal to generate an output signal. In the integration phase, it is operable to compensate for voltage gain errors.

즉, 제 5 스위치(343)를 제어하여 적분기 회로(300)의 샘플링 페이즈에서 버퍼의 전원을 OFF하고, 적분 페이즈에서 버퍼의 전원을 ON함으로써, 샘플링 페이즈에서 버퍼에 의해 불필요하게 전류가 소모되는 것을 방지할 수 있다. 따라서, 저전력으로 적분기 회로의 전압 이득 오차를 효율적으로 보상하는 것이 가능하다.That is, by controlling the fifth switch 343 to turn off the power to the buffer in the sampling phase of the integrator circuit 300 and turn on the power to the buffer in the integration phase to prevent unnecessary current consumption by the buffer in the sampling phase can be prevented Accordingly, it is possible to efficiently compensate the voltage gain error of the integrator circuit with low power.

보상 회로는 제 6 스위치(333)를 더 포함할 수 있다. 제 6 스위치(333)는 보상 회로에 포함되는 버퍼의 출력단 및 그라운드 사이에 위치할 수 있다.The compensation circuit may further include a sixth switch 333 . The sixth switch 333 may be located between the output terminal of the buffer included in the compensation circuit and the ground.

예를 들어, 제 6 스위치(333)는 제 1 스위치(331) 및 제 2 스위치(332)와 동기화되어 단락 또는 개방하도록 제어될 수 있다. 적분기 회로(300)의 샘플링 페이즈에서 제 6 스위치(333)가 단락됨으로써 전원이 OFF된 버퍼의 출력단을 그라운드에 연결시킬 수 있다. 이에 의하여, 버퍼의 전원이 OFF에서 ON으로 전환되는 순간 버퍼의 출력 전압이 빠르게 버퍼의 입력 전압의 레벨로 증가할 수 있다.For example, the sixth switch 333 may be controlled to be shorted or opened in synchronization with the first switch 331 and the second switch 332 . In the sampling phase of the integrator circuit 300 , the sixth switch 333 is short-circuited, so that the output terminal of the buffer whose power is turned off may be connected to the ground. Accordingly, the moment the power of the buffer is switched from OFF to ON, the output voltage of the buffer may rapidly increase to the level of the input voltage of the buffer.

상술한 바와 같이 적분기 회로의 동작 모드에 따라 버퍼의 전원이 ON 또는 OFF되도록 스위칭함으로써, 소모 전류를 감소시킬 수 있다.As described above, by switching the power of the buffer to be turned on or off according to the operation mode of the integrator circuit, current consumption can be reduced.

다만, 스위칭에 의해 버퍼의 전원을 OFF에서 ON으로 전환하는 경우에, 버퍼가 전원을 공급받아 정상 작동하기까지 소정의 시간이 불가피하게 소요된다. 이로 인하여 적분기 회로가 출력 신호를 생성하는 속도가 저하되는 문제점이 발생할 수 있다.However, when the power of the buffer is switched from OFF to ON by switching, a predetermined time is inevitably required until the buffer receives power and operates normally. This may cause a problem in that the speed at which the integrator circuit generates an output signal is lowered.

상술한 문제점을 해결하기 위하여, 적분기 회로의 전압 이득 오차를 보상하는 보상 회로는 바이어스 회로를 더 포함할 수 있다. 바이어스 회로는 보상 회로에 포함되는 버퍼에 흐르는 바이어스 전류를 발생시킬 수 있다.In order to solve the above problem, the compensation circuit for compensating for the voltage gain error of the integrator circuit may further include a bias circuit. The bias circuit may generate a bias current flowing in a buffer included in the compensation circuit.

도 4를 참조하면, 보상 회로는 버퍼 회로(410) 및 바이어스 회로(420)를 포함할 수 있다. 바이어스 회로(420)는 예를 들어, 바이어스 전류(IHPFS)를 생성할 수 있다.Referring to FIG. 4 , the compensation circuit may include a buffer circuit 410 and a bias circuit 420 . The bias circuit 420 may generate, for example, a bias current I HPFS .

예를 들어, 바이어스 회로(420)는 하이 패스 필터 및 PMOS 트랜지스터 소자를 포함할 수 있다.For example, the bias circuit 420 may include a high pass filter and a PMOS transistor device.

도 3에 도시된 적분기 회로(300)에 있어서 제 5 스위치(343)가 개방된 상태에서 단락된 상태로 전환하는 경우에, 바이어스 회로(420)는 버퍼에 흐르는 바이어스 전류(IHPFS)를 생성할 수 있다. When the fifth switch 343 in the integrator circuit 300 shown in FIG. 3 is switched from the open state to the shorted state, the bias circuit 420 generates a bias current I HPFS flowing in the buffer. can

바이어스 회로(420)는 버퍼의 전원이 ON으로 전환되는 순간에 상대적으로 큰 바이어스 전류(IHPFS)를 생성하여 버퍼에 흐르도록 함으로써, 버퍼의 전원이 켜지는 속도를 향상시킬 수 있다.The bias circuit 420 generates a relatively large bias current I HPFS at the moment when the power of the buffer is turned ON and causes it to flow through the buffer, thereby improving the speed at which the power of the buffer is turned on.

이에 의하여, 본 발명은 적분기 회로가 출력 신호를 생성하는 속도를 개선하고 적분기 회로의 안정화 시간을 감소시킬 수 있다.Thereby, the present invention can improve the speed at which the integrator circuit generates an output signal and reduce the stabilization time of the integrator circuit.

도 5는 본 발명의 일 실시예에 따른 적분기 회로의 동작 및 응답 특성을 설명하기 위한 예시적인 도면이다.5 is an exemplary diagram for explaining the operation and response characteristics of an integrator circuit according to an embodiment of the present invention.

도 5의 (a)는 스위칭이 발생하는 타이밍을 나타내는 그래프로, Φ1이 하강하는 순간에 스위치(Φ1)는 단락 상태에서 개방되고 스위치(Φ2)는 개방 상태에서 단락됨으로써 적분기 회로가 샘플링 페이즈에서 적분 페이즈로 전환된다.Fig. 5 (a) is a graph showing the timing at which switching occurs. At the moment Φ 1 falls, the switch Φ 1 is opened in a short-circuited state and the switch Φ 2 is short-circuited in the open state, whereby the integrator circuit is sampled It switches from phase to integral phase.

도 5의 (b)는 바이어스 회로에 포함되는 PMOS 트랜지스터 소자의 게이트 전압(VG) 그래프를 도시한다. Φ1이 하강하는 순간에 게이트 전압(VG)의 크기가 순간적으로 감소했다가, 이후 서서히 증가한다.FIG. 5B illustrates a graph of a gate voltage (V G ) of a PMOS transistor device included in a bias circuit. At the moment Φ 1 falls, the magnitude of the gate voltage (V G ) momentarily decreases, and then gradually increases.

도 5의 (c)는 바이어스 전류에 의한 바이어스 전류(IHPFS) 그래프를 도시한다. Φ1이 하강하는 순간 이후 소정의 기간 동안 바이어스 전류(IHPFS)의 크기가 순간적으로 증가했다가 감소한다.5 (c) shows a graph of the bias current (I HPFS ) by the bias current. The magnitude of the bias current (I HPFS ) momentarily increases and then decreases for a predetermined period after the moment when Φ 1 falls.

도 5의 (d)는 바이어스 회로가 있는 경우와 바이어스 회로가 없는 경우의 버퍼의 출력 전압(VOUT)을 비교하여 나타내는 그래프이다. 도 5의 (d)에 도시된 바와 같이, 바이어스 회로가 있는 경우에 바이어스 전류에 의해 버퍼의 전원이 켜지는 속도가 향상됨으로써, 바이어스 회로가 없는 경우보다 버퍼의 출력 전압(VOUT)이 빠르게 정상 값으로 형성될 수 있다.FIG. 5D is a graph showing a comparison of the output voltage V OUT of the buffer when there is a bias circuit and when there is no bias circuit. As shown in (d) of FIG. 5 , when the bias circuit is present, the speed at which the buffer is turned on by the bias current is improved, so that the output voltage (V OUT ) of the buffer becomes normal faster than when there is no bias circuit. value can be formed.

도 6은 본 발명의 일 실시예에 따른 적분기 회로의 응답 특성을 시뮬레이션한 결과를 도시한다. 도 6을 참조하면, 시뮬레이션 결과의 응답 특성(601, 602)에서, 버퍼에 흐르는 바이어스 전류를 발생시키는 바이어스 회로가 존재하는 경우에 적분기 회로의 응답이 안정화되는 속도가 향상된 것을 확인하였다.6 illustrates a simulation result of response characteristics of an integrator circuit according to an embodiment of the present invention. Referring to FIG. 6 , in the response characteristics 601 and 602 of the simulation results, it was confirmed that the speed at which the response of the integrator circuit is stabilized is improved when there is a bias circuit generating a bias current flowing in the buffer.

전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.The description of the present invention described above is for illustration, and those of ordinary skill in the art to which the present invention pertains can understand that it can be easily modified into other specific forms without changing the technical spirit or essential features of the present invention. will be. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive. For example, each component described as a single type may be implemented in a dispersed form, and likewise components described as distributed may also be implemented in a combined form.

본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The scope of the present invention is indicated by the following claims rather than the above detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalent concepts should be interpreted as being included in the scope of the present invention. do.

300: 적분기 회로
310: 연산 증폭기
320: 제 1 커패시터
330: 제 2 커패시터
331, 332, 333: 제 1 스위치군
341, 342, 343: 제 2 스위치군
3a: 제 1 노드
3b: 제 2 노드
410: 버퍼 회로
420: 바이어스 회로300: integrator circuit
310: op amp
320: first capacitor
330: second capacitor
331, 332, 333: first switch group
341, 342, 343: second switch group
3a: first node
3b: second node
410: buffer circuit
420: bias circuit

Claims (10)

적분기 회로에 있어서,
연산 증폭기;
제 1 노드 및 제 2 노드 사이에 위치하는 제 1 커패시터;
상기 연산 증폭기의 반전 입력단 및 상기 적분기 회로의 출력단 사이에 위치하는 제 2 커패시터; 및
상기 연산 증폭기에 의한 전압 이득 오차를 보상하는 버퍼를 포함하는 보상 회로를 포함하고,
상기 보상 회로는 상기 적분기 회로가 샘플링 동작(sampling phase)을 하는 동안 상기 연산 증폭기에 의한 전압 이득 오차를 보상하지 않고, 상기 적분기 회로가 적분 동작(integrating phase)을 하는 동안 상기 연산 증폭기에 의한 전압 이득 오차를 보상하도록 동작하도록 하는 것인, 적분기 회로.
In the integrator circuit,
operational amplifier;
a first capacitor positioned between the first node and the second node;
a second capacitor positioned between an inverting input terminal of the operational amplifier and an output terminal of the integrator circuit; and
Comprising a compensation circuit including a buffer for compensating for a voltage gain error by the operational amplifier,
The compensation circuit does not compensate for a voltage gain error by the operational amplifier while the integrator circuit is in a sampling phase, and the voltage gain by the operational amplifier during the integrator circuit is an integrating phase. an integrator circuit that is operative to compensate for the error.
 제 1 항에 있어서,
하나 이상의 스위치를 포함하는 제 1 스위치군; 및
하나 이상의 스위치를 포함하는 제 2 스위치군;
을 더 포함하고,
상기 적분기 회로는,
상기 제 1 스위치군의 스위치가 단락되고 상기 제 2 스위치군의 스위치가 개방된 상태에서 상기 샘플링 동작을 수행하고,
상기 제 1 스위치군의 스위치가 개방되고 상기 제 2 스위치군의 스위치가 단락된 상태에서 상기 적분 동작을 수행하는 것인, 적분기 회로.
The method of claim 1,
a first switch group including one or more switches; and
a second group of switches including one or more switches;
further comprising,
The integrator circuit is
performing the sampling operation in a state in which a switch of the first group of switches is short-circuited and a switch of the second group of switches is opened;
and the integrating operation is performed in a state in which a switch of the first group of switches is opened and a switch of the second group of switches is short-circuited.
 제 2 항에 있어서,
상기 제 1 스위치군은
상기 적분기 회로의 입력단 및 상기 제 1 노드 사이에 위치하는 제 1 스위치; 및
상기 제 2 노드 및 그라운드 사이에 위치하는 제 2 스위치
를 포함하고,
상기 제 2 스위치군은
상기 제 2 노드 및 상기 연산 증폭기의 반전 입력단 사이에 위치하는 제 3 스위치; 및
상기 제 1 노드 및 상기 버퍼의 출력단 사이에 위치하는 제 4 스위치
를 포함하는 것인, 적분기 회로.
3. The method of claim 2,
The first switch group is
a first switch positioned between the input terminal of the integrator circuit and the first node; and
a second switch positioned between the second node and the ground
including,
The second switch group is
a third switch positioned between the second node and an inverting input terminal of the operational amplifier; and
a fourth switch positioned between the first node and an output terminal of the buffer
Which includes, the integrator circuit.
 제 2 항에 있어서,
상기 보상 회로는 상기 버퍼의 전원에 연결된 제 5 스위치를 더 포함하는 것인, 적분기 회로.
3. The method of claim 2,
and the compensation circuit further comprises a fifth switch coupled to a power supply of the buffer.
 제 4 항에 있어서,
상기 제 5 스위치는 상기 제 2 스위치군의 스위치와 동기화되어 단락 또는 개방되는 것인, 적분기 회로.
5. The method of claim 4,
and the fifth switch is shorted or opened in synchronization with the switches of the second group of switches.
 제 4 항에 있어서,
상기 보상 회로는 상기 버퍼의 출력단 및 그라운드 사이에 위치하는 제 6 스위치를 더 포함하는 것인, 적분기 회로.
5. The method of claim 4,
The compensation circuit further comprises a sixth switch positioned between the output terminal of the buffer and the ground.
 제 6 항에 있어서,
상기 제 6 스위치는 상기 제 1 스위치군의 스위치와 동기화되어 단락 또는 개방되는 것인, 적분기 회로.
7. The method of claim 6,
The sixth switch is synchronized with the switch of the first group of switches to be shorted or opened, the integrator circuit.
 제 4 항에 있어서,
상기 버퍼는 단위 이득 버퍼인 것인, 적분기 회로.
5. The method of claim 4,
wherein the buffer is a unity gain buffer.
 제 4 항에 있어서,
상기 보상 회로는 상기 버퍼에 흐르는 바이어스 전류를 발생시키는 바이어스 회로
를 더 포함하는 것인, 적분기 회로.
5. The method of claim 4,
The compensation circuit is a bias circuit for generating a bias current flowing through the buffer.
Which will further include an integrator circuit.
 제 9 항에 있어서,
상기 바이어스 회로는
상기 제 5 스위치가 개방된 상태에서 단락된 상태로 전환된 이후 소정의 기간 동안 상기 바이어스 전류를 발생시키는 것인, 적분기 회로.10. The method of claim 9,
The bias circuit is
and generating the bias current for a predetermined period after the fifth switch is switched from an open state to a shorted state.
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